drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12 #include "hns3_mbx.h"
  13 #include "hns3_rss.h"
  14 #include "hns3_fdir.h"
  15 #include "hns3_stats.h"
  16
  17 /* Vendor ID */
  18 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  19
  20 /* Device IDs */
  21 #define HNS3_DEV_ID_GE                          0xA220
  22 #define HNS3_DEV_ID_25GE                        0xA221
  23 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  24 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  25 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  26 #define HNS3_DEV_ID_200G_RDMA                   0xA228
  27 #define HNS3_DEV_ID_100G_VF                     0xA22E
  28 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  29
  30 /* PCI Config offsets */
  31 #define HNS3_PCI_REVISION_ID                    0x08
  32 #define HNS3_PCI_REVISION_ID_LEN                1
  33
  34 #define PCI_REVISION_ID_HIP08_B                 0x21
  35 #define PCI_REVISION_ID_HIP09_A                 0x30
  36
  37 #define HNS3_PF_FUNC_ID                 0
  38 #define HNS3_1ST_VF_FUNC_ID             1
  39
  40 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
  41 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
  42
  43 #define HNS3_UC_MACADDR_NUM             128
  44 #define HNS3_VF_UC_MACADDR_NUM          48
  45 #define HNS3_MC_MACADDR_NUM             128
  46
  47 #define HNS3_MAX_BD_SIZE                65535
  48 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  49 #define HNS3_MAX_TSO_BD_PER_PKT         63
  50 #define HNS3_MAX_FRAME_LEN              9728
  51 #define HNS3_VLAN_TAG_SIZE              4
  52 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  53 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  54 #define HNS3_MAX_TSO_HDR_SIZE           512
  55 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  56 #define HNS3_MAX_LRO_SIZE               64512
  57
  58 #define HNS3_ETH_OVERHEAD \
  59         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  60 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  61 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  62 #define HNS3_DEFAULT_MTU                1500UL
  63 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  64 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
  65 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
  66
  67 #define HNS3_4_TCS                      4
  68 #define HNS3_8_TCS                      8
  69
  70 #define HNS3_MAX_PF_NUM                 8
  71 #define HNS3_UMV_TBL_SIZE               3072
  72 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  73         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  74
  75 #define HNS3_PF_CFG_BLOCK_SIZE          32
  76 #define HNS3_PF_CFG_DESC_NUM \
  77         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  78
  79 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  80
  81 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  82 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  83
  84 #define HNS3_QUIT_RESET_CNT             10
  85 #define HNS3_QUIT_RESET_DELAY_MS        100
  86
  87 #define HNS3_POLL_RESPONE_MS            1
  88
  89 #define HNS3_MAX_USER_PRIO              8
  90 #define HNS3_PG_NUM                     4
  91 enum hns3_fc_mode {
  92         HNS3_FC_NONE,
  93         HNS3_FC_RX_PAUSE,
  94         HNS3_FC_TX_PAUSE,
  95         HNS3_FC_FULL,
  96         HNS3_FC_DEFAULT
  97 };
  98
  99 #define HNS3_SCH_MODE_SP        0
 100 #define HNS3_SCH_MODE_DWRR      1
 101 struct hns3_pg_info {
 102         uint8_t pg_id;
 103         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
 104         uint8_t tc_bit_map;
 105         uint32_t bw_limit;
 106         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
 107 };
 108
 109 struct hns3_tc_info {
 110         uint8_t tc_id;
 111         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 112         uint8_t pgid;
 113         uint32_t bw_limit;
 114         uint8_t up_to_tc_map; /* user priority maping on the TC */
 115 };
 116
 117 struct hns3_dcb_info {
 118         uint8_t num_tc;
 119         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 120         uint8_t pg_dwrr[HNS3_PG_NUM];
 121         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 122         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 123         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 124         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 125         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 126 };
 127
 128 enum hns3_fc_status {
 129         HNS3_FC_STATUS_NONE,
 130         HNS3_FC_STATUS_MAC_PAUSE,
 131         HNS3_FC_STATUS_PFC,
 132 };
 133
 134 struct hns3_tc_queue_info {
 135         uint8_t tqp_offset;     /* TQP offset from base TQP */
 136         uint8_t tqp_count;      /* Total TQPs */
 137         uint8_t tc;             /* TC index */
 138         bool enable;            /* If this TC is enable or not */
 139 };
 140
 141 struct hns3_cfg {
 142         uint8_t vmdq_vport_num;
 143         uint8_t tc_num;
 144         uint16_t tqp_desc_num;
 145         uint16_t rx_buf_len;
 146         uint16_t rss_size_max;
 147         uint8_t phy_addr;
 148         uint8_t media_type;
 149         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 150         uint8_t default_speed;
 151         uint32_t numa_node_map;
 152         uint8_t speed_ability;
 153         uint16_t umv_space;
 154 };
 155
 156 /* mac media type */
 157 enum hns3_media_type {
 158         HNS3_MEDIA_TYPE_UNKNOWN,
 159         HNS3_MEDIA_TYPE_FIBER,
 160         HNS3_MEDIA_TYPE_COPPER,
 161         HNS3_MEDIA_TYPE_BACKPLANE,
 162         HNS3_MEDIA_TYPE_NONE,
 163 };
 164
 165 struct hns3_mac {
 166         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 167         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 168         uint8_t media_type;
 169         uint8_t phy_addr;
 170         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 171         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 172         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 173         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 174 };
 175
 176 struct hns3_fake_queue_data {
 177         void **rx_queues; /* Array of pointers to fake RX queues. */
 178         void **tx_queues; /* Array of pointers to fake TX queues. */
 179         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 180         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 181 };
 182
 183 #define HNS3_PORT_BASE_VLAN_DISABLE     0
 184 #define HNS3_PORT_BASE_VLAN_ENABLE      1
 185 struct hns3_port_base_vlan_config {
 186         uint16_t state;
 187         uint16_t pvid;
 188 };
 189
 190 /* Primary process maintains driver state in main thread.
 191  *
 192  * +---------------+
 193  * | UNINITIALIZED |<-----------+
 194  * +---------------+            |
 195  *      |.eth_dev_init          |.eth_dev_uninit
 196  *      V                       |
 197  * +---------------+------------+
 198  * |  INITIALIZED  |
 199  * +---------------+<-----------<---------------+
 200  *      |.dev_configure         |               |
 201  *      V                       |failed         |
 202  * +---------------+------------+               |
 203  * |  CONFIGURING  |                            |
 204  * +---------------+----+                       |
 205  *      |success        |                       |
 206  *      |               |               +---------------+
 207  *      |               |               |    CLOSING    |
 208  *      |               |               +---------------+
 209  *      |               |                       ^
 210  *      V               |.dev_configure         |
 211  * +---------------+----+                       |.dev_close
 212  * |  CONFIGURED   |----------------------------+
 213  * +---------------+<-----------+
 214  *      |.dev_start             |
 215  *      V                       |
 216  * +---------------+            |
 217  * |   STARTING    |------------^
 218  * +---------------+ failed     |
 219  *      |success                |
 220  *      |               +---------------+
 221  *      |               |   STOPPING    |
 222  *      |               +---------------+
 223  *      |                       ^
 224  *      V                       |.dev_stop
 225  * +---------------+------------+
 226  * |    STARTED    |
 227  * +---------------+
 228  */
 229 enum hns3_adapter_state {
 230         HNS3_NIC_UNINITIALIZED = 0,
 231         HNS3_NIC_INITIALIZED,
 232         HNS3_NIC_CONFIGURING,
 233         HNS3_NIC_CONFIGURED,
 234         HNS3_NIC_STARTING,
 235         HNS3_NIC_STARTED,
 236         HNS3_NIC_STOPPING,
 237         HNS3_NIC_CLOSING,
 238         HNS3_NIC_CLOSED,
 239         HNS3_NIC_REMOVED,
 240         HNS3_NIC_NSTATES
 241 };
 242
 243 /* Reset various stages, execute in order */
 244 enum hns3_reset_stage {
 245         /* Stop query services, stop transceiver, disable MAC */
 246         RESET_STAGE_DOWN,
 247         /* Clear reset completion flags, disable send command */
 248         RESET_STAGE_PREWAIT,
 249         /* Inform IMP to start resetting */
 250         RESET_STAGE_REQ_HW_RESET,
 251         /* Waiting for hardware reset to complete */
 252         RESET_STAGE_WAIT,
 253         /* Reinitialize hardware */
 254         RESET_STAGE_DEV_INIT,
 255         /* Restore user settings and enable MAC */
 256         RESET_STAGE_RESTORE,
 257         /* Restart query services, start transceiver */
 258         RESET_STAGE_DONE,
 259         /* Not in reset state */
 260         RESET_STAGE_NONE,
 261 };
 262
 263 enum hns3_reset_level {
 264         HNS3_NONE_RESET,
 265         HNS3_VF_FUNC_RESET, /* A VF function reset */
 266         /*
 267          * All VFs under a PF perform function reset.
 268          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 269          * of the reset level and the one defined in kernel driver should be
 270          * same.
 271          */
 272         HNS3_VF_PF_FUNC_RESET = 2,
 273         /*
 274          * All VFs under a PF perform FLR reset.
 275          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 276          * of the reset level and the one defined in kernel driver should be
 277          * same.
 278          */
 279         HNS3_VF_FULL_RESET = 3,
 280         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 281         /* All VFs under the rootport perform a global or IMP reset */
 282         HNS3_VF_RESET,
 283         HNS3_FUNC_RESET,    /* A PF function reset */
 284         /* All PFs under the rootport perform a global reset */
 285         HNS3_GLOBAL_RESET,
 286         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 287         HNS3_MAX_RESET
 288 };
 289
 290 enum hns3_wait_result {
 291         HNS3_WAIT_UNKNOWN,
 292         HNS3_WAIT_REQUEST,
 293         HNS3_WAIT_SUCCESS,
 294         HNS3_WAIT_TIMEOUT
 295 };
 296
 297 #define HNS3_RESET_SYNC_US 100000
 298
 299 struct hns3_reset_stats {
 300         uint64_t request_cnt; /* Total request reset times */
 301         uint64_t global_cnt;  /* Total GLOBAL reset times */
 302         uint64_t imp_cnt;     /* Total IMP reset times */
 303         uint64_t exec_cnt;    /* Total reset executive times */
 304         uint64_t success_cnt; /* Total reset successful times */
 305         uint64_t fail_cnt;    /* Total reset failed times */
 306         uint64_t merge_cnt;   /* Total merged in high reset times */
 307 };
 308
 309 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 310
 311 struct hns3_wait_data {
 312         void *hns;
 313         uint64_t end_ms;
 314         uint64_t interval;
 315         int16_t count;
 316         enum hns3_wait_result result;
 317         check_completion_func check_completion;
 318 };
 319
 320 struct hns3_reset_ops {
 321         void (*reset_service)(void *arg);
 322         int (*stop_service)(struct hns3_adapter *hns);
 323         int (*prepare_reset)(struct hns3_adapter *hns);
 324         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 325         int (*reinit_dev)(struct hns3_adapter *hns);
 326         int (*restore_conf)(struct hns3_adapter *hns);
 327         int (*start_service)(struct hns3_adapter *hns);
 328 };
 329
 330 enum hns3_schedule {
 331         SCHEDULE_NONE,
 332         SCHEDULE_PENDING,
 333         SCHEDULE_REQUESTED,
 334         SCHEDULE_DEFERRED,
 335 };
 336
 337 struct hns3_reset_data {
 338         enum hns3_reset_stage stage;
 339         rte_atomic16_t schedule;
 340         /* Reset flag, covering the entire reset process */
 341         rte_atomic16_t resetting;
 342         /* Used to disable sending cmds during reset */
 343         rte_atomic16_t disable_cmd;
 344         /* The reset level being processed */
 345         enum hns3_reset_level level;
 346         /* Reset level set, each bit represents a reset level */
 347         uint64_t pending;
 348         /* Request reset level set, from interrupt or mailbox */
 349         uint64_t request;
 350         int attempts; /* Reset failure retry */
 351         int retries;  /* Timeout failure retry in reset_post */
 352         /*
 353          * At the time of global or IMP reset, the command cannot be sent to
 354          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 355          * reset process, so the mbuf is required to be released after the reset
 356          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 357          * needs to be released.
 358          */
 359         bool mbuf_deferred_free;
 360         struct timeval start_time;
 361         struct hns3_reset_stats stats;
 362         const struct hns3_reset_ops *ops;
 363         struct hns3_wait_data *wait_data;
 364 };
 365
 366 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
 367 #define HNS3_INTR_MAPPING_VEC_ALL               1
 368
 369 #define HNS3_INTR_COALESCE_NON_QL               0
 370 #define HNS3_INTR_COALESCE_QL                   1
 371
 372 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
 373 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
 374
 375 struct hns3_queue_intr {
 376         /*
 377          * interrupt mapping mode.
 378          * value range:
 379          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
 380          *
 381          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
 382          *     For some versions of hardware network engine, because of the
 383          *     hardware constraint, we need implement clearing the mapping
 384          *     relationship configurations by binding all queues to the last
 385          *     interrupt vector and reserving the last interrupt vector. This
 386          *     method results in a decrease of the maximum queues when upper
 387          *     applications call the rte_eth_dev_configure API function to
 388          *     enable Rx interrupt.
 389          *
 390          *  - HNS3_INTR_MAPPING_VEC_ALL
 391          *     PMD driver can map/unmmap all interrupt vectors with queues When
 392          *     Rx interrupt in enabled.
 393          */
 394         uint8_t mapping_mode;
 395         /*
 396          * interrupt coalesce mode.
 397          * value range:
 398          *      HNS3_INTR_COALESCE_NON_QL/HNS3_INTR_COALESCE_QL
 399          *
 400          *  - HNS3_INTR_COALESCE_NON_QL
 401          *     For some versions of hardware network engine, hardware doesn't
 402          *     support QL(quanity limiter) algorithm for interrupt coalesce
 403          *     of queue's interrupt.
 404          *
 405          *  - HNS3_INTR_COALESCE_QL
 406          *     In this mode, hardware support QL(quanity limiter) algorithm for
 407          *     interrupt coalesce of queue's interrupt.
 408          */
 409         uint8_t coalesce_mode;
 410         /*
 411          * The unit of GL(gap limiter) configuration for interrupt coalesce of
 412          * queue's interrupt.
 413          * value range:
 414          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
 415          */
 416         uint8_t gl_unit;
 417 };
 418
 419 struct hns3_hw {
 420         struct rte_eth_dev_data *data;
 421         void *io_base;
 422         uint8_t revision;           /* PCI revision, low byte of class word */
 423         struct hns3_cmq cmq;
 424         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 425         struct hns3_mbx_arq_ring arq;         /* mailbox async rx queue */
 426         pthread_t irq_thread_id;
 427         struct hns3_mac mac;
 428         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 429         struct hns3_tqp_stats tqp_stats;
 430         /* Include Mac stats | Rx stats | Tx stats */
 431         struct hns3_mac_stats mac_stats;
 432         uint32_t fw_version;
 433
 434         uint16_t num_msi;
 435         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 436         uint16_t tqps_num;          /* num task queue pairs of this function */
 437         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 438         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 439         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
 440         uint16_t num_tx_desc;       /* desc num of per tx queue */
 441         uint16_t num_rx_desc;       /* desc num of per rx queue */
 442         uint32_t mng_entry_num;     /* number of manager table entry */
 443         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
 444
 445         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 446         int mc_addrs_num; /* Multicast mac addresses number */
 447
 448         /* The configuration info of RSS */
 449         struct hns3_rss_conf rss_info;
 450         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 451         uint16_t rss_ind_tbl_size;
 452         uint16_t rss_key_size;
 453
 454         uint8_t num_tc;             /* Total number of enabled TCs */
 455         uint8_t hw_tc_map;
 456         enum hns3_fc_mode current_mode;
 457         enum hns3_fc_mode requested_mode;
 458         struct hns3_dcb_info dcb_info;
 459         enum hns3_fc_status current_fc_status; /* current flow control status */
 460         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 461         uint16_t used_rx_queues;
 462         uint16_t used_tx_queues;
 463
 464         /* Config max queue numbers between rx and tx queues from user */
 465         uint16_t cfg_max_queues;
 466         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 467         uint16_t alloc_rss_size;    /* RX queue number per TC */
 468         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 469
 470         uint32_t capability;
 471         uint32_t max_tm_rate;
 472         /*
 473          * The minimum length of the packet supported by hardware in the Tx
 474          * direction.
 475          */
 476         uint32_t min_tx_pkt_len;
 477
 478         struct hns3_queue_intr intr;
 479
 480         /*
 481          * vlan mode.
 482          * value range:
 483          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
 484          *
 485          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
 486          *     For some versions of hardware network engine, because of the
 487          *     hardware limitation, PMD driver needs to detect the PVID status
 488          *     to work with haredware to implement PVID-related functions.
 489          *     For example, driver need discard the stripped PVID tag to ensure
 490          *     the PVID will not report to mbuf and shift the inserted VLAN tag
 491          *     to avoid port based VLAN covering it.
 492          *
 493          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
 494          *     PMD driver does not need to process PVID-related functions in
 495          *     I/O process, Hardware will adjust the sequence between port based
 496          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
 497          *     PVID will be invisible to driver. And in this mode, hns3 is able
 498          *     to send a multi-layer VLAN packets when hw VLAN insert offload
 499          *     is enabled.
 500          */
 501         uint8_t vlan_mode;
 502         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
 503
 504         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 505         /*
 506          * PMD setup and configuration is not thread safe. Since it is not
 507          * performance sensitive, it is better to guarantee thread-safety
 508          * and add device level lock. Adapter control operations which
 509          * change its state should acquire the lock.
 510          */
 511         rte_spinlock_t lock;
 512         enum hns3_adapter_state adapter_state;
 513         struct hns3_reset_data reset;
 514 };
 515
 516 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 517 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 518
 519 struct hns3_err_msix_intr_stats {
 520         uint64_t mac_afifo_tnl_int_cnt;
 521         uint64_t ppu_mpf_abn_int_st2_msix_cnt;
 522         uint64_t ssu_port_based_pf_int_cnt;
 523         uint64_t ppp_pf_abnormal_int_cnt;
 524         uint64_t ppu_pf_abnormal_int_msix_cnt;
 525
 526         uint64_t imp_tcm_ecc_int_cnt;
 527         uint64_t cmdq_mem_ecc_int_cnt;
 528         uint64_t imp_rd_poison_int_cnt;
 529         uint64_t tqp_int_ecc_int_cnt;
 530         uint64_t msix_ecc_int_cnt;
 531         uint64_t ssu_ecc_multi_bit_int_0_cnt;
 532         uint64_t ssu_ecc_multi_bit_int_1_cnt;
 533         uint64_t ssu_common_ecc_int_cnt;
 534         uint64_t igu_int_cnt;
 535         uint64_t ppp_mpf_abnormal_int_st1_cnt;
 536         uint64_t ppp_mpf_abnormal_int_st3_cnt;
 537         uint64_t ppu_mpf_abnormal_int_st1_cnt;
 538         uint64_t ppu_mpf_abn_int_st2_ras_cnt;
 539         uint64_t ppu_mpf_abnormal_int_st3_cnt;
 540         uint64_t tm_sch_int_cnt;
 541         uint64_t qcn_fifo_int_cnt;
 542         uint64_t qcn_ecc_int_cnt;
 543         uint64_t ncsi_ecc_int_cnt;
 544         uint64_t ssu_port_based_err_int_cnt;
 545         uint64_t ssu_fifo_overflow_int_cnt;
 546         uint64_t ssu_ets_tcg_int_cnt;
 547         uint64_t igu_egu_tnl_int_cnt;
 548         uint64_t ppu_pf_abnormal_int_ras_cnt;
 549 };
 550
 551 /* vlan entry information. */
 552 struct hns3_user_vlan_table {
 553         LIST_ENTRY(hns3_user_vlan_table) next;
 554         bool hd_tbl_status;
 555         uint16_t vlan_id;
 556 };
 557
 558 /* Vlan tag configuration for RX direction */
 559 struct hns3_rx_vtag_cfg {
 560         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
 561         bool strip_tag1_en;         /* Whether strip inner vlan tag */
 562         bool strip_tag2_en;         /* Whether strip outer vlan tag */
 563         /*
 564          * If strip_tag_en is enabled, this bit decide whether to map the vlan
 565          * tag to descriptor.
 566          */
 567         bool strip_tag1_discard_en;
 568         bool strip_tag2_discard_en;
 569         /*
 570          * If this bit is enabled, only map inner/outer priority to descriptor
 571          * and the vlan tag is always 0.
 572          */
 573         bool vlan1_vlan_prionly;
 574         bool vlan2_vlan_prionly;
 575 };
 576
 577 /* Vlan tag configuration for TX direction */
 578 struct hns3_tx_vtag_cfg {
 579         bool accept_tag1;           /* Whether accept tag1 packet from host */
 580         bool accept_untag1;         /* Whether accept untag1 packet from host */
 581         bool accept_tag2;
 582         bool accept_untag2;
 583         bool insert_tag1_en;        /* Whether insert outer vlan tag */
 584         bool insert_tag2_en;        /* Whether insert inner vlan tag */
 585         /*
 586          * In shift mode, hw will shift the sequence of port based VLAN and
 587          * BD VLAN.
 588          */
 589         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
 590         uint16_t default_tag1;      /* The default outer vlan tag to insert */
 591         uint16_t default_tag2;      /* The default inner vlan tag to insert */
 592 };
 593
 594 struct hns3_vtag_cfg {
 595         struct hns3_rx_vtag_cfg rx_vcfg;
 596         struct hns3_tx_vtag_cfg tx_vcfg;
 597 };
 598
 599 /* Request types for IPC. */
 600 enum hns3_mp_req_type {
 601         HNS3_MP_REQ_START_RXTX = 1,
 602         HNS3_MP_REQ_STOP_RXTX,
 603         HNS3_MP_REQ_MAX
 604 };
 605
 606 /* Pameters for IPC. */
 607 struct hns3_mp_param {
 608         enum hns3_mp_req_type type;
 609         int port_id;
 610         int result;
 611 };
 612
 613 /* Request timeout for IPC. */
 614 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 615
 616 /* Key string for IPC. */
 617 #define HNS3_MP_NAME "net_hns3_mp"
 618
 619 #define HNS3_L2TBL_NUM  4
 620 #define HNS3_L3TBL_NUM  16
 621 #define HNS3_L4TBL_NUM  16
 622 #define HNS3_OL3TBL_NUM 16
 623 #define HNS3_OL4TBL_NUM 16
 624
 625 struct hns3_ptype_table {
 626         uint32_t l2table[HNS3_L2TBL_NUM];
 627         uint32_t l3table[HNS3_L3TBL_NUM];
 628         uint32_t l4table[HNS3_L4TBL_NUM];
 629         uint32_t inner_l2table[HNS3_L2TBL_NUM];
 630         uint32_t inner_l3table[HNS3_L3TBL_NUM];
 631         uint32_t inner_l4table[HNS3_L4TBL_NUM];
 632         uint32_t ol3table[HNS3_OL3TBL_NUM];
 633         uint32_t ol4table[HNS3_OL4TBL_NUM];
 634 };
 635
 636 struct hns3_pf {
 637         struct hns3_adapter *adapter;
 638         bool is_main_pf;
 639         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 640
 641         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 642         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 643         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 644
 645         uint16_t mps; /* Max packet size */
 646
 647         uint8_t tx_sch_mode;
 648         uint8_t tc_max; /* max number of tc driver supported */
 649         uint8_t local_max_tc; /* max number of local tc */
 650         uint8_t pfc_max;
 651         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 652         uint16_t pause_time;
 653         bool support_fc_autoneg;       /* support FC autonegotiate */
 654
 655         uint16_t wanted_umv_size;
 656         uint16_t max_umv_size;
 657         uint16_t used_umv_size;
 658
 659         /* Statistics information for abnormal interrupt */
 660         struct hns3_err_msix_intr_stats abn_int_stats;
 661
 662         bool support_sfp_query;
 663
 664         struct hns3_vtag_cfg vtag_config;
 665         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 666
 667         struct hns3_fdir_info fdir; /* flow director info */
 668         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 669 };
 670
 671 struct hns3_vf {
 672         struct hns3_adapter *adapter;
 673 };
 674
 675 struct hns3_adapter {
 676         struct hns3_hw hw;
 677
 678         /* Specific for PF or VF */
 679         bool is_vf; /* false - PF, true - VF */
 680         union {
 681                 struct hns3_pf pf;
 682                 struct hns3_vf vf;
 683         };
 684
 685         bool rx_simple_allowed;
 686         bool rx_vec_allowed;
 687         bool tx_simple_allowed;
 688         bool tx_vec_allowed;
 689
 690         struct hns3_ptype_table ptype_tbl __rte_cache_min_aligned;
 691 };
 692
 693 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 694 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
 695 #define HNS3_DEV_SUPPORT_UDP_GSO_B              0x2
 696 #define HNS3_DEV_SUPPORT_ADQ_B                  0x3
 697 #define HNS3_DEV_SUPPORT_PTP_B                  0x4
 698 #define HNS3_DEV_SUPPORT_TX_PUSH_B              0x5
 699 #define HNS3_DEV_SUPPORT_INDEP_TXRX_B           0x6
 700 #define HNS3_DEV_SUPPORT_STASH_B                0x7
 701
 702 #define hns3_dev_dcb_supported(hw) \
 703         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
 704
 705 /* Support copper media type */
 706 #define hns3_dev_copper_supported(hw) \
 707         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
 708
 709 /* Support UDP GSO offload */
 710 #define hns3_dev_udp_gso_supported(hw) \
 711         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_UDP_GSO_B)
 712
 713 /* Support Application Device Queue */
 714 #define hns3_dev_adq_supported(hw) \
 715         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_ADQ_B)
 716
 717 /* Support PTP timestamp offload */
 718 #define hns3_dev_ptp_supported(hw) \
 719         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_PTP_B)
 720
 721 #define hns3_dev_tx_push_supported(hw) \
 722         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_TX_PUSH_B)
 723
 724 /* Support to Independently enable/disable/reset Tx or Rx queues */
 725 #define hns3_dev_indep_txrx_supported(hw) \
 726         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_INDEP_TXRX_B)
 727
 728 #define hns3_dev_stash_supported(hw) \
 729         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_STASH_B)
 730
 731 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 732         (&((struct hns3_adapter *)adapter)->hw)
 733 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 734         ((struct hns3_adapter *)adapter)
 735 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 736         (&((struct hns3_adapter *)adapter)->pf)
 737 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 738         (&((struct hns3_adapter *)adapter)->vf)
 739 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 740         container_of(hw, struct hns3_adapter, hw)
 741
 742 #define hns3_set_field(origin, mask, shift, val) \
 743         do { \
 744                 (origin) &= (~(mask)); \
 745                 (origin) |= ((val) << (shift)) & (mask); \
 746         } while (0)
 747 #define hns3_get_field(origin, mask, shift) \
 748         (((origin) & (mask)) >> (shift))
 749 #define hns3_set_bit(origin, shift, val) \
 750         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 751 #define hns3_get_bit(origin, shift) \
 752         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 753
 754 /*
 755  * upper_32_bits - return bits 32-63 of a number
 756  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 757  * the "right shift count >= width of type" warning when that quantity is
 758  * 32-bits.
 759  */
 760 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 761
 762 /* lower_32_bits - return bits 0-31 of a number */
 763 #define lower_32_bits(n) ((uint32_t)(n))
 764
 765 #define BIT(nr) (1UL << (nr))
 766
 767 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 768 #define GENMASK(h, l) \
 769         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 770
 771 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 772 #define rounddown(x, y) ((x) - ((x) % (y)))
 773
 774 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 775
 776 /*
 777  * Because hardware always access register in little-endian mode based on hns3
 778  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
 779  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
 780  * convert data after reading from register.
 781  *
 782  * Here the driver encapsulates the data conversion operation in the register
 783  * read/write operation function as below:
 784  *   hns3_write_reg
 785  *   hns3_write_reg_opt
 786  *   hns3_read_reg
 787  * Therefore, when calling these functions, conversion is not required again.
 788  */
 789 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 790 {
 791         rte_write32(rte_cpu_to_le_32(value),
 792                     (volatile void *)((char *)base + reg));
 793 }
 794
 795 /*
 796  * The optimized function for writing registers used in the '.rx_pkt_burst' and
 797  * '.tx_pkt_burst' ops implementation function.
 798  */
 799 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
 800 {
 801         rte_io_wmb();
 802         rte_write32_relaxed(rte_cpu_to_le_32(value), addr);
 803 }
 804
 805 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 806 {
 807         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
 808         return rte_le_to_cpu_32(read_val);
 809 }
 810
 811 #define hns3_write_dev(a, reg, value) \
 812         hns3_write_reg((a)->io_base, (reg), (value))
 813
 814 #define hns3_read_dev(a, reg) \
 815         hns3_read_reg((a)->io_base, (reg))
 816
 817 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 818
 819 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 820         do {                                                            \
 821                 act = (actions) + (index);                              \
 822                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 823                         (index)++;                                      \
 824                         act = actions + index;                          \
 825                 }                                                       \
 826         } while (0)
 827
 828 #define MSEC_PER_SEC              1000L
 829 #define USEC_PER_MSEC             1000L
 830
 831 static inline uint64_t
 832 get_timeofday_ms(void)
 833 {
 834         struct timeval tv;
 835
 836         (void)gettimeofday(&tv, NULL);
 837
 838         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 839 }
 840
 841 static inline uint64_t
 842 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 843 {
 844         uint64_t res;
 845
 846         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 847         return res;
 848 }
 849
 850 static inline void
 851 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 852 {
 853         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 854 }
 855
 856 static inline void
 857 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 858 {
 859         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 860 }
 861
 862 static inline int64_t
 863 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 864 {
 865         uint64_t mask = (1UL << nr);
 866
 867         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 868 }
 869
 870 int hns3_buffer_alloc(struct hns3_hw *hw);
 871 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
 872                          enum rte_filter_type filter_type,
 873                          enum rte_filter_op filter_op, void *arg);
 874 bool hns3_is_reset_pending(struct hns3_adapter *hns);
 875 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
 876 void hns3_update_link_status(struct hns3_hw *hw);
 877
 878 static inline bool
 879 is_reset_pending(struct hns3_adapter *hns)
 880 {
 881         bool ret;
 882         if (hns->is_vf)
 883                 ret = hns3vf_is_reset_pending(hns);
 884         else
 885                 ret = hns3_is_reset_pending(hns);
 886         return ret;
 887 }
 888
 889 static inline uint64_t
 890 hns3_txvlan_cap_get(struct hns3_hw *hw)
 891 {
 892         if (hw->port_base_vlan_cfg.state)
 893                 return DEV_TX_OFFLOAD_VLAN_INSERT;
 894         else
 895                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
 896 }
 897
 898 #endif /* _HNS3_ETHDEV_H_ */