common/sfc_efx/base: implement Tx control path for Riverhead
[dpdk.git] / drivers / net / hns3 / hns3_ethdev.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(c) 2018-2019 Hisilicon Limited.
3  */
4
5 #ifndef _HNS3_ETHDEV_H_
6 #define _HNS3_ETHDEV_H_
7
8 #include <sys/time.h>
9 #include <rte_alarm.h>
10
11 #include "hns3_cmd.h"
12 #include "hns3_mbx.h"
13 #include "hns3_rss.h"
14 #include "hns3_fdir.h"
15 #include "hns3_stats.h"
16
17 /* Vendor ID */
18 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
19
20 /* Device IDs */
21 #define HNS3_DEV_ID_GE                          0xA220
22 #define HNS3_DEV_ID_25GE                        0xA221
23 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
24 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
25 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
26 #define HNS3_DEV_ID_200G_RDMA                   0xA228
27 #define HNS3_DEV_ID_100G_VF                     0xA22E
28 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
29
30 /* PCI Config offsets */
31 #define HNS3_PCI_REVISION_ID                    0x08
32 #define HNS3_PCI_REVISION_ID_LEN                1
33
34 #define PCI_REVISION_ID_HIP08_B                 0x21
35 #define PCI_REVISION_ID_HIP09_A                 0x30
36
37 #define HNS3_PF_FUNC_ID                 0
38 #define HNS3_1ST_VF_FUNC_ID             1
39
40 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
41 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
42
43 #define HNS3_UC_MACADDR_NUM             128
44 #define HNS3_VF_UC_MACADDR_NUM          48
45 #define HNS3_MC_MACADDR_NUM             128
46
47 #define HNS3_MAX_BD_SIZE                65535
48 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
49 #define HNS3_MAX_TSO_BD_PER_PKT         63
50 #define HNS3_MAX_FRAME_LEN              9728
51 #define HNS3_VLAN_TAG_SIZE              4
52 #define HNS3_DEFAULT_RX_BUF_LEN         2048
53 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
54 #define HNS3_MAX_TSO_HDR_SIZE           512
55 #define HNS3_MAX_TSO_HDR_BD_NUM         3
56 #define HNS3_MAX_LRO_SIZE               64512
57
58 #define HNS3_ETH_OVERHEAD \
59         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
60 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
61 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
62 #define HNS3_DEFAULT_MTU                1500UL
63 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
64 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
65 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
66
67 #define HNS3_4_TCS                      4
68 #define HNS3_8_TCS                      8
69
70 #define HNS3_MAX_PF_NUM                 8
71 #define HNS3_UMV_TBL_SIZE               3072
72 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
73         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
74
75 #define HNS3_PF_CFG_BLOCK_SIZE          32
76 #define HNS3_PF_CFG_DESC_NUM \
77         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
78
79 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
80
81 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
82 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
83
84 #define HNS3_QUIT_RESET_CNT             10
85 #define HNS3_QUIT_RESET_DELAY_MS        100
86
87 #define HNS3_POLL_RESPONE_MS            1
88
89 #define HNS3_MAX_USER_PRIO              8
90 #define HNS3_PG_NUM                     4
91 enum hns3_fc_mode {
92         HNS3_FC_NONE,
93         HNS3_FC_RX_PAUSE,
94         HNS3_FC_TX_PAUSE,
95         HNS3_FC_FULL,
96         HNS3_FC_DEFAULT
97 };
98
99 #define HNS3_SCH_MODE_SP        0
100 #define HNS3_SCH_MODE_DWRR      1
101 struct hns3_pg_info {
102         uint8_t pg_id;
103         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
104         uint8_t tc_bit_map;
105         uint32_t bw_limit;
106         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
107 };
108
109 struct hns3_tc_info {
110         uint8_t tc_id;
111         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
112         uint8_t pgid;
113         uint32_t bw_limit;
114         uint8_t up_to_tc_map; /* user priority maping on the TC */
115 };
116
117 struct hns3_dcb_info {
118         uint8_t num_tc;
119         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
120         uint8_t pg_dwrr[HNS3_PG_NUM];
121         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
122         struct hns3_pg_info pg_info[HNS3_PG_NUM];
123         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
124         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
125         uint8_t pfc_en; /* Pfc enabled or not for user priority */
126 };
127
128 enum hns3_fc_status {
129         HNS3_FC_STATUS_NONE,
130         HNS3_FC_STATUS_MAC_PAUSE,
131         HNS3_FC_STATUS_PFC,
132 };
133
134 struct hns3_tc_queue_info {
135         uint8_t tqp_offset;     /* TQP offset from base TQP */
136         uint8_t tqp_count;      /* Total TQPs */
137         uint8_t tc;             /* TC index */
138         bool enable;            /* If this TC is enable or not */
139 };
140
141 struct hns3_cfg {
142         uint8_t vmdq_vport_num;
143         uint8_t tc_num;
144         uint16_t tqp_desc_num;
145         uint16_t rx_buf_len;
146         uint16_t rss_size_max;
147         uint8_t phy_addr;
148         uint8_t media_type;
149         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
150         uint8_t default_speed;
151         uint32_t numa_node_map;
152         uint8_t speed_ability;
153         uint16_t umv_space;
154 };
155
156 /* mac media type */
157 enum hns3_media_type {
158         HNS3_MEDIA_TYPE_UNKNOWN,
159         HNS3_MEDIA_TYPE_FIBER,
160         HNS3_MEDIA_TYPE_COPPER,
161         HNS3_MEDIA_TYPE_BACKPLANE,
162         HNS3_MEDIA_TYPE_NONE,
163 };
164
165 struct hns3_mac {
166         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
167         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
168         uint8_t media_type;
169         uint8_t phy_addr;
170         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
171         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
172         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
173         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
174 };
175
176 struct hns3_fake_queue_data {
177         void **rx_queues; /* Array of pointers to fake RX queues. */
178         void **tx_queues; /* Array of pointers to fake TX queues. */
179         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
180         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
181 };
182
183 #define HNS3_PORT_BASE_VLAN_DISABLE     0
184 #define HNS3_PORT_BASE_VLAN_ENABLE      1
185 struct hns3_port_base_vlan_config {
186         uint16_t state;
187         uint16_t pvid;
188 };
189
190 /* Primary process maintains driver state in main thread.
191  *
192  * +---------------+
193  * | UNINITIALIZED |<-----------+
194  * +---------------+            |
195  *      |.eth_dev_init          |.eth_dev_uninit
196  *      V                       |
197  * +---------------+------------+
198  * |  INITIALIZED  |
199  * +---------------+<-----------<---------------+
200  *      |.dev_configure         |               |
201  *      V                       |failed         |
202  * +---------------+------------+               |
203  * |  CONFIGURING  |                            |
204  * +---------------+----+                       |
205  *      |success        |                       |
206  *      |               |               +---------------+
207  *      |               |               |    CLOSING    |
208  *      |               |               +---------------+
209  *      |               |                       ^
210  *      V               |.dev_configure         |
211  * +---------------+----+                       |.dev_close
212  * |  CONFIGURED   |----------------------------+
213  * +---------------+<-----------+
214  *      |.dev_start             |
215  *      V                       |
216  * +---------------+            |
217  * |   STARTING    |------------^
218  * +---------------+ failed     |
219  *      |success                |
220  *      |               +---------------+
221  *      |               |   STOPPING    |
222  *      |               +---------------+
223  *      |                       ^
224  *      V                       |.dev_stop
225  * +---------------+------------+
226  * |    STARTED    |
227  * +---------------+
228  */
229 enum hns3_adapter_state {
230         HNS3_NIC_UNINITIALIZED = 0,
231         HNS3_NIC_INITIALIZED,
232         HNS3_NIC_CONFIGURING,
233         HNS3_NIC_CONFIGURED,
234         HNS3_NIC_STARTING,
235         HNS3_NIC_STARTED,
236         HNS3_NIC_STOPPING,
237         HNS3_NIC_CLOSING,
238         HNS3_NIC_CLOSED,
239         HNS3_NIC_REMOVED,
240         HNS3_NIC_NSTATES
241 };
242
243 /* Reset various stages, execute in order */
244 enum hns3_reset_stage {
245         /* Stop query services, stop transceiver, disable MAC */
246         RESET_STAGE_DOWN,
247         /* Clear reset completion flags, disable send command */
248         RESET_STAGE_PREWAIT,
249         /* Inform IMP to start resetting */
250         RESET_STAGE_REQ_HW_RESET,
251         /* Waiting for hardware reset to complete */
252         RESET_STAGE_WAIT,
253         /* Reinitialize hardware */
254         RESET_STAGE_DEV_INIT,
255         /* Restore user settings and enable MAC */
256         RESET_STAGE_RESTORE,
257         /* Restart query services, start transceiver */
258         RESET_STAGE_DONE,
259         /* Not in reset state */
260         RESET_STAGE_NONE,
261 };
262
263 enum hns3_reset_level {
264         HNS3_NONE_RESET,
265         HNS3_VF_FUNC_RESET, /* A VF function reset */
266         /*
267          * All VFs under a PF perform function reset.
268          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
269          * of the reset level and the one defined in kernel driver should be
270          * same.
271          */
272         HNS3_VF_PF_FUNC_RESET = 2,
273         /*
274          * All VFs under a PF perform FLR reset.
275          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
276          * of the reset level and the one defined in kernel driver should be
277          * same.
278          *
279          * According to the protocol of PCIe, FLR to a PF resets the PF state as
280          * well as the SR-IOV extended capability including VF Enable which
281          * means that VFs no longer exist.
282          *
283          * In PF FLR, the register state of VF is not reliable, VF's driver
284          * should not access the registers of the VF device.
285          */
286         HNS3_VF_FULL_RESET = 3,
287         HNS3_FLR_RESET,     /* A VF perform FLR reset */
288         /* All VFs under the rootport perform a global or IMP reset */
289         HNS3_VF_RESET,
290         HNS3_FUNC_RESET,    /* A PF function reset */
291         /* All PFs under the rootport perform a global reset */
292         HNS3_GLOBAL_RESET,
293         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
294         HNS3_MAX_RESET
295 };
296
297 enum hns3_wait_result {
298         HNS3_WAIT_UNKNOWN,
299         HNS3_WAIT_REQUEST,
300         HNS3_WAIT_SUCCESS,
301         HNS3_WAIT_TIMEOUT
302 };
303
304 #define HNS3_RESET_SYNC_US 100000
305
306 struct hns3_reset_stats {
307         uint64_t request_cnt; /* Total request reset times */
308         uint64_t global_cnt;  /* Total GLOBAL reset times */
309         uint64_t imp_cnt;     /* Total IMP reset times */
310         uint64_t exec_cnt;    /* Total reset executive times */
311         uint64_t success_cnt; /* Total reset successful times */
312         uint64_t fail_cnt;    /* Total reset failed times */
313         uint64_t merge_cnt;   /* Total merged in high reset times */
314 };
315
316 typedef bool (*check_completion_func)(struct hns3_hw *hw);
317
318 struct hns3_wait_data {
319         void *hns;
320         uint64_t end_ms;
321         uint64_t interval;
322         int16_t count;
323         enum hns3_wait_result result;
324         check_completion_func check_completion;
325 };
326
327 struct hns3_reset_ops {
328         void (*reset_service)(void *arg);
329         int (*stop_service)(struct hns3_adapter *hns);
330         int (*prepare_reset)(struct hns3_adapter *hns);
331         int (*wait_hardware_ready)(struct hns3_adapter *hns);
332         int (*reinit_dev)(struct hns3_adapter *hns);
333         int (*restore_conf)(struct hns3_adapter *hns);
334         int (*start_service)(struct hns3_adapter *hns);
335 };
336
337 enum hns3_schedule {
338         SCHEDULE_NONE,
339         SCHEDULE_PENDING,
340         SCHEDULE_REQUESTED,
341         SCHEDULE_DEFERRED,
342 };
343
344 struct hns3_reset_data {
345         enum hns3_reset_stage stage;
346         rte_atomic16_t schedule;
347         /* Reset flag, covering the entire reset process */
348         rte_atomic16_t resetting;
349         /* Used to disable sending cmds during reset */
350         rte_atomic16_t disable_cmd;
351         /* The reset level being processed */
352         enum hns3_reset_level level;
353         /* Reset level set, each bit represents a reset level */
354         uint64_t pending;
355         /* Request reset level set, from interrupt or mailbox */
356         uint64_t request;
357         int attempts; /* Reset failure retry */
358         int retries;  /* Timeout failure retry in reset_post */
359         /*
360          * At the time of global or IMP reset, the command cannot be sent to
361          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
362          * reset process, so the mbuf is required to be released after the reset
363          * is completed.The mbuf_deferred_free is used to mark whether mbuf
364          * needs to be released.
365          */
366         bool mbuf_deferred_free;
367         struct timeval start_time;
368         struct hns3_reset_stats stats;
369         const struct hns3_reset_ops *ops;
370         struct hns3_wait_data *wait_data;
371 };
372
373 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
374 #define HNS3_INTR_MAPPING_VEC_ALL               1
375
376 #define HNS3_INTR_COALESCE_NON_QL               0
377 #define HNS3_INTR_COALESCE_QL                   1
378
379 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
380 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
381
382 struct hns3_queue_intr {
383         /*
384          * interrupt mapping mode.
385          * value range:
386          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
387          *
388          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
389          *     For some versions of hardware network engine, because of the
390          *     hardware constraint, we need implement clearing the mapping
391          *     relationship configurations by binding all queues to the last
392          *     interrupt vector and reserving the last interrupt vector. This
393          *     method results in a decrease of the maximum queues when upper
394          *     applications call the rte_eth_dev_configure API function to
395          *     enable Rx interrupt.
396          *
397          *  - HNS3_INTR_MAPPING_VEC_ALL
398          *     PMD driver can map/unmmap all interrupt vectors with queues When
399          *     Rx interrupt in enabled.
400          */
401         uint8_t mapping_mode;
402         /*
403          * interrupt coalesce mode.
404          * value range:
405          *      HNS3_INTR_COALESCE_NON_QL/HNS3_INTR_COALESCE_QL
406          *
407          *  - HNS3_INTR_COALESCE_NON_QL
408          *     For some versions of hardware network engine, hardware doesn't
409          *     support QL(quanity limiter) algorithm for interrupt coalesce
410          *     of queue's interrupt.
411          *
412          *  - HNS3_INTR_COALESCE_QL
413          *     In this mode, hardware support QL(quanity limiter) algorithm for
414          *     interrupt coalesce of queue's interrupt.
415          */
416         uint8_t coalesce_mode;
417         /*
418          * The unit of GL(gap limiter) configuration for interrupt coalesce of
419          * queue's interrupt.
420          * value range:
421          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
422          */
423         uint8_t gl_unit;
424 };
425
426 #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM           0
427 #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM           1
428
429 struct hns3_hw {
430         struct rte_eth_dev_data *data;
431         void *io_base;
432         uint8_t revision;           /* PCI revision, low byte of class word */
433         struct hns3_cmq cmq;
434         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
435         struct hns3_mbx_arq_ring arq;         /* mailbox async rx queue */
436         pthread_t irq_thread_id;
437         struct hns3_mac mac;
438         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
439         struct hns3_tqp_stats tqp_stats;
440         /* Include Mac stats | Rx stats | Tx stats */
441         struct hns3_mac_stats mac_stats;
442         uint32_t fw_version;
443
444         uint16_t num_msi;
445         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
446         uint16_t tqps_num;          /* num task queue pairs of this function */
447         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
448         uint16_t rss_size_max;      /* HW defined max RSS task queue */
449         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
450         uint16_t num_tx_desc;       /* desc num of per tx queue */
451         uint16_t num_rx_desc;       /* desc num of per rx queue */
452         uint32_t mng_entry_num;     /* number of manager table entry */
453         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
454
455         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
456         int mc_addrs_num; /* Multicast mac addresses number */
457
458         /* The configuration info of RSS */
459         struct hns3_rss_conf rss_info;
460         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
461         uint16_t rss_ind_tbl_size;
462         uint16_t rss_key_size;
463
464         uint8_t num_tc;             /* Total number of enabled TCs */
465         uint8_t hw_tc_map;
466         enum hns3_fc_mode current_mode;
467         enum hns3_fc_mode requested_mode;
468         struct hns3_dcb_info dcb_info;
469         enum hns3_fc_status current_fc_status; /* current flow control status */
470         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
471         uint16_t used_rx_queues;
472         uint16_t used_tx_queues;
473
474         /* Config max queue numbers between rx and tx queues from user */
475         uint16_t cfg_max_queues;
476         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
477         uint16_t alloc_rss_size;    /* RX queue number per TC */
478         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
479
480         uint32_t capability;
481         uint32_t max_tm_rate;
482         /*
483          * The minimum length of the packet supported by hardware in the Tx
484          * direction.
485          */
486         uint32_t min_tx_pkt_len;
487
488         struct hns3_queue_intr intr;
489         /*
490          * tso mode.
491          * value range:
492          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
493          *
494          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
495          *     In this mode, because of the hardware constraint, network driver
496          *     software need erase the L4 len value of the TCP pseudo header
497          *     and recalculate the TCP pseudo header checksum of packets that
498          *     need TSO.
499          *
500          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
501          *     In this mode, hardware support recalculate the TCP pseudo header
502          *     checksum of packets that need TSO, so network driver software
503          *     not need to recalculate it.
504          */
505         uint8_t tso_mode;
506         /*
507          * vlan mode.
508          * value range:
509          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
510          *
511          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
512          *     For some versions of hardware network engine, because of the
513          *     hardware limitation, PMD driver needs to detect the PVID status
514          *     to work with haredware to implement PVID-related functions.
515          *     For example, driver need discard the stripped PVID tag to ensure
516          *     the PVID will not report to mbuf and shift the inserted VLAN tag
517          *     to avoid port based VLAN covering it.
518          *
519          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
520          *     PMD driver does not need to process PVID-related functions in
521          *     I/O process, Hardware will adjust the sequence between port based
522          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
523          *     PVID will be invisible to driver. And in this mode, hns3 is able
524          *     to send a multi-layer VLAN packets when hw VLAN insert offload
525          *     is enabled.
526          */
527         uint8_t vlan_mode;
528         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
529
530         struct hns3_port_base_vlan_config port_base_vlan_cfg;
531         /*
532          * PMD setup and configuration is not thread safe. Since it is not
533          * performance sensitive, it is better to guarantee thread-safety
534          * and add device level lock. Adapter control operations which
535          * change its state should acquire the lock.
536          */
537         rte_spinlock_t lock;
538         enum hns3_adapter_state adapter_state;
539         struct hns3_reset_data reset;
540 };
541
542 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
543 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
544
545 struct hns3_err_msix_intr_stats {
546         uint64_t mac_afifo_tnl_int_cnt;
547         uint64_t ppu_mpf_abn_int_st2_msix_cnt;
548         uint64_t ssu_port_based_pf_int_cnt;
549         uint64_t ppp_pf_abnormal_int_cnt;
550         uint64_t ppu_pf_abnormal_int_msix_cnt;
551
552         uint64_t imp_tcm_ecc_int_cnt;
553         uint64_t cmdq_mem_ecc_int_cnt;
554         uint64_t imp_rd_poison_int_cnt;
555         uint64_t tqp_int_ecc_int_cnt;
556         uint64_t msix_ecc_int_cnt;
557         uint64_t ssu_ecc_multi_bit_int_0_cnt;
558         uint64_t ssu_ecc_multi_bit_int_1_cnt;
559         uint64_t ssu_common_ecc_int_cnt;
560         uint64_t igu_int_cnt;
561         uint64_t ppp_mpf_abnormal_int_st1_cnt;
562         uint64_t ppp_mpf_abnormal_int_st3_cnt;
563         uint64_t ppu_mpf_abnormal_int_st1_cnt;
564         uint64_t ppu_mpf_abn_int_st2_ras_cnt;
565         uint64_t ppu_mpf_abnormal_int_st3_cnt;
566         uint64_t tm_sch_int_cnt;
567         uint64_t qcn_fifo_int_cnt;
568         uint64_t qcn_ecc_int_cnt;
569         uint64_t ncsi_ecc_int_cnt;
570         uint64_t ssu_port_based_err_int_cnt;
571         uint64_t ssu_fifo_overflow_int_cnt;
572         uint64_t ssu_ets_tcg_int_cnt;
573         uint64_t igu_egu_tnl_int_cnt;
574         uint64_t ppu_pf_abnormal_int_ras_cnt;
575 };
576
577 /* vlan entry information. */
578 struct hns3_user_vlan_table {
579         LIST_ENTRY(hns3_user_vlan_table) next;
580         bool hd_tbl_status;
581         uint16_t vlan_id;
582 };
583
584 /* Vlan tag configuration for RX direction */
585 struct hns3_rx_vtag_cfg {
586         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
587         bool strip_tag1_en;         /* Whether strip inner vlan tag */
588         bool strip_tag2_en;         /* Whether strip outer vlan tag */
589         /*
590          * If strip_tag_en is enabled, this bit decide whether to map the vlan
591          * tag to descriptor.
592          */
593         bool strip_tag1_discard_en;
594         bool strip_tag2_discard_en;
595         /*
596          * If this bit is enabled, only map inner/outer priority to descriptor
597          * and the vlan tag is always 0.
598          */
599         bool vlan1_vlan_prionly;
600         bool vlan2_vlan_prionly;
601 };
602
603 /* Vlan tag configuration for TX direction */
604 struct hns3_tx_vtag_cfg {
605         bool accept_tag1;           /* Whether accept tag1 packet from host */
606         bool accept_untag1;         /* Whether accept untag1 packet from host */
607         bool accept_tag2;
608         bool accept_untag2;
609         bool insert_tag1_en;        /* Whether insert outer vlan tag */
610         bool insert_tag2_en;        /* Whether insert inner vlan tag */
611         /*
612          * In shift mode, hw will shift the sequence of port based VLAN and
613          * BD VLAN.
614          */
615         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
616         uint16_t default_tag1;      /* The default outer vlan tag to insert */
617         uint16_t default_tag2;      /* The default inner vlan tag to insert */
618 };
619
620 struct hns3_vtag_cfg {
621         struct hns3_rx_vtag_cfg rx_vcfg;
622         struct hns3_tx_vtag_cfg tx_vcfg;
623 };
624
625 /* Request types for IPC. */
626 enum hns3_mp_req_type {
627         HNS3_MP_REQ_START_RXTX = 1,
628         HNS3_MP_REQ_STOP_RXTX,
629         HNS3_MP_REQ_MAX
630 };
631
632 /* Pameters for IPC. */
633 struct hns3_mp_param {
634         enum hns3_mp_req_type type;
635         int port_id;
636         int result;
637 };
638
639 /* Request timeout for IPC. */
640 #define HNS3_MP_REQ_TIMEOUT_SEC 5
641
642 /* Key string for IPC. */
643 #define HNS3_MP_NAME "net_hns3_mp"
644
645 #define HNS3_L2TBL_NUM  4
646 #define HNS3_L3TBL_NUM  16
647 #define HNS3_L4TBL_NUM  16
648 #define HNS3_OL3TBL_NUM 16
649 #define HNS3_OL4TBL_NUM 16
650
651 struct hns3_ptype_table {
652         uint32_t l2table[HNS3_L2TBL_NUM];
653         uint32_t l3table[HNS3_L3TBL_NUM];
654         uint32_t l4table[HNS3_L4TBL_NUM];
655         uint32_t inner_l2table[HNS3_L2TBL_NUM];
656         uint32_t inner_l3table[HNS3_L3TBL_NUM];
657         uint32_t inner_l4table[HNS3_L4TBL_NUM];
658         uint32_t ol3table[HNS3_OL3TBL_NUM];
659         uint32_t ol4table[HNS3_OL4TBL_NUM];
660 };
661
662 struct hns3_pf {
663         struct hns3_adapter *adapter;
664         bool is_main_pf;
665         uint16_t func_num; /* num functions of this pf, include pf and vfs */
666
667         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
668         uint32_t tx_buf_size; /* Tx buffer size for each TC */
669         uint32_t dv_buf_size; /* Dv buffer size for each TC */
670
671         uint16_t mps; /* Max packet size */
672
673         uint8_t tx_sch_mode;
674         uint8_t tc_max; /* max number of tc driver supported */
675         uint8_t local_max_tc; /* max number of local tc */
676         uint8_t pfc_max;
677         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
678         uint16_t pause_time;
679         bool support_fc_autoneg;       /* support FC autonegotiate */
680
681         uint16_t wanted_umv_size;
682         uint16_t max_umv_size;
683         uint16_t used_umv_size;
684
685         /* Statistics information for abnormal interrupt */
686         struct hns3_err_msix_intr_stats abn_int_stats;
687
688         bool support_sfp_query;
689
690         struct hns3_vtag_cfg vtag_config;
691         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
692
693         struct hns3_fdir_info fdir; /* flow director info */
694         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
695 };
696
697 struct hns3_vf {
698         struct hns3_adapter *adapter;
699 };
700
701 struct hns3_adapter {
702         struct hns3_hw hw;
703
704         /* Specific for PF or VF */
705         bool is_vf; /* false - PF, true - VF */
706         union {
707                 struct hns3_pf pf;
708                 struct hns3_vf vf;
709         };
710
711         bool rx_simple_allowed;
712         bool rx_vec_allowed;
713         bool tx_simple_allowed;
714         bool tx_vec_allowed;
715
716         struct hns3_ptype_table ptype_tbl __rte_cache_min_aligned;
717 };
718
719 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
720 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
721 #define HNS3_DEV_SUPPORT_UDP_GSO_B              0x2
722 #define HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B      0x3
723 #define HNS3_DEV_SUPPORT_PTP_B                  0x4
724 #define HNS3_DEV_SUPPORT_TX_PUSH_B              0x5
725 #define HNS3_DEV_SUPPORT_INDEP_TXRX_B           0x6
726 #define HNS3_DEV_SUPPORT_STASH_B                0x7
727
728 #define hns3_dev_dcb_supported(hw) \
729         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
730
731 /* Support copper media type */
732 #define hns3_dev_copper_supported(hw) \
733         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
734
735 /* Support UDP GSO offload */
736 #define hns3_dev_udp_gso_supported(hw) \
737         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_UDP_GSO_B)
738
739 /* Support the queue region action rule of flow directory */
740 #define hns3_dev_fd_queue_region_supported(hw) \
741         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B)
742
743 /* Support PTP timestamp offload */
744 #define hns3_dev_ptp_supported(hw) \
745         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_PTP_B)
746
747 #define hns3_dev_tx_push_supported(hw) \
748         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_TX_PUSH_B)
749
750 /* Support to Independently enable/disable/reset Tx or Rx queues */
751 #define hns3_dev_indep_txrx_supported(hw) \
752         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_INDEP_TXRX_B)
753
754 #define hns3_dev_stash_supported(hw) \
755         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_STASH_B)
756
757 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
758         (&((struct hns3_adapter *)adapter)->hw)
759 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
760         ((struct hns3_adapter *)adapter)
761 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
762         (&((struct hns3_adapter *)adapter)->pf)
763 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
764         (&((struct hns3_adapter *)adapter)->vf)
765 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
766         container_of(hw, struct hns3_adapter, hw)
767
768 #define hns3_set_field(origin, mask, shift, val) \
769         do { \
770                 (origin) &= (~(mask)); \
771                 (origin) |= ((val) << (shift)) & (mask); \
772         } while (0)
773 #define hns3_get_field(origin, mask, shift) \
774         (((origin) & (mask)) >> (shift))
775 #define hns3_set_bit(origin, shift, val) \
776         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
777 #define hns3_get_bit(origin, shift) \
778         hns3_get_field((origin), (0x1UL << (shift)), (shift))
779
780 /*
781  * upper_32_bits - return bits 32-63 of a number
782  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
783  * the "right shift count >= width of type" warning when that quantity is
784  * 32-bits.
785  */
786 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
787
788 /* lower_32_bits - return bits 0-31 of a number */
789 #define lower_32_bits(n) ((uint32_t)(n))
790
791 #define BIT(nr) (1UL << (nr))
792
793 #define BIT_ULL(x) (1ULL << (x))
794
795 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
796 #define GENMASK(h, l) \
797         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
798
799 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
800 #define rounddown(x, y) ((x) - ((x) % (y)))
801
802 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
803
804 /*
805  * Because hardware always access register in little-endian mode based on hns3
806  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
807  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
808  * convert data after reading from register.
809  *
810  * Here the driver encapsulates the data conversion operation in the register
811  * read/write operation function as below:
812  *   hns3_write_reg
813  *   hns3_write_reg_opt
814  *   hns3_read_reg
815  * Therefore, when calling these functions, conversion is not required again.
816  */
817 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
818 {
819         rte_write32(rte_cpu_to_le_32(value),
820                     (volatile void *)((char *)base + reg));
821 }
822
823 /*
824  * The optimized function for writing registers used in the '.rx_pkt_burst' and
825  * '.tx_pkt_burst' ops implementation function.
826  */
827 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
828 {
829         rte_io_wmb();
830         rte_write32_relaxed(rte_cpu_to_le_32(value), addr);
831 }
832
833 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
834 {
835         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
836         return rte_le_to_cpu_32(read_val);
837 }
838
839 #define hns3_write_dev(a, reg, value) \
840         hns3_write_reg((a)->io_base, (reg), (value))
841
842 #define hns3_read_dev(a, reg) \
843         hns3_read_reg((a)->io_base, (reg))
844
845 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
846
847 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
848         do {                                                            \
849                 act = (actions) + (index);                              \
850                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
851                         (index)++;                                      \
852                         act = actions + index;                          \
853                 }                                                       \
854         } while (0)
855
856 #define MSEC_PER_SEC              1000L
857 #define USEC_PER_MSEC             1000L
858
859 static inline uint64_t
860 get_timeofday_ms(void)
861 {
862         struct timeval tv;
863
864         (void)gettimeofday(&tv, NULL);
865
866         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
867 }
868
869 static inline uint64_t
870 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
871 {
872         uint64_t res;
873
874         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
875         return res;
876 }
877
878 static inline void
879 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
880 {
881         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
882 }
883
884 static inline void
885 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
886 {
887         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
888 }
889
890 static inline int64_t
891 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
892 {
893         uint64_t mask = (1UL << nr);
894
895         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
896 }
897
898 int hns3_buffer_alloc(struct hns3_hw *hw);
899 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
900                          enum rte_filter_type filter_type,
901                          enum rte_filter_op filter_op, void *arg);
902 bool hns3_is_reset_pending(struct hns3_adapter *hns);
903 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
904 void hns3_update_link_status(struct hns3_hw *hw);
905
906 static inline bool
907 is_reset_pending(struct hns3_adapter *hns)
908 {
909         bool ret;
910         if (hns->is_vf)
911                 ret = hns3vf_is_reset_pending(hns);
912         else
913                 ret = hns3_is_reset_pending(hns);
914         return ret;
915 }
916
917 static inline uint64_t
918 hns3_txvlan_cap_get(struct hns3_hw *hw)
919 {
920         if (hw->port_base_vlan_cfg.state)
921                 return DEV_TX_OFFLOAD_VLAN_INSERT;
922         else
923                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
924 }
925
926 #endif /* _HNS3_ETHDEV_H_ */