drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2021 HiSilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <ethdev_driver.h>
  10 #include <rte_byteorder.h>
  11 #include <rte_io.h>
  12 #include <rte_spinlock.h>
  13
  14 #include "hns3_cmd.h"
  15 #include "hns3_mbx.h"
  16 #include "hns3_rss.h"
  17 #include "hns3_fdir.h"
  18 #include "hns3_stats.h"
  19 #include "hns3_tm.h"
  20
  21 /* Vendor ID */
  22 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  23
  24 /* Device IDs */
  25 #define HNS3_DEV_ID_GE                          0xA220
  26 #define HNS3_DEV_ID_25GE                        0xA221
  27 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  28 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  29 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  30 #define HNS3_DEV_ID_200G_RDMA                   0xA228
  31 #define HNS3_DEV_ID_100G_VF                     0xA22E
  32 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  33
  34 /* PCI Config offsets */
  35 #define HNS3_PCI_REVISION_ID                    0x08
  36 #define HNS3_PCI_REVISION_ID_LEN                1
  37
  38 #define PCI_REVISION_ID_HIP08_B                 0x21
  39 #define PCI_REVISION_ID_HIP09_A                 0x30
  40
  41 #define HNS3_PF_FUNC_ID                 0
  42 #define HNS3_1ST_VF_FUNC_ID             1
  43
  44 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
  45 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
  46
  47 #define HNS3_UNLIMIT_PROMISC_MODE       0
  48 #define HNS3_LIMIT_PROMISC_MODE         1
  49
  50 #define HNS3_SPECIAL_PORT_SW_CKSUM_MODE         0
  51 #define HNS3_SPECIAL_PORT_HW_CKSUM_MODE         1
  52
  53 #define HNS3_UC_MACADDR_NUM             128
  54 #define HNS3_VF_UC_MACADDR_NUM          48
  55 #define HNS3_MC_MACADDR_NUM             128
  56
  57 #define HNS3_MAX_BD_SIZE                65535
  58 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  59 #define HNS3_MAX_TSO_BD_PER_PKT         63
  60 #define HNS3_MAX_FRAME_LEN              9728
  61 #define HNS3_VLAN_TAG_SIZE              4
  62 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  63 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  64 #define HNS3_MAX_TSO_HDR_SIZE           512
  65 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  66 #define HNS3_MAX_LRO_SIZE               64512
  67
  68 #define HNS3_ETH_OVERHEAD \
  69         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  70 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  71 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  72 #define HNS3_DEFAULT_MTU                1500UL
  73 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  74 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
  75 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
  76
  77 #define HNS3_BITS_PER_BYTE      8
  78
  79 #define HNS3_4_TCS                      4
  80 #define HNS3_8_TCS                      8
  81
  82 #define HNS3_MAX_PF_NUM                 8
  83 #define HNS3_UMV_TBL_SIZE               3072
  84 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  85         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  86
  87 #define HNS3_PF_CFG_BLOCK_SIZE          32
  88 #define HNS3_PF_CFG_DESC_NUM \
  89         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  90
  91 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  92
  93 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  94 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  95
  96 #define HNS3_QUIT_RESET_CNT             10
  97 #define HNS3_QUIT_RESET_DELAY_MS        100
  98
  99 #define HNS3_POLL_RESPONE_MS            1
 100
 101 #define HNS3_MAX_USER_PRIO              8
 102 #define HNS3_PG_NUM                     4
 103 enum hns3_fc_mode {
 104         HNS3_FC_NONE,
 105         HNS3_FC_RX_PAUSE,
 106         HNS3_FC_TX_PAUSE,
 107         HNS3_FC_FULL,
 108         HNS3_FC_DEFAULT
 109 };
 110
 111 #define HNS3_SCH_MODE_SP        0
 112 #define HNS3_SCH_MODE_DWRR      1
 113 struct hns3_pg_info {
 114         uint8_t pg_id;
 115         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
 116         uint8_t tc_bit_map;
 117         uint32_t bw_limit;
 118         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
 119 };
 120
 121 struct hns3_tc_info {
 122         uint8_t tc_id;
 123         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 124         uint8_t pgid;
 125         uint32_t bw_limit;
 126         uint8_t up_to_tc_map; /* user priority maping on the TC */
 127 };
 128
 129 struct hns3_dcb_info {
 130         uint8_t num_tc;
 131         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 132         uint8_t pg_dwrr[HNS3_PG_NUM];
 133         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 134         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 135         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 136         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 137         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 138 };
 139
 140 enum hns3_fc_status {
 141         HNS3_FC_STATUS_NONE,
 142         HNS3_FC_STATUS_MAC_PAUSE,
 143         HNS3_FC_STATUS_PFC,
 144 };
 145
 146 struct hns3_tc_queue_info {
 147         uint16_t tqp_offset;    /* TQP offset from base TQP */
 148         uint16_t tqp_count;     /* Total TQPs */
 149         uint8_t tc;             /* TC index */
 150         bool enable;            /* If this TC is enable or not */
 151 };
 152
 153 struct hns3_cfg {
 154         uint8_t vmdq_vport_num;
 155         uint8_t tc_num;
 156         uint16_t tqp_desc_num;
 157         uint16_t rx_buf_len;
 158         uint16_t rss_size_max;
 159         uint8_t phy_addr;
 160         uint8_t media_type;
 161         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 162         uint8_t default_speed;
 163         uint32_t numa_node_map;
 164         uint8_t speed_ability;
 165         uint16_t umv_space;
 166 };
 167
 168 /* mac media type */
 169 enum hns3_media_type {
 170         HNS3_MEDIA_TYPE_UNKNOWN,
 171         HNS3_MEDIA_TYPE_FIBER,
 172         HNS3_MEDIA_TYPE_COPPER,
 173         HNS3_MEDIA_TYPE_BACKPLANE,
 174         HNS3_MEDIA_TYPE_NONE,
 175 };
 176
 177 #define HNS3_DEFAULT_QUERY              0
 178 #define HNS3_ACTIVE_QUERY               1
 179
 180 struct hns3_mac {
 181         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 182         bool default_addr_setted; /* whether default addr(mac_addr) is set */
 183         uint8_t media_type;
 184         uint8_t phy_addr;
 185         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 186         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 187         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 188         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 189         /*
 190          * Some firmware versions support only the SFP speed query. In addition
 191          * to the SFP speed query, some firmware supports the query of the speed
 192          * capability, auto-negotiation capability, and FEC mode, which can be
 193          * selected by the 'query_type' filed in the HNS3_OPC_GET_SFP_INFO CMD.
 194          * This field is used to record the SFP information query mode.
 195          * Value range:
 196          *       HNS3_DEFAULT_QUERY/HNS3_ACTIVE_QUERY
 197          *
 198          * - HNS3_DEFAULT_QUERY
 199          * Speed obtained is from SFP. When the queried speed changes, the MAC
 200          * speed needs to be reconfigured.
 201          *
 202          * - HNS3_ACTIVE_QUERY
 203          * Speed obtained is from MAC. At this time, it is unnecessary for
 204          * driver to reconfigured the MAC speed. In addition, more information,
 205          * such as, the speed capability, auto-negotiation capability and FEC
 206          * mode, can be obtained by the HNS3_OPC_GET_SFP_INFO CMD.
 207          */
 208         uint8_t query_type;
 209         uint32_t supported_speed;  /* supported speed for current media type */
 210         uint32_t advertising;     /* advertised capability in the local part */
 211         uint32_t lp_advertising; /* advertised capability in the link partner */
 212         uint8_t support_autoneg;
 213 };
 214
 215 struct hns3_fake_queue_data {
 216         void **rx_queues; /* Array of pointers to fake RX queues. */
 217         void **tx_queues; /* Array of pointers to fake TX queues. */
 218         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 219         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 220 };
 221
 222 #define HNS3_PORT_BASE_VLAN_DISABLE     0
 223 #define HNS3_PORT_BASE_VLAN_ENABLE      1
 224 struct hns3_port_base_vlan_config {
 225         uint16_t state;
 226         uint16_t pvid;
 227 };
 228
 229 /* Primary process maintains driver state in main thread.
 230  *
 231  * +---------------+
 232  * | UNINITIALIZED |<-----------+
 233  * +---------------+            |
 234  *      |.eth_dev_init          |.eth_dev_uninit
 235  *      V                       |
 236  * +---------------+------------+
 237  * |  INITIALIZED  |
 238  * +---------------+<-----------<---------------+
 239  *      |.dev_configure         |               |
 240  *      V                       |failed         |
 241  * +---------------+------------+               |
 242  * |  CONFIGURING  |                            |
 243  * +---------------+----+                       |
 244  *      |success        |                       |
 245  *      |               |               +---------------+
 246  *      |               |               |    CLOSING    |
 247  *      |               |               +---------------+
 248  *      |               |                       ^
 249  *      V               |.dev_configure         |
 250  * +---------------+----+                       |.dev_close
 251  * |  CONFIGURED   |----------------------------+
 252  * +---------------+<-----------+
 253  *      |.dev_start             |
 254  *      V                       |
 255  * +---------------+            |
 256  * |   STARTING    |------------^
 257  * +---------------+ failed     |
 258  *      |success                |
 259  *      |               +---------------+
 260  *      |               |   STOPPING    |
 261  *      |               +---------------+
 262  *      |                       ^
 263  *      V                       |.dev_stop
 264  * +---------------+------------+
 265  * |    STARTED    |
 266  * +---------------+
 267  */
 268 enum hns3_adapter_state {
 269         HNS3_NIC_UNINITIALIZED = 0,
 270         HNS3_NIC_INITIALIZED,
 271         HNS3_NIC_CONFIGURING,
 272         HNS3_NIC_CONFIGURED,
 273         HNS3_NIC_STARTING,
 274         HNS3_NIC_STARTED,
 275         HNS3_NIC_STOPPING,
 276         HNS3_NIC_CLOSING,
 277         HNS3_NIC_CLOSED,
 278         HNS3_NIC_REMOVED,
 279         HNS3_NIC_NSTATES
 280 };
 281
 282 /* Reset various stages, execute in order */
 283 enum hns3_reset_stage {
 284         /* Stop query services, stop transceiver, disable MAC */
 285         RESET_STAGE_DOWN,
 286         /* Clear reset completion flags, disable send command */
 287         RESET_STAGE_PREWAIT,
 288         /* Inform IMP to start resetting */
 289         RESET_STAGE_REQ_HW_RESET,
 290         /* Waiting for hardware reset to complete */
 291         RESET_STAGE_WAIT,
 292         /* Reinitialize hardware */
 293         RESET_STAGE_DEV_INIT,
 294         /* Restore user settings and enable MAC */
 295         RESET_STAGE_RESTORE,
 296         /* Restart query services, start transceiver */
 297         RESET_STAGE_DONE,
 298         /* Not in reset state */
 299         RESET_STAGE_NONE,
 300 };
 301
 302 enum hns3_reset_level {
 303         HNS3_NONE_RESET,
 304         HNS3_VF_FUNC_RESET, /* A VF function reset */
 305         /*
 306          * All VFs under a PF perform function reset.
 307          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 308          * of the reset level and the one defined in kernel driver should be
 309          * same.
 310          */
 311         HNS3_VF_PF_FUNC_RESET = 2,
 312         /*
 313          * All VFs under a PF perform FLR reset.
 314          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 315          * of the reset level and the one defined in kernel driver should be
 316          * same.
 317          *
 318          * According to the protocol of PCIe, FLR to a PF resets the PF state as
 319          * well as the SR-IOV extended capability including VF Enable which
 320          * means that VFs no longer exist.
 321          *
 322          * In PF FLR, the register state of VF is not reliable, VF's driver
 323          * should not access the registers of the VF device.
 324          */
 325         HNS3_VF_FULL_RESET = 3,
 326         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 327         /* All VFs under the rootport perform a global or IMP reset */
 328         HNS3_VF_RESET,
 329         HNS3_FUNC_RESET,    /* A PF function reset */
 330         /* All PFs under the rootport perform a global reset */
 331         HNS3_GLOBAL_RESET,
 332         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 333         HNS3_MAX_RESET
 334 };
 335
 336 enum hns3_wait_result {
 337         HNS3_WAIT_UNKNOWN,
 338         HNS3_WAIT_REQUEST,
 339         HNS3_WAIT_SUCCESS,
 340         HNS3_WAIT_TIMEOUT
 341 };
 342
 343 #define HNS3_RESET_SYNC_US 100000
 344
 345 struct hns3_reset_stats {
 346         uint64_t request_cnt; /* Total request reset times */
 347         uint64_t global_cnt;  /* Total GLOBAL reset times */
 348         uint64_t imp_cnt;     /* Total IMP reset times */
 349         uint64_t exec_cnt;    /* Total reset executive times */
 350         uint64_t success_cnt; /* Total reset successful times */
 351         uint64_t fail_cnt;    /* Total reset failed times */
 352         uint64_t merge_cnt;   /* Total merged in high reset times */
 353 };
 354
 355 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 356
 357 struct hns3_wait_data {
 358         void *hns;
 359         uint64_t end_ms;
 360         uint64_t interval;
 361         int16_t count;
 362         enum hns3_wait_result result;
 363         check_completion_func check_completion;
 364 };
 365
 366 struct hns3_reset_ops {
 367         void (*reset_service)(void *arg);
 368         int (*stop_service)(struct hns3_adapter *hns);
 369         int (*prepare_reset)(struct hns3_adapter *hns);
 370         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 371         int (*reinit_dev)(struct hns3_adapter *hns);
 372         int (*restore_conf)(struct hns3_adapter *hns);
 373         int (*start_service)(struct hns3_adapter *hns);
 374 };
 375
 376 enum hns3_schedule {
 377         SCHEDULE_NONE,
 378         SCHEDULE_PENDING,
 379         SCHEDULE_REQUESTED,
 380         SCHEDULE_DEFERRED,
 381 };
 382
 383 struct hns3_reset_data {
 384         enum hns3_reset_stage stage;
 385         uint16_t schedule;
 386         /* Reset flag, covering the entire reset process */
 387         uint16_t resetting;
 388         /* Used to disable sending cmds during reset */
 389         uint16_t disable_cmd;
 390         /* The reset level being processed */
 391         enum hns3_reset_level level;
 392         /* Reset level set, each bit represents a reset level */
 393         uint64_t pending;
 394         /* Request reset level set, from interrupt or mailbox */
 395         uint64_t request;
 396         int attempts; /* Reset failure retry */
 397         int retries;  /* Timeout failure retry in reset_post */
 398         /*
 399          * At the time of global or IMP reset, the command cannot be sent to
 400          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 401          * reset process, so the mbuf is required to be released after the reset
 402          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 403          * needs to be released.
 404          */
 405         bool mbuf_deferred_free;
 406         struct timeval start_time;
 407         struct hns3_reset_stats stats;
 408         const struct hns3_reset_ops *ops;
 409         struct hns3_wait_data *wait_data;
 410 };
 411
 412 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
 413 #define HNS3_INTR_MAPPING_VEC_ALL               1
 414
 415 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
 416 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
 417
 418 #define HNS3_INTR_QL_NONE                       0
 419
 420 struct hns3_queue_intr {
 421         /*
 422          * interrupt mapping mode.
 423          * value range:
 424          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
 425          *
 426          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
 427          *     For some versions of hardware network engine, because of the
 428          *     hardware constraint, we need implement clearing the mapping
 429          *     relationship configurations by binding all queues to the last
 430          *     interrupt vector and reserving the last interrupt vector. This
 431          *     method results in a decrease of the maximum queues when upper
 432          *     applications call the rte_eth_dev_configure API function to
 433          *     enable Rx interrupt.
 434          *
 435          *  - HNS3_INTR_MAPPING_VEC_ALL
 436          *     PMD driver can map/unmmap all interrupt vectors with queues When
 437          *     Rx interrupt in enabled.
 438          */
 439         uint8_t mapping_mode;
 440         /*
 441          * The unit of GL(gap limiter) configuration for interrupt coalesce of
 442          * queue's interrupt.
 443          * value range:
 444          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
 445          */
 446         uint8_t gl_unit;
 447         /* The max QL(quantity limiter) value */
 448         uint16_t int_ql_max;
 449 };
 450
 451 #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM           0
 452 #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM           1
 453
 454 #define HNS3_PKTS_DROP_STATS_MODE1              0
 455 #define HNS3_PKTS_DROP_STATS_MODE2              1
 456
 457 struct hns3_hw {
 458         struct rte_eth_dev_data *data;
 459         void *io_base;
 460         uint8_t revision;           /* PCI revision, low byte of class word */
 461         struct hns3_cmq cmq;
 462         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 463         struct hns3_mac mac;
 464         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 465         struct hns3_tqp_stats tqp_stats;
 466         /* Include Mac stats | Rx stats | Tx stats */
 467         struct hns3_mac_stats mac_stats;
 468         struct hns3_rx_missed_stats imissed_stats;
 469         uint64_t oerror_stats;
 470         uint32_t fw_version;
 471
 472         uint16_t num_msi;
 473         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 474         uint16_t tqps_num;          /* num task queue pairs of this function */
 475         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 476         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 477         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
 478         uint16_t num_tx_desc;       /* desc num of per tx queue */
 479         uint16_t num_rx_desc;       /* desc num of per rx queue */
 480         uint32_t mng_entry_num;     /* number of manager table entry */
 481         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
 482
 483         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 484         int mc_addrs_num; /* Multicast mac addresses number */
 485
 486         /* The configuration info of RSS */
 487         struct hns3_rss_conf rss_info;
 488         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 489         uint16_t rss_ind_tbl_size;
 490         uint16_t rss_key_size;
 491
 492         uint8_t num_tc;             /* Total number of enabled TCs */
 493         uint8_t hw_tc_map;
 494         enum hns3_fc_mode requested_fc_mode; /* FC mode requested by user */
 495         struct hns3_dcb_info dcb_info;
 496         enum hns3_fc_status current_fc_status; /* current flow control status */
 497         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 498         uint16_t used_rx_queues;
 499         uint16_t used_tx_queues;
 500
 501         /* Config max queue numbers between rx and tx queues from user */
 502         uint16_t cfg_max_queues;
 503         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 504         uint16_t alloc_rss_size;    /* RX queue number per TC */
 505         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 506
 507         uint32_t capability;
 508         uint32_t max_tm_rate;
 509         /*
 510          * The minimum length of the packet supported by hardware in the Tx
 511          * direction.
 512          */
 513         uint32_t min_tx_pkt_len;
 514
 515         struct hns3_queue_intr intr;
 516         /*
 517          * tso mode.
 518          * value range:
 519          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 520          *
 521          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
 522          *     In this mode, because of the hardware constraint, network driver
 523          *     software need erase the L4 len value of the TCP pseudo header
 524          *     and recalculate the TCP pseudo header checksum of packets that
 525          *     need TSO.
 526          *
 527          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 528          *     In this mode, hardware support recalculate the TCP pseudo header
 529          *     checksum of packets that need TSO, so network driver software
 530          *     not need to recalculate it.
 531          */
 532         uint8_t tso_mode;
 533         /*
 534          * vlan mode.
 535          * value range:
 536          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
 537          *
 538          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
 539          *     For some versions of hardware network engine, because of the
 540          *     hardware limitation, PMD driver needs to detect the PVID status
 541          *     to work with haredware to implement PVID-related functions.
 542          *     For example, driver need discard the stripped PVID tag to ensure
 543          *     the PVID will not report to mbuf and shift the inserted VLAN tag
 544          *     to avoid port based VLAN covering it.
 545          *
 546          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
 547          *     PMD driver does not need to process PVID-related functions in
 548          *     I/O process, Hardware will adjust the sequence between port based
 549          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
 550          *     PVID will be invisible to driver. And in this mode, hns3 is able
 551          *     to send a multi-layer VLAN packets when hw VLAN insert offload
 552          *     is enabled.
 553          */
 554         uint8_t vlan_mode;
 555         /*
 556          * promisc mode.
 557          * value range:
 558          *      HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
 559          *
 560          *  - HNS3_UNLIMIT_PROMISC_MODE
 561          *     In this mode, TX unicast promisc will be configured when promisc
 562          *     is set, driver can receive all the ingress and outgoing traffic.
 563          *     In the words, all the ingress packets, all the packets sent from
 564          *     the PF and other VFs on the same physical port.
 565          *
 566          *  - HNS3_LIMIT_PROMISC_MODE
 567          *     In this mode, TX unicast promisc is shutdown when promisc mode
 568          *     is set. So, driver will only receive all the ingress traffic.
 569          *     The packets sent from the PF and other VFs on the same physical
 570          *     port won't be copied to the function which has set promisc mode.
 571          */
 572         uint8_t promisc_mode;
 573
 574         /*
 575          * drop_stats_mode mode.
 576          * value range:
 577          *      HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
 578          *
 579          *  - HNS3_PKTS_DROP_STATS_MODE1
 580          *     This mode for kunpeng920. In this mode, port level imissed stats
 581          *     is supported. It only includes RPU drop stats.
 582          *
 583          *  - HNS3_PKTS_DROP_STATS_MODE2
 584          *     This mode for kunpeng930. In this mode, imissed stats and oerrors
 585          *     stats is supported. Function level imissed stats is supported. It
 586          *     includes RPU drop stats in VF, and includes both RPU drop stats
 587          *     and SSU drop stats in PF. Oerror stats is also supported in PF.
 588          */
 589         uint8_t drop_stats_mode;
 590
 591         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
 592         /*
 593          * udp checksum mode.
 594          * value range:
 595          *      HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 596          *
 597          *  - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 598          *     In this mode, HW can not do checksum for special UDP port like
 599          *     4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
 600          *     packets without the PKT_TX_TUNEL_MASK in the mbuf. So, PMD need
 601          *     do the checksum for these packets to avoid a checksum error.
 602          *
 603          *  - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
 604          *     In this mode, HW does not have the preceding problems and can
 605          *     directly calculate the checksum of these UDP packets.
 606          */
 607         uint8_t udp_cksum_mode;
 608
 609         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 610         /*
 611          * PMD setup and configuration is not thread safe. Since it is not
 612          * performance sensitive, it is better to guarantee thread-safety
 613          * and add device level lock. Adapter control operations which
 614          * change its state should acquire the lock.
 615          */
 616         rte_spinlock_t lock;
 617         enum hns3_adapter_state adapter_state;
 618         struct hns3_reset_data reset;
 619 };
 620
 621 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 622 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 623
 624 /* vlan entry information. */
 625 struct hns3_user_vlan_table {
 626         LIST_ENTRY(hns3_user_vlan_table) next;
 627         bool hd_tbl_status;
 628         uint16_t vlan_id;
 629 };
 630
 631 /* Vlan tag configuration for RX direction */
 632 struct hns3_rx_vtag_cfg {
 633         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
 634         bool strip_tag1_en;         /* Whether strip inner vlan tag */
 635         bool strip_tag2_en;         /* Whether strip outer vlan tag */
 636         /*
 637          * If strip_tag_en is enabled, this bit decide whether to map the vlan
 638          * tag to descriptor.
 639          */
 640         bool strip_tag1_discard_en;
 641         bool strip_tag2_discard_en;
 642         /*
 643          * If this bit is enabled, only map inner/outer priority to descriptor
 644          * and the vlan tag is always 0.
 645          */
 646         bool vlan1_vlan_prionly;
 647         bool vlan2_vlan_prionly;
 648 };
 649
 650 /* Vlan tag configuration for TX direction */
 651 struct hns3_tx_vtag_cfg {
 652         bool accept_tag1;           /* Whether accept tag1 packet from host */
 653         bool accept_untag1;         /* Whether accept untag1 packet from host */
 654         bool accept_tag2;
 655         bool accept_untag2;
 656         bool insert_tag1_en;        /* Whether insert outer vlan tag */
 657         bool insert_tag2_en;        /* Whether insert inner vlan tag */
 658         /*
 659          * In shift mode, hw will shift the sequence of port based VLAN and
 660          * BD VLAN.
 661          */
 662         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
 663         uint16_t default_tag1;      /* The default outer vlan tag to insert */
 664         uint16_t default_tag2;      /* The default inner vlan tag to insert */
 665 };
 666
 667 struct hns3_vtag_cfg {
 668         struct hns3_rx_vtag_cfg rx_vcfg;
 669         struct hns3_tx_vtag_cfg tx_vcfg;
 670 };
 671
 672 /* Request types for IPC. */
 673 enum hns3_mp_req_type {
 674         HNS3_MP_REQ_START_RXTX = 1,
 675         HNS3_MP_REQ_STOP_RXTX,
 676         HNS3_MP_REQ_MAX
 677 };
 678
 679 /* Pameters for IPC. */
 680 struct hns3_mp_param {
 681         enum hns3_mp_req_type type;
 682         int port_id;
 683         int result;
 684 };
 685
 686 /* Request timeout for IPC. */
 687 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 688
 689 /* Key string for IPC. */
 690 #define HNS3_MP_NAME "net_hns3_mp"
 691
 692 #define HNS3_L2TBL_NUM  4
 693 #define HNS3_L3TBL_NUM  16
 694 #define HNS3_L4TBL_NUM  16
 695 #define HNS3_OL2TBL_NUM 4
 696 #define HNS3_OL3TBL_NUM 16
 697 #define HNS3_OL4TBL_NUM 16
 698 #define HNS3_PTYPE_NUM  256
 699
 700 struct hns3_ptype_table {
 701         /*
 702          * The next fields used to calc packet-type by the
 703          * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
 704          */
 705         uint32_t l3table[HNS3_L3TBL_NUM];
 706         uint32_t l4table[HNS3_L4TBL_NUM];
 707         uint32_t inner_l3table[HNS3_L3TBL_NUM];
 708         uint32_t inner_l4table[HNS3_L4TBL_NUM];
 709         uint32_t ol3table[HNS3_OL3TBL_NUM];
 710         uint32_t ol4table[HNS3_OL4TBL_NUM];
 711
 712         /*
 713          * The next field used to calc packet-type by the PTYPE from the Rx
 714          * descriptor, it functions only when firmware report the capability of
 715          * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
 716          */
 717         uint32_t ptype[HNS3_PTYPE_NUM] __rte_cache_min_aligned;
 718 };
 719
 720 #define HNS3_FIXED_MAX_TQP_NUM_MODE             0
 721 #define HNS3_FLEX_MAX_TQP_NUM_MODE              1
 722
 723 struct hns3_pf {
 724         struct hns3_adapter *adapter;
 725         bool is_main_pf;
 726         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 727
 728         /*
 729          * tqp_config mode
 730          * tqp_config_mode value range:
 731          *      HNS3_FIXED_MAX_TQP_NUM_MODE,
 732          *      HNS3_FLEX_MAX_TQP_NUM_MODE
 733          *
 734          * - HNS3_FIXED_MAX_TQP_NUM_MODE
 735          *   There is a limitation on the number of pf interrupts available for
 736          *   on some versions of network engines. In this case, the maximum
 737          *   queue number of pf can not be greater than the interrupt number,
 738          *   such as pf of network engine with revision_id 0x21. So the maximum
 739          *   number of queues must be fixed.
 740          *
 741          * - HNS3_FLEX_MAX_TQP_NUM_MODE
 742          *   In this mode, the maximum queue number of pf has not any constraint
 743          *   and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
 744          *   in the config file. Users can modify the macro according to their
 745          *   own application scenarios, which is more flexible to use.
 746          */
 747         uint8_t tqp_config_mode;
 748
 749         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 750         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 751         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 752
 753         uint16_t mps; /* Max packet size */
 754
 755         uint8_t tx_sch_mode;
 756         uint8_t tc_max; /* max number of tc driver supported */
 757         uint8_t local_max_tc; /* max number of local tc */
 758         uint8_t pfc_max;
 759         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 760         uint16_t pause_time;
 761         bool support_fc_autoneg;       /* support FC autonegotiate */
 762
 763         uint16_t wanted_umv_size;
 764         uint16_t max_umv_size;
 765         uint16_t used_umv_size;
 766
 767         bool support_sfp_query;
 768         uint32_t fec_mode; /* current FEC mode for ethdev */
 769
 770         bool ptp_enable;
 771
 772         /* Stores timestamp of last received packet on dev */
 773         uint64_t rx_timestamp;
 774
 775         struct hns3_vtag_cfg vtag_config;
 776         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 777
 778         struct hns3_fdir_info fdir; /* flow director info */
 779         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 780
 781         struct hns3_tm_conf tm_conf;
 782 };
 783
 784 enum {
 785         HNS3_PF_PUSH_LSC_CAP_NOT_SUPPORTED,
 786         HNS3_PF_PUSH_LSC_CAP_SUPPORTED,
 787         HNS3_PF_PUSH_LSC_CAP_UNKNOWN
 788 };
 789
 790 struct hns3_vf {
 791         struct hns3_adapter *adapter;
 792
 793         /* Whether PF support push link status change to VF */
 794         uint16_t pf_push_lsc_cap;
 795
 796         /*
 797          * If PF support push link status change, VF still need send request to
 798          * get link status in some cases (such as reset recover stage), so use
 799          * the req_link_info_cnt to control max request count.
 800          */
 801         uint16_t req_link_info_cnt;
 802
 803         uint16_t poll_job_started; /* whether poll job is started */
 804 };
 805
 806 struct hns3_adapter {
 807         struct hns3_hw hw;
 808
 809         /* Specific for PF or VF */
 810         bool is_vf; /* false - PF, true - VF */
 811         union {
 812                 struct hns3_pf pf;
 813                 struct hns3_vf vf;
 814         };
 815
 816         uint32_t rx_func_hint;
 817         uint32_t tx_func_hint;
 818
 819         struct hns3_ptype_table ptype_tbl __rte_cache_min_aligned;
 820 };
 821
 822 enum {
 823         HNS3_IO_FUNC_HINT_NONE = 0,
 824         HNS3_IO_FUNC_HINT_VEC,
 825         HNS3_IO_FUNC_HINT_SVE,
 826         HNS3_IO_FUNC_HINT_SIMPLE,
 827         HNS3_IO_FUNC_HINT_COMMON
 828 };
 829
 830 #define HNS3_DEVARG_RX_FUNC_HINT        "rx_func_hint"
 831 #define HNS3_DEVARG_TX_FUNC_HINT        "tx_func_hint"
 832
 833 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 834 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
 835 #define HNS3_DEV_SUPPORT_UDP_GSO_B              0x2
 836 #define HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B      0x3
 837 #define HNS3_DEV_SUPPORT_PTP_B                  0x4
 838 #define HNS3_DEV_SUPPORT_TX_PUSH_B              0x5
 839 #define HNS3_DEV_SUPPORT_INDEP_TXRX_B           0x6
 840 #define HNS3_DEV_SUPPORT_STASH_B                0x7
 841 #define HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B       0x9
 842 #define HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B      0xA
 843
 844 #define hns3_dev_dcb_supported(hw) \
 845         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
 846
 847 /* Support copper media type */
 848 #define hns3_dev_copper_supported(hw) \
 849         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
 850
 851 /* Support UDP GSO offload */
 852 #define hns3_dev_udp_gso_supported(hw) \
 853         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_UDP_GSO_B)
 854
 855 /* Support the queue region action rule of flow directory */
 856 #define hns3_dev_fd_queue_region_supported(hw) \
 857         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B)
 858
 859 /* Support PTP timestamp offload */
 860 #define hns3_dev_ptp_supported(hw) \
 861         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_PTP_B)
 862
 863 #define hns3_dev_tx_push_supported(hw) \
 864         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_TX_PUSH_B)
 865
 866 /* Support to Independently enable/disable/reset Tx or Rx queues */
 867 #define hns3_dev_indep_txrx_supported(hw) \
 868         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_INDEP_TXRX_B)
 869
 870 #define hns3_dev_stash_supported(hw) \
 871         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_STASH_B)
 872
 873 #define hns3_dev_rxd_adv_layout_supported(hw) \
 874         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B)
 875
 876 #define hns3_dev_outer_udp_cksum_supported(hw) \
 877         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B)
 878
 879 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 880         (&((struct hns3_adapter *)adapter)->hw)
 881 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 882         (&((struct hns3_adapter *)adapter)->pf)
 883 #define HNS3_DEV_PRIVATE_TO_VF(adapter) \
 884         (&((struct hns3_adapter *)adapter)->vf)
 885 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 886         container_of(hw, struct hns3_adapter, hw)
 887
 888 static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
 889 {
 890         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
 891         return &adapter->pf;
 892 }
 893
 894 static inline struct hns3_vf *HNS3_DEV_HW_TO_VF(struct hns3_hw *hw)
 895 {
 896         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
 897         return &adapter->vf;
 898 }
 899
 900 #define hns3_set_field(origin, mask, shift, val) \
 901         do { \
 902                 (origin) &= (~(mask)); \
 903                 (origin) |= ((val) << (shift)) & (mask); \
 904         } while (0)
 905 #define hns3_get_field(origin, mask, shift) \
 906         (((origin) & (mask)) >> (shift))
 907 #define hns3_set_bit(origin, shift, val) \
 908         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 909 #define hns3_get_bit(origin, shift) \
 910         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 911
 912 #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
 913
 914 /*
 915  * upper_32_bits - return bits 32-63 of a number
 916  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 917  * the "right shift count >= width of type" warning when that quantity is
 918  * 32-bits.
 919  */
 920 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 921
 922 /* lower_32_bits - return bits 0-31 of a number */
 923 #define lower_32_bits(n) ((uint32_t)(n))
 924
 925 #define BIT(nr) (1UL << (nr))
 926
 927 #define BIT_ULL(x) (1ULL << (x))
 928
 929 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 930 #define GENMASK(h, l) \
 931         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 932
 933 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 934 #define rounddown(x, y) ((x) - ((x) % (y)))
 935
 936 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 937
 938 /*
 939  * Because hardware always access register in little-endian mode based on hns3
 940  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
 941  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
 942  * convert data after reading from register.
 943  *
 944  * Here the driver encapsulates the data conversion operation in the register
 945  * read/write operation function as below:
 946  *   hns3_write_reg
 947  *   hns3_write_reg_opt
 948  *   hns3_read_reg
 949  * Therefore, when calling these functions, conversion is not required again.
 950  */
 951 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 952 {
 953         rte_write32(rte_cpu_to_le_32(value),
 954                     (volatile void *)((char *)base + reg));
 955 }
 956
 957 /*
 958  * The optimized function for writing registers used in the '.rx_pkt_burst' and
 959  * '.tx_pkt_burst' ops implementation function.
 960  */
 961 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
 962 {
 963         rte_io_wmb();
 964         rte_write32_relaxed(rte_cpu_to_le_32(value), addr);
 965 }
 966
 967 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 968 {
 969         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
 970         return rte_le_to_cpu_32(read_val);
 971 }
 972
 973 #define hns3_write_dev(a, reg, value) \
 974         hns3_write_reg((a)->io_base, (reg), (value))
 975
 976 #define hns3_read_dev(a, reg) \
 977         hns3_read_reg((a)->io_base, (reg))
 978
 979 #define ARRAY_SIZE(x) RTE_DIM(x)
 980
 981 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 982         do {                                                            \
 983                 act = (actions) + (index);                              \
 984                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 985                         (index)++;                                      \
 986                         act = actions + index;                          \
 987                 }                                                       \
 988         } while (0)
 989
 990 #define MSEC_PER_SEC              1000L
 991 #define USEC_PER_MSEC             1000L
 992
 993 static inline uint64_t
 994 get_timeofday_ms(void)
 995 {
 996         struct timeval tv;
 997
 998         (void)gettimeofday(&tv, NULL);
 999
1000         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
1001 }
1002
1003 static inline uint64_t
1004 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
1005 {
1006         uint64_t res;
1007
1008         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
1009         return res;
1010 }
1011
1012 static inline void
1013 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
1014 {
1015         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
1016 }
1017
1018 static inline void
1019 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
1020 {
1021         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
1022 }
1023
1024 static inline int64_t
1025 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
1026 {
1027         uint64_t mask = (1UL << nr);
1028
1029         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
1030 }
1031
1032 int hns3_buffer_alloc(struct hns3_hw *hw);
1033 int hns3_dev_flow_ops_get(struct rte_eth_dev *dev,
1034                           const struct rte_flow_ops **ops);
1035 bool hns3_is_reset_pending(struct hns3_adapter *hns);
1036 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
1037 void hns3_update_linkstatus_and_event(struct hns3_hw *hw, bool query);
1038 void hns3_ether_format_addr(char *buf, uint16_t size,
1039                         const struct rte_ether_addr *ether_addr);
1040 int hns3_dev_infos_get(struct rte_eth_dev *eth_dev,
1041                        struct rte_eth_dev_info *info);
1042 void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
1043                           uint32_t link_speed, uint8_t link_duplex);
1044 void hns3_parse_devargs(struct rte_eth_dev *dev);
1045 void hns3vf_update_push_lsc_cap(struct hns3_hw *hw, bool supported);
1046 int hns3_restore_ptp(struct hns3_adapter *hns);
1047 int hns3_mbuf_dyn_rx_timestamp_register(struct rte_eth_dev *dev,
1048                                     struct rte_eth_conf *conf);
1049 int hns3_ptp_init(struct hns3_hw *hw);
1050 int hns3_timesync_enable(struct rte_eth_dev *dev);
1051 int hns3_timesync_disable(struct rte_eth_dev *dev);
1052 int hns3_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
1053                                 struct timespec *timestamp,
1054                                 uint32_t flags __rte_unused);
1055 int hns3_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
1056                                 struct timespec *timestamp);
1057 int hns3_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts);
1058 int hns3_timesync_write_time(struct rte_eth_dev *dev,
1059                         const struct timespec *ts);
1060 int hns3_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta);
1061
1062 static inline bool
1063 is_reset_pending(struct hns3_adapter *hns)
1064 {
1065         bool ret;
1066         if (hns->is_vf)
1067                 ret = hns3vf_is_reset_pending(hns);
1068         else
1069                 ret = hns3_is_reset_pending(hns);
1070         return ret;
1071 }
1072
1073 static inline uint64_t
1074 hns3_txvlan_cap_get(struct hns3_hw *hw)
1075 {
1076         if (hw->port_base_vlan_cfg.state)
1077                 return DEV_TX_OFFLOAD_VLAN_INSERT;
1078         else
1079                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
1080 }
1081
1082 #endif /* _HNS3_ETHDEV_H_ */