drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2021 HiSilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <pthread.h>
   9 #include <sys/time.h>
  10 #include <ethdev_driver.h>
  11 #include <rte_byteorder.h>
  12 #include <rte_io.h>
  13 #include <rte_spinlock.h>
  14
  15 #include "hns3_cmd.h"
  16 #include "hns3_mbx.h"
  17 #include "hns3_rss.h"
  18 #include "hns3_fdir.h"
  19 #include "hns3_stats.h"
  20 #include "hns3_tm.h"
  21
  22 /* Vendor ID */
  23 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  24
  25 /* Device IDs */
  26 #define HNS3_DEV_ID_GE                          0xA220
  27 #define HNS3_DEV_ID_25GE                        0xA221
  28 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  29 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  30 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  31 #define HNS3_DEV_ID_200G_RDMA                   0xA228
  32 #define HNS3_DEV_ID_100G_VF                     0xA22E
  33 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  34
  35 /* PCI Config offsets */
  36 #define HNS3_PCI_REVISION_ID                    0x08
  37 #define HNS3_PCI_REVISION_ID_LEN                1
  38
  39 #define PCI_REVISION_ID_HIP08_B                 0x21
  40 #define PCI_REVISION_ID_HIP09_A                 0x30
  41
  42 #define HNS3_PF_FUNC_ID                 0
  43 #define HNS3_1ST_VF_FUNC_ID             1
  44
  45 #define HNS3_DEFAULT_PORT_CONF_BURST_SIZE       32
  46 #define HNS3_DEFAULT_PORT_CONF_QUEUES_NUM       1
  47
  48 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
  49 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
  50
  51 #define HNS3_UNLIMIT_PROMISC_MODE       0
  52 #define HNS3_LIMIT_PROMISC_MODE         1
  53
  54 #define HNS3_SPECIAL_PORT_SW_CKSUM_MODE         0
  55 #define HNS3_SPECIAL_PORT_HW_CKSUM_MODE         1
  56
  57 #define HNS3_UC_MACADDR_NUM             128
  58 #define HNS3_VF_UC_MACADDR_NUM          48
  59 #define HNS3_MC_MACADDR_NUM             128
  60
  61 #define HNS3_MAX_BD_SIZE                65535
  62 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  63 #define HNS3_MAX_TSO_BD_PER_PKT         63
  64 #define HNS3_MAX_FRAME_LEN              9728
  65 #define HNS3_VLAN_TAG_SIZE              4
  66 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  67 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  68 #define HNS3_MAX_TSO_HDR_SIZE           512
  69 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  70 #define HNS3_MAX_LRO_SIZE               64512
  71
  72 #define HNS3_ETH_OVERHEAD \
  73         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  74 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  75 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  76 #define HNS3_DEFAULT_MTU                1500UL
  77 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  78 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
  79 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
  80
  81 #define HNS3_BITS_PER_BYTE      8
  82
  83 #define HNS3_4_TCS                      4
  84 #define HNS3_8_TCS                      8
  85
  86 #define HNS3_MAX_PF_NUM                 8
  87 #define HNS3_UMV_TBL_SIZE               3072
  88 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  89         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  90
  91 #define HNS3_PF_CFG_BLOCK_SIZE          32
  92 #define HNS3_PF_CFG_DESC_NUM \
  93         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  94
  95 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  96
  97 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  98 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  99
 100 #define HNS3_QUIT_RESET_CNT             10
 101 #define HNS3_QUIT_RESET_DELAY_MS        100
 102
 103 #define HNS3_POLL_RESPONE_MS            1
 104
 105 #define HNS3_MAX_USER_PRIO              8
 106 #define HNS3_PG_NUM                     4
 107 enum hns3_fc_mode {
 108         HNS3_FC_NONE,
 109         HNS3_FC_RX_PAUSE,
 110         HNS3_FC_TX_PAUSE,
 111         HNS3_FC_FULL,
 112         HNS3_FC_DEFAULT
 113 };
 114
 115 #define HNS3_SCH_MODE_SP        0
 116 #define HNS3_SCH_MODE_DWRR      1
 117 struct hns3_pg_info {
 118         uint8_t pg_id;
 119         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
 120         uint8_t tc_bit_map;
 121         uint32_t bw_limit;
 122         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
 123 };
 124
 125 struct hns3_tc_info {
 126         uint8_t tc_id;
 127         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 128         uint8_t pgid;
 129         uint32_t bw_limit;
 130         uint8_t up_to_tc_map; /* user priority maping on the TC */
 131 };
 132
 133 struct hns3_dcb_info {
 134         uint8_t num_tc;
 135         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 136         uint8_t pg_dwrr[HNS3_PG_NUM];
 137         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 138         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 139         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 140         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 141         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 142 };
 143
 144 enum hns3_fc_status {
 145         HNS3_FC_STATUS_NONE,
 146         HNS3_FC_STATUS_MAC_PAUSE,
 147         HNS3_FC_STATUS_PFC,
 148 };
 149
 150 struct hns3_tc_queue_info {
 151         uint16_t tqp_offset;    /* TQP offset from base TQP */
 152         uint16_t tqp_count;     /* Total TQPs */
 153         uint8_t tc;             /* TC index */
 154         bool enable;            /* If this TC is enable or not */
 155 };
 156
 157 struct hns3_cfg {
 158         uint8_t tc_num;
 159         uint16_t tqp_desc_num;
 160         uint16_t rx_buf_len;
 161         uint16_t rss_size_max;
 162         uint8_t phy_addr;
 163         uint8_t media_type;
 164         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 165         uint8_t default_speed;
 166         uint32_t numa_node_map;
 167         uint8_t speed_ability;
 168         uint16_t umv_space;
 169 };
 170
 171 struct hns3_set_link_speed_cfg {
 172         uint32_t speed;
 173         uint8_t duplex  : 1;
 174         uint8_t autoneg : 1;
 175 };
 176
 177 /* mac media type */
 178 enum hns3_media_type {
 179         HNS3_MEDIA_TYPE_UNKNOWN,
 180         HNS3_MEDIA_TYPE_FIBER,
 181         HNS3_MEDIA_TYPE_COPPER,
 182         HNS3_MEDIA_TYPE_BACKPLANE,
 183         HNS3_MEDIA_TYPE_NONE,
 184 };
 185
 186 #define HNS3_DEFAULT_QUERY              0
 187 #define HNS3_ACTIVE_QUERY               1
 188
 189 struct hns3_mac {
 190         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 191         uint8_t media_type;
 192         uint8_t phy_addr;
 193         uint8_t link_duplex  : 1; /* RTE_ETH_LINK_[HALF/FULL]_DUPLEX */
 194         uint8_t link_autoneg : 1; /* RTE_ETH_LINK_[AUTONEG/FIXED] */
 195         uint8_t link_status  : 1; /* RTE_ETH_LINK_[DOWN/UP] */
 196         uint32_t link_speed;      /* RTE_ETH_SPEED_NUM_ */
 197         /*
 198          * Some firmware versions support only the SFP speed query. In addition
 199          * to the SFP speed query, some firmware supports the query of the speed
 200          * capability, auto-negotiation capability, and FEC mode, which can be
 201          * selected by the 'query_type' filed in the HNS3_OPC_GET_SFP_INFO CMD.
 202          * This field is used to record the SFP information query mode.
 203          * Value range:
 204          *       HNS3_DEFAULT_QUERY/HNS3_ACTIVE_QUERY
 205          *
 206          * - HNS3_DEFAULT_QUERY
 207          * Speed obtained is from SFP. When the queried speed changes, the MAC
 208          * speed needs to be reconfigured.
 209          *
 210          * - HNS3_ACTIVE_QUERY
 211          * Speed obtained is from MAC. At this time, it is unnecessary for
 212          * driver to reconfigured the MAC speed. In addition, more information,
 213          * such as, the speed capability, auto-negotiation capability and FEC
 214          * mode, can be obtained by the HNS3_OPC_GET_SFP_INFO CMD.
 215          */
 216         uint8_t query_type;
 217         uint32_t supported_speed;  /* supported speed for current media type */
 218         uint32_t advertising;     /* advertised capability in the local part */
 219         uint32_t lp_advertising; /* advertised capability in the link partner */
 220         uint8_t support_autoneg;
 221 };
 222
 223 struct hns3_fake_queue_data {
 224         void **rx_queues; /* Array of pointers to fake RX queues. */
 225         void **tx_queues; /* Array of pointers to fake TX queues. */
 226         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 227         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 228 };
 229
 230 #define HNS3_PORT_BASE_VLAN_DISABLE     0
 231 #define HNS3_PORT_BASE_VLAN_ENABLE      1
 232 struct hns3_port_base_vlan_config {
 233         uint16_t state;
 234         uint16_t pvid;
 235 };
 236
 237 /* Primary process maintains driver state in main thread.
 238  *
 239  * +---------------+
 240  * | UNINITIALIZED |<-----------+
 241  * +---------------+            |
 242  *      |.eth_dev_init          |.eth_dev_uninit
 243  *      V                       |
 244  * +---------------+------------+
 245  * |  INITIALIZED  |
 246  * +---------------+<-----------<---------------+
 247  *      |.dev_configure         |               |
 248  *      V                       |failed         |
 249  * +---------------+------------+               |
 250  * |  CONFIGURING  |                            |
 251  * +---------------+----+                       |
 252  *      |success        |                       |
 253  *      |               |               +---------------+
 254  *      |               |               |    CLOSING    |
 255  *      |               |               +---------------+
 256  *      |               |                       ^
 257  *      V               |.dev_configure         |
 258  * +---------------+----+                       |.dev_close
 259  * |  CONFIGURED   |----------------------------+
 260  * +---------------+<-----------+
 261  *      |.dev_start             |
 262  *      V                       |
 263  * +---------------+            |
 264  * |   STARTING    |------------^
 265  * +---------------+ failed     |
 266  *      |success                |
 267  *      |               +---------------+
 268  *      |               |   STOPPING    |
 269  *      |               +---------------+
 270  *      |                       ^
 271  *      V                       |.dev_stop
 272  * +---------------+------------+
 273  * |    STARTED    |
 274  * +---------------+
 275  */
 276 enum hns3_adapter_state {
 277         HNS3_NIC_UNINITIALIZED = 0,
 278         HNS3_NIC_INITIALIZED,
 279         HNS3_NIC_CONFIGURING,
 280         HNS3_NIC_CONFIGURED,
 281         HNS3_NIC_STARTING,
 282         HNS3_NIC_STARTED,
 283         HNS3_NIC_STOPPING,
 284         HNS3_NIC_CLOSING,
 285         HNS3_NIC_CLOSED,
 286         HNS3_NIC_REMOVED,
 287         HNS3_NIC_NSTATES
 288 };
 289
 290 /* Reset various stages, execute in order */
 291 enum hns3_reset_stage {
 292         /* Stop query services, stop transceiver, disable MAC */
 293         RESET_STAGE_DOWN,
 294         /* Clear reset completion flags, disable send command */
 295         RESET_STAGE_PREWAIT,
 296         /* Inform IMP to start resetting */
 297         RESET_STAGE_REQ_HW_RESET,
 298         /* Waiting for hardware reset to complete */
 299         RESET_STAGE_WAIT,
 300         /* Reinitialize hardware */
 301         RESET_STAGE_DEV_INIT,
 302         /* Restore user settings and enable MAC */
 303         RESET_STAGE_RESTORE,
 304         /* Restart query services, start transceiver */
 305         RESET_STAGE_DONE,
 306         /* Not in reset state */
 307         RESET_STAGE_NONE,
 308 };
 309
 310 enum hns3_reset_level {
 311         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 312         HNS3_VF_FUNC_RESET, /* A VF function reset */
 313
 314         /*
 315          * All VFs under a PF perform function reset.
 316          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 317          * of the reset level and the one defined in kernel driver should be
 318          * same.
 319          */
 320         HNS3_VF_PF_FUNC_RESET = 2,
 321
 322         /*
 323          * All VFs under a PF perform FLR reset.
 324          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 325          * of the reset level and the one defined in kernel driver should be
 326          * same.
 327          *
 328          * According to the protocol of PCIe, FLR to a PF resets the PF state as
 329          * well as the SR-IOV extended capability including VF Enable which
 330          * means that VFs no longer exist.
 331          *
 332          * In PF FLR, the register state of VF is not reliable, VF's driver
 333          * should not access the registers of the VF device.
 334          */
 335         HNS3_VF_FULL_RESET,
 336
 337         /* All VFs under the rootport perform a global or IMP reset */
 338         HNS3_VF_RESET,
 339
 340         /*
 341          * The enumeration value of HNS3_FUNC_RESET/HNS3_GLOBAL_RESET/
 342          * HNS3_IMP_RESET/HNS3_NONE_RESET are also used by firmware, and
 343          * can not be changed.
 344          */
 345
 346         HNS3_FUNC_RESET = 5,    /* A PF function reset */
 347
 348         /* All PFs under the rootport perform a global reset */
 349         HNS3_GLOBAL_RESET,
 350         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 351         HNS3_NONE_RESET,
 352         HNS3_MAX_RESET
 353 };
 354
 355 enum hns3_wait_result {
 356         HNS3_WAIT_UNKNOWN,
 357         HNS3_WAIT_REQUEST,
 358         HNS3_WAIT_SUCCESS,
 359         HNS3_WAIT_TIMEOUT
 360 };
 361
 362 #define HNS3_RESET_SYNC_US 100000
 363
 364 struct hns3_reset_stats {
 365         uint64_t request_cnt; /* Total request reset times */
 366         uint64_t global_cnt;  /* Total GLOBAL reset times */
 367         uint64_t imp_cnt;     /* Total IMP reset times */
 368         uint64_t exec_cnt;    /* Total reset executive times */
 369         uint64_t success_cnt; /* Total reset successful times */
 370         uint64_t fail_cnt;    /* Total reset failed times */
 371         uint64_t merge_cnt;   /* Total merged in high reset times */
 372 };
 373
 374 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 375
 376 struct hns3_wait_data {
 377         void *hns;
 378         uint64_t end_ms;
 379         uint64_t interval;
 380         int16_t count;
 381         enum hns3_wait_result result;
 382         check_completion_func check_completion;
 383 };
 384
 385 struct hns3_reset_ops {
 386         void (*reset_service)(void *arg);
 387         int (*stop_service)(struct hns3_adapter *hns);
 388         int (*prepare_reset)(struct hns3_adapter *hns);
 389         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 390         int (*reinit_dev)(struct hns3_adapter *hns);
 391         int (*restore_conf)(struct hns3_adapter *hns);
 392         int (*start_service)(struct hns3_adapter *hns);
 393 };
 394
 395 enum hns3_schedule {
 396         SCHEDULE_NONE,
 397         SCHEDULE_PENDING,
 398         SCHEDULE_REQUESTED,
 399         SCHEDULE_DEFERRED,
 400 };
 401
 402 struct hns3_reset_data {
 403         enum hns3_reset_stage stage;
 404         uint16_t schedule;
 405         /* Reset flag, covering the entire reset process */
 406         uint16_t resetting;
 407         /* Used to disable sending cmds during reset */
 408         uint16_t disable_cmd;
 409         /* The reset level being processed */
 410         enum hns3_reset_level level;
 411         /* Reset level set, each bit represents a reset level */
 412         uint64_t pending;
 413         /* Request reset level set, from interrupt or mailbox */
 414         uint64_t request;
 415         int attempts; /* Reset failure retry */
 416         int retries;  /* Timeout failure retry in reset_post */
 417         /*
 418          * At the time of global or IMP reset, the command cannot be sent to
 419          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 420          * reset process, so the mbuf is required to be released after the reset
 421          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 422          * needs to be released.
 423          */
 424         bool mbuf_deferred_free;
 425         struct timeval start_time;
 426         struct hns3_reset_stats stats;
 427         const struct hns3_reset_ops *ops;
 428         struct hns3_wait_data *wait_data;
 429 };
 430
 431 struct hns3_hw_ops {
 432         int (*add_mc_mac_addr)(struct hns3_hw *hw,
 433                                 struct rte_ether_addr *mac_addr);
 434         int (*del_mc_mac_addr)(struct hns3_hw *hw,
 435                                 struct rte_ether_addr *mac_addr);
 436         int (*add_uc_mac_addr)(struct hns3_hw *hw,
 437                                 struct rte_ether_addr *mac_addr);
 438         int (*del_uc_mac_addr)(struct hns3_hw *hw,
 439                                 struct rte_ether_addr *mac_addr);
 440 };
 441
 442 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
 443 #define HNS3_INTR_MAPPING_VEC_ALL               1
 444
 445 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
 446 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
 447
 448 #define HNS3_INTR_QL_NONE                       0
 449
 450 struct hns3_queue_intr {
 451         /*
 452          * interrupt mapping mode.
 453          * value range:
 454          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
 455          *
 456          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
 457          *     For some versions of hardware network engine, because of the
 458          *     hardware constraint, we need implement clearing the mapping
 459          *     relationship configurations by binding all queues to the last
 460          *     interrupt vector and reserving the last interrupt vector. This
 461          *     method results in a decrease of the maximum queues when upper
 462          *     applications call the rte_eth_dev_configure API function to
 463          *     enable Rx interrupt.
 464          *
 465          *  - HNS3_INTR_MAPPING_VEC_ALL
 466          *     PMD driver can map/unmmap all interrupt vectors with queues When
 467          *     Rx interrupt in enabled.
 468          */
 469         uint8_t mapping_mode;
 470         /*
 471          * The unit of GL(gap limiter) configuration for interrupt coalesce of
 472          * queue's interrupt.
 473          * value range:
 474          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
 475          */
 476         uint8_t gl_unit;
 477         /* The max QL(quantity limiter) value */
 478         uint16_t int_ql_max;
 479 };
 480
 481 #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM           0
 482 #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM           1
 483
 484 #define HNS3_PKTS_DROP_STATS_MODE1              0
 485 #define HNS3_PKTS_DROP_STATS_MODE2              1
 486
 487 struct hns3_hw {
 488         struct rte_eth_dev_data *data;
 489         void *io_base;
 490         uint8_t revision;           /* PCI revision, low byte of class word */
 491         struct hns3_cmq cmq;
 492         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 493         struct hns3_mac mac;
 494         /*
 495          * This flag indicates dev_set_link_down() API is called, and is cleared
 496          * by dev_set_link_up() or dev_start().
 497          */
 498         bool set_link_down;
 499         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 500         struct hns3_tqp_stats tqp_stats;
 501         /* Include Mac stats | Rx stats | Tx stats */
 502         struct hns3_mac_stats mac_stats;
 503         struct hns3_rx_missed_stats imissed_stats;
 504         uint64_t oerror_stats;
 505         uint32_t fw_version;
 506         uint16_t pf_vf_if_version;  /* version of communication interface */
 507
 508         uint16_t num_msi;
 509         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 510         uint16_t tqps_num;          /* num task queue pairs of this function */
 511         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 512         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 513         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
 514         uint16_t num_tx_desc;       /* desc num of per tx queue */
 515         uint16_t num_rx_desc;       /* desc num of per rx queue */
 516         uint32_t mng_entry_num;     /* number of manager table entry */
 517         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
 518
 519         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 520         int mc_addrs_num; /* Multicast mac addresses number */
 521
 522         /* The configuration info of RSS */
 523         struct hns3_rss_conf rss_info;
 524         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 525         uint16_t rss_ind_tbl_size;
 526         uint16_t rss_key_size;
 527
 528         uint8_t num_tc;             /* Total number of enabled TCs */
 529         uint8_t hw_tc_map;
 530         enum hns3_fc_mode requested_fc_mode; /* FC mode requested by user */
 531         struct hns3_dcb_info dcb_info;
 532         enum hns3_fc_status current_fc_status; /* current flow control status */
 533         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 534         uint16_t used_rx_queues;
 535         uint16_t used_tx_queues;
 536
 537         /* Config max queue numbers between rx and tx queues from user */
 538         uint16_t cfg_max_queues;
 539         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 540         uint16_t alloc_rss_size;    /* RX queue number per TC */
 541         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 542
 543         uint32_t capability;
 544         uint32_t max_tm_rate;
 545         /*
 546          * The minimum length of the packet supported by hardware in the Tx
 547          * direction.
 548          */
 549         uint32_t min_tx_pkt_len;
 550
 551         struct hns3_queue_intr intr;
 552         /*
 553          * tso mode.
 554          * value range:
 555          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 556          *
 557          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
 558          *     In this mode, because of the hardware constraint, network driver
 559          *     software need erase the L4 len value of the TCP pseudo header
 560          *     and recalculate the TCP pseudo header checksum of packets that
 561          *     need TSO.
 562          *
 563          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
 564          *     In this mode, hardware support recalculate the TCP pseudo header
 565          *     checksum of packets that need TSO, so network driver software
 566          *     not need to recalculate it.
 567          */
 568         uint8_t tso_mode;
 569         /*
 570          * vlan mode.
 571          * value range:
 572          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
 573          *
 574          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
 575          *     For some versions of hardware network engine, because of the
 576          *     hardware limitation, PMD driver needs to detect the PVID status
 577          *     to work with haredware to implement PVID-related functions.
 578          *     For example, driver need discard the stripped PVID tag to ensure
 579          *     the PVID will not report to mbuf and shift the inserted VLAN tag
 580          *     to avoid port based VLAN covering it.
 581          *
 582          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
 583          *     PMD driver does not need to process PVID-related functions in
 584          *     I/O process, Hardware will adjust the sequence between port based
 585          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
 586          *     PVID will be invisible to driver. And in this mode, hns3 is able
 587          *     to send a multi-layer VLAN packets when hw VLAN insert offload
 588          *     is enabled.
 589          */
 590         uint8_t vlan_mode;
 591         /*
 592          * promisc mode.
 593          * value range:
 594          *      HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
 595          *
 596          *  - HNS3_UNLIMIT_PROMISC_MODE
 597          *     In this mode, TX unicast promisc will be configured when promisc
 598          *     is set, driver can receive all the ingress and outgoing traffic.
 599          *     In the words, all the ingress packets, all the packets sent from
 600          *     the PF and other VFs on the same physical port.
 601          *
 602          *  - HNS3_LIMIT_PROMISC_MODE
 603          *     In this mode, TX unicast promisc is shutdown when promisc mode
 604          *     is set. So, driver will only receive all the ingress traffic.
 605          *     The packets sent from the PF and other VFs on the same physical
 606          *     port won't be copied to the function which has set promisc mode.
 607          */
 608         uint8_t promisc_mode;
 609
 610         /*
 611          * drop_stats_mode mode.
 612          * value range:
 613          *      HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
 614          *
 615          *  - HNS3_PKTS_DROP_STATS_MODE1
 616          *     This mode for kunpeng920. In this mode, port level imissed stats
 617          *     is supported. It only includes RPU drop stats.
 618          *
 619          *  - HNS3_PKTS_DROP_STATS_MODE2
 620          *     This mode for kunpeng930. In this mode, imissed stats and oerrors
 621          *     stats is supported. Function level imissed stats is supported. It
 622          *     includes RPU drop stats in VF, and includes both RPU drop stats
 623          *     and SSU drop stats in PF. Oerror stats is also supported in PF.
 624          */
 625         uint8_t drop_stats_mode;
 626
 627         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
 628         /*
 629          * udp checksum mode.
 630          * value range:
 631          *      HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 632          *
 633          *  - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
 634          *     In this mode, HW can not do checksum for special UDP port like
 635          *     4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
 636          *     packets without the RTE_MBUF_F_TX_TUNEL_MASK in the mbuf. So, PMD need
 637          *     do the checksum for these packets to avoid a checksum error.
 638          *
 639          *  - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
 640          *     In this mode, HW does not have the preceding problems and can
 641          *     directly calculate the checksum of these UDP packets.
 642          */
 643         uint8_t udp_cksum_mode;
 644
 645         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 646
 647         pthread_mutex_t flows_lock; /* rte_flow ops lock */
 648         struct hns3_fdir_rule_list flow_fdir_list; /* flow fdir rule list */
 649         struct hns3_rss_filter_list flow_rss_list; /* flow RSS rule list */
 650         struct hns3_flow_mem_list flow_list;
 651
 652         struct hns3_hw_ops ops;
 653
 654         /*
 655          * PMD setup and configuration is not thread safe. Since it is not
 656          * performance sensitive, it is better to guarantee thread-safety
 657          * and add device level lock. Adapter control operations which
 658          * change its state should acquire the lock.
 659          */
 660         rte_spinlock_t lock;
 661         enum hns3_adapter_state adapter_state;
 662         struct hns3_reset_data reset;
 663 };
 664
 665 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 666 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 667
 668 /* vlan entry information. */
 669 struct hns3_user_vlan_table {
 670         LIST_ENTRY(hns3_user_vlan_table) next;
 671         bool hd_tbl_status;
 672         uint16_t vlan_id;
 673 };
 674
 675 /* Vlan tag configuration for RX direction */
 676 struct hns3_rx_vtag_cfg {
 677         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
 678         bool strip_tag1_en;         /* Whether strip inner vlan tag */
 679         bool strip_tag2_en;         /* Whether strip outer vlan tag */
 680         /*
 681          * If strip_tag_en is enabled, this bit decide whether to map the vlan
 682          * tag to descriptor.
 683          */
 684         bool strip_tag1_discard_en;
 685         bool strip_tag2_discard_en;
 686         /*
 687          * If this bit is enabled, only map inner/outer priority to descriptor
 688          * and the vlan tag is always 0.
 689          */
 690         bool vlan1_vlan_prionly;
 691         bool vlan2_vlan_prionly;
 692 };
 693
 694 /* Vlan tag configuration for TX direction */
 695 struct hns3_tx_vtag_cfg {
 696         bool accept_tag1;           /* Whether accept tag1 packet from host */
 697         bool accept_untag1;         /* Whether accept untag1 packet from host */
 698         bool accept_tag2;
 699         bool accept_untag2;
 700         bool insert_tag1_en;        /* Whether insert outer vlan tag */
 701         bool insert_tag2_en;        /* Whether insert inner vlan tag */
 702         /*
 703          * In shift mode, hw will shift the sequence of port based VLAN and
 704          * BD VLAN.
 705          */
 706         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
 707         uint16_t default_tag1;      /* The default outer vlan tag to insert */
 708         uint16_t default_tag2;      /* The default inner vlan tag to insert */
 709 };
 710
 711 struct hns3_vtag_cfg {
 712         struct hns3_rx_vtag_cfg rx_vcfg;
 713         struct hns3_tx_vtag_cfg tx_vcfg;
 714 };
 715
 716 /* Request types for IPC. */
 717 enum hns3_mp_req_type {
 718         HNS3_MP_REQ_START_RXTX = 1,
 719         HNS3_MP_REQ_STOP_RXTX,
 720         HNS3_MP_REQ_START_TX,
 721         HNS3_MP_REQ_STOP_TX,
 722         HNS3_MP_REQ_MAX
 723 };
 724
 725 /* Pameters for IPC. */
 726 struct hns3_mp_param {
 727         enum hns3_mp_req_type type;
 728         int port_id;
 729         int result;
 730 };
 731
 732 /* Request timeout for IPC. */
 733 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 734
 735 /* Key string for IPC. */
 736 #define HNS3_MP_NAME "net_hns3_mp"
 737
 738 #define HNS3_L2TBL_NUM  4
 739 #define HNS3_L3TBL_NUM  16
 740 #define HNS3_L4TBL_NUM  16
 741 #define HNS3_OL2TBL_NUM 4
 742 #define HNS3_OL3TBL_NUM 16
 743 #define HNS3_OL4TBL_NUM 16
 744 #define HNS3_PTYPE_NUM  256
 745
 746 struct hns3_ptype_table {
 747         /*
 748          * The next fields used to calc packet-type by the
 749          * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
 750          */
 751         uint32_t l3table[HNS3_L3TBL_NUM];
 752         uint32_t l4table[HNS3_L4TBL_NUM];
 753         uint32_t inner_l3table[HNS3_L3TBL_NUM];
 754         uint32_t inner_l4table[HNS3_L4TBL_NUM];
 755         uint32_t ol3table[HNS3_OL3TBL_NUM];
 756         uint32_t ol4table[HNS3_OL4TBL_NUM];
 757
 758         /*
 759          * The next field used to calc packet-type by the PTYPE from the Rx
 760          * descriptor, it functions only when firmware report the capability of
 761          * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
 762          */
 763         uint32_t ptype[HNS3_PTYPE_NUM] __rte_cache_aligned;
 764 };
 765
 766 #define HNS3_FIXED_MAX_TQP_NUM_MODE             0
 767 #define HNS3_FLEX_MAX_TQP_NUM_MODE              1
 768
 769 struct hns3_pf {
 770         struct hns3_adapter *adapter;
 771         bool is_main_pf;
 772         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 773
 774         /*
 775          * tqp_config mode
 776          * tqp_config_mode value range:
 777          *      HNS3_FIXED_MAX_TQP_NUM_MODE,
 778          *      HNS3_FLEX_MAX_TQP_NUM_MODE
 779          *
 780          * - HNS3_FIXED_MAX_TQP_NUM_MODE
 781          *   There is a limitation on the number of pf interrupts available for
 782          *   on some versions of network engines. In this case, the maximum
 783          *   queue number of pf can not be greater than the interrupt number,
 784          *   such as pf of network engine with revision_id 0x21. So the maximum
 785          *   number of queues must be fixed.
 786          *
 787          * - HNS3_FLEX_MAX_TQP_NUM_MODE
 788          *   In this mode, the maximum queue number of pf has not any constraint
 789          *   and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
 790          *   in the config file. Users can modify the macro according to their
 791          *   own application scenarios, which is more flexible to use.
 792          */
 793         uint8_t tqp_config_mode;
 794
 795         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 796         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 797         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 798
 799         uint16_t mps; /* Max packet size */
 800
 801         uint8_t tx_sch_mode;
 802         uint8_t tc_max; /* max number of tc driver supported */
 803         uint8_t local_max_tc; /* max number of local tc */
 804         uint8_t pfc_max;
 805         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 806         uint16_t pause_time;
 807         bool support_fc_autoneg;       /* support FC autonegotiate */
 808         bool support_multi_tc_pause;
 809
 810         uint16_t wanted_umv_size;
 811         uint16_t max_umv_size;
 812         uint16_t used_umv_size;
 813
 814         bool support_sfp_query;
 815         uint32_t fec_mode; /* current FEC mode for ethdev */
 816
 817         bool ptp_enable;
 818
 819         /* Stores timestamp of last received packet on dev */
 820         uint64_t rx_timestamp;
 821
 822         struct hns3_vtag_cfg vtag_config;
 823         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 824
 825         struct hns3_fdir_info fdir; /* flow director info */
 826         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 827
 828         struct hns3_tm_conf tm_conf;
 829 };
 830
 831 enum {
 832         HNS3_PF_PUSH_LSC_CAP_NOT_SUPPORTED,
 833         HNS3_PF_PUSH_LSC_CAP_SUPPORTED,
 834         HNS3_PF_PUSH_LSC_CAP_UNKNOWN
 835 };
 836
 837 struct hns3_vf {
 838         struct hns3_adapter *adapter;
 839
 840         /* Whether PF support push link status change to VF */
 841         uint16_t pf_push_lsc_cap;
 842
 843         /*
 844          * If PF support push link status change, VF still need send request to
 845          * get link status in some cases (such as reset recover stage), so use
 846          * the req_link_info_cnt to control max request count.
 847          */
 848         uint16_t req_link_info_cnt;
 849
 850         uint16_t poll_job_started; /* whether poll job is started */
 851 };
 852
 853 struct hns3_adapter {
 854         struct hns3_hw hw;
 855
 856         /* Specific for PF or VF */
 857         bool is_vf; /* false - PF, true - VF */
 858         union {
 859                 struct hns3_pf pf;
 860                 struct hns3_vf vf;
 861         };
 862
 863         uint32_t rx_func_hint;
 864         uint32_t tx_func_hint;
 865
 866         uint64_t dev_caps_mask;
 867         uint16_t mbx_time_limit_ms; /* wait time for mbx message */
 868
 869         struct hns3_ptype_table ptype_tbl __rte_cache_aligned;
 870 };
 871
 872 enum {
 873         HNS3_IO_FUNC_HINT_NONE = 0,
 874         HNS3_IO_FUNC_HINT_VEC,
 875         HNS3_IO_FUNC_HINT_SVE,
 876         HNS3_IO_FUNC_HINT_SIMPLE,
 877         HNS3_IO_FUNC_HINT_COMMON
 878 };
 879
 880 #define HNS3_DEVARG_RX_FUNC_HINT        "rx_func_hint"
 881 #define HNS3_DEVARG_TX_FUNC_HINT        "tx_func_hint"
 882
 883 #define HNS3_DEVARG_DEV_CAPS_MASK       "dev_caps_mask"
 884
 885 #define HNS3_DEVARG_MBX_TIME_LIMIT_MS   "mbx_time_limit_ms"
 886
 887 enum {
 888         HNS3_DEV_SUPPORT_DCB_B,
 889         HNS3_DEV_SUPPORT_COPPER_B,
 890         HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B,
 891         HNS3_DEV_SUPPORT_PTP_B,
 892         HNS3_DEV_SUPPORT_TX_PUSH_B,
 893         HNS3_DEV_SUPPORT_INDEP_TXRX_B,
 894         HNS3_DEV_SUPPORT_STASH_B,
 895         HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B,
 896         HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B,
 897         HNS3_DEV_SUPPORT_RAS_IMP_B,
 898         HNS3_DEV_SUPPORT_TM_B,
 899         HNS3_DEV_SUPPORT_VF_VLAN_FLT_MOD_B,
 900 };
 901
 902 #define hns3_dev_get_support(hw, _name) \
 903         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_##_name##_B)
 904
 905 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 906         (&((struct hns3_adapter *)adapter)->hw)
 907 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 908         (&((struct hns3_adapter *)adapter)->pf)
 909 #define HNS3_DEV_PRIVATE_TO_VF(adapter) \
 910         (&((struct hns3_adapter *)adapter)->vf)
 911 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 912         container_of(hw, struct hns3_adapter, hw)
 913
 914 static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
 915 {
 916         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
 917         return &adapter->pf;
 918 }
 919
 920 static inline struct hns3_vf *HNS3_DEV_HW_TO_VF(struct hns3_hw *hw)
 921 {
 922         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
 923         return &adapter->vf;
 924 }
 925
 926 #define hns3_set_field(origin, mask, shift, val) \
 927         do { \
 928                 (origin) &= (~(mask)); \
 929                 (origin) |= ((val) << (shift)) & (mask); \
 930         } while (0)
 931 #define hns3_get_field(origin, mask, shift) \
 932         (((origin) & (mask)) >> (shift))
 933 #define hns3_set_bit(origin, shift, val) \
 934         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 935 #define hns3_get_bit(origin, shift) \
 936         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 937
 938 #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
 939
 940 /*
 941  * upper_32_bits - return bits 32-63 of a number
 942  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 943  * the "right shift count >= width of type" warning when that quantity is
 944  * 32-bits.
 945  */
 946 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 947
 948 /* lower_32_bits - return bits 0-31 of a number */
 949 #define lower_32_bits(n) ((uint32_t)(n))
 950
 951 #define BIT(nr) (1UL << (nr))
 952
 953 #define BIT_ULL(x) (1ULL << (x))
 954
 955 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 956 #define GENMASK(h, l) \
 957         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 958
 959 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 960 #define rounddown(x, y) ((x) - ((x) % (y)))
 961
 962 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 963
 964 /*
 965  * Because hardware always access register in little-endian mode based on hns3
 966  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
 967  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
 968  * convert data after reading from register.
 969  *
 970  * Here the driver encapsulates the data conversion operation in the register
 971  * read/write operation function as below:
 972  *   hns3_write_reg
 973  *   hns3_write_reg_opt
 974  *   hns3_read_reg
 975  * Therefore, when calling these functions, conversion is not required again.
 976  */
 977 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 978 {
 979         rte_write32(rte_cpu_to_le_32(value),
 980                     (volatile void *)((char *)base + reg));
 981 }
 982
 983 /*
 984  * The optimized function for writing registers reduces one address addition
 985  * calculation, it was used in the '.rx_pkt_burst' and '.tx_pkt_burst' ops
 986  * implementation function.
 987  */
 988 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
 989 {
 990         rte_write32(rte_cpu_to_le_32(value), addr);
 991 }
 992
 993 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 994 {
 995         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
 996         return rte_le_to_cpu_32(read_val);
 997 }
 998
 999 #define hns3_write_dev(a, reg, value) \
1000         hns3_write_reg((a)->io_base, (reg), (value))
1001
1002 #define hns3_read_dev(a, reg) \
1003         hns3_read_reg((a)->io_base, (reg))
1004
1005 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
1006         do {                                                            \
1007                 act = (actions) + (index);                              \
1008                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
1009                         (index)++;                                      \
1010                         act = actions + index;                          \
1011                 }                                                       \
1012         } while (0)
1013
1014 #define MSEC_PER_SEC              1000L
1015 #define USEC_PER_MSEC             1000L
1016
1017 void hns3_clock_gettime(struct timeval *tv);
1018 uint64_t hns3_clock_calctime_ms(struct timeval *tv);
1019 uint64_t hns3_clock_gettime_ms(void);
1020
1021 static inline uint64_t
1022 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
1023 {
1024         uint64_t res;
1025
1026         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
1027         return res;
1028 }
1029
1030 static inline void
1031 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
1032 {
1033         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
1034 }
1035
1036 static inline void
1037 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
1038 {
1039         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
1040 }
1041
1042 static inline int64_t
1043 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
1044 {
1045         uint64_t mask = (1UL << nr);
1046
1047         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
1048 }
1049
1050 int hns3_buffer_alloc(struct hns3_hw *hw);
1051 int hns3_dev_flow_ops_get(struct rte_eth_dev *dev,
1052                           const struct rte_flow_ops **ops);
1053 bool hns3_is_reset_pending(struct hns3_adapter *hns);
1054 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
1055 void hns3_update_linkstatus_and_event(struct hns3_hw *hw, bool query);
1056 void hns3_ether_format_addr(char *buf, uint16_t size,
1057                         const struct rte_ether_addr *ether_addr);
1058 int hns3_dev_infos_get(struct rte_eth_dev *eth_dev,
1059                        struct rte_eth_dev_info *info);
1060 void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
1061                           uint32_t link_speed, uint8_t link_duplex);
1062 void hns3_parse_devargs(struct rte_eth_dev *dev);
1063 void hns3vf_update_push_lsc_cap(struct hns3_hw *hw, bool supported);
1064 int hns3_configure_all_mc_mac_addr(struct hns3_adapter *hns, bool del);
1065 int hns3_configure_all_mac_addr(struct hns3_adapter *hns, bool del);
1066 int hns3_add_mac_addr(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr,
1067                 __rte_unused uint32_t idx, __rte_unused uint32_t pool);
1068 void hns3_remove_mac_addr(struct rte_eth_dev *dev, uint32_t idx);
1069 int hns3_set_mc_mac_addr_list(struct rte_eth_dev *dev,
1070                         struct rte_ether_addr *mc_addr_set,
1071                                                         uint32_t nb_mc_addr);
1072 int hns3_restore_ptp(struct hns3_adapter *hns);
1073 int hns3_mbuf_dyn_rx_timestamp_register(struct rte_eth_dev *dev,
1074                                     struct rte_eth_conf *conf);
1075 int hns3_ptp_init(struct hns3_hw *hw);
1076 int hns3_timesync_enable(struct rte_eth_dev *dev);
1077 int hns3_timesync_disable(struct rte_eth_dev *dev);
1078 int hns3_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
1079                                 struct timespec *timestamp,
1080                                 uint32_t flags __rte_unused);
1081 int hns3_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
1082                                 struct timespec *timestamp);
1083 int hns3_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts);
1084 int hns3_timesync_write_time(struct rte_eth_dev *dev,
1085                         const struct timespec *ts);
1086 int hns3_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta);
1087
1088 static inline bool
1089 is_reset_pending(struct hns3_adapter *hns)
1090 {
1091         bool ret;
1092         if (hns->is_vf)
1093                 ret = hns3vf_is_reset_pending(hns);
1094         else
1095                 ret = hns3_is_reset_pending(hns);
1096         return ret;
1097 }
1098
1099 static inline uint64_t
1100 hns3_txvlan_cap_get(struct hns3_hw *hw)
1101 {
1102         if (hw->port_base_vlan_cfg.state)
1103                 return RTE_ETH_TX_OFFLOAD_VLAN_INSERT;
1104         else
1105                 return RTE_ETH_TX_OFFLOAD_VLAN_INSERT | RTE_ETH_TX_OFFLOAD_QINQ_INSERT;
1106 }
1107
1108 #endif /* _HNS3_ETHDEV_H_ */