common/sfc_efx/base: implement Tx control path for Riverhead
[dpdk.git] / drivers / net / hns3 / hns3_regs.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(c) 2018-2019 Hisilicon Limited.
3  */
4
5 #ifndef _HNS3_REGS_H_
6 #define _HNS3_REGS_H_
7
8 /* bar registers for cmdq */
9 #define HNS3_CMDQ_TX_ADDR_L_REG         0x27000
10 #define HNS3_CMDQ_TX_ADDR_H_REG         0x27004
11 #define HNS3_CMDQ_TX_DEPTH_REG          0x27008
12 #define HNS3_CMDQ_TX_TAIL_REG           0x27010
13 #define HNS3_CMDQ_TX_HEAD_REG           0x27014
14 #define HNS3_CMDQ_RX_ADDR_L_REG         0x27018
15 #define HNS3_CMDQ_RX_ADDR_H_REG         0x2701c
16 #define HNS3_CMDQ_RX_DEPTH_REG          0x27020
17 #define HNS3_CMDQ_RX_TAIL_REG           0x27024
18 #define HNS3_CMDQ_RX_HEAD_REG           0x27028
19 #define HNS3_CMDQ_INTR_STS_REG          0x27104
20 #define HNS3_CMDQ_INTR_EN_REG           0x27108
21 #define HNS3_CMDQ_INTR_GEN_REG          0x2710C
22
23 /* Vector0 interrupt CMDQ event source register(RW) */
24 #define HNS3_VECTOR0_CMDQ_SRC_REG       0x27100
25 /* Vector0 interrupt CMDQ event status register(RO) */
26 #define HNS3_VECTOR0_CMDQ_STAT_REG      0x27104
27
28 #define HNS3_VECTOR0_OTHER_INT_STS_REG  0x20800
29
30 #define HNS3_RAS_PF_OTHER_INT_STS_REG   0x20B00
31 #define HNS3_RAS_REG_NFE_MASK           0xFF00
32
33 #define HNS3_MISC_VECTOR_REG_BASE       0x20400
34 #define HNS3_VECTOR0_OTER_EN_REG        0x20600
35 #define HNS3_MISC_RESET_STS_REG         0x20700
36 #define HNS3_GLOBAL_RESET_REG           0x20A00
37 #define HNS3_FUN_RST_ING                0x20C00
38 #define HNS3_GRO_EN_REG                 0x28000
39
40 /* Vector0 register bits for reset */
41 #define HNS3_VECTOR0_FUNCRESET_INT_B    0
42 #define HNS3_VECTOR0_GLOBALRESET_INT_B  5
43 #define HNS3_VECTOR0_CORERESET_INT_B    6
44 #define HNS3_VECTOR0_IMPRESET_INT_B     7
45
46 /* CMDQ register bits for RX event(=MBX event) */
47 #define HNS3_VECTOR0_RX_CMDQ_INT_B      1
48 #define HNS3_VECTOR0_REG_MSIX_MASK      0x1FF00
49 /* RST register bits for RESET event */
50 #define HNS3_VECTOR0_RST_INT_B  2
51
52 #define HNS3_VF_RST_ING                 0x07008
53 #define HNS3_VF_RST_ING_BIT             BIT(16)
54
55 /* bar registers for rcb */
56 #define HNS3_RING_RX_BASEADDR_L_REG             0x00000
57 #define HNS3_RING_RX_BASEADDR_H_REG             0x00004
58 #define HNS3_RING_RX_BD_NUM_REG                 0x00008
59 #define HNS3_RING_RX_BD_LEN_REG                 0x0000C
60 #define HNS3_RING_RX_MERGE_EN_REG               0x00014
61 #define HNS3_RING_RX_TAIL_REG                   0x00018
62 #define HNS3_RING_RX_HEAD_REG                   0x0001C
63 #define HNS3_RING_RX_FBDNUM_REG                 0x00020
64 #define HNS3_RING_RX_OFFSET_REG                 0x00024
65 #define HNS3_RING_RX_FBD_OFFSET_REG             0x00028
66 #define HNS3_RING_RX_PKTNUM_RECORD_REG          0x0002C
67 #define HNS3_RING_RX_STASH_REG                  0x00030
68 #define HNS3_RING_RX_BD_ERR_REG                 0x00034
69
70 #define HNS3_RING_TX_BASEADDR_L_REG             0x00040
71 #define HNS3_RING_TX_BASEADDR_H_REG             0x00044
72 #define HNS3_RING_TX_BD_NUM_REG                 0x00048
73 #define HNS3_RING_TX_PRIORITY_REG               0x0004C
74 #define HNS3_RING_TX_TC_REG                     0x00050
75 #define HNS3_RING_TX_MERGE_EN_REG               0x00054
76 #define HNS3_RING_TX_TAIL_REG                   0x00058
77 #define HNS3_RING_TX_HEAD_REG                   0x0005C
78 #define HNS3_RING_TX_FBDNUM_REG                 0x00060
79 #define HNS3_RING_TX_OFFSET_REG                 0x00064
80 #define HNS3_RING_TX_EBD_NUM_REG                0x00068
81 #define HNS3_RING_TX_PKTNUM_RECORD_REG          0x0006C
82 #define HNS3_RING_TX_EBD_OFFSET_REG             0x00070
83 #define HNS3_RING_TX_BD_ERR_REG                 0x00074
84
85 #define HNS3_RING_EN_REG                        0x00090
86
87 #define HNS3_RING_EN_B                          0
88
89 #define HNS3_TQP_REG_OFFSET                     0x80000
90 #define HNS3_TQP_REG_SIZE                       0x200
91
92 /* bar registers for tqp interrupt */
93 #define HNS3_TQP_INTR_CTRL_REG                  0x20000
94 #define HNS3_TQP_INTR_GL0_REG                   0x20100
95 #define HNS3_TQP_INTR_GL1_REG                   0x20200
96 #define HNS3_TQP_INTR_GL2_REG                   0x20300
97 #define HNS3_TQP_INTR_RL_REG                    0x20900
98 #define HNS3_TQP_INTR_TX_QL_REG                 0x20e00
99 #define HNS3_TQP_INTR_RX_QL_REG                 0x20f00
100
101 #define HNS3_TQP_INTR_REG_SIZE                  4
102 #define HNS3_TQP_INTR_GL_MAX                    0x1FE0
103 #define HNS3_TQP_INTR_GL_DEFAULT                20
104 #define HNS3_TQP_INTR_GL_UNIT_1US               BIT(31)
105 #define HNS3_TQP_INTR_RL_MAX                    0xEC
106 #define HNS3_TQP_INTR_RL_ENABLE_MASK            0x40
107 #define HNS3_TQP_INTR_RL_DEFAULT                0
108 #define HNS3_TQP_INTR_QL_DEFAULT                0
109
110 /* gl_usec convert to hardware count, as writing each 1 represents 2us */
111 #define HNS3_GL_USEC_TO_REG(gl_usec)            ((gl_usec) >> 1)
112 /* rl_usec convert to hardware count, as writing each 1 represents 4us */
113 #define HNS3_RL_USEC_TO_REG(rl_usec)            ((rl_usec) >> 2)
114
115 int hns3_get_regs(struct rte_eth_dev *eth_dev, struct rte_dev_reg_info *regs);
116 #endif /* _HNS3_REGS_H_ */