drivers/net/hns3/hns3_rxtx.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #include <stdarg.h>
   6 #include <stdbool.h>
   7 #include <stdint.h>
   8 #include <stdio.h>
   9 #include <unistd.h>
  10 #include <inttypes.h>
  11 #include <rte_bus_pci.h>
  12 #include <rte_byteorder.h>
  13 #include <rte_common.h>
  14 #include <rte_cycles.h>
  15 #include <rte_dev.h>
  16 #include <rte_eal.h>
  17 #include <rte_ether.h>
  18 #include <rte_vxlan.h>
  19 #include <rte_ethdev_driver.h>
  20 #include <rte_io.h>
  21 #include <rte_ip.h>
  22 #include <rte_gre.h>
  23 #include <rte_net.h>
  24 #include <rte_malloc.h>
  25 #include <rte_pci.h>
  26
  27 #include "hns3_ethdev.h"
  28 #include "hns3_rxtx.h"
  29 #include "hns3_regs.h"
  30 #include "hns3_logs.h"
  31
  32 #define HNS3_CFG_DESC_NUM(num)  ((num) / 8 - 1)
  33 #define DEFAULT_RX_FREE_THRESH  32
  34
  35 static void
  36 hns3_rx_queue_release_mbufs(struct hns3_rx_queue *rxq)
  37 {
  38         uint16_t i;
  39
  40         /* Note: Fake rx queue will not enter here */
  41         if (rxq->sw_ring) {
  42                 for (i = 0; i < rxq->nb_rx_desc; i++) {
  43                         if (rxq->sw_ring[i].mbuf) {
  44                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
  45                                 rxq->sw_ring[i].mbuf = NULL;
  46                         }
  47                 }
  48         }
  49 }
  50
  51 static void
  52 hns3_tx_queue_release_mbufs(struct hns3_tx_queue *txq)
  53 {
  54         uint16_t i;
  55
  56         /* Note: Fake rx queue will not enter here */
  57         if (txq->sw_ring) {
  58                 for (i = 0; i < txq->nb_tx_desc; i++) {
  59                         if (txq->sw_ring[i].mbuf) {
  60                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
  61                                 txq->sw_ring[i].mbuf = NULL;
  62                         }
  63                 }
  64         }
  65 }
  66
  67 static void
  68 hns3_rx_queue_release(void *queue)
  69 {
  70         struct hns3_rx_queue *rxq = queue;
  71         if (rxq) {
  72                 hns3_rx_queue_release_mbufs(rxq);
  73                 if (rxq->mz)
  74                         rte_memzone_free(rxq->mz);
  75                 if (rxq->sw_ring)
  76                         rte_free(rxq->sw_ring);
  77                 rte_free(rxq);
  78         }
  79 }
  80
  81 static void
  82 hns3_tx_queue_release(void *queue)
  83 {
  84         struct hns3_tx_queue *txq = queue;
  85         if (txq) {
  86                 hns3_tx_queue_release_mbufs(txq);
  87                 if (txq->mz)
  88                         rte_memzone_free(txq->mz);
  89                 if (txq->sw_ring)
  90                         rte_free(txq->sw_ring);
  91                 rte_free(txq);
  92         }
  93 }
  94
  95 void
  96 hns3_dev_rx_queue_release(void *queue)
  97 {
  98         struct hns3_rx_queue *rxq = queue;
  99         struct hns3_adapter *hns;
 100
 101         if (rxq == NULL)
 102                 return;
 103
 104         hns = rxq->hns;
 105         rte_spinlock_lock(&hns->hw.lock);
 106         hns3_rx_queue_release(queue);
 107         rte_spinlock_unlock(&hns->hw.lock);
 108 }
 109
 110 void
 111 hns3_dev_tx_queue_release(void *queue)
 112 {
 113         struct hns3_tx_queue *txq = queue;
 114         struct hns3_adapter *hns;
 115
 116         if (txq == NULL)
 117                 return;
 118
 119         hns = txq->hns;
 120         rte_spinlock_lock(&hns->hw.lock);
 121         hns3_tx_queue_release(queue);
 122         rte_spinlock_unlock(&hns->hw.lock);
 123 }
 124
 125 static void
 126 hns3_fake_rx_queue_release(struct hns3_rx_queue *queue)
 127 {
 128         struct hns3_rx_queue *rxq = queue;
 129         struct hns3_adapter *hns;
 130         struct hns3_hw *hw;
 131         uint16_t idx;
 132
 133         if (rxq == NULL)
 134                 return;
 135
 136         hns = rxq->hns;
 137         hw = &hns->hw;
 138         idx = rxq->queue_id;
 139         if (hw->fkq_data.rx_queues[idx]) {
 140                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 141                 hw->fkq_data.rx_queues[idx] = NULL;
 142         }
 143
 144         /* free fake rx queue arrays */
 145         if (idx == (hw->fkq_data.nb_fake_rx_queues - 1)) {
 146                 hw->fkq_data.nb_fake_rx_queues = 0;
 147                 rte_free(hw->fkq_data.rx_queues);
 148                 hw->fkq_data.rx_queues = NULL;
 149         }
 150 }
 151
 152 static void
 153 hns3_fake_tx_queue_release(struct hns3_tx_queue *queue)
 154 {
 155         struct hns3_tx_queue *txq = queue;
 156         struct hns3_adapter *hns;
 157         struct hns3_hw *hw;
 158         uint16_t idx;
 159
 160         if (txq == NULL)
 161                 return;
 162
 163         hns = txq->hns;
 164         hw = &hns->hw;
 165         idx = txq->queue_id;
 166         if (hw->fkq_data.tx_queues[idx]) {
 167                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 168                 hw->fkq_data.tx_queues[idx] = NULL;
 169         }
 170
 171         /* free fake tx queue arrays */
 172         if (idx == (hw->fkq_data.nb_fake_tx_queues - 1)) {
 173                 hw->fkq_data.nb_fake_tx_queues = 0;
 174                 rte_free(hw->fkq_data.tx_queues);
 175                 hw->fkq_data.tx_queues = NULL;
 176         }
 177 }
 178
 179 static void
 180 hns3_free_rx_queues(struct rte_eth_dev *dev)
 181 {
 182         struct hns3_adapter *hns = dev->data->dev_private;
 183         struct hns3_fake_queue_data *fkq_data;
 184         struct hns3_hw *hw = &hns->hw;
 185         uint16_t nb_rx_q;
 186         uint16_t i;
 187
 188         nb_rx_q = hw->data->nb_rx_queues;
 189         for (i = 0; i < nb_rx_q; i++) {
 190                 if (dev->data->rx_queues[i]) {
 191                         hns3_rx_queue_release(dev->data->rx_queues[i]);
 192                         dev->data->rx_queues[i] = NULL;
 193                 }
 194         }
 195
 196         /* Free fake Rx queues */
 197         fkq_data = &hw->fkq_data;
 198         for (i = 0; i < fkq_data->nb_fake_rx_queues; i++) {
 199                 if (fkq_data->rx_queues[i])
 200                         hns3_fake_rx_queue_release(fkq_data->rx_queues[i]);
 201         }
 202 }
 203
 204 static void
 205 hns3_free_tx_queues(struct rte_eth_dev *dev)
 206 {
 207         struct hns3_adapter *hns = dev->data->dev_private;
 208         struct hns3_fake_queue_data *fkq_data;
 209         struct hns3_hw *hw = &hns->hw;
 210         uint16_t nb_tx_q;
 211         uint16_t i;
 212
 213         nb_tx_q = hw->data->nb_tx_queues;
 214         for (i = 0; i < nb_tx_q; i++) {
 215                 if (dev->data->tx_queues[i]) {
 216                         hns3_tx_queue_release(dev->data->tx_queues[i]);
 217                         dev->data->tx_queues[i] = NULL;
 218                 }
 219         }
 220
 221         /* Free fake Tx queues */
 222         fkq_data = &hw->fkq_data;
 223         for (i = 0; i < fkq_data->nb_fake_tx_queues; i++) {
 224                 if (fkq_data->tx_queues[i])
 225                         hns3_fake_tx_queue_release(fkq_data->tx_queues[i]);
 226         }
 227 }
 228
 229 void
 230 hns3_free_all_queues(struct rte_eth_dev *dev)
 231 {
 232         hns3_free_rx_queues(dev);
 233         hns3_free_tx_queues(dev);
 234 }
 235
 236 static int
 237 hns3_alloc_rx_queue_mbufs(struct hns3_hw *hw, struct hns3_rx_queue *rxq)
 238 {
 239         struct rte_mbuf *mbuf;
 240         uint64_t dma_addr;
 241         uint16_t i;
 242
 243         for (i = 0; i < rxq->nb_rx_desc; i++) {
 244                 mbuf = rte_mbuf_raw_alloc(rxq->mb_pool);
 245                 if (unlikely(mbuf == NULL)) {
 246                         hns3_err(hw, "Failed to allocate RXD[%d] for rx queue!",
 247                                  i);
 248                         hns3_rx_queue_release_mbufs(rxq);
 249                         return -ENOMEM;
 250                 }
 251
 252                 rte_mbuf_refcnt_set(mbuf, 1);
 253                 mbuf->next = NULL;
 254                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
 255                 mbuf->nb_segs = 1;
 256                 mbuf->port = rxq->port_id;
 257
 258                 rxq->sw_ring[i].mbuf = mbuf;
 259                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
 260                 rxq->rx_ring[i].addr = dma_addr;
 261                 rxq->rx_ring[i].rx.bd_base_info = 0;
 262         }
 263
 264         return 0;
 265 }
 266
 267 static int
 268 hns3_buf_size2type(uint32_t buf_size)
 269 {
 270         int bd_size_type;
 271
 272         switch (buf_size) {
 273         case 512:
 274                 bd_size_type = HNS3_BD_SIZE_512_TYPE;
 275                 break;
 276         case 1024:
 277                 bd_size_type = HNS3_BD_SIZE_1024_TYPE;
 278                 break;
 279         case 4096:
 280                 bd_size_type = HNS3_BD_SIZE_4096_TYPE;
 281                 break;
 282         default:
 283                 bd_size_type = HNS3_BD_SIZE_2048_TYPE;
 284         }
 285
 286         return bd_size_type;
 287 }
 288
 289 static void
 290 hns3_init_rx_queue_hw(struct hns3_rx_queue *rxq)
 291 {
 292         uint32_t rx_buf_len = rxq->rx_buf_len;
 293         uint64_t dma_addr = rxq->rx_ring_phys_addr;
 294
 295         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_L_REG, (uint32_t)dma_addr);
 296         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_H_REG,
 297                        (uint32_t)((dma_addr >> 31) >> 1));
 298
 299         hns3_write_dev(rxq, HNS3_RING_RX_BD_LEN_REG,
 300                        hns3_buf_size2type(rx_buf_len));
 301         hns3_write_dev(rxq, HNS3_RING_RX_BD_NUM_REG,
 302                        HNS3_CFG_DESC_NUM(rxq->nb_rx_desc));
 303 }
 304
 305 static void
 306 hns3_init_tx_queue_hw(struct hns3_tx_queue *txq)
 307 {
 308         uint64_t dma_addr = txq->tx_ring_phys_addr;
 309
 310         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_L_REG, (uint32_t)dma_addr);
 311         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_H_REG,
 312                        (uint32_t)((dma_addr >> 31) >> 1));
 313
 314         hns3_write_dev(txq, HNS3_RING_TX_BD_NUM_REG,
 315                        HNS3_CFG_DESC_NUM(txq->nb_tx_desc));
 316 }
 317
 318 void
 319 hns3_update_all_queues_pvid_state(struct hns3_hw *hw)
 320 {
 321         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 322         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 323         struct hns3_rx_queue *rxq;
 324         struct hns3_tx_queue *txq;
 325         int pvid_state;
 326         int i;
 327
 328         pvid_state = hw->port_base_vlan_cfg.state;
 329         for (i = 0; i < hw->cfg_max_queues; i++) {
 330                 if (i < nb_rx_q) {
 331                         rxq = hw->data->rx_queues[i];
 332                         if (rxq != NULL)
 333                                 rxq->pvid_state = pvid_state;
 334                 }
 335                 if (i < nb_tx_q) {
 336                         txq = hw->data->tx_queues[i];
 337                         if (txq != NULL)
 338                                 txq->pvid_state = pvid_state;
 339                 }
 340         }
 341 }
 342
 343 void
 344 hns3_enable_all_queues(struct hns3_hw *hw, bool en)
 345 {
 346         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 347         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 348         struct hns3_rx_queue *rxq;
 349         struct hns3_tx_queue *txq;
 350         uint32_t rcb_reg;
 351         int i;
 352
 353         for (i = 0; i < hw->cfg_max_queues; i++) {
 354                 if (i < nb_rx_q)
 355                         rxq = hw->data->rx_queues[i];
 356                 else
 357                         rxq = hw->fkq_data.rx_queues[i - nb_rx_q];
 358                 if (i < nb_tx_q)
 359                         txq = hw->data->tx_queues[i];
 360                 else
 361                         txq = hw->fkq_data.tx_queues[i - nb_tx_q];
 362                 if (rxq == NULL || txq == NULL ||
 363                     (en && (rxq->rx_deferred_start || txq->tx_deferred_start)))
 364                         continue;
 365
 366                 rcb_reg = hns3_read_dev(rxq, HNS3_RING_EN_REG);
 367                 if (en)
 368                         rcb_reg |= BIT(HNS3_RING_EN_B);
 369                 else
 370                         rcb_reg &= ~BIT(HNS3_RING_EN_B);
 371                 hns3_write_dev(rxq, HNS3_RING_EN_REG, rcb_reg);
 372         }
 373 }
 374
 375 static int
 376 hns3_tqp_enable(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 377 {
 378         struct hns3_cfg_com_tqp_queue_cmd *req;
 379         struct hns3_cmd_desc desc;
 380         int ret;
 381
 382         req = (struct hns3_cfg_com_tqp_queue_cmd *)desc.data;
 383
 384         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_CFG_COM_TQP_QUEUE, false);
 385         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 386         req->stream_id = 0;
 387         hns3_set_bit(req->enable, HNS3_TQP_ENABLE_B, enable ? 1 : 0);
 388
 389         ret = hns3_cmd_send(hw, &desc, 1);
 390         if (ret)
 391                 hns3_err(hw, "TQP enable fail, ret = %d", ret);
 392
 393         return ret;
 394 }
 395
 396 static int
 397 hns3_send_reset_tqp_cmd(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 398 {
 399         struct hns3_reset_tqp_queue_cmd *req;
 400         struct hns3_cmd_desc desc;
 401         int ret;
 402
 403         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, false);
 404
 405         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 406         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 407         hns3_set_bit(req->reset_req, HNS3_TQP_RESET_B, enable ? 1 : 0);
 408
 409         ret = hns3_cmd_send(hw, &desc, 1);
 410         if (ret)
 411                 hns3_err(hw, "Send tqp reset cmd error, ret = %d", ret);
 412
 413         return ret;
 414 }
 415
 416 static int
 417 hns3_get_reset_status(struct hns3_hw *hw, uint16_t queue_id)
 418 {
 419         struct hns3_reset_tqp_queue_cmd *req;
 420         struct hns3_cmd_desc desc;
 421         int ret;
 422
 423         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, true);
 424
 425         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 426         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 427
 428         ret = hns3_cmd_send(hw, &desc, 1);
 429         if (ret) {
 430                 hns3_err(hw, "Get reset status error, ret =%d", ret);
 431                 return ret;
 432         }
 433
 434         return hns3_get_bit(req->ready_to_reset, HNS3_TQP_RESET_B);
 435 }
 436
 437 static int
 438 hns3_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 439 {
 440 #define HNS3_TQP_RESET_TRY_MS   200
 441         uint64_t end;
 442         int reset_status;
 443         int ret;
 444
 445         ret = hns3_tqp_enable(hw, queue_id, false);
 446         if (ret)
 447                 return ret;
 448
 449         /*
 450          * In current version VF is not supported when PF is driven by DPDK
 451          * driver, all task queue pairs are mapped to PF function, so PF's queue
 452          * id is equals to the global queue id in PF range.
 453          */
 454         ret = hns3_send_reset_tqp_cmd(hw, queue_id, true);
 455         if (ret) {
 456                 hns3_err(hw, "Send reset tqp cmd fail, ret = %d", ret);
 457                 return ret;
 458         }
 459         ret = -ETIMEDOUT;
 460         end = get_timeofday_ms() + HNS3_TQP_RESET_TRY_MS;
 461         do {
 462                 /* Wait for tqp hw reset */
 463                 rte_delay_ms(HNS3_POLL_RESPONE_MS);
 464                 reset_status = hns3_get_reset_status(hw, queue_id);
 465                 if (reset_status) {
 466                         ret = 0;
 467                         break;
 468                 }
 469         } while (get_timeofday_ms() < end);
 470
 471         if (ret) {
 472                 hns3_err(hw, "Reset TQP fail, ret = %d", ret);
 473                 return ret;
 474         }
 475
 476         ret = hns3_send_reset_tqp_cmd(hw, queue_id, false);
 477         if (ret)
 478                 hns3_err(hw, "Deassert the soft reset fail, ret = %d", ret);
 479
 480         return ret;
 481 }
 482
 483 static int
 484 hns3vf_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 485 {
 486         uint8_t msg_data[2];
 487         int ret;
 488
 489         /* Disable VF's queue before send queue reset msg to PF */
 490         ret = hns3_tqp_enable(hw, queue_id, false);
 491         if (ret)
 492                 return ret;
 493
 494         memcpy(msg_data, &queue_id, sizeof(uint16_t));
 495
 496         return hns3_send_mbx_msg(hw, HNS3_MBX_QUEUE_RESET, 0, msg_data,
 497                                  sizeof(msg_data), true, NULL, 0);
 498 }
 499
 500 static int
 501 hns3_reset_queue(struct hns3_adapter *hns, uint16_t queue_id)
 502 {
 503         struct hns3_hw *hw = &hns->hw;
 504         if (hns->is_vf)
 505                 return hns3vf_reset_tqp(hw, queue_id);
 506         else
 507                 return hns3_reset_tqp(hw, queue_id);
 508 }
 509
 510 int
 511 hns3_reset_all_queues(struct hns3_adapter *hns)
 512 {
 513         struct hns3_hw *hw = &hns->hw;
 514         int ret, i;
 515
 516         for (i = 0; i < hw->cfg_max_queues; i++) {
 517                 ret = hns3_reset_queue(hns, i);
 518                 if (ret) {
 519                         hns3_err(hw, "Failed to reset No.%d queue: %d", i, ret);
 520                         return ret;
 521                 }
 522         }
 523         return 0;
 524 }
 525
 526 void
 527 hns3_set_queue_intr_gl(struct hns3_hw *hw, uint16_t queue_id,
 528                        uint8_t gl_idx, uint16_t gl_value)
 529 {
 530         uint32_t offset[] = {HNS3_TQP_INTR_GL0_REG,
 531                              HNS3_TQP_INTR_GL1_REG,
 532                              HNS3_TQP_INTR_GL2_REG};
 533         uint32_t addr, value;
 534
 535         if (gl_idx >= RTE_DIM(offset) || gl_value > HNS3_TQP_INTR_GL_MAX)
 536                 return;
 537
 538         addr = offset[gl_idx] + queue_id * HNS3_TQP_INTR_REG_SIZE;
 539         if (hw->intr.gl_unit == HNS3_INTR_COALESCE_GL_UINT_1US)
 540                 value = gl_value | HNS3_TQP_INTR_GL_UNIT_1US;
 541         else
 542                 value = HNS3_GL_USEC_TO_REG(gl_value);
 543
 544         hns3_write_dev(hw, addr, value);
 545 }
 546
 547 void
 548 hns3_set_queue_intr_rl(struct hns3_hw *hw, uint16_t queue_id, uint16_t rl_value)
 549 {
 550         uint32_t addr, value;
 551
 552         if (rl_value > HNS3_TQP_INTR_RL_MAX)
 553                 return;
 554
 555         addr = HNS3_TQP_INTR_RL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 556         value = HNS3_RL_USEC_TO_REG(rl_value);
 557         if (value > 0)
 558                 value |= HNS3_TQP_INTR_RL_ENABLE_MASK;
 559
 560         hns3_write_dev(hw, addr, value);
 561 }
 562
 563 void
 564 hns3_set_queue_intr_ql(struct hns3_hw *hw, uint16_t queue_id, uint16_t ql_value)
 565 {
 566         uint32_t addr;
 567
 568         if (hw->intr.coalesce_mode == HNS3_INTR_COALESCE_NON_QL)
 569                 return;
 570
 571         addr = HNS3_TQP_INTR_TX_QL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 572         hns3_write_dev(hw, addr, ql_value);
 573
 574         addr = HNS3_TQP_INTR_RX_QL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 575         hns3_write_dev(hw, addr, ql_value);
 576 }
 577
 578 static void
 579 hns3_queue_intr_enable(struct hns3_hw *hw, uint16_t queue_id, bool en)
 580 {
 581         uint32_t addr, value;
 582
 583         addr = HNS3_TQP_INTR_CTRL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 584         value = en ? 1 : 0;
 585
 586         hns3_write_dev(hw, addr, value);
 587 }
 588
 589 /*
 590  * Enable all rx queue interrupt when in interrupt rx mode.
 591  * This api was called before enable queue rx&tx (in normal start or reset
 592  * recover scenes), used to fix hardware rx queue interrupt enable was clear
 593  * when FLR.
 594  */
 595 void
 596 hns3_dev_all_rx_queue_intr_enable(struct hns3_hw *hw, bool en)
 597 {
 598         struct rte_eth_dev *dev = &rte_eth_devices[hw->data->port_id];
 599         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 600         int i;
 601
 602         if (dev->data->dev_conf.intr_conf.rxq == 0)
 603                 return;
 604
 605         for (i = 0; i < nb_rx_q; i++)
 606                 hns3_queue_intr_enable(hw, i, en);
 607 }
 608
 609 int
 610 hns3_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
 611 {
 612         struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
 613         struct rte_intr_handle *intr_handle = &pci_dev->intr_handle;
 614         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 615
 616         if (dev->data->dev_conf.intr_conf.rxq == 0)
 617                 return -ENOTSUP;
 618
 619         hns3_queue_intr_enable(hw, queue_id, true);
 620
 621         return rte_intr_ack(intr_handle);
 622 }
 623
 624 int
 625 hns3_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
 626 {
 627         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 628
 629         if (dev->data->dev_conf.intr_conf.rxq == 0)
 630                 return -ENOTSUP;
 631
 632         hns3_queue_intr_enable(hw, queue_id, false);
 633
 634         return 0;
 635 }
 636
 637 static int
 638 hns3_dev_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 639 {
 640         struct hns3_hw *hw = &hns->hw;
 641         struct hns3_rx_queue *rxq;
 642         int ret;
 643
 644         PMD_INIT_FUNC_TRACE();
 645
 646         rxq = (struct hns3_rx_queue *)hw->data->rx_queues[idx];
 647         ret = hns3_alloc_rx_queue_mbufs(hw, rxq);
 648         if (ret) {
 649                 hns3_err(hw, "Failed to alloc mbuf for No.%d rx queue: %d",
 650                          idx, ret);
 651                 return ret;
 652         }
 653
 654         rxq->next_to_use = 0;
 655         rxq->next_to_clean = 0;
 656         rxq->nb_rx_hold = 0;
 657         hns3_init_rx_queue_hw(rxq);
 658
 659         return 0;
 660 }
 661
 662 static void
 663 hns3_fake_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 664 {
 665         struct hns3_hw *hw = &hns->hw;
 666         struct hns3_rx_queue *rxq;
 667
 668         rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[idx];
 669         rxq->next_to_use = 0;
 670         rxq->next_to_clean = 0;
 671         rxq->nb_rx_hold = 0;
 672         hns3_init_rx_queue_hw(rxq);
 673 }
 674
 675 static void
 676 hns3_init_tx_queue(struct hns3_tx_queue *queue)
 677 {
 678         struct hns3_tx_queue *txq = queue;
 679         struct hns3_desc *desc;
 680         int i;
 681
 682         /* Clear tx bd */
 683         desc = txq->tx_ring;
 684         for (i = 0; i < txq->nb_tx_desc; i++) {
 685                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 686                 desc++;
 687         }
 688
 689         txq->next_to_use = 0;
 690         txq->next_to_clean = 0;
 691         txq->tx_bd_ready = txq->nb_tx_desc - 1;
 692         hns3_init_tx_queue_hw(txq);
 693 }
 694
 695 static void
 696 hns3_dev_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 697 {
 698         struct hns3_hw *hw = &hns->hw;
 699         struct hns3_tx_queue *txq;
 700
 701         txq = (struct hns3_tx_queue *)hw->data->tx_queues[idx];
 702         hns3_init_tx_queue(txq);
 703 }
 704
 705 static void
 706 hns3_fake_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 707 {
 708         struct hns3_hw *hw = &hns->hw;
 709         struct hns3_tx_queue *txq;
 710
 711         txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[idx];
 712         hns3_init_tx_queue(txq);
 713 }
 714
 715 static void
 716 hns3_init_tx_ring_tc(struct hns3_adapter *hns)
 717 {
 718         struct hns3_hw *hw = &hns->hw;
 719         struct hns3_tx_queue *txq;
 720         int i, num;
 721
 722         for (i = 0; i < HNS3_MAX_TC_NUM; i++) {
 723                 struct hns3_tc_queue_info *tc_queue = &hw->tc_queue[i];
 724                 int j;
 725
 726                 if (!tc_queue->enable)
 727                         continue;
 728
 729                 for (j = 0; j < tc_queue->tqp_count; j++) {
 730                         num = tc_queue->tqp_offset + j;
 731                         txq = (struct hns3_tx_queue *)hw->data->tx_queues[num];
 732                         if (txq == NULL)
 733                                 continue;
 734
 735                         hns3_write_dev(txq, HNS3_RING_TX_TC_REG, tc_queue->tc);
 736                 }
 737         }
 738 }
 739
 740 static int
 741 hns3_start_rx_queues(struct hns3_adapter *hns)
 742 {
 743         struct hns3_hw *hw = &hns->hw;
 744         struct hns3_rx_queue *rxq;
 745         int i, j;
 746         int ret;
 747
 748         /* Initialize RSS for queues */
 749         ret = hns3_config_rss(hns);
 750         if (ret) {
 751                 hns3_err(hw, "Failed to configure rss %d", ret);
 752                 return ret;
 753         }
 754
 755         for (i = 0; i < hw->data->nb_rx_queues; i++) {
 756                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[i];
 757                 if (rxq == NULL || rxq->rx_deferred_start)
 758                         continue;
 759                 ret = hns3_dev_rx_queue_start(hns, i);
 760                 if (ret) {
 761                         hns3_err(hw, "Failed to start No.%d rx queue: %d", i,
 762                                  ret);
 763                         goto out;
 764                 }
 765         }
 766
 767         for (i = 0; i < hw->fkq_data.nb_fake_rx_queues; i++) {
 768                 rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[i];
 769                 if (rxq == NULL || rxq->rx_deferred_start)
 770                         continue;
 771                 hns3_fake_rx_queue_start(hns, i);
 772         }
 773         return 0;
 774
 775 out:
 776         for (j = 0; j < i; j++) {
 777                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[j];
 778                 hns3_rx_queue_release_mbufs(rxq);
 779         }
 780
 781         return ret;
 782 }
 783
 784 static void
 785 hns3_start_tx_queues(struct hns3_adapter *hns)
 786 {
 787         struct hns3_hw *hw = &hns->hw;
 788         struct hns3_tx_queue *txq;
 789         int i;
 790
 791         for (i = 0; i < hw->data->nb_tx_queues; i++) {
 792                 txq = (struct hns3_tx_queue *)hw->data->tx_queues[i];
 793                 if (txq == NULL || txq->tx_deferred_start)
 794                         continue;
 795                 hns3_dev_tx_queue_start(hns, i);
 796         }
 797
 798         for (i = 0; i < hw->fkq_data.nb_fake_tx_queues; i++) {
 799                 txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[i];
 800                 if (txq == NULL || txq->tx_deferred_start)
 801                         continue;
 802                 hns3_fake_tx_queue_start(hns, i);
 803         }
 804
 805         hns3_init_tx_ring_tc(hns);
 806 }
 807
 808 /*
 809  * Start all queues.
 810  * Note: just init and setup queues, and don't enable queue rx&tx.
 811  */
 812 int
 813 hns3_start_queues(struct hns3_adapter *hns, bool reset_queue)
 814 {
 815         struct hns3_hw *hw = &hns->hw;
 816         int ret;
 817
 818         if (reset_queue) {
 819                 ret = hns3_reset_all_queues(hns);
 820                 if (ret) {
 821                         hns3_err(hw, "Failed to reset all queues %d", ret);
 822                         return ret;
 823                 }
 824         }
 825
 826         ret = hns3_start_rx_queues(hns);
 827         if (ret) {
 828                 hns3_err(hw, "Failed to start rx queues: %d", ret);
 829                 return ret;
 830         }
 831
 832         hns3_start_tx_queues(hns);
 833
 834         return 0;
 835 }
 836
 837 int
 838 hns3_stop_queues(struct hns3_adapter *hns, bool reset_queue)
 839 {
 840         struct hns3_hw *hw = &hns->hw;
 841         int ret;
 842
 843         hns3_enable_all_queues(hw, false);
 844         if (reset_queue) {
 845                 ret = hns3_reset_all_queues(hns);
 846                 if (ret) {
 847                         hns3_err(hw, "Failed to reset all queues %d", ret);
 848                         return ret;
 849                 }
 850         }
 851         return 0;
 852 }
 853
 854 static void*
 855 hns3_alloc_rxq_and_dma_zone(struct rte_eth_dev *dev,
 856                             struct hns3_queue_info *q_info)
 857 {
 858         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 859         const struct rte_memzone *rx_mz;
 860         struct hns3_rx_queue *rxq;
 861         unsigned int rx_desc;
 862
 863         rxq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_rx_queue),
 864                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 865         if (rxq == NULL) {
 866                 hns3_err(hw, "Failed to allocate memory for No.%d rx ring!",
 867                          q_info->idx);
 868                 return NULL;
 869         }
 870
 871         /* Allocate rx ring hardware descriptors. */
 872         rxq->queue_id = q_info->idx;
 873         rxq->nb_rx_desc = q_info->nb_desc;
 874         rx_desc = rxq->nb_rx_desc * sizeof(struct hns3_desc);
 875         rx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 876                                          rx_desc, HNS3_RING_BASE_ALIGN,
 877                                          q_info->socket_id);
 878         if (rx_mz == NULL) {
 879                 hns3_err(hw, "Failed to reserve DMA memory for No.%d rx ring!",
 880                          q_info->idx);
 881                 hns3_rx_queue_release(rxq);
 882                 return NULL;
 883         }
 884         rxq->mz = rx_mz;
 885         rxq->rx_ring = (struct hns3_desc *)rx_mz->addr;
 886         rxq->rx_ring_phys_addr = rx_mz->iova;
 887
 888         hns3_dbg(hw, "No.%d rx descriptors iova 0x%" PRIx64, q_info->idx,
 889                  rxq->rx_ring_phys_addr);
 890
 891         return rxq;
 892 }
 893
 894 static int
 895 hns3_fake_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 896                          uint16_t nb_desc, unsigned int socket_id)
 897 {
 898         struct hns3_adapter *hns = dev->data->dev_private;
 899         struct hns3_hw *hw = &hns->hw;
 900         struct hns3_queue_info q_info;
 901         struct hns3_rx_queue *rxq;
 902         uint16_t nb_rx_q;
 903
 904         if (hw->fkq_data.rx_queues[idx]) {
 905                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 906                 hw->fkq_data.rx_queues[idx] = NULL;
 907         }
 908
 909         q_info.idx = idx;
 910         q_info.socket_id = socket_id;
 911         q_info.nb_desc = nb_desc;
 912         q_info.type = "hns3 fake RX queue";
 913         q_info.ring_name = "rx_fake_ring";
 914         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
 915         if (rxq == NULL) {
 916                 hns3_err(hw, "Failed to setup No.%d fake rx ring.", idx);
 917                 return -ENOMEM;
 918         }
 919
 920         /* Don't need alloc sw_ring, because upper applications don't use it */
 921         rxq->sw_ring = NULL;
 922
 923         rxq->hns = hns;
 924         rxq->rx_deferred_start = false;
 925         rxq->port_id = dev->data->port_id;
 926         rxq->configured = true;
 927         nb_rx_q = dev->data->nb_rx_queues;
 928         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
 929                                 (nb_rx_q + idx) * HNS3_TQP_REG_SIZE);
 930         rxq->rx_buf_len = HNS3_MIN_BD_BUF_SIZE;
 931
 932         rte_spinlock_lock(&hw->lock);
 933         hw->fkq_data.rx_queues[idx] = rxq;
 934         rte_spinlock_unlock(&hw->lock);
 935
 936         return 0;
 937 }
 938
 939 static void*
 940 hns3_alloc_txq_and_dma_zone(struct rte_eth_dev *dev,
 941                             struct hns3_queue_info *q_info)
 942 {
 943         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 944         const struct rte_memzone *tx_mz;
 945         struct hns3_tx_queue *txq;
 946         struct hns3_desc *desc;
 947         unsigned int tx_desc;
 948         int i;
 949
 950         txq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_tx_queue),
 951                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 952         if (txq == NULL) {
 953                 hns3_err(hw, "Failed to allocate memory for No.%d tx ring!",
 954                          q_info->idx);
 955                 return NULL;
 956         }
 957
 958         /* Allocate tx ring hardware descriptors. */
 959         txq->queue_id = q_info->idx;
 960         txq->nb_tx_desc = q_info->nb_desc;
 961         tx_desc = txq->nb_tx_desc * sizeof(struct hns3_desc);
 962         tx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 963                                          tx_desc, HNS3_RING_BASE_ALIGN,
 964                                          q_info->socket_id);
 965         if (tx_mz == NULL) {
 966                 hns3_err(hw, "Failed to reserve DMA memory for No.%d tx ring!",
 967                          q_info->idx);
 968                 hns3_tx_queue_release(txq);
 969                 return NULL;
 970         }
 971         txq->mz = tx_mz;
 972         txq->tx_ring = (struct hns3_desc *)tx_mz->addr;
 973         txq->tx_ring_phys_addr = tx_mz->iova;
 974
 975         hns3_dbg(hw, "No.%d tx descriptors iova 0x%" PRIx64, q_info->idx,
 976                  txq->tx_ring_phys_addr);
 977
 978         /* Clear tx bd */
 979         desc = txq->tx_ring;
 980         for (i = 0; i < txq->nb_tx_desc; i++) {
 981                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 982                 desc++;
 983         }
 984
 985         return txq;
 986 }
 987
 988 static int
 989 hns3_fake_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 990                          uint16_t nb_desc, unsigned int socket_id)
 991 {
 992         struct hns3_adapter *hns = dev->data->dev_private;
 993         struct hns3_hw *hw = &hns->hw;
 994         struct hns3_queue_info q_info;
 995         struct hns3_tx_queue *txq;
 996         uint16_t nb_tx_q;
 997
 998         if (hw->fkq_data.tx_queues[idx] != NULL) {
 999                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
1000                 hw->fkq_data.tx_queues[idx] = NULL;
1001         }
1002
1003         q_info.idx = idx;
1004         q_info.socket_id = socket_id;
1005         q_info.nb_desc = nb_desc;
1006         q_info.type = "hns3 fake TX queue";
1007         q_info.ring_name = "tx_fake_ring";
1008         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1009         if (txq == NULL) {
1010                 hns3_err(hw, "Failed to setup No.%d fake tx ring.", idx);
1011                 return -ENOMEM;
1012         }
1013
1014         /* Don't need alloc sw_ring, because upper applications don't use it */
1015         txq->sw_ring = NULL;
1016
1017         txq->hns = hns;
1018         txq->tx_deferred_start = false;
1019         txq->port_id = dev->data->port_id;
1020         txq->configured = true;
1021         nb_tx_q = dev->data->nb_tx_queues;
1022         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1023                                 (nb_tx_q + idx) * HNS3_TQP_REG_SIZE);
1024
1025         rte_spinlock_lock(&hw->lock);
1026         hw->fkq_data.tx_queues[idx] = txq;
1027         rte_spinlock_unlock(&hw->lock);
1028
1029         return 0;
1030 }
1031
1032 static int
1033 hns3_fake_rx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1034 {
1035         uint16_t old_nb_queues = hw->fkq_data.nb_fake_rx_queues;
1036         void **rxq;
1037         uint8_t i;
1038
1039         if (hw->fkq_data.rx_queues == NULL && nb_queues != 0) {
1040                 /* first time configuration */
1041                 uint32_t size;
1042                 size = sizeof(hw->fkq_data.rx_queues[0]) * nb_queues;
1043                 hw->fkq_data.rx_queues = rte_zmalloc("fake_rx_queues", size,
1044                                                      RTE_CACHE_LINE_SIZE);
1045                 if (hw->fkq_data.rx_queues == NULL) {
1046                         hw->fkq_data.nb_fake_rx_queues = 0;
1047                         return -ENOMEM;
1048                 }
1049         } else if (hw->fkq_data.rx_queues != NULL && nb_queues != 0) {
1050                 /* re-configure */
1051                 rxq = hw->fkq_data.rx_queues;
1052                 for (i = nb_queues; i < old_nb_queues; i++)
1053                         hns3_dev_rx_queue_release(rxq[i]);
1054
1055                 rxq = rte_realloc(rxq, sizeof(rxq[0]) * nb_queues,
1056                                   RTE_CACHE_LINE_SIZE);
1057                 if (rxq == NULL)
1058                         return -ENOMEM;
1059                 if (nb_queues > old_nb_queues) {
1060                         uint16_t new_qs = nb_queues - old_nb_queues;
1061                         memset(rxq + old_nb_queues, 0, sizeof(rxq[0]) * new_qs);
1062                 }
1063
1064                 hw->fkq_data.rx_queues = rxq;
1065         } else if (hw->fkq_data.rx_queues != NULL && nb_queues == 0) {
1066                 rxq = hw->fkq_data.rx_queues;
1067                 for (i = nb_queues; i < old_nb_queues; i++)
1068                         hns3_dev_rx_queue_release(rxq[i]);
1069
1070                 rte_free(hw->fkq_data.rx_queues);
1071                 hw->fkq_data.rx_queues = NULL;
1072         }
1073
1074         hw->fkq_data.nb_fake_rx_queues = nb_queues;
1075
1076         return 0;
1077 }
1078
1079 static int
1080 hns3_fake_tx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1081 {
1082         uint16_t old_nb_queues = hw->fkq_data.nb_fake_tx_queues;
1083         void **txq;
1084         uint8_t i;
1085
1086         if (hw->fkq_data.tx_queues == NULL && nb_queues != 0) {
1087                 /* first time configuration */
1088                 uint32_t size;
1089                 size = sizeof(hw->fkq_data.tx_queues[0]) * nb_queues;
1090                 hw->fkq_data.tx_queues = rte_zmalloc("fake_tx_queues", size,
1091                                                      RTE_CACHE_LINE_SIZE);
1092                 if (hw->fkq_data.tx_queues == NULL) {
1093                         hw->fkq_data.nb_fake_tx_queues = 0;
1094                         return -ENOMEM;
1095                 }
1096         } else if (hw->fkq_data.tx_queues != NULL && nb_queues != 0) {
1097                 /* re-configure */
1098                 txq = hw->fkq_data.tx_queues;
1099                 for (i = nb_queues; i < old_nb_queues; i++)
1100                         hns3_dev_tx_queue_release(txq[i]);
1101                 txq = rte_realloc(txq, sizeof(txq[0]) * nb_queues,
1102                                   RTE_CACHE_LINE_SIZE);
1103                 if (txq == NULL)
1104                         return -ENOMEM;
1105                 if (nb_queues > old_nb_queues) {
1106                         uint16_t new_qs = nb_queues - old_nb_queues;
1107                         memset(txq + old_nb_queues, 0, sizeof(txq[0]) * new_qs);
1108                 }
1109
1110                 hw->fkq_data.tx_queues = txq;
1111         } else if (hw->fkq_data.tx_queues != NULL && nb_queues == 0) {
1112                 txq = hw->fkq_data.tx_queues;
1113                 for (i = nb_queues; i < old_nb_queues; i++)
1114                         hns3_dev_tx_queue_release(txq[i]);
1115
1116                 rte_free(hw->fkq_data.tx_queues);
1117                 hw->fkq_data.tx_queues = NULL;
1118         }
1119         hw->fkq_data.nb_fake_tx_queues = nb_queues;
1120
1121         return 0;
1122 }
1123
1124 int
1125 hns3_set_fake_rx_or_tx_queues(struct rte_eth_dev *dev, uint16_t nb_rx_q,
1126                               uint16_t nb_tx_q)
1127 {
1128         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1129         uint16_t rx_need_add_nb_q;
1130         uint16_t tx_need_add_nb_q;
1131         uint16_t port_id;
1132         uint16_t q;
1133         int ret;
1134
1135         /* Setup new number of fake RX/TX queues and reconfigure device. */
1136         hw->cfg_max_queues = RTE_MAX(nb_rx_q, nb_tx_q);
1137         rx_need_add_nb_q = hw->cfg_max_queues - nb_rx_q;
1138         tx_need_add_nb_q = hw->cfg_max_queues - nb_tx_q;
1139         ret = hns3_fake_rx_queue_config(hw, rx_need_add_nb_q);
1140         if (ret) {
1141                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1142                 goto cfg_fake_rx_q_fail;
1143         }
1144
1145         ret = hns3_fake_tx_queue_config(hw, tx_need_add_nb_q);
1146         if (ret) {
1147                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1148                 goto cfg_fake_tx_q_fail;
1149         }
1150
1151         /* Allocate and set up fake RX queue per Ethernet port. */
1152         port_id = hw->data->port_id;
1153         for (q = 0; q < rx_need_add_nb_q; q++) {
1154                 ret = hns3_fake_rx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1155                                                rte_eth_dev_socket_id(port_id));
1156                 if (ret)
1157                         goto setup_fake_rx_q_fail;
1158         }
1159
1160         /* Allocate and set up fake TX queue per Ethernet port. */
1161         for (q = 0; q < tx_need_add_nb_q; q++) {
1162                 ret = hns3_fake_tx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1163                                                rte_eth_dev_socket_id(port_id));
1164                 if (ret)
1165                         goto setup_fake_tx_q_fail;
1166         }
1167
1168         return 0;
1169
1170 setup_fake_tx_q_fail:
1171 setup_fake_rx_q_fail:
1172         (void)hns3_fake_tx_queue_config(hw, 0);
1173 cfg_fake_tx_q_fail:
1174         (void)hns3_fake_rx_queue_config(hw, 0);
1175 cfg_fake_rx_q_fail:
1176         hw->cfg_max_queues = 0;
1177
1178         return ret;
1179 }
1180
1181 void
1182 hns3_dev_release_mbufs(struct hns3_adapter *hns)
1183 {
1184         struct rte_eth_dev_data *dev_data = hns->hw.data;
1185         struct hns3_rx_queue *rxq;
1186         struct hns3_tx_queue *txq;
1187         int i;
1188
1189         if (dev_data->rx_queues)
1190                 for (i = 0; i < dev_data->nb_rx_queues; i++) {
1191                         rxq = dev_data->rx_queues[i];
1192                         if (rxq == NULL || rxq->rx_deferred_start)
1193                                 continue;
1194                         hns3_rx_queue_release_mbufs(rxq);
1195                 }
1196
1197         if (dev_data->tx_queues)
1198                 for (i = 0; i < dev_data->nb_tx_queues; i++) {
1199                         txq = dev_data->tx_queues[i];
1200                         if (txq == NULL || txq->tx_deferred_start)
1201                                 continue;
1202                         hns3_tx_queue_release_mbufs(txq);
1203                 }
1204 }
1205
1206 static int
1207 hns3_rx_buf_len_calc(struct rte_mempool *mp, uint16_t *rx_buf_len)
1208 {
1209         uint16_t vld_buf_size;
1210         uint16_t num_hw_specs;
1211         uint16_t i;
1212
1213         /*
1214          * hns3 network engine only support to set 4 typical specification, and
1215          * different buffer size will affect the max packet_len and the max
1216          * number of segmentation when hw gro is turned on in receive side. The
1217          * relationship between them is as follows:
1218          *      rx_buf_size     |  max_gro_pkt_len  |  max_gro_nb_seg
1219          * ---------------------|-------------------|----------------
1220          * HNS3_4K_BD_BUF_SIZE  |        60KB       |       15
1221          * HNS3_2K_BD_BUF_SIZE  |        62KB       |       31
1222          * HNS3_1K_BD_BUF_SIZE  |        63KB       |       63
1223          * HNS3_512_BD_BUF_SIZE |      31.5KB       |       63
1224          */
1225         static const uint16_t hw_rx_buf_size[] = {
1226                 HNS3_4K_BD_BUF_SIZE,
1227                 HNS3_2K_BD_BUF_SIZE,
1228                 HNS3_1K_BD_BUF_SIZE,
1229                 HNS3_512_BD_BUF_SIZE
1230         };
1231
1232         vld_buf_size = (uint16_t)(rte_pktmbuf_data_room_size(mp) -
1233                         RTE_PKTMBUF_HEADROOM);
1234
1235         if (vld_buf_size < HNS3_MIN_BD_BUF_SIZE)
1236                 return -EINVAL;
1237
1238         num_hw_specs = RTE_DIM(hw_rx_buf_size);
1239         for (i = 0; i < num_hw_specs; i++) {
1240                 if (vld_buf_size >= hw_rx_buf_size[i]) {
1241                         *rx_buf_len = hw_rx_buf_size[i];
1242                         break;
1243                 }
1244         }
1245         return 0;
1246 }
1247
1248 int
1249 hns3_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1250                     unsigned int socket_id, const struct rte_eth_rxconf *conf,
1251                     struct rte_mempool *mp)
1252 {
1253         struct hns3_adapter *hns = dev->data->dev_private;
1254         struct hns3_hw *hw = &hns->hw;
1255         struct hns3_queue_info q_info;
1256         struct hns3_rx_queue *rxq;
1257         uint16_t rx_buf_size;
1258         int rx_entry_len;
1259
1260         if (dev->data->dev_started) {
1261                 hns3_err(hw, "rx_queue_setup after dev_start no supported");
1262                 return -EINVAL;
1263         }
1264
1265         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1266             nb_desc % HNS3_ALIGN_RING_DESC) {
1267                 hns3_err(hw, "Number (%u) of rx descriptors is invalid",
1268                          nb_desc);
1269                 return -EINVAL;
1270         }
1271
1272         if (conf->rx_drop_en == 0)
1273                 hns3_warn(hw, "if there are no available Rx descriptors,"
1274                           "incoming packets are always dropped. input parameter"
1275                           " conf->rx_drop_en(%u) is uneffective.",
1276                           conf->rx_drop_en);
1277
1278         if (dev->data->rx_queues[idx]) {
1279                 hns3_rx_queue_release(dev->data->rx_queues[idx]);
1280                 dev->data->rx_queues[idx] = NULL;
1281         }
1282
1283         q_info.idx = idx;
1284         q_info.socket_id = socket_id;
1285         q_info.nb_desc = nb_desc;
1286         q_info.type = "hns3 RX queue";
1287         q_info.ring_name = "rx_ring";
1288
1289         if (hns3_rx_buf_len_calc(mp, &rx_buf_size)) {
1290                 hns3_err(hw, "rxq mbufs' data room size:%u is not enough! "
1291                                 "minimal data room size:%u.",
1292                                 rte_pktmbuf_data_room_size(mp),
1293                                 HNS3_MIN_BD_BUF_SIZE + RTE_PKTMBUF_HEADROOM);
1294                 return -EINVAL;
1295         }
1296
1297         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
1298         if (rxq == NULL) {
1299                 hns3_err(hw,
1300                          "Failed to alloc mem and reserve DMA mem for rx ring!");
1301                 return -ENOMEM;
1302         }
1303
1304         rxq->hns = hns;
1305         rxq->mb_pool = mp;
1306         if (conf->rx_free_thresh <= 0)
1307                 rxq->rx_free_thresh = DEFAULT_RX_FREE_THRESH;
1308         else
1309                 rxq->rx_free_thresh = conf->rx_free_thresh;
1310         rxq->rx_deferred_start = conf->rx_deferred_start;
1311
1312         rx_entry_len = sizeof(struct hns3_entry) * rxq->nb_rx_desc;
1313         rxq->sw_ring = rte_zmalloc_socket("hns3 RX sw ring", rx_entry_len,
1314                                           RTE_CACHE_LINE_SIZE, socket_id);
1315         if (rxq->sw_ring == NULL) {
1316                 hns3_err(hw, "Failed to allocate memory for rx sw ring!");
1317                 hns3_rx_queue_release(rxq);
1318                 return -ENOMEM;
1319         }
1320
1321         rxq->next_to_use = 0;
1322         rxq->next_to_clean = 0;
1323         rxq->nb_rx_hold = 0;
1324         rxq->pkt_first_seg = NULL;
1325         rxq->pkt_last_seg = NULL;
1326         rxq->port_id = dev->data->port_id;
1327         rxq->pvid_state = hw->port_base_vlan_cfg.state;
1328         rxq->configured = true;
1329         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1330                                 idx * HNS3_TQP_REG_SIZE);
1331         rxq->rx_buf_len = rx_buf_size;
1332         rxq->l2_errors = 0;
1333         rxq->pkt_len_errors = 0;
1334         rxq->l3_csum_erros = 0;
1335         rxq->l4_csum_erros = 0;
1336         rxq->ol3_csum_erros = 0;
1337         rxq->ol4_csum_erros = 0;
1338
1339         /* CRC len set here is used for amending packet length */
1340         if (dev->data->dev_conf.rxmode.offloads & DEV_RX_OFFLOAD_KEEP_CRC)
1341                 rxq->crc_len = RTE_ETHER_CRC_LEN;
1342         else
1343                 rxq->crc_len = 0;
1344
1345         rte_spinlock_lock(&hw->lock);
1346         dev->data->rx_queues[idx] = rxq;
1347         rte_spinlock_unlock(&hw->lock);
1348
1349         return 0;
1350 }
1351
1352 static inline uint32_t
1353 rxd_pkt_info_to_pkt_type(uint32_t pkt_info, uint32_t ol_info)
1354 {
1355 #define HNS3_L2TBL_NUM  4
1356 #define HNS3_L3TBL_NUM  16
1357 #define HNS3_L4TBL_NUM  16
1358 #define HNS3_OL3TBL_NUM 16
1359 #define HNS3_OL4TBL_NUM 16
1360         uint32_t pkt_type = 0;
1361         uint32_t l2id, l3id, l4id;
1362         uint32_t ol3id, ol4id;
1363
1364         static const uint32_t l2table[HNS3_L2TBL_NUM] = {
1365                 RTE_PTYPE_L2_ETHER,
1366                 RTE_PTYPE_L2_ETHER_QINQ,
1367                 RTE_PTYPE_L2_ETHER_VLAN,
1368                 RTE_PTYPE_L2_ETHER_VLAN
1369         };
1370
1371         static const uint32_t l3table[HNS3_L3TBL_NUM] = {
1372                 RTE_PTYPE_L3_IPV4,
1373                 RTE_PTYPE_L3_IPV6,
1374                 RTE_PTYPE_L2_ETHER_ARP,
1375                 RTE_PTYPE_L2_ETHER,
1376                 RTE_PTYPE_L3_IPV4_EXT,
1377                 RTE_PTYPE_L3_IPV6_EXT,
1378                 RTE_PTYPE_L2_ETHER_LLDP,
1379                 0, 0, 0, 0, 0, 0, 0, 0, 0
1380         };
1381
1382         static const uint32_t l4table[HNS3_L4TBL_NUM] = {
1383                 RTE_PTYPE_L4_UDP,
1384                 RTE_PTYPE_L4_TCP,
1385                 RTE_PTYPE_TUNNEL_GRE,
1386                 RTE_PTYPE_L4_SCTP,
1387                 RTE_PTYPE_L4_IGMP,
1388                 RTE_PTYPE_L4_ICMP,
1389                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1390         };
1391
1392         static const uint32_t inner_l2table[HNS3_L2TBL_NUM] = {
1393                 RTE_PTYPE_INNER_L2_ETHER,
1394                 RTE_PTYPE_INNER_L2_ETHER_VLAN,
1395                 RTE_PTYPE_INNER_L2_ETHER_QINQ,
1396                 0
1397         };
1398
1399         static const uint32_t inner_l3table[HNS3_L3TBL_NUM] = {
1400                 RTE_PTYPE_INNER_L3_IPV4,
1401                 RTE_PTYPE_INNER_L3_IPV6,
1402                 0,
1403                 RTE_PTYPE_INNER_L2_ETHER,
1404                 RTE_PTYPE_INNER_L3_IPV4_EXT,
1405                 RTE_PTYPE_INNER_L3_IPV6_EXT,
1406                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1407         };
1408
1409         static const uint32_t inner_l4table[HNS3_L4TBL_NUM] = {
1410                 RTE_PTYPE_INNER_L4_UDP,
1411                 RTE_PTYPE_INNER_L4_TCP,
1412                 RTE_PTYPE_TUNNEL_GRE,
1413                 RTE_PTYPE_INNER_L4_SCTP,
1414                 RTE_PTYPE_L4_IGMP,
1415                 RTE_PTYPE_INNER_L4_ICMP,
1416                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1417         };
1418
1419         static const uint32_t ol3table[HNS3_OL3TBL_NUM] = {
1420                 RTE_PTYPE_L3_IPV4,
1421                 RTE_PTYPE_L3_IPV6,
1422                 0, 0,
1423                 RTE_PTYPE_L3_IPV4_EXT,
1424                 RTE_PTYPE_L3_IPV6_EXT,
1425                 0, 0, 0, 0, 0, 0, 0, 0, 0,
1426                 RTE_PTYPE_UNKNOWN
1427         };
1428
1429         static const uint32_t ol4table[HNS3_OL4TBL_NUM] = {
1430                 0,
1431                 RTE_PTYPE_TUNNEL_VXLAN,
1432                 RTE_PTYPE_TUNNEL_NVGRE,
1433                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1434         };
1435
1436         l2id = hns3_get_field(pkt_info, HNS3_RXD_STRP_TAGP_M,
1437                               HNS3_RXD_STRP_TAGP_S);
1438         l3id = hns3_get_field(pkt_info, HNS3_RXD_L3ID_M, HNS3_RXD_L3ID_S);
1439         l4id = hns3_get_field(pkt_info, HNS3_RXD_L4ID_M, HNS3_RXD_L4ID_S);
1440         ol3id = hns3_get_field(ol_info, HNS3_RXD_OL3ID_M, HNS3_RXD_OL3ID_S);
1441         ol4id = hns3_get_field(ol_info, HNS3_RXD_OL4ID_M, HNS3_RXD_OL4ID_S);
1442
1443         if (ol4table[ol4id])
1444                 pkt_type |= (inner_l2table[l2id] | inner_l3table[l3id] |
1445                              inner_l4table[l4id] | ol3table[ol3id] |
1446                              ol4table[ol4id]);
1447         else
1448                 pkt_type |= (l2table[l2id] | l3table[l3id] | l4table[l4id]);
1449         return pkt_type;
1450 }
1451
1452 const uint32_t *
1453 hns3_dev_supported_ptypes_get(struct rte_eth_dev *dev)
1454 {
1455         static const uint32_t ptypes[] = {
1456                 RTE_PTYPE_L2_ETHER,
1457                 RTE_PTYPE_L2_ETHER_VLAN,
1458                 RTE_PTYPE_L2_ETHER_QINQ,
1459                 RTE_PTYPE_L2_ETHER_LLDP,
1460                 RTE_PTYPE_L2_ETHER_ARP,
1461                 RTE_PTYPE_L3_IPV4,
1462                 RTE_PTYPE_L3_IPV4_EXT,
1463                 RTE_PTYPE_L3_IPV6,
1464                 RTE_PTYPE_L3_IPV6_EXT,
1465                 RTE_PTYPE_L4_IGMP,
1466                 RTE_PTYPE_L4_ICMP,
1467                 RTE_PTYPE_L4_SCTP,
1468                 RTE_PTYPE_L4_TCP,
1469                 RTE_PTYPE_L4_UDP,
1470                 RTE_PTYPE_TUNNEL_GRE,
1471                 RTE_PTYPE_UNKNOWN
1472         };
1473
1474         if (dev->rx_pkt_burst == hns3_recv_pkts)
1475                 return ptypes;
1476
1477         return NULL;
1478 }
1479
1480 static void
1481 hns3_clean_rx_buffers(struct hns3_rx_queue *rxq, int count)
1482 {
1483         rxq->next_to_use += count;
1484         if (rxq->next_to_use >= rxq->nb_rx_desc)
1485                 rxq->next_to_use -= rxq->nb_rx_desc;
1486
1487         hns3_write_dev(rxq, HNS3_RING_RX_HEAD_REG, count);
1488 }
1489
1490 static int
1491 hns3_handle_bdinfo(struct hns3_rx_queue *rxq, struct rte_mbuf *rxm,
1492                    uint32_t bd_base_info, uint32_t l234_info,
1493                    uint32_t *cksum_err)
1494 {
1495         uint32_t tmp = 0;
1496
1497         if (unlikely(l234_info & BIT(HNS3_RXD_L2E_B))) {
1498                 rxq->l2_errors++;
1499                 return -EINVAL;
1500         }
1501
1502         if (unlikely(rxm->pkt_len == 0 ||
1503                 (l234_info & BIT(HNS3_RXD_TRUNCAT_B)))) {
1504                 rxq->pkt_len_errors++;
1505                 return -EINVAL;
1506         }
1507
1508         if (bd_base_info & BIT(HNS3_RXD_L3L4P_B)) {
1509                 if (unlikely(l234_info & BIT(HNS3_RXD_L3E_B))) {
1510                         rxm->ol_flags |= PKT_RX_IP_CKSUM_BAD;
1511                         rxq->l3_csum_erros++;
1512                         tmp |= HNS3_L3_CKSUM_ERR;
1513                 }
1514
1515                 if (unlikely(l234_info & BIT(HNS3_RXD_L4E_B))) {
1516                         rxm->ol_flags |= PKT_RX_L4_CKSUM_BAD;
1517                         rxq->l4_csum_erros++;
1518                         tmp |= HNS3_L4_CKSUM_ERR;
1519                 }
1520
1521                 if (unlikely(l234_info & BIT(HNS3_RXD_OL3E_B))) {
1522                         rxq->ol3_csum_erros++;
1523                         tmp |= HNS3_OUTER_L3_CKSUM_ERR;
1524                 }
1525
1526                 if (unlikely(l234_info & BIT(HNS3_RXD_OL4E_B))) {
1527                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_BAD;
1528                         rxq->ol4_csum_erros++;
1529                         tmp |= HNS3_OUTER_L4_CKSUM_ERR;
1530                 }
1531         }
1532         *cksum_err = tmp;
1533
1534         return 0;
1535 }
1536
1537 static void
1538 hns3_rx_set_cksum_flag(struct rte_mbuf *rxm, uint64_t packet_type,
1539                        const uint32_t cksum_err)
1540 {
1541         if (unlikely((packet_type & RTE_PTYPE_TUNNEL_MASK))) {
1542                 if (likely(packet_type & RTE_PTYPE_INNER_L3_MASK) &&
1543                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1544                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1545                 if (likely(packet_type & RTE_PTYPE_INNER_L4_MASK) &&
1546                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1547                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1548                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1549                     (cksum_err & HNS3_OUTER_L4_CKSUM_ERR) == 0)
1550                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_GOOD;
1551         } else {
1552                 if (likely(packet_type & RTE_PTYPE_L3_MASK) &&
1553                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1554                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1555                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1556                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1557                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1558         }
1559 }
1560
1561 static inline void
1562 hns3_rxd_to_vlan_tci(struct hns3_rx_queue *rxq, struct rte_mbuf *mb,
1563                      uint32_t l234_info, const struct hns3_desc *rxd)
1564 {
1565 #define HNS3_STRP_STATUS_NUM            0x4
1566
1567 #define HNS3_NO_STRP_VLAN_VLD           0x0
1568 #define HNS3_INNER_STRP_VLAN_VLD        0x1
1569 #define HNS3_OUTER_STRP_VLAN_VLD        0x2
1570         uint32_t strip_status;
1571         uint32_t report_mode;
1572
1573         /*
1574          * Since HW limitation, the vlan tag will always be inserted into RX
1575          * descriptor when strip the tag from packet, driver needs to determine
1576          * reporting which tag to mbuf according to the PVID configuration
1577          * and vlan striped status.
1578          */
1579         static const uint32_t report_type[][HNS3_STRP_STATUS_NUM] = {
1580                 {
1581                         HNS3_NO_STRP_VLAN_VLD,
1582                         HNS3_OUTER_STRP_VLAN_VLD,
1583                         HNS3_INNER_STRP_VLAN_VLD,
1584                         HNS3_OUTER_STRP_VLAN_VLD
1585                 },
1586                 {
1587                         HNS3_NO_STRP_VLAN_VLD,
1588                         HNS3_NO_STRP_VLAN_VLD,
1589                         HNS3_NO_STRP_VLAN_VLD,
1590                         HNS3_INNER_STRP_VLAN_VLD
1591                 }
1592         };
1593         strip_status = hns3_get_field(l234_info, HNS3_RXD_STRP_TAGP_M,
1594                                       HNS3_RXD_STRP_TAGP_S);
1595         report_mode = report_type[rxq->pvid_state][strip_status];
1596         switch (report_mode) {
1597         case HNS3_NO_STRP_VLAN_VLD:
1598                 mb->vlan_tci = 0;
1599                 return;
1600         case HNS3_INNER_STRP_VLAN_VLD:
1601                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1602                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.vlan_tag);
1603                 return;
1604         case HNS3_OUTER_STRP_VLAN_VLD:
1605                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1606                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.ot_vlan_tag);
1607                 return;
1608         }
1609 }
1610
1611 static inline void
1612 recalculate_data_len(struct rte_mbuf *first_seg, struct rte_mbuf *last_seg,
1613                     struct rte_mbuf *rxm, struct hns3_rx_queue *rxq,
1614                     uint16_t data_len)
1615 {
1616         uint8_t crc_len = rxq->crc_len;
1617
1618         if (data_len <= crc_len) {
1619                 rte_pktmbuf_free_seg(rxm);
1620                 first_seg->nb_segs--;
1621                 last_seg->data_len = (uint16_t)(last_seg->data_len -
1622                         (crc_len - data_len));
1623                 last_seg->next = NULL;
1624         } else
1625                 rxm->data_len = (uint16_t)(data_len - crc_len);
1626 }
1627
1628 uint16_t
1629 hns3_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1630 {
1631         volatile struct hns3_desc *rx_ring;  /* RX ring (desc) */
1632         volatile struct hns3_desc *rxdp;     /* pointer of the current desc */
1633         struct hns3_rx_queue *rxq;      /* RX queue */
1634         struct hns3_entry *sw_ring;
1635         struct hns3_entry *rxe;
1636         struct rte_mbuf *first_seg;
1637         struct rte_mbuf *last_seg;
1638         struct hns3_desc rxd;
1639         struct rte_mbuf *nmb;           /* pointer of the new mbuf */
1640         struct rte_mbuf *rxm;
1641         struct rte_eth_dev *dev;
1642         uint32_t bd_base_info;
1643         uint32_t cksum_err;
1644         uint32_t l234_info;
1645         uint32_t gro_size;
1646         uint32_t ol_info;
1647         uint64_t dma_addr;
1648         uint16_t data_len;
1649         uint16_t nb_rx_bd;
1650         uint16_t pkt_len;
1651         uint16_t nb_rx;
1652         uint16_t rx_id;
1653         int ret;
1654
1655         nb_rx = 0;
1656         nb_rx_bd = 0;
1657         rxq = rx_queue;
1658
1659         rx_id = rxq->next_to_clean;
1660         rx_ring = rxq->rx_ring;
1661         first_seg = rxq->pkt_first_seg;
1662         last_seg = rxq->pkt_last_seg;
1663         sw_ring = rxq->sw_ring;
1664
1665         while (nb_rx < nb_pkts) {
1666                 rxdp = &rx_ring[rx_id];
1667                 bd_base_info = rte_le_to_cpu_32(rxdp->rx.bd_base_info);
1668                 if (unlikely(!hns3_get_bit(bd_base_info, HNS3_RXD_VLD_B)))
1669                         break;
1670                 /*
1671                  * The interactive process between software and hardware of
1672                  * receiving a new packet in hns3 network engine:
1673                  * 1. Hardware network engine firstly writes the packet content
1674                  *    to the memory pointed by the 'addr' field of the Rx Buffer
1675                  *    Descriptor, secondly fills the result of parsing the
1676                  *    packet include the valid field into the Rx Buffer
1677                  *    Descriptor in one write operation.
1678                  * 2. Driver reads the Rx BD's valid field in the loop to check
1679                  *    whether it's valid, if valid then assign a new address to
1680                  *    the addr field, clear the valid field, get the other
1681                  *    information of the packet by parsing Rx BD's other fields,
1682                  *    finally write back the number of Rx BDs processed by the
1683                  *    driver to the HNS3_RING_RX_HEAD_REG register to inform
1684                  *    hardware.
1685                  * In the above process, the ordering is very important. We must
1686                  * make sure that CPU read Rx BD's other fields only after the
1687                  * Rx BD is valid.
1688                  *
1689                  * There are two type of re-ordering: compiler re-ordering and
1690                  * CPU re-ordering under the ARMv8 architecture.
1691                  * 1. we use volatile to deal with compiler re-ordering, so you
1692                  *    can see that rx_ring/rxdp defined with volatile.
1693                  * 2. we commonly use memory barrier to deal with CPU
1694                  *    re-ordering, but the cost is high.
1695                  *
1696                  * In order to solve the high cost of using memory barrier, we
1697                  * use the data dependency order under the ARMv8 architecture,
1698                  * for example:
1699                  *      instr01: load A
1700                  *      instr02: load B <- A
1701                  * the instr02 will always execute after instr01.
1702                  *
1703                  * To construct the data dependency ordering, we use the
1704                  * following assignment:
1705                  *      rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1706                  *                 (1u<<HNS3_RXD_VLD_B)]
1707                  * Using gcc compiler under the ARMv8 architecture, the related
1708                  * assembly code example as follows:
1709                  * note: (1u << HNS3_RXD_VLD_B) equal 0x10
1710                  *      instr01: ldr w26, [x22, #28]  --read bd_base_info
1711                  *      instr02: and w0, w26, #0x10   --calc bd_base_info & 0x10
1712                  *      instr03: sub w0, w0, #0x10    --calc (bd_base_info &
1713                  *                                            0x10) - 0x10
1714                  *      instr04: add x0, x22, x0, lsl #5 --calc copy source addr
1715                  *      instr05: ldp x2, x3, [x0]
1716                  *      instr06: stp x2, x3, [x29, #256] --copy BD's [0 ~ 15]B
1717                  *      instr07: ldp x4, x5, [x0, #16]
1718                  *      instr08: stp x4, x5, [x29, #272] --copy BD's [16 ~ 31]B
1719                  * the instr05~08 depend on x0's value, x0 depent on w26's
1720                  * value, the w26 is the bd_base_info, this form the data
1721                  * dependency ordering.
1722                  * note: if BD is valid, (bd_base_info & (1u<<HNS3_RXD_VLD_B)) -
1723                  *       (1u<<HNS3_RXD_VLD_B) will always zero, so the
1724                  *       assignment is correct.
1725                  *
1726                  * So we use the data dependency ordering instead of memory
1727                  * barrier to improve receive performance.
1728                  */
1729                 rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1730                            (1u << HNS3_RXD_VLD_B)];
1731
1732                 nmb = rte_mbuf_raw_alloc(rxq->mb_pool);
1733                 if (unlikely(nmb == NULL)) {
1734                         dev = &rte_eth_devices[rxq->port_id];
1735                         dev->data->rx_mbuf_alloc_failed++;
1736                         break;
1737                 }
1738
1739                 nb_rx_bd++;
1740                 rxe = &sw_ring[rx_id];
1741                 rx_id++;
1742                 if (unlikely(rx_id == rxq->nb_rx_desc))
1743                         rx_id = 0;
1744
1745                 rte_prefetch0(sw_ring[rx_id].mbuf);
1746                 if ((rx_id & 0x3) == 0) {
1747                         rte_prefetch0(&rx_ring[rx_id]);
1748                         rte_prefetch0(&sw_ring[rx_id]);
1749                 }
1750
1751                 rxm = rxe->mbuf;
1752                 rxe->mbuf = nmb;
1753
1754                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1755                 rxdp->rx.bd_base_info = 0;
1756                 rxdp->addr = dma_addr;
1757
1758                 /*
1759                  * Load remained descriptor data and extract necessary fields.
1760                  * Data size from buffer description may contains CRC len,
1761                  * packet len should subtract it.
1762                  */
1763                 data_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.size));
1764                 l234_info = rte_le_to_cpu_32(rxd.rx.l234_info);
1765                 ol_info = rte_le_to_cpu_32(rxd.rx.ol_info);
1766
1767                 if (first_seg == NULL) {
1768                         first_seg = rxm;
1769                         first_seg->nb_segs = 1;
1770                 } else {
1771                         first_seg->nb_segs++;
1772                         last_seg->next = rxm;
1773                 }
1774
1775                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1776                 rxm->data_len = data_len;
1777
1778                 if (!hns3_get_bit(bd_base_info, HNS3_RXD_FE_B)) {
1779                         last_seg = rxm;
1780                         continue;
1781                 }
1782
1783                 /*
1784                  * The last buffer of the received packet. packet len from
1785                  * buffer description may contains CRC len, packet len should
1786                  * subtract it, same as data len.
1787                  */
1788                 pkt_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.pkt_len));
1789                 first_seg->pkt_len = pkt_len;
1790
1791                 /*
1792                  * This is the last buffer of the received packet. If the CRC
1793                  * is not stripped by the hardware:
1794                  *  - Subtract the CRC length from the total packet length.
1795                  *  - If the last buffer only contains the whole CRC or a part
1796                  *  of it, free the mbuf associated to the last buffer. If part
1797                  *  of the CRC is also contained in the previous mbuf, subtract
1798                  *  the length of that CRC part from the data length of the
1799                  *  previous mbuf.
1800                  */
1801                 rxm->next = NULL;
1802                 if (unlikely(rxq->crc_len > 0)) {
1803                         first_seg->pkt_len -= rxq->crc_len;
1804                         recalculate_data_len(first_seg, last_seg, rxm, rxq,
1805                                 data_len);
1806                 }
1807
1808                 first_seg->port = rxq->port_id;
1809                 first_seg->hash.rss = rte_le_to_cpu_32(rxd.rx.rss_hash);
1810                 first_seg->ol_flags = PKT_RX_RSS_HASH;
1811                 if (unlikely(hns3_get_bit(bd_base_info, HNS3_RXD_LUM_B))) {
1812                         first_seg->hash.fdir.hi =
1813                                 rte_le_to_cpu_32(rxd.rx.fd_id);
1814                         first_seg->ol_flags |= PKT_RX_FDIR | PKT_RX_FDIR_ID;
1815                 }
1816
1817                 gro_size = hns3_get_field(bd_base_info, HNS3_RXD_GRO_SIZE_M,
1818                                           HNS3_RXD_GRO_SIZE_S);
1819                 if (gro_size != 0) {
1820                         first_seg->ol_flags |= PKT_RX_LRO;
1821                         first_seg->tso_segsz = gro_size;
1822                 }
1823
1824                 ret = hns3_handle_bdinfo(rxq, first_seg, bd_base_info,
1825                                          l234_info, &cksum_err);
1826                 if (unlikely(ret))
1827                         goto pkt_err;
1828
1829                 first_seg->packet_type = rxd_pkt_info_to_pkt_type(l234_info,
1830                                                                   ol_info);
1831
1832                 if (bd_base_info & BIT(HNS3_RXD_L3L4P_B))
1833                         hns3_rx_set_cksum_flag(first_seg,
1834                                                first_seg->packet_type,
1835                                                cksum_err);
1836                 hns3_rxd_to_vlan_tci(rxq, first_seg, l234_info, &rxd);
1837
1838                 rx_pkts[nb_rx++] = first_seg;
1839                 first_seg = NULL;
1840                 continue;
1841 pkt_err:
1842                 rte_pktmbuf_free(first_seg);
1843                 first_seg = NULL;
1844         }
1845
1846         rxq->next_to_clean = rx_id;
1847         rxq->pkt_first_seg = first_seg;
1848         rxq->pkt_last_seg = last_seg;
1849
1850         nb_rx_bd = nb_rx_bd + rxq->nb_rx_hold;
1851         if (nb_rx_bd > rxq->rx_free_thresh) {
1852                 hns3_clean_rx_buffers(rxq, nb_rx_bd);
1853                 nb_rx_bd = 0;
1854         }
1855         rxq->nb_rx_hold = nb_rx_bd;
1856
1857         return nb_rx;
1858 }
1859
1860 int
1861 hns3_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1862                     unsigned int socket_id, const struct rte_eth_txconf *conf)
1863 {
1864         struct hns3_adapter *hns = dev->data->dev_private;
1865         struct hns3_hw *hw = &hns->hw;
1866         struct hns3_queue_info q_info;
1867         struct hns3_tx_queue *txq;
1868         int tx_entry_len;
1869
1870         if (dev->data->dev_started) {
1871                 hns3_err(hw, "tx_queue_setup after dev_start no supported");
1872                 return -EINVAL;
1873         }
1874
1875         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1876             nb_desc % HNS3_ALIGN_RING_DESC) {
1877                 hns3_err(hw, "Number (%u) of tx descriptors is invalid",
1878                             nb_desc);
1879                 return -EINVAL;
1880         }
1881
1882         if (dev->data->tx_queues[idx] != NULL) {
1883                 hns3_tx_queue_release(dev->data->tx_queues[idx]);
1884                 dev->data->tx_queues[idx] = NULL;
1885         }
1886
1887         q_info.idx = idx;
1888         q_info.socket_id = socket_id;
1889         q_info.nb_desc = nb_desc;
1890         q_info.type = "hns3 TX queue";
1891         q_info.ring_name = "tx_ring";
1892         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1893         if (txq == NULL) {
1894                 hns3_err(hw,
1895                          "Failed to alloc mem and reserve DMA mem for tx ring!");
1896                 return -ENOMEM;
1897         }
1898
1899         txq->tx_deferred_start = conf->tx_deferred_start;
1900         tx_entry_len = sizeof(struct hns3_entry) * txq->nb_tx_desc;
1901         txq->sw_ring = rte_zmalloc_socket("hns3 TX sw ring", tx_entry_len,
1902                                           RTE_CACHE_LINE_SIZE, socket_id);
1903         if (txq->sw_ring == NULL) {
1904                 hns3_err(hw, "Failed to allocate memory for tx sw ring!");
1905                 hns3_tx_queue_release(txq);
1906                 return -ENOMEM;
1907         }
1908
1909         txq->hns = hns;
1910         txq->next_to_use = 0;
1911         txq->next_to_clean = 0;
1912         txq->tx_bd_ready = txq->nb_tx_desc - 1;
1913         txq->port_id = dev->data->port_id;
1914         txq->pvid_state = hw->port_base_vlan_cfg.state;
1915         txq->configured = true;
1916         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1917                                 idx * HNS3_TQP_REG_SIZE);
1918         txq->min_tx_pkt_len = hw->min_tx_pkt_len;
1919         txq->over_length_pkt_cnt = 0;
1920         txq->exceed_limit_bd_pkt_cnt = 0;
1921         txq->exceed_limit_bd_reassem_fail = 0;
1922         txq->unsupported_tunnel_pkt_cnt = 0;
1923         txq->queue_full_cnt = 0;
1924         txq->pkt_padding_fail_cnt = 0;
1925         rte_spinlock_lock(&hw->lock);
1926         dev->data->tx_queues[idx] = txq;
1927         rte_spinlock_unlock(&hw->lock);
1928
1929         return 0;
1930 }
1931
1932 static inline void
1933 hns3_queue_xmit(struct hns3_tx_queue *txq, uint32_t buf_num)
1934 {
1935         hns3_write_dev(txq, HNS3_RING_TX_TAIL_REG, buf_num);
1936 }
1937
1938 static void
1939 hns3_tx_free_useless_buffer(struct hns3_tx_queue *txq)
1940 {
1941         uint16_t tx_next_clean = txq->next_to_clean;
1942         uint16_t tx_next_use   = txq->next_to_use;
1943         uint16_t tx_bd_ready   = txq->tx_bd_ready;
1944         uint16_t tx_bd_max     = txq->nb_tx_desc;
1945         struct hns3_entry *tx_bak_pkt = &txq->sw_ring[tx_next_clean];
1946         struct hns3_desc *desc = &txq->tx_ring[tx_next_clean];
1947         struct rte_mbuf *mbuf;
1948
1949         while ((!hns3_get_bit(desc->tx.tp_fe_sc_vld_ra_ri, HNS3_TXD_VLD_B)) &&
1950                 tx_next_use != tx_next_clean) {
1951                 mbuf = tx_bak_pkt->mbuf;
1952                 if (mbuf) {
1953                         rte_pktmbuf_free_seg(mbuf);
1954                         tx_bak_pkt->mbuf = NULL;
1955                 }
1956
1957                 desc++;
1958                 tx_bak_pkt++;
1959                 tx_next_clean++;
1960                 tx_bd_ready++;
1961
1962                 if (tx_next_clean >= tx_bd_max) {
1963                         tx_next_clean = 0;
1964                         desc = txq->tx_ring;
1965                         tx_bak_pkt = txq->sw_ring;
1966                 }
1967         }
1968
1969         txq->next_to_clean = tx_next_clean;
1970         txq->tx_bd_ready   = tx_bd_ready;
1971 }
1972
1973 static int
1974 hns3_tso_proc_tunnel(struct hns3_desc *desc, uint64_t ol_flags,
1975                      struct rte_mbuf *rxm, uint8_t *l2_len)
1976 {
1977         uint64_t tun_flags;
1978         uint8_t ol4_len;
1979         uint32_t otmp;
1980
1981         tun_flags = ol_flags & PKT_TX_TUNNEL_MASK;
1982         if (tun_flags == 0)
1983                 return 0;
1984
1985         otmp = rte_le_to_cpu_32(desc->tx.ol_type_vlan_len_msec);
1986         switch (tun_flags) {
1987         case PKT_TX_TUNNEL_GENEVE:
1988         case PKT_TX_TUNNEL_VXLAN:
1989                 *l2_len = rxm->l2_len - RTE_ETHER_VXLAN_HLEN;
1990                 break;
1991         case PKT_TX_TUNNEL_GRE:
1992                 /*
1993                  * OL4 header size, defined in 4 Bytes, it contains outer
1994                  * L4(GRE) length and tunneling length.
1995                  */
1996                 ol4_len = hns3_get_field(otmp, HNS3_TXD_L4LEN_M,
1997                                          HNS3_TXD_L4LEN_S);
1998                 *l2_len = rxm->l2_len - (ol4_len << HNS3_L4_LEN_UNIT);
1999                 break;
2000         default:
2001                 /* For non UDP / GRE tunneling, drop the tunnel packet */
2002                 return -EINVAL;
2003         }
2004         hns3_set_field(otmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2005                        rxm->outer_l2_len >> HNS3_L2_LEN_UNIT);
2006         desc->tx.ol_type_vlan_len_msec = rte_cpu_to_le_32(otmp);
2007
2008         return 0;
2009 }
2010
2011 int
2012 hns3_config_gro(struct hns3_hw *hw, bool en)
2013 {
2014         struct hns3_cfg_gro_status_cmd *req;
2015         struct hns3_cmd_desc desc;
2016         int ret;
2017
2018         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_GRO_GENERIC_CONFIG, false);
2019         req = (struct hns3_cfg_gro_status_cmd *)desc.data;
2020
2021         req->gro_en = rte_cpu_to_le_16(en ? 1 : 0);
2022
2023         ret = hns3_cmd_send(hw, &desc, 1);
2024         if (ret)
2025                 hns3_err(hw, "%s hardware GRO failed, ret = %d",
2026                          en ? "enable" : "disable", ret);
2027
2028         return ret;
2029 }
2030
2031 int
2032 hns3_restore_gro_conf(struct hns3_hw *hw)
2033 {
2034         uint64_t offloads;
2035         bool gro_en;
2036         int ret;
2037
2038         offloads = hw->data->dev_conf.rxmode.offloads;
2039         gro_en = offloads & DEV_RX_OFFLOAD_TCP_LRO ? true : false;
2040         ret = hns3_config_gro(hw, gro_en);
2041         if (ret)
2042                 hns3_err(hw, "restore hardware GRO to %s failed, ret = %d",
2043                          gro_en ? "enabled" : "disabled", ret);
2044
2045         return ret;
2046 }
2047
2048 static inline bool
2049 hns3_pkt_is_tso(struct rte_mbuf *m)
2050 {
2051         return (m->tso_segsz != 0 && m->ol_flags & PKT_TX_TCP_SEG);
2052 }
2053
2054 static void
2055 hns3_set_tso(struct hns3_desc *desc, uint64_t ol_flags,
2056                 uint32_t paylen, struct rte_mbuf *rxm)
2057 {
2058         uint8_t l2_len = rxm->l2_len;
2059         uint32_t tmp;
2060
2061         if (!hns3_pkt_is_tso(rxm))
2062                 return;
2063
2064         if (hns3_tso_proc_tunnel(desc, ol_flags, rxm, &l2_len))
2065                 return;
2066
2067         if (paylen <= rxm->tso_segsz)
2068                 return;
2069
2070         tmp = rte_le_to_cpu_32(desc->tx.type_cs_vlan_tso_len);
2071         hns3_set_bit(tmp, HNS3_TXD_TSO_B, 1);
2072         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2073         hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S, HNS3_L4T_TCP);
2074         hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2075         hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2076                        sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2077         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2078                        l2_len >> HNS3_L2_LEN_UNIT);
2079         desc->tx.type_cs_vlan_tso_len = rte_cpu_to_le_32(tmp);
2080         desc->tx.mss = rte_cpu_to_le_16(rxm->tso_segsz);
2081 }
2082
2083 static inline void
2084 hns3_fill_per_desc(struct hns3_desc *desc, struct rte_mbuf *rxm)
2085 {
2086         desc->addr = rte_mbuf_data_iova(rxm);
2087         desc->tx.send_size = rte_cpu_to_le_16(rte_pktmbuf_data_len(rxm));
2088         desc->tx.tp_fe_sc_vld_ra_ri = rte_cpu_to_le_16(BIT(HNS3_TXD_VLD_B));
2089 }
2090
2091 static void
2092 hns3_fill_first_desc(struct hns3_tx_queue *txq, struct hns3_desc *desc,
2093                      struct rte_mbuf *rxm)
2094 {
2095         uint64_t ol_flags = rxm->ol_flags;
2096         uint32_t hdr_len;
2097         uint32_t paylen;
2098
2099         hdr_len = rxm->l2_len + rxm->l3_len + rxm->l4_len;
2100         hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2101                            rxm->outer_l2_len + rxm->outer_l3_len : 0;
2102         paylen = rxm->pkt_len - hdr_len;
2103         desc->tx.paylen = rte_cpu_to_le_32(paylen);
2104         hns3_set_tso(desc, ol_flags, paylen, rxm);
2105
2106         /*
2107          * Currently, hardware doesn't support more than two layers VLAN offload
2108          * in Tx direction based on hns3 network engine. So when the number of
2109          * VLANs in the packets represented by rxm plus the number of VLAN
2110          * offload by hardware such as PVID etc, exceeds two, the packets will
2111          * be discarded or the original VLAN of the packets will be overwitted
2112          * by hardware. When the PF PVID is enabled by calling the API function
2113          * named rte_eth_dev_set_vlan_pvid or the VF PVID is enabled by the hns3
2114          * PF kernel ether driver, the outer VLAN tag will always be the PVID.
2115          * To avoid the VLAN of Tx descriptor is overwritten by PVID, it should
2116          * be added to the position close to the IP header when PVID is enabled.
2117          */
2118         if (!txq->pvid_state && ol_flags & (PKT_TX_VLAN_PKT |
2119                                 PKT_TX_QINQ_PKT)) {
2120                 desc->tx.ol_type_vlan_len_msec |=
2121                                 rte_cpu_to_le_32(BIT(HNS3_TXD_OVLAN_B));
2122                 if (ol_flags & PKT_TX_QINQ_PKT)
2123                         desc->tx.outer_vlan_tag =
2124                                         rte_cpu_to_le_16(rxm->vlan_tci_outer);
2125                 else
2126                         desc->tx.outer_vlan_tag =
2127                                         rte_cpu_to_le_16(rxm->vlan_tci);
2128         }
2129
2130         if (ol_flags & PKT_TX_QINQ_PKT ||
2131             ((ol_flags & PKT_TX_VLAN_PKT) && txq->pvid_state)) {
2132                 desc->tx.type_cs_vlan_tso_len |=
2133                                         rte_cpu_to_le_32(BIT(HNS3_TXD_VLAN_B));
2134                 desc->tx.vlan_tag = rte_cpu_to_le_16(rxm->vlan_tci);
2135         }
2136 }
2137
2138 static int
2139 hns3_tx_alloc_mbufs(struct hns3_tx_queue *txq, struct rte_mempool *mb_pool,
2140                     uint16_t nb_new_buf, struct rte_mbuf **alloc_mbuf)
2141 {
2142         struct rte_mbuf *new_mbuf = NULL;
2143         struct rte_eth_dev *dev;
2144         struct rte_mbuf *temp;
2145         struct hns3_hw *hw;
2146         uint16_t i;
2147
2148         /* Allocate enough mbufs */
2149         for (i = 0; i < nb_new_buf; i++) {
2150                 temp = rte_pktmbuf_alloc(mb_pool);
2151                 if (unlikely(temp == NULL)) {
2152                         dev = &rte_eth_devices[txq->port_id];
2153                         hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2154                         hns3_err(hw, "Failed to alloc TX mbuf port_id=%d,"
2155                                      "queue_id=%d in reassemble tx pkts.",
2156                                      txq->port_id, txq->queue_id);
2157                         rte_pktmbuf_free(new_mbuf);
2158                         return -ENOMEM;
2159                 }
2160                 temp->next = new_mbuf;
2161                 new_mbuf = temp;
2162         }
2163
2164         if (new_mbuf == NULL)
2165                 return -ENOMEM;
2166
2167         new_mbuf->nb_segs = nb_new_buf;
2168         *alloc_mbuf = new_mbuf;
2169
2170         return 0;
2171 }
2172
2173 static inline void
2174 hns3_pktmbuf_copy_hdr(struct rte_mbuf *new_pkt, struct rte_mbuf *old_pkt)
2175 {
2176         new_pkt->ol_flags = old_pkt->ol_flags;
2177         new_pkt->pkt_len = rte_pktmbuf_pkt_len(old_pkt);
2178         new_pkt->outer_l2_len = old_pkt->outer_l2_len;
2179         new_pkt->outer_l3_len = old_pkt->outer_l3_len;
2180         new_pkt->l2_len = old_pkt->l2_len;
2181         new_pkt->l3_len = old_pkt->l3_len;
2182         new_pkt->l4_len = old_pkt->l4_len;
2183         new_pkt->vlan_tci_outer = old_pkt->vlan_tci_outer;
2184         new_pkt->vlan_tci = old_pkt->vlan_tci;
2185 }
2186
2187 static int
2188 hns3_reassemble_tx_pkts(void *tx_queue, struct rte_mbuf *tx_pkt,
2189                         struct rte_mbuf **new_pkt)
2190 {
2191         struct hns3_tx_queue *txq = tx_queue;
2192         struct rte_mempool *mb_pool;
2193         struct rte_mbuf *new_mbuf;
2194         struct rte_mbuf *temp_new;
2195         struct rte_mbuf *temp;
2196         uint16_t last_buf_len;
2197         uint16_t nb_new_buf;
2198         uint16_t buf_size;
2199         uint16_t buf_len;
2200         uint16_t len_s;
2201         uint16_t len_d;
2202         uint16_t len;
2203         uint16_t i;
2204         int ret;
2205         char *s;
2206         char *d;
2207
2208         mb_pool = tx_pkt->pool;
2209         buf_size = tx_pkt->buf_len - RTE_PKTMBUF_HEADROOM;
2210         nb_new_buf = (rte_pktmbuf_pkt_len(tx_pkt) - 1) / buf_size + 1;
2211         if (nb_new_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)
2212                 return -EINVAL;
2213
2214         last_buf_len = rte_pktmbuf_pkt_len(tx_pkt) % buf_size;
2215         if (last_buf_len == 0)
2216                 last_buf_len = buf_size;
2217
2218         /* Allocate enough mbufs */
2219         ret = hns3_tx_alloc_mbufs(txq, mb_pool, nb_new_buf, &new_mbuf);
2220         if (ret)
2221                 return ret;
2222
2223         /* Copy the original packet content to the new mbufs */
2224         temp = tx_pkt;
2225         s = rte_pktmbuf_mtod(temp, char *);
2226         len_s = rte_pktmbuf_data_len(temp);
2227         temp_new = new_mbuf;
2228         for (i = 0; i < nb_new_buf; i++) {
2229                 d = rte_pktmbuf_mtod(temp_new, char *);
2230                 if (i < nb_new_buf - 1)
2231                         buf_len = buf_size;
2232                 else
2233                         buf_len = last_buf_len;
2234                 len_d = buf_len;
2235
2236                 while (len_d) {
2237                         len = RTE_MIN(len_s, len_d);
2238                         memcpy(d, s, len);
2239                         s = s + len;
2240                         d = d + len;
2241                         len_d = len_d - len;
2242                         len_s = len_s - len;
2243
2244                         if (len_s == 0) {
2245                                 temp = temp->next;
2246                                 if (temp == NULL)
2247                                         break;
2248                                 s = rte_pktmbuf_mtod(temp, char *);
2249                                 len_s = rte_pktmbuf_data_len(temp);
2250                         }
2251                 }
2252
2253                 temp_new->data_len = buf_len;
2254                 temp_new = temp_new->next;
2255         }
2256         hns3_pktmbuf_copy_hdr(new_mbuf, tx_pkt);
2257
2258         /* free original mbufs */
2259         rte_pktmbuf_free(tx_pkt);
2260
2261         *new_pkt = new_mbuf;
2262
2263         return 0;
2264 }
2265
2266 static void
2267 hns3_parse_outer_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec)
2268 {
2269         uint32_t tmp = *ol_type_vlan_len_msec;
2270
2271         /* (outer) IP header type */
2272         if (ol_flags & PKT_TX_OUTER_IPV4) {
2273                 /* OL3 header size, defined in 4 bytes */
2274                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2275                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2276                 if (ol_flags & PKT_TX_OUTER_IP_CKSUM)
2277                         hns3_set_field(tmp, HNS3_TXD_OL3T_M,
2278                                        HNS3_TXD_OL3T_S, HNS3_OL3T_IPV4_CSUM);
2279                 else
2280                         hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2281                                        HNS3_OL3T_IPV4_NO_CSUM);
2282         } else if (ol_flags & PKT_TX_OUTER_IPV6) {
2283                 hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2284                                HNS3_OL3T_IPV6);
2285                 /* OL3 header size, defined in 4 bytes */
2286                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2287                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2288         }
2289
2290         *ol_type_vlan_len_msec = tmp;
2291 }
2292
2293 static int
2294 hns3_parse_inner_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec,
2295                         struct rte_net_hdr_lens *hdr_lens)
2296 {
2297         uint32_t tmp = *ol_type_vlan_len_msec;
2298         uint8_t l4_len;
2299
2300         /* OL2 header size, defined in 2 bytes */
2301         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2302                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2303
2304         /* L4TUNT: L4 Tunneling Type */
2305         switch (ol_flags & PKT_TX_TUNNEL_MASK) {
2306         case PKT_TX_TUNNEL_GENEVE:
2307         case PKT_TX_TUNNEL_VXLAN:
2308                 /* MAC in UDP tunnelling packet, include VxLAN */
2309                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2310                                HNS3_TUN_MAC_IN_UDP);
2311                 /*
2312                  * OL4 header size, defined in 4 Bytes, it contains outer
2313                  * L4(UDP) length and tunneling length.
2314                  */
2315                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2316                                (uint8_t)RTE_ETHER_VXLAN_HLEN >>
2317                                HNS3_L4_LEN_UNIT);
2318                 break;
2319         case PKT_TX_TUNNEL_GRE:
2320                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2321                                HNS3_TUN_NVGRE);
2322                 /*
2323                  * OL4 header size, defined in 4 Bytes, it contains outer
2324                  * L4(GRE) length and tunneling length.
2325                  */
2326                 l4_len = hdr_lens->l4_len + hdr_lens->tunnel_len;
2327                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2328                                l4_len >> HNS3_L4_LEN_UNIT);
2329                 break;
2330         default:
2331                 /* For non UDP / GRE tunneling, drop the tunnel packet */
2332                 return -EINVAL;
2333         }
2334
2335         *ol_type_vlan_len_msec = tmp;
2336
2337         return 0;
2338 }
2339
2340 static int
2341 hns3_parse_tunneling_params(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2342                             uint64_t ol_flags,
2343                             struct rte_net_hdr_lens *hdr_lens)
2344 {
2345         struct hns3_desc *tx_ring = txq->tx_ring;
2346         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2347         uint32_t value = 0;
2348         int ret;
2349
2350         hns3_parse_outer_params(ol_flags, &value);
2351         ret = hns3_parse_inner_params(ol_flags, &value, hdr_lens);
2352         if (ret)
2353                 return -EINVAL;
2354
2355         desc->tx.ol_type_vlan_len_msec |= rte_cpu_to_le_32(value);
2356
2357         return 0;
2358 }
2359
2360 static void
2361 hns3_parse_l3_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2362 {
2363         uint32_t tmp;
2364
2365         /* Enable L3 checksum offloads */
2366         if (ol_flags & PKT_TX_IPV4) {
2367                 tmp = *type_cs_vlan_tso_len;
2368                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2369                                HNS3_L3T_IPV4);
2370                 /* inner(/normal) L3 header size, defined in 4 bytes */
2371                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2372                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2373                 if (ol_flags & PKT_TX_IP_CKSUM)
2374                         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2375                 *type_cs_vlan_tso_len = tmp;
2376         } else if (ol_flags & PKT_TX_IPV6) {
2377                 tmp = *type_cs_vlan_tso_len;
2378                 /* L3T, IPv6 don't do checksum */
2379                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2380                                HNS3_L3T_IPV6);
2381                 /* inner(/normal) L3 header size, defined in 4 bytes */
2382                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2383                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2384                 *type_cs_vlan_tso_len = tmp;
2385         }
2386 }
2387
2388 static void
2389 hns3_parse_l4_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2390 {
2391         uint32_t tmp;
2392
2393         /* Enable L4 checksum offloads */
2394         switch (ol_flags & PKT_TX_L4_MASK) {
2395         case PKT_TX_TCP_CKSUM:
2396                 tmp = *type_cs_vlan_tso_len;
2397                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2398                                HNS3_L4T_TCP);
2399                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2400                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2401                                sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2402                 *type_cs_vlan_tso_len = tmp;
2403                 break;
2404         case PKT_TX_UDP_CKSUM:
2405                 tmp = *type_cs_vlan_tso_len;
2406                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2407                                HNS3_L4T_UDP);
2408                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2409                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2410                                sizeof(struct rte_udp_hdr) >> HNS3_L4_LEN_UNIT);
2411                 *type_cs_vlan_tso_len = tmp;
2412                 break;
2413         case PKT_TX_SCTP_CKSUM:
2414                 tmp = *type_cs_vlan_tso_len;
2415                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2416                                HNS3_L4T_SCTP);
2417                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2418                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2419                                sizeof(struct rte_sctp_hdr) >> HNS3_L4_LEN_UNIT);
2420                 *type_cs_vlan_tso_len = tmp;
2421                 break;
2422         default:
2423                 break;
2424         }
2425 }
2426
2427 static void
2428 hns3_txd_enable_checksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2429                          uint64_t ol_flags)
2430 {
2431         struct hns3_desc *tx_ring = txq->tx_ring;
2432         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2433         uint32_t value = 0;
2434
2435         /* inner(/normal) L2 header size, defined in 2 bytes */
2436         hns3_set_field(value, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2437                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2438
2439         hns3_parse_l3_cksum_params(ol_flags, &value);
2440         hns3_parse_l4_cksum_params(ol_flags, &value);
2441
2442         desc->tx.type_cs_vlan_tso_len |= rte_cpu_to_le_32(value);
2443 }
2444
2445 static bool
2446 hns3_pkt_need_linearized(struct rte_mbuf *tx_pkts, uint32_t bd_num)
2447 {
2448         struct rte_mbuf *m_first = tx_pkts;
2449         struct rte_mbuf *m_last = tx_pkts;
2450         uint32_t tot_len = 0;
2451         uint32_t hdr_len;
2452         uint32_t i;
2453
2454         /*
2455          * Hardware requires that the sum of the data length of every 8
2456          * consecutive buffers is greater than MSS in hns3 network engine.
2457          * We simplify it by ensuring pkt_headlen + the first 8 consecutive
2458          * frags greater than gso header len + mss, and the remaining 7
2459          * consecutive frags greater than MSS except the last 7 frags.
2460          */
2461         if (bd_num <= HNS3_MAX_NON_TSO_BD_PER_PKT)
2462                 return false;
2463
2464         for (i = 0; m_last && i < HNS3_MAX_NON_TSO_BD_PER_PKT - 1;
2465              i++, m_last = m_last->next)
2466                 tot_len += m_last->data_len;
2467
2468         if (!m_last)
2469                 return true;
2470
2471         /* ensure the first 8 frags is greater than mss + header */
2472         hdr_len = tx_pkts->l2_len + tx_pkts->l3_len + tx_pkts->l4_len;
2473         hdr_len += (tx_pkts->ol_flags & PKT_TX_TUNNEL_MASK) ?
2474                    tx_pkts->outer_l2_len + tx_pkts->outer_l3_len : 0;
2475         if (tot_len + m_last->data_len < tx_pkts->tso_segsz + hdr_len)
2476                 return true;
2477
2478         /*
2479          * ensure the sum of the data length of every 7 consecutive buffer
2480          * is greater than mss except the last one.
2481          */
2482         for (i = 0; m_last && i < bd_num - HNS3_MAX_NON_TSO_BD_PER_PKT; i++) {
2483                 tot_len -= m_first->data_len;
2484                 tot_len += m_last->data_len;
2485
2486                 if (tot_len < tx_pkts->tso_segsz)
2487                         return true;
2488
2489                 m_first = m_first->next;
2490                 m_last = m_last->next;
2491         }
2492
2493         return false;
2494 }
2495
2496 static void
2497 hns3_outer_header_cksum_prepare(struct rte_mbuf *m)
2498 {
2499         uint64_t ol_flags = m->ol_flags;
2500         struct rte_ipv4_hdr *ipv4_hdr;
2501         struct rte_udp_hdr *udp_hdr;
2502         uint32_t paylen, hdr_len;
2503
2504         if (!(ol_flags & (PKT_TX_OUTER_IPV4 | PKT_TX_OUTER_IPV6)))
2505                 return;
2506
2507         if (ol_flags & PKT_TX_IPV4) {
2508                 ipv4_hdr = rte_pktmbuf_mtod_offset(m, struct rte_ipv4_hdr *,
2509                                                    m->outer_l2_len);
2510
2511                 if (ol_flags & PKT_TX_IP_CKSUM)
2512                         ipv4_hdr->hdr_checksum = 0;
2513         }
2514
2515         if ((ol_flags & PKT_TX_L4_MASK) == PKT_TX_UDP_CKSUM &&
2516             ol_flags & PKT_TX_TCP_SEG) {
2517                 hdr_len = m->l2_len + m->l3_len + m->l4_len;
2518                 hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2519                                 m->outer_l2_len + m->outer_l3_len : 0;
2520                 paylen = m->pkt_len - hdr_len;
2521                 if (paylen <= m->tso_segsz)
2522                         return;
2523                 udp_hdr = rte_pktmbuf_mtod_offset(m, struct rte_udp_hdr *,
2524                                                   m->outer_l2_len +
2525                                                   m->outer_l3_len);
2526                 udp_hdr->dgram_cksum = 0;
2527         }
2528 }
2529
2530 static int
2531 hns3_check_tso_pkt_valid(struct rte_mbuf *m)
2532 {
2533         uint32_t tmp_data_len_sum = 0;
2534         uint16_t nb_buf = m->nb_segs;
2535         uint32_t paylen, hdr_len;
2536         struct rte_mbuf *m_seg;
2537         int i;
2538
2539         if (nb_buf > HNS3_MAX_TSO_BD_PER_PKT)
2540                 return -EINVAL;
2541
2542         hdr_len = m->l2_len + m->l3_len + m->l4_len;
2543         hdr_len += (m->ol_flags & PKT_TX_TUNNEL_MASK) ?
2544                         m->outer_l2_len + m->outer_l3_len : 0;
2545         if (hdr_len > HNS3_MAX_TSO_HDR_SIZE)
2546                 return -EINVAL;
2547
2548         paylen = m->pkt_len - hdr_len;
2549         if (paylen > HNS3_MAX_BD_PAYLEN)
2550                 return -EINVAL;
2551
2552         /*
2553          * The TSO header (include outer and inner L2, L3 and L4 header)
2554          * should be provided by three descriptors in maximum in hns3 network
2555          * engine.
2556          */
2557         m_seg = m;
2558         for (i = 0; m_seg != NULL && i < HNS3_MAX_TSO_HDR_BD_NUM && i < nb_buf;
2559              i++, m_seg = m_seg->next) {
2560                 tmp_data_len_sum += m_seg->data_len;
2561         }
2562
2563         if (hdr_len > tmp_data_len_sum)
2564                 return -EINVAL;
2565
2566         return 0;
2567 }
2568
2569 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2570 static inline int
2571 hns3_vld_vlan_chk(struct hns3_tx_queue *txq, struct rte_mbuf *m)
2572 {
2573         struct rte_ether_hdr *eh;
2574         struct rte_vlan_hdr *vh;
2575
2576         if (!txq->pvid_state)
2577                 return 0;
2578
2579         /*
2580          * Due to hardware limitations, we only support two-layer VLAN hardware
2581          * offload in Tx direction based on hns3 network engine, so when PVID is
2582          * enabled, QinQ insert is no longer supported.
2583          * And when PVID is enabled, in the following two cases:
2584          *  i) packets with more than two VLAN tags.
2585          *  ii) packets with one VLAN tag while the hardware VLAN insert is
2586          *      enabled.
2587          * The packets will be regarded as abnormal packets and discarded by
2588          * hardware in Tx direction. For debugging purposes, a validation check
2589          * for these types of packets is added to the '.tx_pkt_prepare' ops
2590          * implementation function named hns3_prep_pkts to inform users that
2591          * these packets will be discarded.
2592          */
2593         if (m->ol_flags & PKT_TX_QINQ_PKT)
2594                 return -EINVAL;
2595
2596         eh = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
2597         if (eh->ether_type == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN)) {
2598                 if (m->ol_flags & PKT_TX_VLAN_PKT)
2599                         return -EINVAL;
2600
2601                 /* Ensure the incoming packet is not a QinQ packet */
2602                 vh = (struct rte_vlan_hdr *)(eh + 1);
2603                 if (vh->eth_proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN))
2604                         return -EINVAL;
2605         }
2606
2607         return 0;
2608 }
2609 #endif
2610
2611 uint16_t
2612 hns3_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
2613                uint16_t nb_pkts)
2614 {
2615         struct rte_mbuf *m;
2616         uint16_t i;
2617         int ret;
2618
2619         for (i = 0; i < nb_pkts; i++) {
2620                 m = tx_pkts[i];
2621
2622                 if (hns3_pkt_is_tso(m) &&
2623                     (hns3_pkt_need_linearized(m, m->nb_segs) ||
2624                      hns3_check_tso_pkt_valid(m))) {
2625                         rte_errno = EINVAL;
2626                         return i;
2627                 }
2628
2629 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2630                 ret = rte_validate_tx_offload(m);
2631                 if (ret != 0) {
2632                         rte_errno = -ret;
2633                         return i;
2634                 }
2635
2636                 if (hns3_vld_vlan_chk(tx_queue, m)) {
2637                         rte_errno = EINVAL;
2638                         return i;
2639                 }
2640 #endif
2641                 ret = rte_net_intel_cksum_prepare(m);
2642                 if (ret != 0) {
2643                         rte_errno = -ret;
2644                         return i;
2645                 }
2646
2647                 hns3_outer_header_cksum_prepare(m);
2648         }
2649
2650         return i;
2651 }
2652
2653 static int
2654 hns3_parse_cksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2655                  const struct rte_mbuf *m, struct rte_net_hdr_lens *hdr_lens)
2656 {
2657         /* Fill in tunneling parameters if necessary */
2658         if (m->ol_flags & PKT_TX_TUNNEL_MASK) {
2659                 (void)rte_net_get_ptype(m, hdr_lens, RTE_PTYPE_ALL_MASK);
2660                 if (hns3_parse_tunneling_params(txq, tx_desc_id, m->ol_flags,
2661                                                 hdr_lens)) {
2662                         txq->unsupported_tunnel_pkt_cnt++;
2663                         return -EINVAL;
2664                 }
2665         }
2666         /* Enable checksum offloading */
2667         if (m->ol_flags & HNS3_TX_CKSUM_OFFLOAD_MASK)
2668                 hns3_txd_enable_checksum(txq, tx_desc_id, m->ol_flags);
2669
2670         return 0;
2671 }
2672
2673 static int
2674 hns3_check_non_tso_pkt(uint16_t nb_buf, struct rte_mbuf **m_seg,
2675                       struct rte_mbuf *tx_pkt, struct hns3_tx_queue *txq)
2676 {
2677         struct rte_mbuf *new_pkt;
2678         int ret;
2679
2680         if (hns3_pkt_is_tso(*m_seg))
2681                 return 0;
2682
2683         /*
2684          * If packet length is greater than HNS3_MAX_FRAME_LEN
2685          * driver support, the packet will be ignored.
2686          */
2687         if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) > HNS3_MAX_FRAME_LEN)) {
2688                 txq->over_length_pkt_cnt++;
2689                 return -EINVAL;
2690         }
2691
2692         if (unlikely(nb_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)) {
2693                 txq->exceed_limit_bd_pkt_cnt++;
2694                 ret = hns3_reassemble_tx_pkts(txq, tx_pkt, &new_pkt);
2695                 if (ret) {
2696                         txq->exceed_limit_bd_reassem_fail++;
2697                         return ret;
2698                 }
2699                 *m_seg = new_pkt;
2700         }
2701
2702         return 0;
2703 }
2704
2705 uint16_t
2706 hns3_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2707 {
2708         struct rte_net_hdr_lens hdr_lens = {0};
2709         struct hns3_tx_queue *txq = tx_queue;
2710         struct hns3_entry *tx_bak_pkt;
2711         struct hns3_desc *tx_ring;
2712         struct rte_mbuf *tx_pkt;
2713         struct rte_mbuf *m_seg;
2714         struct hns3_desc *desc;
2715         uint32_t nb_hold = 0;
2716         uint16_t tx_next_use;
2717         uint16_t tx_pkt_num;
2718         uint16_t tx_bd_max;
2719         uint16_t nb_buf;
2720         uint16_t nb_tx;
2721         uint16_t i;
2722
2723         /* free useless buffer */
2724         hns3_tx_free_useless_buffer(txq);
2725
2726         tx_next_use   = txq->next_to_use;
2727         tx_bd_max     = txq->nb_tx_desc;
2728         tx_pkt_num = nb_pkts;
2729         tx_ring = txq->tx_ring;
2730
2731         /* send packets */
2732         tx_bak_pkt = &txq->sw_ring[tx_next_use];
2733         for (nb_tx = 0; nb_tx < tx_pkt_num; nb_tx++) {
2734                 tx_pkt = *tx_pkts++;
2735
2736                 nb_buf = tx_pkt->nb_segs;
2737
2738                 if (nb_buf > txq->tx_bd_ready) {
2739                         txq->queue_full_cnt++;
2740                         if (nb_tx == 0)
2741                                 return 0;
2742
2743                         goto end_of_tx;
2744                 }
2745
2746                 /*
2747                  * If packet length is less than minimum packet length supported
2748                  * by hardware in Tx direction, driver need to pad it to avoid
2749                  * error.
2750                  */
2751                 if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) <
2752                                                 txq->min_tx_pkt_len)) {
2753                         uint16_t add_len;
2754                         char *appended;
2755
2756                         add_len = txq->min_tx_pkt_len -
2757                                          rte_pktmbuf_pkt_len(tx_pkt);
2758                         appended = rte_pktmbuf_append(tx_pkt, add_len);
2759                         if (appended == NULL) {
2760                                 txq->pkt_padding_fail_cnt++;
2761                                 break;
2762                         }
2763
2764                         memset(appended, 0, add_len);
2765                 }
2766
2767                 m_seg = tx_pkt;
2768
2769                 if (hns3_check_non_tso_pkt(nb_buf, &m_seg, tx_pkt, txq))
2770                         goto end_of_tx;
2771
2772                 if (hns3_parse_cksum(txq, tx_next_use, m_seg, &hdr_lens))
2773                         goto end_of_tx;
2774
2775                 i = 0;
2776                 desc = &tx_ring[tx_next_use];
2777
2778                 /*
2779                  * If the packet is divided into multiple Tx Buffer Descriptors,
2780                  * only need to fill vlan, paylen and tso into the first Tx
2781                  * Buffer Descriptor.
2782                  */
2783                 hns3_fill_first_desc(txq, desc, m_seg);
2784
2785                 do {
2786                         desc = &tx_ring[tx_next_use];
2787                         /*
2788                          * Fill valid bits, DMA address and data length for each
2789                          * Tx Buffer Descriptor.
2790                          */
2791                         hns3_fill_per_desc(desc, m_seg);
2792                         tx_bak_pkt->mbuf = m_seg;
2793                         m_seg = m_seg->next;
2794                         tx_next_use++;
2795                         tx_bak_pkt++;
2796                         if (tx_next_use >= tx_bd_max) {
2797                                 tx_next_use = 0;
2798                                 tx_bak_pkt = txq->sw_ring;
2799                         }
2800
2801                         i++;
2802                 } while (m_seg != NULL);
2803
2804                 /* Add end flag for the last Tx Buffer Descriptor */
2805                 desc->tx.tp_fe_sc_vld_ra_ri |=
2806                                  rte_cpu_to_le_16(BIT(HNS3_TXD_FE_B));
2807
2808                 nb_hold += i;
2809                 txq->next_to_use = tx_next_use;
2810                 txq->tx_bd_ready -= i;
2811         }
2812
2813 end_of_tx:
2814
2815         if (likely(nb_tx))
2816                 hns3_queue_xmit(txq, nb_hold);
2817
2818         return nb_tx;
2819 }
2820
2821 static uint16_t
2822 hns3_dummy_rxtx_burst(void *dpdk_txq __rte_unused,
2823                       struct rte_mbuf **pkts __rte_unused,
2824                       uint16_t pkts_n __rte_unused)
2825 {
2826         return 0;
2827 }
2828
2829 void hns3_set_rxtx_function(struct rte_eth_dev *eth_dev)
2830 {
2831         struct hns3_adapter *hns = eth_dev->data->dev_private;
2832
2833         if (hns->hw.adapter_state == HNS3_NIC_STARTED &&
2834             rte_atomic16_read(&hns->hw.reset.resetting) == 0) {
2835                 eth_dev->rx_pkt_burst = hns3_recv_pkts;
2836                 eth_dev->tx_pkt_burst = hns3_xmit_pkts;
2837                 eth_dev->tx_pkt_prepare = hns3_prep_pkts;
2838         } else {
2839                 eth_dev->rx_pkt_burst = hns3_dummy_rxtx_burst;
2840                 eth_dev->tx_pkt_burst = hns3_dummy_rxtx_burst;
2841                 eth_dev->tx_pkt_prepare = hns3_dummy_rxtx_burst;
2842         }
2843 }
2844
2845 void
2846 hns3_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
2847                   struct rte_eth_rxq_info *qinfo)
2848 {
2849         struct hns3_rx_queue *rxq = dev->data->rx_queues[queue_id];
2850
2851         qinfo->mp = rxq->mb_pool;
2852         qinfo->nb_desc = rxq->nb_rx_desc;
2853         qinfo->scattered_rx = dev->data->scattered_rx;
2854
2855         /*
2856          * If there are no available Rx buffer descriptors, incoming packets
2857          * are always dropped by hardware based on hns3 network engine.
2858          */
2859         qinfo->conf.rx_drop_en = 1;
2860         qinfo->conf.offloads = dev->data->dev_conf.rxmode.offloads;
2861         qinfo->conf.rx_free_thresh = rxq->rx_free_thresh;
2862         qinfo->conf.rx_deferred_start = rxq->rx_deferred_start;
2863 }
2864
2865 void
2866 hns3_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
2867                   struct rte_eth_txq_info *qinfo)
2868 {
2869         struct hns3_tx_queue *txq = dev->data->tx_queues[queue_id];
2870
2871         qinfo->nb_desc = txq->nb_tx_desc;
2872         qinfo->conf.offloads = dev->data->dev_conf.txmode.offloads;
2873         qinfo->conf.tx_deferred_start = txq->tx_deferred_start;
2874 }