drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #ifndef _I40E_ADMINQ_CMD_H_
   6 #define _I40E_ADMINQ_CMD_H_
   7
   8 /* This header file defines the i40e Admin Queue commands and is shared between
   9  * i40e Firmware and Software.
  10  *
  11  * This file needs to comply with the Linux Kernel coding style.
  12  */
  13
  14 #define I40E_FW_API_VERSION_MAJOR       0x0001
  15 #define I40E_FW_API_VERSION_MINOR_X722  0x000A
  16 #define I40E_FW_API_VERSION_MINOR_X710  0x000A
  17
  18 #define I40E_FW_MINOR_VERSION(_h) ((_h)->mac.type == I40E_MAC_XL710 ? \
  19                                         I40E_FW_API_VERSION_MINOR_X710 : \
  20                                         I40E_FW_API_VERSION_MINOR_X722)
  21
  22 /* API version 1.7 implements additional link and PHY-specific APIs  */
  23 #define I40E_MINOR_VER_GET_LINK_INFO_XL710 0x0007
  24 /* API version 1.9 for X722 implements additional link and PHY-specific APIs */
  25 #define I40E_MINOR_VER_GET_LINK_INFO_X722 0x0009
  26 /* API version 1.6 for X722 devices adds ability to stop FW LLDP agent */
  27 #define I40E_MINOR_VER_FW_LLDP_STOPPABLE_X722 0x0006
  28
  29 struct i40e_aq_desc {
  30         __le16 flags;
  31         __le16 opcode;
  32         __le16 datalen;
  33         __le16 retval;
  34         __le32 cookie_high;
  35         __le32 cookie_low;
  36         union {
  37                 struct {
  38                         __le32 param0;
  39                         __le32 param1;
  40                         __le32 param2;
  41                         __le32 param3;
  42                 } internal;
  43                 struct {
  44                         __le32 param0;
  45                         __le32 param1;
  46                         __le32 addr_high;
  47                         __le32 addr_low;
  48                 } external;
  49                 u8 raw[16];
  50         } params;
  51 };
  52
  53 /* Flags sub-structure
  54  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  55  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  56  */
  57
  58 /* command flags and offsets*/
  59 #define I40E_AQ_FLAG_DD_SHIFT   0
  60 #define I40E_AQ_FLAG_CMP_SHIFT  1
  61 #define I40E_AQ_FLAG_ERR_SHIFT  2
  62 #define I40E_AQ_FLAG_VFE_SHIFT  3
  63 #define I40E_AQ_FLAG_LB_SHIFT   9
  64 #define I40E_AQ_FLAG_RD_SHIFT   10
  65 #define I40E_AQ_FLAG_VFC_SHIFT  11
  66 #define I40E_AQ_FLAG_BUF_SHIFT  12
  67 #define I40E_AQ_FLAG_SI_SHIFT   13
  68 #define I40E_AQ_FLAG_EI_SHIFT   14
  69 #define I40E_AQ_FLAG_FE_SHIFT   15
  70
  71 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  72 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  73 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  74 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  75 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  76 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  77 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  78 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  79 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  80 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  81 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  82
  83 /* error codes */
  84 enum i40e_admin_queue_err {
  85         I40E_AQ_RC_OK           = 0,  /* success */
  86         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
  87         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
  88         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
  89         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
  90         I40E_AQ_RC_EIO          = 5,  /* I/O error */
  91         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
  92         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
  93         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
  94         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
  95         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
  96         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
  97         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
  98         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
  99         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 100         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 101         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 102         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 103         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 104         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 105         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 106         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 107         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 108 };
 109
 110 /* Admin Queue command opcodes */
 111 enum i40e_admin_queue_opc {
 112         /* aq commands */
 113         i40e_aqc_opc_get_version        = 0x0001,
 114         i40e_aqc_opc_driver_version     = 0x0002,
 115         i40e_aqc_opc_queue_shutdown     = 0x0003,
 116         i40e_aqc_opc_set_pf_context     = 0x0004,
 117
 118         /* resource ownership */
 119         i40e_aqc_opc_request_resource   = 0x0008,
 120         i40e_aqc_opc_release_resource   = 0x0009,
 121
 122         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 123         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 124
 125         /* Proxy commands */
 126         i40e_aqc_opc_set_proxy_config           = 0x0104,
 127         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 128
 129         /* LAA */
 130         i40e_aqc_opc_mac_address_read   = 0x0107,
 131         i40e_aqc_opc_mac_address_write  = 0x0108,
 132
 133         /* PXE */
 134         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 135
 136         /* WoL commands */
 137         i40e_aqc_opc_set_wol_filter     = 0x0120,
 138         i40e_aqc_opc_get_wake_reason    = 0x0121,
 139         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 140
 141         /* internal switch commands */
 142         i40e_aqc_opc_get_switch_config          = 0x0200,
 143         i40e_aqc_opc_add_statistics             = 0x0201,
 144         i40e_aqc_opc_remove_statistics          = 0x0202,
 145         i40e_aqc_opc_set_port_parameters        = 0x0203,
 146         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 147         i40e_aqc_opc_set_switch_config          = 0x0205,
 148         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 149         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 150
 151         i40e_aqc_opc_add_vsi                    = 0x0210,
 152         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 153         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 154
 155         i40e_aqc_opc_add_pv                     = 0x0220,
 156         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 157         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 158
 159         i40e_aqc_opc_add_veb                    = 0x0230,
 160         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 161         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 162
 163         i40e_aqc_opc_delete_element             = 0x0243,
 164
 165         i40e_aqc_opc_add_macvlan                = 0x0250,
 166         i40e_aqc_opc_remove_macvlan             = 0x0251,
 167         i40e_aqc_opc_add_vlan                   = 0x0252,
 168         i40e_aqc_opc_remove_vlan                = 0x0253,
 169         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 170         i40e_aqc_opc_add_tag                    = 0x0255,
 171         i40e_aqc_opc_remove_tag                 = 0x0256,
 172         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 173         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 174         i40e_aqc_opc_update_tag                 = 0x0259,
 175         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 176         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 177         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 178         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 179         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 180         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 181
 182         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 183         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 184
 185         /* Dynamic Device Personalization */
 186         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 187         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 188
 189         /* DCB commands */
 190         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 191         i40e_aqc_opc_dcb_updated        = 0x0302,
 192         i40e_aqc_opc_set_dcb_parameters = 0x0303,
 193
 194         /* TX scheduler */
 195         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 196         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 197         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 198         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 199         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 200         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 201
 202         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 203         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 204         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 205         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 206         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 207         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 208         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 209         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 210         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 211         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 212         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 213         /* hmc */
 214         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 215         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 216
 217         /* phy commands*/
 218         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 219         i40e_aqc_opc_set_phy_config             = 0x0601,
 220         i40e_aqc_opc_set_mac_config             = 0x0603,
 221         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 222         i40e_aqc_opc_get_link_status            = 0x0607,
 223         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 224         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 225         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 226         i40e_aqc_opc_get_partner_advt           = 0x0616,
 227         i40e_aqc_opc_set_lb_modes               = 0x0618,
 228         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 229         i40e_aqc_opc_set_phy_debug              = 0x0622,
 230         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 231         i40e_aqc_opc_run_phy_activity           = 0x0626,
 232         i40e_aqc_opc_set_phy_register           = 0x0628,
 233         i40e_aqc_opc_get_phy_register           = 0x0629,
 234
 235         /* NVM commands */
 236         i40e_aqc_opc_nvm_read                   = 0x0701,
 237         i40e_aqc_opc_nvm_erase                  = 0x0702,
 238         i40e_aqc_opc_nvm_update                 = 0x0703,
 239         i40e_aqc_opc_nvm_config_read            = 0x0704,
 240         i40e_aqc_opc_nvm_config_write           = 0x0705,
 241         i40e_aqc_opc_nvm_progress               = 0x0706,
 242         i40e_aqc_opc_oem_post_update            = 0x0720,
 243         i40e_aqc_opc_thermal_sensor             = 0x0721,
 244
 245         /* virtualization commands */
 246         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 247         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 248         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 249
 250         /* alternate structure */
 251         i40e_aqc_opc_alternate_write            = 0x0900,
 252         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 253         i40e_aqc_opc_alternate_read             = 0x0902,
 254         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 255         i40e_aqc_opc_alternate_write_done       = 0x0904,
 256         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 257         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 258
 259         /* LLDP commands */
 260         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 261         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 262         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 263         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 264         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 265         i40e_aqc_opc_lldp_stop          = 0x0A05,
 266         i40e_aqc_opc_lldp_start         = 0x0A06,
 267         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 268         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 269         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 270         i40e_aqc_opc_lldp_restore               = 0x0A0A,
 271
 272         /* Tunnel commands */
 273         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 274         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 275         i40e_aqc_opc_set_rss_key        = 0x0B02,
 276         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 277         i40e_aqc_opc_get_rss_key        = 0x0B04,
 278         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 279
 280         /* Async Events */
 281         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 282
 283         /* OEM commands */
 284         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 285         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 286         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 287         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 288
 289         /* debug commands */
 290         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 291         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 292         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 293         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 294 };
 295
 296 /* command structures and indirect data structures */
 297
 298 /* Structure naming conventions:
 299  * - no suffix for direct command descriptor structures
 300  * - _data for indirect sent data
 301  * - _resp for indirect return data (data which is both will use _data)
 302  * - _completion for direct return data
 303  * - _element_ for repeated elements (may also be _data or _resp)
 304  *
 305  * Command structures are expected to overlay the params.raw member of the basic
 306  * descriptor, and as such cannot exceed 16 bytes in length.
 307  */
 308
 309 /* This macro is used to generate a compilation error if a structure
 310  * is not exactly the correct length. It gives a divide by zero error if the
 311  * structure is not of the correct size, otherwise it creates an enum that is
 312  * never used.
 313  */
 314 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 315         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 316
 317 /* This macro is used extensively to ensure that command structures are 16
 318  * bytes in length as they have to map to the raw array of that size.
 319  */
 320 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 321
 322 /* internal (0x00XX) commands */
 323
 324 /* Get version (direct 0x0001) */
 325 struct i40e_aqc_get_version {
 326         __le32 rom_ver;
 327         __le32 fw_build;
 328         __le16 fw_major;
 329         __le16 fw_minor;
 330         __le16 api_major;
 331         __le16 api_minor;
 332 };
 333
 334 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 335
 336 /* Send driver version (indirect 0x0002) */
 337 struct i40e_aqc_driver_version {
 338         u8      driver_major_ver;
 339         u8      driver_minor_ver;
 340         u8      driver_build_ver;
 341         u8      driver_subbuild_ver;
 342         u8      reserved[4];
 343         __le32  address_high;
 344         __le32  address_low;
 345 };
 346
 347 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 348
 349 /* Queue Shutdown (direct 0x0003) */
 350 struct i40e_aqc_queue_shutdown {
 351         __le32  driver_unloading;
 352 #define I40E_AQ_DRIVER_UNLOADING        0x1
 353         u8      reserved[12];
 354 };
 355
 356 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 357
 358 /* Set PF context (0x0004, direct) */
 359 struct i40e_aqc_set_pf_context {
 360         u8      pf_id;
 361         u8      reserved[15];
 362 };
 363
 364 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 365
 366 /* Request resource ownership (direct 0x0008)
 367  * Release resource ownership (direct 0x0009)
 368  */
 369 #define I40E_AQ_RESOURCE_NVM                    1
 370 #define I40E_AQ_RESOURCE_SDP                    2
 371 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 372 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 373 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 374 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 375
 376 struct i40e_aqc_request_resource {
 377         __le16  resource_id;
 378         __le16  access_type;
 379         __le32  timeout;
 380         __le32  resource_number;
 381         u8      reserved[4];
 382 };
 383
 384 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 385
 386 /* Get function capabilities (indirect 0x000A)
 387  * Get device capabilities (indirect 0x000B)
 388  */
 389 struct i40e_aqc_list_capabilites {
 390         u8 command_flags;
 391 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 392         u8 pf_index;
 393         u8 reserved[2];
 394         __le32 count;
 395         __le32 addr_high;
 396         __le32 addr_low;
 397 };
 398
 399 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 400
 401 struct i40e_aqc_list_capabilities_element_resp {
 402         __le16  id;
 403         u8      major_rev;
 404         u8      minor_rev;
 405         __le32  number;
 406         __le32  logical_id;
 407         __le32  phys_id;
 408         u8      reserved[16];
 409 };
 410
 411 /* list of caps */
 412
 413 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 414 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 415 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 416 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 417 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 418 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 419 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 420 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 421 #define I40E_AQ_CAP_ID_VF               0x0013
 422 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 423 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 424 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 425 #define I40E_AQ_CAP_ID_VSI              0x0017
 426 #define I40E_AQ_CAP_ID_DCB              0x0018
 427 #define I40E_AQ_CAP_ID_FCOE             0x0021
 428 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 429 #define I40E_AQ_CAP_ID_RSS              0x0040
 430 #define I40E_AQ_CAP_ID_RXQ              0x0041
 431 #define I40E_AQ_CAP_ID_TXQ              0x0042
 432 #define I40E_AQ_CAP_ID_MSIX             0x0043
 433 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 434 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 435 #define I40E_AQ_CAP_ID_1588             0x0046
 436 #define I40E_AQ_CAP_ID_IWARP            0x0051
 437 #define I40E_AQ_CAP_ID_LED              0x0061
 438 #define I40E_AQ_CAP_ID_SDP              0x0062
 439 #define I40E_AQ_CAP_ID_MDIO             0x0063
 440 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 441 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 442 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 443 #define I40E_AQ_CAP_ID_CEM              0x00F2
 444
 445 /* Set CPPM Configuration (direct 0x0103) */
 446 struct i40e_aqc_cppm_configuration {
 447         __le16  command_flags;
 448 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 449 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 450 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 451 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 452 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 453         __le16  ttlx;
 454         __le32  dmacr;
 455         __le16  dmcth;
 456         u8      hptc;
 457         u8      reserved;
 458         __le32  pfltrc;
 459 };
 460
 461 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 462
 463 /* Set ARP Proxy command / response (indirect 0x0104) */
 464 struct i40e_aqc_arp_proxy_data {
 465         __le16  command_flags;
 466 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 467 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 468 #define I40E_AQ_ARP_ENA         0x2000
 469 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 470 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 471         __le16  table_id;
 472         __le32  enabled_offloads;
 473 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 474 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 475         __le32  ip_addr;
 476         u8      mac_addr[6];
 477         u8      reserved[2];
 478 };
 479
 480 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 481
 482 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 483 struct i40e_aqc_ns_proxy_data {
 484         __le16  table_idx_mac_addr_0;
 485         __le16  table_idx_mac_addr_1;
 486         __le16  table_idx_ipv6_0;
 487         __le16  table_idx_ipv6_1;
 488         __le16  control;
 489 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 490 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 491 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 492 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 493 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 494 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 495 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 496 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 497 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 498 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 499 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 500 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 501 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 502         u8      mac_addr_0[6];
 503         u8      mac_addr_1[6];
 504         u8      local_mac_addr[6];
 505         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 506         u8      ipv6_addr_1[16];
 507 };
 508
 509 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 510
 511 /* Manage LAA Command (0x0106) - obsolete */
 512 struct i40e_aqc_mng_laa {
 513         __le16  command_flags;
 514 #define I40E_AQ_LAA_FLAG_WR     0x8000
 515         u8      reserved[2];
 516         __le32  sal;
 517         __le16  sah;
 518         u8      reserved2[6];
 519 };
 520
 521 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 522
 523 /* Manage MAC Address Read Command (indirect 0x0107) */
 524 struct i40e_aqc_mac_address_read {
 525         __le16  command_flags;
 526 #define I40E_AQC_LAN_ADDR_VALID         0x10
 527 #define I40E_AQC_SAN_ADDR_VALID         0x20
 528 #define I40E_AQC_PORT_ADDR_VALID        0x40
 529 #define I40E_AQC_WOL_ADDR_VALID         0x80
 530 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 531 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 532 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 533         u8      reserved[6];
 534         __le32  addr_high;
 535         __le32  addr_low;
 536 };
 537
 538 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 539
 540 struct i40e_aqc_mac_address_read_data {
 541         u8 pf_lan_mac[6];
 542         u8 pf_san_mac[6];
 543         u8 port_mac[6];
 544         u8 pf_wol_mac[6];
 545 };
 546
 547 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 548
 549 /* Manage MAC Address Write Command (0x0108) */
 550 struct i40e_aqc_mac_address_write {
 551         __le16  command_flags;
 552 #define I40E_AQC_MC_MAG_EN              0x0100
 553 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 554 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 555 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 556 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 557 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 558 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 559
 560         __le16  mac_sah;
 561         __le32  mac_sal;
 562         u8      reserved[8];
 563 };
 564
 565 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 566
 567 /* PXE commands (0x011x) */
 568
 569 /* Clear PXE Command and response  (direct 0x0110) */
 570 struct i40e_aqc_clear_pxe {
 571         u8      rx_cnt;
 572         u8      reserved[15];
 573 };
 574
 575 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 576
 577 /* Set WoL Filter (0x0120) */
 578
 579 struct i40e_aqc_set_wol_filter {
 580         __le16 filter_index;
 581 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 582 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 583 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 584                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 585
 586 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 587 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 588                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 589         __le16 cmd_flags;
 590 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 591 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 592 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 593 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 594 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 595         __le16 valid_flags;
 596 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 597 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 598         u8 reserved[2];
 599         __le32  address_high;
 600         __le32  address_low;
 601 };
 602
 603 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 604
 605 struct i40e_aqc_set_wol_filter_data {
 606         u8 filter[128];
 607         u8 mask[16];
 608 };
 609
 610 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 611
 612 /* Get Wake Reason (0x0121) */
 613
 614 struct i40e_aqc_get_wake_reason_completion {
 615         u8 reserved_1[2];
 616         __le16 wake_reason;
 617 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 618 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 619                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 620 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 621 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 622                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 623         u8 reserved_2[12];
 624 };
 625
 626 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 627
 628 /* Switch configuration commands (0x02xx) */
 629
 630 /* Used by many indirect commands that only pass an seid and a buffer in the
 631  * command
 632  */
 633 struct i40e_aqc_switch_seid {
 634         __le16  seid;
 635         u8      reserved[6];
 636         __le32  addr_high;
 637         __le32  addr_low;
 638 };
 639
 640 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 641
 642 /* Get Switch Configuration command (indirect 0x0200)
 643  * uses i40e_aqc_switch_seid for the descriptor
 644  */
 645 struct i40e_aqc_get_switch_config_header_resp {
 646         __le16  num_reported;
 647         __le16  num_total;
 648         u8      reserved[12];
 649 };
 650
 651 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 652
 653 struct i40e_aqc_switch_config_element_resp {
 654         u8      element_type;
 655 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 656 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 657 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 658 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 659 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 660 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 661 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 662 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 663 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 664         u8      revision;
 665 #define I40E_AQ_SW_ELEM_REV_1           1
 666         __le16  seid;
 667         __le16  uplink_seid;
 668         __le16  downlink_seid;
 669         u8      reserved[3];
 670         u8      connection_type;
 671 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 672 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 673 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 674         __le16  scheduler_id;
 675         __le16  element_info;
 676 };
 677
 678 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 679
 680 /* Get Switch Configuration (indirect 0x0200)
 681  *    an array of elements are returned in the response buffer
 682  *    the first in the array is the header, remainder are elements
 683  */
 684 struct i40e_aqc_get_switch_config_resp {
 685         struct i40e_aqc_get_switch_config_header_resp   header;
 686         struct i40e_aqc_switch_config_element_resp      element[1];
 687 };
 688
 689 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 690
 691 /* Add Statistics (direct 0x0201)
 692  * Remove Statistics (direct 0x0202)
 693  */
 694 struct i40e_aqc_add_remove_statistics {
 695         __le16  seid;
 696         __le16  vlan;
 697         __le16  stat_index;
 698         u8      reserved[10];
 699 };
 700
 701 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 702
 703 /* Set Port Parameters command (direct 0x0203) */
 704 struct i40e_aqc_set_port_parameters {
 705         __le16  command_flags;
 706 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 707 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 708 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 709         __le16  bad_frame_vsi;
 710 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 711 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 712         __le16  default_seid;        /* reserved for command */
 713         u8      reserved[10];
 714 };
 715
 716 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 717
 718 /* Get Switch Resource Allocation (indirect 0x0204) */
 719 struct i40e_aqc_get_switch_resource_alloc {
 720         u8      num_entries;         /* reserved for command */
 721         u8      reserved[7];
 722         __le32  addr_high;
 723         __le32  addr_low;
 724 };
 725
 726 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 727
 728 /* expect an array of these structs in the response buffer */
 729 struct i40e_aqc_switch_resource_alloc_element_resp {
 730         u8      resource_type;
 731 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 732 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 733 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 734 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 735 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 736 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 737 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 738 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 739 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 740 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 741 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 742 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 743 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 744 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 745 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 746 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 747 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 748 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 749 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 750         u8      reserved1;
 751         __le16  guaranteed;
 752         __le16  total;
 753         __le16  used;
 754         __le16  total_unalloced;
 755         u8      reserved2[6];
 756 };
 757
 758 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 759
 760 /* Set Switch Configuration (direct 0x0205) */
 761 struct i40e_aqc_set_switch_config {
 762         __le16  flags;
 763 /* flags used for both fields below */
 764 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 765 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 766 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 767         __le16  valid_flags;
 768         /* The ethertype in switch_tag is dropped on ingress and used
 769          * internally by the switch. Set this to zero for the default
 770          * of 0x88a8 (802.1ad). Should be zero for firmware API
 771          * versions lower than 1.7.
 772          */
 773         __le16  switch_tag;
 774         /* The ethertypes in first_tag and second_tag are used to
 775          * match the outer and inner VLAN tags (respectively) when HW
 776          * double VLAN tagging is enabled via the set port parameters
 777          * AQ command. Otherwise these are both ignored. Set them to
 778          * zero for their defaults of 0x8100 (802.1Q). Should be zero
 779          * for firmware API versions lower than 1.7.
 780          */
 781         __le16  first_tag;
 782         __le16  second_tag;
 783         /* Next byte is split into following:
 784          * Bit 7    : 0 : No action, 1: Switch to mode defined by bits 6:0
 785          * Bit 6    : 0 : Destination Port, 1: source port
 786          * Bit 5..4 : L4 type
 787          * 0: rsvd
 788          * 1: TCP
 789          * 2: UDP
 790          * 3: Both TCP and UDP
 791          * Bits 3:0 Mode
 792          * 0: default mode
 793          * 1: L4 port only mode
 794          * 2: non-tunneled mode
 795          * 3: tunneled mode
 796          */
 797 #define I40E_AQ_SET_SWITCH_BIT7_VALID           0x80
 798
 799 #define I40E_AQ_SET_SWITCH_L4_SRC_PORT          0x40
 800
 801 #define I40E_AQ_SET_SWITCH_L4_TYPE_RSVD         0x00
 802 #define I40E_AQ_SET_SWITCH_L4_TYPE_TCP          0x10
 803 #define I40E_AQ_SET_SWITCH_L4_TYPE_UDP          0x20
 804 #define I40E_AQ_SET_SWITCH_L4_TYPE_BOTH         0x30
 805
 806 #define I40E_AQ_SET_SWITCH_MODE_DEFAULT         0x00
 807 #define I40E_AQ_SET_SWITCH_MODE_L4_PORT         0x01
 808 #define I40E_AQ_SET_SWITCH_MODE_NON_TUNNEL      0x02
 809 #define I40E_AQ_SET_SWITCH_MODE_TUNNEL          0x03
 810         u8      mode;
 811         u8      rsvd5[5];
 812 };
 813
 814 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 815
 816 /* Read Receive control registers  (direct 0x0206)
 817  * Write Receive control registers (direct 0x0207)
 818  *     used for accessing Rx control registers that can be
 819  *     slow and need special handling when under high Rx load
 820  */
 821 struct i40e_aqc_rx_ctl_reg_read_write {
 822         __le32 reserved1;
 823         __le32 address;
 824         __le32 reserved2;
 825         __le32 value;
 826 };
 827
 828 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 829
 830 /* Add VSI (indirect 0x0210)
 831  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 832  *    as the indirect buffer (128 bytes)
 833  *
 834  * Update VSI (indirect 0x211)
 835  *     uses the same data structure as Add VSI
 836  *
 837  * Get VSI (indirect 0x0212)
 838  *     uses the same completion and data structure as Add VSI
 839  */
 840 struct i40e_aqc_add_get_update_vsi {
 841         __le16  uplink_seid;
 842         u8      connection_type;
 843 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 844 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 845 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 846         u8      reserved1;
 847         u8      vf_id;
 848         u8      reserved2;
 849         __le16  vsi_flags;
 850 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 851 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 852 #define I40E_AQ_VSI_TYPE_VF             0x0
 853 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 854 #define I40E_AQ_VSI_TYPE_PF             0x2
 855 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 856 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 857         __le32  addr_high;
 858         __le32  addr_low;
 859 };
 860
 861 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 862
 863 struct i40e_aqc_add_get_update_vsi_completion {
 864         __le16 seid;
 865         __le16 vsi_number;
 866         __le16 vsi_used;
 867         __le16 vsi_free;
 868         __le32 addr_high;
 869         __le32 addr_low;
 870 };
 871
 872 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 873
 874 struct i40e_aqc_vsi_properties_data {
 875         /* first 96 byte are written by SW */
 876         __le16  valid_sections;
 877 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 878 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 879 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 880 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 881 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 882 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 883 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 884 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 885 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 886 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 887         /* switch section */
 888         __le16  switch_id; /* 12bit id combined with flags below */
 889 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 890 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 891 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 892 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 893 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 894         u8      sw_reserved[2];
 895         /* security section */
 896         u8      sec_flags;
 897 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 898 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 899 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 900         u8      sec_reserved;
 901         /* VLAN section */
 902         __le16  pvid; /* VLANS include priority bits */
 903         __le16  fcoe_pvid;
 904         u8      port_vlan_flags;
 905 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 906 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 907                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 908 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 909 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 910 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 911 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 912 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 913 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 914                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 915 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 916 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 917 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 918 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 919         u8      pvlan_reserved[3];
 920         /* ingress egress up sections */
 921         __le32  ingress_table; /* bitmap, 3 bits per up */
 922 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 923 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 924                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 925 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 926 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 927                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 928 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 929 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 930                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 931 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 932 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 933                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 934 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 935 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 936                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 937 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 938 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 939                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 940 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 941 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 942                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 943 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 944 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 945                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 946         __le32  egress_table;   /* same defines as for ingress table */
 947         /* cascaded PV section */
 948         __le16  cas_pv_tag;
 949         u8      cas_pv_flags;
 950 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 951 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 952                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 953 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 954 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 955 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 956 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 957 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 958 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 959         u8      cas_pv_reserved;
 960         /* queue mapping section */
 961         __le16  mapping_flags;
 962 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 963 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 964         __le16  queue_mapping[16];
 965 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 966 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 967         __le16  tc_mapping[8];
 968 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 969 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 970                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 971 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 972 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 973                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 974         /* queueing option section */
 975         u8      queueing_opt_flags;
 976 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 977 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 978 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 979 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 980 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 981 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 982         u8      queueing_opt_reserved[3];
 983         /* scheduler section */
 984         u8      up_enable_bits;
 985         u8      sched_reserved;
 986         /* outer up section */
 987         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 988         u8      cmd_reserved[8];
 989         /* last 32 bytes are written by FW */
 990         __le16  qs_handle[8];
 991 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 992         __le16  stat_counter_idx;
 993         __le16  sched_id;
 994         u8      resp_reserved[12];
 995 };
 996
 997 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 998
 999 /* Add Port Virtualizer (direct 0x0220)
1000  * also used for update PV (direct 0x0221) but only flags are used
1001  * (IS_CTRL_PORT only works on add PV)
1002  */
1003 struct i40e_aqc_add_update_pv {
1004         __le16  command_flags;
1005 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
1006 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
1007 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
1008 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
1009         __le16  uplink_seid;
1010         __le16  connected_seid;
1011         u8      reserved[10];
1012 };
1013
1014 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
1015
1016 struct i40e_aqc_add_update_pv_completion {
1017         /* reserved for update; for add also encodes error if rc == ENOSPC */
1018         __le16  pv_seid;
1019 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
1020 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
1021 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
1022 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
1023         u8      reserved[14];
1024 };
1025
1026 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
1027
1028 /* Get PV Params (direct 0x0222)
1029  * uses i40e_aqc_switch_seid for the descriptor
1030  */
1031
1032 struct i40e_aqc_get_pv_params_completion {
1033         __le16  seid;
1034         __le16  default_stag;
1035         __le16  pv_flags; /* same flags as add_pv */
1036 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1037 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1038 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1039         u8      reserved[8];
1040         __le16  default_port_seid;
1041 };
1042
1043 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1044
1045 /* Add VEB (direct 0x0230) */
1046 struct i40e_aqc_add_veb {
1047         __le16  uplink_seid;
1048         __le16  downlink_seid;
1049         __le16  veb_flags;
1050 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1051 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1052 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1053                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1054 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1055 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1056 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1057 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1058         u8      enable_tcs;
1059         u8      reserved[9];
1060 };
1061
1062 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1063
1064 struct i40e_aqc_add_veb_completion {
1065         u8      reserved[6];
1066         __le16  switch_seid;
1067         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1068         __le16  veb_seid;
1069 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1070 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1071 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1072 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1073         __le16  statistic_index;
1074         __le16  vebs_used;
1075         __le16  vebs_free;
1076 };
1077
1078 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1079
1080 /* Get VEB Parameters (direct 0x0232)
1081  * uses i40e_aqc_switch_seid for the descriptor
1082  */
1083 struct i40e_aqc_get_veb_parameters_completion {
1084         __le16  seid;
1085         __le16  switch_id;
1086         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1087         __le16  statistic_index;
1088         __le16  vebs_used;
1089         __le16  vebs_free;
1090         u8      reserved[4];
1091 };
1092
1093 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1094
1095 /* Delete Element (direct 0x0243)
1096  * uses the generic i40e_aqc_switch_seid
1097  */
1098
1099 /* Add MAC-VLAN (indirect 0x0250) */
1100
1101 /* used for the command for most vlan commands */
1102 struct i40e_aqc_macvlan {
1103         __le16  num_addresses;
1104         __le16  seid[3];
1105 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1106 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1107                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1108 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1109         __le32  addr_high;
1110         __le32  addr_low;
1111 };
1112
1113 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1114
1115 /* indirect data for command and response */
1116 struct i40e_aqc_add_macvlan_element_data {
1117         u8      mac_addr[6];
1118         __le16  vlan_tag;
1119         __le16  flags;
1120 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1121 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1122 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1123 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1124 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1125         __le16  queue_number;
1126 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1127 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1128                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1129         /* response section */
1130         u8      match_method;
1131 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1132 #define I40E_AQC_MM_HASH_MATCH          0x02
1133 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1134         u8      reserved1[3];
1135 };
1136
1137 struct i40e_aqc_add_remove_macvlan_completion {
1138         __le16 perfect_mac_used;
1139         __le16 perfect_mac_free;
1140         __le16 unicast_hash_free;
1141         __le16 multicast_hash_free;
1142         __le32 addr_high;
1143         __le32 addr_low;
1144 };
1145
1146 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1147
1148 /* Remove MAC-VLAN (indirect 0x0251)
1149  * uses i40e_aqc_macvlan for the descriptor
1150  * data points to an array of num_addresses of elements
1151  */
1152
1153 struct i40e_aqc_remove_macvlan_element_data {
1154         u8      mac_addr[6];
1155         __le16  vlan_tag;
1156         u8      flags;
1157 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1158 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1159 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1160 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1161         u8      reserved[3];
1162         /* reply section */
1163         u8      error_code;
1164 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1165 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1166         u8      reply_reserved[3];
1167 };
1168
1169 /* Add VLAN (indirect 0x0252)
1170  * Remove VLAN (indirect 0x0253)
1171  * use the generic i40e_aqc_macvlan for the command
1172  */
1173 struct i40e_aqc_add_remove_vlan_element_data {
1174         __le16  vlan_tag;
1175         u8      vlan_flags;
1176 /* flags for add VLAN */
1177 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1178 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1179 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1180 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1181 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1182 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1183 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1184 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1185 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1186 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1187 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1188 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1189 /* flags for remove VLAN */
1190 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1191         u8      reserved;
1192         u8      result;
1193 /* flags for add VLAN */
1194 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1195 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1196 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1197 /* flags for remove VLAN */
1198 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1199 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1200         u8      reserved1[3];
1201 };
1202
1203 struct i40e_aqc_add_remove_vlan_completion {
1204         u8      reserved[4];
1205         __le16  vlans_used;
1206         __le16  vlans_free;
1207         __le32  addr_high;
1208         __le32  addr_low;
1209 };
1210
1211 /* Set VSI Promiscuous Modes (direct 0x0254) */
1212 struct i40e_aqc_set_vsi_promiscuous_modes {
1213         __le16  promiscuous_flags;
1214         __le16  valid_flags;
1215 /* flags used for both fields above */
1216 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1217 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1218 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1219 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1220 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1221 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1222         __le16  seid;
1223 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1224         __le16  vlan_tag;
1225 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1226 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1227         u8      reserved[8];
1228 };
1229
1230 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1231
1232 /* Add S/E-tag command (direct 0x0255)
1233  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1234  */
1235 struct i40e_aqc_add_tag {
1236         __le16  flags;
1237 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1238         __le16  seid;
1239 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1240 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1241                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1242         __le16  tag;
1243         __le16  queue_number;
1244         u8      reserved[8];
1245 };
1246
1247 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1248
1249 struct i40e_aqc_add_remove_tag_completion {
1250         u8      reserved[12];
1251         __le16  tags_used;
1252         __le16  tags_free;
1253 };
1254
1255 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1256
1257 /* Remove S/E-tag command (direct 0x0256)
1258  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1259  */
1260 struct i40e_aqc_remove_tag {
1261         __le16  seid;
1262 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1263 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1264                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1265         __le16  tag;
1266         u8      reserved[12];
1267 };
1268
1269 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1270
1271 /* Add multicast E-Tag (direct 0x0257)
1272  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1273  * and no external data
1274  */
1275 struct i40e_aqc_add_remove_mcast_etag {
1276         __le16  pv_seid;
1277         __le16  etag;
1278         u8      num_unicast_etags;
1279         u8      reserved[3];
1280         __le32  addr_high;          /* address of array of 2-byte s-tags */
1281         __le32  addr_low;
1282 };
1283
1284 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1285
1286 struct i40e_aqc_add_remove_mcast_etag_completion {
1287         u8      reserved[4];
1288         __le16  mcast_etags_used;
1289         __le16  mcast_etags_free;
1290         __le32  addr_high;
1291         __le32  addr_low;
1292
1293 };
1294
1295 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1296
1297 /* Update S/E-Tag (direct 0x0259) */
1298 struct i40e_aqc_update_tag {
1299         __le16  seid;
1300 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1301 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1302                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1303         __le16  old_tag;
1304         __le16  new_tag;
1305         u8      reserved[10];
1306 };
1307
1308 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1309
1310 struct i40e_aqc_update_tag_completion {
1311         u8      reserved[12];
1312         __le16  tags_used;
1313         __le16  tags_free;
1314 };
1315
1316 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1317
1318 /* Add Control Packet filter (direct 0x025A)
1319  * Remove Control Packet filter (direct 0x025B)
1320  * uses the i40e_aqc_add_oveb_cloud,
1321  * and the generic direct completion structure
1322  */
1323 struct i40e_aqc_add_remove_control_packet_filter {
1324         u8      mac[6];
1325         __le16  etype;
1326         __le16  flags;
1327 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1328 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1329 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1330 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1331 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1332         __le16  seid;
1333 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1334 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1335                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1336         __le16  queue;
1337         u8      reserved[2];
1338 };
1339
1340 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1341
1342 struct i40e_aqc_add_remove_control_packet_filter_completion {
1343         __le16  mac_etype_used;
1344         __le16  etype_used;
1345         __le16  mac_etype_free;
1346         __le16  etype_free;
1347         u8      reserved[8];
1348 };
1349
1350 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1351
1352 /* Add Cloud filters (indirect 0x025C)
1353  * Remove Cloud filters (indirect 0x025D)
1354  * uses the i40e_aqc_add_remove_cloud_filters,
1355  * and the generic indirect completion structure
1356  */
1357 struct i40e_aqc_add_remove_cloud_filters {
1358         u8      num_filters;
1359         u8      reserved;
1360         __le16  seid;
1361 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1362 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1363                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1364         u8      big_buffer_flag;
1365 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1366 #define I40E_AQC_ADD_CLOUD_CMD_BB               1
1367         u8      reserved2[3];
1368         __le32  addr_high;
1369         __le32  addr_low;
1370 };
1371
1372 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1373
1374 struct i40e_aqc_cloud_filters_element_data {
1375         u8      outer_mac[6];
1376         u8      inner_mac[6];
1377         __le16  inner_vlan;
1378         union {
1379                 struct {
1380                         u8 reserved[12];
1381                         u8 data[4];
1382                 } v4;
1383                 struct {
1384                         u8 data[16];
1385                 } v6;
1386                 struct {
1387                         __le16 data[8];
1388                 } raw_v6;
1389         } ipaddr;
1390         __le16  flags;
1391 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1392 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1393                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1394 /* 0x0000 reserved */
1395 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1396 /* 0x0002 reserved */
1397 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1398 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1399 /* 0x0005 reserved */
1400 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1401 /* 0x0007 reserved */
1402 /* 0x0008 reserved */
1403 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1404 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1405 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1406 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1407 /* 0x000D reserved */
1408 /* 0x000E reserved */
1409 /* 0x000F reserved */
1410 /* 0x0010 to 0x0017 is for custom filters */
1411 #define I40E_AQC_ADD_CLOUD_FILTER_IP_PORT               0x0010 /* Dest IP + L4 Port */
1412 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_PORT              0x0011 /* Dest MAC + L4 Port */
1413 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_VLAN_PORT         0x0012 /* Dest MAC + VLAN + L4 Port */
1414
1415 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1416 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1417 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1418 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1419 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1420
1421 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1422 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1423 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1424 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1425 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1426 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1427 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1428 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1429
1430 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1431 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1432 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1433
1434         __le32  tenant_id;
1435         u8      reserved[4];
1436         __le16  queue_number;
1437 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1438 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1439                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1440         u8      reserved2[14];
1441         /* response section */
1442         u8      allocation_result;
1443 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1444 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1445         u8      response_reserved[7];
1446 };
1447
1448 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1449  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set.
1450  */
1451 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1452         struct i40e_aqc_cloud_filters_element_data element;
1453         u16     general_fields[32];
1454 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1455 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1456 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1457 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1458 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1459 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1460 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1461 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1462 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1463 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1464 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1465 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1466 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1467 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1468 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1469 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1470 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1471 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1472 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1473 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1474 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1475 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1476 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1477 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1478 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1479 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1480 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1481 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1482 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1483 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1484 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1485 };
1486
1487 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_cloud_filters_element_data);
1488
1489 /* i40e_aqc_cloud_filters_element_bb is used when
1490  * I40E_AQC_CLOUD_CMD_BB flag is set.
1491  */
1492 struct i40e_aqc_cloud_filters_element_bb {
1493         struct i40e_aqc_cloud_filters_element_data element;
1494         u16     general_fields[32];
1495 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1496 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1497 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1498 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1499 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1500 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1501 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1502 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1503 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1504 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1505 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1506 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1507 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1508 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1509 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1510 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1511 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1512 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1513 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1514 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1515 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1516 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1517 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1518 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1519 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1520 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1521 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1522 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1523 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1524 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1525 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1526 };
1527
1528 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_cloud_filters_element_bb);
1529
1530 struct i40e_aqc_remove_cloud_filters_completion {
1531         __le16 perfect_ovlan_used;
1532         __le16 perfect_ovlan_free;
1533         __le16 vlan_used;
1534         __le16 vlan_free;
1535         __le32 addr_high;
1536         __le32 addr_low;
1537 };
1538
1539 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1540
1541 /* Replace filter Command 0x025F
1542  * uses the i40e_aqc_replace_cloud_filters,
1543  * and the generic indirect completion structure
1544  */
1545 struct i40e_filter_data {
1546         u8 filter_type;
1547         u8 input[3];
1548 };
1549
1550 I40E_CHECK_STRUCT_LEN(4, i40e_filter_data);
1551
1552 struct i40e_aqc_replace_cloud_filters_cmd {
1553         u8      valid_flags;
1554 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1555 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1556 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1557 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1558 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1559         u8      old_filter_type;
1560         u8      new_filter_type;
1561         u8      tr_bit;
1562         u8      tr_bit2;
1563         u8      reserved[3];
1564         __le32 addr_high;
1565         __le32 addr_low;
1566 };
1567
1568 I40E_CHECK_CMD_LENGTH(i40e_aqc_replace_cloud_filters_cmd);
1569
1570 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1571         u8      data[32];
1572 /* Filter type INPUT codes*/
1573 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1574 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1575
1576 /* Field Vector offsets */
1577 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1578 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1579 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1580 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1581 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1582 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1583 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1584 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1585 /* big FLU */
1586 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1587 /* big FLU */
1588 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1589
1590 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1591         struct i40e_filter_data filters[8];
1592 };
1593
1594 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_replace_cloud_filters_cmd_buf);
1595
1596 /* Add Mirror Rule (indirect or direct 0x0260)
1597  * Delete Mirror Rule (indirect or direct 0x0261)
1598  * note: some rule types (4,5) do not use an external buffer.
1599  *       take care to set the flags correctly.
1600  */
1601 struct i40e_aqc_add_delete_mirror_rule {
1602         __le16 seid;
1603         __le16 rule_type;
1604 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1605 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1606                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1607 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1608 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1609 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1610 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1611 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1612         __le16 num_entries;
1613         __le16 destination;  /* VSI for add, rule id for delete */
1614         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1615         __le32 addr_low;
1616 };
1617
1618 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1619
1620 struct i40e_aqc_add_delete_mirror_rule_completion {
1621         u8      reserved[2];
1622         __le16  rule_id;  /* only used on add */
1623         __le16  mirror_rules_used;
1624         __le16  mirror_rules_free;
1625         __le32  addr_high;
1626         __le32  addr_low;
1627 };
1628
1629 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1630
1631 /* Dynamic Device Personalization */
1632 struct i40e_aqc_write_personalization_profile {
1633         u8      flags;
1634         u8      reserved[3];
1635         __le32  profile_track_id;
1636         __le32  addr_high;
1637         __le32  addr_low;
1638 };
1639
1640 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1641
1642 struct i40e_aqc_write_ddp_resp {
1643         __le32 error_offset;
1644         __le32 error_info;
1645         __le32 addr_high;
1646         __le32 addr_low;
1647 };
1648
1649 struct i40e_aqc_get_applied_profiles {
1650         u8      flags;
1651 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1652 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1653         u8      rsv[3];
1654         __le32  reserved;
1655         __le32  addr_high;
1656         __le32  addr_low;
1657 };
1658
1659 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1660
1661 /* DCB 0x03xx*/
1662
1663 /* PFC Ignore (direct 0x0301)
1664  *    the command and response use the same descriptor structure
1665  */
1666 struct i40e_aqc_pfc_ignore {
1667         u8      tc_bitmap;
1668         u8      command_flags; /* unused on response */
1669 #define I40E_AQC_PFC_IGNORE_SET         0x80
1670 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1671         u8      reserved[14];
1672 };
1673
1674 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1675
1676 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1677  * with no parameters
1678  */
1679
1680 /* TX scheduler 0x04xx */
1681
1682 /* Almost all the indirect commands use
1683  * this generic struct to pass the SEID in param0
1684  */
1685 struct i40e_aqc_tx_sched_ind {
1686         __le16  vsi_seid;
1687         u8      reserved[6];
1688         __le32  addr_high;
1689         __le32  addr_low;
1690 };
1691
1692 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1693
1694 /* Several commands respond with a set of queue set handles */
1695 struct i40e_aqc_qs_handles_resp {
1696         __le16 qs_handles[8];
1697 };
1698
1699 /* Configure VSI BW limits (direct 0x0400) */
1700 struct i40e_aqc_configure_vsi_bw_limit {
1701         __le16  vsi_seid;
1702         u8      reserved[2];
1703         __le16  credit;
1704         u8      reserved1[2];
1705         u8      max_credit; /* 0-3, limit = 2^max */
1706         u8      reserved2[7];
1707 };
1708
1709 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1710
1711 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1712  *    responds with i40e_aqc_qs_handles_resp
1713  */
1714 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1715         u8      tc_valid_bits;
1716         u8      reserved[15];
1717         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1718
1719         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1720         __le16  tc_bw_max[2];
1721         u8      reserved1[28];
1722 };
1723
1724 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1725
1726 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1727  *    responds with i40e_aqc_qs_handles_resp
1728  */
1729 struct i40e_aqc_configure_vsi_tc_bw_data {
1730         u8      tc_valid_bits;
1731         u8      reserved[3];
1732         u8      tc_bw_credits[8];
1733         u8      reserved1[4];
1734         __le16  qs_handles[8];
1735 };
1736
1737 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1738
1739 /* Query vsi bw configuration (indirect 0x0408) */
1740 struct i40e_aqc_query_vsi_bw_config_resp {
1741         u8      tc_valid_bits;
1742         u8      tc_suspended_bits;
1743         u8      reserved[14];
1744         __le16  qs_handles[8];
1745         u8      reserved1[4];
1746         __le16  port_bw_limit;
1747         u8      reserved2[2];
1748         u8      max_bw; /* 0-3, limit = 2^max */
1749         u8      reserved3[23];
1750 };
1751
1752 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1753
1754 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1755 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1756         u8      tc_valid_bits;
1757         u8      reserved[3];
1758         u8      share_credits[8];
1759         __le16  credits[8];
1760
1761         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1762         __le16  tc_bw_max[2];
1763 };
1764
1765 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1766
1767 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1768 struct i40e_aqc_configure_switching_comp_bw_limit {
1769         __le16  seid;
1770         u8      reserved[2];
1771         __le16  credit;
1772         u8      reserved1[2];
1773         u8      max_bw; /* 0-3, limit = 2^max */
1774         u8      reserved2[7];
1775 };
1776
1777 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1778
1779 /* Enable  Physical Port ETS (indirect 0x0413)
1780  * Modify  Physical Port ETS (indirect 0x0414)
1781  * Disable Physical Port ETS (indirect 0x0415)
1782  */
1783 struct i40e_aqc_configure_switching_comp_ets_data {
1784         u8      reserved[4];
1785         u8      tc_valid_bits;
1786         u8      seepage;
1787 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1788         u8      tc_strict_priority_flags;
1789         u8      reserved1[17];
1790         u8      tc_bw_share_credits[8];
1791         u8      reserved2[96];
1792 };
1793
1794 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1795
1796 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1797 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1798         u8      tc_valid_bits;
1799         u8      reserved[15];
1800         __le16  tc_bw_credit[8];
1801
1802         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1803         __le16  tc_bw_max[2];
1804         u8      reserved1[28];
1805 };
1806
1807 I40E_CHECK_STRUCT_LEN(0x40,
1808                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1809
1810 /* Configure Switching Component Bandwidth Allocation per Tc
1811  * (indirect 0x0417)
1812  */
1813 struct i40e_aqc_configure_switching_comp_bw_config_data {
1814         u8      tc_valid_bits;
1815         u8      reserved[2];
1816         u8      absolute_credits; /* bool */
1817         u8      tc_bw_share_credits[8];
1818         u8      reserved1[20];
1819 };
1820
1821 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1822
1823 /* Query Switching Component Configuration (indirect 0x0418) */
1824 struct i40e_aqc_query_switching_comp_ets_config_resp {
1825         u8      tc_valid_bits;
1826         u8      reserved[35];
1827         __le16  port_bw_limit;
1828         u8      reserved1[2];
1829         u8      tc_bw_max; /* 0-3, limit = 2^max */
1830         u8      reserved2[23];
1831 };
1832
1833 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1834
1835 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1836 struct i40e_aqc_query_port_ets_config_resp {
1837         u8      reserved[4];
1838         u8      tc_valid_bits;
1839         u8      reserved1;
1840         u8      tc_strict_priority_bits;
1841         u8      reserved2;
1842         u8      tc_bw_share_credits[8];
1843         __le16  tc_bw_limits[8];
1844
1845         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1846         __le16  tc_bw_max[2];
1847         u8      reserved3[32];
1848 };
1849
1850 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1851
1852 /* Query Switching Component Bandwidth Allocation per Traffic Type
1853  * (indirect 0x041A)
1854  */
1855 struct i40e_aqc_query_switching_comp_bw_config_resp {
1856         u8      tc_valid_bits;
1857         u8      reserved[2];
1858         u8      absolute_credits_enable; /* bool */
1859         u8      tc_bw_share_credits[8];
1860         __le16  tc_bw_limits[8];
1861
1862         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1863         __le16  tc_bw_max[2];
1864 };
1865
1866 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1867
1868 /* Suspend/resume port TX traffic
1869  * (direct 0x041B and 0x041C) uses the generic SEID struct
1870  */
1871
1872 /* Configure partition BW
1873  * (indirect 0x041D)
1874  */
1875 struct i40e_aqc_configure_partition_bw_data {
1876         __le16  pf_valid_bits;
1877         u8      min_bw[16];      /* guaranteed bandwidth */
1878         u8      max_bw[16];      /* bandwidth limit */
1879 };
1880
1881 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1882
1883 /* Get and set the active HMC resource profile and status.
1884  * (direct 0x0500) and (direct 0x0501)
1885  */
1886 struct i40e_aq_get_set_hmc_resource_profile {
1887         u8      pm_profile;
1888         u8      pe_vf_enabled;
1889         u8      reserved[14];
1890 };
1891
1892 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1893
1894 enum i40e_aq_hmc_profile {
1895         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1896         I40E_HMC_PROFILE_DEFAULT        = 1,
1897         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1898         I40E_HMC_PROFILE_EQUAL          = 3,
1899 };
1900
1901 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1902
1903 /* set in param0 for get phy abilities to report qualified modules */
1904 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1905 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1906
1907 enum i40e_aq_phy_type {
1908         I40E_PHY_TYPE_SGMII                     = 0x0,
1909         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1910         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1911         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1912         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1913         I40E_PHY_TYPE_XAUI                      = 0x5,
1914         I40E_PHY_TYPE_XFI                       = 0x6,
1915         I40E_PHY_TYPE_SFI                       = 0x7,
1916         I40E_PHY_TYPE_XLAUI                     = 0x8,
1917         I40E_PHY_TYPE_XLPPI                     = 0x9,
1918         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1919         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1920         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1921         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1922         I40E_PHY_TYPE_UNRECOGNIZED              = 0xE,
1923         I40E_PHY_TYPE_UNSUPPORTED               = 0xF,
1924         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1925         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1926         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1927         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1928         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1929         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1930         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1931         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1932         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1933         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1934         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1935         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1936         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1937         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1938         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1939         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1940         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1941         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1942         I40E_PHY_TYPE_25GBASE_AOC               = 0x23,
1943         I40E_PHY_TYPE_25GBASE_ACC               = 0x24,
1944         I40E_PHY_TYPE_2_5GBASE_T                = 0x30,
1945         I40E_PHY_TYPE_5GBASE_T                  = 0x31,
1946         I40E_PHY_TYPE_MAX,
1947         I40E_PHY_TYPE_NOT_SUPPORTED_HIGH_TEMP   = 0xFD,
1948         I40E_PHY_TYPE_EMPTY                     = 0xFE,
1949         I40E_PHY_TYPE_DEFAULT                   = 0xFF,
1950 };
1951
1952 #define I40E_PHY_TYPES_BITMASK (BIT_ULL(I40E_PHY_TYPE_SGMII) | \
1953                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_KX) | \
1954                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KX4) | \
1955                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KR) | \
1956                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_KR4) | \
1957                                 BIT_ULL(I40E_PHY_TYPE_XAUI) | \
1958                                 BIT_ULL(I40E_PHY_TYPE_XFI) | \
1959                                 BIT_ULL(I40E_PHY_TYPE_SFI) | \
1960                                 BIT_ULL(I40E_PHY_TYPE_XLAUI) | \
1961                                 BIT_ULL(I40E_PHY_TYPE_XLPPI) | \
1962                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4_CU) | \
1963                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1_CU) | \
1964                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_AOC) | \
1965                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_AOC) | \
1966                                 BIT_ULL(I40E_PHY_TYPE_UNRECOGNIZED) | \
1967                                 BIT_ULL(I40E_PHY_TYPE_UNSUPPORTED) | \
1968                                 BIT_ULL(I40E_PHY_TYPE_100BASE_TX) | \
1969                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T) | \
1970                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_T) | \
1971                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SR) | \
1972                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_LR) | \
1973                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SFPP_CU) | \
1974                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1) | \
1975                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4) | \
1976                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_SR4) | \
1977                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_LR4) | \
1978                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_SX) | \
1979                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_LX) | \
1980                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T_OPTICAL) | \
1981                                 BIT_ULL(I40E_PHY_TYPE_20GBASE_KR2) | \
1982                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_KR) | \
1983                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_CR) | \
1984                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_SR) | \
1985                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_LR) | \
1986                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_AOC) | \
1987                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_ACC) | \
1988                                 BIT_ULL(I40E_PHY_TYPE_2_5GBASE_T) | \
1989                                 BIT_ULL(I40E_PHY_TYPE_5GBASE_T))
1990
1991 #define I40E_LINK_SPEED_2_5GB_SHIFT     0x0
1992 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1993 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1994 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1995 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1996 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1997 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1998 #define I40E_LINK_SPEED_5GB_SHIFT       0x7
1999
2000 enum i40e_aq_link_speed {
2001         I40E_LINK_SPEED_UNKNOWN = 0,
2002         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
2003         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
2004         I40E_LINK_SPEED_2_5GB   = (1 << I40E_LINK_SPEED_2_5GB_SHIFT),
2005         I40E_LINK_SPEED_5GB     = (1 << I40E_LINK_SPEED_5GB_SHIFT),
2006         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
2007         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
2008         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
2009         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
2010 };
2011
2012 struct i40e_aqc_module_desc {
2013         u8 oui[3];
2014         u8 reserved1;
2015         u8 part_number[16];
2016         u8 revision[4];
2017         u8 reserved2[8];
2018 };
2019
2020 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
2021
2022 struct i40e_aq_get_phy_abilities_resp {
2023         __le32  phy_type;       /* bitmap using the above enum for offsets */
2024         u8      link_speed;     /* bitmap using the above enum bit patterns */
2025         u8      abilities;
2026 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
2027 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
2028 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
2029 #define I40E_AQ_PHY_LINK_ENABLED        0x08
2030 #define I40E_AQ_PHY_AN_ENABLED          0x10
2031 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
2032 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
2033 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
2034         __le16  eee_capability;
2035 #define I40E_AQ_EEE_AUTO                0x0001
2036 #define I40E_AQ_EEE_100BASE_TX          0x0002
2037 #define I40E_AQ_EEE_1000BASE_T          0x0004
2038 #define I40E_AQ_EEE_10GBASE_T           0x0008
2039 #define I40E_AQ_EEE_1000BASE_KX         0x0010
2040 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
2041 #define I40E_AQ_EEE_10GBASE_KR          0x0040
2042 #define I40E_AQ_EEE_2_5GBASE_T          0x0100
2043 #define I40E_AQ_EEE_5GBASE_T            0x0200
2044         __le32  eeer_val;
2045         u8      d3_lpan;
2046 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
2047         u8      phy_type_ext;
2048 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
2049 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
2050 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
2051 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
2052 #define I40E_AQ_PHY_TYPE_EXT_25G_AOC    0x10
2053 #define I40E_AQ_PHY_TYPE_EXT_25G_ACC    0x20
2054 #define I40E_AQ_PHY_TYPE_EXT_2_5GBASE_T 0x40
2055 #define I40E_AQ_PHY_TYPE_EXT_5GBASE_T   0x80
2056         u8      fec_cfg_curr_mod_ext_info;
2057 #define I40E_AQ_ENABLE_FEC_KR           0x01
2058 #define I40E_AQ_ENABLE_FEC_RS           0x02
2059 #define I40E_AQ_REQUEST_FEC_KR          0x04
2060 #define I40E_AQ_REQUEST_FEC_RS          0x08
2061 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
2062 #define I40E_AQ_FEC
2063 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
2064 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
2065
2066         u8      ext_comp_code;
2067         u8      phy_id[4];
2068         u8      module_type[3];
2069         u8      qualified_module_count;
2070 #define I40E_AQ_PHY_MAX_QMS             16
2071         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
2072 };
2073
2074 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
2075
2076 /* Set PHY Config (direct 0x0601) */
2077 struct i40e_aq_set_phy_config { /* same bits as above in all */
2078         __le32  phy_type;
2079         u8      link_speed;
2080         u8      abilities;
2081 /* bits 0-2 use the values from get_phy_abilities_resp */
2082 #define I40E_AQ_PHY_ENABLE_LINK         0x08
2083 #define I40E_AQ_PHY_ENABLE_AN           0x10
2084 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
2085         __le16  eee_capability;
2086         __le32  eeer;
2087         u8      low_power_ctrl;
2088         u8      phy_type_ext;
2089         u8      fec_config;
2090 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
2091 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
2092 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
2093 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
2094 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
2095 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
2096 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
2097         u8      reserved;
2098 };
2099
2100 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
2101
2102 /* Set MAC Config command data structure (direct 0x0603) */
2103 struct i40e_aq_set_mac_config {
2104         __le16  max_frame_size;
2105         u8      params;
2106 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN                   0x04
2107 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK              0x78
2108 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT             3
2109 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE              0x0
2110 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX           0xF
2111 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX           0x9
2112 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX           0x8
2113 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX           0x7
2114 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX           0x6
2115 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX           0x5
2116 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX           0x4
2117 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX           0x3
2118 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX           0x2
2119 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX           0x1
2120 #define I40E_AQ_SET_MAC_CONFIG_DROP_BLOCKING_PACKET_EN  0x80
2121         u8      tx_timer_priority; /* bitmap */
2122         __le16  tx_timer_value;
2123         __le16  fc_refresh_threshold;
2124         u8      reserved[8];
2125 };
2126
2127 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
2128
2129 /* Restart Auto-Negotiation (direct 0x605) */
2130 struct i40e_aqc_set_link_restart_an {
2131         u8      command;
2132 #define I40E_AQ_PHY_RESTART_AN  0x02
2133 #define I40E_AQ_PHY_LINK_ENABLE 0x04
2134         u8      reserved[15];
2135 };
2136
2137 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
2138
2139 /* Get Link Status cmd & response data structure (direct 0x0607) */
2140 struct i40e_aqc_get_link_status {
2141         __le16  command_flags; /* only field set on command */
2142 #define I40E_AQ_LSE_MASK                0x3
2143 #define I40E_AQ_LSE_NOP                 0x0
2144 #define I40E_AQ_LSE_DISABLE             0x2
2145 #define I40E_AQ_LSE_ENABLE              0x3
2146 /* only response uses this flag */
2147 #define I40E_AQ_LSE_IS_ENABLED          0x1
2148         u8      phy_type;    /* i40e_aq_phy_type   */
2149         u8      link_speed;  /* i40e_aq_link_speed */
2150         u8      link_info;
2151 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2152 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2153 #define I40E_AQ_LINK_FAULT              0x02
2154 #define I40E_AQ_LINK_FAULT_TX           0x04
2155 #define I40E_AQ_LINK_FAULT_RX           0x08
2156 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2157 #define I40E_AQ_LINK_UP_PORT            0x20
2158 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2159 #define I40E_AQ_SIGNAL_DETECT           0x80
2160         u8      an_info;
2161 #define I40E_AQ_AN_COMPLETED            0x01
2162 #define I40E_AQ_LP_AN_ABILITY           0x02
2163 #define I40E_AQ_PD_FAULT                0x04
2164 #define I40E_AQ_FEC_EN                  0x08
2165 #define I40E_AQ_PHY_LOW_POWER           0x10
2166 #define I40E_AQ_LINK_PAUSE_TX           0x20
2167 #define I40E_AQ_LINK_PAUSE_RX           0x40
2168 #define I40E_AQ_QUALIFIED_MODULE        0x80
2169         u8      ext_info;
2170 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2171 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2172 #define I40E_AQ_LINK_TX_SHIFT           0x02
2173 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2174 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2175 #define I40E_AQ_LINK_TX_DRAINED         0x01
2176 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2177 #define I40E_AQ_LINK_FORCED_40G         0x10
2178 /* 25G Error Codes */
2179 #define I40E_AQ_25G_NO_ERR              0X00
2180 #define I40E_AQ_25G_NOT_PRESENT         0X01
2181 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2182 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2183 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2184 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2185         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2186 /* Since firmware API 1.7 loopback field keeps power class info as well */
2187 #define I40E_AQ_LOOPBACK_MASK           0x07
2188 #define I40E_AQ_PWR_CLASS_SHIFT_LB      6
2189 #define I40E_AQ_PWR_CLASS_MASK_LB       (0x03 << I40E_AQ_PWR_CLASS_SHIFT_LB)
2190         __le16  max_frame_size;
2191         u8      config;
2192 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2193 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2194 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2195 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2196         union {
2197                 struct {
2198                         u8      power_desc;
2199 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2200 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2201 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2202 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2203 #define I40E_AQ_PWR_CLASS_MASK          0x03
2204                         u8      reserved[4];
2205                 };
2206                 struct {
2207                         u8      link_type[4];
2208                         u8      link_type_ext;
2209                 };
2210         };
2211 };
2212
2213 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2214
2215 /* Set event mask command (direct 0x613) */
2216 struct i40e_aqc_set_phy_int_mask {
2217         u8      reserved[8];
2218         __le16  event_mask;
2219 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2220 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2221 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2222 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2223 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2224 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2225 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2226 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2227 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2228         u8      reserved1[6];
2229 };
2230
2231 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2232
2233 /* Get Local AN advt register (direct 0x0614)
2234  * Set Local AN advt register (direct 0x0615)
2235  * Get Link Partner AN advt register (direct 0x0616)
2236  */
2237 struct i40e_aqc_an_advt_reg {
2238         __le32  local_an_reg0;
2239         __le16  local_an_reg1;
2240         u8      reserved[10];
2241 };
2242
2243 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2244
2245 /* Set Loopback mode (0x0618) */
2246 struct i40e_aqc_set_lb_mode {
2247         __le16  lb_mode;
2248 #define I40E_AQ_LB_PHY_LOCAL    0x01
2249 #define I40E_AQ_LB_PHY_REMOTE   0x02
2250 #define I40E_AQ_LB_MAC_LOCAL    0x04
2251         u8      reserved[14];
2252 };
2253
2254 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2255
2256 /* Set PHY Debug command (0x0622) */
2257 struct i40e_aqc_set_phy_debug {
2258         u8      command_flags;
2259 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2260 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2261 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2262                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2263 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2264 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2265 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2266 /* Disable link manageability on a single port */
2267 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2268 /* Disable link manageability on all ports needs both bits 4 and 5 */
2269 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2270         u8      reserved[15];
2271 };
2272
2273 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2274
2275 enum i40e_aq_phy_reg_type {
2276         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2277         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2278         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2279 };
2280
2281 #pragma pack(1)
2282 /* Run PHY Activity (0x0626) */
2283 struct i40e_aqc_run_phy_activity {
2284         u8      cmd_flags;
2285         __le16  activity_id;
2286 #define I40E_AQ_RUN_PHY_ACT_ID_USR_DFND                 0x10
2287         u8      reserved;
2288         union {
2289                 struct {
2290                         __le32  dnl_opcode;
2291 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_STAT_DUR 0x801a
2292 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_STAT     0x801b
2293 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_DUR      0x1801b
2294                         __le32  data;
2295                         u8      reserved2[4];
2296                 } cmd;
2297                 struct {
2298                         __le32  cmd_status;
2299 #define I40E_AQ_RUN_PHY_ACT_CMD_STAT_SUCC               0x4
2300 #define I40E_AQ_RUN_PHY_ACT_CMD_STAT_MASK               0xFFFF
2301                         __le32  data0;
2302                         __le32  data1;
2303                 } resp;
2304         } params;
2305 };
2306 #pragma pack()
2307
2308 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2309
2310 /* Set PHY Register command (0x0628) */
2311 /* Get PHY Register command (0x0629) */
2312 struct i40e_aqc_phy_register_access {
2313         u8      phy_interface;
2314 #define I40E_AQ_PHY_REG_ACCESS_INTERNAL 0
2315 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL 1
2316 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL_MODULE  2
2317         u8      dev_addres;
2318         u8      cmd_flags;
2319 #define I40E_AQ_PHY_REG_ACCESS_DONT_CHANGE_QSFP_PAGE    0x01
2320 #define I40E_AQ_PHY_REG_ACCESS_SET_MDIO_IF_NUMBER       0x02
2321 #define I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_SHIFT     2
2322 #define I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_MASK      (0x3 << \
2323                 I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_SHIFT)
2324         u8      reserved1;
2325         __le32  reg_address;
2326         __le32  reg_value;
2327         u8      reserved2[4];
2328 };
2329
2330 I40E_CHECK_CMD_LENGTH(i40e_aqc_phy_register_access);
2331
2332 /* NVM Read command (indirect 0x0701)
2333  * NVM Erase commands (direct 0x0702)
2334  * NVM Update commands (indirect 0x0703)
2335  */
2336 struct i40e_aqc_nvm_update {
2337         u8      command_flags;
2338 #define I40E_AQ_NVM_LAST_CMD                    0x01
2339 #define I40E_AQ_NVM_REARRANGE_TO_FLAT           0x20
2340 #define I40E_AQ_NVM_REARRANGE_TO_STRUCT         0x40
2341 #define I40E_AQ_NVM_FLASH_ONLY                  0x80
2342 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SHIFT    1
2343 #define I40E_AQ_NVM_PRESERVATION_FLAGS_MASK     0x03
2344 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SELECTED 0x03
2345 #define I40E_AQ_NVM_PRESERVATION_FLAGS_ALL      0x01
2346         u8      module_pointer;
2347         __le16  length;
2348         __le32  offset;
2349         __le32  addr_high;
2350         __le32  addr_low;
2351 };
2352
2353 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2354
2355 /* NVM Config Read (indirect 0x0704) */
2356 struct i40e_aqc_nvm_config_read {
2357         __le16  cmd_flags;
2358 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2359 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2360 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2361         __le16  element_count;
2362         __le16  element_id;     /* Feature/field ID */
2363         __le16  element_id_msw; /* MSWord of field ID */
2364         __le32  address_high;
2365         __le32  address_low;
2366 };
2367
2368 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2369
2370 /* NVM Config Write (indirect 0x0705) */
2371 struct i40e_aqc_nvm_config_write {
2372         __le16  cmd_flags;
2373         __le16  element_count;
2374         u8      reserved[4];
2375         __le32  address_high;
2376         __le32  address_low;
2377 };
2378
2379 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2380
2381 /* Used for 0x0704 as well as for 0x0705 commands */
2382 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2383 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2384                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2385 #define I40E_AQ_ANVM_FEATURE            0
2386 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2387 struct i40e_aqc_nvm_config_data_feature {
2388         __le16 feature_id;
2389 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2390 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2391 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2392         __le16 feature_options;
2393         __le16 feature_selection;
2394 };
2395
2396 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2397
2398 struct i40e_aqc_nvm_config_data_immediate_field {
2399         __le32 field_id;
2400         __le32 field_value;
2401         __le16 field_options;
2402         __le16 reserved;
2403 };
2404
2405 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2406
2407 /* OEM Post Update (indirect 0x0720)
2408  * no command data struct used
2409  */
2410 struct i40e_aqc_nvm_oem_post_update {
2411 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2412         u8 sel_data;
2413         u8 reserved[7];
2414 };
2415
2416 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2417
2418 struct i40e_aqc_nvm_oem_post_update_buffer {
2419         u8 str_len;
2420         u8 dev_addr;
2421         __le16 eeprom_addr;
2422         u8 data[36];
2423 };
2424
2425 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2426
2427 /* Thermal Sensor (indirect 0x0721)
2428  *     read or set thermal sensor configs and values
2429  *     takes a sensor and command specific data buffer, not detailed here
2430  */
2431 struct i40e_aqc_thermal_sensor {
2432         u8 sensor_action;
2433 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2434 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2435 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2436         u8 reserved[7];
2437         __le32  addr_high;
2438         __le32  addr_low;
2439 };
2440
2441 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2442
2443 /* Send to PF command (indirect 0x0801) id is only used by PF
2444  * Send to VF command (indirect 0x0802) id is only used by PF
2445  * Send to Peer PF command (indirect 0x0803)
2446  */
2447 struct i40e_aqc_pf_vf_message {
2448         __le32  id;
2449         u8      reserved[4];
2450         __le32  addr_high;
2451         __le32  addr_low;
2452 };
2453
2454 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2455
2456 /* Alternate structure */
2457
2458 /* Direct write (direct 0x0900)
2459  * Direct read (direct 0x0902)
2460  */
2461 struct i40e_aqc_alternate_write {
2462         __le32 address0;
2463         __le32 data0;
2464         __le32 address1;
2465         __le32 data1;
2466 };
2467
2468 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2469
2470 /* Indirect write (indirect 0x0901)
2471  * Indirect read (indirect 0x0903)
2472  */
2473
2474 struct i40e_aqc_alternate_ind_write {
2475         __le32 address;
2476         __le32 length;
2477         __le32 addr_high;
2478         __le32 addr_low;
2479 };
2480
2481 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2482
2483 /* Done alternate write (direct 0x0904)
2484  * uses i40e_aq_desc
2485  */
2486 struct i40e_aqc_alternate_write_done {
2487         __le16  cmd_flags;
2488 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2489 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2490 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2491 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2492         u8      reserved[14];
2493 };
2494
2495 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2496
2497 /* Set OEM mode (direct 0x0905) */
2498 struct i40e_aqc_alternate_set_mode {
2499         __le32  mode;
2500 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2501 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2502         u8      reserved[12];
2503 };
2504
2505 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2506
2507 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2508
2509 /* async events 0x10xx */
2510
2511 /* Lan Queue Overflow Event (direct, 0x1001) */
2512 struct i40e_aqc_lan_overflow {
2513         __le32  prtdcb_rupto;
2514         __le32  otx_ctl;
2515         u8      reserved[8];
2516 };
2517
2518 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2519
2520 /* Get LLDP MIB (indirect 0x0A00) */
2521 struct i40e_aqc_lldp_get_mib {
2522         u8      type;
2523         u8      reserved1;
2524 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2525 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2526 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2527 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2528 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2529 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2530 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2531 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2532 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2533 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2534 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2535         __le16  local_len;
2536         __le16  remote_len;
2537         u8      reserved2[2];
2538         __le32  addr_high;
2539         __le32  addr_low;
2540 };
2541
2542 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2543
2544 /* Configure LLDP MIB Change Event (direct 0x0A01)
2545  * also used for the event (with type in the command field)
2546  */
2547 struct i40e_aqc_lldp_update_mib {
2548         u8      command;
2549 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2550 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2551         u8      reserved[7];
2552         __le32  addr_high;
2553         __le32  addr_low;
2554 };
2555
2556 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2557
2558 /* Add LLDP TLV (indirect 0x0A02)
2559  * Delete LLDP TLV (indirect 0x0A04)
2560  */
2561 struct i40e_aqc_lldp_add_tlv {
2562         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2563         u8      reserved1[1];
2564         __le16  len;
2565         u8      reserved2[4];
2566         __le32  addr_high;
2567         __le32  addr_low;
2568 };
2569
2570 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2571
2572 /* Update LLDP TLV (indirect 0x0A03) */
2573 struct i40e_aqc_lldp_update_tlv {
2574         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2575         u8      reserved;
2576         __le16  old_len;
2577         __le16  new_offset;
2578         __le16  new_len;
2579         __le32  addr_high;
2580         __le32  addr_low;
2581 };
2582
2583 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2584
2585 /* Stop LLDP (direct 0x0A05) */
2586 struct i40e_aqc_lldp_stop {
2587         u8      command;
2588 #define I40E_AQ_LLDP_AGENT_STOP                 0x0
2589 #define I40E_AQ_LLDP_AGENT_SHUTDOWN             0x1
2590 #define I40E_AQ_LLDP_AGENT_STOP_PERSIST         0x2
2591         u8      reserved[15];
2592 };
2593
2594 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2595
2596 /* Start LLDP (direct 0x0A06) */
2597
2598 struct i40e_aqc_lldp_start {
2599         u8      command;
2600 #define I40E_AQ_LLDP_AGENT_START                0x1
2601 #define I40E_AQ_LLDP_AGENT_START_PERSIST        0x2
2602         u8      reserved[15];
2603 };
2604
2605 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2606
2607 /* Set DCB (direct 0x0303) */
2608 struct i40e_aqc_set_dcb_parameters {
2609         u8 command;
2610 #define I40E_AQ_DCB_SET_AGENT   0x1
2611 #define I40E_DCB_VALID          0x1
2612         u8 valid_flags;
2613         u8 reserved[14];
2614 };
2615
2616 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_dcb_parameters);
2617
2618 /* Get CEE DCBX Oper Config (0x0A07)
2619  * uses the generic descriptor struct
2620  * returns below as indirect response
2621  */
2622
2623 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2624 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2625 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2626 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2627 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2628 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2629
2630 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2631 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2632 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2633 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2634 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2635 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2636 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2637 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2638 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2639 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2640 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2641 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2642
2643 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2644  * word boundary layout issues, which the Linux compilers silently deal
2645  * with by adding padding, making the actual struct larger than designed.
2646  * However, the FW compiler for the NIC is less lenient and complains
2647  * about the struct.  Hence, the struct defined here has an extra byte in
2648  * fields reserved3 and reserved4 to directly acknowledge that padding,
2649  * and the new length is used in the length check macro.
2650  */
2651 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2652         u8      reserved1;
2653         u8      oper_num_tc;
2654         u8      oper_prio_tc[4];
2655         u8      reserved2;
2656         u8      oper_tc_bw[8];
2657         u8      oper_pfc_en;
2658         u8      reserved3[2];
2659         __le16  oper_app_prio;
2660         u8      reserved4[2];
2661         __le16  tlv_status;
2662 };
2663
2664 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2665
2666 struct i40e_aqc_get_cee_dcb_cfg_resp {
2667         u8      oper_num_tc;
2668         u8      oper_prio_tc[4];
2669         u8      oper_tc_bw[8];
2670         u8      oper_pfc_en;
2671         __le16  oper_app_prio;
2672         __le32  tlv_status;
2673         u8      reserved[12];
2674 };
2675
2676 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2677
2678 /*      Set Local LLDP MIB (indirect 0x0A08)
2679  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2680  */
2681 struct i40e_aqc_lldp_set_local_mib {
2682 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2683 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2684                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2685 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2686 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2687 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2688                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2689 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2690         u8      type;
2691         u8      reserved0;
2692         __le16  length;
2693         u8      reserved1[4];
2694         __le32  address_high;
2695         __le32  address_low;
2696 };
2697
2698 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2699
2700 struct i40e_aqc_lldp_set_local_mib_resp {
2701 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2702         u8  status;
2703         u8  reserved[15];
2704 };
2705
2706 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2707
2708 /*      Stop/Start LLDP Agent (direct 0x0A09)
2709  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2710  */
2711 struct i40e_aqc_lldp_stop_start_specific_agent {
2712 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2713 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2714                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2715         u8      command;
2716         u8      reserved[15];
2717 };
2718
2719 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2720
2721 /* Restore LLDP Agent factory settings (direct 0x0A0A) */
2722 struct i40e_aqc_lldp_restore {
2723         u8      command;
2724 #define I40E_AQ_LLDP_AGENT_RESTORE_NOT          0x0
2725 #define I40E_AQ_LLDP_AGENT_RESTORE              0x1
2726         u8      reserved[15];
2727 };
2728
2729 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_restore);
2730
2731 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2732 struct i40e_aqc_add_udp_tunnel {
2733         __le16  udp_port;
2734         u8      reserved0[3];
2735         u8      protocol_type;
2736 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2737 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2738 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2739 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2740         u8      reserved1[10];
2741 };
2742
2743 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2744
2745 struct i40e_aqc_add_udp_tunnel_completion {
2746         __le16  udp_port;
2747         u8      filter_entry_index;
2748         u8      multiple_pfs;
2749 #define I40E_AQC_SINGLE_PF              0x0
2750 #define I40E_AQC_MULTIPLE_PFS           0x1
2751         u8      total_filters;
2752         u8      reserved[11];
2753 };
2754
2755 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2756
2757 /* remove UDP Tunnel command (0x0B01) */
2758 struct i40e_aqc_remove_udp_tunnel {
2759         u8      reserved[2];
2760         u8      index; /* 0 to 15 */
2761         u8      reserved2[13];
2762 };
2763
2764 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2765
2766 struct i40e_aqc_del_udp_tunnel_completion {
2767         __le16  udp_port;
2768         u8      index; /* 0 to 15 */
2769         u8      multiple_pfs;
2770         u8      total_filters_used;
2771         u8      reserved1[11];
2772 };
2773
2774 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2775
2776 struct i40e_aqc_get_set_rss_key {
2777 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2778 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2779 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2780                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2781         __le16  vsi_id;
2782         u8      reserved[6];
2783         __le32  addr_high;
2784         __le32  addr_low;
2785 };
2786
2787 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2788
2789 struct i40e_aqc_get_set_rss_key_data {
2790         u8 standard_rss_key[0x28];
2791         u8 extended_hash_key[0xc];
2792 };
2793
2794 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2795
2796 struct  i40e_aqc_get_set_rss_lut {
2797 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2798 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2799 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2800                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2801         __le16  vsi_id;
2802 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2803 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2804                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2805
2806 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2807 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2808         __le16  flags;
2809         u8      reserved[4];
2810         __le32  addr_high;
2811         __le32  addr_low;
2812 };
2813
2814 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2815
2816 /* tunnel key structure 0x0B10 */
2817
2818 struct i40e_aqc_tunnel_key_structure {
2819         u8      key1_off;
2820         u8      key2_off;
2821         u8      key1_len;  /* 0 to 15 */
2822         u8      key2_len;  /* 0 to 15 */
2823         u8      flags;
2824 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2825 /* response flags */
2826 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2827 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2828 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2829         u8      network_key_index;
2830 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2831 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2832 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2833 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2834         u8      reserved[10];
2835 };
2836
2837 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2838
2839 /* OEM mode commands (direct 0xFE0x) */
2840 struct i40e_aqc_oem_param_change {
2841         __le32  param_type;
2842 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2843 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2844 #define I40E_AQ_OEM_PARAM_MAC           2
2845         __le32  param_value1;
2846         __le16  param_value2;
2847         u8      reserved[6];
2848 };
2849
2850 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2851
2852 struct i40e_aqc_oem_state_change {
2853         __le32  state;
2854 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2855 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2856         u8      reserved[12];
2857 };
2858
2859 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2860
2861 /* Initialize OCSD (0xFE02, direct) */
2862 struct i40e_aqc_opc_oem_ocsd_initialize {
2863         u8 type_status;
2864         u8 reserved1[3];
2865         __le32 ocsd_memory_block_addr_high;
2866         __le32 ocsd_memory_block_addr_low;
2867         __le32 requested_update_interval;
2868 };
2869
2870 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2871
2872 /* Initialize OCBB  (0xFE03, direct) */
2873 struct i40e_aqc_opc_oem_ocbb_initialize {
2874         u8 type_status;
2875         u8 reserved1[3];
2876         __le32 ocbb_memory_block_addr_high;
2877         __le32 ocbb_memory_block_addr_low;
2878         u8 reserved2[4];
2879 };
2880
2881 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2882
2883 /* debug commands */
2884
2885 /* get device id (0xFF00) uses the generic structure */
2886
2887 /* set test more (0xFF01, internal) */
2888
2889 struct i40e_acq_set_test_mode {
2890         u8      mode;
2891 #define I40E_AQ_TEST_PARTIAL    0
2892 #define I40E_AQ_TEST_FULL       1
2893 #define I40E_AQ_TEST_NVM        2
2894         u8      reserved[3];
2895         u8      command;
2896 #define I40E_AQ_TEST_OPEN       0
2897 #define I40E_AQ_TEST_CLOSE      1
2898 #define I40E_AQ_TEST_INC        2
2899         u8      reserved2[3];
2900         __le32  address_high;
2901         __le32  address_low;
2902 };
2903
2904 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2905
2906 /* Debug Read Register command (0xFF03)
2907  * Debug Write Register command (0xFF04)
2908  */
2909 struct i40e_aqc_debug_reg_read_write {
2910         __le32 reserved;
2911         __le32 address;
2912         __le32 value_high;
2913         __le32 value_low;
2914 };
2915
2916 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2917
2918 /* Scatter/gather Reg Read  (indirect 0xFF05)
2919  * Scatter/gather Reg Write (indirect 0xFF06)
2920  */
2921
2922 /* i40e_aq_desc is used for the command */
2923 struct i40e_aqc_debug_reg_sg_element_data {
2924         __le32 address;
2925         __le32 value;
2926 };
2927
2928 /* Debug Modify register (direct 0xFF07) */
2929 struct i40e_aqc_debug_modify_reg {
2930         __le32 address;
2931         __le32 value;
2932         __le32 clear_mask;
2933         __le32 set_mask;
2934 };
2935
2936 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2937
2938 /* dump internal data (0xFF08, indirect) */
2939
2940 #define I40E_AQ_CLUSTER_ID_AUX          0
2941 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2942 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2943 #define I40E_AQ_CLUSTER_ID_HMC          3
2944 #define I40E_AQ_CLUSTER_ID_MAC0         4
2945 #define I40E_AQ_CLUSTER_ID_MAC1         5
2946 #define I40E_AQ_CLUSTER_ID_MAC2         6
2947 #define I40E_AQ_CLUSTER_ID_MAC3         7
2948 #define I40E_AQ_CLUSTER_ID_DCB          8
2949 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2950 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2951 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2952
2953 struct i40e_aqc_debug_dump_internals {
2954         u8      cluster_id;
2955         u8      table_id;
2956         __le16  data_size;
2957         __le32  idx;
2958         __le32  address_high;
2959         __le32  address_low;
2960 };
2961
2962 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2963
2964 struct i40e_aqc_debug_modify_internals {
2965         u8      cluster_id;
2966         u8      cluster_specific_params[7];
2967         __le32  address_high;
2968         __le32  address_low;
2969 };
2970
2971 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2972
2973 #endif /* _I40E_ADMINQ_CMD_H_ */