drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142         /* Proxy commands */
 143         i40e_aqc_opc_set_proxy_config           = 0x0104,
 144         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 145
 146         /* LAA */
 147         i40e_aqc_opc_mac_address_read   = 0x0107,
 148         i40e_aqc_opc_mac_address_write  = 0x0108,
 149
 150         /* PXE */
 151         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 152
 153         /* WoL commands */
 154         i40e_aqc_opc_set_wol_filter     = 0x0120,
 155         i40e_aqc_opc_get_wake_reason    = 0x0121,
 156         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 157
 158         /* internal switch commands */
 159         i40e_aqc_opc_get_switch_config          = 0x0200,
 160         i40e_aqc_opc_add_statistics             = 0x0201,
 161         i40e_aqc_opc_remove_statistics          = 0x0202,
 162         i40e_aqc_opc_set_port_parameters        = 0x0203,
 163         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 164         i40e_aqc_opc_set_switch_config          = 0x0205,
 165         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 166         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 167
 168         i40e_aqc_opc_add_vsi                    = 0x0210,
 169         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 170         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 171
 172         i40e_aqc_opc_add_pv                     = 0x0220,
 173         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 174         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 175
 176         i40e_aqc_opc_add_veb                    = 0x0230,
 177         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 178         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 179
 180         i40e_aqc_opc_delete_element             = 0x0243,
 181
 182         i40e_aqc_opc_add_macvlan                = 0x0250,
 183         i40e_aqc_opc_remove_macvlan             = 0x0251,
 184         i40e_aqc_opc_add_vlan                   = 0x0252,
 185         i40e_aqc_opc_remove_vlan                = 0x0253,
 186         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 187         i40e_aqc_opc_add_tag                    = 0x0255,
 188         i40e_aqc_opc_remove_tag                 = 0x0256,
 189         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 190         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 191         i40e_aqc_opc_update_tag                 = 0x0259,
 192         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 193         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 194         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 195         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 196         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 197
 198         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 199         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 200
 201         /* Dynamic Device Personalization */
 202         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 203         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 204
 205         /* DCB commands */
 206         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 207         i40e_aqc_opc_dcb_updated        = 0x0302,
 208
 209         /* TX scheduler */
 210         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 211         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 212         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 213         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 214         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 215         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 216
 217         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 218         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 219         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 220         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 221         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 222         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 223         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 224         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 225         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 226         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 227         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 228         /* hmc */
 229         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 230         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 231
 232         /* phy commands*/
 233         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 234         i40e_aqc_opc_set_phy_config             = 0x0601,
 235         i40e_aqc_opc_set_mac_config             = 0x0603,
 236         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 237         i40e_aqc_opc_get_link_status            = 0x0607,
 238         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 239         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 240         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 241         i40e_aqc_opc_get_partner_advt           = 0x0616,
 242         i40e_aqc_opc_set_lb_modes               = 0x0618,
 243         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 244         i40e_aqc_opc_set_phy_debug              = 0x0622,
 245         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 246         i40e_aqc_opc_run_phy_activity           = 0x0626,
 247
 248         /* NVM commands */
 249         i40e_aqc_opc_nvm_read                   = 0x0701,
 250         i40e_aqc_opc_nvm_erase                  = 0x0702,
 251         i40e_aqc_opc_nvm_update                 = 0x0703,
 252         i40e_aqc_opc_nvm_config_read            = 0x0704,
 253         i40e_aqc_opc_nvm_config_write           = 0x0705,
 254         i40e_aqc_opc_oem_post_update            = 0x0720,
 255         i40e_aqc_opc_thermal_sensor             = 0x0721,
 256
 257         /* virtualization commands */
 258         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 259         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 260         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 261
 262         /* alternate structure */
 263         i40e_aqc_opc_alternate_write            = 0x0900,
 264         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 265         i40e_aqc_opc_alternate_read             = 0x0902,
 266         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 267         i40e_aqc_opc_alternate_write_done       = 0x0904,
 268         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 269         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 270
 271         /* LLDP commands */
 272         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 273         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 274         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 275         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 276         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 277         i40e_aqc_opc_lldp_stop          = 0x0A05,
 278         i40e_aqc_opc_lldp_start         = 0x0A06,
 279         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 280         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 281         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 282
 283         /* Tunnel commands */
 284         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 285         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 286         i40e_aqc_opc_set_rss_key        = 0x0B02,
 287         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 288         i40e_aqc_opc_get_rss_key        = 0x0B04,
 289         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 290
 291         /* Async Events */
 292         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 293
 294         /* OEM commands */
 295         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 296         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 297         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 298         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 299
 300         /* debug commands */
 301         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 302         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 303         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 304         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 305 };
 306
 307 /* command structures and indirect data structures */
 308
 309 /* Structure naming conventions:
 310  * - no suffix for direct command descriptor structures
 311  * - _data for indirect sent data
 312  * - _resp for indirect return data (data which is both will use _data)
 313  * - _completion for direct return data
 314  * - _element_ for repeated elements (may also be _data or _resp)
 315  *
 316  * Command structures are expected to overlay the params.raw member of the basic
 317  * descriptor, and as such cannot exceed 16 bytes in length.
 318  */
 319
 320 /* This macro is used to generate a compilation error if a structure
 321  * is not exactly the correct length. It gives a divide by zero error if the
 322  * structure is not of the correct size, otherwise it creates an enum that is
 323  * never used.
 324  */
 325 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 326         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 327
 328 /* This macro is used extensively to ensure that command structures are 16
 329  * bytes in length as they have to map to the raw array of that size.
 330  */
 331 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 332
 333 /* internal (0x00XX) commands */
 334
 335 /* Get version (direct 0x0001) */
 336 struct i40e_aqc_get_version {
 337         __le32 rom_ver;
 338         __le32 fw_build;
 339         __le16 fw_major;
 340         __le16 fw_minor;
 341         __le16 api_major;
 342         __le16 api_minor;
 343 };
 344
 345 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 346
 347 /* Send driver version (indirect 0x0002) */
 348 struct i40e_aqc_driver_version {
 349         u8      driver_major_ver;
 350         u8      driver_minor_ver;
 351         u8      driver_build_ver;
 352         u8      driver_subbuild_ver;
 353         u8      reserved[4];
 354         __le32  address_high;
 355         __le32  address_low;
 356 };
 357
 358 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 359
 360 /* Queue Shutdown (direct 0x0003) */
 361 struct i40e_aqc_queue_shutdown {
 362         __le32  driver_unloading;
 363 #define I40E_AQ_DRIVER_UNLOADING        0x1
 364         u8      reserved[12];
 365 };
 366
 367 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 368
 369 /* Set PF context (0x0004, direct) */
 370 struct i40e_aqc_set_pf_context {
 371         u8      pf_id;
 372         u8      reserved[15];
 373 };
 374
 375 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 376
 377 /* Request resource ownership (direct 0x0008)
 378  * Release resource ownership (direct 0x0009)
 379  */
 380 #define I40E_AQ_RESOURCE_NVM                    1
 381 #define I40E_AQ_RESOURCE_SDP                    2
 382 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 383 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 384 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 385 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 386
 387 struct i40e_aqc_request_resource {
 388         __le16  resource_id;
 389         __le16  access_type;
 390         __le32  timeout;
 391         __le32  resource_number;
 392         u8      reserved[4];
 393 };
 394
 395 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 396
 397 /* Get function capabilities (indirect 0x000A)
 398  * Get device capabilities (indirect 0x000B)
 399  */
 400 struct i40e_aqc_list_capabilites {
 401         u8 command_flags;
 402 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 403         u8 pf_index;
 404         u8 reserved[2];
 405         __le32 count;
 406         __le32 addr_high;
 407         __le32 addr_low;
 408 };
 409
 410 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 411
 412 struct i40e_aqc_list_capabilities_element_resp {
 413         __le16  id;
 414         u8      major_rev;
 415         u8      minor_rev;
 416         __le32  number;
 417         __le32  logical_id;
 418         __le32  phys_id;
 419         u8      reserved[16];
 420 };
 421
 422 /* list of caps */
 423
 424 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 425 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 426 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 427 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 428 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 429 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 430 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 431 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 432 #define I40E_AQ_CAP_ID_VF               0x0013
 433 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 434 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 435 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 436 #define I40E_AQ_CAP_ID_VSI              0x0017
 437 #define I40E_AQ_CAP_ID_DCB              0x0018
 438 #define I40E_AQ_CAP_ID_FCOE             0x0021
 439 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 440 #define I40E_AQ_CAP_ID_RSS              0x0040
 441 #define I40E_AQ_CAP_ID_RXQ              0x0041
 442 #define I40E_AQ_CAP_ID_TXQ              0x0042
 443 #define I40E_AQ_CAP_ID_MSIX             0x0043
 444 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 445 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 446 #define I40E_AQ_CAP_ID_1588             0x0046
 447 #define I40E_AQ_CAP_ID_IWARP            0x0051
 448 #define I40E_AQ_CAP_ID_LED              0x0061
 449 #define I40E_AQ_CAP_ID_SDP              0x0062
 450 #define I40E_AQ_CAP_ID_MDIO             0x0063
 451 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 452 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 453 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 454 #define I40E_AQ_CAP_ID_CEM              0x00F2
 455
 456 /* Set CPPM Configuration (direct 0x0103) */
 457 struct i40e_aqc_cppm_configuration {
 458         __le16  command_flags;
 459 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 460 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 461 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 462 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 463 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 464         __le16  ttlx;
 465         __le32  dmacr;
 466         __le16  dmcth;
 467         u8      hptc;
 468         u8      reserved;
 469         __le32  pfltrc;
 470 };
 471
 472 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 473
 474 /* Set ARP Proxy command / response (indirect 0x0104) */
 475 struct i40e_aqc_arp_proxy_data {
 476         __le16  command_flags;
 477 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 478 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 479 #define I40E_AQ_ARP_ENA         0x2000
 480 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 481 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 482         __le16  table_id;
 483         __le32  enabled_offloads;
 484 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 485 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 486         __le32  ip_addr;
 487         u8      mac_addr[6];
 488         u8      reserved[2];
 489 };
 490
 491 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 492
 493 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 494 struct i40e_aqc_ns_proxy_data {
 495         __le16  table_idx_mac_addr_0;
 496         __le16  table_idx_mac_addr_1;
 497         __le16  table_idx_ipv6_0;
 498         __le16  table_idx_ipv6_1;
 499         __le16  control;
 500 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 501 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 502 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 503 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 504 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 505 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 506 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 507 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 508 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 509 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 510 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 511 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 512 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 513         u8      mac_addr_0[6];
 514         u8      mac_addr_1[6];
 515         u8      local_mac_addr[6];
 516         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 517         u8      ipv6_addr_1[16];
 518 };
 519
 520 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 521
 522 /* Manage LAA Command (0x0106) - obsolete */
 523 struct i40e_aqc_mng_laa {
 524         __le16  command_flags;
 525 #define I40E_AQ_LAA_FLAG_WR     0x8000
 526         u8      reserved[2];
 527         __le32  sal;
 528         __le16  sah;
 529         u8      reserved2[6];
 530 };
 531
 532 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 533
 534 /* Manage MAC Address Read Command (indirect 0x0107) */
 535 struct i40e_aqc_mac_address_read {
 536         __le16  command_flags;
 537 #define I40E_AQC_LAN_ADDR_VALID         0x10
 538 #define I40E_AQC_SAN_ADDR_VALID         0x20
 539 #define I40E_AQC_PORT_ADDR_VALID        0x40
 540 #define I40E_AQC_WOL_ADDR_VALID         0x80
 541 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 542 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 543 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 544         u8      reserved[6];
 545         __le32  addr_high;
 546         __le32  addr_low;
 547 };
 548
 549 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 550
 551 struct i40e_aqc_mac_address_read_data {
 552         u8 pf_lan_mac[6];
 553         u8 pf_san_mac[6];
 554         u8 port_mac[6];
 555         u8 pf_wol_mac[6];
 556 };
 557
 558 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 559
 560 /* Manage MAC Address Write Command (0x0108) */
 561 struct i40e_aqc_mac_address_write {
 562         __le16  command_flags;
 563 #define I40E_AQC_MC_MAG_EN              0x0100
 564 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 565 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 566 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 567 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 568 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 569 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 570
 571         __le16  mac_sah;
 572         __le32  mac_sal;
 573         u8      reserved[8];
 574 };
 575
 576 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 577
 578 /* PXE commands (0x011x) */
 579
 580 /* Clear PXE Command and response  (direct 0x0110) */
 581 struct i40e_aqc_clear_pxe {
 582         u8      rx_cnt;
 583         u8      reserved[15];
 584 };
 585
 586 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 587
 588 /* Set WoL Filter (0x0120) */
 589
 590 struct i40e_aqc_set_wol_filter {
 591         __le16 filter_index;
 592 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 593 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 594 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 595                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 596
 597 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 598 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 599                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 600         __le16 cmd_flags;
 601 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 602 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 603 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 604 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 605 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 606         __le16 valid_flags;
 607 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 608 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 609         u8 reserved[2];
 610         __le32  address_high;
 611         __le32  address_low;
 612 };
 613
 614 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 615
 616 struct i40e_aqc_set_wol_filter_data {
 617         u8 filter[128];
 618         u8 mask[16];
 619 };
 620
 621 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 622
 623 /* Get Wake Reason (0x0121) */
 624
 625 struct i40e_aqc_get_wake_reason_completion {
 626         u8 reserved_1[2];
 627         __le16 wake_reason;
 628 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 629 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 630                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 631 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 632 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 633                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 634         u8 reserved_2[12];
 635 };
 636
 637 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 638
 639 /* Switch configuration commands (0x02xx) */
 640
 641 /* Used by many indirect commands that only pass an seid and a buffer in the
 642  * command
 643  */
 644 struct i40e_aqc_switch_seid {
 645         __le16  seid;
 646         u8      reserved[6];
 647         __le32  addr_high;
 648         __le32  addr_low;
 649 };
 650
 651 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 652
 653 /* Get Switch Configuration command (indirect 0x0200)
 654  * uses i40e_aqc_switch_seid for the descriptor
 655  */
 656 struct i40e_aqc_get_switch_config_header_resp {
 657         __le16  num_reported;
 658         __le16  num_total;
 659         u8      reserved[12];
 660 };
 661
 662 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 663
 664 struct i40e_aqc_switch_config_element_resp {
 665         u8      element_type;
 666 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 667 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 668 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 669 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 670 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 671 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 672 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 673 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 674 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 675         u8      revision;
 676 #define I40E_AQ_SW_ELEM_REV_1           1
 677         __le16  seid;
 678         __le16  uplink_seid;
 679         __le16  downlink_seid;
 680         u8      reserved[3];
 681         u8      connection_type;
 682 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 683 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 684 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 685         __le16  scheduler_id;
 686         __le16  element_info;
 687 };
 688
 689 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 690
 691 /* Get Switch Configuration (indirect 0x0200)
 692  *    an array of elements are returned in the response buffer
 693  *    the first in the array is the header, remainder are elements
 694  */
 695 struct i40e_aqc_get_switch_config_resp {
 696         struct i40e_aqc_get_switch_config_header_resp   header;
 697         struct i40e_aqc_switch_config_element_resp      element[1];
 698 };
 699
 700 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 701
 702 /* Add Statistics (direct 0x0201)
 703  * Remove Statistics (direct 0x0202)
 704  */
 705 struct i40e_aqc_add_remove_statistics {
 706         __le16  seid;
 707         __le16  vlan;
 708         __le16  stat_index;
 709         u8      reserved[10];
 710 };
 711
 712 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 713
 714 /* Set Port Parameters command (direct 0x0203) */
 715 struct i40e_aqc_set_port_parameters {
 716         __le16  command_flags;
 717 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 718 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 719 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 720         __le16  bad_frame_vsi;
 721 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 722 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 723         __le16  default_seid;        /* reserved for command */
 724         u8      reserved[10];
 725 };
 726
 727 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 728
 729 /* Get Switch Resource Allocation (indirect 0x0204) */
 730 struct i40e_aqc_get_switch_resource_alloc {
 731         u8      num_entries;         /* reserved for command */
 732         u8      reserved[7];
 733         __le32  addr_high;
 734         __le32  addr_low;
 735 };
 736
 737 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 738
 739 /* expect an array of these structs in the response buffer */
 740 struct i40e_aqc_switch_resource_alloc_element_resp {
 741         u8      resource_type;
 742 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 743 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 744 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 745 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 746 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 747 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 748 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 749 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 750 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 751 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 752 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 753 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 754 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 755 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 756 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 757 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 758 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 759 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 760 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 761         u8      reserved1;
 762         __le16  guaranteed;
 763         __le16  total;
 764         __le16  used;
 765         __le16  total_unalloced;
 766         u8      reserved2[6];
 767 };
 768
 769 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 770
 771 /* Set Switch Configuration (direct 0x0205) */
 772 struct i40e_aqc_set_switch_config {
 773         __le16  flags;
 774 /* flags used for both fields below */
 775 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 776 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 777 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 778         __le16  valid_flags;
 779         u8      reserved[12];
 780 };
 781
 782 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 783
 784 /* Read Receive control registers  (direct 0x0206)
 785  * Write Receive control registers (direct 0x0207)
 786  *     used for accessing Rx control registers that can be
 787  *     slow and need special handling when under high Rx load
 788  */
 789 struct i40e_aqc_rx_ctl_reg_read_write {
 790         __le32 reserved1;
 791         __le32 address;
 792         __le32 reserved2;
 793         __le32 value;
 794 };
 795
 796 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 797
 798 /* Add VSI (indirect 0x0210)
 799  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 800  *    as the indirect buffer (128 bytes)
 801  *
 802  * Update VSI (indirect 0x211)
 803  *     uses the same data structure as Add VSI
 804  *
 805  * Get VSI (indirect 0x0212)
 806  *     uses the same completion and data structure as Add VSI
 807  */
 808 struct i40e_aqc_add_get_update_vsi {
 809         __le16  uplink_seid;
 810         u8      connection_type;
 811 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 812 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 813 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 814         u8      reserved1;
 815         u8      vf_id;
 816         u8      reserved2;
 817         __le16  vsi_flags;
 818 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 819 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 820 #define I40E_AQ_VSI_TYPE_VF             0x0
 821 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 822 #define I40E_AQ_VSI_TYPE_PF             0x2
 823 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 824 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 825         __le32  addr_high;
 826         __le32  addr_low;
 827 };
 828
 829 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 830
 831 struct i40e_aqc_add_get_update_vsi_completion {
 832         __le16 seid;
 833         __le16 vsi_number;
 834         __le16 vsi_used;
 835         __le16 vsi_free;
 836         __le32 addr_high;
 837         __le32 addr_low;
 838 };
 839
 840 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 841
 842 struct i40e_aqc_vsi_properties_data {
 843         /* first 96 byte are written by SW */
 844         __le16  valid_sections;
 845 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 846 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 847 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 848 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 849 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 850 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 851 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 852 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 853 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 854 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 855         /* switch section */
 856         __le16  switch_id; /* 12bit id combined with flags below */
 857 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 858 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 859 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 860 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 861 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 862         u8      sw_reserved[2];
 863         /* security section */
 864         u8      sec_flags;
 865 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 866 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 867 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 868         u8      sec_reserved;
 869         /* VLAN section */
 870         __le16  pvid; /* VLANS include priority bits */
 871         __le16  fcoe_pvid;
 872         u8      port_vlan_flags;
 873 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 874 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 875                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 876 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 877 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 878 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 879 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 880 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 881 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 882                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 883 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 884 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 885 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 886 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 887         u8      pvlan_reserved[3];
 888         /* ingress egress up sections */
 889         __le32  ingress_table; /* bitmap, 3 bits per up */
 890 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 891 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 892                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 893 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 894 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 895                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 896 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 897 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 898                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 899 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 900 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 901                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 902 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 903 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 904                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 905 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 906 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 907                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 908 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 909 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 910                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 911 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 912 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 913                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 914         __le32  egress_table;   /* same defines as for ingress table */
 915         /* cascaded PV section */
 916         __le16  cas_pv_tag;
 917         u8      cas_pv_flags;
 918 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 919 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 920                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 921 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 923 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 924 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 925 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 926 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 927         u8      cas_pv_reserved;
 928         /* queue mapping section */
 929         __le16  mapping_flags;
 930 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 931 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 932         __le16  queue_mapping[16];
 933 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 934 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 935         __le16  tc_mapping[8];
 936 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 937 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 938                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 939 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 940 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 941                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 942         /* queueing option section */
 943         u8      queueing_opt_flags;
 944 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 945 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 946 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 947 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 948 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 949 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 950         u8      queueing_opt_reserved[3];
 951         /* scheduler section */
 952         u8      up_enable_bits;
 953         u8      sched_reserved;
 954         /* outer up section */
 955         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 956         u8      cmd_reserved[8];
 957         /* last 32 bytes are written by FW */
 958         __le16  qs_handle[8];
 959 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 960         __le16  stat_counter_idx;
 961         __le16  sched_id;
 962         u8      resp_reserved[12];
 963 };
 964
 965 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 966
 967 /* Add Port Virtualizer (direct 0x0220)
 968  * also used for update PV (direct 0x0221) but only flags are used
 969  * (IS_CTRL_PORT only works on add PV)
 970  */
 971 struct i40e_aqc_add_update_pv {
 972         __le16  command_flags;
 973 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 974 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 975 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 976 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 977         __le16  uplink_seid;
 978         __le16  connected_seid;
 979         u8      reserved[10];
 980 };
 981
 982 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 983
 984 struct i40e_aqc_add_update_pv_completion {
 985         /* reserved for update; for add also encodes error if rc == ENOSPC */
 986         __le16  pv_seid;
 987 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 988 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 989 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 990 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 991         u8      reserved[14];
 992 };
 993
 994 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 995
 996 /* Get PV Params (direct 0x0222)
 997  * uses i40e_aqc_switch_seid for the descriptor
 998  */
 999
1000 struct i40e_aqc_get_pv_params_completion {
1001         __le16  seid;
1002         __le16  default_stag;
1003         __le16  pv_flags; /* same flags as add_pv */
1004 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1005 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1006 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1007         u8      reserved[8];
1008         __le16  default_port_seid;
1009 };
1010
1011 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1012
1013 /* Add VEB (direct 0x0230) */
1014 struct i40e_aqc_add_veb {
1015         __le16  uplink_seid;
1016         __le16  downlink_seid;
1017         __le16  veb_flags;
1018 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1019 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1020 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1021                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1022 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1023 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1024 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1025 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1026         u8      enable_tcs;
1027         u8      reserved[9];
1028 };
1029
1030 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1031
1032 struct i40e_aqc_add_veb_completion {
1033         u8      reserved[6];
1034         __le16  switch_seid;
1035         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1036         __le16  veb_seid;
1037 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1038 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1039 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1040 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1041         __le16  statistic_index;
1042         __le16  vebs_used;
1043         __le16  vebs_free;
1044 };
1045
1046 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1047
1048 /* Get VEB Parameters (direct 0x0232)
1049  * uses i40e_aqc_switch_seid for the descriptor
1050  */
1051 struct i40e_aqc_get_veb_parameters_completion {
1052         __le16  seid;
1053         __le16  switch_id;
1054         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1055         __le16  statistic_index;
1056         __le16  vebs_used;
1057         __le16  vebs_free;
1058         u8      reserved[4];
1059 };
1060
1061 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1062
1063 /* Delete Element (direct 0x0243)
1064  * uses the generic i40e_aqc_switch_seid
1065  */
1066
1067 /* Add MAC-VLAN (indirect 0x0250) */
1068
1069 /* used for the command for most vlan commands */
1070 struct i40e_aqc_macvlan {
1071         __le16  num_addresses;
1072         __le16  seid[3];
1073 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1074 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1075                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1076 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1077         __le32  addr_high;
1078         __le32  addr_low;
1079 };
1080
1081 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1082
1083 /* indirect data for command and response */
1084 struct i40e_aqc_add_macvlan_element_data {
1085         u8      mac_addr[6];
1086         __le16  vlan_tag;
1087         __le16  flags;
1088 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1089 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1090 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1091 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1092 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1093         __le16  queue_number;
1094 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1095 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1096                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1097         /* response section */
1098         u8      match_method;
1099 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1100 #define I40E_AQC_MM_HASH_MATCH          0x02
1101 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1102         u8      reserved1[3];
1103 };
1104
1105 struct i40e_aqc_add_remove_macvlan_completion {
1106         __le16 perfect_mac_used;
1107         __le16 perfect_mac_free;
1108         __le16 unicast_hash_free;
1109         __le16 multicast_hash_free;
1110         __le32 addr_high;
1111         __le32 addr_low;
1112 };
1113
1114 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1115
1116 /* Remove MAC-VLAN (indirect 0x0251)
1117  * uses i40e_aqc_macvlan for the descriptor
1118  * data points to an array of num_addresses of elements
1119  */
1120
1121 struct i40e_aqc_remove_macvlan_element_data {
1122         u8      mac_addr[6];
1123         __le16  vlan_tag;
1124         u8      flags;
1125 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1126 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1127 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1128 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1129         u8      reserved[3];
1130         /* reply section */
1131         u8      error_code;
1132 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1133 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1134         u8      reply_reserved[3];
1135 };
1136
1137 /* Add VLAN (indirect 0x0252)
1138  * Remove VLAN (indirect 0x0253)
1139  * use the generic i40e_aqc_macvlan for the command
1140  */
1141 struct i40e_aqc_add_remove_vlan_element_data {
1142         __le16  vlan_tag;
1143         u8      vlan_flags;
1144 /* flags for add VLAN */
1145 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1146 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1147 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1148 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1149 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1150 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1151 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1152 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1153 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1154 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1155 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1156 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1157 /* flags for remove VLAN */
1158 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1159         u8      reserved;
1160         u8      result;
1161 /* flags for add VLAN */
1162 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1163 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1164 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1165 /* flags for remove VLAN */
1166 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1167 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1168         u8      reserved1[3];
1169 };
1170
1171 struct i40e_aqc_add_remove_vlan_completion {
1172         u8      reserved[4];
1173         __le16  vlans_used;
1174         __le16  vlans_free;
1175         __le32  addr_high;
1176         __le32  addr_low;
1177 };
1178
1179 /* Set VSI Promiscuous Modes (direct 0x0254) */
1180 struct i40e_aqc_set_vsi_promiscuous_modes {
1181         __le16  promiscuous_flags;
1182         __le16  valid_flags;
1183 /* flags used for both fields above */
1184 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1185 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1186 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1187 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1188 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1189 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1190         __le16  seid;
1191 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1192         __le16  vlan_tag;
1193 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1194 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1195         u8      reserved[8];
1196 };
1197
1198 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1199
1200 /* Add S/E-tag command (direct 0x0255)
1201  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1202  */
1203 struct i40e_aqc_add_tag {
1204         __le16  flags;
1205 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1206         __le16  seid;
1207 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1208 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1209                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1210         __le16  tag;
1211         __le16  queue_number;
1212         u8      reserved[8];
1213 };
1214
1215 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1216
1217 struct i40e_aqc_add_remove_tag_completion {
1218         u8      reserved[12];
1219         __le16  tags_used;
1220         __le16  tags_free;
1221 };
1222
1223 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1224
1225 /* Remove S/E-tag command (direct 0x0256)
1226  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1227  */
1228 struct i40e_aqc_remove_tag {
1229         __le16  seid;
1230 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1231 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1232                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1233         __le16  tag;
1234         u8      reserved[12];
1235 };
1236
1237 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1238
1239 /* Add multicast E-Tag (direct 0x0257)
1240  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1241  * and no external data
1242  */
1243 struct i40e_aqc_add_remove_mcast_etag {
1244         __le16  pv_seid;
1245         __le16  etag;
1246         u8      num_unicast_etags;
1247         u8      reserved[3];
1248         __le32  addr_high;          /* address of array of 2-byte s-tags */
1249         __le32  addr_low;
1250 };
1251
1252 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1253
1254 struct i40e_aqc_add_remove_mcast_etag_completion {
1255         u8      reserved[4];
1256         __le16  mcast_etags_used;
1257         __le16  mcast_etags_free;
1258         __le32  addr_high;
1259         __le32  addr_low;
1260
1261 };
1262
1263 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1264
1265 /* Update S/E-Tag (direct 0x0259) */
1266 struct i40e_aqc_update_tag {
1267         __le16  seid;
1268 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1269 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1270                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1271         __le16  old_tag;
1272         __le16  new_tag;
1273         u8      reserved[10];
1274 };
1275
1276 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1277
1278 struct i40e_aqc_update_tag_completion {
1279         u8      reserved[12];
1280         __le16  tags_used;
1281         __le16  tags_free;
1282 };
1283
1284 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1285
1286 /* Add Control Packet filter (direct 0x025A)
1287  * Remove Control Packet filter (direct 0x025B)
1288  * uses the i40e_aqc_add_oveb_cloud,
1289  * and the generic direct completion structure
1290  */
1291 struct i40e_aqc_add_remove_control_packet_filter {
1292         u8      mac[6];
1293         __le16  etype;
1294         __le16  flags;
1295 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1296 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1297 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1298 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1299 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1300         __le16  seid;
1301 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1302 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1303                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1304         __le16  queue;
1305         u8      reserved[2];
1306 };
1307
1308 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1309
1310 struct i40e_aqc_add_remove_control_packet_filter_completion {
1311         __le16  mac_etype_used;
1312         __le16  etype_used;
1313         __le16  mac_etype_free;
1314         __le16  etype_free;
1315         u8      reserved[8];
1316 };
1317
1318 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1319
1320 /* Add Cloud filters (indirect 0x025C)
1321  * Remove Cloud filters (indirect 0x025D)
1322  * uses the i40e_aqc_add_remove_cloud_filters,
1323  * and the generic indirect completion structure
1324  */
1325 struct i40e_aqc_add_remove_cloud_filters {
1326         u8      num_filters;
1327         u8      reserved;
1328         __le16  seid;
1329 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1330 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1331                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1332         u8      reserved2[4];
1333         __le32  addr_high;
1334         __le32  addr_low;
1335 };
1336
1337 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1338
1339 struct i40e_aqc_add_remove_cloud_filters_element_data {
1340         u8      outer_mac[6];
1341         u8      inner_mac[6];
1342         __le16  inner_vlan;
1343         union {
1344                 struct {
1345                         u8 reserved[12];
1346                         u8 data[4];
1347                 } v4;
1348                 struct {
1349                         u8 data[16];
1350                 } v6;
1351         } ipaddr;
1352         __le16  flags;
1353 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1354 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1355                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1356 /* 0x0000 reserved */
1357 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1358 /* 0x0002 reserved */
1359 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1360 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1361 /* 0x0005 reserved */
1362 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1363 /* 0x0007 reserved */
1364 /* 0x0008 reserved */
1365 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1366 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1367 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1368 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1369
1370 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1371 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1372 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1373 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1374 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1375
1376 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1377 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1378 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1379 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1380 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1381 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1382 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1384
1385 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1386 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1387 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1388
1389         __le32  tenant_id;
1390         u8      reserved[4];
1391         __le16  queue_number;
1392 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1393 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1394                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1395         u8      reserved2[14];
1396         /* response section */
1397         u8      allocation_result;
1398 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1399 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1400         u8      response_reserved[7];
1401 };
1402
1403 struct i40e_aqc_remove_cloud_filters_completion {
1404         __le16 perfect_ovlan_used;
1405         __le16 perfect_ovlan_free;
1406         __le16 vlan_used;
1407         __le16 vlan_free;
1408         __le32 addr_high;
1409         __le32 addr_low;
1410 };
1411
1412 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1413
1414 /* Add Mirror Rule (indirect or direct 0x0260)
1415  * Delete Mirror Rule (indirect or direct 0x0261)
1416  * note: some rule types (4,5) do not use an external buffer.
1417  *       take care to set the flags correctly.
1418  */
1419 struct i40e_aqc_add_delete_mirror_rule {
1420         __le16 seid;
1421         __le16 rule_type;
1422 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1423 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1424                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1425 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1426 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1427 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1428 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1429 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1430         __le16 num_entries;
1431         __le16 destination;  /* VSI for add, rule id for delete */
1432         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1433         __le32 addr_low;
1434 };
1435
1436 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1437
1438 struct i40e_aqc_add_delete_mirror_rule_completion {
1439         u8      reserved[2];
1440         __le16  rule_id;  /* only used on add */
1441         __le16  mirror_rules_used;
1442         __le16  mirror_rules_free;
1443         __le32  addr_high;
1444         __le32  addr_low;
1445 };
1446
1447 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1448
1449 /* Dynamic Device Personalization */
1450 struct i40e_aqc_write_personalization_profile {
1451         u8      flags;
1452         u8      reserved[3];
1453         __le32  profile_track_id;
1454         __le32  addr_high;
1455         __le32  addr_low;
1456 };
1457
1458 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1459
1460 struct i40e_aqc_write_ddp_resp {
1461         __le32 error_offset;
1462         __le32 error_info;
1463         __le32 addr_high;
1464         __le32 addr_low;
1465 };
1466
1467 struct i40e_aqc_get_applied_profiles {
1468         u8      flags;
1469 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1470 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1471         u8      rsv[3];
1472         __le32  reserved;
1473         __le32  addr_high;
1474         __le32  addr_low;
1475 };
1476
1477 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1478
1479 /* DCB 0x03xx*/
1480
1481 /* PFC Ignore (direct 0x0301)
1482  *    the command and response use the same descriptor structure
1483  */
1484 struct i40e_aqc_pfc_ignore {
1485         u8      tc_bitmap;
1486         u8      command_flags; /* unused on response */
1487 #define I40E_AQC_PFC_IGNORE_SET         0x80
1488 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1489         u8      reserved[14];
1490 };
1491
1492 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1493
1494 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1495  * with no parameters
1496  */
1497
1498 /* TX scheduler 0x04xx */
1499
1500 /* Almost all the indirect commands use
1501  * this generic struct to pass the SEID in param0
1502  */
1503 struct i40e_aqc_tx_sched_ind {
1504         __le16  vsi_seid;
1505         u8      reserved[6];
1506         __le32  addr_high;
1507         __le32  addr_low;
1508 };
1509
1510 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1511
1512 /* Several commands respond with a set of queue set handles */
1513 struct i40e_aqc_qs_handles_resp {
1514         __le16 qs_handles[8];
1515 };
1516
1517 /* Configure VSI BW limits (direct 0x0400) */
1518 struct i40e_aqc_configure_vsi_bw_limit {
1519         __le16  vsi_seid;
1520         u8      reserved[2];
1521         __le16  credit;
1522         u8      reserved1[2];
1523         u8      max_credit; /* 0-3, limit = 2^max */
1524         u8      reserved2[7];
1525 };
1526
1527 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1528
1529 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1530  *    responds with i40e_aqc_qs_handles_resp
1531  */
1532 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1533         u8      tc_valid_bits;
1534         u8      reserved[15];
1535         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1536
1537         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1538         __le16  tc_bw_max[2];
1539         u8      reserved1[28];
1540 };
1541
1542 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1543
1544 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1545  *    responds with i40e_aqc_qs_handles_resp
1546  */
1547 struct i40e_aqc_configure_vsi_tc_bw_data {
1548         u8      tc_valid_bits;
1549         u8      reserved[3];
1550         u8      tc_bw_credits[8];
1551         u8      reserved1[4];
1552         __le16  qs_handles[8];
1553 };
1554
1555 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1556
1557 /* Query vsi bw configuration (indirect 0x0408) */
1558 struct i40e_aqc_query_vsi_bw_config_resp {
1559         u8      tc_valid_bits;
1560         u8      tc_suspended_bits;
1561         u8      reserved[14];
1562         __le16  qs_handles[8];
1563         u8      reserved1[4];
1564         __le16  port_bw_limit;
1565         u8      reserved2[2];
1566         u8      max_bw; /* 0-3, limit = 2^max */
1567         u8      reserved3[23];
1568 };
1569
1570 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1571
1572 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1573 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1574         u8      tc_valid_bits;
1575         u8      reserved[3];
1576         u8      share_credits[8];
1577         __le16  credits[8];
1578
1579         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1580         __le16  tc_bw_max[2];
1581 };
1582
1583 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1584
1585 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1586 struct i40e_aqc_configure_switching_comp_bw_limit {
1587         __le16  seid;
1588         u8      reserved[2];
1589         __le16  credit;
1590         u8      reserved1[2];
1591         u8      max_bw; /* 0-3, limit = 2^max */
1592         u8      reserved2[7];
1593 };
1594
1595 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1596
1597 /* Enable  Physical Port ETS (indirect 0x0413)
1598  * Modify  Physical Port ETS (indirect 0x0414)
1599  * Disable Physical Port ETS (indirect 0x0415)
1600  */
1601 struct i40e_aqc_configure_switching_comp_ets_data {
1602         u8      reserved[4];
1603         u8      tc_valid_bits;
1604         u8      seepage;
1605 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1606         u8      tc_strict_priority_flags;
1607         u8      reserved1[17];
1608         u8      tc_bw_share_credits[8];
1609         u8      reserved2[96];
1610 };
1611
1612 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1613
1614 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1615 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1616         u8      tc_valid_bits;
1617         u8      reserved[15];
1618         __le16  tc_bw_credit[8];
1619
1620         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1621         __le16  tc_bw_max[2];
1622         u8      reserved1[28];
1623 };
1624
1625 I40E_CHECK_STRUCT_LEN(0x40,
1626                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1627
1628 /* Configure Switching Component Bandwidth Allocation per Tc
1629  * (indirect 0x0417)
1630  */
1631 struct i40e_aqc_configure_switching_comp_bw_config_data {
1632         u8      tc_valid_bits;
1633         u8      reserved[2];
1634         u8      absolute_credits; /* bool */
1635         u8      tc_bw_share_credits[8];
1636         u8      reserved1[20];
1637 };
1638
1639 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1640
1641 /* Query Switching Component Configuration (indirect 0x0418) */
1642 struct i40e_aqc_query_switching_comp_ets_config_resp {
1643         u8      tc_valid_bits;
1644         u8      reserved[35];
1645         __le16  port_bw_limit;
1646         u8      reserved1[2];
1647         u8      tc_bw_max; /* 0-3, limit = 2^max */
1648         u8      reserved2[23];
1649 };
1650
1651 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1652
1653 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1654 struct i40e_aqc_query_port_ets_config_resp {
1655         u8      reserved[4];
1656         u8      tc_valid_bits;
1657         u8      reserved1;
1658         u8      tc_strict_priority_bits;
1659         u8      reserved2;
1660         u8      tc_bw_share_credits[8];
1661         __le16  tc_bw_limits[8];
1662
1663         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1664         __le16  tc_bw_max[2];
1665         u8      reserved3[32];
1666 };
1667
1668 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1669
1670 /* Query Switching Component Bandwidth Allocation per Traffic Type
1671  * (indirect 0x041A)
1672  */
1673 struct i40e_aqc_query_switching_comp_bw_config_resp {
1674         u8      tc_valid_bits;
1675         u8      reserved[2];
1676         u8      absolute_credits_enable; /* bool */
1677         u8      tc_bw_share_credits[8];
1678         __le16  tc_bw_limits[8];
1679
1680         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1681         __le16  tc_bw_max[2];
1682 };
1683
1684 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1685
1686 /* Suspend/resume port TX traffic
1687  * (direct 0x041B and 0x041C) uses the generic SEID struct
1688  */
1689
1690 /* Configure partition BW
1691  * (indirect 0x041D)
1692  */
1693 struct i40e_aqc_configure_partition_bw_data {
1694         __le16  pf_valid_bits;
1695         u8      min_bw[16];      /* guaranteed bandwidth */
1696         u8      max_bw[16];      /* bandwidth limit */
1697 };
1698
1699 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1700
1701 /* Get and set the active HMC resource profile and status.
1702  * (direct 0x0500) and (direct 0x0501)
1703  */
1704 struct i40e_aq_get_set_hmc_resource_profile {
1705         u8      pm_profile;
1706         u8      pe_vf_enabled;
1707         u8      reserved[14];
1708 };
1709
1710 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1711
1712 enum i40e_aq_hmc_profile {
1713         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1714         I40E_HMC_PROFILE_DEFAULT        = 1,
1715         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1716         I40E_HMC_PROFILE_EQUAL          = 3,
1717 };
1718
1719 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1720
1721 /* set in param0 for get phy abilities to report qualified modules */
1722 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1723 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1724
1725 enum i40e_aq_phy_type {
1726         I40E_PHY_TYPE_SGMII                     = 0x0,
1727         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1728         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1729         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1730         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1731         I40E_PHY_TYPE_XAUI                      = 0x5,
1732         I40E_PHY_TYPE_XFI                       = 0x6,
1733         I40E_PHY_TYPE_SFI                       = 0x7,
1734         I40E_PHY_TYPE_XLAUI                     = 0x8,
1735         I40E_PHY_TYPE_XLPPI                     = 0x9,
1736         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1737         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1738         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1739         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1740         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1741         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1742         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1743         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1744         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1745         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1746         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1747         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1748         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1749         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1750         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1751         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1752         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1753         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1754         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1755         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1756         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1757         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1758         I40E_PHY_TYPE_MAX
1759 };
1760
1761 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1762 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1763 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1764 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1765 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1766 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1767
1768 enum i40e_aq_link_speed {
1769         I40E_LINK_SPEED_UNKNOWN = 0,
1770         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1771         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1772         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1773         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1774         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1775         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1776 };
1777
1778 struct i40e_aqc_module_desc {
1779         u8 oui[3];
1780         u8 reserved1;
1781         u8 part_number[16];
1782         u8 revision[4];
1783         u8 reserved2[8];
1784 };
1785
1786 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1787
1788 struct i40e_aq_get_phy_abilities_resp {
1789         __le32  phy_type;       /* bitmap using the above enum for offsets */
1790         u8      link_speed;     /* bitmap using the above enum bit patterns */
1791         u8      abilities;
1792 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1793 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1794 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1795 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1796 #define I40E_AQ_PHY_AN_ENABLED          0x10
1797 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1798 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1799 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1800         __le16  eee_capability;
1801 #define I40E_AQ_EEE_100BASE_TX          0x0002
1802 #define I40E_AQ_EEE_1000BASE_T          0x0004
1803 #define I40E_AQ_EEE_10GBASE_T           0x0008
1804 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1805 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1806 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1807         __le32  eeer_val;
1808         u8      d3_lpan;
1809 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1810         u8      phy_type_ext;
1811 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
1812 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
1813 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1814 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1815         u8      fec_cfg_curr_mod_ext_info;
1816 #define I40E_AQ_ENABLE_FEC_KR           0x01
1817 #define I40E_AQ_ENABLE_FEC_RS           0x02
1818 #define I40E_AQ_REQUEST_FEC_KR          0x04
1819 #define I40E_AQ_REQUEST_FEC_RS          0x08
1820 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
1821 #define I40E_AQ_FEC
1822 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
1823 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
1824
1825         u8      ext_comp_code;
1826         u8      phy_id[4];
1827         u8      module_type[3];
1828         u8      qualified_module_count;
1829 #define I40E_AQ_PHY_MAX_QMS             16
1830         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1831 };
1832
1833 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1834
1835 /* Set PHY Config (direct 0x0601) */
1836 struct i40e_aq_set_phy_config { /* same bits as above in all */
1837         __le32  phy_type;
1838         u8      link_speed;
1839         u8      abilities;
1840 /* bits 0-2 use the values from get_phy_abilities_resp */
1841 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1842 #define I40E_AQ_PHY_ENABLE_AN           0x10
1843 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1844         __le16  eee_capability;
1845         __le32  eeer;
1846         u8      low_power_ctrl;
1847         u8      phy_type_ext;
1848         u8      fec_config;
1849 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
1850 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
1851 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
1852 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
1853 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
1854 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
1855 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
1856         u8      reserved;
1857 };
1858
1859 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1860
1861 /* Set MAC Config command data structure (direct 0x0603) */
1862 struct i40e_aq_set_mac_config {
1863         __le16  max_frame_size;
1864         u8      params;
1865 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1866 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1867 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1868 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1869 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1870 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1871 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1872 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1873 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1874 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1875 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1876 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1877 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1878 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1879         u8      tx_timer_priority; /* bitmap */
1880         __le16  tx_timer_value;
1881         __le16  fc_refresh_threshold;
1882         u8      reserved[8];
1883 };
1884
1885 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1886
1887 /* Restart Auto-Negotiation (direct 0x605) */
1888 struct i40e_aqc_set_link_restart_an {
1889         u8      command;
1890 #define I40E_AQ_PHY_RESTART_AN  0x02
1891 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1892         u8      reserved[15];
1893 };
1894
1895 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1896
1897 /* Get Link Status cmd & response data structure (direct 0x0607) */
1898 struct i40e_aqc_get_link_status {
1899         __le16  command_flags; /* only field set on command */
1900 #define I40E_AQ_LSE_MASK                0x3
1901 #define I40E_AQ_LSE_NOP                 0x0
1902 #define I40E_AQ_LSE_DISABLE             0x2
1903 #define I40E_AQ_LSE_ENABLE              0x3
1904 /* only response uses this flag */
1905 #define I40E_AQ_LSE_IS_ENABLED          0x1
1906         u8      phy_type;    /* i40e_aq_phy_type   */
1907         u8      link_speed;  /* i40e_aq_link_speed */
1908         u8      link_info;
1909 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1910 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1911 #define I40E_AQ_LINK_FAULT              0x02
1912 #define I40E_AQ_LINK_FAULT_TX           0x04
1913 #define I40E_AQ_LINK_FAULT_RX           0x08
1914 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1915 #define I40E_AQ_LINK_UP_PORT            0x20
1916 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1917 #define I40E_AQ_SIGNAL_DETECT           0x80
1918         u8      an_info;
1919 #define I40E_AQ_AN_COMPLETED            0x01
1920 #define I40E_AQ_LP_AN_ABILITY           0x02
1921 #define I40E_AQ_PD_FAULT                0x04
1922 #define I40E_AQ_FEC_EN                  0x08
1923 #define I40E_AQ_PHY_LOW_POWER           0x10
1924 #define I40E_AQ_LINK_PAUSE_TX           0x20
1925 #define I40E_AQ_LINK_PAUSE_RX           0x40
1926 #define I40E_AQ_QUALIFIED_MODULE        0x80
1927         u8      ext_info;
1928 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1929 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1930 #define I40E_AQ_LINK_TX_SHIFT           0x02
1931 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1932 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1933 #define I40E_AQ_LINK_TX_DRAINED         0x01
1934 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1935 #define I40E_AQ_LINK_FORCED_40G         0x10
1936 /* 25G Error Codes */
1937 #define I40E_AQ_25G_NO_ERR              0X00
1938 #define I40E_AQ_25G_NOT_PRESENT         0X01
1939 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
1940 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
1941 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
1942 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
1943         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1944         __le16  max_frame_size;
1945         u8      config;
1946 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
1947 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
1948 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1949 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1950         u8      power_desc;
1951 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
1952 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
1953 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
1954 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
1955 #define I40E_AQ_PWR_CLASS_MASK          0x03
1956         u8      reserved[4];
1957 };
1958
1959 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1960
1961 /* Set event mask command (direct 0x613) */
1962 struct i40e_aqc_set_phy_int_mask {
1963         u8      reserved[8];
1964         __le16  event_mask;
1965 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1966 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1967 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1968 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1969 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1970 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1971 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1972 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1973 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1974         u8      reserved1[6];
1975 };
1976
1977 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1978
1979 /* Get Local AN advt register (direct 0x0614)
1980  * Set Local AN advt register (direct 0x0615)
1981  * Get Link Partner AN advt register (direct 0x0616)
1982  */
1983 struct i40e_aqc_an_advt_reg {
1984         __le32  local_an_reg0;
1985         __le16  local_an_reg1;
1986         u8      reserved[10];
1987 };
1988
1989 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1990
1991 /* Set Loopback mode (0x0618) */
1992 struct i40e_aqc_set_lb_mode {
1993         __le16  lb_mode;
1994 #define I40E_AQ_LB_PHY_LOCAL    0x01
1995 #define I40E_AQ_LB_PHY_REMOTE   0x02
1996 #define I40E_AQ_LB_MAC_LOCAL    0x04
1997         u8      reserved[14];
1998 };
1999
2000 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2001
2002 /* Set PHY Debug command (0x0622) */
2003 struct i40e_aqc_set_phy_debug {
2004         u8      command_flags;
2005 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2006 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2007 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2008                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2009 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2010 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2011 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2012 /* Disable link manageability on a single port */
2013 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2014 /* Disable link manageability on all ports needs both bits 4 and 5 */
2015 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2016         u8      reserved[15];
2017 };
2018
2019 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2020
2021 enum i40e_aq_phy_reg_type {
2022         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2023         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2024         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2025 };
2026
2027 /* Run PHY Activity (0x0626) */
2028 struct i40e_aqc_run_phy_activity {
2029         __le16  activity_id;
2030         u8      flags;
2031         u8      reserved1;
2032         __le32  control;
2033         __le32  data;
2034         u8      reserved2[4];
2035 };
2036
2037 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2038
2039 /* NVM Read command (indirect 0x0701)
2040  * NVM Erase commands (direct 0x0702)
2041  * NVM Update commands (indirect 0x0703)
2042  */
2043 struct i40e_aqc_nvm_update {
2044         u8      command_flags;
2045 #define I40E_AQ_NVM_LAST_CMD    0x01
2046 #define I40E_AQ_NVM_FLASH_ONLY  0x80
2047         u8      module_pointer;
2048         __le16  length;
2049         __le32  offset;
2050         __le32  addr_high;
2051         __le32  addr_low;
2052 };
2053
2054 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2055
2056 /* NVM Config Read (indirect 0x0704) */
2057 struct i40e_aqc_nvm_config_read {
2058         __le16  cmd_flags;
2059 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2060 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2061 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2062         __le16  element_count;
2063         __le16  element_id;     /* Feature/field ID */
2064         __le16  element_id_msw; /* MSWord of field ID */
2065         __le32  address_high;
2066         __le32  address_low;
2067 };
2068
2069 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2070
2071 /* NVM Config Write (indirect 0x0705) */
2072 struct i40e_aqc_nvm_config_write {
2073         __le16  cmd_flags;
2074         __le16  element_count;
2075         u8      reserved[4];
2076         __le32  address_high;
2077         __le32  address_low;
2078 };
2079
2080 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2081
2082 /* Used for 0x0704 as well as for 0x0705 commands */
2083 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2084 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2085                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2086 #define I40E_AQ_ANVM_FEATURE            0
2087 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2088 struct i40e_aqc_nvm_config_data_feature {
2089         __le16 feature_id;
2090 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2091 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2092 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2093         __le16 feature_options;
2094         __le16 feature_selection;
2095 };
2096
2097 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2098
2099 struct i40e_aqc_nvm_config_data_immediate_field {
2100         __le32 field_id;
2101         __le32 field_value;
2102         __le16 field_options;
2103         __le16 reserved;
2104 };
2105
2106 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2107
2108 /* OEM Post Update (indirect 0x0720)
2109  * no command data struct used
2110  */
2111 struct i40e_aqc_nvm_oem_post_update {
2112 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2113         u8 sel_data;
2114         u8 reserved[7];
2115 };
2116
2117 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2118
2119 struct i40e_aqc_nvm_oem_post_update_buffer {
2120         u8 str_len;
2121         u8 dev_addr;
2122         __le16 eeprom_addr;
2123         u8 data[36];
2124 };
2125
2126 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2127
2128 /* Thermal Sensor (indirect 0x0721)
2129  *     read or set thermal sensor configs and values
2130  *     takes a sensor and command specific data buffer, not detailed here
2131  */
2132 struct i40e_aqc_thermal_sensor {
2133         u8 sensor_action;
2134 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2135 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2136 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2137         u8 reserved[7];
2138         __le32  addr_high;
2139         __le32  addr_low;
2140 };
2141
2142 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2143
2144 /* Send to PF command (indirect 0x0801) id is only used by PF
2145  * Send to VF command (indirect 0x0802) id is only used by PF
2146  * Send to Peer PF command (indirect 0x0803)
2147  */
2148 struct i40e_aqc_pf_vf_message {
2149         __le32  id;
2150         u8      reserved[4];
2151         __le32  addr_high;
2152         __le32  addr_low;
2153 };
2154
2155 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2156
2157 /* Alternate structure */
2158
2159 /* Direct write (direct 0x0900)
2160  * Direct read (direct 0x0902)
2161  */
2162 struct i40e_aqc_alternate_write {
2163         __le32 address0;
2164         __le32 data0;
2165         __le32 address1;
2166         __le32 data1;
2167 };
2168
2169 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2170
2171 /* Indirect write (indirect 0x0901)
2172  * Indirect read (indirect 0x0903)
2173  */
2174
2175 struct i40e_aqc_alternate_ind_write {
2176         __le32 address;
2177         __le32 length;
2178         __le32 addr_high;
2179         __le32 addr_low;
2180 };
2181
2182 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2183
2184 /* Done alternate write (direct 0x0904)
2185  * uses i40e_aq_desc
2186  */
2187 struct i40e_aqc_alternate_write_done {
2188         __le16  cmd_flags;
2189 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2190 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2191 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2192 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2193         u8      reserved[14];
2194 };
2195
2196 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2197
2198 /* Set OEM mode (direct 0x0905) */
2199 struct i40e_aqc_alternate_set_mode {
2200         __le32  mode;
2201 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2202 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2203         u8      reserved[12];
2204 };
2205
2206 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2207
2208 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2209
2210 /* async events 0x10xx */
2211
2212 /* Lan Queue Overflow Event (direct, 0x1001) */
2213 struct i40e_aqc_lan_overflow {
2214         __le32  prtdcb_rupto;
2215         __le32  otx_ctl;
2216         u8      reserved[8];
2217 };
2218
2219 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2220
2221 /* Get LLDP MIB (indirect 0x0A00) */
2222 struct i40e_aqc_lldp_get_mib {
2223         u8      type;
2224         u8      reserved1;
2225 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2226 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2227 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2228 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2229 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2230 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2231 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2232 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2233 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2234 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2235 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2236         __le16  local_len;
2237         __le16  remote_len;
2238         u8      reserved2[2];
2239         __le32  addr_high;
2240         __le32  addr_low;
2241 };
2242
2243 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2244
2245 /* Configure LLDP MIB Change Event (direct 0x0A01)
2246  * also used for the event (with type in the command field)
2247  */
2248 struct i40e_aqc_lldp_update_mib {
2249         u8      command;
2250 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2251 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2252         u8      reserved[7];
2253         __le32  addr_high;
2254         __le32  addr_low;
2255 };
2256
2257 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2258
2259 /* Add LLDP TLV (indirect 0x0A02)
2260  * Delete LLDP TLV (indirect 0x0A04)
2261  */
2262 struct i40e_aqc_lldp_add_tlv {
2263         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2264         u8      reserved1[1];
2265         __le16  len;
2266         u8      reserved2[4];
2267         __le32  addr_high;
2268         __le32  addr_low;
2269 };
2270
2271 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2272
2273 /* Update LLDP TLV (indirect 0x0A03) */
2274 struct i40e_aqc_lldp_update_tlv {
2275         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2276         u8      reserved;
2277         __le16  old_len;
2278         __le16  new_offset;
2279         __le16  new_len;
2280         __le32  addr_high;
2281         __le32  addr_low;
2282 };
2283
2284 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2285
2286 /* Stop LLDP (direct 0x0A05) */
2287 struct i40e_aqc_lldp_stop {
2288         u8      command;
2289 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2290 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2291         u8      reserved[15];
2292 };
2293
2294 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2295
2296 /* Start LLDP (direct 0x0A06) */
2297
2298 struct i40e_aqc_lldp_start {
2299         u8      command;
2300 #define I40E_AQ_LLDP_AGENT_START        0x1
2301         u8      reserved[15];
2302 };
2303
2304 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2305
2306 /* Get CEE DCBX Oper Config (0x0A07)
2307  * uses the generic descriptor struct
2308  * returns below as indirect response
2309  */
2310
2311 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2312 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2313 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2314 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2315 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2316 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2317
2318 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2319 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2320 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2321 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2322 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2323 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2324 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2325 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2326 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2327 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2328 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2329 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2330
2331 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2332  * word boundary layout issues, which the Linux compilers silently deal
2333  * with by adding padding, making the actual struct larger than designed.
2334  * However, the FW compiler for the NIC is less lenient and complains
2335  * about the struct.  Hence, the struct defined here has an extra byte in
2336  * fields reserved3 and reserved4 to directly acknowledge that padding,
2337  * and the new length is used in the length check macro.
2338  */
2339 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2340         u8      reserved1;
2341         u8      oper_num_tc;
2342         u8      oper_prio_tc[4];
2343         u8      reserved2;
2344         u8      oper_tc_bw[8];
2345         u8      oper_pfc_en;
2346         u8      reserved3[2];
2347         __le16  oper_app_prio;
2348         u8      reserved4[2];
2349         __le16  tlv_status;
2350 };
2351
2352 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2353
2354 struct i40e_aqc_get_cee_dcb_cfg_resp {
2355         u8      oper_num_tc;
2356         u8      oper_prio_tc[4];
2357         u8      oper_tc_bw[8];
2358         u8      oper_pfc_en;
2359         __le16  oper_app_prio;
2360         __le32  tlv_status;
2361         u8      reserved[12];
2362 };
2363
2364 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2365
2366 /*      Set Local LLDP MIB (indirect 0x0A08)
2367  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2368  */
2369 struct i40e_aqc_lldp_set_local_mib {
2370 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2371 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2372                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2373 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2374 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2375 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2376                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2377 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2378         u8      type;
2379         u8      reserved0;
2380         __le16  length;
2381         u8      reserved1[4];
2382         __le32  address_high;
2383         __le32  address_low;
2384 };
2385
2386 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2387
2388 struct i40e_aqc_lldp_set_local_mib_resp {
2389 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2390         u8  status;
2391         u8  reserved[15];
2392 };
2393
2394 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2395
2396 /*      Stop/Start LLDP Agent (direct 0x0A09)
2397  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2398  */
2399 struct i40e_aqc_lldp_stop_start_specific_agent {
2400 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2401 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2402                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2403         u8      command;
2404         u8      reserved[15];
2405 };
2406
2407 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2408
2409 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2410 struct i40e_aqc_add_udp_tunnel {
2411         __le16  udp_port;
2412         u8      reserved0[3];
2413         u8      protocol_type;
2414 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2415 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2416 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2417 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2418         u8      reserved1[10];
2419 };
2420
2421 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2422
2423 struct i40e_aqc_add_udp_tunnel_completion {
2424         __le16  udp_port;
2425         u8      filter_entry_index;
2426         u8      multiple_pfs;
2427 #define I40E_AQC_SINGLE_PF              0x0
2428 #define I40E_AQC_MULTIPLE_PFS           0x1
2429         u8      total_filters;
2430         u8      reserved[11];
2431 };
2432
2433 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2434
2435 /* remove UDP Tunnel command (0x0B01) */
2436 struct i40e_aqc_remove_udp_tunnel {
2437         u8      reserved[2];
2438         u8      index; /* 0 to 15 */
2439         u8      reserved2[13];
2440 };
2441
2442 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2443
2444 struct i40e_aqc_del_udp_tunnel_completion {
2445         __le16  udp_port;
2446         u8      index; /* 0 to 15 */
2447         u8      multiple_pfs;
2448         u8      total_filters_used;
2449         u8      reserved1[11];
2450 };
2451
2452 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2453
2454 struct i40e_aqc_get_set_rss_key {
2455 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2456 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2457 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2458                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2459         __le16  vsi_id;
2460         u8      reserved[6];
2461         __le32  addr_high;
2462         __le32  addr_low;
2463 };
2464
2465 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2466
2467 struct i40e_aqc_get_set_rss_key_data {
2468         u8 standard_rss_key[0x28];
2469         u8 extended_hash_key[0xc];
2470 };
2471
2472 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2473
2474 struct  i40e_aqc_get_set_rss_lut {
2475 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2476 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2477 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2478                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2479         __le16  vsi_id;
2480 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2481 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2482                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2483
2484 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2485 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2486         __le16  flags;
2487         u8      reserved[4];
2488         __le32  addr_high;
2489         __le32  addr_low;
2490 };
2491
2492 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2493
2494 /* tunnel key structure 0x0B10 */
2495
2496 struct i40e_aqc_tunnel_key_structure {
2497         u8      key1_off;
2498         u8      key2_off;
2499         u8      key1_len;  /* 0 to 15 */
2500         u8      key2_len;  /* 0 to 15 */
2501         u8      flags;
2502 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2503 /* response flags */
2504 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2505 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2506 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2507         u8      network_key_index;
2508 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2509 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2510 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2511 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2512         u8      reserved[10];
2513 };
2514
2515 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2516
2517 /* OEM mode commands (direct 0xFE0x) */
2518 struct i40e_aqc_oem_param_change {
2519         __le32  param_type;
2520 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2521 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2522 #define I40E_AQ_OEM_PARAM_MAC           2
2523         __le32  param_value1;
2524         __le16  param_value2;
2525         u8      reserved[6];
2526 };
2527
2528 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2529
2530 struct i40e_aqc_oem_state_change {
2531         __le32  state;
2532 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2533 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2534         u8      reserved[12];
2535 };
2536
2537 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2538
2539 /* Initialize OCSD (0xFE02, direct) */
2540 struct i40e_aqc_opc_oem_ocsd_initialize {
2541         u8 type_status;
2542         u8 reserved1[3];
2543         __le32 ocsd_memory_block_addr_high;
2544         __le32 ocsd_memory_block_addr_low;
2545         __le32 requested_update_interval;
2546 };
2547
2548 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2549
2550 /* Initialize OCBB  (0xFE03, direct) */
2551 struct i40e_aqc_opc_oem_ocbb_initialize {
2552         u8 type_status;
2553         u8 reserved1[3];
2554         __le32 ocbb_memory_block_addr_high;
2555         __le32 ocbb_memory_block_addr_low;
2556         u8 reserved2[4];
2557 };
2558
2559 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2560
2561 /* debug commands */
2562
2563 /* get device id (0xFF00) uses the generic structure */
2564
2565 /* set test more (0xFF01, internal) */
2566
2567 struct i40e_acq_set_test_mode {
2568         u8      mode;
2569 #define I40E_AQ_TEST_PARTIAL    0
2570 #define I40E_AQ_TEST_FULL       1
2571 #define I40E_AQ_TEST_NVM        2
2572         u8      reserved[3];
2573         u8      command;
2574 #define I40E_AQ_TEST_OPEN       0
2575 #define I40E_AQ_TEST_CLOSE      1
2576 #define I40E_AQ_TEST_INC        2
2577         u8      reserved2[3];
2578         __le32  address_high;
2579         __le32  address_low;
2580 };
2581
2582 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2583
2584 /* Debug Read Register command (0xFF03)
2585  * Debug Write Register command (0xFF04)
2586  */
2587 struct i40e_aqc_debug_reg_read_write {
2588         __le32 reserved;
2589         __le32 address;
2590         __le32 value_high;
2591         __le32 value_low;
2592 };
2593
2594 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2595
2596 /* Scatter/gather Reg Read  (indirect 0xFF05)
2597  * Scatter/gather Reg Write (indirect 0xFF06)
2598  */
2599
2600 /* i40e_aq_desc is used for the command */
2601 struct i40e_aqc_debug_reg_sg_element_data {
2602         __le32 address;
2603         __le32 value;
2604 };
2605
2606 /* Debug Modify register (direct 0xFF07) */
2607 struct i40e_aqc_debug_modify_reg {
2608         __le32 address;
2609         __le32 value;
2610         __le32 clear_mask;
2611         __le32 set_mask;
2612 };
2613
2614 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2615
2616 /* dump internal data (0xFF08, indirect) */
2617
2618 #define I40E_AQ_CLUSTER_ID_AUX          0
2619 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2620 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2621 #define I40E_AQ_CLUSTER_ID_HMC          3
2622 #define I40E_AQ_CLUSTER_ID_MAC0         4
2623 #define I40E_AQ_CLUSTER_ID_MAC1         5
2624 #define I40E_AQ_CLUSTER_ID_MAC2         6
2625 #define I40E_AQ_CLUSTER_ID_MAC3         7
2626 #define I40E_AQ_CLUSTER_ID_DCB          8
2627 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2628 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2629 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2630
2631 struct i40e_aqc_debug_dump_internals {
2632         u8      cluster_id;
2633         u8      table_id;
2634         __le16  data_size;
2635         __le32  idx;
2636         __le32  address_high;
2637         __le32  address_low;
2638 };
2639
2640 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2641
2642 struct i40e_aqc_debug_modify_internals {
2643         u8      cluster_id;
2644         u8      cluster_specific_params[7];
2645         __le32  address_high;
2646         __le32  address_low;
2647 };
2648
2649 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2650
2651 #endif /* _I40E_ADMINQ_CMD_H_ */