drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142 #ifdef X722_SUPPORT
 143         /* Proxy commands */
 144         i40e_aqc_opc_set_proxy_config           = 0x0104,
 145         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 146
 147 #endif
 148         /* LAA */
 149         i40e_aqc_opc_mac_address_read   = 0x0107,
 150         i40e_aqc_opc_mac_address_write  = 0x0108,
 151
 152         /* PXE */
 153         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 154
 155 #ifdef X722_SUPPORT
 156         /* WoL commands */
 157         i40e_aqc_opc_set_wol_filter     = 0x0120,
 158         i40e_aqc_opc_get_wake_reason    = 0x0121,
 159         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 160
 161 #endif
 162         /* internal switch commands */
 163         i40e_aqc_opc_get_switch_config          = 0x0200,
 164         i40e_aqc_opc_add_statistics             = 0x0201,
 165         i40e_aqc_opc_remove_statistics          = 0x0202,
 166         i40e_aqc_opc_set_port_parameters        = 0x0203,
 167         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 168         i40e_aqc_opc_set_switch_config          = 0x0205,
 169         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 170         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 171
 172         i40e_aqc_opc_add_vsi                    = 0x0210,
 173         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 174         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 175
 176         i40e_aqc_opc_add_pv                     = 0x0220,
 177         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 178         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 179
 180         i40e_aqc_opc_add_veb                    = 0x0230,
 181         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 182         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 183
 184         i40e_aqc_opc_delete_element             = 0x0243,
 185
 186         i40e_aqc_opc_add_macvlan                = 0x0250,
 187         i40e_aqc_opc_remove_macvlan             = 0x0251,
 188         i40e_aqc_opc_add_vlan                   = 0x0252,
 189         i40e_aqc_opc_remove_vlan                = 0x0253,
 190         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 191         i40e_aqc_opc_add_tag                    = 0x0255,
 192         i40e_aqc_opc_remove_tag                 = 0x0256,
 193         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 194         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 195         i40e_aqc_opc_update_tag                 = 0x0259,
 196         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 197         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 198         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 199         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 200         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 201
 202         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 203         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 204
 205         /* DCB commands */
 206         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 207         i40e_aqc_opc_dcb_updated        = 0x0302,
 208
 209         /* TX scheduler */
 210         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 211         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 212         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 213         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 214         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 215         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 216
 217         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 218         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 219         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 220         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 221         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 222         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 223         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 224         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 225         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 226         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 227         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 228         /* hmc */
 229         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 230         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 231
 232         /* phy commands*/
 233         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 234         i40e_aqc_opc_set_phy_config             = 0x0601,
 235         i40e_aqc_opc_set_mac_config             = 0x0603,
 236         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 237         i40e_aqc_opc_get_link_status            = 0x0607,
 238         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 239         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 240         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 241         i40e_aqc_opc_get_partner_advt           = 0x0616,
 242         i40e_aqc_opc_set_lb_modes               = 0x0618,
 243         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 244         i40e_aqc_opc_set_phy_debug              = 0x0622,
 245         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 246         i40e_aqc_opc_run_phy_activity           = 0x0626,
 247
 248         /* NVM commands */
 249         i40e_aqc_opc_nvm_read                   = 0x0701,
 250         i40e_aqc_opc_nvm_erase                  = 0x0702,
 251         i40e_aqc_opc_nvm_update                 = 0x0703,
 252         i40e_aqc_opc_nvm_config_read            = 0x0704,
 253         i40e_aqc_opc_nvm_config_write           = 0x0705,
 254         i40e_aqc_opc_oem_post_update            = 0x0720,
 255         i40e_aqc_opc_thermal_sensor             = 0x0721,
 256
 257         /* virtualization commands */
 258         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 259         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 260         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 261
 262         /* alternate structure */
 263         i40e_aqc_opc_alternate_write            = 0x0900,
 264         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 265         i40e_aqc_opc_alternate_read             = 0x0902,
 266         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 267         i40e_aqc_opc_alternate_write_done       = 0x0904,
 268         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 269         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 270
 271         /* LLDP commands */
 272         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 273         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 274         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 275         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 276         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 277         i40e_aqc_opc_lldp_stop          = 0x0A05,
 278         i40e_aqc_opc_lldp_start         = 0x0A06,
 279         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 280         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 281         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 282
 283         /* Tunnel commands */
 284         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 285         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 286 #ifdef X722_SUPPORT
 287         i40e_aqc_opc_set_rss_key        = 0x0B02,
 288         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 289         i40e_aqc_opc_get_rss_key        = 0x0B04,
 290         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 291 #endif
 292
 293         /* Async Events */
 294         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 295
 296         /* OEM commands */
 297         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 298         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 299         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 300         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 301
 302         /* debug commands */
 303         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 304         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 305         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 306         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 307 };
 308
 309 /* command structures and indirect data structures */
 310
 311 /* Structure naming conventions:
 312  * - no suffix for direct command descriptor structures
 313  * - _data for indirect sent data
 314  * - _resp for indirect return data (data which is both will use _data)
 315  * - _completion for direct return data
 316  * - _element_ for repeated elements (may also be _data or _resp)
 317  *
 318  * Command structures are expected to overlay the params.raw member of the basic
 319  * descriptor, and as such cannot exceed 16 bytes in length.
 320  */
 321
 322 /* This macro is used to generate a compilation error if a structure
 323  * is not exactly the correct length. It gives a divide by zero error if the
 324  * structure is not of the correct size, otherwise it creates an enum that is
 325  * never used.
 326  */
 327 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 328         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 329
 330 /* This macro is used extensively to ensure that command structures are 16
 331  * bytes in length as they have to map to the raw array of that size.
 332  */
 333 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 334
 335 /* internal (0x00XX) commands */
 336
 337 /* Get version (direct 0x0001) */
 338 struct i40e_aqc_get_version {
 339         __le32 rom_ver;
 340         __le32 fw_build;
 341         __le16 fw_major;
 342         __le16 fw_minor;
 343         __le16 api_major;
 344         __le16 api_minor;
 345 };
 346
 347 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 348
 349 /* Send driver version (indirect 0x0002) */
 350 struct i40e_aqc_driver_version {
 351         u8      driver_major_ver;
 352         u8      driver_minor_ver;
 353         u8      driver_build_ver;
 354         u8      driver_subbuild_ver;
 355         u8      reserved[4];
 356         __le32  address_high;
 357         __le32  address_low;
 358 };
 359
 360 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 361
 362 /* Queue Shutdown (direct 0x0003) */
 363 struct i40e_aqc_queue_shutdown {
 364         __le32  driver_unloading;
 365 #define I40E_AQ_DRIVER_UNLOADING        0x1
 366         u8      reserved[12];
 367 };
 368
 369 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 370
 371 /* Set PF context (0x0004, direct) */
 372 struct i40e_aqc_set_pf_context {
 373         u8      pf_id;
 374         u8      reserved[15];
 375 };
 376
 377 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 378
 379 /* Request resource ownership (direct 0x0008)
 380  * Release resource ownership (direct 0x0009)
 381  */
 382 #define I40E_AQ_RESOURCE_NVM                    1
 383 #define I40E_AQ_RESOURCE_SDP                    2
 384 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 385 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 386 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 387 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 388
 389 struct i40e_aqc_request_resource {
 390         __le16  resource_id;
 391         __le16  access_type;
 392         __le32  timeout;
 393         __le32  resource_number;
 394         u8      reserved[4];
 395 };
 396
 397 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 398
 399 /* Get function capabilities (indirect 0x000A)
 400  * Get device capabilities (indirect 0x000B)
 401  */
 402 struct i40e_aqc_list_capabilites {
 403         u8 command_flags;
 404 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 405         u8 pf_index;
 406         u8 reserved[2];
 407         __le32 count;
 408         __le32 addr_high;
 409         __le32 addr_low;
 410 };
 411
 412 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 413
 414 struct i40e_aqc_list_capabilities_element_resp {
 415         __le16  id;
 416         u8      major_rev;
 417         u8      minor_rev;
 418         __le32  number;
 419         __le32  logical_id;
 420         __le32  phys_id;
 421         u8      reserved[16];
 422 };
 423
 424 /* list of caps */
 425
 426 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 427 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 428 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 429 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 430 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 431 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 432 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 433 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 434 #define I40E_AQ_CAP_ID_VF               0x0013
 435 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 436 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 437 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 438 #define I40E_AQ_CAP_ID_VSI              0x0017
 439 #define I40E_AQ_CAP_ID_DCB              0x0018
 440 #define I40E_AQ_CAP_ID_FCOE             0x0021
 441 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 442 #define I40E_AQ_CAP_ID_RSS              0x0040
 443 #define I40E_AQ_CAP_ID_RXQ              0x0041
 444 #define I40E_AQ_CAP_ID_TXQ              0x0042
 445 #define I40E_AQ_CAP_ID_MSIX             0x0043
 446 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 447 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 448 #define I40E_AQ_CAP_ID_1588             0x0046
 449 #define I40E_AQ_CAP_ID_IWARP            0x0051
 450 #define I40E_AQ_CAP_ID_LED              0x0061
 451 #define I40E_AQ_CAP_ID_SDP              0x0062
 452 #define I40E_AQ_CAP_ID_MDIO             0x0063
 453 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 454 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 455 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 456 #define I40E_AQ_CAP_ID_CEM              0x00F2
 457
 458 /* Set CPPM Configuration (direct 0x0103) */
 459 struct i40e_aqc_cppm_configuration {
 460         __le16  command_flags;
 461 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 462 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 463 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 464 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 465 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 466         __le16  ttlx;
 467         __le32  dmacr;
 468         __le16  dmcth;
 469         u8      hptc;
 470         u8      reserved;
 471         __le32  pfltrc;
 472 };
 473
 474 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 475
 476 /* Set ARP Proxy command / response (indirect 0x0104) */
 477 struct i40e_aqc_arp_proxy_data {
 478         __le16  command_flags;
 479 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 480 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 481 #define I40E_AQ_ARP_ENA         0x2000
 482 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 483 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 484         __le16  table_id;
 485         __le32  enabled_offloads;
 486 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 487 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 488         __le32  ip_addr;
 489         u8      mac_addr[6];
 490         u8      reserved[2];
 491 };
 492
 493 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 494
 495 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 496 struct i40e_aqc_ns_proxy_data {
 497         __le16  table_idx_mac_addr_0;
 498         __le16  table_idx_mac_addr_1;
 499         __le16  table_idx_ipv6_0;
 500         __le16  table_idx_ipv6_1;
 501         __le16  control;
 502 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 503 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 504 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 505 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 506 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 507 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 508 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 509 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 510 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 511 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 512 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 513 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 514 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 515         u8      mac_addr_0[6];
 516         u8      mac_addr_1[6];
 517         u8      local_mac_addr[6];
 518         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 519         u8      ipv6_addr_1[16];
 520 };
 521
 522 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 523
 524 /* Manage LAA Command (0x0106) - obsolete */
 525 struct i40e_aqc_mng_laa {
 526         __le16  command_flags;
 527 #define I40E_AQ_LAA_FLAG_WR     0x8000
 528         u8      reserved[2];
 529         __le32  sal;
 530         __le16  sah;
 531         u8      reserved2[6];
 532 };
 533
 534 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 535
 536 /* Manage MAC Address Read Command (indirect 0x0107) */
 537 struct i40e_aqc_mac_address_read {
 538         __le16  command_flags;
 539 #define I40E_AQC_LAN_ADDR_VALID         0x10
 540 #define I40E_AQC_SAN_ADDR_VALID         0x20
 541 #define I40E_AQC_PORT_ADDR_VALID        0x40
 542 #define I40E_AQC_WOL_ADDR_VALID         0x80
 543 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 544 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 545 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 546         u8      reserved[6];
 547         __le32  addr_high;
 548         __le32  addr_low;
 549 };
 550
 551 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 552
 553 struct i40e_aqc_mac_address_read_data {
 554         u8 pf_lan_mac[6];
 555         u8 pf_san_mac[6];
 556         u8 port_mac[6];
 557         u8 pf_wol_mac[6];
 558 };
 559
 560 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 561
 562 /* Manage MAC Address Write Command (0x0108) */
 563 struct i40e_aqc_mac_address_write {
 564         __le16  command_flags;
 565 #define I40E_AQC_MC_MAG_EN              0x0100
 566 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 567 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 568 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 569 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 570 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 571 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 572
 573         __le16  mac_sah;
 574         __le32  mac_sal;
 575         u8      reserved[8];
 576 };
 577
 578 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 579
 580 /* PXE commands (0x011x) */
 581
 582 /* Clear PXE Command and response  (direct 0x0110) */
 583 struct i40e_aqc_clear_pxe {
 584         u8      rx_cnt;
 585         u8      reserved[15];
 586 };
 587
 588 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 589
 590 #ifdef X722_SUPPORT
 591 /* Set WoL Filter (0x0120) */
 592
 593 struct i40e_aqc_set_wol_filter {
 594         __le16 filter_index;
 595 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 596 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 597 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 598                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 599
 600 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 601 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 602                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 603         __le16 cmd_flags;
 604 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 605 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 606 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 607 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 608 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 609         __le16 valid_flags;
 610 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 611 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 612         u8 reserved[2];
 613         __le32  address_high;
 614         __le32  address_low;
 615 };
 616
 617 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 618
 619 struct i40e_aqc_set_wol_filter_data {
 620         u8 filter[128];
 621         u8 mask[16];
 622 };
 623
 624 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 625
 626 /* Get Wake Reason (0x0121) */
 627
 628 struct i40e_aqc_get_wake_reason_completion {
 629         u8 reserved_1[2];
 630         __le16 wake_reason;
 631 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 632 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 633                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 634 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 635 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 636                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 637         u8 reserved_2[12];
 638 };
 639
 640 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 641
 642 #endif /* X722_SUPPORT */
 643 /* Switch configuration commands (0x02xx) */
 644
 645 /* Used by many indirect commands that only pass an seid and a buffer in the
 646  * command
 647  */
 648 struct i40e_aqc_switch_seid {
 649         __le16  seid;
 650         u8      reserved[6];
 651         __le32  addr_high;
 652         __le32  addr_low;
 653 };
 654
 655 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 656
 657 /* Get Switch Configuration command (indirect 0x0200)
 658  * uses i40e_aqc_switch_seid for the descriptor
 659  */
 660 struct i40e_aqc_get_switch_config_header_resp {
 661         __le16  num_reported;
 662         __le16  num_total;
 663         u8      reserved[12];
 664 };
 665
 666 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 667
 668 struct i40e_aqc_switch_config_element_resp {
 669         u8      element_type;
 670 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 671 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 672 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 673 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 674 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 675 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 676 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 677 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 678 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 679         u8      revision;
 680 #define I40E_AQ_SW_ELEM_REV_1           1
 681         __le16  seid;
 682         __le16  uplink_seid;
 683         __le16  downlink_seid;
 684         u8      reserved[3];
 685         u8      connection_type;
 686 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 687 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 688 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 689         __le16  scheduler_id;
 690         __le16  element_info;
 691 };
 692
 693 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 694
 695 /* Get Switch Configuration (indirect 0x0200)
 696  *    an array of elements are returned in the response buffer
 697  *    the first in the array is the header, remainder are elements
 698  */
 699 struct i40e_aqc_get_switch_config_resp {
 700         struct i40e_aqc_get_switch_config_header_resp   header;
 701         struct i40e_aqc_switch_config_element_resp      element[1];
 702 };
 703
 704 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 705
 706 /* Add Statistics (direct 0x0201)
 707  * Remove Statistics (direct 0x0202)
 708  */
 709 struct i40e_aqc_add_remove_statistics {
 710         __le16  seid;
 711         __le16  vlan;
 712         __le16  stat_index;
 713         u8      reserved[10];
 714 };
 715
 716 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 717
 718 /* Set Port Parameters command (direct 0x0203) */
 719 struct i40e_aqc_set_port_parameters {
 720         __le16  command_flags;
 721 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 722 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 723 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 724         __le16  bad_frame_vsi;
 725 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 726 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 727         __le16  default_seid;        /* reserved for command */
 728         u8      reserved[10];
 729 };
 730
 731 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 732
 733 /* Get Switch Resource Allocation (indirect 0x0204) */
 734 struct i40e_aqc_get_switch_resource_alloc {
 735         u8      num_entries;         /* reserved for command */
 736         u8      reserved[7];
 737         __le32  addr_high;
 738         __le32  addr_low;
 739 };
 740
 741 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 742
 743 /* expect an array of these structs in the response buffer */
 744 struct i40e_aqc_switch_resource_alloc_element_resp {
 745         u8      resource_type;
 746 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 747 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 748 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 749 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 750 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 751 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 752 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 753 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 754 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 755 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 756 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 757 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 758 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 759 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 760 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 761 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 762 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 763 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 764 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 765         u8      reserved1;
 766         __le16  guaranteed;
 767         __le16  total;
 768         __le16  used;
 769         __le16  total_unalloced;
 770         u8      reserved2[6];
 771 };
 772
 773 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 774
 775 /* Set Switch Configuration (direct 0x0205) */
 776 struct i40e_aqc_set_switch_config {
 777         __le16  flags;
 778 /* flags used for both fields below */
 779 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 780 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 781         __le16  valid_flags;
 782         u8      reserved[12];
 783 };
 784
 785 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 786
 787 /* Read Receive control registers  (direct 0x0206)
 788  * Write Receive control registers (direct 0x0207)
 789  *     used for accessing Rx control registers that can be
 790  *     slow and need special handling when under high Rx load
 791  */
 792 struct i40e_aqc_rx_ctl_reg_read_write {
 793         __le32 reserved1;
 794         __le32 address;
 795         __le32 reserved2;
 796         __le32 value;
 797 };
 798
 799 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 800
 801 /* Add VSI (indirect 0x0210)
 802  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 803  *    as the indirect buffer (128 bytes)
 804  *
 805  * Update VSI (indirect 0x211)
 806  *     uses the same data structure as Add VSI
 807  *
 808  * Get VSI (indirect 0x0212)
 809  *     uses the same completion and data structure as Add VSI
 810  */
 811 struct i40e_aqc_add_get_update_vsi {
 812         __le16  uplink_seid;
 813         u8      connection_type;
 814 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 815 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 816 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 817         u8      reserved1;
 818         u8      vf_id;
 819         u8      reserved2;
 820         __le16  vsi_flags;
 821 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 822 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 823 #define I40E_AQ_VSI_TYPE_VF             0x0
 824 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 825 #define I40E_AQ_VSI_TYPE_PF             0x2
 826 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 827 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 828         __le32  addr_high;
 829         __le32  addr_low;
 830 };
 831
 832 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 833
 834 struct i40e_aqc_add_get_update_vsi_completion {
 835         __le16 seid;
 836         __le16 vsi_number;
 837         __le16 vsi_used;
 838         __le16 vsi_free;
 839         __le32 addr_high;
 840         __le32 addr_low;
 841 };
 842
 843 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 844
 845 struct i40e_aqc_vsi_properties_data {
 846         /* first 96 byte are written by SW */
 847         __le16  valid_sections;
 848 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 849 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 850 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 851 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 852 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 853 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 854 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 855 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 856 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 857 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 858         /* switch section */
 859         __le16  switch_id; /* 12bit id combined with flags below */
 860 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 861 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 862 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 863 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 864 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 865         u8      sw_reserved[2];
 866         /* security section */
 867         u8      sec_flags;
 868 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 869 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 870 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 871         u8      sec_reserved;
 872         /* VLAN section */
 873         __le16  pvid; /* VLANS include priority bits */
 874         __le16  fcoe_pvid;
 875         u8      port_vlan_flags;
 876 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 877 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 878                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 879 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 880 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 881 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 882 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 883 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 884 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 885                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 886 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 887 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 888 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 889 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 890         u8      pvlan_reserved[3];
 891         /* ingress egress up sections */
 892         __le32  ingress_table; /* bitmap, 3 bits per up */
 893 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 894 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 895                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 896 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 897 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 898                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 899 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 900 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 901                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 902 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 903 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 904                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 905 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 906 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 907                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 908 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 909 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 910                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 911 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 912 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 913                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 914 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 915 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 916                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 917         __le32  egress_table;   /* same defines as for ingress table */
 918         /* cascaded PV section */
 919         __le16  cas_pv_tag;
 920         u8      cas_pv_flags;
 921 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 923                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 924 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 925 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 926 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 927 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 928 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 929 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 930         u8      cas_pv_reserved;
 931         /* queue mapping section */
 932         __le16  mapping_flags;
 933 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 934 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 935         __le16  queue_mapping[16];
 936 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 937 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 938         __le16  tc_mapping[8];
 939 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 940 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 941                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 942 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 943 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 944                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 945         /* queueing option section */
 946         u8      queueing_opt_flags;
 947 #ifdef X722_SUPPORT
 948 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 949 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 950 #endif
 951 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 952 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 953 #ifdef X722_SUPPORT
 954 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 955 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 956 #endif
 957         u8      queueing_opt_reserved[3];
 958         /* scheduler section */
 959         u8      up_enable_bits;
 960         u8      sched_reserved;
 961         /* outer up section */
 962         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 963         u8      cmd_reserved[8];
 964         /* last 32 bytes are written by FW */
 965         __le16  qs_handle[8];
 966 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 967         __le16  stat_counter_idx;
 968         __le16  sched_id;
 969         u8      resp_reserved[12];
 970 };
 971
 972 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 973
 974 /* Add Port Virtualizer (direct 0x0220)
 975  * also used for update PV (direct 0x0221) but only flags are used
 976  * (IS_CTRL_PORT only works on add PV)
 977  */
 978 struct i40e_aqc_add_update_pv {
 979         __le16  command_flags;
 980 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 981 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 982 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 983 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 984         __le16  uplink_seid;
 985         __le16  connected_seid;
 986         u8      reserved[10];
 987 };
 988
 989 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 990
 991 struct i40e_aqc_add_update_pv_completion {
 992         /* reserved for update; for add also encodes error if rc == ENOSPC */
 993         __le16  pv_seid;
 994 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 995 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 996 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 997 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 998         u8      reserved[14];
 999 };
1000
1001 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
1002
1003 /* Get PV Params (direct 0x0222)
1004  * uses i40e_aqc_switch_seid for the descriptor
1005  */
1006
1007 struct i40e_aqc_get_pv_params_completion {
1008         __le16  seid;
1009         __le16  default_stag;
1010         __le16  pv_flags; /* same flags as add_pv */
1011 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1012 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1013 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1014         u8      reserved[8];
1015         __le16  default_port_seid;
1016 };
1017
1018 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1019
1020 /* Add VEB (direct 0x0230) */
1021 struct i40e_aqc_add_veb {
1022         __le16  uplink_seid;
1023         __le16  downlink_seid;
1024         __le16  veb_flags;
1025 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1026 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1027 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1028                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1029 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1030 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1031 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1032 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1033         u8      enable_tcs;
1034         u8      reserved[9];
1035 };
1036
1037 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1038
1039 struct i40e_aqc_add_veb_completion {
1040         u8      reserved[6];
1041         __le16  switch_seid;
1042         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1043         __le16  veb_seid;
1044 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1045 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1046 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1047 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1048         __le16  statistic_index;
1049         __le16  vebs_used;
1050         __le16  vebs_free;
1051 };
1052
1053 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1054
1055 /* Get VEB Parameters (direct 0x0232)
1056  * uses i40e_aqc_switch_seid for the descriptor
1057  */
1058 struct i40e_aqc_get_veb_parameters_completion {
1059         __le16  seid;
1060         __le16  switch_id;
1061         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1062         __le16  statistic_index;
1063         __le16  vebs_used;
1064         __le16  vebs_free;
1065         u8      reserved[4];
1066 };
1067
1068 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1069
1070 /* Delete Element (direct 0x0243)
1071  * uses the generic i40e_aqc_switch_seid
1072  */
1073
1074 /* Add MAC-VLAN (indirect 0x0250) */
1075
1076 /* used for the command for most vlan commands */
1077 struct i40e_aqc_macvlan {
1078         __le16  num_addresses;
1079         __le16  seid[3];
1080 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1081 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1082                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1083 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1084         __le32  addr_high;
1085         __le32  addr_low;
1086 };
1087
1088 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1089
1090 /* indirect data for command and response */
1091 struct i40e_aqc_add_macvlan_element_data {
1092         u8      mac_addr[6];
1093         __le16  vlan_tag;
1094         __le16  flags;
1095 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1096 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1097 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1098 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1099 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1100         __le16  queue_number;
1101 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1102 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1103                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1104         /* response section */
1105         u8      match_method;
1106 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1107 #define I40E_AQC_MM_HASH_MATCH          0x02
1108 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1109         u8      reserved1[3];
1110 };
1111
1112 struct i40e_aqc_add_remove_macvlan_completion {
1113         __le16 perfect_mac_used;
1114         __le16 perfect_mac_free;
1115         __le16 unicast_hash_free;
1116         __le16 multicast_hash_free;
1117         __le32 addr_high;
1118         __le32 addr_low;
1119 };
1120
1121 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1122
1123 /* Remove MAC-VLAN (indirect 0x0251)
1124  * uses i40e_aqc_macvlan for the descriptor
1125  * data points to an array of num_addresses of elements
1126  */
1127
1128 struct i40e_aqc_remove_macvlan_element_data {
1129         u8      mac_addr[6];
1130         __le16  vlan_tag;
1131         u8      flags;
1132 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1133 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1134 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1135 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1136         u8      reserved[3];
1137         /* reply section */
1138         u8      error_code;
1139 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1140 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1141         u8      reply_reserved[3];
1142 };
1143
1144 /* Add VLAN (indirect 0x0252)
1145  * Remove VLAN (indirect 0x0253)
1146  * use the generic i40e_aqc_macvlan for the command
1147  */
1148 struct i40e_aqc_add_remove_vlan_element_data {
1149         __le16  vlan_tag;
1150         u8      vlan_flags;
1151 /* flags for add VLAN */
1152 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1153 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1154 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1155 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1156 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1157 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1158 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1159 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1160 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1161 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1162 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1163 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1164 /* flags for remove VLAN */
1165 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1166         u8      reserved;
1167         u8      result;
1168 /* flags for add VLAN */
1169 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1170 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1171 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1172 /* flags for remove VLAN */
1173 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1174 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1175         u8      reserved1[3];
1176 };
1177
1178 struct i40e_aqc_add_remove_vlan_completion {
1179         u8      reserved[4];
1180         __le16  vlans_used;
1181         __le16  vlans_free;
1182         __le32  addr_high;
1183         __le32  addr_low;
1184 };
1185
1186 /* Set VSI Promiscuous Modes (direct 0x0254) */
1187 struct i40e_aqc_set_vsi_promiscuous_modes {
1188         __le16  promiscuous_flags;
1189         __le16  valid_flags;
1190 /* flags used for both fields above */
1191 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1192 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1193 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1194 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1195 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1196 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1197         __le16  seid;
1198 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1199         __le16  vlan_tag;
1200 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1201 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1202         u8      reserved[8];
1203 };
1204
1205 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1206
1207 /* Add S/E-tag command (direct 0x0255)
1208  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1209  */
1210 struct i40e_aqc_add_tag {
1211         __le16  flags;
1212 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1213         __le16  seid;
1214 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1215 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1216                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1217         __le16  tag;
1218         __le16  queue_number;
1219         u8      reserved[8];
1220 };
1221
1222 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1223
1224 struct i40e_aqc_add_remove_tag_completion {
1225         u8      reserved[12];
1226         __le16  tags_used;
1227         __le16  tags_free;
1228 };
1229
1230 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1231
1232 /* Remove S/E-tag command (direct 0x0256)
1233  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1234  */
1235 struct i40e_aqc_remove_tag {
1236         __le16  seid;
1237 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1238 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1239                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1240         __le16  tag;
1241         u8      reserved[12];
1242 };
1243
1244 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1245
1246 /* Add multicast E-Tag (direct 0x0257)
1247  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1248  * and no external data
1249  */
1250 struct i40e_aqc_add_remove_mcast_etag {
1251         __le16  pv_seid;
1252         __le16  etag;
1253         u8      num_unicast_etags;
1254         u8      reserved[3];
1255         __le32  addr_high;          /* address of array of 2-byte s-tags */
1256         __le32  addr_low;
1257 };
1258
1259 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1260
1261 struct i40e_aqc_add_remove_mcast_etag_completion {
1262         u8      reserved[4];
1263         __le16  mcast_etags_used;
1264         __le16  mcast_etags_free;
1265         __le32  addr_high;
1266         __le32  addr_low;
1267
1268 };
1269
1270 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1271
1272 /* Update S/E-Tag (direct 0x0259) */
1273 struct i40e_aqc_update_tag {
1274         __le16  seid;
1275 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1276 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1277                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1278         __le16  old_tag;
1279         __le16  new_tag;
1280         u8      reserved[10];
1281 };
1282
1283 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1284
1285 struct i40e_aqc_update_tag_completion {
1286         u8      reserved[12];
1287         __le16  tags_used;
1288         __le16  tags_free;
1289 };
1290
1291 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1292
1293 /* Add Control Packet filter (direct 0x025A)
1294  * Remove Control Packet filter (direct 0x025B)
1295  * uses the i40e_aqc_add_oveb_cloud,
1296  * and the generic direct completion structure
1297  */
1298 struct i40e_aqc_add_remove_control_packet_filter {
1299         u8      mac[6];
1300         __le16  etype;
1301         __le16  flags;
1302 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1303 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1304 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1305 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1306 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1307         __le16  seid;
1308 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1309 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1310                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1311         __le16  queue;
1312         u8      reserved[2];
1313 };
1314
1315 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1316
1317 struct i40e_aqc_add_remove_control_packet_filter_completion {
1318         __le16  mac_etype_used;
1319         __le16  etype_used;
1320         __le16  mac_etype_free;
1321         __le16  etype_free;
1322         u8      reserved[8];
1323 };
1324
1325 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1326
1327 /* Add Cloud filters (indirect 0x025C)
1328  * Remove Cloud filters (indirect 0x025D)
1329  * uses the i40e_aqc_add_remove_cloud_filters,
1330  * and the generic indirect completion structure
1331  */
1332 struct i40e_aqc_add_remove_cloud_filters {
1333         u8      num_filters;
1334         u8      reserved;
1335         __le16  seid;
1336 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1337 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1338                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1339         u8      reserved2[4];
1340         __le32  addr_high;
1341         __le32  addr_low;
1342 };
1343
1344 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1345
1346 struct i40e_aqc_add_remove_cloud_filters_element_data {
1347         u8      outer_mac[6];
1348         u8      inner_mac[6];
1349         __le16  inner_vlan;
1350         union {
1351                 struct {
1352                         u8 reserved[12];
1353                         u8 data[4];
1354                 } v4;
1355                 struct {
1356                         u8 data[16];
1357                 } v6;
1358         } ipaddr;
1359         __le16  flags;
1360 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1361 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1362                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1363 /* 0x0000 reserved */
1364 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1365 /* 0x0002 reserved */
1366 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1367 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1368 /* 0x0005 reserved */
1369 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1370 /* 0x0007 reserved */
1371 /* 0x0008 reserved */
1372 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1373 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1374 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1375 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1376
1377 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1378 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1379 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1380 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1381 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1382
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1384 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1385 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1386 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1387 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1388 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1389 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1390 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1391
1392 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1393 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1394 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1395
1396         __le32  tenant_id;
1397         u8      reserved[4];
1398         __le16  queue_number;
1399 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1400 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1401                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1402         u8      reserved2[14];
1403         /* response section */
1404         u8      allocation_result;
1405 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1406 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1407         u8      response_reserved[7];
1408 };
1409
1410 struct i40e_aqc_remove_cloud_filters_completion {
1411         __le16 perfect_ovlan_used;
1412         __le16 perfect_ovlan_free;
1413         __le16 vlan_used;
1414         __le16 vlan_free;
1415         __le32 addr_high;
1416         __le32 addr_low;
1417 };
1418
1419 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1420
1421 /* Add Mirror Rule (indirect or direct 0x0260)
1422  * Delete Mirror Rule (indirect or direct 0x0261)
1423  * note: some rule types (4,5) do not use an external buffer.
1424  *       take care to set the flags correctly.
1425  */
1426 struct i40e_aqc_add_delete_mirror_rule {
1427         __le16 seid;
1428         __le16 rule_type;
1429 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1430 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1431                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1432 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1433 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1434 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1435 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1436 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1437         __le16 num_entries;
1438         __le16 destination;  /* VSI for add, rule id for delete */
1439         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1440         __le32 addr_low;
1441 };
1442
1443 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1444
1445 struct i40e_aqc_add_delete_mirror_rule_completion {
1446         u8      reserved[2];
1447         __le16  rule_id;  /* only used on add */
1448         __le16  mirror_rules_used;
1449         __le16  mirror_rules_free;
1450         __le32  addr_high;
1451         __le32  addr_low;
1452 };
1453
1454 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1455
1456 /* DCB 0x03xx*/
1457
1458 /* PFC Ignore (direct 0x0301)
1459  *    the command and response use the same descriptor structure
1460  */
1461 struct i40e_aqc_pfc_ignore {
1462         u8      tc_bitmap;
1463         u8      command_flags; /* unused on response */
1464 #define I40E_AQC_PFC_IGNORE_SET         0x80
1465 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1466         u8      reserved[14];
1467 };
1468
1469 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1470
1471 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1472  * with no parameters
1473  */
1474
1475 /* TX scheduler 0x04xx */
1476
1477 /* Almost all the indirect commands use
1478  * this generic struct to pass the SEID in param0
1479  */
1480 struct i40e_aqc_tx_sched_ind {
1481         __le16  vsi_seid;
1482         u8      reserved[6];
1483         __le32  addr_high;
1484         __le32  addr_low;
1485 };
1486
1487 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1488
1489 /* Several commands respond with a set of queue set handles */
1490 struct i40e_aqc_qs_handles_resp {
1491         __le16 qs_handles[8];
1492 };
1493
1494 /* Configure VSI BW limits (direct 0x0400) */
1495 struct i40e_aqc_configure_vsi_bw_limit {
1496         __le16  vsi_seid;
1497         u8      reserved[2];
1498         __le16  credit;
1499         u8      reserved1[2];
1500         u8      max_credit; /* 0-3, limit = 2^max */
1501         u8      reserved2[7];
1502 };
1503
1504 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1505
1506 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1507  *    responds with i40e_aqc_qs_handles_resp
1508  */
1509 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1510         u8      tc_valid_bits;
1511         u8      reserved[15];
1512         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1513
1514         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1515         __le16  tc_bw_max[2];
1516         u8      reserved1[28];
1517 };
1518
1519 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1520
1521 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1522  *    responds with i40e_aqc_qs_handles_resp
1523  */
1524 struct i40e_aqc_configure_vsi_tc_bw_data {
1525         u8      tc_valid_bits;
1526         u8      reserved[3];
1527         u8      tc_bw_credits[8];
1528         u8      reserved1[4];
1529         __le16  qs_handles[8];
1530 };
1531
1532 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1533
1534 /* Query vsi bw configuration (indirect 0x0408) */
1535 struct i40e_aqc_query_vsi_bw_config_resp {
1536         u8      tc_valid_bits;
1537         u8      tc_suspended_bits;
1538         u8      reserved[14];
1539         __le16  qs_handles[8];
1540         u8      reserved1[4];
1541         __le16  port_bw_limit;
1542         u8      reserved2[2];
1543         u8      max_bw; /* 0-3, limit = 2^max */
1544         u8      reserved3[23];
1545 };
1546
1547 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1548
1549 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1550 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1551         u8      tc_valid_bits;
1552         u8      reserved[3];
1553         u8      share_credits[8];
1554         __le16  credits[8];
1555
1556         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1557         __le16  tc_bw_max[2];
1558 };
1559
1560 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1561
1562 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1563 struct i40e_aqc_configure_switching_comp_bw_limit {
1564         __le16  seid;
1565         u8      reserved[2];
1566         __le16  credit;
1567         u8      reserved1[2];
1568         u8      max_bw; /* 0-3, limit = 2^max */
1569         u8      reserved2[7];
1570 };
1571
1572 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1573
1574 /* Enable  Physical Port ETS (indirect 0x0413)
1575  * Modify  Physical Port ETS (indirect 0x0414)
1576  * Disable Physical Port ETS (indirect 0x0415)
1577  */
1578 struct i40e_aqc_configure_switching_comp_ets_data {
1579         u8      reserved[4];
1580         u8      tc_valid_bits;
1581         u8      seepage;
1582 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1583         u8      tc_strict_priority_flags;
1584         u8      reserved1[17];
1585         u8      tc_bw_share_credits[8];
1586         u8      reserved2[96];
1587 };
1588
1589 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1590
1591 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1592 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1593         u8      tc_valid_bits;
1594         u8      reserved[15];
1595         __le16  tc_bw_credit[8];
1596
1597         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1598         __le16  tc_bw_max[2];
1599         u8      reserved1[28];
1600 };
1601
1602 I40E_CHECK_STRUCT_LEN(0x40,
1603                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1604
1605 /* Configure Switching Component Bandwidth Allocation per Tc
1606  * (indirect 0x0417)
1607  */
1608 struct i40e_aqc_configure_switching_comp_bw_config_data {
1609         u8      tc_valid_bits;
1610         u8      reserved[2];
1611         u8      absolute_credits; /* bool */
1612         u8      tc_bw_share_credits[8];
1613         u8      reserved1[20];
1614 };
1615
1616 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1617
1618 /* Query Switching Component Configuration (indirect 0x0418) */
1619 struct i40e_aqc_query_switching_comp_ets_config_resp {
1620         u8      tc_valid_bits;
1621         u8      reserved[35];
1622         __le16  port_bw_limit;
1623         u8      reserved1[2];
1624         u8      tc_bw_max; /* 0-3, limit = 2^max */
1625         u8      reserved2[23];
1626 };
1627
1628 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1629
1630 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1631 struct i40e_aqc_query_port_ets_config_resp {
1632         u8      reserved[4];
1633         u8      tc_valid_bits;
1634         u8      reserved1;
1635         u8      tc_strict_priority_bits;
1636         u8      reserved2;
1637         u8      tc_bw_share_credits[8];
1638         __le16  tc_bw_limits[8];
1639
1640         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1641         __le16  tc_bw_max[2];
1642         u8      reserved3[32];
1643 };
1644
1645 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1646
1647 /* Query Switching Component Bandwidth Allocation per Traffic Type
1648  * (indirect 0x041A)
1649  */
1650 struct i40e_aqc_query_switching_comp_bw_config_resp {
1651         u8      tc_valid_bits;
1652         u8      reserved[2];
1653         u8      absolute_credits_enable; /* bool */
1654         u8      tc_bw_share_credits[8];
1655         __le16  tc_bw_limits[8];
1656
1657         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1658         __le16  tc_bw_max[2];
1659 };
1660
1661 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1662
1663 /* Suspend/resume port TX traffic
1664  * (direct 0x041B and 0x041C) uses the generic SEID struct
1665  */
1666
1667 /* Configure partition BW
1668  * (indirect 0x041D)
1669  */
1670 struct i40e_aqc_configure_partition_bw_data {
1671         __le16  pf_valid_bits;
1672         u8      min_bw[16];      /* guaranteed bandwidth */
1673         u8      max_bw[16];      /* bandwidth limit */
1674 };
1675
1676 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1677
1678 /* Get and set the active HMC resource profile and status.
1679  * (direct 0x0500) and (direct 0x0501)
1680  */
1681 struct i40e_aq_get_set_hmc_resource_profile {
1682         u8      pm_profile;
1683         u8      pe_vf_enabled;
1684         u8      reserved[14];
1685 };
1686
1687 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1688
1689 enum i40e_aq_hmc_profile {
1690         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1691         I40E_HMC_PROFILE_DEFAULT        = 1,
1692         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1693         I40E_HMC_PROFILE_EQUAL          = 3,
1694 };
1695
1696 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1697
1698 /* set in param0 for get phy abilities to report qualified modules */
1699 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1700 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1701
1702 enum i40e_aq_phy_type {
1703         I40E_PHY_TYPE_SGMII                     = 0x0,
1704         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1705         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1706         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1707         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1708         I40E_PHY_TYPE_XAUI                      = 0x5,
1709         I40E_PHY_TYPE_XFI                       = 0x6,
1710         I40E_PHY_TYPE_SFI                       = 0x7,
1711         I40E_PHY_TYPE_XLAUI                     = 0x8,
1712         I40E_PHY_TYPE_XLPPI                     = 0x9,
1713         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1714         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1715         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1716         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1717         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1718         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1719         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1720         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1721         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1722         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1723         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1724         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1725         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1726         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1727         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1728         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1729         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1730         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1731         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1732         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1733         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1734         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1735         I40E_PHY_TYPE_MAX
1736 };
1737
1738 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1739 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1740 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1741 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1742 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1743 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1744
1745 enum i40e_aq_link_speed {
1746         I40E_LINK_SPEED_UNKNOWN = 0,
1747         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1748         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1749         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1750         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1751         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1752         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1753 };
1754
1755 struct i40e_aqc_module_desc {
1756         u8 oui[3];
1757         u8 reserved1;
1758         u8 part_number[16];
1759         u8 revision[4];
1760         u8 reserved2[8];
1761 };
1762
1763 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1764
1765 struct i40e_aq_get_phy_abilities_resp {
1766         __le32  phy_type;       /* bitmap using the above enum for offsets */
1767         u8      link_speed;     /* bitmap using the above enum bit patterns */
1768         u8      abilities;
1769 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1770 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1771 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1772 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1773 #define I40E_AQ_PHY_AN_ENABLED          0x10
1774 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1775 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1776 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1777         __le16  eee_capability;
1778 #define I40E_AQ_EEE_100BASE_TX          0x0002
1779 #define I40E_AQ_EEE_1000BASE_T          0x0004
1780 #define I40E_AQ_EEE_10GBASE_T           0x0008
1781 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1782 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1783 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1784         __le32  eeer_val;
1785         u8      d3_lpan;
1786 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1787         u8      phy_type_ext;
1788 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
1789 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
1790 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1791 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1792         u8      fec_cfg_curr_mod_ext_info;
1793 #define I40E_AQ_ENABLE_FEC_KR           0x01
1794 #define I40E_AQ_ENABLE_FEC_RS           0x02
1795 #define I40E_AQ_REQUEST_FEC_KR          0x04
1796 #define I40E_AQ_REQUEST_FEC_RS          0x08
1797 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
1798 #define I40E_AQ_FEC
1799 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
1800 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
1801
1802         u8      ext_comp_code;
1803         u8      phy_id[4];
1804         u8      module_type[3];
1805         u8      qualified_module_count;
1806 #define I40E_AQ_PHY_MAX_QMS             16
1807         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1808 };
1809
1810 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1811
1812 /* Set PHY Config (direct 0x0601) */
1813 struct i40e_aq_set_phy_config { /* same bits as above in all */
1814         __le32  phy_type;
1815         u8      link_speed;
1816         u8      abilities;
1817 /* bits 0-2 use the values from get_phy_abilities_resp */
1818 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1819 #define I40E_AQ_PHY_ENABLE_AN           0x10
1820 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1821         __le16  eee_capability;
1822         __le32  eeer;
1823         u8      low_power_ctrl;
1824         u8      phy_type_ext;
1825         u8      fec_config;
1826 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
1827 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
1828 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
1829 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
1830 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
1831 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
1832 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
1833         u8      reserved;
1834 };
1835
1836 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1837
1838 /* Set MAC Config command data structure (direct 0x0603) */
1839 struct i40e_aq_set_mac_config {
1840         __le16  max_frame_size;
1841         u8      params;
1842 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1843 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1844 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1845 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1846 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1847 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1848 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1849 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1850 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1851 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1852 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1853 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1854 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1855 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1856         u8      tx_timer_priority; /* bitmap */
1857         __le16  tx_timer_value;
1858         __le16  fc_refresh_threshold;
1859         u8      reserved[8];
1860 };
1861
1862 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1863
1864 /* Restart Auto-Negotiation (direct 0x605) */
1865 struct i40e_aqc_set_link_restart_an {
1866         u8      command;
1867 #define I40E_AQ_PHY_RESTART_AN  0x02
1868 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1869         u8      reserved[15];
1870 };
1871
1872 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1873
1874 /* Get Link Status cmd & response data structure (direct 0x0607) */
1875 struct i40e_aqc_get_link_status {
1876         __le16  command_flags; /* only field set on command */
1877 #define I40E_AQ_LSE_MASK                0x3
1878 #define I40E_AQ_LSE_NOP                 0x0
1879 #define I40E_AQ_LSE_DISABLE             0x2
1880 #define I40E_AQ_LSE_ENABLE              0x3
1881 /* only response uses this flag */
1882 #define I40E_AQ_LSE_IS_ENABLED          0x1
1883         u8      phy_type;    /* i40e_aq_phy_type   */
1884         u8      link_speed;  /* i40e_aq_link_speed */
1885         u8      link_info;
1886 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1887 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1888 #define I40E_AQ_LINK_FAULT              0x02
1889 #define I40E_AQ_LINK_FAULT_TX           0x04
1890 #define I40E_AQ_LINK_FAULT_RX           0x08
1891 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1892 #define I40E_AQ_LINK_UP_PORT            0x20
1893 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1894 #define I40E_AQ_SIGNAL_DETECT           0x80
1895         u8      an_info;
1896 #define I40E_AQ_AN_COMPLETED            0x01
1897 #define I40E_AQ_LP_AN_ABILITY           0x02
1898 #define I40E_AQ_PD_FAULT                0x04
1899 #define I40E_AQ_FEC_EN                  0x08
1900 #define I40E_AQ_PHY_LOW_POWER           0x10
1901 #define I40E_AQ_LINK_PAUSE_TX           0x20
1902 #define I40E_AQ_LINK_PAUSE_RX           0x40
1903 #define I40E_AQ_QUALIFIED_MODULE        0x80
1904         u8      ext_info;
1905 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1906 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1907 #define I40E_AQ_LINK_TX_SHIFT           0x02
1908 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1909 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1910 #define I40E_AQ_LINK_TX_DRAINED         0x01
1911 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1912 #define I40E_AQ_LINK_FORCED_40G         0x10
1913 /* 25G Error Codes */
1914 #define I40E_AQ_25G_NO_ERR              0X00
1915 #define I40E_AQ_25G_NOT_PRESENT         0X01
1916 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
1917 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
1918 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
1919 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
1920         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1921         __le16  max_frame_size;
1922         u8      config;
1923 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
1924 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
1925 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1926 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1927         u8      power_desc;
1928 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
1929 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
1930 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
1931 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
1932 #define I40E_AQ_PWR_CLASS_MASK          0x03
1933         u8      reserved[4];
1934 };
1935
1936 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1937
1938 /* Set event mask command (direct 0x613) */
1939 struct i40e_aqc_set_phy_int_mask {
1940         u8      reserved[8];
1941         __le16  event_mask;
1942 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1943 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1944 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1945 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1946 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1947 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1948 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1949 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1950 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1951         u8      reserved1[6];
1952 };
1953
1954 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1955
1956 /* Get Local AN advt register (direct 0x0614)
1957  * Set Local AN advt register (direct 0x0615)
1958  * Get Link Partner AN advt register (direct 0x0616)
1959  */
1960 struct i40e_aqc_an_advt_reg {
1961         __le32  local_an_reg0;
1962         __le16  local_an_reg1;
1963         u8      reserved[10];
1964 };
1965
1966 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1967
1968 /* Set Loopback mode (0x0618) */
1969 struct i40e_aqc_set_lb_mode {
1970         __le16  lb_mode;
1971 #define I40E_AQ_LB_PHY_LOCAL    0x01
1972 #define I40E_AQ_LB_PHY_REMOTE   0x02
1973 #define I40E_AQ_LB_MAC_LOCAL    0x04
1974         u8      reserved[14];
1975 };
1976
1977 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
1978
1979 /* Set PHY Debug command (0x0622) */
1980 struct i40e_aqc_set_phy_debug {
1981         u8      command_flags;
1982 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
1983 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
1984 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
1985                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
1986 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
1987 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
1988 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
1989 /* Disable link manageability on a single port */
1990 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
1991 /* Disable link manageability on all ports needs both bits 4 and 5 */
1992 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
1993         u8      reserved[15];
1994 };
1995
1996 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
1997
1998 enum i40e_aq_phy_reg_type {
1999         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2000         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2001         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2002 };
2003
2004 /* Run PHY Activity (0x0626) */
2005 struct i40e_aqc_run_phy_activity {
2006         __le16  activity_id;
2007         u8      flags;
2008         u8      reserved1;
2009         __le32  control;
2010         __le32  data;
2011         u8      reserved2[4];
2012 };
2013
2014 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2015
2016 /* NVM Read command (indirect 0x0701)
2017  * NVM Erase commands (direct 0x0702)
2018  * NVM Update commands (indirect 0x0703)
2019  */
2020 struct i40e_aqc_nvm_update {
2021         u8      command_flags;
2022 #define I40E_AQ_NVM_LAST_CMD    0x01
2023 #define I40E_AQ_NVM_FLASH_ONLY  0x80
2024         u8      module_pointer;
2025         __le16  length;
2026         __le32  offset;
2027         __le32  addr_high;
2028         __le32  addr_low;
2029 };
2030
2031 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2032
2033 /* NVM Config Read (indirect 0x0704) */
2034 struct i40e_aqc_nvm_config_read {
2035         __le16  cmd_flags;
2036 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2037 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2038 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2039         __le16  element_count;
2040         __le16  element_id;     /* Feature/field ID */
2041         __le16  element_id_msw; /* MSWord of field ID */
2042         __le32  address_high;
2043         __le32  address_low;
2044 };
2045
2046 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2047
2048 /* NVM Config Write (indirect 0x0705) */
2049 struct i40e_aqc_nvm_config_write {
2050         __le16  cmd_flags;
2051         __le16  element_count;
2052         u8      reserved[4];
2053         __le32  address_high;
2054         __le32  address_low;
2055 };
2056
2057 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2058
2059 /* Used for 0x0704 as well as for 0x0705 commands */
2060 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2061 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2062                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2063 #define I40E_AQ_ANVM_FEATURE            0
2064 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2065 struct i40e_aqc_nvm_config_data_feature {
2066         __le16 feature_id;
2067 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2068 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2069 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2070         __le16 feature_options;
2071         __le16 feature_selection;
2072 };
2073
2074 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2075
2076 struct i40e_aqc_nvm_config_data_immediate_field {
2077         __le32 field_id;
2078         __le32 field_value;
2079         __le16 field_options;
2080         __le16 reserved;
2081 };
2082
2083 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2084
2085 /* OEM Post Update (indirect 0x0720)
2086  * no command data struct used
2087  */
2088 struct i40e_aqc_nvm_oem_post_update {
2089 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2090         u8 sel_data;
2091         u8 reserved[7];
2092 };
2093
2094 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2095
2096 struct i40e_aqc_nvm_oem_post_update_buffer {
2097         u8 str_len;
2098         u8 dev_addr;
2099         __le16 eeprom_addr;
2100         u8 data[36];
2101 };
2102
2103 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2104
2105 /* Thermal Sensor (indirect 0x0721)
2106  *     read or set thermal sensor configs and values
2107  *     takes a sensor and command specific data buffer, not detailed here
2108  */
2109 struct i40e_aqc_thermal_sensor {
2110         u8 sensor_action;
2111 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2112 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2113 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2114         u8 reserved[7];
2115         __le32  addr_high;
2116         __le32  addr_low;
2117 };
2118
2119 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2120
2121 /* Send to PF command (indirect 0x0801) id is only used by PF
2122  * Send to VF command (indirect 0x0802) id is only used by PF
2123  * Send to Peer PF command (indirect 0x0803)
2124  */
2125 struct i40e_aqc_pf_vf_message {
2126         __le32  id;
2127         u8      reserved[4];
2128         __le32  addr_high;
2129         __le32  addr_low;
2130 };
2131
2132 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2133
2134 /* Alternate structure */
2135
2136 /* Direct write (direct 0x0900)
2137  * Direct read (direct 0x0902)
2138  */
2139 struct i40e_aqc_alternate_write {
2140         __le32 address0;
2141         __le32 data0;
2142         __le32 address1;
2143         __le32 data1;
2144 };
2145
2146 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2147
2148 /* Indirect write (indirect 0x0901)
2149  * Indirect read (indirect 0x0903)
2150  */
2151
2152 struct i40e_aqc_alternate_ind_write {
2153         __le32 address;
2154         __le32 length;
2155         __le32 addr_high;
2156         __le32 addr_low;
2157 };
2158
2159 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2160
2161 /* Done alternate write (direct 0x0904)
2162  * uses i40e_aq_desc
2163  */
2164 struct i40e_aqc_alternate_write_done {
2165         __le16  cmd_flags;
2166 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2167 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2168 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2169 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2170         u8      reserved[14];
2171 };
2172
2173 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2174
2175 /* Set OEM mode (direct 0x0905) */
2176 struct i40e_aqc_alternate_set_mode {
2177         __le32  mode;
2178 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2179 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2180         u8      reserved[12];
2181 };
2182
2183 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2184
2185 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2186
2187 /* async events 0x10xx */
2188
2189 /* Lan Queue Overflow Event (direct, 0x1001) */
2190 struct i40e_aqc_lan_overflow {
2191         __le32  prtdcb_rupto;
2192         __le32  otx_ctl;
2193         u8      reserved[8];
2194 };
2195
2196 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2197
2198 /* Get LLDP MIB (indirect 0x0A00) */
2199 struct i40e_aqc_lldp_get_mib {
2200         u8      type;
2201         u8      reserved1;
2202 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2203 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2204 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2205 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2206 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2207 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2208 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2209 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2210 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2211 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2212 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2213         __le16  local_len;
2214         __le16  remote_len;
2215         u8      reserved2[2];
2216         __le32  addr_high;
2217         __le32  addr_low;
2218 };
2219
2220 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2221
2222 /* Configure LLDP MIB Change Event (direct 0x0A01)
2223  * also used for the event (with type in the command field)
2224  */
2225 struct i40e_aqc_lldp_update_mib {
2226         u8      command;
2227 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2228 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2229         u8      reserved[7];
2230         __le32  addr_high;
2231         __le32  addr_low;
2232 };
2233
2234 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2235
2236 /* Add LLDP TLV (indirect 0x0A02)
2237  * Delete LLDP TLV (indirect 0x0A04)
2238  */
2239 struct i40e_aqc_lldp_add_tlv {
2240         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2241         u8      reserved1[1];
2242         __le16  len;
2243         u8      reserved2[4];
2244         __le32  addr_high;
2245         __le32  addr_low;
2246 };
2247
2248 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2249
2250 /* Update LLDP TLV (indirect 0x0A03) */
2251 struct i40e_aqc_lldp_update_tlv {
2252         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2253         u8      reserved;
2254         __le16  old_len;
2255         __le16  new_offset;
2256         __le16  new_len;
2257         __le32  addr_high;
2258         __le32  addr_low;
2259 };
2260
2261 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2262
2263 /* Stop LLDP (direct 0x0A05) */
2264 struct i40e_aqc_lldp_stop {
2265         u8      command;
2266 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2267 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2268         u8      reserved[15];
2269 };
2270
2271 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2272
2273 /* Start LLDP (direct 0x0A06) */
2274
2275 struct i40e_aqc_lldp_start {
2276         u8      command;
2277 #define I40E_AQ_LLDP_AGENT_START        0x1
2278         u8      reserved[15];
2279 };
2280
2281 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2282
2283 /* Get CEE DCBX Oper Config (0x0A07)
2284  * uses the generic descriptor struct
2285  * returns below as indirect response
2286  */
2287
2288 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2289 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2290 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2291 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2292 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2293 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2294
2295 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2296 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2297 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2298 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2299 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2300 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2301 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2302 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2303 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2304 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2305 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2306 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2307
2308 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2309  * word boundary layout issues, which the Linux compilers silently deal
2310  * with by adding padding, making the actual struct larger than designed.
2311  * However, the FW compiler for the NIC is less lenient and complains
2312  * about the struct.  Hence, the struct defined here has an extra byte in
2313  * fields reserved3 and reserved4 to directly acknowledge that padding,
2314  * and the new length is used in the length check macro.
2315  */
2316 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2317         u8      reserved1;
2318         u8      oper_num_tc;
2319         u8      oper_prio_tc[4];
2320         u8      reserved2;
2321         u8      oper_tc_bw[8];
2322         u8      oper_pfc_en;
2323         u8      reserved3[2];
2324         __le16  oper_app_prio;
2325         u8      reserved4[2];
2326         __le16  tlv_status;
2327 };
2328
2329 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2330
2331 struct i40e_aqc_get_cee_dcb_cfg_resp {
2332         u8      oper_num_tc;
2333         u8      oper_prio_tc[4];
2334         u8      oper_tc_bw[8];
2335         u8      oper_pfc_en;
2336         __le16  oper_app_prio;
2337         __le32  tlv_status;
2338         u8      reserved[12];
2339 };
2340
2341 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2342
2343 /*      Set Local LLDP MIB (indirect 0x0A08)
2344  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2345  */
2346 struct i40e_aqc_lldp_set_local_mib {
2347 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2348 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2349                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2350 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2351 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2352 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2353                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2354 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2355         u8      type;
2356         u8      reserved0;
2357         __le16  length;
2358         u8      reserved1[4];
2359         __le32  address_high;
2360         __le32  address_low;
2361 };
2362
2363 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2364
2365 struct i40e_aqc_lldp_set_local_mib_resp {
2366 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2367         u8  status;
2368         u8  reserved[15];
2369 };
2370
2371 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2372
2373 /*      Stop/Start LLDP Agent (direct 0x0A09)
2374  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2375  */
2376 struct i40e_aqc_lldp_stop_start_specific_agent {
2377 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2378 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2379                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2380         u8      command;
2381         u8      reserved[15];
2382 };
2383
2384 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2385
2386 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2387 struct i40e_aqc_add_udp_tunnel {
2388         __le16  udp_port;
2389         u8      reserved0[3];
2390         u8      protocol_type;
2391 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2392 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2393 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2394 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2395         u8      reserved1[10];
2396 };
2397
2398 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2399
2400 struct i40e_aqc_add_udp_tunnel_completion {
2401         __le16  udp_port;
2402         u8      filter_entry_index;
2403         u8      multiple_pfs;
2404 #define I40E_AQC_SINGLE_PF              0x0
2405 #define I40E_AQC_MULTIPLE_PFS           0x1
2406         u8      total_filters;
2407         u8      reserved[11];
2408 };
2409
2410 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2411
2412 /* remove UDP Tunnel command (0x0B01) */
2413 struct i40e_aqc_remove_udp_tunnel {
2414         u8      reserved[2];
2415         u8      index; /* 0 to 15 */
2416         u8      reserved2[13];
2417 };
2418
2419 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2420
2421 struct i40e_aqc_del_udp_tunnel_completion {
2422         __le16  udp_port;
2423         u8      index; /* 0 to 15 */
2424         u8      multiple_pfs;
2425         u8      total_filters_used;
2426         u8      reserved1[11];
2427 };
2428
2429 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2430 #ifdef X722_SUPPORT
2431
2432 struct i40e_aqc_get_set_rss_key {
2433 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2434 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2435 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2436                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2437         __le16  vsi_id;
2438         u8      reserved[6];
2439         __le32  addr_high;
2440         __le32  addr_low;
2441 };
2442
2443 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2444
2445 struct i40e_aqc_get_set_rss_key_data {
2446         u8 standard_rss_key[0x28];
2447         u8 extended_hash_key[0xc];
2448 };
2449
2450 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2451
2452 struct  i40e_aqc_get_set_rss_lut {
2453 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2454 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2455 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2456                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2457         __le16  vsi_id;
2458 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2459 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2460                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2461
2462 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2463 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2464         __le16  flags;
2465         u8      reserved[4];
2466         __le32  addr_high;
2467         __le32  addr_low;
2468 };
2469
2470 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2471 #endif
2472
2473 /* tunnel key structure 0x0B10 */
2474
2475 struct i40e_aqc_tunnel_key_structure {
2476         u8      key1_off;
2477         u8      key2_off;
2478         u8      key1_len;  /* 0 to 15 */
2479         u8      key2_len;  /* 0 to 15 */
2480         u8      flags;
2481 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2482 /* response flags */
2483 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2484 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2485 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2486         u8      network_key_index;
2487 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2488 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2489 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2490 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2491         u8      reserved[10];
2492 };
2493
2494 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2495
2496 /* OEM mode commands (direct 0xFE0x) */
2497 struct i40e_aqc_oem_param_change {
2498         __le32  param_type;
2499 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2500 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2501 #define I40E_AQ_OEM_PARAM_MAC           2
2502         __le32  param_value1;
2503         __le16  param_value2;
2504         u8      reserved[6];
2505 };
2506
2507 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2508
2509 struct i40e_aqc_oem_state_change {
2510         __le32  state;
2511 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2512 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2513         u8      reserved[12];
2514 };
2515
2516 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2517
2518 /* Initialize OCSD (0xFE02, direct) */
2519 struct i40e_aqc_opc_oem_ocsd_initialize {
2520         u8 type_status;
2521         u8 reserved1[3];
2522         __le32 ocsd_memory_block_addr_high;
2523         __le32 ocsd_memory_block_addr_low;
2524         __le32 requested_update_interval;
2525 };
2526
2527 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2528
2529 /* Initialize OCBB  (0xFE03, direct) */
2530 struct i40e_aqc_opc_oem_ocbb_initialize {
2531         u8 type_status;
2532         u8 reserved1[3];
2533         __le32 ocbb_memory_block_addr_high;
2534         __le32 ocbb_memory_block_addr_low;
2535         u8 reserved2[4];
2536 };
2537
2538 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2539
2540 /* debug commands */
2541
2542 /* get device id (0xFF00) uses the generic structure */
2543
2544 /* set test more (0xFF01, internal) */
2545
2546 struct i40e_acq_set_test_mode {
2547         u8      mode;
2548 #define I40E_AQ_TEST_PARTIAL    0
2549 #define I40E_AQ_TEST_FULL       1
2550 #define I40E_AQ_TEST_NVM        2
2551         u8      reserved[3];
2552         u8      command;
2553 #define I40E_AQ_TEST_OPEN       0
2554 #define I40E_AQ_TEST_CLOSE      1
2555 #define I40E_AQ_TEST_INC        2
2556         u8      reserved2[3];
2557         __le32  address_high;
2558         __le32  address_low;
2559 };
2560
2561 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2562
2563 /* Debug Read Register command (0xFF03)
2564  * Debug Write Register command (0xFF04)
2565  */
2566 struct i40e_aqc_debug_reg_read_write {
2567         __le32 reserved;
2568         __le32 address;
2569         __le32 value_high;
2570         __le32 value_low;
2571 };
2572
2573 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2574
2575 /* Scatter/gather Reg Read  (indirect 0xFF05)
2576  * Scatter/gather Reg Write (indirect 0xFF06)
2577  */
2578
2579 /* i40e_aq_desc is used for the command */
2580 struct i40e_aqc_debug_reg_sg_element_data {
2581         __le32 address;
2582         __le32 value;
2583 };
2584
2585 /* Debug Modify register (direct 0xFF07) */
2586 struct i40e_aqc_debug_modify_reg {
2587         __le32 address;
2588         __le32 value;
2589         __le32 clear_mask;
2590         __le32 set_mask;
2591 };
2592
2593 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2594
2595 /* dump internal data (0xFF08, indirect) */
2596
2597 #define I40E_AQ_CLUSTER_ID_AUX          0
2598 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2599 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2600 #define I40E_AQ_CLUSTER_ID_HMC          3
2601 #define I40E_AQ_CLUSTER_ID_MAC0         4
2602 #define I40E_AQ_CLUSTER_ID_MAC1         5
2603 #define I40E_AQ_CLUSTER_ID_MAC2         6
2604 #define I40E_AQ_CLUSTER_ID_MAC3         7
2605 #define I40E_AQ_CLUSTER_ID_DCB          8
2606 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2607 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2608 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2609
2610 struct i40e_aqc_debug_dump_internals {
2611         u8      cluster_id;
2612         u8      table_id;
2613         __le16  data_size;
2614         __le32  idx;
2615         __le32  address_high;
2616         __le32  address_low;
2617 };
2618
2619 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2620
2621 struct i40e_aqc_debug_modify_internals {
2622         u8      cluster_id;
2623         u8      cluster_specific_params[7];
2624         __le32  address_high;
2625         __le32  address_low;
2626 };
2627
2628 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2629
2630 #endif /* _I40E_ADMINQ_CMD_H_ */