drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0005
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142         /* Proxy commands */
 143         i40e_aqc_opc_set_proxy_config           = 0x0104,
 144         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 145
 146         /* LAA */
 147         i40e_aqc_opc_mac_address_read   = 0x0107,
 148         i40e_aqc_opc_mac_address_write  = 0x0108,
 149
 150         /* PXE */
 151         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 152
 153         /* WoL commands */
 154         i40e_aqc_opc_set_wol_filter     = 0x0120,
 155         i40e_aqc_opc_get_wake_reason    = 0x0121,
 156         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 157
 158         /* internal switch commands */
 159         i40e_aqc_opc_get_switch_config          = 0x0200,
 160         i40e_aqc_opc_add_statistics             = 0x0201,
 161         i40e_aqc_opc_remove_statistics          = 0x0202,
 162         i40e_aqc_opc_set_port_parameters        = 0x0203,
 163         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 164         i40e_aqc_opc_set_switch_config          = 0x0205,
 165         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 166         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 167
 168         i40e_aqc_opc_add_vsi                    = 0x0210,
 169         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 170         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 171
 172         i40e_aqc_opc_add_pv                     = 0x0220,
 173         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 174         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 175
 176         i40e_aqc_opc_add_veb                    = 0x0230,
 177         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 178         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 179
 180         i40e_aqc_opc_delete_element             = 0x0243,
 181
 182         i40e_aqc_opc_add_macvlan                = 0x0250,
 183         i40e_aqc_opc_remove_macvlan             = 0x0251,
 184         i40e_aqc_opc_add_vlan                   = 0x0252,
 185         i40e_aqc_opc_remove_vlan                = 0x0253,
 186         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 187         i40e_aqc_opc_add_tag                    = 0x0255,
 188         i40e_aqc_opc_remove_tag                 = 0x0256,
 189         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 190         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 191         i40e_aqc_opc_update_tag                 = 0x0259,
 192         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 193         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 194         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 195         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 196         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 197         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 198
 199         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 200         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 201
 202         /* Dynamic Device Personalization */
 203         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 204         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 205
 206         /* DCB commands */
 207         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 208         i40e_aqc_opc_dcb_updated        = 0x0302,
 209
 210         /* TX scheduler */
 211         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 212         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 213         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 214         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 215         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 216         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 217
 218         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 219         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 220         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 221         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 222         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 223         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 224         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 225         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 226         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 227         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 228         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 229         /* hmc */
 230         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 231         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 232
 233         /* phy commands*/
 234         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 235         i40e_aqc_opc_set_phy_config             = 0x0601,
 236         i40e_aqc_opc_set_mac_config             = 0x0603,
 237         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 238         i40e_aqc_opc_get_link_status            = 0x0607,
 239         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 240         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 241         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 242         i40e_aqc_opc_get_partner_advt           = 0x0616,
 243         i40e_aqc_opc_set_lb_modes               = 0x0618,
 244         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 245         i40e_aqc_opc_set_phy_debug              = 0x0622,
 246         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 247         i40e_aqc_opc_run_phy_activity           = 0x0626,
 248         i40e_aqc_opc_set_phy_register           = 0x0628,
 249         i40e_aqc_opc_get_phy_register           = 0x0629,
 250
 251         /* NVM commands */
 252         i40e_aqc_opc_nvm_read                   = 0x0701,
 253         i40e_aqc_opc_nvm_erase                  = 0x0702,
 254         i40e_aqc_opc_nvm_update                 = 0x0703,
 255         i40e_aqc_opc_nvm_config_read            = 0x0704,
 256         i40e_aqc_opc_nvm_config_write           = 0x0705,
 257         i40e_aqc_opc_oem_post_update            = 0x0720,
 258         i40e_aqc_opc_thermal_sensor             = 0x0721,
 259
 260         /* virtualization commands */
 261         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 262         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 263         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 264
 265         /* alternate structure */
 266         i40e_aqc_opc_alternate_write            = 0x0900,
 267         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 268         i40e_aqc_opc_alternate_read             = 0x0902,
 269         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 270         i40e_aqc_opc_alternate_write_done       = 0x0904,
 271         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 272         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 273
 274         /* LLDP commands */
 275         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 276         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 277         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 278         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 279         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 280         i40e_aqc_opc_lldp_stop          = 0x0A05,
 281         i40e_aqc_opc_lldp_start         = 0x0A06,
 282         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 283         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 284         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 285
 286         /* Tunnel commands */
 287         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 288         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 289         i40e_aqc_opc_set_rss_key        = 0x0B02,
 290         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 291         i40e_aqc_opc_get_rss_key        = 0x0B04,
 292         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 293
 294         /* Async Events */
 295         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 296
 297         /* OEM commands */
 298         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 299         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 300         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 301         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 302
 303         /* debug commands */
 304         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 305         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 306         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 307         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 308 };
 309
 310 /* command structures and indirect data structures */
 311
 312 /* Structure naming conventions:
 313  * - no suffix for direct command descriptor structures
 314  * - _data for indirect sent data
 315  * - _resp for indirect return data (data which is both will use _data)
 316  * - _completion for direct return data
 317  * - _element_ for repeated elements (may also be _data or _resp)
 318  *
 319  * Command structures are expected to overlay the params.raw member of the basic
 320  * descriptor, and as such cannot exceed 16 bytes in length.
 321  */
 322
 323 /* This macro is used to generate a compilation error if a structure
 324  * is not exactly the correct length. It gives a divide by zero error if the
 325  * structure is not of the correct size, otherwise it creates an enum that is
 326  * never used.
 327  */
 328 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 329         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 330
 331 /* This macro is used extensively to ensure that command structures are 16
 332  * bytes in length as they have to map to the raw array of that size.
 333  */
 334 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 335
 336 /* internal (0x00XX) commands */
 337
 338 /* Get version (direct 0x0001) */
 339 struct i40e_aqc_get_version {
 340         __le32 rom_ver;
 341         __le32 fw_build;
 342         __le16 fw_major;
 343         __le16 fw_minor;
 344         __le16 api_major;
 345         __le16 api_minor;
 346 };
 347
 348 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 349
 350 /* Send driver version (indirect 0x0002) */
 351 struct i40e_aqc_driver_version {
 352         u8      driver_major_ver;
 353         u8      driver_minor_ver;
 354         u8      driver_build_ver;
 355         u8      driver_subbuild_ver;
 356         u8      reserved[4];
 357         __le32  address_high;
 358         __le32  address_low;
 359 };
 360
 361 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 362
 363 /* Queue Shutdown (direct 0x0003) */
 364 struct i40e_aqc_queue_shutdown {
 365         __le32  driver_unloading;
 366 #define I40E_AQ_DRIVER_UNLOADING        0x1
 367         u8      reserved[12];
 368 };
 369
 370 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 371
 372 /* Set PF context (0x0004, direct) */
 373 struct i40e_aqc_set_pf_context {
 374         u8      pf_id;
 375         u8      reserved[15];
 376 };
 377
 378 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 379
 380 /* Request resource ownership (direct 0x0008)
 381  * Release resource ownership (direct 0x0009)
 382  */
 383 #define I40E_AQ_RESOURCE_NVM                    1
 384 #define I40E_AQ_RESOURCE_SDP                    2
 385 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 386 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 387 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 388 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 389
 390 struct i40e_aqc_request_resource {
 391         __le16  resource_id;
 392         __le16  access_type;
 393         __le32  timeout;
 394         __le32  resource_number;
 395         u8      reserved[4];
 396 };
 397
 398 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 399
 400 /* Get function capabilities (indirect 0x000A)
 401  * Get device capabilities (indirect 0x000B)
 402  */
 403 struct i40e_aqc_list_capabilites {
 404         u8 command_flags;
 405 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 406         u8 pf_index;
 407         u8 reserved[2];
 408         __le32 count;
 409         __le32 addr_high;
 410         __le32 addr_low;
 411 };
 412
 413 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 414
 415 struct i40e_aqc_list_capabilities_element_resp {
 416         __le16  id;
 417         u8      major_rev;
 418         u8      minor_rev;
 419         __le32  number;
 420         __le32  logical_id;
 421         __le32  phys_id;
 422         u8      reserved[16];
 423 };
 424
 425 /* list of caps */
 426
 427 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 428 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 429 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 430 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 431 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 432 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 433 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 434 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 435 #define I40E_AQ_CAP_ID_VF               0x0013
 436 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 437 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 438 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 439 #define I40E_AQ_CAP_ID_VSI              0x0017
 440 #define I40E_AQ_CAP_ID_DCB              0x0018
 441 #define I40E_AQ_CAP_ID_FCOE             0x0021
 442 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 443 #define I40E_AQ_CAP_ID_RSS              0x0040
 444 #define I40E_AQ_CAP_ID_RXQ              0x0041
 445 #define I40E_AQ_CAP_ID_TXQ              0x0042
 446 #define I40E_AQ_CAP_ID_MSIX             0x0043
 447 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 448 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 449 #define I40E_AQ_CAP_ID_1588             0x0046
 450 #define I40E_AQ_CAP_ID_IWARP            0x0051
 451 #define I40E_AQ_CAP_ID_LED              0x0061
 452 #define I40E_AQ_CAP_ID_SDP              0x0062
 453 #define I40E_AQ_CAP_ID_MDIO             0x0063
 454 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 455 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 456 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 457 #define I40E_AQ_CAP_ID_CEM              0x00F2
 458
 459 /* Set CPPM Configuration (direct 0x0103) */
 460 struct i40e_aqc_cppm_configuration {
 461         __le16  command_flags;
 462 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 463 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 464 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 465 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 466 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 467         __le16  ttlx;
 468         __le32  dmacr;
 469         __le16  dmcth;
 470         u8      hptc;
 471         u8      reserved;
 472         __le32  pfltrc;
 473 };
 474
 475 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 476
 477 /* Set ARP Proxy command / response (indirect 0x0104) */
 478 struct i40e_aqc_arp_proxy_data {
 479         __le16  command_flags;
 480 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 481 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 482 #define I40E_AQ_ARP_ENA         0x2000
 483 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 484 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 485         __le16  table_id;
 486         __le32  enabled_offloads;
 487 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 488 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 489         __le32  ip_addr;
 490         u8      mac_addr[6];
 491         u8      reserved[2];
 492 };
 493
 494 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 495
 496 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 497 struct i40e_aqc_ns_proxy_data {
 498         __le16  table_idx_mac_addr_0;
 499         __le16  table_idx_mac_addr_1;
 500         __le16  table_idx_ipv6_0;
 501         __le16  table_idx_ipv6_1;
 502         __le16  control;
 503 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 504 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 505 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 506 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 507 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 508 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 509 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 510 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 511 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 512 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 513 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 514 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 515 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 516         u8      mac_addr_0[6];
 517         u8      mac_addr_1[6];
 518         u8      local_mac_addr[6];
 519         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 520         u8      ipv6_addr_1[16];
 521 };
 522
 523 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 524
 525 /* Manage LAA Command (0x0106) - obsolete */
 526 struct i40e_aqc_mng_laa {
 527         __le16  command_flags;
 528 #define I40E_AQ_LAA_FLAG_WR     0x8000
 529         u8      reserved[2];
 530         __le32  sal;
 531         __le16  sah;
 532         u8      reserved2[6];
 533 };
 534
 535 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 536
 537 /* Manage MAC Address Read Command (indirect 0x0107) */
 538 struct i40e_aqc_mac_address_read {
 539         __le16  command_flags;
 540 #define I40E_AQC_LAN_ADDR_VALID         0x10
 541 #define I40E_AQC_SAN_ADDR_VALID         0x20
 542 #define I40E_AQC_PORT_ADDR_VALID        0x40
 543 #define I40E_AQC_WOL_ADDR_VALID         0x80
 544 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 545 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 546 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 547         u8      reserved[6];
 548         __le32  addr_high;
 549         __le32  addr_low;
 550 };
 551
 552 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 553
 554 struct i40e_aqc_mac_address_read_data {
 555         u8 pf_lan_mac[6];
 556         u8 pf_san_mac[6];
 557         u8 port_mac[6];
 558         u8 pf_wol_mac[6];
 559 };
 560
 561 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 562
 563 /* Manage MAC Address Write Command (0x0108) */
 564 struct i40e_aqc_mac_address_write {
 565         __le16  command_flags;
 566 #define I40E_AQC_MC_MAG_EN              0x0100
 567 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 568 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 569 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 570 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 571 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 572 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 573
 574         __le16  mac_sah;
 575         __le32  mac_sal;
 576         u8      reserved[8];
 577 };
 578
 579 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 580
 581 /* PXE commands (0x011x) */
 582
 583 /* Clear PXE Command and response  (direct 0x0110) */
 584 struct i40e_aqc_clear_pxe {
 585         u8      rx_cnt;
 586         u8      reserved[15];
 587 };
 588
 589 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 590
 591 /* Set WoL Filter (0x0120) */
 592
 593 struct i40e_aqc_set_wol_filter {
 594         __le16 filter_index;
 595 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 596 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 597 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 598                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 599
 600 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 601 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 602                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 603         __le16 cmd_flags;
 604 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 605 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 606 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 607 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 608 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 609         __le16 valid_flags;
 610 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 611 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 612         u8 reserved[2];
 613         __le32  address_high;
 614         __le32  address_low;
 615 };
 616
 617 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 618
 619 struct i40e_aqc_set_wol_filter_data {
 620         u8 filter[128];
 621         u8 mask[16];
 622 };
 623
 624 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 625
 626 /* Get Wake Reason (0x0121) */
 627
 628 struct i40e_aqc_get_wake_reason_completion {
 629         u8 reserved_1[2];
 630         __le16 wake_reason;
 631 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 632 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 633                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 634 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 635 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 636                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 637         u8 reserved_2[12];
 638 };
 639
 640 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 641
 642 /* Switch configuration commands (0x02xx) */
 643
 644 /* Used by many indirect commands that only pass an seid and a buffer in the
 645  * command
 646  */
 647 struct i40e_aqc_switch_seid {
 648         __le16  seid;
 649         u8      reserved[6];
 650         __le32  addr_high;
 651         __le32  addr_low;
 652 };
 653
 654 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 655
 656 /* Get Switch Configuration command (indirect 0x0200)
 657  * uses i40e_aqc_switch_seid for the descriptor
 658  */
 659 struct i40e_aqc_get_switch_config_header_resp {
 660         __le16  num_reported;
 661         __le16  num_total;
 662         u8      reserved[12];
 663 };
 664
 665 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 666
 667 struct i40e_aqc_switch_config_element_resp {
 668         u8      element_type;
 669 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 670 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 671 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 672 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 673 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 674 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 675 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 676 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 677 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 678         u8      revision;
 679 #define I40E_AQ_SW_ELEM_REV_1           1
 680         __le16  seid;
 681         __le16  uplink_seid;
 682         __le16  downlink_seid;
 683         u8      reserved[3];
 684         u8      connection_type;
 685 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 686 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 687 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 688         __le16  scheduler_id;
 689         __le16  element_info;
 690 };
 691
 692 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 693
 694 /* Get Switch Configuration (indirect 0x0200)
 695  *    an array of elements are returned in the response buffer
 696  *    the first in the array is the header, remainder are elements
 697  */
 698 struct i40e_aqc_get_switch_config_resp {
 699         struct i40e_aqc_get_switch_config_header_resp   header;
 700         struct i40e_aqc_switch_config_element_resp      element[1];
 701 };
 702
 703 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 704
 705 /* Add Statistics (direct 0x0201)
 706  * Remove Statistics (direct 0x0202)
 707  */
 708 struct i40e_aqc_add_remove_statistics {
 709         __le16  seid;
 710         __le16  vlan;
 711         __le16  stat_index;
 712         u8      reserved[10];
 713 };
 714
 715 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 716
 717 /* Set Port Parameters command (direct 0x0203) */
 718 struct i40e_aqc_set_port_parameters {
 719         __le16  command_flags;
 720 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 721 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 722 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 723         __le16  bad_frame_vsi;
 724 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 725 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 726         __le16  default_seid;        /* reserved for command */
 727         u8      reserved[10];
 728 };
 729
 730 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 731
 732 /* Get Switch Resource Allocation (indirect 0x0204) */
 733 struct i40e_aqc_get_switch_resource_alloc {
 734         u8      num_entries;         /* reserved for command */
 735         u8      reserved[7];
 736         __le32  addr_high;
 737         __le32  addr_low;
 738 };
 739
 740 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 741
 742 /* expect an array of these structs in the response buffer */
 743 struct i40e_aqc_switch_resource_alloc_element_resp {
 744         u8      resource_type;
 745 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 746 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 747 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 748 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 749 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 750 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 751 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 752 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 753 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 754 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 755 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 756 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 757 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 758 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 759 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 760 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 761 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 762 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 763 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 764         u8      reserved1;
 765         __le16  guaranteed;
 766         __le16  total;
 767         __le16  used;
 768         __le16  total_unalloced;
 769         u8      reserved2[6];
 770 };
 771
 772 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 773
 774 /* Set Switch Configuration (direct 0x0205) */
 775 struct i40e_aqc_set_switch_config {
 776         __le16  flags;
 777 /* flags used for both fields below */
 778 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 779 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 780 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 781         __le16  valid_flags;
 782         u8      reserved[12];
 783 };
 784
 785 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 786
 787 /* Read Receive control registers  (direct 0x0206)
 788  * Write Receive control registers (direct 0x0207)
 789  *     used for accessing Rx control registers that can be
 790  *     slow and need special handling when under high Rx load
 791  */
 792 struct i40e_aqc_rx_ctl_reg_read_write {
 793         __le32 reserved1;
 794         __le32 address;
 795         __le32 reserved2;
 796         __le32 value;
 797 };
 798
 799 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 800
 801 /* Add VSI (indirect 0x0210)
 802  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 803  *    as the indirect buffer (128 bytes)
 804  *
 805  * Update VSI (indirect 0x211)
 806  *     uses the same data structure as Add VSI
 807  *
 808  * Get VSI (indirect 0x0212)
 809  *     uses the same completion and data structure as Add VSI
 810  */
 811 struct i40e_aqc_add_get_update_vsi {
 812         __le16  uplink_seid;
 813         u8      connection_type;
 814 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 815 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 816 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 817         u8      reserved1;
 818         u8      vf_id;
 819         u8      reserved2;
 820         __le16  vsi_flags;
 821 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 822 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 823 #define I40E_AQ_VSI_TYPE_VF             0x0
 824 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 825 #define I40E_AQ_VSI_TYPE_PF             0x2
 826 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 827 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 828         __le32  addr_high;
 829         __le32  addr_low;
 830 };
 831
 832 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 833
 834 struct i40e_aqc_add_get_update_vsi_completion {
 835         __le16 seid;
 836         __le16 vsi_number;
 837         __le16 vsi_used;
 838         __le16 vsi_free;
 839         __le32 addr_high;
 840         __le32 addr_low;
 841 };
 842
 843 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 844
 845 struct i40e_aqc_vsi_properties_data {
 846         /* first 96 byte are written by SW */
 847         __le16  valid_sections;
 848 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 849 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 850 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 851 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 852 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 853 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 854 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 855 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 856 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 857 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 858         /* switch section */
 859         __le16  switch_id; /* 12bit id combined with flags below */
 860 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 861 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 862 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 863 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 864 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 865         u8      sw_reserved[2];
 866         /* security section */
 867         u8      sec_flags;
 868 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 869 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 870 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 871         u8      sec_reserved;
 872         /* VLAN section */
 873         __le16  pvid; /* VLANS include priority bits */
 874         __le16  fcoe_pvid;
 875         u8      port_vlan_flags;
 876 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 877 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 878                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 879 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 880 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 881 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 882 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 883 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 884 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 885                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 886 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 887 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 888 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 889 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 890         u8      pvlan_reserved[3];
 891         /* ingress egress up sections */
 892         __le32  ingress_table; /* bitmap, 3 bits per up */
 893 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 894 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 895                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 896 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 897 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 898                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 899 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 900 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 901                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 902 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 903 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 904                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 905 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 906 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 907                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 908 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 909 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 910                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 911 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 912 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 913                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 914 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 915 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 916                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 917         __le32  egress_table;   /* same defines as for ingress table */
 918         /* cascaded PV section */
 919         __le16  cas_pv_tag;
 920         u8      cas_pv_flags;
 921 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 923                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 924 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 925 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 926 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 927 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 928 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 929 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 930         u8      cas_pv_reserved;
 931         /* queue mapping section */
 932         __le16  mapping_flags;
 933 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 934 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 935         __le16  queue_mapping[16];
 936 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 937 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 938         __le16  tc_mapping[8];
 939 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 940 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 941                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 942 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 943 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 944                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 945         /* queueing option section */
 946         u8      queueing_opt_flags;
 947 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 948 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 949 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 950 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 951 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 952 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 953         u8      queueing_opt_reserved[3];
 954         /* scheduler section */
 955         u8      up_enable_bits;
 956         u8      sched_reserved;
 957         /* outer up section */
 958         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 959         u8      cmd_reserved[8];
 960         /* last 32 bytes are written by FW */
 961         __le16  qs_handle[8];
 962 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 963         __le16  stat_counter_idx;
 964         __le16  sched_id;
 965         u8      resp_reserved[12];
 966 };
 967
 968 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 969
 970 /* Add Port Virtualizer (direct 0x0220)
 971  * also used for update PV (direct 0x0221) but only flags are used
 972  * (IS_CTRL_PORT only works on add PV)
 973  */
 974 struct i40e_aqc_add_update_pv {
 975         __le16  command_flags;
 976 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 977 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 978 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 979 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 980         __le16  uplink_seid;
 981         __le16  connected_seid;
 982         u8      reserved[10];
 983 };
 984
 985 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 986
 987 struct i40e_aqc_add_update_pv_completion {
 988         /* reserved for update; for add also encodes error if rc == ENOSPC */
 989         __le16  pv_seid;
 990 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 991 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 992 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 993 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 994         u8      reserved[14];
 995 };
 996
 997 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 998
 999 /* Get PV Params (direct 0x0222)
1000  * uses i40e_aqc_switch_seid for the descriptor
1001  */
1002
1003 struct i40e_aqc_get_pv_params_completion {
1004         __le16  seid;
1005         __le16  default_stag;
1006         __le16  pv_flags; /* same flags as add_pv */
1007 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1008 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1009 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1010         u8      reserved[8];
1011         __le16  default_port_seid;
1012 };
1013
1014 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1015
1016 /* Add VEB (direct 0x0230) */
1017 struct i40e_aqc_add_veb {
1018         __le16  uplink_seid;
1019         __le16  downlink_seid;
1020         __le16  veb_flags;
1021 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1022 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1023 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1024                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1025 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1026 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1027 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1028 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1029         u8      enable_tcs;
1030         u8      reserved[9];
1031 };
1032
1033 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1034
1035 struct i40e_aqc_add_veb_completion {
1036         u8      reserved[6];
1037         __le16  switch_seid;
1038         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1039         __le16  veb_seid;
1040 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1041 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1042 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1043 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1044         __le16  statistic_index;
1045         __le16  vebs_used;
1046         __le16  vebs_free;
1047 };
1048
1049 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1050
1051 /* Get VEB Parameters (direct 0x0232)
1052  * uses i40e_aqc_switch_seid for the descriptor
1053  */
1054 struct i40e_aqc_get_veb_parameters_completion {
1055         __le16  seid;
1056         __le16  switch_id;
1057         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1058         __le16  statistic_index;
1059         __le16  vebs_used;
1060         __le16  vebs_free;
1061         u8      reserved[4];
1062 };
1063
1064 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1065
1066 /* Delete Element (direct 0x0243)
1067  * uses the generic i40e_aqc_switch_seid
1068  */
1069
1070 /* Add MAC-VLAN (indirect 0x0250) */
1071
1072 /* used for the command for most vlan commands */
1073 struct i40e_aqc_macvlan {
1074         __le16  num_addresses;
1075         __le16  seid[3];
1076 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1077 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1078                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1079 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1080         __le32  addr_high;
1081         __le32  addr_low;
1082 };
1083
1084 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1085
1086 /* indirect data for command and response */
1087 struct i40e_aqc_add_macvlan_element_data {
1088         u8      mac_addr[6];
1089         __le16  vlan_tag;
1090         __le16  flags;
1091 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1092 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1093 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1094 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1095 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1096         __le16  queue_number;
1097 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1098 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1099                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1100         /* response section */
1101         u8      match_method;
1102 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1103 #define I40E_AQC_MM_HASH_MATCH          0x02
1104 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1105         u8      reserved1[3];
1106 };
1107
1108 struct i40e_aqc_add_remove_macvlan_completion {
1109         __le16 perfect_mac_used;
1110         __le16 perfect_mac_free;
1111         __le16 unicast_hash_free;
1112         __le16 multicast_hash_free;
1113         __le32 addr_high;
1114         __le32 addr_low;
1115 };
1116
1117 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1118
1119 /* Remove MAC-VLAN (indirect 0x0251)
1120  * uses i40e_aqc_macvlan for the descriptor
1121  * data points to an array of num_addresses of elements
1122  */
1123
1124 struct i40e_aqc_remove_macvlan_element_data {
1125         u8      mac_addr[6];
1126         __le16  vlan_tag;
1127         u8      flags;
1128 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1129 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1130 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1131 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1132         u8      reserved[3];
1133         /* reply section */
1134         u8      error_code;
1135 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1136 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1137         u8      reply_reserved[3];
1138 };
1139
1140 /* Add VLAN (indirect 0x0252)
1141  * Remove VLAN (indirect 0x0253)
1142  * use the generic i40e_aqc_macvlan for the command
1143  */
1144 struct i40e_aqc_add_remove_vlan_element_data {
1145         __le16  vlan_tag;
1146         u8      vlan_flags;
1147 /* flags for add VLAN */
1148 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1149 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1150 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1151 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1152 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1153 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1154 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1155 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1156 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1157 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1158 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1159 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1160 /* flags for remove VLAN */
1161 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1162         u8      reserved;
1163         u8      result;
1164 /* flags for add VLAN */
1165 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1166 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1167 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1168 /* flags for remove VLAN */
1169 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1170 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1171         u8      reserved1[3];
1172 };
1173
1174 struct i40e_aqc_add_remove_vlan_completion {
1175         u8      reserved[4];
1176         __le16  vlans_used;
1177         __le16  vlans_free;
1178         __le32  addr_high;
1179         __le32  addr_low;
1180 };
1181
1182 /* Set VSI Promiscuous Modes (direct 0x0254) */
1183 struct i40e_aqc_set_vsi_promiscuous_modes {
1184         __le16  promiscuous_flags;
1185         __le16  valid_flags;
1186 /* flags used for both fields above */
1187 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1188 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1189 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1190 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1191 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1192 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1193         __le16  seid;
1194 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1195         __le16  vlan_tag;
1196 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1197 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1198         u8      reserved[8];
1199 };
1200
1201 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1202
1203 /* Add S/E-tag command (direct 0x0255)
1204  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1205  */
1206 struct i40e_aqc_add_tag {
1207         __le16  flags;
1208 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1209         __le16  seid;
1210 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1211 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1212                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1213         __le16  tag;
1214         __le16  queue_number;
1215         u8      reserved[8];
1216 };
1217
1218 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1219
1220 struct i40e_aqc_add_remove_tag_completion {
1221         u8      reserved[12];
1222         __le16  tags_used;
1223         __le16  tags_free;
1224 };
1225
1226 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1227
1228 /* Remove S/E-tag command (direct 0x0256)
1229  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1230  */
1231 struct i40e_aqc_remove_tag {
1232         __le16  seid;
1233 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1234 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1235                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1236         __le16  tag;
1237         u8      reserved[12];
1238 };
1239
1240 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1241
1242 /* Add multicast E-Tag (direct 0x0257)
1243  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1244  * and no external data
1245  */
1246 struct i40e_aqc_add_remove_mcast_etag {
1247         __le16  pv_seid;
1248         __le16  etag;
1249         u8      num_unicast_etags;
1250         u8      reserved[3];
1251         __le32  addr_high;          /* address of array of 2-byte s-tags */
1252         __le32  addr_low;
1253 };
1254
1255 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1256
1257 struct i40e_aqc_add_remove_mcast_etag_completion {
1258         u8      reserved[4];
1259         __le16  mcast_etags_used;
1260         __le16  mcast_etags_free;
1261         __le32  addr_high;
1262         __le32  addr_low;
1263
1264 };
1265
1266 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1267
1268 /* Update S/E-Tag (direct 0x0259) */
1269 struct i40e_aqc_update_tag {
1270         __le16  seid;
1271 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1272 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1273                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1274         __le16  old_tag;
1275         __le16  new_tag;
1276         u8      reserved[10];
1277 };
1278
1279 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1280
1281 struct i40e_aqc_update_tag_completion {
1282         u8      reserved[12];
1283         __le16  tags_used;
1284         __le16  tags_free;
1285 };
1286
1287 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1288
1289 /* Add Control Packet filter (direct 0x025A)
1290  * Remove Control Packet filter (direct 0x025B)
1291  * uses the i40e_aqc_add_oveb_cloud,
1292  * and the generic direct completion structure
1293  */
1294 struct i40e_aqc_add_remove_control_packet_filter {
1295         u8      mac[6];
1296         __le16  etype;
1297         __le16  flags;
1298 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1299 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1300 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1301 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1302 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1303         __le16  seid;
1304 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1305 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1306                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1307         __le16  queue;
1308         u8      reserved[2];
1309 };
1310
1311 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1312
1313 struct i40e_aqc_add_remove_control_packet_filter_completion {
1314         __le16  mac_etype_used;
1315         __le16  etype_used;
1316         __le16  mac_etype_free;
1317         __le16  etype_free;
1318         u8      reserved[8];
1319 };
1320
1321 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1322
1323 /* Add Cloud filters (indirect 0x025C)
1324  * Remove Cloud filters (indirect 0x025D)
1325  * uses the i40e_aqc_add_remove_cloud_filters,
1326  * and the generic indirect completion structure
1327  */
1328 struct i40e_aqc_add_remove_cloud_filters {
1329         u8      num_filters;
1330         u8      reserved;
1331         __le16  seid;
1332 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1333 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1334                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1335         u8      big_buffer_flag;
1336 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1337         u8      reserved2[3];
1338         __le32  addr_high;
1339         __le32  addr_low;
1340 };
1341
1342 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1343
1344 struct i40e_aqc_add_remove_cloud_filters_element_data {
1345         u8      outer_mac[6];
1346         u8      inner_mac[6];
1347         __le16  inner_vlan;
1348         union {
1349                 struct {
1350                         u8 reserved[12];
1351                         u8 data[4];
1352                 } v4;
1353                 struct {
1354                         u8 data[16];
1355                 } v6;
1356         } ipaddr;
1357         __le16  flags;
1358 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1359 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1360                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1361 /* 0x0000 reserved */
1362 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1363 /* 0x0002 reserved */
1364 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1365 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1366 /* 0x0005 reserved */
1367 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1368 /* 0x0007 reserved */
1369 /* 0x0008 reserved */
1370 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1371 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1372 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1373 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1374 /* 0x0010 to 0x0017 is for custom filters */
1375
1376 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1377 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1378 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1379 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1380 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1381
1382 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1384 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1385 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1386 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1387 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1388 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1389 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1390
1391 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1392 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1393 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1394
1395         __le32  tenant_id;
1396         u8      reserved[4];
1397         __le16  queue_number;
1398 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1399 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1400                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1401         u8      reserved2[14];
1402         /* response section */
1403         u8      allocation_result;
1404 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1405 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1406         u8      response_reserved[7];
1407 };
1408
1409 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1410  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set. refer to
1411  * DCR288
1412  */
1413 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1414         struct i40e_aqc_add_remove_cloud_filters_element_data element;
1415         u16     general_fields[32];
1416 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1417 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1418 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1419 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1420 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1421 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1422 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1423 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1424 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1425 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1426 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1427 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1428 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1429 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1430 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1431 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1432 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1433 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1434 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1435 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1436 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1437 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1438 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1439 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1440 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1441 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1442 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1443 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1444 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1445 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1446 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1447 };
1448
1449 struct i40e_aqc_remove_cloud_filters_completion {
1450         __le16 perfect_ovlan_used;
1451         __le16 perfect_ovlan_free;
1452         __le16 vlan_used;
1453         __le16 vlan_free;
1454         __le32 addr_high;
1455         __le32 addr_low;
1456 };
1457
1458 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1459
1460 /* Replace filter Command 0x025F
1461  * uses the i40e_aqc_replace_cloud_filters,
1462  * and the generic indirect completion structure
1463  */
1464 struct i40e_filter_data {
1465         u8 filter_type;
1466         u8 input[3];
1467 };
1468
1469 struct i40e_aqc_replace_cloud_filters_cmd {
1470         u8      valid_flags;
1471 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1472 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1473 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1474 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1475 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1476         u8      old_filter_type;
1477         u8      new_filter_type;
1478         u8      tr_bit;
1479         u8      reserved[4];
1480         __le32 addr_high;
1481         __le32 addr_low;
1482 };
1483
1484 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1485         u8      data[32];
1486 /* Filter type INPUT codes*/
1487 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1488 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1489
1490 /* Field Vector offsets */
1491 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1492 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1493 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1494 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1495 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1496 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1497 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1498 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1499 /* big FLU */
1500 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1501 /* big FLU */
1502 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1503
1504 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1505         struct i40e_filter_data filters[8];
1506 };
1507
1508 /* Add Mirror Rule (indirect or direct 0x0260)
1509  * Delete Mirror Rule (indirect or direct 0x0261)
1510  * note: some rule types (4,5) do not use an external buffer.
1511  *       take care to set the flags correctly.
1512  */
1513 struct i40e_aqc_add_delete_mirror_rule {
1514         __le16 seid;
1515         __le16 rule_type;
1516 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1517 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1518                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1519 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1520 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1521 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1522 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1523 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1524         __le16 num_entries;
1525         __le16 destination;  /* VSI for add, rule id for delete */
1526         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1527         __le32 addr_low;
1528 };
1529
1530 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1531
1532 struct i40e_aqc_add_delete_mirror_rule_completion {
1533         u8      reserved[2];
1534         __le16  rule_id;  /* only used on add */
1535         __le16  mirror_rules_used;
1536         __le16  mirror_rules_free;
1537         __le32  addr_high;
1538         __le32  addr_low;
1539 };
1540
1541 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1542
1543 /* Dynamic Device Personalization */
1544 struct i40e_aqc_write_personalization_profile {
1545         u8      flags;
1546         u8      reserved[3];
1547         __le32  profile_track_id;
1548         __le32  addr_high;
1549         __le32  addr_low;
1550 };
1551
1552 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1553
1554 struct i40e_aqc_write_ddp_resp {
1555         __le32 error_offset;
1556         __le32 error_info;
1557         __le32 addr_high;
1558         __le32 addr_low;
1559 };
1560
1561 struct i40e_aqc_get_applied_profiles {
1562         u8      flags;
1563 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1564 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1565         u8      rsv[3];
1566         __le32  reserved;
1567         __le32  addr_high;
1568         __le32  addr_low;
1569 };
1570
1571 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1572
1573 /* DCB 0x03xx*/
1574
1575 /* PFC Ignore (direct 0x0301)
1576  *    the command and response use the same descriptor structure
1577  */
1578 struct i40e_aqc_pfc_ignore {
1579         u8      tc_bitmap;
1580         u8      command_flags; /* unused on response */
1581 #define I40E_AQC_PFC_IGNORE_SET         0x80
1582 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1583         u8      reserved[14];
1584 };
1585
1586 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1587
1588 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1589  * with no parameters
1590  */
1591
1592 /* TX scheduler 0x04xx */
1593
1594 /* Almost all the indirect commands use
1595  * this generic struct to pass the SEID in param0
1596  */
1597 struct i40e_aqc_tx_sched_ind {
1598         __le16  vsi_seid;
1599         u8      reserved[6];
1600         __le32  addr_high;
1601         __le32  addr_low;
1602 };
1603
1604 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1605
1606 /* Several commands respond with a set of queue set handles */
1607 struct i40e_aqc_qs_handles_resp {
1608         __le16 qs_handles[8];
1609 };
1610
1611 /* Configure VSI BW limits (direct 0x0400) */
1612 struct i40e_aqc_configure_vsi_bw_limit {
1613         __le16  vsi_seid;
1614         u8      reserved[2];
1615         __le16  credit;
1616         u8      reserved1[2];
1617         u8      max_credit; /* 0-3, limit = 2^max */
1618         u8      reserved2[7];
1619 };
1620
1621 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1622
1623 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1624  *    responds with i40e_aqc_qs_handles_resp
1625  */
1626 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1627         u8      tc_valid_bits;
1628         u8      reserved[15];
1629         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1630
1631         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1632         __le16  tc_bw_max[2];
1633         u8      reserved1[28];
1634 };
1635
1636 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1637
1638 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1639  *    responds with i40e_aqc_qs_handles_resp
1640  */
1641 struct i40e_aqc_configure_vsi_tc_bw_data {
1642         u8      tc_valid_bits;
1643         u8      reserved[3];
1644         u8      tc_bw_credits[8];
1645         u8      reserved1[4];
1646         __le16  qs_handles[8];
1647 };
1648
1649 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1650
1651 /* Query vsi bw configuration (indirect 0x0408) */
1652 struct i40e_aqc_query_vsi_bw_config_resp {
1653         u8      tc_valid_bits;
1654         u8      tc_suspended_bits;
1655         u8      reserved[14];
1656         __le16  qs_handles[8];
1657         u8      reserved1[4];
1658         __le16  port_bw_limit;
1659         u8      reserved2[2];
1660         u8      max_bw; /* 0-3, limit = 2^max */
1661         u8      reserved3[23];
1662 };
1663
1664 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1665
1666 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1667 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1668         u8      tc_valid_bits;
1669         u8      reserved[3];
1670         u8      share_credits[8];
1671         __le16  credits[8];
1672
1673         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1674         __le16  tc_bw_max[2];
1675 };
1676
1677 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1678
1679 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1680 struct i40e_aqc_configure_switching_comp_bw_limit {
1681         __le16  seid;
1682         u8      reserved[2];
1683         __le16  credit;
1684         u8      reserved1[2];
1685         u8      max_bw; /* 0-3, limit = 2^max */
1686         u8      reserved2[7];
1687 };
1688
1689 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1690
1691 /* Enable  Physical Port ETS (indirect 0x0413)
1692  * Modify  Physical Port ETS (indirect 0x0414)
1693  * Disable Physical Port ETS (indirect 0x0415)
1694  */
1695 struct i40e_aqc_configure_switching_comp_ets_data {
1696         u8      reserved[4];
1697         u8      tc_valid_bits;
1698         u8      seepage;
1699 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1700         u8      tc_strict_priority_flags;
1701         u8      reserved1[17];
1702         u8      tc_bw_share_credits[8];
1703         u8      reserved2[96];
1704 };
1705
1706 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1707
1708 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1709 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1710         u8      tc_valid_bits;
1711         u8      reserved[15];
1712         __le16  tc_bw_credit[8];
1713
1714         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1715         __le16  tc_bw_max[2];
1716         u8      reserved1[28];
1717 };
1718
1719 I40E_CHECK_STRUCT_LEN(0x40,
1720                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1721
1722 /* Configure Switching Component Bandwidth Allocation per Tc
1723  * (indirect 0x0417)
1724  */
1725 struct i40e_aqc_configure_switching_comp_bw_config_data {
1726         u8      tc_valid_bits;
1727         u8      reserved[2];
1728         u8      absolute_credits; /* bool */
1729         u8      tc_bw_share_credits[8];
1730         u8      reserved1[20];
1731 };
1732
1733 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1734
1735 /* Query Switching Component Configuration (indirect 0x0418) */
1736 struct i40e_aqc_query_switching_comp_ets_config_resp {
1737         u8      tc_valid_bits;
1738         u8      reserved[35];
1739         __le16  port_bw_limit;
1740         u8      reserved1[2];
1741         u8      tc_bw_max; /* 0-3, limit = 2^max */
1742         u8      reserved2[23];
1743 };
1744
1745 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1746
1747 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1748 struct i40e_aqc_query_port_ets_config_resp {
1749         u8      reserved[4];
1750         u8      tc_valid_bits;
1751         u8      reserved1;
1752         u8      tc_strict_priority_bits;
1753         u8      reserved2;
1754         u8      tc_bw_share_credits[8];
1755         __le16  tc_bw_limits[8];
1756
1757         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1758         __le16  tc_bw_max[2];
1759         u8      reserved3[32];
1760 };
1761
1762 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1763
1764 /* Query Switching Component Bandwidth Allocation per Traffic Type
1765  * (indirect 0x041A)
1766  */
1767 struct i40e_aqc_query_switching_comp_bw_config_resp {
1768         u8      tc_valid_bits;
1769         u8      reserved[2];
1770         u8      absolute_credits_enable; /* bool */
1771         u8      tc_bw_share_credits[8];
1772         __le16  tc_bw_limits[8];
1773
1774         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1775         __le16  tc_bw_max[2];
1776 };
1777
1778 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1779
1780 /* Suspend/resume port TX traffic
1781  * (direct 0x041B and 0x041C) uses the generic SEID struct
1782  */
1783
1784 /* Configure partition BW
1785  * (indirect 0x041D)
1786  */
1787 struct i40e_aqc_configure_partition_bw_data {
1788         __le16  pf_valid_bits;
1789         u8      min_bw[16];      /* guaranteed bandwidth */
1790         u8      max_bw[16];      /* bandwidth limit */
1791 };
1792
1793 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1794
1795 /* Get and set the active HMC resource profile and status.
1796  * (direct 0x0500) and (direct 0x0501)
1797  */
1798 struct i40e_aq_get_set_hmc_resource_profile {
1799         u8      pm_profile;
1800         u8      pe_vf_enabled;
1801         u8      reserved[14];
1802 };
1803
1804 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1805
1806 enum i40e_aq_hmc_profile {
1807         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1808         I40E_HMC_PROFILE_DEFAULT        = 1,
1809         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1810         I40E_HMC_PROFILE_EQUAL          = 3,
1811 };
1812
1813 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1814
1815 /* set in param0 for get phy abilities to report qualified modules */
1816 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1817 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1818
1819 enum i40e_aq_phy_type {
1820         I40E_PHY_TYPE_SGMII                     = 0x0,
1821         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1822         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1823         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1824         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1825         I40E_PHY_TYPE_XAUI                      = 0x5,
1826         I40E_PHY_TYPE_XFI                       = 0x6,
1827         I40E_PHY_TYPE_SFI                       = 0x7,
1828         I40E_PHY_TYPE_XLAUI                     = 0x8,
1829         I40E_PHY_TYPE_XLPPI                     = 0x9,
1830         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1831         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1832         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1833         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1834         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1835         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1836         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1837         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1838         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1839         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1840         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1841         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1842         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1843         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1844         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1845         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1846         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1847         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1848         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1849         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1850         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1851         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1852         I40E_PHY_TYPE_MAX
1853 };
1854
1855 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1856 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1857 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1858 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1859 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1860 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1861
1862 enum i40e_aq_link_speed {
1863         I40E_LINK_SPEED_UNKNOWN = 0,
1864         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1865         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1866         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1867         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1868         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1869         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1870 };
1871
1872 struct i40e_aqc_module_desc {
1873         u8 oui[3];
1874         u8 reserved1;
1875         u8 part_number[16];
1876         u8 revision[4];
1877         u8 reserved2[8];
1878 };
1879
1880 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1881
1882 struct i40e_aq_get_phy_abilities_resp {
1883         __le32  phy_type;       /* bitmap using the above enum for offsets */
1884         u8      link_speed;     /* bitmap using the above enum bit patterns */
1885         u8      abilities;
1886 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1887 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1888 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1889 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1890 #define I40E_AQ_PHY_AN_ENABLED          0x10
1891 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1892 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1893 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1894         __le16  eee_capability;
1895 #define I40E_AQ_EEE_100BASE_TX          0x0002
1896 #define I40E_AQ_EEE_1000BASE_T          0x0004
1897 #define I40E_AQ_EEE_10GBASE_T           0x0008
1898 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1899 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1900 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1901         __le32  eeer_val;
1902         u8      d3_lpan;
1903 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1904         u8      phy_type_ext;
1905 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
1906 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
1907 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1908 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1909         u8      fec_cfg_curr_mod_ext_info;
1910 #define I40E_AQ_ENABLE_FEC_KR           0x01
1911 #define I40E_AQ_ENABLE_FEC_RS           0x02
1912 #define I40E_AQ_REQUEST_FEC_KR          0x04
1913 #define I40E_AQ_REQUEST_FEC_RS          0x08
1914 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
1915 #define I40E_AQ_FEC
1916 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
1917 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
1918
1919         u8      ext_comp_code;
1920         u8      phy_id[4];
1921         u8      module_type[3];
1922         u8      qualified_module_count;
1923 #define I40E_AQ_PHY_MAX_QMS             16
1924         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1925 };
1926
1927 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1928
1929 /* Set PHY Config (direct 0x0601) */
1930 struct i40e_aq_set_phy_config { /* same bits as above in all */
1931         __le32  phy_type;
1932         u8      link_speed;
1933         u8      abilities;
1934 /* bits 0-2 use the values from get_phy_abilities_resp */
1935 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1936 #define I40E_AQ_PHY_ENABLE_AN           0x10
1937 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1938         __le16  eee_capability;
1939         __le32  eeer;
1940         u8      low_power_ctrl;
1941         u8      phy_type_ext;
1942         u8      fec_config;
1943 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
1944 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
1945 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
1946 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
1947 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
1948 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
1949 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
1950         u8      reserved;
1951 };
1952
1953 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1954
1955 /* Set MAC Config command data structure (direct 0x0603) */
1956 struct i40e_aq_set_mac_config {
1957         __le16  max_frame_size;
1958         u8      params;
1959 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1960 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1961 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1962 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1963 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1964 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1965 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1966 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1967 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1968 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1969 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1970 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1971 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1972 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1973         u8      tx_timer_priority; /* bitmap */
1974         __le16  tx_timer_value;
1975         __le16  fc_refresh_threshold;
1976         u8      reserved[8];
1977 };
1978
1979 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1980
1981 /* Restart Auto-Negotiation (direct 0x605) */
1982 struct i40e_aqc_set_link_restart_an {
1983         u8      command;
1984 #define I40E_AQ_PHY_RESTART_AN  0x02
1985 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1986         u8      reserved[15];
1987 };
1988
1989 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1990
1991 /* Get Link Status cmd & response data structure (direct 0x0607) */
1992 struct i40e_aqc_get_link_status {
1993         __le16  command_flags; /* only field set on command */
1994 #define I40E_AQ_LSE_MASK                0x3
1995 #define I40E_AQ_LSE_NOP                 0x0
1996 #define I40E_AQ_LSE_DISABLE             0x2
1997 #define I40E_AQ_LSE_ENABLE              0x3
1998 /* only response uses this flag */
1999 #define I40E_AQ_LSE_IS_ENABLED          0x1
2000         u8      phy_type;    /* i40e_aq_phy_type   */
2001         u8      link_speed;  /* i40e_aq_link_speed */
2002         u8      link_info;
2003 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2004 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2005 #define I40E_AQ_LINK_FAULT              0x02
2006 #define I40E_AQ_LINK_FAULT_TX           0x04
2007 #define I40E_AQ_LINK_FAULT_RX           0x08
2008 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2009 #define I40E_AQ_LINK_UP_PORT            0x20
2010 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2011 #define I40E_AQ_SIGNAL_DETECT           0x80
2012         u8      an_info;
2013 #define I40E_AQ_AN_COMPLETED            0x01
2014 #define I40E_AQ_LP_AN_ABILITY           0x02
2015 #define I40E_AQ_PD_FAULT                0x04
2016 #define I40E_AQ_FEC_EN                  0x08
2017 #define I40E_AQ_PHY_LOW_POWER           0x10
2018 #define I40E_AQ_LINK_PAUSE_TX           0x20
2019 #define I40E_AQ_LINK_PAUSE_RX           0x40
2020 #define I40E_AQ_QUALIFIED_MODULE        0x80
2021         u8      ext_info;
2022 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2023 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2024 #define I40E_AQ_LINK_TX_SHIFT           0x02
2025 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2026 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2027 #define I40E_AQ_LINK_TX_DRAINED         0x01
2028 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2029 #define I40E_AQ_LINK_FORCED_40G         0x10
2030 /* 25G Error Codes */
2031 #define I40E_AQ_25G_NO_ERR              0X00
2032 #define I40E_AQ_25G_NOT_PRESENT         0X01
2033 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2034 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2035 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2036 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2037         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2038         __le16  max_frame_size;
2039         u8      config;
2040 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2041 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2042 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2043 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2044         u8      power_desc;
2045 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2046 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2047 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2048 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2049 #define I40E_AQ_PWR_CLASS_MASK          0x03
2050         u8      reserved[4];
2051 };
2052
2053 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2054
2055 /* Set event mask command (direct 0x613) */
2056 struct i40e_aqc_set_phy_int_mask {
2057         u8      reserved[8];
2058         __le16  event_mask;
2059 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2060 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2061 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2062 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2063 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2064 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2065 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2066 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2067 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2068         u8      reserved1[6];
2069 };
2070
2071 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2072
2073 /* Get Local AN advt register (direct 0x0614)
2074  * Set Local AN advt register (direct 0x0615)
2075  * Get Link Partner AN advt register (direct 0x0616)
2076  */
2077 struct i40e_aqc_an_advt_reg {
2078         __le32  local_an_reg0;
2079         __le16  local_an_reg1;
2080         u8      reserved[10];
2081 };
2082
2083 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2084
2085 /* Set Loopback mode (0x0618) */
2086 struct i40e_aqc_set_lb_mode {
2087         __le16  lb_mode;
2088 #define I40E_AQ_LB_PHY_LOCAL    0x01
2089 #define I40E_AQ_LB_PHY_REMOTE   0x02
2090 #define I40E_AQ_LB_MAC_LOCAL    0x04
2091         u8      reserved[14];
2092 };
2093
2094 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2095
2096 /* Set PHY Debug command (0x0622) */
2097 struct i40e_aqc_set_phy_debug {
2098         u8      command_flags;
2099 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2100 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2101 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2102                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2103 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2104 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2105 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2106 /* Disable link manageability on a single port */
2107 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2108 /* Disable link manageability on all ports needs both bits 4 and 5 */
2109 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2110         u8      reserved[15];
2111 };
2112
2113 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2114
2115 enum i40e_aq_phy_reg_type {
2116         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2117         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2118         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2119 };
2120
2121 /* Run PHY Activity (0x0626) */
2122 struct i40e_aqc_run_phy_activity {
2123         __le16  activity_id;
2124         u8      flags;
2125         u8      reserved1;
2126         __le32  control;
2127         __le32  data;
2128         u8      reserved2[4];
2129 };
2130
2131 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2132
2133 /* Set PHY Register command (0x0628) */
2134 /* Get PHY Register command (0x0629) */
2135 struct i40e_aqc_phy_register_access {
2136         u8      phy_interface;
2137 #define I40E_AQ_PHY_REG_ACCESS_INTERNAL 0
2138 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL 1
2139 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL_MODULE  2
2140         u8      dev_addres;
2141         u8      reserved1[2];
2142         u32     reg_address;
2143         u32     reg_value;
2144         u8      reserved2[4];
2145 };
2146
2147 I40E_CHECK_CMD_LENGTH(i40e_aqc_phy_register_access);
2148
2149 /* NVM Read command (indirect 0x0701)
2150  * NVM Erase commands (direct 0x0702)
2151  * NVM Update commands (indirect 0x0703)
2152  */
2153 struct i40e_aqc_nvm_update {
2154         u8      command_flags;
2155 #define I40E_AQ_NVM_LAST_CMD    0x01
2156 #define I40E_AQ_NVM_FLASH_ONLY  0x80
2157         u8      module_pointer;
2158         __le16  length;
2159         __le32  offset;
2160         __le32  addr_high;
2161         __le32  addr_low;
2162 };
2163
2164 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2165
2166 /* NVM Config Read (indirect 0x0704) */
2167 struct i40e_aqc_nvm_config_read {
2168         __le16  cmd_flags;
2169 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2170 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2171 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2172         __le16  element_count;
2173         __le16  element_id;     /* Feature/field ID */
2174         __le16  element_id_msw; /* MSWord of field ID */
2175         __le32  address_high;
2176         __le32  address_low;
2177 };
2178
2179 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2180
2181 /* NVM Config Write (indirect 0x0705) */
2182 struct i40e_aqc_nvm_config_write {
2183         __le16  cmd_flags;
2184         __le16  element_count;
2185         u8      reserved[4];
2186         __le32  address_high;
2187         __le32  address_low;
2188 };
2189
2190 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2191
2192 /* Used for 0x0704 as well as for 0x0705 commands */
2193 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2194 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2195                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2196 #define I40E_AQ_ANVM_FEATURE            0
2197 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2198 struct i40e_aqc_nvm_config_data_feature {
2199         __le16 feature_id;
2200 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2201 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2202 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2203         __le16 feature_options;
2204         __le16 feature_selection;
2205 };
2206
2207 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2208
2209 struct i40e_aqc_nvm_config_data_immediate_field {
2210         __le32 field_id;
2211         __le32 field_value;
2212         __le16 field_options;
2213         __le16 reserved;
2214 };
2215
2216 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2217
2218 /* OEM Post Update (indirect 0x0720)
2219  * no command data struct used
2220  */
2221 struct i40e_aqc_nvm_oem_post_update {
2222 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2223         u8 sel_data;
2224         u8 reserved[7];
2225 };
2226
2227 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2228
2229 struct i40e_aqc_nvm_oem_post_update_buffer {
2230         u8 str_len;
2231         u8 dev_addr;
2232         __le16 eeprom_addr;
2233         u8 data[36];
2234 };
2235
2236 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2237
2238 /* Thermal Sensor (indirect 0x0721)
2239  *     read or set thermal sensor configs and values
2240  *     takes a sensor and command specific data buffer, not detailed here
2241  */
2242 struct i40e_aqc_thermal_sensor {
2243         u8 sensor_action;
2244 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2245 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2246 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2247         u8 reserved[7];
2248         __le32  addr_high;
2249         __le32  addr_low;
2250 };
2251
2252 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2253
2254 /* Send to PF command (indirect 0x0801) id is only used by PF
2255  * Send to VF command (indirect 0x0802) id is only used by PF
2256  * Send to Peer PF command (indirect 0x0803)
2257  */
2258 struct i40e_aqc_pf_vf_message {
2259         __le32  id;
2260         u8      reserved[4];
2261         __le32  addr_high;
2262         __le32  addr_low;
2263 };
2264
2265 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2266
2267 /* Alternate structure */
2268
2269 /* Direct write (direct 0x0900)
2270  * Direct read (direct 0x0902)
2271  */
2272 struct i40e_aqc_alternate_write {
2273         __le32 address0;
2274         __le32 data0;
2275         __le32 address1;
2276         __le32 data1;
2277 };
2278
2279 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2280
2281 /* Indirect write (indirect 0x0901)
2282  * Indirect read (indirect 0x0903)
2283  */
2284
2285 struct i40e_aqc_alternate_ind_write {
2286         __le32 address;
2287         __le32 length;
2288         __le32 addr_high;
2289         __le32 addr_low;
2290 };
2291
2292 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2293
2294 /* Done alternate write (direct 0x0904)
2295  * uses i40e_aq_desc
2296  */
2297 struct i40e_aqc_alternate_write_done {
2298         __le16  cmd_flags;
2299 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2300 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2301 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2302 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2303         u8      reserved[14];
2304 };
2305
2306 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2307
2308 /* Set OEM mode (direct 0x0905) */
2309 struct i40e_aqc_alternate_set_mode {
2310         __le32  mode;
2311 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2312 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2313         u8      reserved[12];
2314 };
2315
2316 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2317
2318 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2319
2320 /* async events 0x10xx */
2321
2322 /* Lan Queue Overflow Event (direct, 0x1001) */
2323 struct i40e_aqc_lan_overflow {
2324         __le32  prtdcb_rupto;
2325         __le32  otx_ctl;
2326         u8      reserved[8];
2327 };
2328
2329 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2330
2331 /* Get LLDP MIB (indirect 0x0A00) */
2332 struct i40e_aqc_lldp_get_mib {
2333         u8      type;
2334         u8      reserved1;
2335 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2336 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2337 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2338 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2339 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2340 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2341 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2342 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2343 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2344 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2345 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2346         __le16  local_len;
2347         __le16  remote_len;
2348         u8      reserved2[2];
2349         __le32  addr_high;
2350         __le32  addr_low;
2351 };
2352
2353 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2354
2355 /* Configure LLDP MIB Change Event (direct 0x0A01)
2356  * also used for the event (with type in the command field)
2357  */
2358 struct i40e_aqc_lldp_update_mib {
2359         u8      command;
2360 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2361 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2362         u8      reserved[7];
2363         __le32  addr_high;
2364         __le32  addr_low;
2365 };
2366
2367 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2368
2369 /* Add LLDP TLV (indirect 0x0A02)
2370  * Delete LLDP TLV (indirect 0x0A04)
2371  */
2372 struct i40e_aqc_lldp_add_tlv {
2373         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2374         u8      reserved1[1];
2375         __le16  len;
2376         u8      reserved2[4];
2377         __le32  addr_high;
2378         __le32  addr_low;
2379 };
2380
2381 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2382
2383 /* Update LLDP TLV (indirect 0x0A03) */
2384 struct i40e_aqc_lldp_update_tlv {
2385         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2386         u8      reserved;
2387         __le16  old_len;
2388         __le16  new_offset;
2389         __le16  new_len;
2390         __le32  addr_high;
2391         __le32  addr_low;
2392 };
2393
2394 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2395
2396 /* Stop LLDP (direct 0x0A05) */
2397 struct i40e_aqc_lldp_stop {
2398         u8      command;
2399 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2400 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2401         u8      reserved[15];
2402 };
2403
2404 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2405
2406 /* Start LLDP (direct 0x0A06) */
2407
2408 struct i40e_aqc_lldp_start {
2409         u8      command;
2410 #define I40E_AQ_LLDP_AGENT_START        0x1
2411         u8      reserved[15];
2412 };
2413
2414 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2415
2416 /* Get CEE DCBX Oper Config (0x0A07)
2417  * uses the generic descriptor struct
2418  * returns below as indirect response
2419  */
2420
2421 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2422 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2423 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2424 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2425 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2426 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2427
2428 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2429 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2430 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2431 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2432 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2433 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2434 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2435 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2436 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2437 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2438 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2439 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2440
2441 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2442  * word boundary layout issues, which the Linux compilers silently deal
2443  * with by adding padding, making the actual struct larger than designed.
2444  * However, the FW compiler for the NIC is less lenient and complains
2445  * about the struct.  Hence, the struct defined here has an extra byte in
2446  * fields reserved3 and reserved4 to directly acknowledge that padding,
2447  * and the new length is used in the length check macro.
2448  */
2449 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2450         u8      reserved1;
2451         u8      oper_num_tc;
2452         u8      oper_prio_tc[4];
2453         u8      reserved2;
2454         u8      oper_tc_bw[8];
2455         u8      oper_pfc_en;
2456         u8      reserved3[2];
2457         __le16  oper_app_prio;
2458         u8      reserved4[2];
2459         __le16  tlv_status;
2460 };
2461
2462 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2463
2464 struct i40e_aqc_get_cee_dcb_cfg_resp {
2465         u8      oper_num_tc;
2466         u8      oper_prio_tc[4];
2467         u8      oper_tc_bw[8];
2468         u8      oper_pfc_en;
2469         __le16  oper_app_prio;
2470         __le32  tlv_status;
2471         u8      reserved[12];
2472 };
2473
2474 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2475
2476 /*      Set Local LLDP MIB (indirect 0x0A08)
2477  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2478  */
2479 struct i40e_aqc_lldp_set_local_mib {
2480 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2481 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2482                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2483 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2484 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2485 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2486                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2487 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2488         u8      type;
2489         u8      reserved0;
2490         __le16  length;
2491         u8      reserved1[4];
2492         __le32  address_high;
2493         __le32  address_low;
2494 };
2495
2496 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2497
2498 struct i40e_aqc_lldp_set_local_mib_resp {
2499 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2500         u8  status;
2501         u8  reserved[15];
2502 };
2503
2504 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2505
2506 /*      Stop/Start LLDP Agent (direct 0x0A09)
2507  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2508  */
2509 struct i40e_aqc_lldp_stop_start_specific_agent {
2510 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2511 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2512                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2513         u8      command;
2514         u8      reserved[15];
2515 };
2516
2517 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2518
2519 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2520 struct i40e_aqc_add_udp_tunnel {
2521         __le16  udp_port;
2522         u8      reserved0[3];
2523         u8      protocol_type;
2524 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2525 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2526 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2527 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2528         u8      reserved1[10];
2529 };
2530
2531 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2532
2533 struct i40e_aqc_add_udp_tunnel_completion {
2534         __le16  udp_port;
2535         u8      filter_entry_index;
2536         u8      multiple_pfs;
2537 #define I40E_AQC_SINGLE_PF              0x0
2538 #define I40E_AQC_MULTIPLE_PFS           0x1
2539         u8      total_filters;
2540         u8      reserved[11];
2541 };
2542
2543 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2544
2545 /* remove UDP Tunnel command (0x0B01) */
2546 struct i40e_aqc_remove_udp_tunnel {
2547         u8      reserved[2];
2548         u8      index; /* 0 to 15 */
2549         u8      reserved2[13];
2550 };
2551
2552 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2553
2554 struct i40e_aqc_del_udp_tunnel_completion {
2555         __le16  udp_port;
2556         u8      index; /* 0 to 15 */
2557         u8      multiple_pfs;
2558         u8      total_filters_used;
2559         u8      reserved1[11];
2560 };
2561
2562 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2563
2564 struct i40e_aqc_get_set_rss_key {
2565 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2566 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2567 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2568                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2569         __le16  vsi_id;
2570         u8      reserved[6];
2571         __le32  addr_high;
2572         __le32  addr_low;
2573 };
2574
2575 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2576
2577 struct i40e_aqc_get_set_rss_key_data {
2578         u8 standard_rss_key[0x28];
2579         u8 extended_hash_key[0xc];
2580 };
2581
2582 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2583
2584 struct  i40e_aqc_get_set_rss_lut {
2585 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2586 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2587 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2588                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2589         __le16  vsi_id;
2590 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2591 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2592                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2593
2594 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2595 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2596         __le16  flags;
2597         u8      reserved[4];
2598         __le32  addr_high;
2599         __le32  addr_low;
2600 };
2601
2602 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2603
2604 /* tunnel key structure 0x0B10 */
2605
2606 struct i40e_aqc_tunnel_key_structure {
2607         u8      key1_off;
2608         u8      key2_off;
2609         u8      key1_len;  /* 0 to 15 */
2610         u8      key2_len;  /* 0 to 15 */
2611         u8      flags;
2612 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2613 /* response flags */
2614 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2615 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2616 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2617         u8      network_key_index;
2618 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2619 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2620 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2621 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2622         u8      reserved[10];
2623 };
2624
2625 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2626
2627 /* OEM mode commands (direct 0xFE0x) */
2628 struct i40e_aqc_oem_param_change {
2629         __le32  param_type;
2630 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2631 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2632 #define I40E_AQ_OEM_PARAM_MAC           2
2633         __le32  param_value1;
2634         __le16  param_value2;
2635         u8      reserved[6];
2636 };
2637
2638 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2639
2640 struct i40e_aqc_oem_state_change {
2641         __le32  state;
2642 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2643 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2644         u8      reserved[12];
2645 };
2646
2647 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2648
2649 /* Initialize OCSD (0xFE02, direct) */
2650 struct i40e_aqc_opc_oem_ocsd_initialize {
2651         u8 type_status;
2652         u8 reserved1[3];
2653         __le32 ocsd_memory_block_addr_high;
2654         __le32 ocsd_memory_block_addr_low;
2655         __le32 requested_update_interval;
2656 };
2657
2658 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2659
2660 /* Initialize OCBB  (0xFE03, direct) */
2661 struct i40e_aqc_opc_oem_ocbb_initialize {
2662         u8 type_status;
2663         u8 reserved1[3];
2664         __le32 ocbb_memory_block_addr_high;
2665         __le32 ocbb_memory_block_addr_low;
2666         u8 reserved2[4];
2667 };
2668
2669 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2670
2671 /* debug commands */
2672
2673 /* get device id (0xFF00) uses the generic structure */
2674
2675 /* set test more (0xFF01, internal) */
2676
2677 struct i40e_acq_set_test_mode {
2678         u8      mode;
2679 #define I40E_AQ_TEST_PARTIAL    0
2680 #define I40E_AQ_TEST_FULL       1
2681 #define I40E_AQ_TEST_NVM        2
2682         u8      reserved[3];
2683         u8      command;
2684 #define I40E_AQ_TEST_OPEN       0
2685 #define I40E_AQ_TEST_CLOSE      1
2686 #define I40E_AQ_TEST_INC        2
2687         u8      reserved2[3];
2688         __le32  address_high;
2689         __le32  address_low;
2690 };
2691
2692 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2693
2694 /* Debug Read Register command (0xFF03)
2695  * Debug Write Register command (0xFF04)
2696  */
2697 struct i40e_aqc_debug_reg_read_write {
2698         __le32 reserved;
2699         __le32 address;
2700         __le32 value_high;
2701         __le32 value_low;
2702 };
2703
2704 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2705
2706 /* Scatter/gather Reg Read  (indirect 0xFF05)
2707  * Scatter/gather Reg Write (indirect 0xFF06)
2708  */
2709
2710 /* i40e_aq_desc is used for the command */
2711 struct i40e_aqc_debug_reg_sg_element_data {
2712         __le32 address;
2713         __le32 value;
2714 };
2715
2716 /* Debug Modify register (direct 0xFF07) */
2717 struct i40e_aqc_debug_modify_reg {
2718         __le32 address;
2719         __le32 value;
2720         __le32 clear_mask;
2721         __le32 set_mask;
2722 };
2723
2724 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2725
2726 /* dump internal data (0xFF08, indirect) */
2727
2728 #define I40E_AQ_CLUSTER_ID_AUX          0
2729 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2730 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2731 #define I40E_AQ_CLUSTER_ID_HMC          3
2732 #define I40E_AQ_CLUSTER_ID_MAC0         4
2733 #define I40E_AQ_CLUSTER_ID_MAC1         5
2734 #define I40E_AQ_CLUSTER_ID_MAC2         6
2735 #define I40E_AQ_CLUSTER_ID_MAC3         7
2736 #define I40E_AQ_CLUSTER_ID_DCB          8
2737 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2738 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2739 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2740
2741 struct i40e_aqc_debug_dump_internals {
2742         u8      cluster_id;
2743         u8      table_id;
2744         __le16  data_size;
2745         __le32  idx;
2746         __le32  address_high;
2747         __le32  address_low;
2748 };
2749
2750 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2751
2752 struct i40e_aqc_debug_modify_internals {
2753         u8      cluster_id;
2754         u8      cluster_specific_params[7];
2755         __le32  address_high;
2756         __le32  address_low;
2757 };
2758
2759 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2760
2761 #endif /* _I40E_ADMINQ_CMD_H_ */