drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2018
   3  */
   4
   5 #ifndef _I40E_ADMINQ_CMD_H_
   6 #define _I40E_ADMINQ_CMD_H_
   7
   8 /* This header file defines the i40e Admin Queue commands and is shared between
   9  * i40e Firmware and Software.
  10  *
  11  * This file needs to comply with the Linux Kernel coding style.
  12  */
  13
  14 #define I40E_FW_API_VERSION_MAJOR       0x0001
  15 #define I40E_FW_API_VERSION_MINOR_X722  0x0005
  16 #define I40E_FW_API_VERSION_MINOR_X710  0x0007
  17
  18 #define I40E_FW_MINOR_VERSION(_h) ((_h)->mac.type == I40E_MAC_XL710 ? \
  19                                         I40E_FW_API_VERSION_MINOR_X710 : \
  20                                         I40E_FW_API_VERSION_MINOR_X722)
  21
  22 /* API version 1.7 implements additional link and PHY-specific APIs  */
  23 #define I40E_MINOR_VER_GET_LINK_INFO_XL710 0x0007
  24
  25 struct i40e_aq_desc {
  26         __le16 flags;
  27         __le16 opcode;
  28         __le16 datalen;
  29         __le16 retval;
  30         __le32 cookie_high;
  31         __le32 cookie_low;
  32         union {
  33                 struct {
  34                         __le32 param0;
  35                         __le32 param1;
  36                         __le32 param2;
  37                         __le32 param3;
  38                 } internal;
  39                 struct {
  40                         __le32 param0;
  41                         __le32 param1;
  42                         __le32 addr_high;
  43                         __le32 addr_low;
  44                 } external;
  45                 u8 raw[16];
  46         } params;
  47 };
  48
  49 /* Flags sub-structure
  50  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  51  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  52  */
  53
  54 /* command flags and offsets*/
  55 #define I40E_AQ_FLAG_DD_SHIFT   0
  56 #define I40E_AQ_FLAG_CMP_SHIFT  1
  57 #define I40E_AQ_FLAG_ERR_SHIFT  2
  58 #define I40E_AQ_FLAG_VFE_SHIFT  3
  59 #define I40E_AQ_FLAG_LB_SHIFT   9
  60 #define I40E_AQ_FLAG_RD_SHIFT   10
  61 #define I40E_AQ_FLAG_VFC_SHIFT  11
  62 #define I40E_AQ_FLAG_BUF_SHIFT  12
  63 #define I40E_AQ_FLAG_SI_SHIFT   13
  64 #define I40E_AQ_FLAG_EI_SHIFT   14
  65 #define I40E_AQ_FLAG_FE_SHIFT   15
  66
  67 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  68 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  69 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  70 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  71 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  72 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  73 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  74 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  75 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  76 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  77 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  78
  79 /* error codes */
  80 enum i40e_admin_queue_err {
  81         I40E_AQ_RC_OK           = 0,  /* success */
  82         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
  83         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
  84         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
  85         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
  86         I40E_AQ_RC_EIO          = 5,  /* I/O error */
  87         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
  88         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
  89         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
  90         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
  91         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
  92         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
  93         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
  94         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
  95         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
  96         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
  97         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
  98         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
  99         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 100         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 101         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 102         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 103         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 104 };
 105
 106 /* Admin Queue command opcodes */
 107 enum i40e_admin_queue_opc {
 108         /* aq commands */
 109         i40e_aqc_opc_get_version        = 0x0001,
 110         i40e_aqc_opc_driver_version     = 0x0002,
 111         i40e_aqc_opc_queue_shutdown     = 0x0003,
 112         i40e_aqc_opc_set_pf_context     = 0x0004,
 113
 114         /* resource ownership */
 115         i40e_aqc_opc_request_resource   = 0x0008,
 116         i40e_aqc_opc_release_resource   = 0x0009,
 117
 118         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 119         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 120
 121         /* Proxy commands */
 122         i40e_aqc_opc_set_proxy_config           = 0x0104,
 123         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 124
 125         /* LAA */
 126         i40e_aqc_opc_mac_address_read   = 0x0107,
 127         i40e_aqc_opc_mac_address_write  = 0x0108,
 128
 129         /* PXE */
 130         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 131
 132         /* WoL commands */
 133         i40e_aqc_opc_set_wol_filter     = 0x0120,
 134         i40e_aqc_opc_get_wake_reason    = 0x0121,
 135         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 136
 137         /* internal switch commands */
 138         i40e_aqc_opc_get_switch_config          = 0x0200,
 139         i40e_aqc_opc_add_statistics             = 0x0201,
 140         i40e_aqc_opc_remove_statistics          = 0x0202,
 141         i40e_aqc_opc_set_port_parameters        = 0x0203,
 142         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 143         i40e_aqc_opc_set_switch_config          = 0x0205,
 144         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 145         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 146
 147         i40e_aqc_opc_add_vsi                    = 0x0210,
 148         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 149         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 150
 151         i40e_aqc_opc_add_pv                     = 0x0220,
 152         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 153         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 154
 155         i40e_aqc_opc_add_veb                    = 0x0230,
 156         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 157         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 158
 159         i40e_aqc_opc_delete_element             = 0x0243,
 160
 161         i40e_aqc_opc_add_macvlan                = 0x0250,
 162         i40e_aqc_opc_remove_macvlan             = 0x0251,
 163         i40e_aqc_opc_add_vlan                   = 0x0252,
 164         i40e_aqc_opc_remove_vlan                = 0x0253,
 165         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 166         i40e_aqc_opc_add_tag                    = 0x0255,
 167         i40e_aqc_opc_remove_tag                 = 0x0256,
 168         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 169         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 170         i40e_aqc_opc_update_tag                 = 0x0259,
 171         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 172         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 173         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 174         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 175         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 176         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 177
 178         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 179         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 180
 181         /* Dynamic Device Personalization */
 182         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 183         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 184
 185         /* DCB commands */
 186         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 187         i40e_aqc_opc_dcb_updated        = 0x0302,
 188         i40e_aqc_opc_set_dcb_parameters = 0x0303,
 189
 190         /* TX scheduler */
 191         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 192         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 193         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 194         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 195         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 196         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 197
 198         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 199         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 200         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 201         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 202         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 203         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 204         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 205         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 206         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 207         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 208         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 209         /* hmc */
 210         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 211         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 212
 213         /* phy commands*/
 214         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 215         i40e_aqc_opc_set_phy_config             = 0x0601,
 216         i40e_aqc_opc_set_mac_config             = 0x0603,
 217         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 218         i40e_aqc_opc_get_link_status            = 0x0607,
 219         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 220         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 221         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 222         i40e_aqc_opc_get_partner_advt           = 0x0616,
 223         i40e_aqc_opc_set_lb_modes               = 0x0618,
 224         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 225         i40e_aqc_opc_set_phy_debug              = 0x0622,
 226         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 227         i40e_aqc_opc_run_phy_activity           = 0x0626,
 228         i40e_aqc_opc_set_phy_register           = 0x0628,
 229         i40e_aqc_opc_get_phy_register           = 0x0629,
 230
 231         /* NVM commands */
 232         i40e_aqc_opc_nvm_read                   = 0x0701,
 233         i40e_aqc_opc_nvm_erase                  = 0x0702,
 234         i40e_aqc_opc_nvm_update                 = 0x0703,
 235         i40e_aqc_opc_nvm_config_read            = 0x0704,
 236         i40e_aqc_opc_nvm_config_write           = 0x0705,
 237         i40e_aqc_opc_nvm_progress               = 0x0706,
 238         i40e_aqc_opc_oem_post_update            = 0x0720,
 239         i40e_aqc_opc_thermal_sensor             = 0x0721,
 240
 241         /* virtualization commands */
 242         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 243         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 244         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 245
 246         /* alternate structure */
 247         i40e_aqc_opc_alternate_write            = 0x0900,
 248         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 249         i40e_aqc_opc_alternate_read             = 0x0902,
 250         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 251         i40e_aqc_opc_alternate_write_done       = 0x0904,
 252         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 253         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 254
 255         /* LLDP commands */
 256         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 257         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 258         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 259         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 260         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 261         i40e_aqc_opc_lldp_stop          = 0x0A05,
 262         i40e_aqc_opc_lldp_start         = 0x0A06,
 263         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 264         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 265         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 266
 267         /* Tunnel commands */
 268         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 269         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 270         i40e_aqc_opc_set_rss_key        = 0x0B02,
 271         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 272         i40e_aqc_opc_get_rss_key        = 0x0B04,
 273         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 274
 275         /* Async Events */
 276         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 277
 278         /* OEM commands */
 279         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 280         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 281         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 282         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 283
 284         /* debug commands */
 285         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 286         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 287         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 288         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 289 };
 290
 291 /* command structures and indirect data structures */
 292
 293 /* Structure naming conventions:
 294  * - no suffix for direct command descriptor structures
 295  * - _data for indirect sent data
 296  * - _resp for indirect return data (data which is both will use _data)
 297  * - _completion for direct return data
 298  * - _element_ for repeated elements (may also be _data or _resp)
 299  *
 300  * Command structures are expected to overlay the params.raw member of the basic
 301  * descriptor, and as such cannot exceed 16 bytes in length.
 302  */
 303
 304 /* This macro is used to generate a compilation error if a structure
 305  * is not exactly the correct length. It gives a divide by zero error if the
 306  * structure is not of the correct size, otherwise it creates an enum that is
 307  * never used.
 308  */
 309 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 310         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 311
 312 /* This macro is used extensively to ensure that command structures are 16
 313  * bytes in length as they have to map to the raw array of that size.
 314  */
 315 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 316
 317 /* internal (0x00XX) commands */
 318
 319 /* Get version (direct 0x0001) */
 320 struct i40e_aqc_get_version {
 321         __le32 rom_ver;
 322         __le32 fw_build;
 323         __le16 fw_major;
 324         __le16 fw_minor;
 325         __le16 api_major;
 326         __le16 api_minor;
 327 };
 328
 329 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 330
 331 /* Send driver version (indirect 0x0002) */
 332 struct i40e_aqc_driver_version {
 333         u8      driver_major_ver;
 334         u8      driver_minor_ver;
 335         u8      driver_build_ver;
 336         u8      driver_subbuild_ver;
 337         u8      reserved[4];
 338         __le32  address_high;
 339         __le32  address_low;
 340 };
 341
 342 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 343
 344 /* Queue Shutdown (direct 0x0003) */
 345 struct i40e_aqc_queue_shutdown {
 346         __le32  driver_unloading;
 347 #define I40E_AQ_DRIVER_UNLOADING        0x1
 348         u8      reserved[12];
 349 };
 350
 351 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 352
 353 /* Set PF context (0x0004, direct) */
 354 struct i40e_aqc_set_pf_context {
 355         u8      pf_id;
 356         u8      reserved[15];
 357 };
 358
 359 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 360
 361 /* Request resource ownership (direct 0x0008)
 362  * Release resource ownership (direct 0x0009)
 363  */
 364 #define I40E_AQ_RESOURCE_NVM                    1
 365 #define I40E_AQ_RESOURCE_SDP                    2
 366 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 367 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 368 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 369 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 370
 371 struct i40e_aqc_request_resource {
 372         __le16  resource_id;
 373         __le16  access_type;
 374         __le32  timeout;
 375         __le32  resource_number;
 376         u8      reserved[4];
 377 };
 378
 379 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 380
 381 /* Get function capabilities (indirect 0x000A)
 382  * Get device capabilities (indirect 0x000B)
 383  */
 384 struct i40e_aqc_list_capabilites {
 385         u8 command_flags;
 386 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 387         u8 pf_index;
 388         u8 reserved[2];
 389         __le32 count;
 390         __le32 addr_high;
 391         __le32 addr_low;
 392 };
 393
 394 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 395
 396 struct i40e_aqc_list_capabilities_element_resp {
 397         __le16  id;
 398         u8      major_rev;
 399         u8      minor_rev;
 400         __le32  number;
 401         __le32  logical_id;
 402         __le32  phys_id;
 403         u8      reserved[16];
 404 };
 405
 406 /* list of caps */
 407
 408 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 409 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 410 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 411 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 412 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 413 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 414 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 415 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 416 #define I40E_AQ_CAP_ID_VF               0x0013
 417 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 418 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 419 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 420 #define I40E_AQ_CAP_ID_VSI              0x0017
 421 #define I40E_AQ_CAP_ID_DCB              0x0018
 422 #define I40E_AQ_CAP_ID_FCOE             0x0021
 423 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 424 #define I40E_AQ_CAP_ID_RSS              0x0040
 425 #define I40E_AQ_CAP_ID_RXQ              0x0041
 426 #define I40E_AQ_CAP_ID_TXQ              0x0042
 427 #define I40E_AQ_CAP_ID_MSIX             0x0043
 428 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 429 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 430 #define I40E_AQ_CAP_ID_1588             0x0046
 431 #define I40E_AQ_CAP_ID_IWARP            0x0051
 432 #define I40E_AQ_CAP_ID_LED              0x0061
 433 #define I40E_AQ_CAP_ID_SDP              0x0062
 434 #define I40E_AQ_CAP_ID_MDIO             0x0063
 435 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 436 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 437 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 438 #define I40E_AQ_CAP_ID_CEM              0x00F2
 439
 440 /* Set CPPM Configuration (direct 0x0103) */
 441 struct i40e_aqc_cppm_configuration {
 442         __le16  command_flags;
 443 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 444 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 445 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 446 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 447 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 448         __le16  ttlx;
 449         __le32  dmacr;
 450         __le16  dmcth;
 451         u8      hptc;
 452         u8      reserved;
 453         __le32  pfltrc;
 454 };
 455
 456 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 457
 458 /* Set ARP Proxy command / response (indirect 0x0104) */
 459 struct i40e_aqc_arp_proxy_data {
 460         __le16  command_flags;
 461 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 462 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 463 #define I40E_AQ_ARP_ENA         0x2000
 464 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 465 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 466         __le16  table_id;
 467         __le32  enabled_offloads;
 468 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 469 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 470         __le32  ip_addr;
 471         u8      mac_addr[6];
 472         u8      reserved[2];
 473 };
 474
 475 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 476
 477 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 478 struct i40e_aqc_ns_proxy_data {
 479         __le16  table_idx_mac_addr_0;
 480         __le16  table_idx_mac_addr_1;
 481         __le16  table_idx_ipv6_0;
 482         __le16  table_idx_ipv6_1;
 483         __le16  control;
 484 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 485 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 486 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 487 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 488 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 489 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 490 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 491 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 492 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 493 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 494 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 495 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 496 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 497         u8      mac_addr_0[6];
 498         u8      mac_addr_1[6];
 499         u8      local_mac_addr[6];
 500         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 501         u8      ipv6_addr_1[16];
 502 };
 503
 504 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 505
 506 /* Manage LAA Command (0x0106) - obsolete */
 507 struct i40e_aqc_mng_laa {
 508         __le16  command_flags;
 509 #define I40E_AQ_LAA_FLAG_WR     0x8000
 510         u8      reserved[2];
 511         __le32  sal;
 512         __le16  sah;
 513         u8      reserved2[6];
 514 };
 515
 516 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 517
 518 /* Manage MAC Address Read Command (indirect 0x0107) */
 519 struct i40e_aqc_mac_address_read {
 520         __le16  command_flags;
 521 #define I40E_AQC_LAN_ADDR_VALID         0x10
 522 #define I40E_AQC_SAN_ADDR_VALID         0x20
 523 #define I40E_AQC_PORT_ADDR_VALID        0x40
 524 #define I40E_AQC_WOL_ADDR_VALID         0x80
 525 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 526 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 527 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 528         u8      reserved[6];
 529         __le32  addr_high;
 530         __le32  addr_low;
 531 };
 532
 533 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 534
 535 struct i40e_aqc_mac_address_read_data {
 536         u8 pf_lan_mac[6];
 537         u8 pf_san_mac[6];
 538         u8 port_mac[6];
 539         u8 pf_wol_mac[6];
 540 };
 541
 542 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 543
 544 /* Manage MAC Address Write Command (0x0108) */
 545 struct i40e_aqc_mac_address_write {
 546         __le16  command_flags;
 547 #define I40E_AQC_MC_MAG_EN              0x0100
 548 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 549 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 550 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 551 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 552 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 553 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 554
 555         __le16  mac_sah;
 556         __le32  mac_sal;
 557         u8      reserved[8];
 558 };
 559
 560 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 561
 562 /* PXE commands (0x011x) */
 563
 564 /* Clear PXE Command and response  (direct 0x0110) */
 565 struct i40e_aqc_clear_pxe {
 566         u8      rx_cnt;
 567         u8      reserved[15];
 568 };
 569
 570 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 571
 572 /* Set WoL Filter (0x0120) */
 573
 574 struct i40e_aqc_set_wol_filter {
 575         __le16 filter_index;
 576 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 577 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 578 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 579                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 580
 581 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 582 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 583                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 584         __le16 cmd_flags;
 585 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 586 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 587 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 588 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 589 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 590         __le16 valid_flags;
 591 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 592 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 593         u8 reserved[2];
 594         __le32  address_high;
 595         __le32  address_low;
 596 };
 597
 598 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 599
 600 struct i40e_aqc_set_wol_filter_data {
 601         u8 filter[128];
 602         u8 mask[16];
 603 };
 604
 605 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 606
 607 /* Get Wake Reason (0x0121) */
 608
 609 struct i40e_aqc_get_wake_reason_completion {
 610         u8 reserved_1[2];
 611         __le16 wake_reason;
 612 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 613 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 614                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 615 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 616 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 617                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 618         u8 reserved_2[12];
 619 };
 620
 621 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 622
 623 /* Switch configuration commands (0x02xx) */
 624
 625 /* Used by many indirect commands that only pass an seid and a buffer in the
 626  * command
 627  */
 628 struct i40e_aqc_switch_seid {
 629         __le16  seid;
 630         u8      reserved[6];
 631         __le32  addr_high;
 632         __le32  addr_low;
 633 };
 634
 635 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 636
 637 /* Get Switch Configuration command (indirect 0x0200)
 638  * uses i40e_aqc_switch_seid for the descriptor
 639  */
 640 struct i40e_aqc_get_switch_config_header_resp {
 641         __le16  num_reported;
 642         __le16  num_total;
 643         u8      reserved[12];
 644 };
 645
 646 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 647
 648 struct i40e_aqc_switch_config_element_resp {
 649         u8      element_type;
 650 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 651 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 652 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 653 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 654 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 655 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 656 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 657 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 658 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 659         u8      revision;
 660 #define I40E_AQ_SW_ELEM_REV_1           1
 661         __le16  seid;
 662         __le16  uplink_seid;
 663         __le16  downlink_seid;
 664         u8      reserved[3];
 665         u8      connection_type;
 666 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 667 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 668 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 669         __le16  scheduler_id;
 670         __le16  element_info;
 671 };
 672
 673 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 674
 675 /* Get Switch Configuration (indirect 0x0200)
 676  *    an array of elements are returned in the response buffer
 677  *    the first in the array is the header, remainder are elements
 678  */
 679 struct i40e_aqc_get_switch_config_resp {
 680         struct i40e_aqc_get_switch_config_header_resp   header;
 681         struct i40e_aqc_switch_config_element_resp      element[1];
 682 };
 683
 684 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 685
 686 /* Add Statistics (direct 0x0201)
 687  * Remove Statistics (direct 0x0202)
 688  */
 689 struct i40e_aqc_add_remove_statistics {
 690         __le16  seid;
 691         __le16  vlan;
 692         __le16  stat_index;
 693         u8      reserved[10];
 694 };
 695
 696 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 697
 698 /* Set Port Parameters command (direct 0x0203) */
 699 struct i40e_aqc_set_port_parameters {
 700         __le16  command_flags;
 701 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 702 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 703 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 704         __le16  bad_frame_vsi;
 705 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 706 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 707         __le16  default_seid;        /* reserved for command */
 708         u8      reserved[10];
 709 };
 710
 711 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 712
 713 /* Get Switch Resource Allocation (indirect 0x0204) */
 714 struct i40e_aqc_get_switch_resource_alloc {
 715         u8      num_entries;         /* reserved for command */
 716         u8      reserved[7];
 717         __le32  addr_high;
 718         __le32  addr_low;
 719 };
 720
 721 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 722
 723 /* expect an array of these structs in the response buffer */
 724 struct i40e_aqc_switch_resource_alloc_element_resp {
 725         u8      resource_type;
 726 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 727 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 728 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 729 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 730 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 731 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 732 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 733 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 734 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 735 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 736 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 737 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 738 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 739 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 740 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 741 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 742 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 743 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 744 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 745         u8      reserved1;
 746         __le16  guaranteed;
 747         __le16  total;
 748         __le16  used;
 749         __le16  total_unalloced;
 750         u8      reserved2[6];
 751 };
 752
 753 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 754
 755 /* Set Switch Configuration (direct 0x0205) */
 756 struct i40e_aqc_set_switch_config {
 757         __le16  flags;
 758 /* flags used for both fields below */
 759 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 760 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 761 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 762         __le16  valid_flags;
 763         /* The ethertype in switch_tag is dropped on ingress and used
 764          * internally by the switch. Set this to zero for the default
 765          * of 0x88a8 (802.1ad). Should be zero for firmware API
 766          * versions lower than 1.7.
 767          */
 768         __le16  switch_tag;
 769         /* The ethertypes in first_tag and second_tag are used to
 770          * match the outer and inner VLAN tags (respectively) when HW
 771          * double VLAN tagging is enabled via the set port parameters
 772          * AQ command. Otherwise these are both ignored. Set them to
 773          * zero for their defaults of 0x8100 (802.1Q). Should be zero
 774          * for firmware API versions lower than 1.7.
 775          */
 776         __le16  first_tag;
 777         __le16  second_tag;
 778         u8      reserved[6];
 779 };
 780
 781 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 782
 783 /* Read Receive control registers  (direct 0x0206)
 784  * Write Receive control registers (direct 0x0207)
 785  *     used for accessing Rx control registers that can be
 786  *     slow and need special handling when under high Rx load
 787  */
 788 struct i40e_aqc_rx_ctl_reg_read_write {
 789         __le32 reserved1;
 790         __le32 address;
 791         __le32 reserved2;
 792         __le32 value;
 793 };
 794
 795 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 796
 797 /* Add VSI (indirect 0x0210)
 798  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 799  *    as the indirect buffer (128 bytes)
 800  *
 801  * Update VSI (indirect 0x211)
 802  *     uses the same data structure as Add VSI
 803  *
 804  * Get VSI (indirect 0x0212)
 805  *     uses the same completion and data structure as Add VSI
 806  */
 807 struct i40e_aqc_add_get_update_vsi {
 808         __le16  uplink_seid;
 809         u8      connection_type;
 810 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 811 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 812 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 813         u8      reserved1;
 814         u8      vf_id;
 815         u8      reserved2;
 816         __le16  vsi_flags;
 817 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 818 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 819 #define I40E_AQ_VSI_TYPE_VF             0x0
 820 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 821 #define I40E_AQ_VSI_TYPE_PF             0x2
 822 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 823 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 824         __le32  addr_high;
 825         __le32  addr_low;
 826 };
 827
 828 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 829
 830 struct i40e_aqc_add_get_update_vsi_completion {
 831         __le16 seid;
 832         __le16 vsi_number;
 833         __le16 vsi_used;
 834         __le16 vsi_free;
 835         __le32 addr_high;
 836         __le32 addr_low;
 837 };
 838
 839 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 840
 841 struct i40e_aqc_vsi_properties_data {
 842         /* first 96 byte are written by SW */
 843         __le16  valid_sections;
 844 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 845 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 846 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 847 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 848 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 849 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 850 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 851 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 852 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 853 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 854         /* switch section */
 855         __le16  switch_id; /* 12bit id combined with flags below */
 856 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 857 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 858 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 859 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 860 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 861         u8      sw_reserved[2];
 862         /* security section */
 863         u8      sec_flags;
 864 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 865 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 866 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 867         u8      sec_reserved;
 868         /* VLAN section */
 869         __le16  pvid; /* VLANS include priority bits */
 870         __le16  fcoe_pvid;
 871         u8      port_vlan_flags;
 872 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 873 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 874                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 875 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 876 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 877 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 878 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 879 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 880 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 881                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 882 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 883 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 884 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 885 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 886         u8      pvlan_reserved[3];
 887         /* ingress egress up sections */
 888         __le32  ingress_table; /* bitmap, 3 bits per up */
 889 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 890 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 891                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 892 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 893 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 894                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 895 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 896 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 897                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 898 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 899 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 900                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 901 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 902 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 903                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 904 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 905 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 906                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 907 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 908 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 909                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 910 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 911 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 912                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 913         __le32  egress_table;   /* same defines as for ingress table */
 914         /* cascaded PV section */
 915         __le16  cas_pv_tag;
 916         u8      cas_pv_flags;
 917 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 918 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 919                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 920 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 921 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 922 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 923 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 924 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 925 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 926         u8      cas_pv_reserved;
 927         /* queue mapping section */
 928         __le16  mapping_flags;
 929 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 930 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 931         __le16  queue_mapping[16];
 932 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 933 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 934         __le16  tc_mapping[8];
 935 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 936 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 937                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 938 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 939 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 940                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 941         /* queueing option section */
 942         u8      queueing_opt_flags;
 943 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 944 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 945 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 946 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 947 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 948 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 949         u8      queueing_opt_reserved[3];
 950         /* scheduler section */
 951         u8      up_enable_bits;
 952         u8      sched_reserved;
 953         /* outer up section */
 954         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 955         u8      cmd_reserved[8];
 956         /* last 32 bytes are written by FW */
 957         __le16  qs_handle[8];
 958 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 959         __le16  stat_counter_idx;
 960         __le16  sched_id;
 961         u8      resp_reserved[12];
 962 };
 963
 964 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 965
 966 /* Add Port Virtualizer (direct 0x0220)
 967  * also used for update PV (direct 0x0221) but only flags are used
 968  * (IS_CTRL_PORT only works on add PV)
 969  */
 970 struct i40e_aqc_add_update_pv {
 971         __le16  command_flags;
 972 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 973 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 974 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 975 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 976         __le16  uplink_seid;
 977         __le16  connected_seid;
 978         u8      reserved[10];
 979 };
 980
 981 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 982
 983 struct i40e_aqc_add_update_pv_completion {
 984         /* reserved for update; for add also encodes error if rc == ENOSPC */
 985         __le16  pv_seid;
 986 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 987 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 988 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 989 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 990         u8      reserved[14];
 991 };
 992
 993 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 994
 995 /* Get PV Params (direct 0x0222)
 996  * uses i40e_aqc_switch_seid for the descriptor
 997  */
 998
 999 struct i40e_aqc_get_pv_params_completion {
1000         __le16  seid;
1001         __le16  default_stag;
1002         __le16  pv_flags; /* same flags as add_pv */
1003 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1004 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1005 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1006         u8      reserved[8];
1007         __le16  default_port_seid;
1008 };
1009
1010 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1011
1012 /* Add VEB (direct 0x0230) */
1013 struct i40e_aqc_add_veb {
1014         __le16  uplink_seid;
1015         __le16  downlink_seid;
1016         __le16  veb_flags;
1017 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1018 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1019 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1020                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1021 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1022 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1023 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1024 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1025         u8      enable_tcs;
1026         u8      reserved[9];
1027 };
1028
1029 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1030
1031 struct i40e_aqc_add_veb_completion {
1032         u8      reserved[6];
1033         __le16  switch_seid;
1034         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1035         __le16  veb_seid;
1036 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1037 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1038 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1039 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1040         __le16  statistic_index;
1041         __le16  vebs_used;
1042         __le16  vebs_free;
1043 };
1044
1045 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1046
1047 /* Get VEB Parameters (direct 0x0232)
1048  * uses i40e_aqc_switch_seid for the descriptor
1049  */
1050 struct i40e_aqc_get_veb_parameters_completion {
1051         __le16  seid;
1052         __le16  switch_id;
1053         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1054         __le16  statistic_index;
1055         __le16  vebs_used;
1056         __le16  vebs_free;
1057         u8      reserved[4];
1058 };
1059
1060 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1061
1062 /* Delete Element (direct 0x0243)
1063  * uses the generic i40e_aqc_switch_seid
1064  */
1065
1066 /* Add MAC-VLAN (indirect 0x0250) */
1067
1068 /* used for the command for most vlan commands */
1069 struct i40e_aqc_macvlan {
1070         __le16  num_addresses;
1071         __le16  seid[3];
1072 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1073 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1074                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1075 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1076         __le32  addr_high;
1077         __le32  addr_low;
1078 };
1079
1080 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1081
1082 /* indirect data for command and response */
1083 struct i40e_aqc_add_macvlan_element_data {
1084         u8      mac_addr[6];
1085         __le16  vlan_tag;
1086         __le16  flags;
1087 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1088 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1089 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1090 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1091 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1092         __le16  queue_number;
1093 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1094 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1095                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1096         /* response section */
1097         u8      match_method;
1098 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1099 #define I40E_AQC_MM_HASH_MATCH          0x02
1100 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1101         u8      reserved1[3];
1102 };
1103
1104 struct i40e_aqc_add_remove_macvlan_completion {
1105         __le16 perfect_mac_used;
1106         __le16 perfect_mac_free;
1107         __le16 unicast_hash_free;
1108         __le16 multicast_hash_free;
1109         __le32 addr_high;
1110         __le32 addr_low;
1111 };
1112
1113 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1114
1115 /* Remove MAC-VLAN (indirect 0x0251)
1116  * uses i40e_aqc_macvlan for the descriptor
1117  * data points to an array of num_addresses of elements
1118  */
1119
1120 struct i40e_aqc_remove_macvlan_element_data {
1121         u8      mac_addr[6];
1122         __le16  vlan_tag;
1123         u8      flags;
1124 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1125 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1126 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1127 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1128         u8      reserved[3];
1129         /* reply section */
1130         u8      error_code;
1131 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1132 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1133         u8      reply_reserved[3];
1134 };
1135
1136 /* Add VLAN (indirect 0x0252)
1137  * Remove VLAN (indirect 0x0253)
1138  * use the generic i40e_aqc_macvlan for the command
1139  */
1140 struct i40e_aqc_add_remove_vlan_element_data {
1141         __le16  vlan_tag;
1142         u8      vlan_flags;
1143 /* flags for add VLAN */
1144 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1145 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1146 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1147 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1148 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1149 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1150 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1151 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1152 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1153 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1154 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1155 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1156 /* flags for remove VLAN */
1157 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1158         u8      reserved;
1159         u8      result;
1160 /* flags for add VLAN */
1161 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1162 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1163 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1164 /* flags for remove VLAN */
1165 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1166 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1167         u8      reserved1[3];
1168 };
1169
1170 struct i40e_aqc_add_remove_vlan_completion {
1171         u8      reserved[4];
1172         __le16  vlans_used;
1173         __le16  vlans_free;
1174         __le32  addr_high;
1175         __le32  addr_low;
1176 };
1177
1178 /* Set VSI Promiscuous Modes (direct 0x0254) */
1179 struct i40e_aqc_set_vsi_promiscuous_modes {
1180         __le16  promiscuous_flags;
1181         __le16  valid_flags;
1182 /* flags used for both fields above */
1183 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1184 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1185 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1186 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1187 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1188 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1189         __le16  seid;
1190 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1191         __le16  vlan_tag;
1192 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1193 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1194         u8      reserved[8];
1195 };
1196
1197 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1198
1199 /* Add S/E-tag command (direct 0x0255)
1200  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1201  */
1202 struct i40e_aqc_add_tag {
1203         __le16  flags;
1204 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1205         __le16  seid;
1206 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1207 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1208                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1209         __le16  tag;
1210         __le16  queue_number;
1211         u8      reserved[8];
1212 };
1213
1214 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1215
1216 struct i40e_aqc_add_remove_tag_completion {
1217         u8      reserved[12];
1218         __le16  tags_used;
1219         __le16  tags_free;
1220 };
1221
1222 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1223
1224 /* Remove S/E-tag command (direct 0x0256)
1225  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1226  */
1227 struct i40e_aqc_remove_tag {
1228         __le16  seid;
1229 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1230 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1231                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1232         __le16  tag;
1233         u8      reserved[12];
1234 };
1235
1236 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1237
1238 /* Add multicast E-Tag (direct 0x0257)
1239  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1240  * and no external data
1241  */
1242 struct i40e_aqc_add_remove_mcast_etag {
1243         __le16  pv_seid;
1244         __le16  etag;
1245         u8      num_unicast_etags;
1246         u8      reserved[3];
1247         __le32  addr_high;          /* address of array of 2-byte s-tags */
1248         __le32  addr_low;
1249 };
1250
1251 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1252
1253 struct i40e_aqc_add_remove_mcast_etag_completion {
1254         u8      reserved[4];
1255         __le16  mcast_etags_used;
1256         __le16  mcast_etags_free;
1257         __le32  addr_high;
1258         __le32  addr_low;
1259
1260 };
1261
1262 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1263
1264 /* Update S/E-Tag (direct 0x0259) */
1265 struct i40e_aqc_update_tag {
1266         __le16  seid;
1267 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1268 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1269                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1270         __le16  old_tag;
1271         __le16  new_tag;
1272         u8      reserved[10];
1273 };
1274
1275 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1276
1277 struct i40e_aqc_update_tag_completion {
1278         u8      reserved[12];
1279         __le16  tags_used;
1280         __le16  tags_free;
1281 };
1282
1283 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1284
1285 /* Add Control Packet filter (direct 0x025A)
1286  * Remove Control Packet filter (direct 0x025B)
1287  * uses the i40e_aqc_add_oveb_cloud,
1288  * and the generic direct completion structure
1289  */
1290 struct i40e_aqc_add_remove_control_packet_filter {
1291         u8      mac[6];
1292         __le16  etype;
1293         __le16  flags;
1294 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1295 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1296 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1297 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1298 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1299         __le16  seid;
1300 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1301 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1302                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1303         __le16  queue;
1304         u8      reserved[2];
1305 };
1306
1307 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1308
1309 struct i40e_aqc_add_remove_control_packet_filter_completion {
1310         __le16  mac_etype_used;
1311         __le16  etype_used;
1312         __le16  mac_etype_free;
1313         __le16  etype_free;
1314         u8      reserved[8];
1315 };
1316
1317 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1318
1319 /* Add Cloud filters (indirect 0x025C)
1320  * Remove Cloud filters (indirect 0x025D)
1321  * uses the i40e_aqc_add_remove_cloud_filters,
1322  * and the generic indirect completion structure
1323  */
1324 struct i40e_aqc_add_remove_cloud_filters {
1325         u8      num_filters;
1326         u8      reserved;
1327         __le16  seid;
1328 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1329 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1330                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1331         u8      big_buffer_flag;
1332 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1333         u8      reserved2[3];
1334         __le32  addr_high;
1335         __le32  addr_low;
1336 };
1337
1338 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1339
1340 struct i40e_aqc_add_remove_cloud_filters_element_data {
1341         u8      outer_mac[6];
1342         u8      inner_mac[6];
1343         __le16  inner_vlan;
1344         union {
1345                 struct {
1346                         u8 reserved[12];
1347                         u8 data[4];
1348                 } v4;
1349                 struct {
1350                         u8 data[16];
1351                 } v6;
1352         } ipaddr;
1353         __le16  flags;
1354 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1355 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1356                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1357 /* 0x0000 reserved */
1358 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1359 /* 0x0002 reserved */
1360 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1361 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1362 /* 0x0005 reserved */
1363 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1364 /* 0x0007 reserved */
1365 /* 0x0008 reserved */
1366 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1367 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1368 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1369 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1370 /* 0x0010 to 0x0017 is for custom filters */
1371
1372 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1373 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1374 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1375 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1376 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1377
1378 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1379 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1380 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1381 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1382 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1383 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1384 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1385 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1386
1387 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1388 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1389 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1390
1391         __le32  tenant_id;
1392         u8      reserved[4];
1393         __le16  queue_number;
1394 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1395 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1396                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1397         u8      reserved2[14];
1398         /* response section */
1399         u8      allocation_result;
1400 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1401 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1402         u8      response_reserved[7];
1403 };
1404
1405 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1406  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set. refer to
1407  * DCR288
1408  */
1409 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1410         struct i40e_aqc_add_remove_cloud_filters_element_data element;
1411         u16     general_fields[32];
1412 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1413 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1414 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1415 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1416 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1417 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1418 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1419 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1420 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1421 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1422 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1423 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1424 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1425 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1426 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1427 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1428 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1429 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1430 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1431 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1432 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1433 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1434 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1435 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1436 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1437 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1438 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1439 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1440 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1441 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1442 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1443 };
1444
1445 struct i40e_aqc_remove_cloud_filters_completion {
1446         __le16 perfect_ovlan_used;
1447         __le16 perfect_ovlan_free;
1448         __le16 vlan_used;
1449         __le16 vlan_free;
1450         __le32 addr_high;
1451         __le32 addr_low;
1452 };
1453
1454 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1455
1456 /* Replace filter Command 0x025F
1457  * uses the i40e_aqc_replace_cloud_filters,
1458  * and the generic indirect completion structure
1459  */
1460 struct i40e_filter_data {
1461         u8 filter_type;
1462         u8 input[3];
1463 };
1464
1465 struct i40e_aqc_replace_cloud_filters_cmd {
1466         u8      valid_flags;
1467 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1468 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1469 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1470 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1471 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1472         u8      old_filter_type;
1473         u8      new_filter_type;
1474         u8      tr_bit;
1475         u8      reserved[4];
1476         __le32 addr_high;
1477         __le32 addr_low;
1478 };
1479
1480 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1481         u8      data[32];
1482 /* Filter type INPUT codes*/
1483 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1484 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1485
1486 /* Field Vector offsets */
1487 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1488 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1489 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1490 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1491 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1492 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1493 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1494 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1495 /* big FLU */
1496 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1497 /* big FLU */
1498 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1499
1500 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1501         struct i40e_filter_data filters[8];
1502 };
1503
1504 /* Add Mirror Rule (indirect or direct 0x0260)
1505  * Delete Mirror Rule (indirect or direct 0x0261)
1506  * note: some rule types (4,5) do not use an external buffer.
1507  *       take care to set the flags correctly.
1508  */
1509 struct i40e_aqc_add_delete_mirror_rule {
1510         __le16 seid;
1511         __le16 rule_type;
1512 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1513 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1514                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1515 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1516 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1517 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1518 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1519 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1520         __le16 num_entries;
1521         __le16 destination;  /* VSI for add, rule id for delete */
1522         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1523         __le32 addr_low;
1524 };
1525
1526 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1527
1528 struct i40e_aqc_add_delete_mirror_rule_completion {
1529         u8      reserved[2];
1530         __le16  rule_id;  /* only used on add */
1531         __le16  mirror_rules_used;
1532         __le16  mirror_rules_free;
1533         __le32  addr_high;
1534         __le32  addr_low;
1535 };
1536
1537 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1538
1539 /* Dynamic Device Personalization */
1540 struct i40e_aqc_write_personalization_profile {
1541         u8      flags;
1542         u8      reserved[3];
1543         __le32  profile_track_id;
1544         __le32  addr_high;
1545         __le32  addr_low;
1546 };
1547
1548 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1549
1550 struct i40e_aqc_write_ddp_resp {
1551         __le32 error_offset;
1552         __le32 error_info;
1553         __le32 addr_high;
1554         __le32 addr_low;
1555 };
1556
1557 struct i40e_aqc_get_applied_profiles {
1558         u8      flags;
1559 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1560 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1561         u8      rsv[3];
1562         __le32  reserved;
1563         __le32  addr_high;
1564         __le32  addr_low;
1565 };
1566
1567 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1568
1569 /* DCB 0x03xx*/
1570
1571 /* PFC Ignore (direct 0x0301)
1572  *    the command and response use the same descriptor structure
1573  */
1574 struct i40e_aqc_pfc_ignore {
1575         u8      tc_bitmap;
1576         u8      command_flags; /* unused on response */
1577 #define I40E_AQC_PFC_IGNORE_SET         0x80
1578 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1579         u8      reserved[14];
1580 };
1581
1582 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1583
1584 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1585  * with no parameters
1586  */
1587
1588 /* TX scheduler 0x04xx */
1589
1590 /* Almost all the indirect commands use
1591  * this generic struct to pass the SEID in param0
1592  */
1593 struct i40e_aqc_tx_sched_ind {
1594         __le16  vsi_seid;
1595         u8      reserved[6];
1596         __le32  addr_high;
1597         __le32  addr_low;
1598 };
1599
1600 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1601
1602 /* Several commands respond with a set of queue set handles */
1603 struct i40e_aqc_qs_handles_resp {
1604         __le16 qs_handles[8];
1605 };
1606
1607 /* Configure VSI BW limits (direct 0x0400) */
1608 struct i40e_aqc_configure_vsi_bw_limit {
1609         __le16  vsi_seid;
1610         u8      reserved[2];
1611         __le16  credit;
1612         u8      reserved1[2];
1613         u8      max_credit; /* 0-3, limit = 2^max */
1614         u8      reserved2[7];
1615 };
1616
1617 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1618
1619 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1620  *    responds with i40e_aqc_qs_handles_resp
1621  */
1622 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1623         u8      tc_valid_bits;
1624         u8      reserved[15];
1625         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1626
1627         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1628         __le16  tc_bw_max[2];
1629         u8      reserved1[28];
1630 };
1631
1632 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1633
1634 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1635  *    responds with i40e_aqc_qs_handles_resp
1636  */
1637 struct i40e_aqc_configure_vsi_tc_bw_data {
1638         u8      tc_valid_bits;
1639         u8      reserved[3];
1640         u8      tc_bw_credits[8];
1641         u8      reserved1[4];
1642         __le16  qs_handles[8];
1643 };
1644
1645 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1646
1647 /* Query vsi bw configuration (indirect 0x0408) */
1648 struct i40e_aqc_query_vsi_bw_config_resp {
1649         u8      tc_valid_bits;
1650         u8      tc_suspended_bits;
1651         u8      reserved[14];
1652         __le16  qs_handles[8];
1653         u8      reserved1[4];
1654         __le16  port_bw_limit;
1655         u8      reserved2[2];
1656         u8      max_bw; /* 0-3, limit = 2^max */
1657         u8      reserved3[23];
1658 };
1659
1660 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1661
1662 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1663 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1664         u8      tc_valid_bits;
1665         u8      reserved[3];
1666         u8      share_credits[8];
1667         __le16  credits[8];
1668
1669         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1670         __le16  tc_bw_max[2];
1671 };
1672
1673 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1674
1675 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1676 struct i40e_aqc_configure_switching_comp_bw_limit {
1677         __le16  seid;
1678         u8      reserved[2];
1679         __le16  credit;
1680         u8      reserved1[2];
1681         u8      max_bw; /* 0-3, limit = 2^max */
1682         u8      reserved2[7];
1683 };
1684
1685 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1686
1687 /* Enable  Physical Port ETS (indirect 0x0413)
1688  * Modify  Physical Port ETS (indirect 0x0414)
1689  * Disable Physical Port ETS (indirect 0x0415)
1690  */
1691 struct i40e_aqc_configure_switching_comp_ets_data {
1692         u8      reserved[4];
1693         u8      tc_valid_bits;
1694         u8      seepage;
1695 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1696         u8      tc_strict_priority_flags;
1697         u8      reserved1[17];
1698         u8      tc_bw_share_credits[8];
1699         u8      reserved2[96];
1700 };
1701
1702 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1703
1704 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1705 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1706         u8      tc_valid_bits;
1707         u8      reserved[15];
1708         __le16  tc_bw_credit[8];
1709
1710         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1711         __le16  tc_bw_max[2];
1712         u8      reserved1[28];
1713 };
1714
1715 I40E_CHECK_STRUCT_LEN(0x40,
1716                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1717
1718 /* Configure Switching Component Bandwidth Allocation per Tc
1719  * (indirect 0x0417)
1720  */
1721 struct i40e_aqc_configure_switching_comp_bw_config_data {
1722         u8      tc_valid_bits;
1723         u8      reserved[2];
1724         u8      absolute_credits; /* bool */
1725         u8      tc_bw_share_credits[8];
1726         u8      reserved1[20];
1727 };
1728
1729 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1730
1731 /* Query Switching Component Configuration (indirect 0x0418) */
1732 struct i40e_aqc_query_switching_comp_ets_config_resp {
1733         u8      tc_valid_bits;
1734         u8      reserved[35];
1735         __le16  port_bw_limit;
1736         u8      reserved1[2];
1737         u8      tc_bw_max; /* 0-3, limit = 2^max */
1738         u8      reserved2[23];
1739 };
1740
1741 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1742
1743 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1744 struct i40e_aqc_query_port_ets_config_resp {
1745         u8      reserved[4];
1746         u8      tc_valid_bits;
1747         u8      reserved1;
1748         u8      tc_strict_priority_bits;
1749         u8      reserved2;
1750         u8      tc_bw_share_credits[8];
1751         __le16  tc_bw_limits[8];
1752
1753         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1754         __le16  tc_bw_max[2];
1755         u8      reserved3[32];
1756 };
1757
1758 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1759
1760 /* Query Switching Component Bandwidth Allocation per Traffic Type
1761  * (indirect 0x041A)
1762  */
1763 struct i40e_aqc_query_switching_comp_bw_config_resp {
1764         u8      tc_valid_bits;
1765         u8      reserved[2];
1766         u8      absolute_credits_enable; /* bool */
1767         u8      tc_bw_share_credits[8];
1768         __le16  tc_bw_limits[8];
1769
1770         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1771         __le16  tc_bw_max[2];
1772 };
1773
1774 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1775
1776 /* Suspend/resume port TX traffic
1777  * (direct 0x041B and 0x041C) uses the generic SEID struct
1778  */
1779
1780 /* Configure partition BW
1781  * (indirect 0x041D)
1782  */
1783 struct i40e_aqc_configure_partition_bw_data {
1784         __le16  pf_valid_bits;
1785         u8      min_bw[16];      /* guaranteed bandwidth */
1786         u8      max_bw[16];      /* bandwidth limit */
1787 };
1788
1789 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1790
1791 /* Get and set the active HMC resource profile and status.
1792  * (direct 0x0500) and (direct 0x0501)
1793  */
1794 struct i40e_aq_get_set_hmc_resource_profile {
1795         u8      pm_profile;
1796         u8      pe_vf_enabled;
1797         u8      reserved[14];
1798 };
1799
1800 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1801
1802 enum i40e_aq_hmc_profile {
1803         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1804         I40E_HMC_PROFILE_DEFAULT        = 1,
1805         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1806         I40E_HMC_PROFILE_EQUAL          = 3,
1807 };
1808
1809 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1810
1811 /* set in param0 for get phy abilities to report qualified modules */
1812 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1813 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1814
1815 enum i40e_aq_phy_type {
1816         I40E_PHY_TYPE_SGMII                     = 0x0,
1817         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1818         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1819         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1820         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1821         I40E_PHY_TYPE_XAUI                      = 0x5,
1822         I40E_PHY_TYPE_XFI                       = 0x6,
1823         I40E_PHY_TYPE_SFI                       = 0x7,
1824         I40E_PHY_TYPE_XLAUI                     = 0x8,
1825         I40E_PHY_TYPE_XLPPI                     = 0x9,
1826         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1827         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1828         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1829         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1830         I40E_PHY_TYPE_UNRECOGNIZED              = 0xE,
1831         I40E_PHY_TYPE_UNSUPPORTED               = 0xF,
1832         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1833         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1834         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1835         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1836         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1837         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1838         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1839         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1840         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1841         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1842         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1843         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1844         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1845         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1846         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1847         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1848         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1849         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1850         I40E_PHY_TYPE_25GBASE_AOC               = 0x23,
1851         I40E_PHY_TYPE_25GBASE_ACC               = 0x24,
1852         I40E_PHY_TYPE_MAX,
1853         I40E_PHY_TYPE_NOT_SUPPORTED_HIGH_TEMP   = 0xFD,
1854         I40E_PHY_TYPE_EMPTY                     = 0xFE,
1855         I40E_PHY_TYPE_DEFAULT                   = 0xFF,
1856 };
1857
1858 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1859 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1860 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1861 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1862 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1863 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
1864
1865 enum i40e_aq_link_speed {
1866         I40E_LINK_SPEED_UNKNOWN = 0,
1867         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1868         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1869         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1870         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1871         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
1872         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
1873 };
1874
1875 struct i40e_aqc_module_desc {
1876         u8 oui[3];
1877         u8 reserved1;
1878         u8 part_number[16];
1879         u8 revision[4];
1880         u8 reserved2[8];
1881 };
1882
1883 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1884
1885 struct i40e_aq_get_phy_abilities_resp {
1886         __le32  phy_type;       /* bitmap using the above enum for offsets */
1887         u8      link_speed;     /* bitmap using the above enum bit patterns */
1888         u8      abilities;
1889 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1890 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1891 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1892 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1893 #define I40E_AQ_PHY_AN_ENABLED          0x10
1894 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1895 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
1896 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
1897         __le16  eee_capability;
1898 #define I40E_AQ_EEE_100BASE_TX          0x0002
1899 #define I40E_AQ_EEE_1000BASE_T          0x0004
1900 #define I40E_AQ_EEE_10GBASE_T           0x0008
1901 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1902 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1903 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1904         __le32  eeer_val;
1905         u8      d3_lpan;
1906 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1907         u8      phy_type_ext;
1908 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
1909 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
1910 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
1911 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
1912 #define I40E_AQ_PHY_TYPE_EXT_25G_AOC    0x10
1913 #define I40E_AQ_PHY_TYPE_EXT_25G_ACC    0x20
1914         u8      fec_cfg_curr_mod_ext_info;
1915 #define I40E_AQ_ENABLE_FEC_KR           0x01
1916 #define I40E_AQ_ENABLE_FEC_RS           0x02
1917 #define I40E_AQ_REQUEST_FEC_KR          0x04
1918 #define I40E_AQ_REQUEST_FEC_RS          0x08
1919 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
1920 #define I40E_AQ_FEC
1921 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
1922 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
1923
1924         u8      ext_comp_code;
1925         u8      phy_id[4];
1926         u8      module_type[3];
1927         u8      qualified_module_count;
1928 #define I40E_AQ_PHY_MAX_QMS             16
1929         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1930 };
1931
1932 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1933
1934 /* Set PHY Config (direct 0x0601) */
1935 struct i40e_aq_set_phy_config { /* same bits as above in all */
1936         __le32  phy_type;
1937         u8      link_speed;
1938         u8      abilities;
1939 /* bits 0-2 use the values from get_phy_abilities_resp */
1940 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1941 #define I40E_AQ_PHY_ENABLE_AN           0x10
1942 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1943         __le16  eee_capability;
1944         __le32  eeer;
1945         u8      low_power_ctrl;
1946         u8      phy_type_ext;
1947         u8      fec_config;
1948 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
1949 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
1950 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
1951 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
1952 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
1953 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
1954 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
1955         u8      reserved;
1956 };
1957
1958 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1959
1960 /* Set MAC Config command data structure (direct 0x0603) */
1961 struct i40e_aq_set_mac_config {
1962         __le16  max_frame_size;
1963         u8      params;
1964 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1965 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1966 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1967 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1968 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1969 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1970 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1971 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1972 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1973 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1974 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1975 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1976 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1977 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1978         u8      tx_timer_priority; /* bitmap */
1979         __le16  tx_timer_value;
1980         __le16  fc_refresh_threshold;
1981         u8      reserved[8];
1982 };
1983
1984 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1985
1986 /* Restart Auto-Negotiation (direct 0x605) */
1987 struct i40e_aqc_set_link_restart_an {
1988         u8      command;
1989 #define I40E_AQ_PHY_RESTART_AN  0x02
1990 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1991         u8      reserved[15];
1992 };
1993
1994 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1995
1996 /* Get Link Status cmd & response data structure (direct 0x0607) */
1997 struct i40e_aqc_get_link_status {
1998         __le16  command_flags; /* only field set on command */
1999 #define I40E_AQ_LSE_MASK                0x3
2000 #define I40E_AQ_LSE_NOP                 0x0
2001 #define I40E_AQ_LSE_DISABLE             0x2
2002 #define I40E_AQ_LSE_ENABLE              0x3
2003 /* only response uses this flag */
2004 #define I40E_AQ_LSE_IS_ENABLED          0x1
2005         u8      phy_type;    /* i40e_aq_phy_type   */
2006         u8      link_speed;  /* i40e_aq_link_speed */
2007         u8      link_info;
2008 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2009 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2010 #define I40E_AQ_LINK_FAULT              0x02
2011 #define I40E_AQ_LINK_FAULT_TX           0x04
2012 #define I40E_AQ_LINK_FAULT_RX           0x08
2013 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2014 #define I40E_AQ_LINK_UP_PORT            0x20
2015 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2016 #define I40E_AQ_SIGNAL_DETECT           0x80
2017         u8      an_info;
2018 #define I40E_AQ_AN_COMPLETED            0x01
2019 #define I40E_AQ_LP_AN_ABILITY           0x02
2020 #define I40E_AQ_PD_FAULT                0x04
2021 #define I40E_AQ_FEC_EN                  0x08
2022 #define I40E_AQ_PHY_LOW_POWER           0x10
2023 #define I40E_AQ_LINK_PAUSE_TX           0x20
2024 #define I40E_AQ_LINK_PAUSE_RX           0x40
2025 #define I40E_AQ_QUALIFIED_MODULE        0x80
2026         u8      ext_info;
2027 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2028 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2029 #define I40E_AQ_LINK_TX_SHIFT           0x02
2030 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2031 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2032 #define I40E_AQ_LINK_TX_DRAINED         0x01
2033 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2034 #define I40E_AQ_LINK_FORCED_40G         0x10
2035 /* 25G Error Codes */
2036 #define I40E_AQ_25G_NO_ERR              0X00
2037 #define I40E_AQ_25G_NOT_PRESENT         0X01
2038 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2039 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2040 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2041 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2042         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2043 /* Since firmware API 1.7 loopback field keeps power class info as well */
2044 #define I40E_AQ_LOOPBACK_MASK           0x07
2045 #define I40E_AQ_PWR_CLASS_SHIFT_LB      6
2046 #define I40E_AQ_PWR_CLASS_MASK_LB       (0x03 << I40E_AQ_PWR_CLASS_SHIFT_LB)
2047         __le16  max_frame_size;
2048         u8      config;
2049 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2050 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2051 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2052 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2053         union {
2054                 struct {
2055                         u8      power_desc;
2056 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2057 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2058 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2059 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2060 #define I40E_AQ_PWR_CLASS_MASK          0x03
2061                         u8      reserved[4];
2062                 };
2063                 struct {
2064                         u8      link_type[4];
2065                         u8      link_type_ext;
2066                 };
2067         };
2068 };
2069
2070 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2071
2072 /* Set event mask command (direct 0x613) */
2073 struct i40e_aqc_set_phy_int_mask {
2074         u8      reserved[8];
2075         __le16  event_mask;
2076 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2077 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2078 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2079 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2080 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2081 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2082 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2083 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2084 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2085         u8      reserved1[6];
2086 };
2087
2088 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2089
2090 /* Get Local AN advt register (direct 0x0614)
2091  * Set Local AN advt register (direct 0x0615)
2092  * Get Link Partner AN advt register (direct 0x0616)
2093  */
2094 struct i40e_aqc_an_advt_reg {
2095         __le32  local_an_reg0;
2096         __le16  local_an_reg1;
2097         u8      reserved[10];
2098 };
2099
2100 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2101
2102 /* Set Loopback mode (0x0618) */
2103 struct i40e_aqc_set_lb_mode {
2104         __le16  lb_mode;
2105 #define I40E_AQ_LB_PHY_LOCAL    0x01
2106 #define I40E_AQ_LB_PHY_REMOTE   0x02
2107 #define I40E_AQ_LB_MAC_LOCAL    0x04
2108         u8      reserved[14];
2109 };
2110
2111 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2112
2113 /* Set PHY Debug command (0x0622) */
2114 struct i40e_aqc_set_phy_debug {
2115         u8      command_flags;
2116 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2117 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2118 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2119                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2120 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2121 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2122 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2123 /* Disable link manageability on a single port */
2124 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2125 /* Disable link manageability on all ports needs both bits 4 and 5 */
2126 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2127         u8      reserved[15];
2128 };
2129
2130 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2131
2132 enum i40e_aq_phy_reg_type {
2133         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2134         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2135         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2136 };
2137
2138 /* Run PHY Activity (0x0626) */
2139 struct i40e_aqc_run_phy_activity {
2140         __le16  activity_id;
2141         u8      flags;
2142         u8      reserved1;
2143         __le32  control;
2144         __le32  data;
2145         u8      reserved2[4];
2146 };
2147
2148 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2149
2150 /* Set PHY Register command (0x0628) */
2151 /* Get PHY Register command (0x0629) */
2152 struct i40e_aqc_phy_register_access {
2153         u8      phy_interface;
2154 #define I40E_AQ_PHY_REG_ACCESS_INTERNAL 0
2155 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL 1
2156 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL_MODULE  2
2157         u8      dev_addres;
2158         u8      reserved1[2];
2159         __le32  reg_address;
2160         __le32  reg_value;
2161         u8      reserved2[4];
2162 };
2163
2164 I40E_CHECK_CMD_LENGTH(i40e_aqc_phy_register_access);
2165
2166 /* NVM Read command (indirect 0x0701)
2167  * NVM Erase commands (direct 0x0702)
2168  * NVM Update commands (indirect 0x0703)
2169  */
2170 struct i40e_aqc_nvm_update {
2171         u8      command_flags;
2172 #define I40E_AQ_NVM_LAST_CMD                    0x01
2173 #define I40E_AQ_NVM_FLASH_ONLY                  0x80
2174 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SHIFT    1
2175 #define I40E_AQ_NVM_PRESERVATION_FLAGS_MASK     0x03
2176 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SELECTED 0x03
2177 #define I40E_AQ_NVM_PRESERVATION_FLAGS_ALL      0x01
2178         u8      module_pointer;
2179         __le16  length;
2180         __le32  offset;
2181         __le32  addr_high;
2182         __le32  addr_low;
2183 };
2184
2185 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2186
2187 /* NVM Config Read (indirect 0x0704) */
2188 struct i40e_aqc_nvm_config_read {
2189         __le16  cmd_flags;
2190 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2191 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2192 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2193         __le16  element_count;
2194         __le16  element_id;     /* Feature/field ID */
2195         __le16  element_id_msw; /* MSWord of field ID */
2196         __le32  address_high;
2197         __le32  address_low;
2198 };
2199
2200 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2201
2202 /* NVM Config Write (indirect 0x0705) */
2203 struct i40e_aqc_nvm_config_write {
2204         __le16  cmd_flags;
2205         __le16  element_count;
2206         u8      reserved[4];
2207         __le32  address_high;
2208         __le32  address_low;
2209 };
2210
2211 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2212
2213 /* Used for 0x0704 as well as for 0x0705 commands */
2214 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2215 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2216                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2217 #define I40E_AQ_ANVM_FEATURE            0
2218 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2219 struct i40e_aqc_nvm_config_data_feature {
2220         __le16 feature_id;
2221 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2222 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2223 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2224         __le16 feature_options;
2225         __le16 feature_selection;
2226 };
2227
2228 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2229
2230 struct i40e_aqc_nvm_config_data_immediate_field {
2231         __le32 field_id;
2232         __le32 field_value;
2233         __le16 field_options;
2234         __le16 reserved;
2235 };
2236
2237 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2238
2239 /* OEM Post Update (indirect 0x0720)
2240  * no command data struct used
2241  */
2242 struct i40e_aqc_nvm_oem_post_update {
2243 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2244         u8 sel_data;
2245         u8 reserved[7];
2246 };
2247
2248 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2249
2250 struct i40e_aqc_nvm_oem_post_update_buffer {
2251         u8 str_len;
2252         u8 dev_addr;
2253         __le16 eeprom_addr;
2254         u8 data[36];
2255 };
2256
2257 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2258
2259 /* Thermal Sensor (indirect 0x0721)
2260  *     read or set thermal sensor configs and values
2261  *     takes a sensor and command specific data buffer, not detailed here
2262  */
2263 struct i40e_aqc_thermal_sensor {
2264         u8 sensor_action;
2265 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2266 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2267 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2268         u8 reserved[7];
2269         __le32  addr_high;
2270         __le32  addr_low;
2271 };
2272
2273 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2274
2275 /* Send to PF command (indirect 0x0801) id is only used by PF
2276  * Send to VF command (indirect 0x0802) id is only used by PF
2277  * Send to Peer PF command (indirect 0x0803)
2278  */
2279 struct i40e_aqc_pf_vf_message {
2280         __le32  id;
2281         u8      reserved[4];
2282         __le32  addr_high;
2283         __le32  addr_low;
2284 };
2285
2286 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2287
2288 /* Alternate structure */
2289
2290 /* Direct write (direct 0x0900)
2291  * Direct read (direct 0x0902)
2292  */
2293 struct i40e_aqc_alternate_write {
2294         __le32 address0;
2295         __le32 data0;
2296         __le32 address1;
2297         __le32 data1;
2298 };
2299
2300 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2301
2302 /* Indirect write (indirect 0x0901)
2303  * Indirect read (indirect 0x0903)
2304  */
2305
2306 struct i40e_aqc_alternate_ind_write {
2307         __le32 address;
2308         __le32 length;
2309         __le32 addr_high;
2310         __le32 addr_low;
2311 };
2312
2313 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2314
2315 /* Done alternate write (direct 0x0904)
2316  * uses i40e_aq_desc
2317  */
2318 struct i40e_aqc_alternate_write_done {
2319         __le16  cmd_flags;
2320 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2321 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2322 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2323 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2324         u8      reserved[14];
2325 };
2326
2327 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2328
2329 /* Set OEM mode (direct 0x0905) */
2330 struct i40e_aqc_alternate_set_mode {
2331         __le32  mode;
2332 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2333 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2334         u8      reserved[12];
2335 };
2336
2337 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2338
2339 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2340
2341 /* async events 0x10xx */
2342
2343 /* Lan Queue Overflow Event (direct, 0x1001) */
2344 struct i40e_aqc_lan_overflow {
2345         __le32  prtdcb_rupto;
2346         __le32  otx_ctl;
2347         u8      reserved[8];
2348 };
2349
2350 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2351
2352 /* Get LLDP MIB (indirect 0x0A00) */
2353 struct i40e_aqc_lldp_get_mib {
2354         u8      type;
2355         u8      reserved1;
2356 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2357 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2358 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2359 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2360 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2361 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2362 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2363 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2364 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2365 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2366 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2367         __le16  local_len;
2368         __le16  remote_len;
2369         u8      reserved2[2];
2370         __le32  addr_high;
2371         __le32  addr_low;
2372 };
2373
2374 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2375
2376 /* Configure LLDP MIB Change Event (direct 0x0A01)
2377  * also used for the event (with type in the command field)
2378  */
2379 struct i40e_aqc_lldp_update_mib {
2380         u8      command;
2381 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2382 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2383         u8      reserved[7];
2384         __le32  addr_high;
2385         __le32  addr_low;
2386 };
2387
2388 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2389
2390 /* Add LLDP TLV (indirect 0x0A02)
2391  * Delete LLDP TLV (indirect 0x0A04)
2392  */
2393 struct i40e_aqc_lldp_add_tlv {
2394         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2395         u8      reserved1[1];
2396         __le16  len;
2397         u8      reserved2[4];
2398         __le32  addr_high;
2399         __le32  addr_low;
2400 };
2401
2402 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2403
2404 /* Update LLDP TLV (indirect 0x0A03) */
2405 struct i40e_aqc_lldp_update_tlv {
2406         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2407         u8      reserved;
2408         __le16  old_len;
2409         __le16  new_offset;
2410         __le16  new_len;
2411         __le32  addr_high;
2412         __le32  addr_low;
2413 };
2414
2415 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2416
2417 /* Stop LLDP (direct 0x0A05) */
2418 struct i40e_aqc_lldp_stop {
2419         u8      command;
2420 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2421 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2422         u8      reserved[15];
2423 };
2424
2425 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2426
2427 /* Start LLDP (direct 0x0A06) */
2428
2429 struct i40e_aqc_lldp_start {
2430         u8      command;
2431 #define I40E_AQ_LLDP_AGENT_START        0x1
2432         u8      reserved[15];
2433 };
2434
2435 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2436
2437 /* Set DCB (direct 0x0303) */
2438 struct i40e_aqc_set_dcb_parameters {
2439         u8 command;
2440 #define I40E_AQ_DCB_SET_AGENT   0x1
2441 #define I40E_DCB_VALID          0x1
2442         u8 valid_flags;
2443         u8 reserved[14];
2444 };
2445
2446 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_dcb_parameters);
2447
2448 /* Get CEE DCBX Oper Config (0x0A07)
2449  * uses the generic descriptor struct
2450  * returns below as indirect response
2451  */
2452
2453 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2454 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2455 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2456 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2457 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2458 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2459
2460 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2461 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2462 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2463 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2464 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2465 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2466 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2467 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2468 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2469 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2470 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2471 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2472
2473 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2474  * word boundary layout issues, which the Linux compilers silently deal
2475  * with by adding padding, making the actual struct larger than designed.
2476  * However, the FW compiler for the NIC is less lenient and complains
2477  * about the struct.  Hence, the struct defined here has an extra byte in
2478  * fields reserved3 and reserved4 to directly acknowledge that padding,
2479  * and the new length is used in the length check macro.
2480  */
2481 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2482         u8      reserved1;
2483         u8      oper_num_tc;
2484         u8      oper_prio_tc[4];
2485         u8      reserved2;
2486         u8      oper_tc_bw[8];
2487         u8      oper_pfc_en;
2488         u8      reserved3[2];
2489         __le16  oper_app_prio;
2490         u8      reserved4[2];
2491         __le16  tlv_status;
2492 };
2493
2494 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2495
2496 struct i40e_aqc_get_cee_dcb_cfg_resp {
2497         u8      oper_num_tc;
2498         u8      oper_prio_tc[4];
2499         u8      oper_tc_bw[8];
2500         u8      oper_pfc_en;
2501         __le16  oper_app_prio;
2502         __le32  tlv_status;
2503         u8      reserved[12];
2504 };
2505
2506 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2507
2508 /*      Set Local LLDP MIB (indirect 0x0A08)
2509  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2510  */
2511 struct i40e_aqc_lldp_set_local_mib {
2512 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2513 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2514                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2515 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2516 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2517 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2518                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2519 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2520         u8      type;
2521         u8      reserved0;
2522         __le16  length;
2523         u8      reserved1[4];
2524         __le32  address_high;
2525         __le32  address_low;
2526 };
2527
2528 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2529
2530 struct i40e_aqc_lldp_set_local_mib_resp {
2531 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2532         u8  status;
2533         u8  reserved[15];
2534 };
2535
2536 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2537
2538 /*      Stop/Start LLDP Agent (direct 0x0A09)
2539  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2540  */
2541 struct i40e_aqc_lldp_stop_start_specific_agent {
2542 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2543 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2544                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2545         u8      command;
2546         u8      reserved[15];
2547 };
2548
2549 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2550
2551 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2552 struct i40e_aqc_add_udp_tunnel {
2553         __le16  udp_port;
2554         u8      reserved0[3];
2555         u8      protocol_type;
2556 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2557 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2558 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2559 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2560         u8      reserved1[10];
2561 };
2562
2563 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2564
2565 struct i40e_aqc_add_udp_tunnel_completion {
2566         __le16  udp_port;
2567         u8      filter_entry_index;
2568         u8      multiple_pfs;
2569 #define I40E_AQC_SINGLE_PF              0x0
2570 #define I40E_AQC_MULTIPLE_PFS           0x1
2571         u8      total_filters;
2572         u8      reserved[11];
2573 };
2574
2575 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2576
2577 /* remove UDP Tunnel command (0x0B01) */
2578 struct i40e_aqc_remove_udp_tunnel {
2579         u8      reserved[2];
2580         u8      index; /* 0 to 15 */
2581         u8      reserved2[13];
2582 };
2583
2584 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2585
2586 struct i40e_aqc_del_udp_tunnel_completion {
2587         __le16  udp_port;
2588         u8      index; /* 0 to 15 */
2589         u8      multiple_pfs;
2590         u8      total_filters_used;
2591         u8      reserved1[11];
2592 };
2593
2594 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2595
2596 struct i40e_aqc_get_set_rss_key {
2597 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2598 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2599 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2600                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2601         __le16  vsi_id;
2602         u8      reserved[6];
2603         __le32  addr_high;
2604         __le32  addr_low;
2605 };
2606
2607 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2608
2609 struct i40e_aqc_get_set_rss_key_data {
2610         u8 standard_rss_key[0x28];
2611         u8 extended_hash_key[0xc];
2612 };
2613
2614 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2615
2616 struct  i40e_aqc_get_set_rss_lut {
2617 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2618 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2619 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2620                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2621         __le16  vsi_id;
2622 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2623 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2624                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2625
2626 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2627 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2628         __le16  flags;
2629         u8      reserved[4];
2630         __le32  addr_high;
2631         __le32  addr_low;
2632 };
2633
2634 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2635
2636 /* tunnel key structure 0x0B10 */
2637
2638 struct i40e_aqc_tunnel_key_structure {
2639         u8      key1_off;
2640         u8      key2_off;
2641         u8      key1_len;  /* 0 to 15 */
2642         u8      key2_len;  /* 0 to 15 */
2643         u8      flags;
2644 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2645 /* response flags */
2646 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2647 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2648 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2649         u8      network_key_index;
2650 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2651 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2652 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2653 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2654         u8      reserved[10];
2655 };
2656
2657 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2658
2659 /* OEM mode commands (direct 0xFE0x) */
2660 struct i40e_aqc_oem_param_change {
2661         __le32  param_type;
2662 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2663 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2664 #define I40E_AQ_OEM_PARAM_MAC           2
2665         __le32  param_value1;
2666         __le16  param_value2;
2667         u8      reserved[6];
2668 };
2669
2670 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2671
2672 struct i40e_aqc_oem_state_change {
2673         __le32  state;
2674 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2675 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2676         u8      reserved[12];
2677 };
2678
2679 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2680
2681 /* Initialize OCSD (0xFE02, direct) */
2682 struct i40e_aqc_opc_oem_ocsd_initialize {
2683         u8 type_status;
2684         u8 reserved1[3];
2685         __le32 ocsd_memory_block_addr_high;
2686         __le32 ocsd_memory_block_addr_low;
2687         __le32 requested_update_interval;
2688 };
2689
2690 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2691
2692 /* Initialize OCBB  (0xFE03, direct) */
2693 struct i40e_aqc_opc_oem_ocbb_initialize {
2694         u8 type_status;
2695         u8 reserved1[3];
2696         __le32 ocbb_memory_block_addr_high;
2697         __le32 ocbb_memory_block_addr_low;
2698         u8 reserved2[4];
2699 };
2700
2701 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2702
2703 /* debug commands */
2704
2705 /* get device id (0xFF00) uses the generic structure */
2706
2707 /* set test more (0xFF01, internal) */
2708
2709 struct i40e_acq_set_test_mode {
2710         u8      mode;
2711 #define I40E_AQ_TEST_PARTIAL    0
2712 #define I40E_AQ_TEST_FULL       1
2713 #define I40E_AQ_TEST_NVM        2
2714         u8      reserved[3];
2715         u8      command;
2716 #define I40E_AQ_TEST_OPEN       0
2717 #define I40E_AQ_TEST_CLOSE      1
2718 #define I40E_AQ_TEST_INC        2
2719         u8      reserved2[3];
2720         __le32  address_high;
2721         __le32  address_low;
2722 };
2723
2724 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2725
2726 /* Debug Read Register command (0xFF03)
2727  * Debug Write Register command (0xFF04)
2728  */
2729 struct i40e_aqc_debug_reg_read_write {
2730         __le32 reserved;
2731         __le32 address;
2732         __le32 value_high;
2733         __le32 value_low;
2734 };
2735
2736 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2737
2738 /* Scatter/gather Reg Read  (indirect 0xFF05)
2739  * Scatter/gather Reg Write (indirect 0xFF06)
2740  */
2741
2742 /* i40e_aq_desc is used for the command */
2743 struct i40e_aqc_debug_reg_sg_element_data {
2744         __le32 address;
2745         __le32 value;
2746 };
2747
2748 /* Debug Modify register (direct 0xFF07) */
2749 struct i40e_aqc_debug_modify_reg {
2750         __le32 address;
2751         __le32 value;
2752         __le32 clear_mask;
2753         __le32 set_mask;
2754 };
2755
2756 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2757
2758 /* dump internal data (0xFF08, indirect) */
2759
2760 #define I40E_AQ_CLUSTER_ID_AUX          0
2761 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2762 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2763 #define I40E_AQ_CLUSTER_ID_HMC          3
2764 #define I40E_AQ_CLUSTER_ID_MAC0         4
2765 #define I40E_AQ_CLUSTER_ID_MAC1         5
2766 #define I40E_AQ_CLUSTER_ID_MAC2         6
2767 #define I40E_AQ_CLUSTER_ID_MAC3         7
2768 #define I40E_AQ_CLUSTER_ID_DCB          8
2769 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2770 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2771 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2772
2773 struct i40e_aqc_debug_dump_internals {
2774         u8      cluster_id;
2775         u8      table_id;
2776         __le16  data_size;
2777         __le32  idx;
2778         __le32  address_high;
2779         __le32  address_low;
2780 };
2781
2782 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2783
2784 struct i40e_aqc_debug_modify_internals {
2785         u8      cluster_id;
2786         u8      cluster_specific_params[7];
2787         __le32  address_high;
2788         __le32  address_low;
2789 };
2790
2791 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2792
2793 #endif /* _I40E_ADMINQ_CMD_H_ */