drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #ifndef _I40E_ADMINQ_CMD_H_
   6 #define _I40E_ADMINQ_CMD_H_
   7
   8 /* This header file defines the i40e Admin Queue commands and is shared between
   9  * i40e Firmware and Software.
  10  *
  11  * This file needs to comply with the Linux Kernel coding style.
  12  */
  13
  14 #define I40E_FW_API_VERSION_MAJOR       0x0001
  15 #define I40E_FW_API_VERSION_MINOR_X722  0x000A
  16 #define I40E_FW_API_VERSION_MINOR_X710  0x000B
  17
  18 #define I40E_FW_MINOR_VERSION(_h) ((_h)->mac.type == I40E_MAC_XL710 ? \
  19                                         I40E_FW_API_VERSION_MINOR_X710 : \
  20                                         I40E_FW_API_VERSION_MINOR_X722)
  21
  22 /* API version 1.7 implements additional link and PHY-specific APIs  */
  23 #define I40E_MINOR_VER_GET_LINK_INFO_XL710 0x0007
  24 /* API version 1.9 for X722 implements additional link and PHY-specific APIs */
  25 #define I40E_MINOR_VER_GET_LINK_INFO_X722 0x0009
  26 /* API version 1.6 for X722 devices adds ability to stop FW LLDP agent */
  27 #define I40E_MINOR_VER_FW_LLDP_STOPPABLE_X722 0x0006
  28 /* API version 1.10 for X722 devices adds ability to request FEC encoding */
  29 #define I40E_MINOR_VER_FW_REQUEST_FEC_X722 0x000A
  30
  31 struct i40e_aq_desc {
  32         __le16 flags;
  33         __le16 opcode;
  34         __le16 datalen;
  35         __le16 retval;
  36         __le32 cookie_high;
  37         __le32 cookie_low;
  38         union {
  39                 struct {
  40                         __le32 param0;
  41                         __le32 param1;
  42                         __le32 param2;
  43                         __le32 param3;
  44                 } internal;
  45                 struct {
  46                         __le32 param0;
  47                         __le32 param1;
  48                         __le32 addr_high;
  49                         __le32 addr_low;
  50                 } external;
  51                 u8 raw[16];
  52         } params;
  53 };
  54
  55 /* Flags sub-structure
  56  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  57  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  58  */
  59
  60 /* command flags and offsets*/
  61 #define I40E_AQ_FLAG_DD_SHIFT   0
  62 #define I40E_AQ_FLAG_CMP_SHIFT  1
  63 #define I40E_AQ_FLAG_ERR_SHIFT  2
  64 #define I40E_AQ_FLAG_VFE_SHIFT  3
  65 #define I40E_AQ_FLAG_LB_SHIFT   9
  66 #define I40E_AQ_FLAG_RD_SHIFT   10
  67 #define I40E_AQ_FLAG_VFC_SHIFT  11
  68 #define I40E_AQ_FLAG_BUF_SHIFT  12
  69 #define I40E_AQ_FLAG_SI_SHIFT   13
  70 #define I40E_AQ_FLAG_EI_SHIFT   14
  71 #define I40E_AQ_FLAG_FE_SHIFT   15
  72
  73 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  74 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  75 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  76 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  77 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  78 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  79 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  80 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  81 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  82 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  83 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  84
  85 /* error codes */
  86 enum i40e_admin_queue_err {
  87         I40E_AQ_RC_OK           = 0,  /* success */
  88         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
  89         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
  90         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
  91         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
  92         I40E_AQ_RC_EIO          = 5,  /* I/O error */
  93         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
  94         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
  95         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
  96         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
  97         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
  98         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
  99         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 100         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 101         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 102         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 103         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 104         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 105         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 106         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 107         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 108         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 109         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 110 };
 111
 112 /* Admin Queue command opcodes */
 113 enum i40e_admin_queue_opc {
 114         /* aq commands */
 115         i40e_aqc_opc_get_version        = 0x0001,
 116         i40e_aqc_opc_driver_version     = 0x0002,
 117         i40e_aqc_opc_queue_shutdown     = 0x0003,
 118         i40e_aqc_opc_set_pf_context     = 0x0004,
 119
 120         /* resource ownership */
 121         i40e_aqc_opc_request_resource   = 0x0008,
 122         i40e_aqc_opc_release_resource   = 0x0009,
 123
 124         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 125         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 126
 127         /* Proxy commands */
 128         i40e_aqc_opc_set_proxy_config           = 0x0104,
 129         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 130
 131         /* LAA */
 132         i40e_aqc_opc_mac_address_read   = 0x0107,
 133         i40e_aqc_opc_mac_address_write  = 0x0108,
 134
 135         /* PXE */
 136         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 137
 138         /* WoL commands */
 139         i40e_aqc_opc_set_wol_filter     = 0x0120,
 140         i40e_aqc_opc_get_wake_reason    = 0x0121,
 141         i40e_aqc_opc_clear_all_wol_filters = 0x025E,
 142
 143         /* internal switch commands */
 144         i40e_aqc_opc_get_switch_config          = 0x0200,
 145         i40e_aqc_opc_add_statistics             = 0x0201,
 146         i40e_aqc_opc_remove_statistics          = 0x0202,
 147         i40e_aqc_opc_set_port_parameters        = 0x0203,
 148         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 149         i40e_aqc_opc_set_switch_config          = 0x0205,
 150         i40e_aqc_opc_rx_ctl_reg_read            = 0x0206,
 151         i40e_aqc_opc_rx_ctl_reg_write           = 0x0207,
 152
 153         i40e_aqc_opc_add_vsi                    = 0x0210,
 154         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 155         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 156
 157         i40e_aqc_opc_add_pv                     = 0x0220,
 158         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 159         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 160
 161         i40e_aqc_opc_add_veb                    = 0x0230,
 162         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 163         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 164
 165         i40e_aqc_opc_delete_element             = 0x0243,
 166
 167         i40e_aqc_opc_add_macvlan                = 0x0250,
 168         i40e_aqc_opc_remove_macvlan             = 0x0251,
 169         i40e_aqc_opc_add_vlan                   = 0x0252,
 170         i40e_aqc_opc_remove_vlan                = 0x0253,
 171         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 172         i40e_aqc_opc_add_tag                    = 0x0255,
 173         i40e_aqc_opc_remove_tag                 = 0x0256,
 174         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 175         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 176         i40e_aqc_opc_update_tag                 = 0x0259,
 177         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 178         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 179         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 180         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 181         i40e_aqc_opc_clear_wol_switch_filters   = 0x025E,
 182         i40e_aqc_opc_replace_cloud_filters      = 0x025F,
 183
 184         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 185         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 186
 187         /* Dynamic Device Personalization */
 188         i40e_aqc_opc_write_personalization_profile      = 0x0270,
 189         i40e_aqc_opc_get_personalization_profile_list   = 0x0271,
 190
 191         /* DCB commands */
 192         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 193         i40e_aqc_opc_dcb_updated        = 0x0302,
 194         i40e_aqc_opc_set_dcb_parameters = 0x0303,
 195
 196         /* TX scheduler */
 197         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 198         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 199         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 200         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 201         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 202         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 203
 204         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 205         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 206         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 207         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 208         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 209         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 210         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 211         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 212         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 213         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 214         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 215         /* hmc */
 216         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 217         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 218
 219         /* phy commands*/
 220         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 221         i40e_aqc_opc_set_phy_config             = 0x0601,
 222         i40e_aqc_opc_set_mac_config             = 0x0603,
 223         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 224         i40e_aqc_opc_get_link_status            = 0x0607,
 225         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 226         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 227         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 228         i40e_aqc_opc_get_partner_advt           = 0x0616,
 229         i40e_aqc_opc_set_lb_modes               = 0x0618,
 230         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 231         i40e_aqc_opc_set_phy_debug              = 0x0622,
 232         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 233         i40e_aqc_opc_run_phy_activity           = 0x0626,
 234         i40e_aqc_opc_set_phy_register           = 0x0628,
 235         i40e_aqc_opc_get_phy_register           = 0x0629,
 236
 237         /* NVM commands */
 238         i40e_aqc_opc_nvm_read                   = 0x0701,
 239         i40e_aqc_opc_nvm_erase                  = 0x0702,
 240         i40e_aqc_opc_nvm_update                 = 0x0703,
 241         i40e_aqc_opc_nvm_config_read            = 0x0704,
 242         i40e_aqc_opc_nvm_config_write           = 0x0705,
 243         i40e_aqc_opc_nvm_progress               = 0x0706,
 244         i40e_aqc_opc_oem_post_update            = 0x0720,
 245         i40e_aqc_opc_thermal_sensor             = 0x0721,
 246
 247         /* virtualization commands */
 248         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 249         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 250         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 251
 252         /* alternate structure */
 253         i40e_aqc_opc_alternate_write            = 0x0900,
 254         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 255         i40e_aqc_opc_alternate_read             = 0x0902,
 256         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 257         i40e_aqc_opc_alternate_write_done       = 0x0904,
 258         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 259         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 260
 261         /* LLDP commands */
 262         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 263         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 264         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 265         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 266         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 267         i40e_aqc_opc_lldp_stop          = 0x0A05,
 268         i40e_aqc_opc_lldp_start         = 0x0A06,
 269         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 270         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 271         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 272         i40e_aqc_opc_lldp_restore               = 0x0A0A,
 273
 274         /* Tunnel commands */
 275         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 276         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 277         i40e_aqc_opc_set_rss_key        = 0x0B02,
 278         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 279         i40e_aqc_opc_get_rss_key        = 0x0B04,
 280         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 281
 282         /* Async Events */
 283         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 284
 285         /* OEM commands */
 286         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 287         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 288         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 289         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 290
 291         /* debug commands */
 292         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 293         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 294         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 295         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 296 };
 297
 298 /* command structures and indirect data structures */
 299
 300 /* Structure naming conventions:
 301  * - no suffix for direct command descriptor structures
 302  * - _data for indirect sent data
 303  * - _resp for indirect return data (data which is both will use _data)
 304  * - _completion for direct return data
 305  * - _element_ for repeated elements (may also be _data or _resp)
 306  *
 307  * Command structures are expected to overlay the params.raw member of the basic
 308  * descriptor, and as such cannot exceed 16 bytes in length.
 309  */
 310
 311 /* This macro is used to generate a compilation error if a structure
 312  * is not exactly the correct length. It gives a divide by zero error if the
 313  * structure is not of the correct size, otherwise it creates an enum that is
 314  * never used.
 315  */
 316 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 317         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 318
 319 /* This macro is used extensively to ensure that command structures are 16
 320  * bytes in length as they have to map to the raw array of that size.
 321  */
 322 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 323
 324 /* internal (0x00XX) commands */
 325
 326 /* Get version (direct 0x0001) */
 327 struct i40e_aqc_get_version {
 328         __le32 rom_ver;
 329         __le32 fw_build;
 330         __le16 fw_major;
 331         __le16 fw_minor;
 332         __le16 api_major;
 333         __le16 api_minor;
 334 };
 335
 336 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 337
 338 /* Send driver version (indirect 0x0002) */
 339 struct i40e_aqc_driver_version {
 340         u8      driver_major_ver;
 341         u8      driver_minor_ver;
 342         u8      driver_build_ver;
 343         u8      driver_subbuild_ver;
 344         u8      reserved[4];
 345         __le32  address_high;
 346         __le32  address_low;
 347 };
 348
 349 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 350
 351 /* Queue Shutdown (direct 0x0003) */
 352 struct i40e_aqc_queue_shutdown {
 353         __le32  driver_unloading;
 354 #define I40E_AQ_DRIVER_UNLOADING        0x1
 355         u8      reserved[12];
 356 };
 357
 358 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 359
 360 /* Set PF context (0x0004, direct) */
 361 struct i40e_aqc_set_pf_context {
 362         u8      pf_id;
 363         u8      reserved[15];
 364 };
 365
 366 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 367
 368 /* Request resource ownership (direct 0x0008)
 369  * Release resource ownership (direct 0x0009)
 370  */
 371 #define I40E_AQ_RESOURCE_NVM                    1
 372 #define I40E_AQ_RESOURCE_SDP                    2
 373 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 374 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 375 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 376 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 377
 378 struct i40e_aqc_request_resource {
 379         __le16  resource_id;
 380         __le16  access_type;
 381         __le32  timeout;
 382         __le32  resource_number;
 383         u8      reserved[4];
 384 };
 385
 386 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 387
 388 /* Get function capabilities (indirect 0x000A)
 389  * Get device capabilities (indirect 0x000B)
 390  */
 391 struct i40e_aqc_list_capabilites {
 392         u8 command_flags;
 393 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 394         u8 pf_index;
 395         u8 reserved[2];
 396         __le32 count;
 397         __le32 addr_high;
 398         __le32 addr_low;
 399 };
 400
 401 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 402
 403 struct i40e_aqc_list_capabilities_element_resp {
 404         __le16  id;
 405         u8      major_rev;
 406         u8      minor_rev;
 407         __le32  number;
 408         __le32  logical_id;
 409         __le32  phys_id;
 410         u8      reserved[16];
 411 };
 412
 413 /* list of caps */
 414
 415 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 416 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 417 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 418 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 419 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 420 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 421 #define I40E_AQ_CAP_ID_WOL_AND_PROXY    0x0008
 422 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 423 #define I40E_AQ_CAP_ID_VF               0x0013
 424 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 425 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 426 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 427 #define I40E_AQ_CAP_ID_VSI              0x0017
 428 #define I40E_AQ_CAP_ID_DCB              0x0018
 429 #define I40E_AQ_CAP_ID_FCOE             0x0021
 430 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 431 #define I40E_AQ_CAP_ID_RSS              0x0040
 432 #define I40E_AQ_CAP_ID_RXQ              0x0041
 433 #define I40E_AQ_CAP_ID_TXQ              0x0042
 434 #define I40E_AQ_CAP_ID_MSIX             0x0043
 435 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 436 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 437 #define I40E_AQ_CAP_ID_1588             0x0046
 438 #define I40E_AQ_CAP_ID_IWARP            0x0051
 439 #define I40E_AQ_CAP_ID_LED              0x0061
 440 #define I40E_AQ_CAP_ID_SDP              0x0062
 441 #define I40E_AQ_CAP_ID_MDIO             0x0063
 442 #define I40E_AQ_CAP_ID_WSR_PROT         0x0064
 443 #define I40E_AQ_CAP_ID_NVM_MGMT         0x0080
 444 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 445 #define I40E_AQ_CAP_ID_CEM              0x00F2
 446
 447 /* Set CPPM Configuration (direct 0x0103) */
 448 struct i40e_aqc_cppm_configuration {
 449         __le16  command_flags;
 450 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 451 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 452 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 453 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 454 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 455         __le16  ttlx;
 456         __le32  dmacr;
 457         __le16  dmcth;
 458         u8      hptc;
 459         u8      reserved;
 460         __le32  pfltrc;
 461 };
 462
 463 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 464
 465 /* Set ARP Proxy command / response (indirect 0x0104) */
 466 struct i40e_aqc_arp_proxy_data {
 467         __le16  command_flags;
 468 #define I40E_AQ_ARP_INIT_IPV4   0x0800
 469 #define I40E_AQ_ARP_UNSUP_CTL   0x1000
 470 #define I40E_AQ_ARP_ENA         0x2000
 471 #define I40E_AQ_ARP_ADD_IPV4    0x4000
 472 #define I40E_AQ_ARP_DEL_IPV4    0x8000
 473         __le16  table_id;
 474         __le32  enabled_offloads;
 475 #define I40E_AQ_ARP_DIRECTED_OFFLOAD_ENABLE     0x00000020
 476 #define I40E_AQ_ARP_OFFLOAD_ENABLE              0x00000800
 477         __le32  ip_addr;
 478         u8      mac_addr[6];
 479         u8      reserved[2];
 480 };
 481
 482 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 483
 484 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 485 struct i40e_aqc_ns_proxy_data {
 486         __le16  table_idx_mac_addr_0;
 487         __le16  table_idx_mac_addr_1;
 488         __le16  table_idx_ipv6_0;
 489         __le16  table_idx_ipv6_1;
 490         __le16  control;
 491 #define I40E_AQ_NS_PROXY_ADD_0          0x0001
 492 #define I40E_AQ_NS_PROXY_DEL_0          0x0002
 493 #define I40E_AQ_NS_PROXY_ADD_1          0x0004
 494 #define I40E_AQ_NS_PROXY_DEL_1          0x0008
 495 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x0010
 496 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x0020
 497 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x0040
 498 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x0080
 499 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0100
 500 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0200
 501 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0400
 502 #define I40E_AQ_NS_PROXY_OFFLOAD_ENABLE 0x0800
 503 #define I40E_AQ_NS_PROXY_DIRECTED_OFFLOAD_ENABLE        0x1000
 504         u8      mac_addr_0[6];
 505         u8      mac_addr_1[6];
 506         u8      local_mac_addr[6];
 507         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 508         u8      ipv6_addr_1[16];
 509 };
 510
 511 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 512
 513 /* Manage LAA Command (0x0106) - obsolete */
 514 struct i40e_aqc_mng_laa {
 515         __le16  command_flags;
 516 #define I40E_AQ_LAA_FLAG_WR     0x8000
 517         u8      reserved[2];
 518         __le32  sal;
 519         __le16  sah;
 520         u8      reserved2[6];
 521 };
 522
 523 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 524
 525 /* Manage MAC Address Read Command (indirect 0x0107) */
 526 struct i40e_aqc_mac_address_read {
 527         __le16  command_flags;
 528 #define I40E_AQC_LAN_ADDR_VALID         0x10
 529 #define I40E_AQC_SAN_ADDR_VALID         0x20
 530 #define I40E_AQC_PORT_ADDR_VALID        0x40
 531 #define I40E_AQC_WOL_ADDR_VALID         0x80
 532 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 533 #define I40E_AQC_WOL_PRESERVE_STATUS    0x200
 534 #define I40E_AQC_ADDR_VALID_MASK        0x3F0
 535         u8      reserved[6];
 536         __le32  addr_high;
 537         __le32  addr_low;
 538 };
 539
 540 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 541
 542 struct i40e_aqc_mac_address_read_data {
 543         u8 pf_lan_mac[6];
 544         u8 pf_san_mac[6];
 545         u8 port_mac[6];
 546         u8 pf_wol_mac[6];
 547 };
 548
 549 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 550
 551 /* Manage MAC Address Write Command (0x0108) */
 552 struct i40e_aqc_mac_address_write {
 553         __le16  command_flags;
 554 #define I40E_AQC_MC_MAG_EN              0x0100
 555 #define I40E_AQC_WOL_PRESERVE_ON_PFR    0x0200
 556 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 557 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 558 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 559 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 560 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 561
 562         __le16  mac_sah;
 563         __le32  mac_sal;
 564         u8      reserved[8];
 565 };
 566
 567 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 568
 569 /* PXE commands (0x011x) */
 570
 571 /* Clear PXE Command and response  (direct 0x0110) */
 572 struct i40e_aqc_clear_pxe {
 573         u8      rx_cnt;
 574         u8      reserved[15];
 575 };
 576
 577 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 578
 579 /* Set WoL Filter (0x0120) */
 580
 581 struct i40e_aqc_set_wol_filter {
 582         __le16 filter_index;
 583 #define I40E_AQC_MAX_NUM_WOL_FILTERS    8
 584 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT        15
 585 #define I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_MASK (0x1 << \
 586                 I40E_AQC_SET_WOL_FILTER_TYPE_MAGIC_SHIFT)
 587
 588 #define I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT             0
 589 #define I40E_AQC_SET_WOL_FILTER_INDEX_MASK      (0x7 << \
 590                 I40E_AQC_SET_WOL_FILTER_INDEX_SHIFT)
 591         __le16 cmd_flags;
 592 #define I40E_AQC_SET_WOL_FILTER                         0x8000
 593 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_WOL              0x4000
 594 #define I40E_AQC_SET_WOL_FILTER_WOL_PRESERVE_ON_PFR     0x2000
 595 #define I40E_AQC_SET_WOL_FILTER_ACTION_CLEAR            0
 596 #define I40E_AQC_SET_WOL_FILTER_ACTION_SET              1
 597         __le16 valid_flags;
 598 #define I40E_AQC_SET_WOL_FILTER_ACTION_VALID            0x8000
 599 #define I40E_AQC_SET_WOL_FILTER_NO_TCO_ACTION_VALID     0x4000
 600         u8 reserved[2];
 601         __le32  address_high;
 602         __le32  address_low;
 603 };
 604
 605 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_wol_filter);
 606
 607 struct i40e_aqc_set_wol_filter_data {
 608         u8 filter[128];
 609         u8 mask[16];
 610 };
 611
 612 I40E_CHECK_STRUCT_LEN(0x90, i40e_aqc_set_wol_filter_data);
 613
 614 /* Get Wake Reason (0x0121) */
 615
 616 struct i40e_aqc_get_wake_reason_completion {
 617         u8 reserved_1[2];
 618         __le16 wake_reason;
 619 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT      0
 620 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_MASK (0xFF << \
 621                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_MATCHED_INDEX_SHIFT)
 622 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT   8
 623 #define I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_MASK    (0xFF << \
 624                 I40E_AQC_GET_WAKE_UP_REASON_WOL_REASON_RESERVED_SHIFT)
 625         u8 reserved_2[12];
 626 };
 627
 628 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_wake_reason_completion);
 629
 630 /* Switch configuration commands (0x02xx) */
 631
 632 /* Used by many indirect commands that only pass an seid and a buffer in the
 633  * command
 634  */
 635 struct i40e_aqc_switch_seid {
 636         __le16  seid;
 637         u8      reserved[6];
 638         __le32  addr_high;
 639         __le32  addr_low;
 640 };
 641
 642 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 643
 644 /* Get Switch Configuration command (indirect 0x0200)
 645  * uses i40e_aqc_switch_seid for the descriptor
 646  */
 647 struct i40e_aqc_get_switch_config_header_resp {
 648         __le16  num_reported;
 649         __le16  num_total;
 650         u8      reserved[12];
 651 };
 652
 653 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 654
 655 struct i40e_aqc_switch_config_element_resp {
 656         u8      element_type;
 657 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 658 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 659 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 660 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 661 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 662 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 663 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 664 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 665 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 666         u8      revision;
 667 #define I40E_AQ_SW_ELEM_REV_1           1
 668         __le16  seid;
 669         __le16  uplink_seid;
 670         __le16  downlink_seid;
 671         u8      reserved[3];
 672         u8      connection_type;
 673 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 674 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 675 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 676         __le16  scheduler_id;
 677         __le16  element_info;
 678 };
 679
 680 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 681
 682 /* Get Switch Configuration (indirect 0x0200)
 683  *    an array of elements are returned in the response buffer
 684  *    the first in the array is the header, remainder are elements
 685  */
 686 struct i40e_aqc_get_switch_config_resp {
 687         struct i40e_aqc_get_switch_config_header_resp   header;
 688         struct i40e_aqc_switch_config_element_resp      element[1];
 689 };
 690
 691 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 692
 693 /* Add Statistics (direct 0x0201)
 694  * Remove Statistics (direct 0x0202)
 695  */
 696 struct i40e_aqc_add_remove_statistics {
 697         __le16  seid;
 698         __le16  vlan;
 699         __le16  stat_index;
 700         u8      reserved[10];
 701 };
 702
 703 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 704
 705 /* Set Port Parameters command (direct 0x0203) */
 706 struct i40e_aqc_set_port_parameters {
 707         __le16  command_flags;
 708 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 709 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 710 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 711         __le16  bad_frame_vsi;
 712 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_SHIFT  0x0
 713 #define I40E_AQ_SET_P_PARAMS_BFRAME_SEID_MASK   0x3FF
 714         __le16  default_seid;        /* reserved for command */
 715         u8      reserved[10];
 716 };
 717
 718 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 719
 720 /* Get Switch Resource Allocation (indirect 0x0204) */
 721 struct i40e_aqc_get_switch_resource_alloc {
 722         u8      num_entries;         /* reserved for command */
 723         u8      reserved[7];
 724         __le32  addr_high;
 725         __le32  addr_low;
 726 };
 727
 728 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 729
 730 /* expect an array of these structs in the response buffer */
 731 struct i40e_aqc_switch_resource_alloc_element_resp {
 732         u8      resource_type;
 733 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 734 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 735 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 736 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 737 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 738 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 739 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 740 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 741 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 742 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 743 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 744 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 745 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 746 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 747 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 748 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 749 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 750 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 751 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 752         u8      reserved1;
 753         __le16  guaranteed;
 754         __le16  total;
 755         __le16  used;
 756         __le16  total_unalloced;
 757         u8      reserved2[6];
 758 };
 759
 760 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 761
 762 /* Set Switch Configuration (direct 0x0205) */
 763 struct i40e_aqc_set_switch_config {
 764         __le16  flags;
 765 /* flags used for both fields below */
 766 #define I40E_AQ_SET_SWITCH_CFG_PROMISC          0x0001
 767 #define I40E_AQ_SET_SWITCH_CFG_L2_FILTER        0x0002
 768 #define I40E_AQ_SET_SWITCH_CFG_HW_ATR_EVICT     0x0004
 769         __le16  valid_flags;
 770         /* The ethertype in switch_tag is dropped on ingress and used
 771          * internally by the switch. Set this to zero for the default
 772          * of 0x88a8 (802.1ad). Should be zero for firmware API
 773          * versions lower than 1.7.
 774          */
 775         __le16  switch_tag;
 776         /* The ethertypes in first_tag and second_tag are used to
 777          * match the outer and inner VLAN tags (respectively) when HW
 778          * double VLAN tagging is enabled via the set port parameters
 779          * AQ command. Otherwise these are both ignored. Set them to
 780          * zero for their defaults of 0x8100 (802.1Q). Should be zero
 781          * for firmware API versions lower than 1.7.
 782          */
 783         __le16  first_tag;
 784         __le16  second_tag;
 785         /* Next byte is split into following:
 786          * Bit 7    : 0 : No action, 1: Switch to mode defined by bits 6:0
 787          * Bit 6    : 0 : Destination Port, 1: source port
 788          * Bit 5..4 : L4 type
 789          * 0: rsvd
 790          * 1: TCP
 791          * 2: UDP
 792          * 3: Both TCP and UDP
 793          * Bits 3:0 Mode
 794          * 0: default mode
 795          * 1: L4 port only mode
 796          * 2: non-tunneled mode
 797          * 3: tunneled mode
 798          */
 799 #define I40E_AQ_SET_SWITCH_BIT7_VALID           0x80
 800
 801 #define I40E_AQ_SET_SWITCH_L4_SRC_PORT          0x40
 802
 803 #define I40E_AQ_SET_SWITCH_L4_TYPE_RSVD         0x00
 804 #define I40E_AQ_SET_SWITCH_L4_TYPE_TCP          0x10
 805 #define I40E_AQ_SET_SWITCH_L4_TYPE_UDP          0x20
 806 #define I40E_AQ_SET_SWITCH_L4_TYPE_BOTH         0x30
 807
 808 #define I40E_AQ_SET_SWITCH_MODE_DEFAULT         0x00
 809 #define I40E_AQ_SET_SWITCH_MODE_L4_PORT         0x01
 810 #define I40E_AQ_SET_SWITCH_MODE_NON_TUNNEL      0x02
 811 #define I40E_AQ_SET_SWITCH_MODE_TUNNEL          0x03
 812         u8      mode;
 813         u8      rsvd5[5];
 814 };
 815
 816 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_switch_config);
 817
 818 /* Read Receive control registers  (direct 0x0206)
 819  * Write Receive control registers (direct 0x0207)
 820  *     used for accessing Rx control registers that can be
 821  *     slow and need special handling when under high Rx load
 822  */
 823 struct i40e_aqc_rx_ctl_reg_read_write {
 824         __le32 reserved1;
 825         __le32 address;
 826         __le32 reserved2;
 827         __le32 value;
 828 };
 829
 830 I40E_CHECK_CMD_LENGTH(i40e_aqc_rx_ctl_reg_read_write);
 831
 832 /* Add VSI (indirect 0x0210)
 833  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 834  *    as the indirect buffer (128 bytes)
 835  *
 836  * Update VSI (indirect 0x211)
 837  *     uses the same data structure as Add VSI
 838  *
 839  * Get VSI (indirect 0x0212)
 840  *     uses the same completion and data structure as Add VSI
 841  */
 842 struct i40e_aqc_add_get_update_vsi {
 843         __le16  uplink_seid;
 844         u8      connection_type;
 845 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 846 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 847 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 848         u8      reserved1;
 849         u8      vf_id;
 850         u8      reserved2;
 851         __le16  vsi_flags;
 852 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 853 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 854 #define I40E_AQ_VSI_TYPE_VF             0x0
 855 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 856 #define I40E_AQ_VSI_TYPE_PF             0x2
 857 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 858 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 859         __le32  addr_high;
 860         __le32  addr_low;
 861 };
 862
 863 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 864
 865 struct i40e_aqc_add_get_update_vsi_completion {
 866         __le16 seid;
 867         __le16 vsi_number;
 868         __le16 vsi_used;
 869         __le16 vsi_free;
 870         __le32 addr_high;
 871         __le32 addr_low;
 872 };
 873
 874 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 875
 876 struct i40e_aqc_vsi_properties_data {
 877         /* first 96 byte are written by SW */
 878         __le16  valid_sections;
 879 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 880 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 881 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 882 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 883 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 884 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 885 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 886 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 887 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 888 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 889         /* switch section */
 890         __le16  switch_id; /* 12bit id combined with flags below */
 891 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 892 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 893 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 894 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 895 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 896         u8      sw_reserved[2];
 897         /* security section */
 898         u8      sec_flags;
 899 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 900 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 901 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 902         u8      sec_reserved;
 903         /* VLAN section */
 904         __le16  pvid; /* VLANS include priority bits */
 905         __le16  fcoe_pvid;
 906         u8      port_vlan_flags;
 907 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 908 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 909                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 910 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 911 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 912 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 913 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 914 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 915 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 916                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 917 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 918 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 919 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 920 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 921         u8      pvlan_reserved[3];
 922         /* ingress egress up sections */
 923         __le32  ingress_table; /* bitmap, 3 bits per up */
 924 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 925 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 926                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 927 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 928 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 929                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 930 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 931 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 932                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 933 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 934 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 935                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 936 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 937 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 938                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 939 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 940 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 941                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 942 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 943 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 944                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 945 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 946 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 947                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 948         __le32  egress_table;   /* same defines as for ingress table */
 949         /* cascaded PV section */
 950         __le16  cas_pv_tag;
 951         u8      cas_pv_flags;
 952 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 953 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 954                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 955 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 956 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 957 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 958 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 959 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 960 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 961         u8      cas_pv_reserved;
 962         /* queue mapping section */
 963         __le16  mapping_flags;
 964 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 965 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 966         __le16  queue_mapping[16];
 967 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 968 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 969         __le16  tc_mapping[8];
 970 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 971 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 972                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 973 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 974 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 975                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 976         /* queueing option section */
 977         u8      queueing_opt_flags;
 978 #define I40E_AQ_VSI_QUE_OPT_MULTICAST_UDP_ENA   0x04
 979 #define I40E_AQ_VSI_QUE_OPT_UNICAST_UDP_ENA     0x08
 980 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 981 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 982 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 983 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 984         u8      queueing_opt_reserved[3];
 985         /* scheduler section */
 986         u8      up_enable_bits;
 987         u8      sched_reserved;
 988         /* outer up section */
 989         __le32  outer_up_table; /* same structure and defines as ingress tbl */
 990         u8      cmd_reserved[8];
 991         /* last 32 bytes are written by FW */
 992         __le16  qs_handle[8];
 993 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 994         __le16  stat_counter_idx;
 995         __le16  sched_id;
 996         u8      resp_reserved[12];
 997 };
 998
 999 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
1000
1001 /* Add Port Virtualizer (direct 0x0220)
1002  * also used for update PV (direct 0x0221) but only flags are used
1003  * (IS_CTRL_PORT only works on add PV)
1004  */
1005 struct i40e_aqc_add_update_pv {
1006         __le16  command_flags;
1007 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
1008 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
1009 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
1010 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
1011         __le16  uplink_seid;
1012         __le16  connected_seid;
1013         u8      reserved[10];
1014 };
1015
1016 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
1017
1018 struct i40e_aqc_add_update_pv_completion {
1019         /* reserved for update; for add also encodes error if rc == ENOSPC */
1020         __le16  pv_seid;
1021 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
1022 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
1023 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
1024 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
1025         u8      reserved[14];
1026 };
1027
1028 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
1029
1030 /* Get PV Params (direct 0x0222)
1031  * uses i40e_aqc_switch_seid for the descriptor
1032  */
1033
1034 struct i40e_aqc_get_pv_params_completion {
1035         __le16  seid;
1036         __le16  default_stag;
1037         __le16  pv_flags; /* same flags as add_pv */
1038 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
1039 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
1040 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
1041         u8      reserved[8];
1042         __le16  default_port_seid;
1043 };
1044
1045 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
1046
1047 /* Add VEB (direct 0x0230) */
1048 struct i40e_aqc_add_veb {
1049         __le16  uplink_seid;
1050         __le16  downlink_seid;
1051         __le16  veb_flags;
1052 #define I40E_AQC_ADD_VEB_FLOATING               0x1
1053 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
1054 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
1055                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
1056 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
1057 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
1058 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8     /* deprecated */
1059 #define I40E_AQC_ADD_VEB_ENABLE_DISABLE_STATS   0x10
1060         u8      enable_tcs;
1061         u8      reserved[9];
1062 };
1063
1064 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
1065
1066 struct i40e_aqc_add_veb_completion {
1067         u8      reserved[6];
1068         __le16  switch_seid;
1069         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
1070         __le16  veb_seid;
1071 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
1072 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
1073 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
1074 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
1075         __le16  statistic_index;
1076         __le16  vebs_used;
1077         __le16  vebs_free;
1078 };
1079
1080 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
1081
1082 /* Get VEB Parameters (direct 0x0232)
1083  * uses i40e_aqc_switch_seid for the descriptor
1084  */
1085 struct i40e_aqc_get_veb_parameters_completion {
1086         __le16  seid;
1087         __le16  switch_id;
1088         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
1089         __le16  statistic_index;
1090         __le16  vebs_used;
1091         __le16  vebs_free;
1092         u8      reserved[4];
1093 };
1094
1095 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
1096
1097 /* Delete Element (direct 0x0243)
1098  * uses the generic i40e_aqc_switch_seid
1099  */
1100
1101 /* Add MAC-VLAN (indirect 0x0250) */
1102
1103 /* used for the command for most vlan commands */
1104 struct i40e_aqc_macvlan {
1105         __le16  num_addresses;
1106         __le16  seid[3];
1107 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
1108 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
1109                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1110 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
1111         __le32  addr_high;
1112         __le32  addr_low;
1113 };
1114
1115 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
1116
1117 /* indirect data for command and response */
1118 struct i40e_aqc_add_macvlan_element_data {
1119         u8      mac_addr[6];
1120         __le16  vlan_tag;
1121         __le16  flags;
1122 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
1123 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
1124 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
1125 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
1126 #define I40E_AQC_MACVLAN_ADD_USE_SHARED_MAC     0x0010
1127         __le16  queue_number;
1128 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
1129 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
1130                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
1131         /* response section */
1132         u8      match_method;
1133 #define I40E_AQC_MM_PERFECT_MATCH       0x01
1134 #define I40E_AQC_MM_HASH_MATCH          0x02
1135 #define I40E_AQC_MM_ERR_NO_RES          0xFF
1136         u8      reserved1[3];
1137 };
1138
1139 struct i40e_aqc_add_remove_macvlan_completion {
1140         __le16 perfect_mac_used;
1141         __le16 perfect_mac_free;
1142         __le16 unicast_hash_free;
1143         __le16 multicast_hash_free;
1144         __le32 addr_high;
1145         __le32 addr_low;
1146 };
1147
1148 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1149
1150 /* Remove MAC-VLAN (indirect 0x0251)
1151  * uses i40e_aqc_macvlan for the descriptor
1152  * data points to an array of num_addresses of elements
1153  */
1154
1155 struct i40e_aqc_remove_macvlan_element_data {
1156         u8      mac_addr[6];
1157         __le16  vlan_tag;
1158         u8      flags;
1159 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1160 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1161 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1162 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1163         u8      reserved[3];
1164         /* reply section */
1165         u8      error_code;
1166 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1167 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1168         u8      reply_reserved[3];
1169 };
1170
1171 /* Add VLAN (indirect 0x0252)
1172  * Remove VLAN (indirect 0x0253)
1173  * use the generic i40e_aqc_macvlan for the command
1174  */
1175 struct i40e_aqc_add_remove_vlan_element_data {
1176         __le16  vlan_tag;
1177         u8      vlan_flags;
1178 /* flags for add VLAN */
1179 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1180 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1181 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1182 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1183 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1184 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1185 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1186 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1187 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1188 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1189 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1190 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1191 /* flags for remove VLAN */
1192 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1193         u8      reserved;
1194         u8      result;
1195 /* flags for add VLAN */
1196 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1197 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1198 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1199 /* flags for remove VLAN */
1200 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1201 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1202         u8      reserved1[3];
1203 };
1204
1205 struct i40e_aqc_add_remove_vlan_completion {
1206         u8      reserved[4];
1207         __le16  vlans_used;
1208         __le16  vlans_free;
1209         __le32  addr_high;
1210         __le32  addr_low;
1211 };
1212
1213 /* Set VSI Promiscuous Modes (direct 0x0254) */
1214 struct i40e_aqc_set_vsi_promiscuous_modes {
1215         __le16  promiscuous_flags;
1216         __le16  valid_flags;
1217 /* flags used for both fields above */
1218 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1219 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1220 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1221 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1222 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1223 #define I40E_AQC_SET_VSI_PROMISC_TX             0x8000
1224         __le16  seid;
1225 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1226         __le16  vlan_tag;
1227 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1228 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1229         u8      reserved[8];
1230 };
1231
1232 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1233
1234 /* Add S/E-tag command (direct 0x0255)
1235  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1236  */
1237 struct i40e_aqc_add_tag {
1238         __le16  flags;
1239 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1240         __le16  seid;
1241 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1242 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1243                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1244         __le16  tag;
1245         __le16  queue_number;
1246         u8      reserved[8];
1247 };
1248
1249 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1250
1251 struct i40e_aqc_add_remove_tag_completion {
1252         u8      reserved[12];
1253         __le16  tags_used;
1254         __le16  tags_free;
1255 };
1256
1257 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1258
1259 /* Remove S/E-tag command (direct 0x0256)
1260  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1261  */
1262 struct i40e_aqc_remove_tag {
1263         __le16  seid;
1264 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1265 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1266                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1267         __le16  tag;
1268         u8      reserved[12];
1269 };
1270
1271 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1272
1273 /* Add multicast E-Tag (direct 0x0257)
1274  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1275  * and no external data
1276  */
1277 struct i40e_aqc_add_remove_mcast_etag {
1278         __le16  pv_seid;
1279         __le16  etag;
1280         u8      num_unicast_etags;
1281         u8      reserved[3];
1282         __le32  addr_high;          /* address of array of 2-byte s-tags */
1283         __le32  addr_low;
1284 };
1285
1286 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1287
1288 struct i40e_aqc_add_remove_mcast_etag_completion {
1289         u8      reserved[4];
1290         __le16  mcast_etags_used;
1291         __le16  mcast_etags_free;
1292         __le32  addr_high;
1293         __le32  addr_low;
1294
1295 };
1296
1297 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1298
1299 /* Update S/E-Tag (direct 0x0259) */
1300 struct i40e_aqc_update_tag {
1301         __le16  seid;
1302 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1303 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1304                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1305         __le16  old_tag;
1306         __le16  new_tag;
1307         u8      reserved[10];
1308 };
1309
1310 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1311
1312 struct i40e_aqc_update_tag_completion {
1313         u8      reserved[12];
1314         __le16  tags_used;
1315         __le16  tags_free;
1316 };
1317
1318 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1319
1320 /* Add Control Packet filter (direct 0x025A)
1321  * Remove Control Packet filter (direct 0x025B)
1322  * uses the i40e_aqc_add_oveb_cloud,
1323  * and the generic direct completion structure
1324  */
1325 struct i40e_aqc_add_remove_control_packet_filter {
1326         u8      mac[6];
1327         __le16  etype;
1328         __le16  flags;
1329 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1330 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1331 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1332 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1333 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1334         __le16  seid;
1335 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1336 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1337                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1338         __le16  queue;
1339         u8      reserved[2];
1340 };
1341
1342 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1343
1344 struct i40e_aqc_add_remove_control_packet_filter_completion {
1345         __le16  mac_etype_used;
1346         __le16  etype_used;
1347         __le16  mac_etype_free;
1348         __le16  etype_free;
1349         u8      reserved[8];
1350 };
1351
1352 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1353
1354 /* Add Cloud filters (indirect 0x025C)
1355  * Remove Cloud filters (indirect 0x025D)
1356  * uses the i40e_aqc_add_remove_cloud_filters,
1357  * and the generic indirect completion structure
1358  */
1359 struct i40e_aqc_add_remove_cloud_filters {
1360         u8      num_filters;
1361         u8      reserved;
1362         __le16  seid;
1363 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1364 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1365                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1366         u8      big_buffer_flag;
1367 #define I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER   1
1368 #define I40E_AQC_ADD_CLOUD_CMD_BB               1
1369         u8      reserved2[3];
1370         __le32  addr_high;
1371         __le32  addr_low;
1372 };
1373
1374 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1375
1376 struct i40e_aqc_cloud_filters_element_data {
1377         u8      outer_mac[6];
1378         u8      inner_mac[6];
1379         __le16  inner_vlan;
1380         union {
1381                 struct {
1382                         u8 reserved[12];
1383                         u8 data[4];
1384                 } v4;
1385                 struct {
1386                         u8 data[16];
1387                 } v6;
1388                 struct {
1389                         __le16 data[8];
1390                 } raw_v6;
1391         } ipaddr;
1392         __le16  flags;
1393 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1394 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1395                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1396 /* 0x0000 reserved */
1397 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1398 /* 0x0002 reserved */
1399 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1400 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1401 /* 0x0005 reserved */
1402 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1403 /* 0x0007 reserved */
1404 /* 0x0008 reserved */
1405 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1406 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1407 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1408 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1409 #define I40E_AQC_ADD_CLOUD_FILTER_OIP1                  0x0010
1410 #define I40E_AQC_ADD_CLOUD_FILTER_OIP2                  0x0012
1411 /* 0x000D reserved */
1412 /* 0x000E reserved */
1413 /* 0x000F reserved */
1414 /* 0x0010 to 0x0017 is for custom filters */
1415 #define I40E_AQC_ADD_CLOUD_FILTER_IP_PORT               0x0010 /* Dest IP + L4 Port */
1416 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_PORT              0x0011 /* Dest MAC + L4 Port */
1417 #define I40E_AQC_ADD_CLOUD_FILTER_MAC_VLAN_PORT         0x0012 /* Dest MAC + VLAN + L4 Port */
1418
1419 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1420 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1421 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1422 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1423 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1424
1425 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1426 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1427 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN               0
1428 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1429 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_GENEVE              2
1430 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1431 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_RESERVED            4
1432 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_VXLAN_GPE           5
1433
1434 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_MAC       0x2000
1435 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_INNER_MAC       0x4000
1436 #define I40E_AQC_ADD_CLOUD_FLAGS_SHARED_OUTER_IP        0x8000
1437
1438         __le32  tenant_id;
1439         u8      reserved[4];
1440         __le16  queue_number;
1441 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1442 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1443                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1444         u8      reserved2[14];
1445         /* response section */
1446         u8      allocation_result;
1447 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1448 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1449         u8      response_reserved[7];
1450 };
1451
1452 /* i40e_aqc_add_rm_cloud_filt_elem_ext is used when
1453  * I40E_AQC_ADD_REM_CLOUD_CMD_BIG_BUFFER flag is set.
1454  */
1455 struct i40e_aqc_add_rm_cloud_filt_elem_ext {
1456         struct i40e_aqc_cloud_filters_element_data element;
1457         u16     general_fields[32];
1458 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1459 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1460 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1461 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1462 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1463 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1464 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1465 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1466 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1467 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1468 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1469 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1470 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1471 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1472 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1473 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1474 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1475 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1476 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1477 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1478 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1479 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1480 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1481 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1482 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1483 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1484 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1485 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1486 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1487 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1488 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1489 };
1490
1491 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_cloud_filters_element_data);
1492
1493 /* i40e_aqc_cloud_filters_element_bb is used when
1494  * I40E_AQC_CLOUD_CMD_BB flag is set.
1495  */
1496 struct i40e_aqc_cloud_filters_element_bb {
1497         struct i40e_aqc_cloud_filters_element_data element;
1498         u16     general_fields[32];
1499 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD0    0
1500 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD1    1
1501 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X10_WORD2    2
1502 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD0    3
1503 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD1    4
1504 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X11_WORD2    5
1505 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD0    6
1506 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD1    7
1507 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X12_WORD2    8
1508 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD0    9
1509 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD1    10
1510 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X13_WORD2    11
1511 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD0    12
1512 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD1    13
1513 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X14_WORD2    14
1514 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD0    15
1515 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD1    16
1516 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD2    17
1517 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD3    18
1518 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD4    19
1519 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD5    20
1520 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD6    21
1521 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X16_WORD7    22
1522 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD0    23
1523 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD1    24
1524 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD2    25
1525 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD3    26
1526 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD4    27
1527 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD5    28
1528 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD6    29
1529 #define I40E_AQC_ADD_CLOUD_FV_FLU_0X17_WORD7    30
1530 };
1531
1532 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_cloud_filters_element_bb);
1533
1534 struct i40e_aqc_remove_cloud_filters_completion {
1535         __le16 perfect_ovlan_used;
1536         __le16 perfect_ovlan_free;
1537         __le16 vlan_used;
1538         __le16 vlan_free;
1539         __le32 addr_high;
1540         __le32 addr_low;
1541 };
1542
1543 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1544
1545 /* Replace filter Command 0x025F
1546  * uses the i40e_aqc_replace_cloud_filters,
1547  * and the generic indirect completion structure
1548  */
1549 struct i40e_filter_data {
1550         u8 filter_type;
1551         u8 input[3];
1552 };
1553
1554 I40E_CHECK_STRUCT_LEN(4, i40e_filter_data);
1555
1556 struct i40e_aqc_replace_cloud_filters_cmd {
1557         u8      valid_flags;
1558 #define I40E_AQC_REPLACE_L1_FILTER              0x0
1559 #define I40E_AQC_REPLACE_CLOUD_FILTER           0x1
1560 #define I40E_AQC_GET_CLOUD_FILTERS              0x2
1561 #define I40E_AQC_MIRROR_CLOUD_FILTER            0x4
1562 #define I40E_AQC_HIGH_PRIORITY_CLOUD_FILTER     0x8
1563         u8      old_filter_type;
1564         u8      new_filter_type;
1565         u8      tr_bit;
1566         u8      tr_bit2;
1567         u8      reserved[3];
1568         __le32 addr_high;
1569         __le32 addr_low;
1570 };
1571
1572 I40E_CHECK_CMD_LENGTH(i40e_aqc_replace_cloud_filters_cmd);
1573
1574 struct i40e_aqc_replace_cloud_filters_cmd_buf {
1575         u8      data[32];
1576 /* Filter type INPUT codes*/
1577 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_ENTRIES_MAX    3
1578 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_VALIDATED      (1 << 7UL)
1579
1580 /* Field Vector offsets */
1581 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_MAC_DA              0
1582 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_ETH            6
1583 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG                7
1584 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_VLAN                8
1585 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_OVLAN          9
1586 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_STAG_IVLAN          10
1587 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_TUNNLE_KEY          11
1588 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IMAC                12
1589 /* big FLU */
1590 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_IP_DA               14
1591 /* big FLU */
1592 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_OIP_DA              15
1593
1594 #define I40E_AQC_REPLACE_CLOUD_CMD_INPUT_FV_INNER_VLAN          37
1595         struct i40e_filter_data filters[8];
1596 };
1597
1598 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_replace_cloud_filters_cmd_buf);
1599
1600 /* Add Mirror Rule (indirect or direct 0x0260)
1601  * Delete Mirror Rule (indirect or direct 0x0261)
1602  * note: some rule types (4,5) do not use an external buffer.
1603  *       take care to set the flags correctly.
1604  */
1605 struct i40e_aqc_add_delete_mirror_rule {
1606         __le16 seid;
1607         __le16 rule_type;
1608 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1609 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1610                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1611 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1612 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1613 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1614 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1615 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1616         __le16 num_entries;
1617         __le16 destination;  /* VSI for add, rule id for delete */
1618         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1619         __le32 addr_low;
1620 };
1621
1622 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1623
1624 struct i40e_aqc_add_delete_mirror_rule_completion {
1625         u8      reserved[2];
1626         __le16  rule_id;  /* only used on add */
1627         __le16  mirror_rules_used;
1628         __le16  mirror_rules_free;
1629         __le32  addr_high;
1630         __le32  addr_low;
1631 };
1632
1633 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1634
1635 /* Dynamic Device Personalization */
1636 struct i40e_aqc_write_personalization_profile {
1637         u8      flags;
1638         u8      reserved[3];
1639         __le32  profile_track_id;
1640         __le32  addr_high;
1641         __le32  addr_low;
1642 };
1643
1644 I40E_CHECK_CMD_LENGTH(i40e_aqc_write_personalization_profile);
1645
1646 struct i40e_aqc_write_ddp_resp {
1647         __le32 error_offset;
1648         __le32 error_info;
1649         __le32 addr_high;
1650         __le32 addr_low;
1651 };
1652
1653 struct i40e_aqc_get_applied_profiles {
1654         u8      flags;
1655 #define I40E_AQC_GET_DDP_GET_CONF       0x1
1656 #define I40E_AQC_GET_DDP_GET_RDPU_CONF  0x2
1657         u8      rsv[3];
1658         __le32  reserved;
1659         __le32  addr_high;
1660         __le32  addr_low;
1661 };
1662
1663 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_applied_profiles);
1664
1665 /* DCB 0x03xx*/
1666
1667 /* PFC Ignore (direct 0x0301)
1668  *    the command and response use the same descriptor structure
1669  */
1670 struct i40e_aqc_pfc_ignore {
1671         u8      tc_bitmap;
1672         u8      command_flags; /* unused on response */
1673 #define I40E_AQC_PFC_IGNORE_SET         0x80
1674 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1675         u8      reserved[14];
1676 };
1677
1678 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1679
1680 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1681  * with no parameters
1682  */
1683
1684 /* TX scheduler 0x04xx */
1685
1686 /* Almost all the indirect commands use
1687  * this generic struct to pass the SEID in param0
1688  */
1689 struct i40e_aqc_tx_sched_ind {
1690         __le16  vsi_seid;
1691         u8      reserved[6];
1692         __le32  addr_high;
1693         __le32  addr_low;
1694 };
1695
1696 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1697
1698 /* Several commands respond with a set of queue set handles */
1699 struct i40e_aqc_qs_handles_resp {
1700         __le16 qs_handles[8];
1701 };
1702
1703 /* Configure VSI BW limits (direct 0x0400) */
1704 struct i40e_aqc_configure_vsi_bw_limit {
1705         __le16  vsi_seid;
1706         u8      reserved[2];
1707         __le16  credit;
1708         u8      reserved1[2];
1709         u8      max_credit; /* 0-3, limit = 2^max */
1710         u8      reserved2[7];
1711 };
1712
1713 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1714
1715 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1716  *    responds with i40e_aqc_qs_handles_resp
1717  */
1718 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1719         u8      tc_valid_bits;
1720         u8      reserved[15];
1721         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1722
1723         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1724         __le16  tc_bw_max[2];
1725         u8      reserved1[28];
1726 };
1727
1728 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1729
1730 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1731  *    responds with i40e_aqc_qs_handles_resp
1732  */
1733 struct i40e_aqc_configure_vsi_tc_bw_data {
1734         u8      tc_valid_bits;
1735         u8      reserved[3];
1736         u8      tc_bw_credits[8];
1737         u8      reserved1[4];
1738         __le16  qs_handles[8];
1739 };
1740
1741 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1742
1743 /* Query vsi bw configuration (indirect 0x0408) */
1744 struct i40e_aqc_query_vsi_bw_config_resp {
1745         u8      tc_valid_bits;
1746         u8      tc_suspended_bits;
1747         u8      reserved[14];
1748         __le16  qs_handles[8];
1749         u8      reserved1[4];
1750         __le16  port_bw_limit;
1751         u8      reserved2[2];
1752         u8      max_bw; /* 0-3, limit = 2^max */
1753         u8      reserved3[23];
1754 };
1755
1756 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1757
1758 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1759 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1760         u8      tc_valid_bits;
1761         u8      reserved[3];
1762         u8      share_credits[8];
1763         __le16  credits[8];
1764
1765         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1766         __le16  tc_bw_max[2];
1767 };
1768
1769 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1770
1771 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1772 struct i40e_aqc_configure_switching_comp_bw_limit {
1773         __le16  seid;
1774         u8      reserved[2];
1775         __le16  credit;
1776         u8      reserved1[2];
1777         u8      max_bw; /* 0-3, limit = 2^max */
1778         u8      reserved2[7];
1779 };
1780
1781 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1782
1783 /* Enable  Physical Port ETS (indirect 0x0413)
1784  * Modify  Physical Port ETS (indirect 0x0414)
1785  * Disable Physical Port ETS (indirect 0x0415)
1786  */
1787 struct i40e_aqc_configure_switching_comp_ets_data {
1788         u8      reserved[4];
1789         u8      tc_valid_bits;
1790         u8      seepage;
1791 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1792         u8      tc_strict_priority_flags;
1793         u8      reserved1[17];
1794         u8      tc_bw_share_credits[8];
1795         u8      reserved2[96];
1796 };
1797
1798 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1799
1800 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1801 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1802         u8      tc_valid_bits;
1803         u8      reserved[15];
1804         __le16  tc_bw_credit[8];
1805
1806         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1807         __le16  tc_bw_max[2];
1808         u8      reserved1[28];
1809 };
1810
1811 I40E_CHECK_STRUCT_LEN(0x40,
1812                       i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1813
1814 /* Configure Switching Component Bandwidth Allocation per Tc
1815  * (indirect 0x0417)
1816  */
1817 struct i40e_aqc_configure_switching_comp_bw_config_data {
1818         u8      tc_valid_bits;
1819         u8      reserved[2];
1820         u8      absolute_credits; /* bool */
1821         u8      tc_bw_share_credits[8];
1822         u8      reserved1[20];
1823 };
1824
1825 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1826
1827 /* Query Switching Component Configuration (indirect 0x0418) */
1828 struct i40e_aqc_query_switching_comp_ets_config_resp {
1829         u8      tc_valid_bits;
1830         u8      reserved[35];
1831         __le16  port_bw_limit;
1832         u8      reserved1[2];
1833         u8      tc_bw_max; /* 0-3, limit = 2^max */
1834         u8      reserved2[23];
1835 };
1836
1837 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1838
1839 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1840 struct i40e_aqc_query_port_ets_config_resp {
1841         u8      reserved[4];
1842         u8      tc_valid_bits;
1843         u8      reserved1;
1844         u8      tc_strict_priority_bits;
1845         u8      reserved2;
1846         u8      tc_bw_share_credits[8];
1847         __le16  tc_bw_limits[8];
1848
1849         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1850         __le16  tc_bw_max[2];
1851         u8      reserved3[32];
1852 };
1853
1854 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1855
1856 /* Query Switching Component Bandwidth Allocation per Traffic Type
1857  * (indirect 0x041A)
1858  */
1859 struct i40e_aqc_query_switching_comp_bw_config_resp {
1860         u8      tc_valid_bits;
1861         u8      reserved[2];
1862         u8      absolute_credits_enable; /* bool */
1863         u8      tc_bw_share_credits[8];
1864         __le16  tc_bw_limits[8];
1865
1866         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1867         __le16  tc_bw_max[2];
1868 };
1869
1870 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1871
1872 /* Suspend/resume port TX traffic
1873  * (direct 0x041B and 0x041C) uses the generic SEID struct
1874  */
1875
1876 /* Configure partition BW
1877  * (indirect 0x041D)
1878  */
1879 struct i40e_aqc_configure_partition_bw_data {
1880         __le16  pf_valid_bits;
1881         u8      min_bw[16];      /* guaranteed bandwidth */
1882         u8      max_bw[16];      /* bandwidth limit */
1883 };
1884
1885 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1886
1887 /* Get and set the active HMC resource profile and status.
1888  * (direct 0x0500) and (direct 0x0501)
1889  */
1890 struct i40e_aq_get_set_hmc_resource_profile {
1891         u8      pm_profile;
1892         u8      pe_vf_enabled;
1893         u8      reserved[14];
1894 };
1895
1896 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1897
1898 enum i40e_aq_hmc_profile {
1899         /* I40E_HMC_PROFILE_NO_CHANGE   = 0, reserved */
1900         I40E_HMC_PROFILE_DEFAULT        = 1,
1901         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1902         I40E_HMC_PROFILE_EQUAL          = 3,
1903 };
1904
1905 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1906
1907 /* set in param0 for get phy abilities to report qualified modules */
1908 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1909 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1910
1911 enum i40e_aq_phy_type {
1912         I40E_PHY_TYPE_SGMII                     = 0x0,
1913         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1914         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1915         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1916         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1917         I40E_PHY_TYPE_XAUI                      = 0x5,
1918         I40E_PHY_TYPE_XFI                       = 0x6,
1919         I40E_PHY_TYPE_SFI                       = 0x7,
1920         I40E_PHY_TYPE_XLAUI                     = 0x8,
1921         I40E_PHY_TYPE_XLPPI                     = 0x9,
1922         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1923         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1924         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1925         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1926         I40E_PHY_TYPE_UNRECOGNIZED              = 0xE,
1927         I40E_PHY_TYPE_UNSUPPORTED               = 0xF,
1928         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1929         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1930         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1931         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1932         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1933         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1934         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1935         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1936         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1937         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1938         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1939         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1940         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1941         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1942         I40E_PHY_TYPE_25GBASE_KR                = 0x1F,
1943         I40E_PHY_TYPE_25GBASE_CR                = 0x20,
1944         I40E_PHY_TYPE_25GBASE_SR                = 0x21,
1945         I40E_PHY_TYPE_25GBASE_LR                = 0x22,
1946         I40E_PHY_TYPE_25GBASE_AOC               = 0x23,
1947         I40E_PHY_TYPE_25GBASE_ACC               = 0x24,
1948         I40E_PHY_TYPE_2_5GBASE_T                = 0x30,
1949         I40E_PHY_TYPE_5GBASE_T                  = 0x31,
1950         I40E_PHY_TYPE_MAX,
1951         I40E_PHY_TYPE_NOT_SUPPORTED_HIGH_TEMP   = 0xFD,
1952         I40E_PHY_TYPE_EMPTY                     = 0xFE,
1953         I40E_PHY_TYPE_DEFAULT                   = 0xFF,
1954 };
1955
1956 #define I40E_PHY_TYPES_BITMASK (BIT_ULL(I40E_PHY_TYPE_SGMII) | \
1957                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_KX) | \
1958                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KX4) | \
1959                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_KR) | \
1960                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_KR4) | \
1961                                 BIT_ULL(I40E_PHY_TYPE_XAUI) | \
1962                                 BIT_ULL(I40E_PHY_TYPE_XFI) | \
1963                                 BIT_ULL(I40E_PHY_TYPE_SFI) | \
1964                                 BIT_ULL(I40E_PHY_TYPE_XLAUI) | \
1965                                 BIT_ULL(I40E_PHY_TYPE_XLPPI) | \
1966                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4_CU) | \
1967                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1_CU) | \
1968                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_AOC) | \
1969                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_AOC) | \
1970                                 BIT_ULL(I40E_PHY_TYPE_UNRECOGNIZED) | \
1971                                 BIT_ULL(I40E_PHY_TYPE_UNSUPPORTED) | \
1972                                 BIT_ULL(I40E_PHY_TYPE_100BASE_TX) | \
1973                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T) | \
1974                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_T) | \
1975                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SR) | \
1976                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_LR) | \
1977                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_SFPP_CU) | \
1978                                 BIT_ULL(I40E_PHY_TYPE_10GBASE_CR1) | \
1979                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_CR4) | \
1980                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_SR4) | \
1981                                 BIT_ULL(I40E_PHY_TYPE_40GBASE_LR4) | \
1982                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_SX) | \
1983                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_LX) | \
1984                                 BIT_ULL(I40E_PHY_TYPE_1000BASE_T_OPTICAL) | \
1985                                 BIT_ULL(I40E_PHY_TYPE_20GBASE_KR2) | \
1986                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_KR) | \
1987                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_CR) | \
1988                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_SR) | \
1989                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_LR) | \
1990                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_AOC) | \
1991                                 BIT_ULL(I40E_PHY_TYPE_25GBASE_ACC) | \
1992                                 BIT_ULL(I40E_PHY_TYPE_2_5GBASE_T) | \
1993                                 BIT_ULL(I40E_PHY_TYPE_5GBASE_T))
1994
1995 #define I40E_LINK_SPEED_2_5GB_SHIFT     0x0
1996 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1997 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1998 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1999 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
2000 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
2001 #define I40E_LINK_SPEED_25GB_SHIFT      0x6
2002 #define I40E_LINK_SPEED_5GB_SHIFT       0x7
2003
2004 enum i40e_aq_link_speed {
2005         I40E_LINK_SPEED_UNKNOWN = 0,
2006         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
2007         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
2008         I40E_LINK_SPEED_2_5GB   = (1 << I40E_LINK_SPEED_2_5GB_SHIFT),
2009         I40E_LINK_SPEED_5GB     = (1 << I40E_LINK_SPEED_5GB_SHIFT),
2010         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
2011         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
2012         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT),
2013         I40E_LINK_SPEED_25GB    = (1 << I40E_LINK_SPEED_25GB_SHIFT),
2014 };
2015
2016 struct i40e_aqc_module_desc {
2017         u8 oui[3];
2018         u8 reserved1;
2019         u8 part_number[16];
2020         u8 revision[4];
2021         u8 reserved2[8];
2022 };
2023
2024 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
2025
2026 struct i40e_aq_get_phy_abilities_resp {
2027         __le32  phy_type;       /* bitmap using the above enum for offsets */
2028         u8      link_speed;     /* bitmap using the above enum bit patterns */
2029         u8      abilities;
2030 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
2031 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
2032 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
2033 #define I40E_AQ_PHY_LINK_ENABLED        0x08
2034 #define I40E_AQ_PHY_AN_ENABLED          0x10
2035 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
2036 #define I40E_AQ_PHY_FEC_ABILITY_KR      0x40
2037 #define I40E_AQ_PHY_FEC_ABILITY_RS      0x80
2038         __le16  eee_capability;
2039 #define I40E_AQ_EEE_AUTO                0x0001
2040 #define I40E_AQ_EEE_100BASE_TX          0x0002
2041 #define I40E_AQ_EEE_1000BASE_T          0x0004
2042 #define I40E_AQ_EEE_10GBASE_T           0x0008
2043 #define I40E_AQ_EEE_1000BASE_KX         0x0010
2044 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
2045 #define I40E_AQ_EEE_10GBASE_KR          0x0040
2046 #define I40E_AQ_EEE_2_5GBASE_T          0x0100
2047 #define I40E_AQ_EEE_5GBASE_T            0x0200
2048         __le32  eeer_val;
2049         u8      d3_lpan;
2050 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
2051         u8      phy_type_ext;
2052 #define I40E_AQ_PHY_TYPE_EXT_25G_KR     0x01
2053 #define I40E_AQ_PHY_TYPE_EXT_25G_CR     0x02
2054 #define I40E_AQ_PHY_TYPE_EXT_25G_SR     0x04
2055 #define I40E_AQ_PHY_TYPE_EXT_25G_LR     0x08
2056 #define I40E_AQ_PHY_TYPE_EXT_25G_AOC    0x10
2057 #define I40E_AQ_PHY_TYPE_EXT_25G_ACC    0x20
2058 #define I40E_AQ_PHY_TYPE_EXT_2_5GBASE_T 0x40
2059 #define I40E_AQ_PHY_TYPE_EXT_5GBASE_T   0x80
2060         u8      fec_cfg_curr_mod_ext_info;
2061 #define I40E_AQ_ENABLE_FEC_KR           0x01
2062 #define I40E_AQ_ENABLE_FEC_RS           0x02
2063 #define I40E_AQ_REQUEST_FEC_KR          0x04
2064 #define I40E_AQ_REQUEST_FEC_RS          0x08
2065 #define I40E_AQ_ENABLE_FEC_AUTO         0x10
2066 #define I40E_AQ_FEC
2067 #define I40E_AQ_MODULE_TYPE_EXT_MASK    0xE0
2068 #define I40E_AQ_MODULE_TYPE_EXT_SHIFT   5
2069
2070         u8      ext_comp_code;
2071         u8      phy_id[4];
2072         u8      module_type[3];
2073         u8      qualified_module_count;
2074 #define I40E_AQ_PHY_MAX_QMS             16
2075         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
2076 };
2077
2078 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
2079
2080 /* Set PHY Config (direct 0x0601) */
2081 struct i40e_aq_set_phy_config { /* same bits as above in all */
2082         __le32  phy_type;
2083         u8      link_speed;
2084         u8      abilities;
2085 /* bits 0-2 use the values from get_phy_abilities_resp */
2086 #define I40E_AQ_PHY_ENABLE_LINK         0x08
2087 #define I40E_AQ_PHY_ENABLE_AN           0x10
2088 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
2089         __le16  eee_capability;
2090         __le32  eeer;
2091         u8      low_power_ctrl;
2092         u8      phy_type_ext;
2093         u8      fec_config;
2094 #define I40E_AQ_SET_FEC_ABILITY_KR      BIT(0)
2095 #define I40E_AQ_SET_FEC_ABILITY_RS      BIT(1)
2096 #define I40E_AQ_SET_FEC_REQUEST_KR      BIT(2)
2097 #define I40E_AQ_SET_FEC_REQUEST_RS      BIT(3)
2098 #define I40E_AQ_SET_FEC_AUTO            BIT(4)
2099 #define I40E_AQ_PHY_FEC_CONFIG_SHIFT    0x0
2100 #define I40E_AQ_PHY_FEC_CONFIG_MASK     (0x1F << I40E_AQ_PHY_FEC_CONFIG_SHIFT)
2101         u8      reserved;
2102 };
2103
2104 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
2105
2106 /* Set MAC Config command data structure (direct 0x0603) */
2107 struct i40e_aq_set_mac_config {
2108         __le16  max_frame_size;
2109         u8      params;
2110 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN                   0x04
2111 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK              0x78
2112 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT             3
2113 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE              0x0
2114 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX           0xF
2115 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX           0x9
2116 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX           0x8
2117 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX           0x7
2118 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX           0x6
2119 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX           0x5
2120 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX           0x4
2121 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX           0x3
2122 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX           0x2
2123 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX           0x1
2124 #define I40E_AQ_SET_MAC_CONFIG_DROP_BLOCKING_PACKET_EN  0x80
2125         u8      tx_timer_priority; /* bitmap */
2126         __le16  tx_timer_value;
2127         __le16  fc_refresh_threshold;
2128         u8      reserved[8];
2129 };
2130
2131 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
2132
2133 /* Restart Auto-Negotiation (direct 0x605) */
2134 struct i40e_aqc_set_link_restart_an {
2135         u8      command;
2136 #define I40E_AQ_PHY_RESTART_AN  0x02
2137 #define I40E_AQ_PHY_LINK_ENABLE 0x04
2138         u8      reserved[15];
2139 };
2140
2141 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
2142
2143 /* Get Link Status cmd & response data structure (direct 0x0607) */
2144 struct i40e_aqc_get_link_status {
2145         __le16  command_flags; /* only field set on command */
2146 #define I40E_AQ_LSE_MASK                0x3
2147 #define I40E_AQ_LSE_NOP                 0x0
2148 #define I40E_AQ_LSE_DISABLE             0x2
2149 #define I40E_AQ_LSE_ENABLE              0x3
2150 /* only response uses this flag */
2151 #define I40E_AQ_LSE_IS_ENABLED          0x1
2152         u8      phy_type;    /* i40e_aq_phy_type   */
2153         u8      link_speed;  /* i40e_aq_link_speed */
2154         u8      link_info;
2155 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
2156 #define I40E_AQ_LINK_UP_FUNCTION        0x01
2157 #define I40E_AQ_LINK_FAULT              0x02
2158 #define I40E_AQ_LINK_FAULT_TX           0x04
2159 #define I40E_AQ_LINK_FAULT_RX           0x08
2160 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
2161 #define I40E_AQ_LINK_UP_PORT            0x20
2162 #define I40E_AQ_MEDIA_AVAILABLE         0x40
2163 #define I40E_AQ_SIGNAL_DETECT           0x80
2164         u8      an_info;
2165 #define I40E_AQ_AN_COMPLETED            0x01
2166 #define I40E_AQ_LP_AN_ABILITY           0x02
2167 #define I40E_AQ_PD_FAULT                0x04
2168 #define I40E_AQ_FEC_EN                  0x08
2169 #define I40E_AQ_PHY_LOW_POWER           0x10
2170 #define I40E_AQ_LINK_PAUSE_TX           0x20
2171 #define I40E_AQ_LINK_PAUSE_RX           0x40
2172 #define I40E_AQ_QUALIFIED_MODULE        0x80
2173         u8      ext_info;
2174 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
2175 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
2176 #define I40E_AQ_LINK_TX_SHIFT           0x02
2177 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
2178 #define I40E_AQ_LINK_TX_ACTIVE          0x00
2179 #define I40E_AQ_LINK_TX_DRAINED         0x01
2180 #define I40E_AQ_LINK_TX_FLUSHED         0x03
2181 #define I40E_AQ_LINK_FORCED_40G         0x10
2182 /* 25G Error Codes */
2183 #define I40E_AQ_25G_NO_ERR              0X00
2184 #define I40E_AQ_25G_NOT_PRESENT         0X01
2185 #define I40E_AQ_25G_NVM_CRC_ERR         0X02
2186 #define I40E_AQ_25G_SBUS_UCODE_ERR      0X03
2187 #define I40E_AQ_25G_SERDES_UCODE_ERR    0X04
2188 #define I40E_AQ_25G_NIMB_UCODE_ERR      0X05
2189         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
2190 /* Since firmware API 1.7 loopback field keeps power class info as well */
2191 #define I40E_AQ_LOOPBACK_MASK           0x07
2192 #define I40E_AQ_PWR_CLASS_SHIFT_LB      6
2193 #define I40E_AQ_PWR_CLASS_MASK_LB       (0x03 << I40E_AQ_PWR_CLASS_SHIFT_LB)
2194         __le16  max_frame_size;
2195         u8      config;
2196 #define I40E_AQ_CONFIG_FEC_KR_ENA       0x01
2197 #define I40E_AQ_CONFIG_FEC_RS_ENA       0x02
2198 #define I40E_AQ_CONFIG_CRC_ENA          0x04
2199 #define I40E_AQ_CONFIG_PACING_MASK      0x78
2200         union {
2201                 struct {
2202                         u8      power_desc;
2203 #define I40E_AQ_LINK_POWER_CLASS_1      0x00
2204 #define I40E_AQ_LINK_POWER_CLASS_2      0x01
2205 #define I40E_AQ_LINK_POWER_CLASS_3      0x02
2206 #define I40E_AQ_LINK_POWER_CLASS_4      0x03
2207 #define I40E_AQ_PWR_CLASS_MASK          0x03
2208                         u8      reserved[4];
2209                 };
2210                 struct {
2211                         u8      link_type[4];
2212                         u8      link_type_ext;
2213                 };
2214         };
2215 };
2216
2217 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
2218
2219 /* Set event mask command (direct 0x613) */
2220 struct i40e_aqc_set_phy_int_mask {
2221         u8      reserved[8];
2222         __le16  event_mask;
2223 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
2224 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
2225 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
2226 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
2227 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
2228 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
2229 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
2230 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
2231 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
2232         u8      reserved1[6];
2233 };
2234
2235 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
2236
2237 /* Get Local AN advt register (direct 0x0614)
2238  * Set Local AN advt register (direct 0x0615)
2239  * Get Link Partner AN advt register (direct 0x0616)
2240  */
2241 struct i40e_aqc_an_advt_reg {
2242         __le32  local_an_reg0;
2243         __le16  local_an_reg1;
2244         u8      reserved[10];
2245 };
2246
2247 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
2248
2249 /* Set Loopback mode (0x0618) */
2250 struct i40e_aqc_set_lb_mode {
2251         __le16  lb_mode;
2252 #define I40E_AQ_LB_PHY_LOCAL    0x01
2253 #define I40E_AQ_LB_PHY_REMOTE   0x02
2254 #define I40E_AQ_LB_MAC_LOCAL    0x04
2255         u8      reserved[14];
2256 };
2257
2258 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
2259
2260 /* Set PHY Debug command (0x0622) */
2261 struct i40e_aqc_set_phy_debug {
2262         u8      command_flags;
2263 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
2264 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
2265 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
2266                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
2267 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
2268 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
2269 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
2270 /* Disable link manageability on a single port */
2271 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
2272 /* Disable link manageability on all ports needs both bits 4 and 5 */
2273 #define I40E_AQ_PHY_DEBUG_DISABLE_ALL_LINK_FW   0x20
2274         u8      reserved[15];
2275 };
2276
2277 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
2278
2279 enum i40e_aq_phy_reg_type {
2280         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
2281         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
2282         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
2283 };
2284
2285 #pragma pack(1)
2286 /* Run PHY Activity (0x0626) */
2287 struct i40e_aqc_run_phy_activity {
2288         u8      cmd_flags;
2289         __le16  activity_id;
2290 #define I40E_AQ_RUN_PHY_ACT_ID_USR_DFND                 0x10
2291         u8      reserved;
2292         union {
2293                 struct {
2294                         __le32  dnl_opcode;
2295 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_STAT_DUR 0x801a
2296 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_STAT     0x801b
2297 #define I40E_AQ_RUN_PHY_ACT_DNL_OPCODE_GET_EEE_DUR      0x1801b
2298                         __le32  data;
2299                         u8      reserved2[4];
2300                 } cmd;
2301                 struct {
2302                         __le32  cmd_status;
2303 #define I40E_AQ_RUN_PHY_ACT_CMD_STAT_SUCC               0x4
2304 #define I40E_AQ_RUN_PHY_ACT_CMD_STAT_MASK               0xFFFF
2305                         __le32  data0;
2306                         __le32  data1;
2307                 } resp;
2308         } params;
2309 };
2310 #pragma pack()
2311
2312 I40E_CHECK_CMD_LENGTH(i40e_aqc_run_phy_activity);
2313
2314 /* Set PHY Register command (0x0628) */
2315 /* Get PHY Register command (0x0629) */
2316 struct i40e_aqc_phy_register_access {
2317         u8      phy_interface;
2318 #define I40E_AQ_PHY_REG_ACCESS_INTERNAL 0
2319 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL 1
2320 #define I40E_AQ_PHY_REG_ACCESS_EXTERNAL_MODULE  2
2321         u8      dev_addres;
2322         u8      cmd_flags;
2323 #define I40E_AQ_PHY_REG_ACCESS_DONT_CHANGE_QSFP_PAGE    0x01
2324 #define I40E_AQ_PHY_REG_ACCESS_SET_MDIO_IF_NUMBER       0x02
2325 #define I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_SHIFT     2
2326 #define I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_MASK      (0x3 << \
2327                 I40E_AQ_PHY_REG_ACCESS_MDIO_IF_NUMBER_SHIFT)
2328         u8      reserved1;
2329         __le32  reg_address;
2330         __le32  reg_value;
2331         u8      reserved2[4];
2332 };
2333
2334 I40E_CHECK_CMD_LENGTH(i40e_aqc_phy_register_access);
2335
2336 /* NVM Read command (indirect 0x0701)
2337  * NVM Erase commands (direct 0x0702)
2338  * NVM Update commands (indirect 0x0703)
2339  */
2340 struct i40e_aqc_nvm_update {
2341         u8      command_flags;
2342 #define I40E_AQ_NVM_LAST_CMD                    0x01
2343 #define I40E_AQ_NVM_REARRANGE_TO_FLAT           0x20
2344 #define I40E_AQ_NVM_REARRANGE_TO_STRUCT         0x40
2345 #define I40E_AQ_NVM_FLASH_ONLY                  0x80
2346 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SHIFT    1
2347 #define I40E_AQ_NVM_PRESERVATION_FLAGS_MASK     0x03
2348 #define I40E_AQ_NVM_PRESERVATION_FLAGS_SELECTED 0x03
2349 #define I40E_AQ_NVM_PRESERVATION_FLAGS_ALL      0x01
2350         u8      module_pointer;
2351         __le16  length;
2352         __le32  offset;
2353         __le32  addr_high;
2354         __le32  addr_low;
2355 };
2356
2357 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
2358
2359 /* NVM Config Read (indirect 0x0704) */
2360 struct i40e_aqc_nvm_config_read {
2361         __le16  cmd_flags;
2362 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
2363 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
2364 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
2365         __le16  element_count;
2366         __le16  element_id;     /* Feature/field ID */
2367         __le16  element_id_msw; /* MSWord of field ID */
2368         __le32  address_high;
2369         __le32  address_low;
2370 };
2371
2372 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
2373
2374 /* NVM Config Write (indirect 0x0705) */
2375 struct i40e_aqc_nvm_config_write {
2376         __le16  cmd_flags;
2377         __le16  element_count;
2378         u8      reserved[4];
2379         __le32  address_high;
2380         __le32  address_low;
2381 };
2382
2383 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
2384
2385 /* Used for 0x0704 as well as for 0x0705 commands */
2386 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
2387 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK \
2388                                 (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
2389 #define I40E_AQ_ANVM_FEATURE            0
2390 #define I40E_AQ_ANVM_IMMEDIATE_FIELD    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
2391 struct i40e_aqc_nvm_config_data_feature {
2392         __le16 feature_id;
2393 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
2394 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
2395 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
2396         __le16 feature_options;
2397         __le16 feature_selection;
2398 };
2399
2400 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
2401
2402 struct i40e_aqc_nvm_config_data_immediate_field {
2403         __le32 field_id;
2404         __le32 field_value;
2405         __le16 field_options;
2406         __le16 reserved;
2407 };
2408
2409 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
2410
2411 /* OEM Post Update (indirect 0x0720)
2412  * no command data struct used
2413  */
2414 struct i40e_aqc_nvm_oem_post_update {
2415 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
2416         u8 sel_data;
2417         u8 reserved[7];
2418 };
2419
2420 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
2421
2422 struct i40e_aqc_nvm_oem_post_update_buffer {
2423         u8 str_len;
2424         u8 dev_addr;
2425         __le16 eeprom_addr;
2426         u8 data[36];
2427 };
2428
2429 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
2430
2431 /* Thermal Sensor (indirect 0x0721)
2432  *     read or set thermal sensor configs and values
2433  *     takes a sensor and command specific data buffer, not detailed here
2434  */
2435 struct i40e_aqc_thermal_sensor {
2436         u8 sensor_action;
2437 #define I40E_AQ_THERMAL_SENSOR_READ_CONFIG      0
2438 #define I40E_AQ_THERMAL_SENSOR_SET_CONFIG       1
2439 #define I40E_AQ_THERMAL_SENSOR_READ_TEMP        2
2440         u8 reserved[7];
2441         __le32  addr_high;
2442         __le32  addr_low;
2443 };
2444
2445 I40E_CHECK_CMD_LENGTH(i40e_aqc_thermal_sensor);
2446
2447 /* Send to PF command (indirect 0x0801) id is only used by PF
2448  * Send to VF command (indirect 0x0802) id is only used by PF
2449  * Send to Peer PF command (indirect 0x0803)
2450  */
2451 struct i40e_aqc_pf_vf_message {
2452         __le32  id;
2453         u8      reserved[4];
2454         __le32  addr_high;
2455         __le32  addr_low;
2456 };
2457
2458 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
2459
2460 /* Alternate structure */
2461
2462 /* Direct write (direct 0x0900)
2463  * Direct read (direct 0x0902)
2464  */
2465 struct i40e_aqc_alternate_write {
2466         __le32 address0;
2467         __le32 data0;
2468         __le32 address1;
2469         __le32 data1;
2470 };
2471
2472 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
2473
2474 /* Indirect write (indirect 0x0901)
2475  * Indirect read (indirect 0x0903)
2476  */
2477
2478 struct i40e_aqc_alternate_ind_write {
2479         __le32 address;
2480         __le32 length;
2481         __le32 addr_high;
2482         __le32 addr_low;
2483 };
2484
2485 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
2486
2487 /* Done alternate write (direct 0x0904)
2488  * uses i40e_aq_desc
2489  */
2490 struct i40e_aqc_alternate_write_done {
2491         __le16  cmd_flags;
2492 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
2493 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
2494 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
2495 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
2496         u8      reserved[14];
2497 };
2498
2499 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
2500
2501 /* Set OEM mode (direct 0x0905) */
2502 struct i40e_aqc_alternate_set_mode {
2503         __le32  mode;
2504 #define I40E_AQ_ALTERNATE_MODE_NONE     0
2505 #define I40E_AQ_ALTERNATE_MODE_OEM      1
2506         u8      reserved[12];
2507 };
2508
2509 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
2510
2511 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
2512
2513 /* async events 0x10xx */
2514
2515 /* Lan Queue Overflow Event (direct, 0x1001) */
2516 struct i40e_aqc_lan_overflow {
2517         __le32  prtdcb_rupto;
2518         __le32  otx_ctl;
2519         u8      reserved[8];
2520 };
2521
2522 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2523
2524 /* Get LLDP MIB (indirect 0x0A00) */
2525 struct i40e_aqc_lldp_get_mib {
2526         u8      type;
2527         u8      reserved1;
2528 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2529 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2530 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2531 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2532 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2533 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2534 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2535 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2536 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2537 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2538 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2539         __le16  local_len;
2540         __le16  remote_len;
2541         u8      reserved2[2];
2542         __le32  addr_high;
2543         __le32  addr_low;
2544 };
2545
2546 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2547
2548 /* Configure LLDP MIB Change Event (direct 0x0A01)
2549  * also used for the event (with type in the command field)
2550  */
2551 struct i40e_aqc_lldp_update_mib {
2552         u8      command;
2553 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2554 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2555         u8      reserved[7];
2556         __le32  addr_high;
2557         __le32  addr_low;
2558 };
2559
2560 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2561
2562 /* Add LLDP TLV (indirect 0x0A02)
2563  * Delete LLDP TLV (indirect 0x0A04)
2564  */
2565 struct i40e_aqc_lldp_add_tlv {
2566         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2567         u8      reserved1[1];
2568         __le16  len;
2569         u8      reserved2[4];
2570         __le32  addr_high;
2571         __le32  addr_low;
2572 };
2573
2574 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2575
2576 /* Update LLDP TLV (indirect 0x0A03) */
2577 struct i40e_aqc_lldp_update_tlv {
2578         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2579         u8      reserved;
2580         __le16  old_len;
2581         __le16  new_offset;
2582         __le16  new_len;
2583         __le32  addr_high;
2584         __le32  addr_low;
2585 };
2586
2587 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2588
2589 /* Stop LLDP (direct 0x0A05) */
2590 struct i40e_aqc_lldp_stop {
2591         u8      command;
2592 #define I40E_AQ_LLDP_AGENT_STOP                 0x0
2593 #define I40E_AQ_LLDP_AGENT_SHUTDOWN             0x1
2594 #define I40E_AQ_LLDP_AGENT_STOP_PERSIST         0x2
2595         u8      reserved[15];
2596 };
2597
2598 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2599
2600 /* Start LLDP (direct 0x0A06) */
2601
2602 struct i40e_aqc_lldp_start {
2603         u8      command;
2604 #define I40E_AQ_LLDP_AGENT_START                0x1
2605 #define I40E_AQ_LLDP_AGENT_START_PERSIST        0x2
2606         u8      reserved[15];
2607 };
2608
2609 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2610
2611 /* Set DCB (direct 0x0303) */
2612 struct i40e_aqc_set_dcb_parameters {
2613         u8 command;
2614 #define I40E_AQ_DCB_SET_AGENT   0x1
2615 #define I40E_DCB_VALID          0x1
2616         u8 valid_flags;
2617         u8 reserved[14];
2618 };
2619
2620 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_dcb_parameters);
2621
2622 /* Get CEE DCBX Oper Config (0x0A07)
2623  * uses the generic descriptor struct
2624  * returns below as indirect response
2625  */
2626
2627 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2628 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2629 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2630 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2631 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2632 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2633
2634 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2635 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2636 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2637 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2638 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2639 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2640 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2641 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2642 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2643 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2644 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2645 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2646
2647 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2648  * word boundary layout issues, which the Linux compilers silently deal
2649  * with by adding padding, making the actual struct larger than designed.
2650  * However, the FW compiler for the NIC is less lenient and complains
2651  * about the struct.  Hence, the struct defined here has an extra byte in
2652  * fields reserved3 and reserved4 to directly acknowledge that padding,
2653  * and the new length is used in the length check macro.
2654  */
2655 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2656         u8      reserved1;
2657         u8      oper_num_tc;
2658         u8      oper_prio_tc[4];
2659         u8      reserved2;
2660         u8      oper_tc_bw[8];
2661         u8      oper_pfc_en;
2662         u8      reserved3[2];
2663         __le16  oper_app_prio;
2664         u8      reserved4[2];
2665         __le16  tlv_status;
2666 };
2667
2668 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2669
2670 struct i40e_aqc_get_cee_dcb_cfg_resp {
2671         u8      oper_num_tc;
2672         u8      oper_prio_tc[4];
2673         u8      oper_tc_bw[8];
2674         u8      oper_pfc_en;
2675         __le16  oper_app_prio;
2676         __le32  tlv_status;
2677         u8      reserved[12];
2678 };
2679
2680 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2681
2682 /*      Set Local LLDP MIB (indirect 0x0A08)
2683  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2684  */
2685 struct i40e_aqc_lldp_set_local_mib {
2686 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2687 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2688                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2689 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2690 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2691 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2692                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2693 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2694         u8      type;
2695         u8      reserved0;
2696         __le16  length;
2697         u8      reserved1[4];
2698         __le32  address_high;
2699         __le32  address_low;
2700 };
2701
2702 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2703
2704 struct i40e_aqc_lldp_set_local_mib_resp {
2705 #define SET_LOCAL_MIB_RESP_EVENT_TRIGGERED_MASK      0x01
2706         u8  status;
2707         u8  reserved[15];
2708 };
2709
2710 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_lldp_set_local_mib_resp);
2711
2712 /*      Stop/Start LLDP Agent (direct 0x0A09)
2713  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2714  */
2715 struct i40e_aqc_lldp_stop_start_specific_agent {
2716 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2717 #define I40E_AQC_START_SPECIFIC_AGENT_MASK \
2718                                 (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2719         u8      command;
2720         u8      reserved[15];
2721 };
2722
2723 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2724
2725 /* Restore LLDP Agent factory settings (direct 0x0A0A) */
2726 struct i40e_aqc_lldp_restore {
2727         u8      command;
2728 #define I40E_AQ_LLDP_AGENT_RESTORE_NOT          0x0
2729 #define I40E_AQ_LLDP_AGENT_RESTORE              0x1
2730         u8      reserved[15];
2731 };
2732
2733 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_restore);
2734
2735 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2736 struct i40e_aqc_add_udp_tunnel {
2737         __le16  udp_port;
2738         u8      reserved0[3];
2739         u8      protocol_type;
2740 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2741 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2742 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2743 #define I40E_AQC_TUNNEL_TYPE_VXLAN_GPE  0x11
2744         u8      reserved1[10];
2745 };
2746
2747 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2748
2749 struct i40e_aqc_add_udp_tunnel_completion {
2750         __le16  udp_port;
2751         u8      filter_entry_index;
2752         u8      multiple_pfs;
2753 #define I40E_AQC_SINGLE_PF              0x0
2754 #define I40E_AQC_MULTIPLE_PFS           0x1
2755         u8      total_filters;
2756         u8      reserved[11];
2757 };
2758
2759 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2760
2761 /* remove UDP Tunnel command (0x0B01) */
2762 struct i40e_aqc_remove_udp_tunnel {
2763         u8      reserved[2];
2764         u8      index; /* 0 to 15 */
2765         u8      reserved2[13];
2766 };
2767
2768 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2769
2770 struct i40e_aqc_del_udp_tunnel_completion {
2771         __le16  udp_port;
2772         u8      index; /* 0 to 15 */
2773         u8      multiple_pfs;
2774         u8      total_filters_used;
2775         u8      reserved1[11];
2776 };
2777
2778 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2779
2780 struct i40e_aqc_get_set_rss_key {
2781 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2782 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2783 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2784                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2785         __le16  vsi_id;
2786         u8      reserved[6];
2787         __le32  addr_high;
2788         __le32  addr_low;
2789 };
2790
2791 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2792
2793 struct i40e_aqc_get_set_rss_key_data {
2794         u8 standard_rss_key[0x28];
2795         u8 extended_hash_key[0xc];
2796 };
2797
2798 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2799
2800 struct  i40e_aqc_get_set_rss_lut {
2801 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2802 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2803 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2804                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2805         __le16  vsi_id;
2806 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2807 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2808                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2809
2810 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2811 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2812         __le16  flags;
2813         u8      reserved[4];
2814         __le32  addr_high;
2815         __le32  addr_low;
2816 };
2817
2818 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2819
2820 /* tunnel key structure 0x0B10 */
2821
2822 struct i40e_aqc_tunnel_key_structure {
2823         u8      key1_off;
2824         u8      key2_off;
2825         u8      key1_len;  /* 0 to 15 */
2826         u8      key2_len;  /* 0 to 15 */
2827         u8      flags;
2828 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2829 /* response flags */
2830 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2831 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2832 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2833         u8      network_key_index;
2834 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2835 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2836 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2837 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2838         u8      reserved[10];
2839 };
2840
2841 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2842
2843 /* OEM mode commands (direct 0xFE0x) */
2844 struct i40e_aqc_oem_param_change {
2845         __le32  param_type;
2846 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2847 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2848 #define I40E_AQ_OEM_PARAM_MAC           2
2849         __le32  param_value1;
2850         __le16  param_value2;
2851         u8      reserved[6];
2852 };
2853
2854 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2855
2856 struct i40e_aqc_oem_state_change {
2857         __le32  state;
2858 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2859 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2860         u8      reserved[12];
2861 };
2862
2863 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2864
2865 /* Initialize OCSD (0xFE02, direct) */
2866 struct i40e_aqc_opc_oem_ocsd_initialize {
2867         u8 type_status;
2868         u8 reserved1[3];
2869         __le32 ocsd_memory_block_addr_high;
2870         __le32 ocsd_memory_block_addr_low;
2871         __le32 requested_update_interval;
2872 };
2873
2874 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2875
2876 /* Initialize OCBB  (0xFE03, direct) */
2877 struct i40e_aqc_opc_oem_ocbb_initialize {
2878         u8 type_status;
2879         u8 reserved1[3];
2880         __le32 ocbb_memory_block_addr_high;
2881         __le32 ocbb_memory_block_addr_low;
2882         u8 reserved2[4];
2883 };
2884
2885 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2886
2887 /* debug commands */
2888
2889 /* get device id (0xFF00) uses the generic structure */
2890
2891 /* set test more (0xFF01, internal) */
2892
2893 struct i40e_acq_set_test_mode {
2894         u8      mode;
2895 #define I40E_AQ_TEST_PARTIAL    0
2896 #define I40E_AQ_TEST_FULL       1
2897 #define I40E_AQ_TEST_NVM        2
2898         u8      reserved[3];
2899         u8      command;
2900 #define I40E_AQ_TEST_OPEN       0
2901 #define I40E_AQ_TEST_CLOSE      1
2902 #define I40E_AQ_TEST_INC        2
2903         u8      reserved2[3];
2904         __le32  address_high;
2905         __le32  address_low;
2906 };
2907
2908 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2909
2910 /* Debug Read Register command (0xFF03)
2911  * Debug Write Register command (0xFF04)
2912  */
2913 struct i40e_aqc_debug_reg_read_write {
2914         __le32 reserved;
2915         __le32 address;
2916         __le32 value_high;
2917         __le32 value_low;
2918 };
2919
2920 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2921
2922 /* Scatter/gather Reg Read  (indirect 0xFF05)
2923  * Scatter/gather Reg Write (indirect 0xFF06)
2924  */
2925
2926 /* i40e_aq_desc is used for the command */
2927 struct i40e_aqc_debug_reg_sg_element_data {
2928         __le32 address;
2929         __le32 value;
2930 };
2931
2932 /* Debug Modify register (direct 0xFF07) */
2933 struct i40e_aqc_debug_modify_reg {
2934         __le32 address;
2935         __le32 value;
2936         __le32 clear_mask;
2937         __le32 set_mask;
2938 };
2939
2940 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2941
2942 /* dump internal data (0xFF08, indirect) */
2943
2944 #define I40E_AQ_CLUSTER_ID_AUX          0
2945 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2946 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2947 #define I40E_AQ_CLUSTER_ID_HMC          3
2948 #define I40E_AQ_CLUSTER_ID_MAC0         4
2949 #define I40E_AQ_CLUSTER_ID_MAC1         5
2950 #define I40E_AQ_CLUSTER_ID_MAC2         6
2951 #define I40E_AQ_CLUSTER_ID_MAC3         7
2952 #define I40E_AQ_CLUSTER_ID_DCB          8
2953 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2954 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2955 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2956
2957 struct i40e_aqc_debug_dump_internals {
2958         u8      cluster_id;
2959         u8      table_id;
2960         __le16  data_size;
2961         __le32  idx;
2962         __le32  address_high;
2963         __le32  address_low;
2964 };
2965
2966 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2967
2968 struct i40e_aqc_debug_modify_internals {
2969         u8      cluster_id;
2970         u8      cluster_specific_params[7];
2971         __le32  address_high;
2972         __le32  address_low;
2973 };
2974
2975 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2976
2977 #endif /* _I40E_ADMINQ_CMD_H_ */