drivers/net/i40e/base/i40e_adminq_cmd.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2013 - 2015, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _I40E_ADMINQ_CMD_H_
  35 #define _I40E_ADMINQ_CMD_H_
  36
  37 /* This header file defines the i40e Admin Queue commands and is shared between
  38  * i40e Firmware and Software.
  39  *
  40  * This file needs to comply with the Linux Kernel coding style.
  41  */
  42
  43 #define I40E_FW_API_VERSION_MAJOR       0x0001
  44 #define I40E_FW_API_VERSION_MINOR       0x0004
  45
  46 struct i40e_aq_desc {
  47         __le16 flags;
  48         __le16 opcode;
  49         __le16 datalen;
  50         __le16 retval;
  51         __le32 cookie_high;
  52         __le32 cookie_low;
  53         union {
  54                 struct {
  55                         __le32 param0;
  56                         __le32 param1;
  57                         __le32 param2;
  58                         __le32 param3;
  59                 } internal;
  60                 struct {
  61                         __le32 param0;
  62                         __le32 param1;
  63                         __le32 addr_high;
  64                         __le32 addr_low;
  65                 } external;
  66                 u8 raw[16];
  67         } params;
  68 };
  69
  70 /* Flags sub-structure
  71  * |0  |1  |2  |3  |4  |5  |6  |7  |8  |9  |10 |11 |12 |13 |14 |15 |
  72  * |DD |CMP|ERR|VFE| * *  RESERVED * * |LB |RD |VFC|BUF|SI |EI |FE |
  73  */
  74
  75 /* command flags and offsets*/
  76 #define I40E_AQ_FLAG_DD_SHIFT   0
  77 #define I40E_AQ_FLAG_CMP_SHIFT  1
  78 #define I40E_AQ_FLAG_ERR_SHIFT  2
  79 #define I40E_AQ_FLAG_VFE_SHIFT  3
  80 #define I40E_AQ_FLAG_LB_SHIFT   9
  81 #define I40E_AQ_FLAG_RD_SHIFT   10
  82 #define I40E_AQ_FLAG_VFC_SHIFT  11
  83 #define I40E_AQ_FLAG_BUF_SHIFT  12
  84 #define I40E_AQ_FLAG_SI_SHIFT   13
  85 #define I40E_AQ_FLAG_EI_SHIFT   14
  86 #define I40E_AQ_FLAG_FE_SHIFT   15
  87
  88 #define I40E_AQ_FLAG_DD         (1 << I40E_AQ_FLAG_DD_SHIFT)  /* 0x1    */
  89 #define I40E_AQ_FLAG_CMP        (1 << I40E_AQ_FLAG_CMP_SHIFT) /* 0x2    */
  90 #define I40E_AQ_FLAG_ERR        (1 << I40E_AQ_FLAG_ERR_SHIFT) /* 0x4    */
  91 #define I40E_AQ_FLAG_VFE        (1 << I40E_AQ_FLAG_VFE_SHIFT) /* 0x8    */
  92 #define I40E_AQ_FLAG_LB         (1 << I40E_AQ_FLAG_LB_SHIFT)  /* 0x200  */
  93 #define I40E_AQ_FLAG_RD         (1 << I40E_AQ_FLAG_RD_SHIFT)  /* 0x400  */
  94 #define I40E_AQ_FLAG_VFC        (1 << I40E_AQ_FLAG_VFC_SHIFT) /* 0x800  */
  95 #define I40E_AQ_FLAG_BUF        (1 << I40E_AQ_FLAG_BUF_SHIFT) /* 0x1000 */
  96 #define I40E_AQ_FLAG_SI         (1 << I40E_AQ_FLAG_SI_SHIFT)  /* 0x2000 */
  97 #define I40E_AQ_FLAG_EI         (1 << I40E_AQ_FLAG_EI_SHIFT)  /* 0x4000 */
  98 #define I40E_AQ_FLAG_FE         (1 << I40E_AQ_FLAG_FE_SHIFT)  /* 0x8000 */
  99
 100 /* error codes */
 101 enum i40e_admin_queue_err {
 102         I40E_AQ_RC_OK           = 0,  /* success */
 103         I40E_AQ_RC_EPERM        = 1,  /* Operation not permitted */
 104         I40E_AQ_RC_ENOENT       = 2,  /* No such element */
 105         I40E_AQ_RC_ESRCH        = 3,  /* Bad opcode */
 106         I40E_AQ_RC_EINTR        = 4,  /* operation interrupted */
 107         I40E_AQ_RC_EIO          = 5,  /* I/O error */
 108         I40E_AQ_RC_ENXIO        = 6,  /* No such resource */
 109         I40E_AQ_RC_E2BIG        = 7,  /* Arg too long */
 110         I40E_AQ_RC_EAGAIN       = 8,  /* Try again */
 111         I40E_AQ_RC_ENOMEM       = 9,  /* Out of memory */
 112         I40E_AQ_RC_EACCES       = 10, /* Permission denied */
 113         I40E_AQ_RC_EFAULT       = 11, /* Bad address */
 114         I40E_AQ_RC_EBUSY        = 12, /* Device or resource busy */
 115         I40E_AQ_RC_EEXIST       = 13, /* object already exists */
 116         I40E_AQ_RC_EINVAL       = 14, /* Invalid argument */
 117         I40E_AQ_RC_ENOTTY       = 15, /* Not a typewriter */
 118         I40E_AQ_RC_ENOSPC       = 16, /* No space left or alloc failure */
 119         I40E_AQ_RC_ENOSYS       = 17, /* Function not implemented */
 120         I40E_AQ_RC_ERANGE       = 18, /* Parameter out of range */
 121         I40E_AQ_RC_EFLUSHED     = 19, /* Cmd flushed due to prev cmd error */
 122         I40E_AQ_RC_BAD_ADDR     = 20, /* Descriptor contains a bad pointer */
 123         I40E_AQ_RC_EMODE        = 21, /* Op not allowed in current dev mode */
 124         I40E_AQ_RC_EFBIG        = 22, /* File too large */
 125 };
 126
 127 /* Admin Queue command opcodes */
 128 enum i40e_admin_queue_opc {
 129         /* aq commands */
 130         i40e_aqc_opc_get_version        = 0x0001,
 131         i40e_aqc_opc_driver_version     = 0x0002,
 132         i40e_aqc_opc_queue_shutdown     = 0x0003,
 133         i40e_aqc_opc_set_pf_context     = 0x0004,
 134
 135         /* resource ownership */
 136         i40e_aqc_opc_request_resource   = 0x0008,
 137         i40e_aqc_opc_release_resource   = 0x0009,
 138
 139         i40e_aqc_opc_list_func_capabilities     = 0x000A,
 140         i40e_aqc_opc_list_dev_capabilities      = 0x000B,
 141
 142         /* LAA */
 143         i40e_aqc_opc_mac_address_read   = 0x0107,
 144         i40e_aqc_opc_mac_address_write  = 0x0108,
 145
 146         /* PXE */
 147         i40e_aqc_opc_clear_pxe_mode     = 0x0110,
 148
 149         /* internal switch commands */
 150         i40e_aqc_opc_get_switch_config          = 0x0200,
 151         i40e_aqc_opc_add_statistics             = 0x0201,
 152         i40e_aqc_opc_remove_statistics          = 0x0202,
 153         i40e_aqc_opc_set_port_parameters        = 0x0203,
 154         i40e_aqc_opc_get_switch_resource_alloc  = 0x0204,
 155
 156         i40e_aqc_opc_add_vsi                    = 0x0210,
 157         i40e_aqc_opc_update_vsi_parameters      = 0x0211,
 158         i40e_aqc_opc_get_vsi_parameters         = 0x0212,
 159
 160         i40e_aqc_opc_add_pv                     = 0x0220,
 161         i40e_aqc_opc_update_pv_parameters       = 0x0221,
 162         i40e_aqc_opc_get_pv_parameters          = 0x0222,
 163
 164         i40e_aqc_opc_add_veb                    = 0x0230,
 165         i40e_aqc_opc_update_veb_parameters      = 0x0231,
 166         i40e_aqc_opc_get_veb_parameters         = 0x0232,
 167
 168         i40e_aqc_opc_delete_element             = 0x0243,
 169
 170         i40e_aqc_opc_add_macvlan                = 0x0250,
 171         i40e_aqc_opc_remove_macvlan             = 0x0251,
 172         i40e_aqc_opc_add_vlan                   = 0x0252,
 173         i40e_aqc_opc_remove_vlan                = 0x0253,
 174         i40e_aqc_opc_set_vsi_promiscuous_modes  = 0x0254,
 175         i40e_aqc_opc_add_tag                    = 0x0255,
 176         i40e_aqc_opc_remove_tag                 = 0x0256,
 177         i40e_aqc_opc_add_multicast_etag         = 0x0257,
 178         i40e_aqc_opc_remove_multicast_etag      = 0x0258,
 179         i40e_aqc_opc_update_tag                 = 0x0259,
 180         i40e_aqc_opc_add_control_packet_filter  = 0x025A,
 181         i40e_aqc_opc_remove_control_packet_filter       = 0x025B,
 182         i40e_aqc_opc_add_cloud_filters          = 0x025C,
 183         i40e_aqc_opc_remove_cloud_filters       = 0x025D,
 184
 185         i40e_aqc_opc_add_mirror_rule    = 0x0260,
 186         i40e_aqc_opc_delete_mirror_rule = 0x0261,
 187
 188         /* DCB commands */
 189         i40e_aqc_opc_dcb_ignore_pfc     = 0x0301,
 190         i40e_aqc_opc_dcb_updated        = 0x0302,
 191
 192         /* TX scheduler */
 193         i40e_aqc_opc_configure_vsi_bw_limit             = 0x0400,
 194         i40e_aqc_opc_configure_vsi_ets_sla_bw_limit     = 0x0406,
 195         i40e_aqc_opc_configure_vsi_tc_bw                = 0x0407,
 196         i40e_aqc_opc_query_vsi_bw_config                = 0x0408,
 197         i40e_aqc_opc_query_vsi_ets_sla_config           = 0x040A,
 198         i40e_aqc_opc_configure_switching_comp_bw_limit  = 0x0410,
 199
 200         i40e_aqc_opc_enable_switching_comp_ets                  = 0x0413,
 201         i40e_aqc_opc_modify_switching_comp_ets                  = 0x0414,
 202         i40e_aqc_opc_disable_switching_comp_ets                 = 0x0415,
 203         i40e_aqc_opc_configure_switching_comp_ets_bw_limit      = 0x0416,
 204         i40e_aqc_opc_configure_switching_comp_bw_config         = 0x0417,
 205         i40e_aqc_opc_query_switching_comp_ets_config            = 0x0418,
 206         i40e_aqc_opc_query_port_ets_config                      = 0x0419,
 207         i40e_aqc_opc_query_switching_comp_bw_config             = 0x041A,
 208         i40e_aqc_opc_suspend_port_tx                            = 0x041B,
 209         i40e_aqc_opc_resume_port_tx                             = 0x041C,
 210         i40e_aqc_opc_configure_partition_bw                     = 0x041D,
 211
 212         /* hmc */
 213         i40e_aqc_opc_query_hmc_resource_profile = 0x0500,
 214         i40e_aqc_opc_set_hmc_resource_profile   = 0x0501,
 215
 216         /* phy commands*/
 217         i40e_aqc_opc_get_phy_abilities          = 0x0600,
 218         i40e_aqc_opc_set_phy_config             = 0x0601,
 219         i40e_aqc_opc_set_mac_config             = 0x0603,
 220         i40e_aqc_opc_set_link_restart_an        = 0x0605,
 221         i40e_aqc_opc_get_link_status            = 0x0607,
 222         i40e_aqc_opc_set_phy_int_mask           = 0x0613,
 223         i40e_aqc_opc_get_local_advt_reg         = 0x0614,
 224         i40e_aqc_opc_set_local_advt_reg         = 0x0615,
 225         i40e_aqc_opc_get_partner_advt           = 0x0616,
 226         i40e_aqc_opc_set_lb_modes               = 0x0618,
 227         i40e_aqc_opc_get_phy_wol_caps           = 0x0621,
 228         i40e_aqc_opc_set_phy_debug              = 0x0622,
 229         i40e_aqc_opc_upload_ext_phy_fm          = 0x0625,
 230
 231         /* NVM commands */
 232         i40e_aqc_opc_nvm_read                   = 0x0701,
 233         i40e_aqc_opc_nvm_erase                  = 0x0702,
 234         i40e_aqc_opc_nvm_update                 = 0x0703,
 235         i40e_aqc_opc_nvm_config_read            = 0x0704,
 236         i40e_aqc_opc_nvm_config_write           = 0x0705,
 237         i40e_aqc_opc_oem_post_update            = 0x0720,
 238
 239         /* virtualization commands */
 240         i40e_aqc_opc_send_msg_to_pf             = 0x0801,
 241         i40e_aqc_opc_send_msg_to_vf             = 0x0802,
 242         i40e_aqc_opc_send_msg_to_peer           = 0x0803,
 243
 244         /* alternate structure */
 245         i40e_aqc_opc_alternate_write            = 0x0900,
 246         i40e_aqc_opc_alternate_write_indirect   = 0x0901,
 247         i40e_aqc_opc_alternate_read             = 0x0902,
 248         i40e_aqc_opc_alternate_read_indirect    = 0x0903,
 249         i40e_aqc_opc_alternate_write_done       = 0x0904,
 250         i40e_aqc_opc_alternate_set_mode         = 0x0905,
 251         i40e_aqc_opc_alternate_clear_port       = 0x0906,
 252
 253         /* LLDP commands */
 254         i40e_aqc_opc_lldp_get_mib       = 0x0A00,
 255         i40e_aqc_opc_lldp_update_mib    = 0x0A01,
 256         i40e_aqc_opc_lldp_add_tlv       = 0x0A02,
 257         i40e_aqc_opc_lldp_update_tlv    = 0x0A03,
 258         i40e_aqc_opc_lldp_delete_tlv    = 0x0A04,
 259         i40e_aqc_opc_lldp_stop          = 0x0A05,
 260         i40e_aqc_opc_lldp_start         = 0x0A06,
 261         i40e_aqc_opc_get_cee_dcb_cfg    = 0x0A07,
 262         i40e_aqc_opc_lldp_set_local_mib = 0x0A08,
 263         i40e_aqc_opc_lldp_stop_start_spec_agent = 0x0A09,
 264
 265         /* Tunnel commands */
 266         i40e_aqc_opc_add_udp_tunnel     = 0x0B00,
 267         i40e_aqc_opc_del_udp_tunnel     = 0x0B01,
 268 #ifdef X722_SUPPORT
 269         i40e_aqc_opc_set_rss_key        = 0x0B02,
 270         i40e_aqc_opc_set_rss_lut        = 0x0B03,
 271         i40e_aqc_opc_get_rss_key        = 0x0B04,
 272         i40e_aqc_opc_get_rss_lut        = 0x0B05,
 273 #endif
 274
 275         /* Proxy commands */
 276         i40e_aqc_opc_set_proxy_config   = 0x0104,
 277         i40e_aqc_opc_set_ns_proxy_table_entry   = 0x0105,
 278
 279         /* Async Events */
 280         i40e_aqc_opc_event_lan_overflow         = 0x1001,
 281
 282         /* OEM commands */
 283         i40e_aqc_opc_oem_parameter_change       = 0xFE00,
 284         i40e_aqc_opc_oem_device_status_change   = 0xFE01,
 285         i40e_aqc_opc_oem_ocsd_initialize        = 0xFE02,
 286         i40e_aqc_opc_oem_ocbb_initialize        = 0xFE03,
 287
 288         /* debug commands */
 289         i40e_aqc_opc_debug_read_reg             = 0xFF03,
 290         i40e_aqc_opc_debug_write_reg            = 0xFF04,
 291         i40e_aqc_opc_debug_modify_reg           = 0xFF07,
 292         i40e_aqc_opc_debug_dump_internals       = 0xFF08,
 293 };
 294
 295 /* command structures and indirect data structures */
 296
 297 /* Structure naming conventions:
 298  * - no suffix for direct command descriptor structures
 299  * - _data for indirect sent data
 300  * - _resp for indirect return data (data which is both will use _data)
 301  * - _completion for direct return data
 302  * - _element_ for repeated elements (may also be _data or _resp)
 303  *
 304  * Command structures are expected to overlay the params.raw member of the basic
 305  * descriptor, and as such cannot exceed 16 bytes in length.
 306  */
 307
 308 /* This macro is used to generate a compilation error if a structure
 309  * is not exactly the correct length. It gives a divide by zero error if the
 310  * structure is not of the correct size, otherwise it creates an enum that is
 311  * never used.
 312  */
 313 #define I40E_CHECK_STRUCT_LEN(n, X) enum i40e_static_assert_enum_##X \
 314         { i40e_static_assert_##X = (n)/((sizeof(struct X) == (n)) ? 1 : 0) }
 315
 316 /* This macro is used extensively to ensure that command structures are 16
 317  * bytes in length as they have to map to the raw array of that size.
 318  */
 319 #define I40E_CHECK_CMD_LENGTH(X)        I40E_CHECK_STRUCT_LEN(16, X)
 320
 321 /* internal (0x00XX) commands */
 322
 323 /* Get version (direct 0x0001) */
 324 struct i40e_aqc_get_version {
 325         __le32 rom_ver;
 326         __le32 fw_build;
 327         __le16 fw_major;
 328         __le16 fw_minor;
 329         __le16 api_major;
 330         __le16 api_minor;
 331 };
 332
 333 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_version);
 334
 335 /* Send driver version (indirect 0x0002) */
 336 struct i40e_aqc_driver_version {
 337         u8      driver_major_ver;
 338         u8      driver_minor_ver;
 339         u8      driver_build_ver;
 340         u8      driver_subbuild_ver;
 341         u8      reserved[4];
 342         __le32  address_high;
 343         __le32  address_low;
 344 };
 345
 346 I40E_CHECK_CMD_LENGTH(i40e_aqc_driver_version);
 347
 348 /* Queue Shutdown (direct 0x0003) */
 349 struct i40e_aqc_queue_shutdown {
 350         __le32  driver_unloading;
 351 #define I40E_AQ_DRIVER_UNLOADING        0x1
 352         u8      reserved[12];
 353 };
 354
 355 I40E_CHECK_CMD_LENGTH(i40e_aqc_queue_shutdown);
 356
 357 /* Set PF context (0x0004, direct) */
 358 struct i40e_aqc_set_pf_context {
 359         u8      pf_id;
 360         u8      reserved[15];
 361 };
 362
 363 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_pf_context);
 364
 365 /* Request resource ownership (direct 0x0008)
 366  * Release resource ownership (direct 0x0009)
 367  */
 368 #define I40E_AQ_RESOURCE_NVM                    1
 369 #define I40E_AQ_RESOURCE_SDP                    2
 370 #define I40E_AQ_RESOURCE_ACCESS_READ            1
 371 #define I40E_AQ_RESOURCE_ACCESS_WRITE           2
 372 #define I40E_AQ_RESOURCE_NVM_READ_TIMEOUT       3000
 373 #define I40E_AQ_RESOURCE_NVM_WRITE_TIMEOUT      180000
 374
 375 struct i40e_aqc_request_resource {
 376         __le16  resource_id;
 377         __le16  access_type;
 378         __le32  timeout;
 379         __le32  resource_number;
 380         u8      reserved[4];
 381 };
 382
 383 I40E_CHECK_CMD_LENGTH(i40e_aqc_request_resource);
 384
 385 /* Get function capabilities (indirect 0x000A)
 386  * Get device capabilities (indirect 0x000B)
 387  */
 388 struct i40e_aqc_list_capabilites {
 389         u8 command_flags;
 390 #define I40E_AQ_LIST_CAP_PF_INDEX_EN    1
 391         u8 pf_index;
 392         u8 reserved[2];
 393         __le32 count;
 394         __le32 addr_high;
 395         __le32 addr_low;
 396 };
 397
 398 I40E_CHECK_CMD_LENGTH(i40e_aqc_list_capabilites);
 399
 400 struct i40e_aqc_list_capabilities_element_resp {
 401         __le16  id;
 402         u8      major_rev;
 403         u8      minor_rev;
 404         __le32  number;
 405         __le32  logical_id;
 406         __le32  phys_id;
 407         u8      reserved[16];
 408 };
 409
 410 /* list of caps */
 411
 412 #define I40E_AQ_CAP_ID_SWITCH_MODE      0x0001
 413 #define I40E_AQ_CAP_ID_MNG_MODE         0x0002
 414 #define I40E_AQ_CAP_ID_NPAR_ACTIVE      0x0003
 415 #define I40E_AQ_CAP_ID_OS2BMC_CAP       0x0004
 416 #define I40E_AQ_CAP_ID_FUNCTIONS_VALID  0x0005
 417 #define I40E_AQ_CAP_ID_ALTERNATE_RAM    0x0006
 418 #define I40E_AQ_CAP_ID_SRIOV            0x0012
 419 #define I40E_AQ_CAP_ID_VF               0x0013
 420 #define I40E_AQ_CAP_ID_VMDQ             0x0014
 421 #define I40E_AQ_CAP_ID_8021QBG          0x0015
 422 #define I40E_AQ_CAP_ID_8021QBR          0x0016
 423 #define I40E_AQ_CAP_ID_VSI              0x0017
 424 #define I40E_AQ_CAP_ID_DCB              0x0018
 425 #define I40E_AQ_CAP_ID_FCOE             0x0021
 426 #define I40E_AQ_CAP_ID_ISCSI            0x0022
 427 #define I40E_AQ_CAP_ID_RSS              0x0040
 428 #define I40E_AQ_CAP_ID_RXQ              0x0041
 429 #define I40E_AQ_CAP_ID_TXQ              0x0042
 430 #define I40E_AQ_CAP_ID_MSIX             0x0043
 431 #define I40E_AQ_CAP_ID_VF_MSIX          0x0044
 432 #define I40E_AQ_CAP_ID_FLOW_DIRECTOR    0x0045
 433 #define I40E_AQ_CAP_ID_1588             0x0046
 434 #define I40E_AQ_CAP_ID_IWARP            0x0051
 435 #define I40E_AQ_CAP_ID_LED              0x0061
 436 #define I40E_AQ_CAP_ID_SDP              0x0062
 437 #define I40E_AQ_CAP_ID_MDIO             0x0063
 438 #define I40E_AQ_CAP_ID_FLEX10           0x00F1
 439 #define I40E_AQ_CAP_ID_CEM              0x00F2
 440
 441 /* Set CPPM Configuration (direct 0x0103) */
 442 struct i40e_aqc_cppm_configuration {
 443         __le16  command_flags;
 444 #define I40E_AQ_CPPM_EN_LTRC    0x0800
 445 #define I40E_AQ_CPPM_EN_DMCTH   0x1000
 446 #define I40E_AQ_CPPM_EN_DMCTLX  0x2000
 447 #define I40E_AQ_CPPM_EN_HPTC    0x4000
 448 #define I40E_AQ_CPPM_EN_DMARC   0x8000
 449         __le16  ttlx;
 450         __le32  dmacr;
 451         __le16  dmcth;
 452         u8      hptc;
 453         u8      reserved;
 454         __le32  pfltrc;
 455 };
 456
 457 I40E_CHECK_CMD_LENGTH(i40e_aqc_cppm_configuration);
 458
 459 /* Set ARP Proxy command / response (indirect 0x0104) */
 460 struct i40e_aqc_arp_proxy_data {
 461         __le16  command_flags;
 462 #define I40E_AQ_ARP_INIT_IPV4   0x0008
 463 #define I40E_AQ_ARP_UNSUP_CTL   0x0010
 464 #define I40E_AQ_ARP_ENA         0x0020
 465 #define I40E_AQ_ARP_ADD_IPV4    0x0040
 466 #define I40E_AQ_ARP_DEL_IPV4    0x0080
 467         __le16  table_id;
 468         __le32  pfpm_proxyfc;
 469         __le32  ip_addr;
 470         u8      mac_addr[6];
 471         u8      reserved[2];
 472 };
 473
 474 I40E_CHECK_STRUCT_LEN(0x14, i40e_aqc_arp_proxy_data);
 475
 476 /* Set NS Proxy Table Entry Command (indirect 0x0105) */
 477 struct i40e_aqc_ns_proxy_data {
 478         __le16  table_idx_mac_addr_0;
 479         __le16  table_idx_mac_addr_1;
 480         __le16  table_idx_ipv6_0;
 481         __le16  table_idx_ipv6_1;
 482         __le16  control;
 483 #define I40E_AQ_NS_PROXY_ADD_0          0x0100
 484 #define I40E_AQ_NS_PROXY_DEL_0          0x0200
 485 #define I40E_AQ_NS_PROXY_ADD_1          0x0400
 486 #define I40E_AQ_NS_PROXY_DEL_1          0x0800
 487 #define I40E_AQ_NS_PROXY_ADD_IPV6_0     0x1000
 488 #define I40E_AQ_NS_PROXY_DEL_IPV6_0     0x2000
 489 #define I40E_AQ_NS_PROXY_ADD_IPV6_1     0x4000
 490 #define I40E_AQ_NS_PROXY_DEL_IPV6_1     0x8000
 491 #define I40E_AQ_NS_PROXY_COMMAND_SEQ    0x0001
 492 #define I40E_AQ_NS_PROXY_INIT_IPV6_TBL  0x0002
 493 #define I40E_AQ_NS_PROXY_INIT_MAC_TBL   0x0004
 494         u8      mac_addr_0[6];
 495         u8      mac_addr_1[6];
 496         u8      local_mac_addr[6];
 497         u8      ipv6_addr_0[16]; /* Warning! spec specifies BE byte order */
 498         u8      ipv6_addr_1[16];
 499 };
 500
 501 I40E_CHECK_STRUCT_LEN(0x3c, i40e_aqc_ns_proxy_data);
 502
 503 /* Manage LAA Command (0x0106) - obsolete */
 504 struct i40e_aqc_mng_laa {
 505         __le16  command_flags;
 506 #define I40E_AQ_LAA_FLAG_WR     0x8000
 507         u8      reserved[2];
 508         __le32  sal;
 509         __le16  sah;
 510         u8      reserved2[6];
 511 };
 512
 513 I40E_CHECK_CMD_LENGTH(i40e_aqc_mng_laa);
 514
 515 /* Manage MAC Address Read Command (indirect 0x0107) */
 516 struct i40e_aqc_mac_address_read {
 517         __le16  command_flags;
 518 #define I40E_AQC_LAN_ADDR_VALID         0x10
 519 #define I40E_AQC_SAN_ADDR_VALID         0x20
 520 #define I40E_AQC_PORT_ADDR_VALID        0x40
 521 #define I40E_AQC_WOL_ADDR_VALID         0x80
 522 #define I40E_AQC_MC_MAG_EN_VALID        0x100
 523 #define I40E_AQC_ADDR_VALID_MASK        0x1F0
 524         u8      reserved[6];
 525         __le32  addr_high;
 526         __le32  addr_low;
 527 };
 528
 529 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_read);
 530
 531 struct i40e_aqc_mac_address_read_data {
 532         u8 pf_lan_mac[6];
 533         u8 pf_san_mac[6];
 534         u8 port_mac[6];
 535         u8 pf_wol_mac[6];
 536 };
 537
 538 I40E_CHECK_STRUCT_LEN(24, i40e_aqc_mac_address_read_data);
 539
 540 /* Manage MAC Address Write Command (0x0108) */
 541 struct i40e_aqc_mac_address_write {
 542         __le16  command_flags;
 543 #define I40E_AQC_WRITE_TYPE_LAA_ONLY    0x0000
 544 #define I40E_AQC_WRITE_TYPE_LAA_WOL     0x4000
 545 #define I40E_AQC_WRITE_TYPE_PORT        0x8000
 546 #define I40E_AQC_WRITE_TYPE_UPDATE_MC_MAG       0xC000
 547 #define I40E_AQC_WRITE_TYPE_MASK        0xC000
 548
 549         __le16  mac_sah;
 550         __le32  mac_sal;
 551         u8      reserved[8];
 552 };
 553
 554 I40E_CHECK_CMD_LENGTH(i40e_aqc_mac_address_write);
 555
 556 /* PXE commands (0x011x) */
 557
 558 /* Clear PXE Command and response  (direct 0x0110) */
 559 struct i40e_aqc_clear_pxe {
 560         u8      rx_cnt;
 561         u8      reserved[15];
 562 };
 563
 564 I40E_CHECK_CMD_LENGTH(i40e_aqc_clear_pxe);
 565
 566 /* Switch configuration commands (0x02xx) */
 567
 568 /* Used by many indirect commands that only pass an seid and a buffer in the
 569  * command
 570  */
 571 struct i40e_aqc_switch_seid {
 572         __le16  seid;
 573         u8      reserved[6];
 574         __le32  addr_high;
 575         __le32  addr_low;
 576 };
 577
 578 I40E_CHECK_CMD_LENGTH(i40e_aqc_switch_seid);
 579
 580 /* Get Switch Configuration command (indirect 0x0200)
 581  * uses i40e_aqc_switch_seid for the descriptor
 582  */
 583 struct i40e_aqc_get_switch_config_header_resp {
 584         __le16  num_reported;
 585         __le16  num_total;
 586         u8      reserved[12];
 587 };
 588
 589 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_config_header_resp);
 590
 591 struct i40e_aqc_switch_config_element_resp {
 592         u8      element_type;
 593 #define I40E_AQ_SW_ELEM_TYPE_MAC        1
 594 #define I40E_AQ_SW_ELEM_TYPE_PF         2
 595 #define I40E_AQ_SW_ELEM_TYPE_VF         3
 596 #define I40E_AQ_SW_ELEM_TYPE_EMP        4
 597 #define I40E_AQ_SW_ELEM_TYPE_BMC        5
 598 #define I40E_AQ_SW_ELEM_TYPE_PV         16
 599 #define I40E_AQ_SW_ELEM_TYPE_VEB        17
 600 #define I40E_AQ_SW_ELEM_TYPE_PA         18
 601 #define I40E_AQ_SW_ELEM_TYPE_VSI        19
 602         u8      revision;
 603 #define I40E_AQ_SW_ELEM_REV_1           1
 604         __le16  seid;
 605         __le16  uplink_seid;
 606         __le16  downlink_seid;
 607         u8      reserved[3];
 608         u8      connection_type;
 609 #define I40E_AQ_CONN_TYPE_REGULAR       0x1
 610 #define I40E_AQ_CONN_TYPE_DEFAULT       0x2
 611 #define I40E_AQ_CONN_TYPE_CASCADED      0x3
 612         __le16  scheduler_id;
 613         __le16  element_info;
 614 };
 615
 616 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_config_element_resp);
 617
 618 /* Get Switch Configuration (indirect 0x0200)
 619  *    an array of elements are returned in the response buffer
 620  *    the first in the array is the header, remainder are elements
 621  */
 622 struct i40e_aqc_get_switch_config_resp {
 623         struct i40e_aqc_get_switch_config_header_resp   header;
 624         struct i40e_aqc_switch_config_element_resp      element[1];
 625 };
 626
 627 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_switch_config_resp);
 628
 629 /* Add Statistics (direct 0x0201)
 630  * Remove Statistics (direct 0x0202)
 631  */
 632 struct i40e_aqc_add_remove_statistics {
 633         __le16  seid;
 634         __le16  vlan;
 635         __le16  stat_index;
 636         u8      reserved[10];
 637 };
 638
 639 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_statistics);
 640
 641 /* Set Port Parameters command (direct 0x0203) */
 642 struct i40e_aqc_set_port_parameters {
 643         __le16  command_flags;
 644 #define I40E_AQ_SET_P_PARAMS_SAVE_BAD_PACKETS   1
 645 #define I40E_AQ_SET_P_PARAMS_PAD_SHORT_PACKETS  2 /* must set! */
 646 #define I40E_AQ_SET_P_PARAMS_DOUBLE_VLAN_ENA    4
 647         __le16  bad_frame_vsi;
 648         __le16  default_seid;        /* reserved for command */
 649         u8      reserved[10];
 650 };
 651
 652 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_port_parameters);
 653
 654 /* Get Switch Resource Allocation (indirect 0x0204) */
 655 struct i40e_aqc_get_switch_resource_alloc {
 656         u8      num_entries;         /* reserved for command */
 657         u8      reserved[7];
 658         __le32  addr_high;
 659         __le32  addr_low;
 660 };
 661
 662 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_switch_resource_alloc);
 663
 664 /* expect an array of these structs in the response buffer */
 665 struct i40e_aqc_switch_resource_alloc_element_resp {
 666         u8      resource_type;
 667 #define I40E_AQ_RESOURCE_TYPE_VEB               0x0
 668 #define I40E_AQ_RESOURCE_TYPE_VSI               0x1
 669 #define I40E_AQ_RESOURCE_TYPE_MACADDR           0x2
 670 #define I40E_AQ_RESOURCE_TYPE_STAG              0x3
 671 #define I40E_AQ_RESOURCE_TYPE_ETAG              0x4
 672 #define I40E_AQ_RESOURCE_TYPE_MULTICAST_HASH    0x5
 673 #define I40E_AQ_RESOURCE_TYPE_UNICAST_HASH      0x6
 674 #define I40E_AQ_RESOURCE_TYPE_VLAN              0x7
 675 #define I40E_AQ_RESOURCE_TYPE_VSI_LIST_ENTRY    0x8
 676 #define I40E_AQ_RESOURCE_TYPE_ETAG_LIST_ENTRY   0x9
 677 #define I40E_AQ_RESOURCE_TYPE_VLAN_STAT_POOL    0xA
 678 #define I40E_AQ_RESOURCE_TYPE_MIRROR_RULE       0xB
 679 #define I40E_AQ_RESOURCE_TYPE_QUEUE_SETS        0xC
 680 #define I40E_AQ_RESOURCE_TYPE_VLAN_FILTERS      0xD
 681 #define I40E_AQ_RESOURCE_TYPE_INNER_MAC_FILTERS 0xF
 682 #define I40E_AQ_RESOURCE_TYPE_IP_FILTERS        0x10
 683 #define I40E_AQ_RESOURCE_TYPE_GRE_VN_KEYS       0x11
 684 #define I40E_AQ_RESOURCE_TYPE_VN2_KEYS          0x12
 685 #define I40E_AQ_RESOURCE_TYPE_TUNNEL_PORTS      0x13
 686         u8      reserved1;
 687         __le16  guaranteed;
 688         __le16  total;
 689         __le16  used;
 690         __le16  total_unalloced;
 691         u8      reserved2[6];
 692 };
 693
 694 I40E_CHECK_STRUCT_LEN(0x10, i40e_aqc_switch_resource_alloc_element_resp);
 695
 696 /* Add VSI (indirect 0x0210)
 697  *    this indirect command uses struct i40e_aqc_vsi_properties_data
 698  *    as the indirect buffer (128 bytes)
 699  *
 700  * Update VSI (indirect 0x211)
 701  *     uses the same data structure as Add VSI
 702  *
 703  * Get VSI (indirect 0x0212)
 704  *     uses the same completion and data structure as Add VSI
 705  */
 706 struct i40e_aqc_add_get_update_vsi {
 707         __le16  uplink_seid;
 708         u8      connection_type;
 709 #define I40E_AQ_VSI_CONN_TYPE_NORMAL    0x1
 710 #define I40E_AQ_VSI_CONN_TYPE_DEFAULT   0x2
 711 #define I40E_AQ_VSI_CONN_TYPE_CASCADED  0x3
 712         u8      reserved1;
 713         u8      vf_id;
 714         u8      reserved2;
 715         __le16  vsi_flags;
 716 #define I40E_AQ_VSI_TYPE_SHIFT          0x0
 717 #define I40E_AQ_VSI_TYPE_MASK           (0x3 << I40E_AQ_VSI_TYPE_SHIFT)
 718 #define I40E_AQ_VSI_TYPE_VF             0x0
 719 #define I40E_AQ_VSI_TYPE_VMDQ2          0x1
 720 #define I40E_AQ_VSI_TYPE_PF             0x2
 721 #define I40E_AQ_VSI_TYPE_EMP_MNG        0x3
 722 #define I40E_AQ_VSI_FLAG_CASCADED_PV    0x4
 723         __le32  addr_high;
 724         __le32  addr_low;
 725 };
 726
 727 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi);
 728
 729 struct i40e_aqc_add_get_update_vsi_completion {
 730         __le16 seid;
 731         __le16 vsi_number;
 732         __le16 vsi_used;
 733         __le16 vsi_free;
 734         __le32 addr_high;
 735         __le32 addr_low;
 736 };
 737
 738 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_get_update_vsi_completion);
 739
 740 struct i40e_aqc_vsi_properties_data {
 741         /* first 96 byte are written by SW */
 742         __le16  valid_sections;
 743 #define I40E_AQ_VSI_PROP_SWITCH_VALID           0x0001
 744 #define I40E_AQ_VSI_PROP_SECURITY_VALID         0x0002
 745 #define I40E_AQ_VSI_PROP_VLAN_VALID             0x0004
 746 #define I40E_AQ_VSI_PROP_CAS_PV_VALID           0x0008
 747 #define I40E_AQ_VSI_PROP_INGRESS_UP_VALID       0x0010
 748 #define I40E_AQ_VSI_PROP_EGRESS_UP_VALID        0x0020
 749 #define I40E_AQ_VSI_PROP_QUEUE_MAP_VALID        0x0040
 750 #define I40E_AQ_VSI_PROP_QUEUE_OPT_VALID        0x0080
 751 #define I40E_AQ_VSI_PROP_OUTER_UP_VALID         0x0100
 752 #define I40E_AQ_VSI_PROP_SCHED_VALID            0x0200
 753         /* switch section */
 754         __le16  switch_id; /* 12bit id combined with flags below */
 755 #define I40E_AQ_VSI_SW_ID_SHIFT         0x0000
 756 #define I40E_AQ_VSI_SW_ID_MASK          (0xFFF << I40E_AQ_VSI_SW_ID_SHIFT)
 757 #define I40E_AQ_VSI_SW_ID_FLAG_NOT_STAG 0x1000
 758 #define I40E_AQ_VSI_SW_ID_FLAG_ALLOW_LB 0x2000
 759 #define I40E_AQ_VSI_SW_ID_FLAG_LOCAL_LB 0x4000
 760         u8      sw_reserved[2];
 761         /* security section */
 762         u8      sec_flags;
 763 #define I40E_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD    0x01
 764 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_VLAN_CHK    0x02
 765 #define I40E_AQ_VSI_SEC_FLAG_ENABLE_MAC_CHK     0x04
 766         u8      sec_reserved;
 767         /* VLAN section */
 768         __le16  pvid; /* VLANS include priority bits */
 769         __le16  fcoe_pvid;
 770         u8      port_vlan_flags;
 771 #define I40E_AQ_VSI_PVLAN_MODE_SHIFT    0x00
 772 #define I40E_AQ_VSI_PVLAN_MODE_MASK     (0x03 << \
 773                                          I40E_AQ_VSI_PVLAN_MODE_SHIFT)
 774 #define I40E_AQ_VSI_PVLAN_MODE_TAGGED   0x01
 775 #define I40E_AQ_VSI_PVLAN_MODE_UNTAGGED 0x02
 776 #define I40E_AQ_VSI_PVLAN_MODE_ALL      0x03
 777 #define I40E_AQ_VSI_PVLAN_INSERT_PVID   0x04
 778 #define I40E_AQ_VSI_PVLAN_EMOD_SHIFT    0x03
 779 #define I40E_AQ_VSI_PVLAN_EMOD_MASK     (0x3 << \
 780                                          I40E_AQ_VSI_PVLAN_EMOD_SHIFT)
 781 #define I40E_AQ_VSI_PVLAN_EMOD_STR_BOTH 0x0
 782 #define I40E_AQ_VSI_PVLAN_EMOD_STR_UP   0x08
 783 #define I40E_AQ_VSI_PVLAN_EMOD_STR      0x10
 784 #define I40E_AQ_VSI_PVLAN_EMOD_NOTHING  0x18
 785         u8      pvlan_reserved[3];
 786         /* ingress egress up sections */
 787         __le32  ingress_table; /* bitmap, 3 bits per up */
 788 #define I40E_AQ_VSI_UP_TABLE_UP0_SHIFT  0
 789 #define I40E_AQ_VSI_UP_TABLE_UP0_MASK   (0x7 << \
 790                                          I40E_AQ_VSI_UP_TABLE_UP0_SHIFT)
 791 #define I40E_AQ_VSI_UP_TABLE_UP1_SHIFT  3
 792 #define I40E_AQ_VSI_UP_TABLE_UP1_MASK   (0x7 << \
 793                                          I40E_AQ_VSI_UP_TABLE_UP1_SHIFT)
 794 #define I40E_AQ_VSI_UP_TABLE_UP2_SHIFT  6
 795 #define I40E_AQ_VSI_UP_TABLE_UP2_MASK   (0x7 << \
 796                                          I40E_AQ_VSI_UP_TABLE_UP2_SHIFT)
 797 #define I40E_AQ_VSI_UP_TABLE_UP3_SHIFT  9
 798 #define I40E_AQ_VSI_UP_TABLE_UP3_MASK   (0x7 << \
 799                                          I40E_AQ_VSI_UP_TABLE_UP3_SHIFT)
 800 #define I40E_AQ_VSI_UP_TABLE_UP4_SHIFT  12
 801 #define I40E_AQ_VSI_UP_TABLE_UP4_MASK   (0x7 << \
 802                                          I40E_AQ_VSI_UP_TABLE_UP4_SHIFT)
 803 #define I40E_AQ_VSI_UP_TABLE_UP5_SHIFT  15
 804 #define I40E_AQ_VSI_UP_TABLE_UP5_MASK   (0x7 << \
 805                                          I40E_AQ_VSI_UP_TABLE_UP5_SHIFT)
 806 #define I40E_AQ_VSI_UP_TABLE_UP6_SHIFT  18
 807 #define I40E_AQ_VSI_UP_TABLE_UP6_MASK   (0x7 << \
 808                                          I40E_AQ_VSI_UP_TABLE_UP6_SHIFT)
 809 #define I40E_AQ_VSI_UP_TABLE_UP7_SHIFT  21
 810 #define I40E_AQ_VSI_UP_TABLE_UP7_MASK   (0x7 << \
 811                                          I40E_AQ_VSI_UP_TABLE_UP7_SHIFT)
 812         __le32  egress_table;   /* same defines as for ingress table */
 813         /* cascaded PV section */
 814         __le16  cas_pv_tag;
 815         u8      cas_pv_flags;
 816 #define I40E_AQ_VSI_CAS_PV_TAGX_SHIFT           0x00
 817 #define I40E_AQ_VSI_CAS_PV_TAGX_MASK            (0x03 << \
 818                                                  I40E_AQ_VSI_CAS_PV_TAGX_SHIFT)
 819 #define I40E_AQ_VSI_CAS_PV_TAGX_LEAVE           0x00
 820 #define I40E_AQ_VSI_CAS_PV_TAGX_REMOVE          0x01
 821 #define I40E_AQ_VSI_CAS_PV_TAGX_COPY            0x02
 822 #define I40E_AQ_VSI_CAS_PV_INSERT_TAG           0x10
 823 #define I40E_AQ_VSI_CAS_PV_ETAG_PRUNE           0x20
 824 #define I40E_AQ_VSI_CAS_PV_ACCEPT_HOST_TAG      0x40
 825         u8      cas_pv_reserved;
 826         /* queue mapping section */
 827         __le16  mapping_flags;
 828 #define I40E_AQ_VSI_QUE_MAP_CONTIG      0x0
 829 #define I40E_AQ_VSI_QUE_MAP_NONCONTIG   0x1
 830         __le16  queue_mapping[16];
 831 #define I40E_AQ_VSI_QUEUE_SHIFT         0x0
 832 #define I40E_AQ_VSI_QUEUE_MASK          (0x7FF << I40E_AQ_VSI_QUEUE_SHIFT)
 833         __le16  tc_mapping[8];
 834 #define I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT 0
 835 #define I40E_AQ_VSI_TC_QUE_OFFSET_MASK  (0x1FF << \
 836                                          I40E_AQ_VSI_TC_QUE_OFFSET_SHIFT)
 837 #define I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT 9
 838 #define I40E_AQ_VSI_TC_QUE_NUMBER_MASK  (0x7 << \
 839                                          I40E_AQ_VSI_TC_QUE_NUMBER_SHIFT)
 840         /* queueing option section */
 841         u8      queueing_opt_flags;
 842 #define I40E_AQ_VSI_QUE_OPT_TCP_ENA     0x10
 843 #define I40E_AQ_VSI_QUE_OPT_FCOE_ENA    0x20
 844 #ifdef X722_SUPPORT
 845 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_PF  0x00
 846 #define I40E_AQ_VSI_QUE_OPT_RSS_LUT_VSI 0x40
 847 #endif
 848         u8      queueing_opt_reserved[3];
 849         /* scheduler section */
 850         u8      up_enable_bits;
 851         u8      sched_reserved;
 852         /* outer up section */
 853         __le32  outer_up_table; /* same structure and defines as ingress table */
 854         u8      cmd_reserved[8];
 855         /* last 32 bytes are written by FW */
 856         __le16  qs_handle[8];
 857 #define I40E_AQ_VSI_QS_HANDLE_INVALID   0xFFFF
 858         __le16  stat_counter_idx;
 859         __le16  sched_id;
 860         u8      resp_reserved[12];
 861 };
 862
 863 I40E_CHECK_STRUCT_LEN(128, i40e_aqc_vsi_properties_data);
 864
 865 /* Add Port Virtualizer (direct 0x0220)
 866  * also used for update PV (direct 0x0221) but only flags are used
 867  * (IS_CTRL_PORT only works on add PV)
 868  */
 869 struct i40e_aqc_add_update_pv {
 870         __le16  command_flags;
 871 #define I40E_AQC_PV_FLAG_PV_TYPE                0x1
 872 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_STAG_EN    0x2
 873 #define I40E_AQC_PV_FLAG_FWD_UNKNOWN_ETAG_EN    0x4
 874 #define I40E_AQC_PV_FLAG_IS_CTRL_PORT           0x8
 875         __le16  uplink_seid;
 876         __le16  connected_seid;
 877         u8      reserved[10];
 878 };
 879
 880 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv);
 881
 882 struct i40e_aqc_add_update_pv_completion {
 883         /* reserved for update; for add also encodes error if rc == ENOSPC */
 884         __le16  pv_seid;
 885 #define I40E_AQC_PV_ERR_FLAG_NO_PV      0x1
 886 #define I40E_AQC_PV_ERR_FLAG_NO_SCHED   0x2
 887 #define I40E_AQC_PV_ERR_FLAG_NO_COUNTER 0x4
 888 #define I40E_AQC_PV_ERR_FLAG_NO_ENTRY   0x8
 889         u8      reserved[14];
 890 };
 891
 892 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_update_pv_completion);
 893
 894 /* Get PV Params (direct 0x0222)
 895  * uses i40e_aqc_switch_seid for the descriptor
 896  */
 897
 898 struct i40e_aqc_get_pv_params_completion {
 899         __le16  seid;
 900         __le16  default_stag;
 901         __le16  pv_flags; /* same flags as add_pv */
 902 #define I40E_AQC_GET_PV_PV_TYPE                 0x1
 903 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_STAG       0x2
 904 #define I40E_AQC_GET_PV_FRWD_UNKNOWN_ETAG       0x4
 905         u8      reserved[8];
 906         __le16  default_port_seid;
 907 };
 908
 909 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_pv_params_completion);
 910
 911 /* Add VEB (direct 0x0230) */
 912 struct i40e_aqc_add_veb {
 913         __le16  uplink_seid;
 914         __le16  downlink_seid;
 915         __le16  veb_flags;
 916 #define I40E_AQC_ADD_VEB_FLOATING               0x1
 917 #define I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT        1
 918 #define I40E_AQC_ADD_VEB_PORT_TYPE_MASK         (0x3 << \
 919                                         I40E_AQC_ADD_VEB_PORT_TYPE_SHIFT)
 920 #define I40E_AQC_ADD_VEB_PORT_TYPE_DEFAULT      0x2
 921 #define I40E_AQC_ADD_VEB_PORT_TYPE_DATA         0x4
 922 #define I40E_AQC_ADD_VEB_ENABLE_L2_FILTER       0x8
 923         u8      enable_tcs;
 924         u8      reserved[9];
 925 };
 926
 927 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb);
 928
 929 struct i40e_aqc_add_veb_completion {
 930         u8      reserved[6];
 931         __le16  switch_seid;
 932         /* also encodes error if rc == ENOSPC; codes are the same as add_pv */
 933         __le16  veb_seid;
 934 #define I40E_AQC_VEB_ERR_FLAG_NO_VEB            0x1
 935 #define I40E_AQC_VEB_ERR_FLAG_NO_SCHED          0x2
 936 #define I40E_AQC_VEB_ERR_FLAG_NO_COUNTER        0x4
 937 #define I40E_AQC_VEB_ERR_FLAG_NO_ENTRY          0x8
 938         __le16  statistic_index;
 939         __le16  vebs_used;
 940         __le16  vebs_free;
 941 };
 942
 943 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_veb_completion);
 944
 945 /* Get VEB Parameters (direct 0x0232)
 946  * uses i40e_aqc_switch_seid for the descriptor
 947  */
 948 struct i40e_aqc_get_veb_parameters_completion {
 949         __le16  seid;
 950         __le16  switch_id;
 951         __le16  veb_flags; /* only the first/last flags from 0x0230 is valid */
 952         __le16  statistic_index;
 953         __le16  vebs_used;
 954         __le16  vebs_free;
 955         u8      reserved[4];
 956 };
 957
 958 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_veb_parameters_completion);
 959
 960 /* Delete Element (direct 0x0243)
 961  * uses the generic i40e_aqc_switch_seid
 962  */
 963
 964 /* Add MAC-VLAN (indirect 0x0250) */
 965
 966 /* used for the command for most vlan commands */
 967 struct i40e_aqc_macvlan {
 968         __le16  num_addresses;
 969         __le16  seid[3];
 970 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT     0
 971 #define I40E_AQC_MACVLAN_CMD_SEID_NUM_MASK      (0x3FF << \
 972                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
 973 #define I40E_AQC_MACVLAN_CMD_SEID_VALID         0x8000
 974         __le32  addr_high;
 975         __le32  addr_low;
 976 };
 977
 978 I40E_CHECK_CMD_LENGTH(i40e_aqc_macvlan);
 979
 980 /* indirect data for command and response */
 981 struct i40e_aqc_add_macvlan_element_data {
 982         u8      mac_addr[6];
 983         __le16  vlan_tag;
 984         __le16  flags;
 985 #define I40E_AQC_MACVLAN_ADD_PERFECT_MATCH      0x0001
 986 #define I40E_AQC_MACVLAN_ADD_HASH_MATCH         0x0002
 987 #define I40E_AQC_MACVLAN_ADD_IGNORE_VLAN        0x0004
 988 #define I40E_AQC_MACVLAN_ADD_TO_QUEUE           0x0008
 989         __le16  queue_number;
 990 #define I40E_AQC_MACVLAN_CMD_QUEUE_SHIFT        0
 991 #define I40E_AQC_MACVLAN_CMD_QUEUE_MASK         (0x7FF << \
 992                                         I40E_AQC_MACVLAN_CMD_SEID_NUM_SHIFT)
 993         /* response section */
 994         u8      match_method;
 995 #define I40E_AQC_MM_PERFECT_MATCH       0x01
 996 #define I40E_AQC_MM_HASH_MATCH          0x02
 997 #define I40E_AQC_MM_ERR_NO_RES          0xFF
 998         u8      reserved1[3];
 999 };
1000
1001 struct i40e_aqc_add_remove_macvlan_completion {
1002         __le16 perfect_mac_used;
1003         __le16 perfect_mac_free;
1004         __le16 unicast_hash_free;
1005         __le16 multicast_hash_free;
1006         __le32 addr_high;
1007         __le32 addr_low;
1008 };
1009
1010 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_macvlan_completion);
1011
1012 /* Remove MAC-VLAN (indirect 0x0251)
1013  * uses i40e_aqc_macvlan for the descriptor
1014  * data points to an array of num_addresses of elements
1015  */
1016
1017 struct i40e_aqc_remove_macvlan_element_data {
1018         u8      mac_addr[6];
1019         __le16  vlan_tag;
1020         u8      flags;
1021 #define I40E_AQC_MACVLAN_DEL_PERFECT_MATCH      0x01
1022 #define I40E_AQC_MACVLAN_DEL_HASH_MATCH         0x02
1023 #define I40E_AQC_MACVLAN_DEL_IGNORE_VLAN        0x08
1024 #define I40E_AQC_MACVLAN_DEL_ALL_VSIS           0x10
1025         u8      reserved[3];
1026         /* reply section */
1027         u8      error_code;
1028 #define I40E_AQC_REMOVE_MACVLAN_SUCCESS         0x0
1029 #define I40E_AQC_REMOVE_MACVLAN_FAIL            0xFF
1030         u8      reply_reserved[3];
1031 };
1032
1033 /* Add VLAN (indirect 0x0252)
1034  * Remove VLAN (indirect 0x0253)
1035  * use the generic i40e_aqc_macvlan for the command
1036  */
1037 struct i40e_aqc_add_remove_vlan_element_data {
1038         __le16  vlan_tag;
1039         u8      vlan_flags;
1040 /* flags for add VLAN */
1041 #define I40E_AQC_ADD_VLAN_LOCAL                 0x1
1042 #define I40E_AQC_ADD_PVLAN_TYPE_SHIFT           1
1043 #define I40E_AQC_ADD_PVLAN_TYPE_MASK    (0x3 << I40E_AQC_ADD_PVLAN_TYPE_SHIFT)
1044 #define I40E_AQC_ADD_PVLAN_TYPE_REGULAR         0x0
1045 #define I40E_AQC_ADD_PVLAN_TYPE_PRIMARY         0x2
1046 #define I40E_AQC_ADD_PVLAN_TYPE_SECONDARY       0x4
1047 #define I40E_AQC_VLAN_PTYPE_SHIFT               3
1048 #define I40E_AQC_VLAN_PTYPE_MASK        (0x3 << I40E_AQC_VLAN_PTYPE_SHIFT)
1049 #define I40E_AQC_VLAN_PTYPE_REGULAR_VSI         0x0
1050 #define I40E_AQC_VLAN_PTYPE_PROMISC_VSI         0x8
1051 #define I40E_AQC_VLAN_PTYPE_COMMUNITY_VSI       0x10
1052 #define I40E_AQC_VLAN_PTYPE_ISOLATED_VSI        0x18
1053 /* flags for remove VLAN */
1054 #define I40E_AQC_REMOVE_VLAN_ALL        0x1
1055         u8      reserved;
1056         u8      result;
1057 /* flags for add VLAN */
1058 #define I40E_AQC_ADD_VLAN_SUCCESS       0x0
1059 #define I40E_AQC_ADD_VLAN_FAIL_REQUEST  0xFE
1060 #define I40E_AQC_ADD_VLAN_FAIL_RESOURCE 0xFF
1061 /* flags for remove VLAN */
1062 #define I40E_AQC_REMOVE_VLAN_SUCCESS    0x0
1063 #define I40E_AQC_REMOVE_VLAN_FAIL       0xFF
1064         u8      reserved1[3];
1065 };
1066
1067 struct i40e_aqc_add_remove_vlan_completion {
1068         u8      reserved[4];
1069         __le16  vlans_used;
1070         __le16  vlans_free;
1071         __le32  addr_high;
1072         __le32  addr_low;
1073 };
1074
1075 /* Set VSI Promiscuous Modes (direct 0x0254) */
1076 struct i40e_aqc_set_vsi_promiscuous_modes {
1077         __le16  promiscuous_flags;
1078         __le16  valid_flags;
1079 /* flags used for both fields above */
1080 #define I40E_AQC_SET_VSI_PROMISC_UNICAST        0x01
1081 #define I40E_AQC_SET_VSI_PROMISC_MULTICAST      0x02
1082 #define I40E_AQC_SET_VSI_PROMISC_BROADCAST      0x04
1083 #define I40E_AQC_SET_VSI_DEFAULT                0x08
1084 #define I40E_AQC_SET_VSI_PROMISC_VLAN           0x10
1085         __le16  seid;
1086 #define I40E_AQC_VSI_PROM_CMD_SEID_MASK         0x3FF
1087         __le16  vlan_tag;
1088 #define I40E_AQC_SET_VSI_VLAN_MASK              0x0FFF
1089 #define I40E_AQC_SET_VSI_VLAN_VALID             0x8000
1090         u8      reserved[8];
1091 };
1092
1093 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_vsi_promiscuous_modes);
1094
1095 /* Add S/E-tag command (direct 0x0255)
1096  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1097  */
1098 struct i40e_aqc_add_tag {
1099         __le16  flags;
1100 #define I40E_AQC_ADD_TAG_FLAG_TO_QUEUE          0x0001
1101         __le16  seid;
1102 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT     0
1103 #define I40E_AQC_ADD_TAG_CMD_SEID_NUM_MASK      (0x3FF << \
1104                                         I40E_AQC_ADD_TAG_CMD_SEID_NUM_SHIFT)
1105         __le16  tag;
1106         __le16  queue_number;
1107         u8      reserved[8];
1108 };
1109
1110 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_tag);
1111
1112 struct i40e_aqc_add_remove_tag_completion {
1113         u8      reserved[12];
1114         __le16  tags_used;
1115         __le16  tags_free;
1116 };
1117
1118 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_tag_completion);
1119
1120 /* Remove S/E-tag command (direct 0x0256)
1121  * Uses generic i40e_aqc_add_remove_tag_completion for completion
1122  */
1123 struct i40e_aqc_remove_tag {
1124         __le16  seid;
1125 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT  0
1126 #define I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1127                                         I40E_AQC_REMOVE_TAG_CMD_SEID_NUM_SHIFT)
1128         __le16  tag;
1129         u8      reserved[12];
1130 };
1131
1132 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_tag);
1133
1134 /* Add multicast E-Tag (direct 0x0257)
1135  * del multicast E-Tag (direct 0x0258) only uses pv_seid and etag fields
1136  * and no external data
1137  */
1138 struct i40e_aqc_add_remove_mcast_etag {
1139         __le16  pv_seid;
1140         __le16  etag;
1141         u8      num_unicast_etags;
1142         u8      reserved[3];
1143         __le32  addr_high;          /* address of array of 2-byte s-tags */
1144         __le32  addr_low;
1145 };
1146
1147 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag);
1148
1149 struct i40e_aqc_add_remove_mcast_etag_completion {
1150         u8      reserved[4];
1151         __le16  mcast_etags_used;
1152         __le16  mcast_etags_free;
1153         __le32  addr_high;
1154         __le32  addr_low;
1155
1156 };
1157
1158 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_mcast_etag_completion);
1159
1160 /* Update S/E-Tag (direct 0x0259) */
1161 struct i40e_aqc_update_tag {
1162         __le16  seid;
1163 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT  0
1164 #define I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_MASK   (0x3FF << \
1165                                         I40E_AQC_UPDATE_TAG_CMD_SEID_NUM_SHIFT)
1166         __le16  old_tag;
1167         __le16  new_tag;
1168         u8      reserved[10];
1169 };
1170
1171 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag);
1172
1173 struct i40e_aqc_update_tag_completion {
1174         u8      reserved[12];
1175         __le16  tags_used;
1176         __le16  tags_free;
1177 };
1178
1179 I40E_CHECK_CMD_LENGTH(i40e_aqc_update_tag_completion);
1180
1181 /* Add Control Packet filter (direct 0x025A)
1182  * Remove Control Packet filter (direct 0x025B)
1183  * uses the i40e_aqc_add_oveb_cloud,
1184  * and the generic direct completion structure
1185  */
1186 struct i40e_aqc_add_remove_control_packet_filter {
1187         u8      mac[6];
1188         __le16  etype;
1189         __le16  flags;
1190 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_IGNORE_MAC    0x0001
1191 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_DROP          0x0002
1192 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TO_QUEUE      0x0004
1193 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_TX            0x0008
1194 #define I40E_AQC_ADD_CONTROL_PACKET_FLAGS_RX            0x0000
1195         __le16  seid;
1196 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT  0
1197 #define I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_MASK   (0x3FF << \
1198                                 I40E_AQC_ADD_CONTROL_PACKET_CMD_SEID_NUM_SHIFT)
1199         __le16  queue;
1200         u8      reserved[2];
1201 };
1202
1203 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter);
1204
1205 struct i40e_aqc_add_remove_control_packet_filter_completion {
1206         __le16  mac_etype_used;
1207         __le16  etype_used;
1208         __le16  mac_etype_free;
1209         __le16  etype_free;
1210         u8      reserved[8];
1211 };
1212
1213 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_control_packet_filter_completion);
1214
1215 /* Add Cloud filters (indirect 0x025C)
1216  * Remove Cloud filters (indirect 0x025D)
1217  * uses the i40e_aqc_add_remove_cloud_filters,
1218  * and the generic indirect completion structure
1219  */
1220 struct i40e_aqc_add_remove_cloud_filters {
1221         u8      num_filters;
1222         u8      reserved;
1223         __le16  seid;
1224 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT   0
1225 #define I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_MASK    (0x3FF << \
1226                                         I40E_AQC_ADD_CLOUD_CMD_SEID_NUM_SHIFT)
1227         u8      reserved2[4];
1228         __le32  addr_high;
1229         __le32  addr_low;
1230 };
1231
1232 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_remove_cloud_filters);
1233
1234 struct i40e_aqc_add_remove_cloud_filters_element_data {
1235         u8      outer_mac[6];
1236         u8      inner_mac[6];
1237         __le16  inner_vlan;
1238         union {
1239                 struct {
1240                         u8 reserved[12];
1241                         u8 data[4];
1242                 } v4;
1243                 struct {
1244                         u8 data[16];
1245                 } v6;
1246         } ipaddr;
1247         __le16  flags;
1248 #define I40E_AQC_ADD_CLOUD_FILTER_SHIFT                 0
1249 #define I40E_AQC_ADD_CLOUD_FILTER_MASK  (0x3F << \
1250                                         I40E_AQC_ADD_CLOUD_FILTER_SHIFT)
1251 /* 0x0000 reserved */
1252 #define I40E_AQC_ADD_CLOUD_FILTER_OIP                   0x0001
1253 /* 0x0002 reserved */
1254 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN            0x0003
1255 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_IVLAN_TEN_ID     0x0004
1256 /* 0x0005 reserved */
1257 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC_TEN_ID           0x0006
1258 /* 0x0007 reserved */
1259 /* 0x0008 reserved */
1260 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC                  0x0009
1261 #define I40E_AQC_ADD_CLOUD_FILTER_IMAC                  0x000A
1262 #define I40E_AQC_ADD_CLOUD_FILTER_OMAC_TEN_ID_IMAC      0x000B
1263 #define I40E_AQC_ADD_CLOUD_FILTER_IIP                   0x000C
1264
1265 #define I40E_AQC_ADD_CLOUD_FLAGS_TO_QUEUE               0x0080
1266 #define I40E_AQC_ADD_CLOUD_VNK_SHIFT                    6
1267 #define I40E_AQC_ADD_CLOUD_VNK_MASK                     0x00C0
1268 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV4                   0
1269 #define I40E_AQC_ADD_CLOUD_FLAGS_IPV6                   0x0100
1270
1271 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_SHIFT               9
1272 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_MASK                0x1E00
1273 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_XVLAN               0
1274 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NVGRE_OMAC          1
1275 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_NGE                 2
1276 #define I40E_AQC_ADD_CLOUD_TNL_TYPE_IP                  3
1277
1278         __le32  tenant_id;
1279         u8      reserved[4];
1280         __le16  queue_number;
1281 #define I40E_AQC_ADD_CLOUD_QUEUE_SHIFT          0
1282 #define I40E_AQC_ADD_CLOUD_QUEUE_MASK           (0x7FF << \
1283                                                  I40E_AQC_ADD_CLOUD_QUEUE_SHIFT)
1284         u8      reserved2[14];
1285         /* response section */
1286         u8      allocation_result;
1287 #define I40E_AQC_ADD_CLOUD_FILTER_SUCCESS       0x0
1288 #define I40E_AQC_ADD_CLOUD_FILTER_FAIL          0xFF
1289         u8      response_reserved[7];
1290 };
1291
1292 struct i40e_aqc_remove_cloud_filters_completion {
1293         __le16 perfect_ovlan_used;
1294         __le16 perfect_ovlan_free;
1295         __le16 vlan_used;
1296         __le16 vlan_free;
1297         __le32 addr_high;
1298         __le32 addr_low;
1299 };
1300
1301 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_cloud_filters_completion);
1302
1303 /* Add Mirror Rule (indirect or direct 0x0260)
1304  * Delete Mirror Rule (indirect or direct 0x0261)
1305  * note: some rule types (4,5) do not use an external buffer.
1306  *       take care to set the flags correctly.
1307  */
1308 struct i40e_aqc_add_delete_mirror_rule {
1309         __le16 seid;
1310         __le16 rule_type;
1311 #define I40E_AQC_MIRROR_RULE_TYPE_SHIFT         0
1312 #define I40E_AQC_MIRROR_RULE_TYPE_MASK          (0x7 << \
1313                                                 I40E_AQC_MIRROR_RULE_TYPE_SHIFT)
1314 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_INGRESS 1
1315 #define I40E_AQC_MIRROR_RULE_TYPE_VPORT_EGRESS  2
1316 #define I40E_AQC_MIRROR_RULE_TYPE_VLAN          3
1317 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_INGRESS   4
1318 #define I40E_AQC_MIRROR_RULE_TYPE_ALL_EGRESS    5
1319         __le16 num_entries;
1320         __le16 destination;  /* VSI for add, rule id for delete */
1321         __le32 addr_high;    /* address of array of 2-byte VSI or VLAN ids */
1322         __le32 addr_low;
1323 };
1324
1325 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule);
1326
1327 struct i40e_aqc_add_delete_mirror_rule_completion {
1328         u8      reserved[2];
1329         __le16  rule_id;  /* only used on add */
1330         __le16  mirror_rules_used;
1331         __le16  mirror_rules_free;
1332         __le32  addr_high;
1333         __le32  addr_low;
1334 };
1335
1336 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_delete_mirror_rule_completion);
1337
1338 /* DCB 0x03xx*/
1339
1340 /* PFC Ignore (direct 0x0301)
1341  *    the command and response use the same descriptor structure
1342  */
1343 struct i40e_aqc_pfc_ignore {
1344         u8      tc_bitmap;
1345         u8      command_flags; /* unused on response */
1346 #define I40E_AQC_PFC_IGNORE_SET         0x80
1347 #define I40E_AQC_PFC_IGNORE_CLEAR       0x0
1348         u8      reserved[14];
1349 };
1350
1351 I40E_CHECK_CMD_LENGTH(i40e_aqc_pfc_ignore);
1352
1353 /* DCB Update (direct 0x0302) uses the i40e_aq_desc structure
1354  * with no parameters
1355  */
1356
1357 /* TX scheduler 0x04xx */
1358
1359 /* Almost all the indirect commands use
1360  * this generic struct to pass the SEID in param0
1361  */
1362 struct i40e_aqc_tx_sched_ind {
1363         __le16  vsi_seid;
1364         u8      reserved[6];
1365         __le32  addr_high;
1366         __le32  addr_low;
1367 };
1368
1369 I40E_CHECK_CMD_LENGTH(i40e_aqc_tx_sched_ind);
1370
1371 /* Several commands respond with a set of queue set handles */
1372 struct i40e_aqc_qs_handles_resp {
1373         __le16 qs_handles[8];
1374 };
1375
1376 /* Configure VSI BW limits (direct 0x0400) */
1377 struct i40e_aqc_configure_vsi_bw_limit {
1378         __le16  vsi_seid;
1379         u8      reserved[2];
1380         __le16  credit;
1381         u8      reserved1[2];
1382         u8      max_credit; /* 0-3, limit = 2^max */
1383         u8      reserved2[7];
1384 };
1385
1386 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_vsi_bw_limit);
1387
1388 /* Configure VSI Bandwidth Limit per Traffic Type (indirect 0x0406)
1389  *    responds with i40e_aqc_qs_handles_resp
1390  */
1391 struct i40e_aqc_configure_vsi_ets_sla_bw_data {
1392         u8      tc_valid_bits;
1393         u8      reserved[15];
1394         __le16  tc_bw_credits[8]; /* FW writesback QS handles here */
1395
1396         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1397         __le16  tc_bw_max[2];
1398         u8      reserved1[28];
1399 };
1400
1401 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_vsi_ets_sla_bw_data);
1402
1403 /* Configure VSI Bandwidth Allocation per Traffic Type (indirect 0x0407)
1404  *    responds with i40e_aqc_qs_handles_resp
1405  */
1406 struct i40e_aqc_configure_vsi_tc_bw_data {
1407         u8      tc_valid_bits;
1408         u8      reserved[3];
1409         u8      tc_bw_credits[8];
1410         u8      reserved1[4];
1411         __le16  qs_handles[8];
1412 };
1413
1414 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_vsi_tc_bw_data);
1415
1416 /* Query vsi bw configuration (indirect 0x0408) */
1417 struct i40e_aqc_query_vsi_bw_config_resp {
1418         u8      tc_valid_bits;
1419         u8      tc_suspended_bits;
1420         u8      reserved[14];
1421         __le16  qs_handles[8];
1422         u8      reserved1[4];
1423         __le16  port_bw_limit;
1424         u8      reserved2[2];
1425         u8      max_bw; /* 0-3, limit = 2^max */
1426         u8      reserved3[23];
1427 };
1428
1429 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_vsi_bw_config_resp);
1430
1431 /* Query VSI Bandwidth Allocation per Traffic Type (indirect 0x040A) */
1432 struct i40e_aqc_query_vsi_ets_sla_config_resp {
1433         u8      tc_valid_bits;
1434         u8      reserved[3];
1435         u8      share_credits[8];
1436         __le16  credits[8];
1437
1438         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1439         __le16  tc_bw_max[2];
1440 };
1441
1442 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_vsi_ets_sla_config_resp);
1443
1444 /* Configure Switching Component Bandwidth Limit (direct 0x0410) */
1445 struct i40e_aqc_configure_switching_comp_bw_limit {
1446         __le16  seid;
1447         u8      reserved[2];
1448         __le16  credit;
1449         u8      reserved1[2];
1450         u8      max_bw; /* 0-3, limit = 2^max */
1451         u8      reserved2[7];
1452 };
1453
1454 I40E_CHECK_CMD_LENGTH(i40e_aqc_configure_switching_comp_bw_limit);
1455
1456 /* Enable  Physical Port ETS (indirect 0x0413)
1457  * Modify  Physical Port ETS (indirect 0x0414)
1458  * Disable Physical Port ETS (indirect 0x0415)
1459  */
1460 struct i40e_aqc_configure_switching_comp_ets_data {
1461         u8      reserved[4];
1462         u8      tc_valid_bits;
1463         u8      seepage;
1464 #define I40E_AQ_ETS_SEEPAGE_EN_MASK     0x1
1465         u8      tc_strict_priority_flags;
1466         u8      reserved1[17];
1467         u8      tc_bw_share_credits[8];
1468         u8      reserved2[96];
1469 };
1470
1471 I40E_CHECK_STRUCT_LEN(0x80, i40e_aqc_configure_switching_comp_ets_data);
1472
1473 /* Configure Switching Component Bandwidth Limits per Tc (indirect 0x0416) */
1474 struct i40e_aqc_configure_switching_comp_ets_bw_limit_data {
1475         u8      tc_valid_bits;
1476         u8      reserved[15];
1477         __le16  tc_bw_credit[8];
1478
1479         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1480         __le16  tc_bw_max[2];
1481         u8      reserved1[28];
1482 };
1483
1484 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_configure_switching_comp_ets_bw_limit_data);
1485
1486 /* Configure Switching Component Bandwidth Allocation per Tc
1487  * (indirect 0x0417)
1488  */
1489 struct i40e_aqc_configure_switching_comp_bw_config_data {
1490         u8      tc_valid_bits;
1491         u8      reserved[2];
1492         u8      absolute_credits; /* bool */
1493         u8      tc_bw_share_credits[8];
1494         u8      reserved1[20];
1495 };
1496
1497 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_configure_switching_comp_bw_config_data);
1498
1499 /* Query Switching Component Configuration (indirect 0x0418) */
1500 struct i40e_aqc_query_switching_comp_ets_config_resp {
1501         u8      tc_valid_bits;
1502         u8      reserved[35];
1503         __le16  port_bw_limit;
1504         u8      reserved1[2];
1505         u8      tc_bw_max; /* 0-3, limit = 2^max */
1506         u8      reserved2[23];
1507 };
1508
1509 I40E_CHECK_STRUCT_LEN(0x40, i40e_aqc_query_switching_comp_ets_config_resp);
1510
1511 /* Query PhysicalPort ETS Configuration (indirect 0x0419) */
1512 struct i40e_aqc_query_port_ets_config_resp {
1513         u8      reserved[4];
1514         u8      tc_valid_bits;
1515         u8      reserved1;
1516         u8      tc_strict_priority_bits;
1517         u8      reserved2;
1518         u8      tc_bw_share_credits[8];
1519         __le16  tc_bw_limits[8];
1520
1521         /* 4 bits per tc 0-7, 4th bit reserved, limit = 2^max */
1522         __le16  tc_bw_max[2];
1523         u8      reserved3[32];
1524 };
1525
1526 I40E_CHECK_STRUCT_LEN(0x44, i40e_aqc_query_port_ets_config_resp);
1527
1528 /* Query Switching Component Bandwidth Allocation per Traffic Type
1529  * (indirect 0x041A)
1530  */
1531 struct i40e_aqc_query_switching_comp_bw_config_resp {
1532         u8      tc_valid_bits;
1533         u8      reserved[2];
1534         u8      absolute_credits_enable; /* bool */
1535         u8      tc_bw_share_credits[8];
1536         __le16  tc_bw_limits[8];
1537
1538         /* 4 bits per tc 0-7, 4th bit is reserved, limit = 2^max */
1539         __le16  tc_bw_max[2];
1540 };
1541
1542 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_query_switching_comp_bw_config_resp);
1543
1544 /* Suspend/resume port TX traffic
1545  * (direct 0x041B and 0x041C) uses the generic SEID struct
1546  */
1547
1548 /* Configure partition BW
1549  * (indirect 0x041D)
1550  */
1551 struct i40e_aqc_configure_partition_bw_data {
1552         __le16  pf_valid_bits;
1553         u8      min_bw[16];      /* guaranteed bandwidth */
1554         u8      max_bw[16];      /* bandwidth limit */
1555 };
1556
1557 I40E_CHECK_STRUCT_LEN(0x22, i40e_aqc_configure_partition_bw_data);
1558
1559 /* Get and set the active HMC resource profile and status.
1560  * (direct 0x0500) and (direct 0x0501)
1561  */
1562 struct i40e_aq_get_set_hmc_resource_profile {
1563         u8      pm_profile;
1564         u8      pe_vf_enabled;
1565         u8      reserved[14];
1566 };
1567
1568 I40E_CHECK_CMD_LENGTH(i40e_aq_get_set_hmc_resource_profile);
1569
1570 enum i40e_aq_hmc_profile {
1571         /* I40E_HMC_PROFILE_NO_CHANGE    = 0, reserved */
1572         I40E_HMC_PROFILE_DEFAULT        = 1,
1573         I40E_HMC_PROFILE_FAVOR_VF       = 2,
1574         I40E_HMC_PROFILE_EQUAL          = 3,
1575 };
1576
1577 #define I40E_AQ_GET_HMC_RESOURCE_PROFILE_PM_MASK        0xF
1578 #define I40E_AQ_GET_HMC_RESOURCE_PROFILE_COUNT_MASK     0x3F
1579
1580 /* Get PHY Abilities (indirect 0x0600) uses the generic indirect struct */
1581
1582 /* set in param0 for get phy abilities to report qualified modules */
1583 #define I40E_AQ_PHY_REPORT_QUALIFIED_MODULES    0x0001
1584 #define I40E_AQ_PHY_REPORT_INITIAL_VALUES       0x0002
1585
1586 enum i40e_aq_phy_type {
1587         I40E_PHY_TYPE_SGMII                     = 0x0,
1588         I40E_PHY_TYPE_1000BASE_KX               = 0x1,
1589         I40E_PHY_TYPE_10GBASE_KX4               = 0x2,
1590         I40E_PHY_TYPE_10GBASE_KR                = 0x3,
1591         I40E_PHY_TYPE_40GBASE_KR4               = 0x4,
1592         I40E_PHY_TYPE_XAUI                      = 0x5,
1593         I40E_PHY_TYPE_XFI                       = 0x6,
1594         I40E_PHY_TYPE_SFI                       = 0x7,
1595         I40E_PHY_TYPE_XLAUI                     = 0x8,
1596         I40E_PHY_TYPE_XLPPI                     = 0x9,
1597         I40E_PHY_TYPE_40GBASE_CR4_CU            = 0xA,
1598         I40E_PHY_TYPE_10GBASE_CR1_CU            = 0xB,
1599         I40E_PHY_TYPE_10GBASE_AOC               = 0xC,
1600         I40E_PHY_TYPE_40GBASE_AOC               = 0xD,
1601         I40E_PHY_TYPE_100BASE_TX                = 0x11,
1602         I40E_PHY_TYPE_1000BASE_T                = 0x12,
1603         I40E_PHY_TYPE_10GBASE_T                 = 0x13,
1604         I40E_PHY_TYPE_10GBASE_SR                = 0x14,
1605         I40E_PHY_TYPE_10GBASE_LR                = 0x15,
1606         I40E_PHY_TYPE_10GBASE_SFPP_CU           = 0x16,
1607         I40E_PHY_TYPE_10GBASE_CR1               = 0x17,
1608         I40E_PHY_TYPE_40GBASE_CR4               = 0x18,
1609         I40E_PHY_TYPE_40GBASE_SR4               = 0x19,
1610         I40E_PHY_TYPE_40GBASE_LR4               = 0x1A,
1611         I40E_PHY_TYPE_1000BASE_SX               = 0x1B,
1612         I40E_PHY_TYPE_1000BASE_LX               = 0x1C,
1613         I40E_PHY_TYPE_1000BASE_T_OPTICAL        = 0x1D,
1614         I40E_PHY_TYPE_20GBASE_KR2               = 0x1E,
1615         I40E_PHY_TYPE_MAX
1616 };
1617
1618 #define I40E_LINK_SPEED_100MB_SHIFT     0x1
1619 #define I40E_LINK_SPEED_1000MB_SHIFT    0x2
1620 #define I40E_LINK_SPEED_10GB_SHIFT      0x3
1621 #define I40E_LINK_SPEED_40GB_SHIFT      0x4
1622 #define I40E_LINK_SPEED_20GB_SHIFT      0x5
1623
1624 enum i40e_aq_link_speed {
1625         I40E_LINK_SPEED_UNKNOWN = 0,
1626         I40E_LINK_SPEED_100MB   = (1 << I40E_LINK_SPEED_100MB_SHIFT),
1627         I40E_LINK_SPEED_1GB     = (1 << I40E_LINK_SPEED_1000MB_SHIFT),
1628         I40E_LINK_SPEED_10GB    = (1 << I40E_LINK_SPEED_10GB_SHIFT),
1629         I40E_LINK_SPEED_40GB    = (1 << I40E_LINK_SPEED_40GB_SHIFT),
1630         I40E_LINK_SPEED_20GB    = (1 << I40E_LINK_SPEED_20GB_SHIFT)
1631 };
1632
1633 struct i40e_aqc_module_desc {
1634         u8 oui[3];
1635         u8 reserved1;
1636         u8 part_number[16];
1637         u8 revision[4];
1638         u8 reserved2[8];
1639 };
1640
1641 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_module_desc);
1642
1643 struct i40e_aq_get_phy_abilities_resp {
1644         __le32  phy_type;       /* bitmap using the above enum for offsets */
1645         u8      link_speed;     /* bitmap using the above enum bit patterns */
1646         u8      abilities;
1647 #define I40E_AQ_PHY_FLAG_PAUSE_TX       0x01
1648 #define I40E_AQ_PHY_FLAG_PAUSE_RX       0x02
1649 #define I40E_AQ_PHY_FLAG_LOW_POWER      0x04
1650 #define I40E_AQ_PHY_LINK_ENABLED        0x08
1651 #define I40E_AQ_PHY_AN_ENABLED          0x10
1652 #define I40E_AQ_PHY_FLAG_MODULE_QUAL    0x20
1653         __le16  eee_capability;
1654 #define I40E_AQ_EEE_100BASE_TX          0x0002
1655 #define I40E_AQ_EEE_1000BASE_T          0x0004
1656 #define I40E_AQ_EEE_10GBASE_T           0x0008
1657 #define I40E_AQ_EEE_1000BASE_KX         0x0010
1658 #define I40E_AQ_EEE_10GBASE_KX4         0x0020
1659 #define I40E_AQ_EEE_10GBASE_KR          0x0040
1660         __le32  eeer_val;
1661         u8      d3_lpan;
1662 #define I40E_AQ_SET_PHY_D3_LPAN_ENA     0x01
1663         u8      reserved[3];
1664         u8      phy_id[4];
1665         u8      module_type[3];
1666         u8      qualified_module_count;
1667 #define I40E_AQ_PHY_MAX_QMS             16
1668         struct i40e_aqc_module_desc     qualified_module[I40E_AQ_PHY_MAX_QMS];
1669 };
1670
1671 I40E_CHECK_STRUCT_LEN(0x218, i40e_aq_get_phy_abilities_resp);
1672
1673 /* Set PHY Config (direct 0x0601) */
1674 struct i40e_aq_set_phy_config { /* same bits as above in all */
1675         __le32  phy_type;
1676         u8      link_speed;
1677         u8      abilities;
1678 /* bits 0-2 use the values from get_phy_abilities_resp */
1679 #define I40E_AQ_PHY_ENABLE_LINK         0x08
1680 #define I40E_AQ_PHY_ENABLE_AN           0x10
1681 #define I40E_AQ_PHY_ENABLE_ATOMIC_LINK  0x20
1682         __le16  eee_capability;
1683         __le32  eeer;
1684         u8      low_power_ctrl;
1685         u8      reserved[3];
1686 };
1687
1688 I40E_CHECK_CMD_LENGTH(i40e_aq_set_phy_config);
1689
1690 /* Set MAC Config command data structure (direct 0x0603) */
1691 struct i40e_aq_set_mac_config {
1692         __le16  max_frame_size;
1693         u8      params;
1694 #define I40E_AQ_SET_MAC_CONFIG_CRC_EN           0x04
1695 #define I40E_AQ_SET_MAC_CONFIG_PACING_MASK      0x78
1696 #define I40E_AQ_SET_MAC_CONFIG_PACING_SHIFT     3
1697 #define I40E_AQ_SET_MAC_CONFIG_PACING_NONE      0x0
1698 #define I40E_AQ_SET_MAC_CONFIG_PACING_1B_13TX   0xF
1699 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_9TX   0x9
1700 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_4TX   0x8
1701 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_7TX   0x7
1702 #define I40E_AQ_SET_MAC_CONFIG_PACING_2DW_3TX   0x6
1703 #define I40E_AQ_SET_MAC_CONFIG_PACING_1DW_1TX   0x5
1704 #define I40E_AQ_SET_MAC_CONFIG_PACING_3DW_2TX   0x4
1705 #define I40E_AQ_SET_MAC_CONFIG_PACING_7DW_3TX   0x3
1706 #define I40E_AQ_SET_MAC_CONFIG_PACING_4DW_1TX   0x2
1707 #define I40E_AQ_SET_MAC_CONFIG_PACING_9DW_1TX   0x1
1708         u8      tx_timer_priority; /* bitmap */
1709         __le16  tx_timer_value;
1710         __le16  fc_refresh_threshold;
1711         u8      reserved[8];
1712 };
1713
1714 I40E_CHECK_CMD_LENGTH(i40e_aq_set_mac_config);
1715
1716 /* Restart Auto-Negotiation (direct 0x605) */
1717 struct i40e_aqc_set_link_restart_an {
1718         u8      command;
1719 #define I40E_AQ_PHY_RESTART_AN  0x02
1720 #define I40E_AQ_PHY_LINK_ENABLE 0x04
1721         u8      reserved[15];
1722 };
1723
1724 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_link_restart_an);
1725
1726 /* Get Link Status cmd & response data structure (direct 0x0607) */
1727 struct i40e_aqc_get_link_status {
1728         __le16  command_flags; /* only field set on command */
1729 #define I40E_AQ_LSE_MASK                0x3
1730 #define I40E_AQ_LSE_NOP                 0x0
1731 #define I40E_AQ_LSE_DISABLE             0x2
1732 #define I40E_AQ_LSE_ENABLE              0x3
1733 /* only response uses this flag */
1734 #define I40E_AQ_LSE_IS_ENABLED          0x1
1735         u8      phy_type;    /* i40e_aq_phy_type   */
1736         u8      link_speed;  /* i40e_aq_link_speed */
1737         u8      link_info;
1738 #define I40E_AQ_LINK_UP                 0x01    /* obsolete */
1739 #define I40E_AQ_LINK_UP_FUNCTION        0x01
1740 #define I40E_AQ_LINK_FAULT              0x02
1741 #define I40E_AQ_LINK_FAULT_TX           0x04
1742 #define I40E_AQ_LINK_FAULT_RX           0x08
1743 #define I40E_AQ_LINK_FAULT_REMOTE       0x10
1744 #define I40E_AQ_LINK_UP_PORT            0x20
1745 #define I40E_AQ_MEDIA_AVAILABLE         0x40
1746 #define I40E_AQ_SIGNAL_DETECT           0x80
1747         u8      an_info;
1748 #define I40E_AQ_AN_COMPLETED            0x01
1749 #define I40E_AQ_LP_AN_ABILITY           0x02
1750 #define I40E_AQ_PD_FAULT                0x04
1751 #define I40E_AQ_FEC_EN                  0x08
1752 #define I40E_AQ_PHY_LOW_POWER           0x10
1753 #define I40E_AQ_LINK_PAUSE_TX           0x20
1754 #define I40E_AQ_LINK_PAUSE_RX           0x40
1755 #define I40E_AQ_QUALIFIED_MODULE        0x80
1756         u8      ext_info;
1757 #define I40E_AQ_LINK_PHY_TEMP_ALARM     0x01
1758 #define I40E_AQ_LINK_XCESSIVE_ERRORS    0x02
1759 #define I40E_AQ_LINK_TX_SHIFT           0x02
1760 #define I40E_AQ_LINK_TX_MASK            (0x03 << I40E_AQ_LINK_TX_SHIFT)
1761 #define I40E_AQ_LINK_TX_ACTIVE          0x00
1762 #define I40E_AQ_LINK_TX_DRAINED         0x01
1763 #define I40E_AQ_LINK_TX_FLUSHED         0x03
1764 #define I40E_AQ_LINK_FORCED_40G         0x10
1765         u8      loopback; /* use defines from i40e_aqc_set_lb_mode */
1766         __le16  max_frame_size;
1767         u8      config;
1768 #define I40E_AQ_CONFIG_CRC_ENA          0x04
1769 #define I40E_AQ_CONFIG_PACING_MASK      0x78
1770         u8      reserved[5];
1771 };
1772
1773 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_link_status);
1774
1775 /* Set event mask command (direct 0x613) */
1776 struct i40e_aqc_set_phy_int_mask {
1777         u8      reserved[8];
1778         __le16  event_mask;
1779 #define I40E_AQ_EVENT_LINK_UPDOWN       0x0002
1780 #define I40E_AQ_EVENT_MEDIA_NA          0x0004
1781 #define I40E_AQ_EVENT_LINK_FAULT        0x0008
1782 #define I40E_AQ_EVENT_PHY_TEMP_ALARM    0x0010
1783 #define I40E_AQ_EVENT_EXCESSIVE_ERRORS  0x0020
1784 #define I40E_AQ_EVENT_SIGNAL_DETECT     0x0040
1785 #define I40E_AQ_EVENT_AN_COMPLETED      0x0080
1786 #define I40E_AQ_EVENT_MODULE_QUAL_FAIL  0x0100
1787 #define I40E_AQ_EVENT_PORT_TX_SUSPENDED 0x0200
1788         u8      reserved1[6];
1789 };
1790
1791 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_int_mask);
1792
1793 /* Get Local AN advt register (direct 0x0614)
1794  * Set Local AN advt register (direct 0x0615)
1795  * Get Link Partner AN advt register (direct 0x0616)
1796  */
1797 struct i40e_aqc_an_advt_reg {
1798         __le32  local_an_reg0;
1799         __le16  local_an_reg1;
1800         u8      reserved[10];
1801 };
1802
1803 I40E_CHECK_CMD_LENGTH(i40e_aqc_an_advt_reg);
1804
1805 /* Set Loopback mode (0x0618) */
1806 struct i40e_aqc_set_lb_mode {
1807         __le16  lb_mode;
1808 #define I40E_AQ_LB_PHY_LOCAL    0x01
1809 #define I40E_AQ_LB_PHY_REMOTE   0x02
1810 #define I40E_AQ_LB_MAC_LOCAL    0x04
1811         u8      reserved[14];
1812 };
1813
1814 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_lb_mode);
1815
1816 /* Set PHY Debug command (0x0622) */
1817 struct i40e_aqc_set_phy_debug {
1818         u8      command_flags;
1819 #define I40E_AQ_PHY_DEBUG_RESET_INTERNAL        0x02
1820 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT  2
1821 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_MASK   (0x03 << \
1822                                         I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SHIFT)
1823 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_NONE   0x00
1824 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_HARD   0x01
1825 #define I40E_AQ_PHY_DEBUG_RESET_EXTERNAL_SOFT   0x02
1826 #define I40E_AQ_PHY_DEBUG_DISABLE_LINK_FW       0x10
1827         u8      reserved[15];
1828 };
1829
1830 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_phy_debug);
1831
1832 enum i40e_aq_phy_reg_type {
1833         I40E_AQC_PHY_REG_INTERNAL       = 0x1,
1834         I40E_AQC_PHY_REG_EXERNAL_BASET  = 0x2,
1835         I40E_AQC_PHY_REG_EXERNAL_MODULE = 0x3
1836 };
1837
1838 /* NVM Read command (indirect 0x0701)
1839  * NVM Erase commands (direct 0x0702)
1840  * NVM Update commands (indirect 0x0703)
1841  */
1842 struct i40e_aqc_nvm_update {
1843         u8      command_flags;
1844 #define I40E_AQ_NVM_LAST_CMD    0x01
1845 #define I40E_AQ_NVM_FLASH_ONLY  0x80
1846         u8      module_pointer;
1847         __le16  length;
1848         __le32  offset;
1849         __le32  addr_high;
1850         __le32  addr_low;
1851 };
1852
1853 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_update);
1854
1855 /* NVM Config Read (indirect 0x0704) */
1856 struct i40e_aqc_nvm_config_read {
1857         __le16  cmd_flags;
1858 #define I40E_AQ_ANVM_SINGLE_OR_MULTIPLE_FEATURES_MASK   1
1859 #define I40E_AQ_ANVM_READ_SINGLE_FEATURE                0
1860 #define I40E_AQ_ANVM_READ_MULTIPLE_FEATURES             1
1861         __le16  element_count;
1862         __le16  element_id;     /* Feature/field ID */
1863         __le16  element_id_msw; /* MSWord of field ID */
1864         __le32  address_high;
1865         __le32  address_low;
1866 };
1867
1868 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_read);
1869
1870 /* NVM Config Write (indirect 0x0705) */
1871 struct i40e_aqc_nvm_config_write {
1872         __le16  cmd_flags;
1873         __le16  element_count;
1874         u8      reserved[4];
1875         __le32  address_high;
1876         __le32  address_low;
1877 };
1878
1879 I40E_CHECK_CMD_LENGTH(i40e_aqc_nvm_config_write);
1880
1881 /* Used for 0x0704 as well as for 0x0705 commands */
1882 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT         1
1883 #define I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_MASK          (1 << I40E_AQ_ANVM_FEATURE_OR_IMMEDIATE_SHIFT)
1884 #define I40E_AQ_ANVM_FEATURE                            0
1885 #define I40E_AQ_ANVM_IMMEDIATE_FIELD                    (1 << FEATURE_OR_IMMEDIATE_SHIFT)
1886 struct i40e_aqc_nvm_config_data_feature {
1887         __le16 feature_id;
1888 #define I40E_AQ_ANVM_FEATURE_OPTION_OEM_ONLY            0x01
1889 #define I40E_AQ_ANVM_FEATURE_OPTION_DWORD_MAP           0x08
1890 #define I40E_AQ_ANVM_FEATURE_OPTION_POR_CSR             0x10
1891         __le16 feature_options;
1892         __le16 feature_selection;
1893 };
1894
1895 I40E_CHECK_STRUCT_LEN(0x6, i40e_aqc_nvm_config_data_feature);
1896
1897 struct i40e_aqc_nvm_config_data_immediate_field {
1898         __le32 field_id;
1899         __le32 field_value;
1900         __le16 field_options;
1901         __le16 reserved;
1902 };
1903
1904 I40E_CHECK_STRUCT_LEN(0xc, i40e_aqc_nvm_config_data_immediate_field);
1905
1906 /* OEM Post Update (indirect 0x0720)
1907  * no command data struct used
1908  */
1909  struct i40e_aqc_nvm_oem_post_update {
1910 #define I40E_AQ_NVM_OEM_POST_UPDATE_EXTERNAL_DATA       0x01
1911         u8 sel_data;
1912         u8 reserved[7];
1913 };
1914
1915 I40E_CHECK_STRUCT_LEN(0x8, i40e_aqc_nvm_oem_post_update);
1916
1917 struct i40e_aqc_nvm_oem_post_update_buffer {
1918         u8 str_len;
1919         u8 dev_addr;
1920         __le16 eeprom_addr;
1921         u8 data[36];
1922 };
1923
1924 I40E_CHECK_STRUCT_LEN(0x28, i40e_aqc_nvm_oem_post_update_buffer);
1925
1926 /* Send to PF command (indirect 0x0801) id is only used by PF
1927  * Send to VF command (indirect 0x0802) id is only used by PF
1928  * Send to Peer PF command (indirect 0x0803)
1929  */
1930 struct i40e_aqc_pf_vf_message {
1931         __le32  id;
1932         u8      reserved[4];
1933         __le32  addr_high;
1934         __le32  addr_low;
1935 };
1936
1937 I40E_CHECK_CMD_LENGTH(i40e_aqc_pf_vf_message);
1938
1939 /* Alternate structure */
1940
1941 /* Direct write (direct 0x0900)
1942  * Direct read (direct 0x0902)
1943  */
1944 struct i40e_aqc_alternate_write {
1945         __le32 address0;
1946         __le32 data0;
1947         __le32 address1;
1948         __le32 data1;
1949 };
1950
1951 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write);
1952
1953 /* Indirect write (indirect 0x0901)
1954  * Indirect read (indirect 0x0903)
1955  */
1956
1957 struct i40e_aqc_alternate_ind_write {
1958         __le32 address;
1959         __le32 length;
1960         __le32 addr_high;
1961         __le32 addr_low;
1962 };
1963
1964 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_ind_write);
1965
1966 /* Done alternate write (direct 0x0904)
1967  * uses i40e_aq_desc
1968  */
1969 struct i40e_aqc_alternate_write_done {
1970         __le16  cmd_flags;
1971 #define I40E_AQ_ALTERNATE_MODE_BIOS_MASK        1
1972 #define I40E_AQ_ALTERNATE_MODE_BIOS_LEGACY      0
1973 #define I40E_AQ_ALTERNATE_MODE_BIOS_UEFI        1
1974 #define I40E_AQ_ALTERNATE_RESET_NEEDED          2
1975         u8      reserved[14];
1976 };
1977
1978 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_write_done);
1979
1980 /* Set OEM mode (direct 0x0905) */
1981 struct i40e_aqc_alternate_set_mode {
1982         __le32  mode;
1983 #define I40E_AQ_ALTERNATE_MODE_NONE     0
1984 #define I40E_AQ_ALTERNATE_MODE_OEM      1
1985         u8      reserved[12];
1986 };
1987
1988 I40E_CHECK_CMD_LENGTH(i40e_aqc_alternate_set_mode);
1989
1990 /* Clear port Alternate RAM (direct 0x0906) uses i40e_aq_desc */
1991
1992 /* async events 0x10xx */
1993
1994 /* Lan Queue Overflow Event (direct, 0x1001) */
1995 struct i40e_aqc_lan_overflow {
1996         __le32  prtdcb_rupto;
1997         __le32  otx_ctl;
1998         u8      reserved[8];
1999 };
2000
2001 I40E_CHECK_CMD_LENGTH(i40e_aqc_lan_overflow);
2002
2003 /* Get LLDP MIB (indirect 0x0A00) */
2004 struct i40e_aqc_lldp_get_mib {
2005         u8      type;
2006         u8      reserved1;
2007 #define I40E_AQ_LLDP_MIB_TYPE_MASK              0x3
2008 #define I40E_AQ_LLDP_MIB_LOCAL                  0x0
2009 #define I40E_AQ_LLDP_MIB_REMOTE                 0x1
2010 #define I40E_AQ_LLDP_MIB_LOCAL_AND_REMOTE       0x2
2011 #define I40E_AQ_LLDP_BRIDGE_TYPE_MASK           0xC
2012 #define I40E_AQ_LLDP_BRIDGE_TYPE_SHIFT          0x2
2013 #define I40E_AQ_LLDP_BRIDGE_TYPE_NEAREST_BRIDGE 0x0
2014 #define I40E_AQ_LLDP_BRIDGE_TYPE_NON_TPMR       0x1
2015 #define I40E_AQ_LLDP_TX_SHIFT                   0x4
2016 #define I40E_AQ_LLDP_TX_MASK                    (0x03 << I40E_AQ_LLDP_TX_SHIFT)
2017 /* TX pause flags use I40E_AQ_LINK_TX_* above */
2018         __le16  local_len;
2019         __le16  remote_len;
2020         u8      reserved2[2];
2021         __le32  addr_high;
2022         __le32  addr_low;
2023 };
2024
2025 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_get_mib);
2026
2027 /* Configure LLDP MIB Change Event (direct 0x0A01)
2028  * also used for the event (with type in the command field)
2029  */
2030 struct i40e_aqc_lldp_update_mib {
2031         u8      command;
2032 #define I40E_AQ_LLDP_MIB_UPDATE_ENABLE  0x0
2033 #define I40E_AQ_LLDP_MIB_UPDATE_DISABLE 0x1
2034         u8      reserved[7];
2035         __le32  addr_high;
2036         __le32  addr_low;
2037 };
2038
2039 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_mib);
2040
2041 /* Add LLDP TLV (indirect 0x0A02)
2042  * Delete LLDP TLV (indirect 0x0A04)
2043  */
2044 struct i40e_aqc_lldp_add_tlv {
2045         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2046         u8      reserved1[1];
2047         __le16  len;
2048         u8      reserved2[4];
2049         __le32  addr_high;
2050         __le32  addr_low;
2051 };
2052
2053 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_add_tlv);
2054
2055 /* Update LLDP TLV (indirect 0x0A03) */
2056 struct i40e_aqc_lldp_update_tlv {
2057         u8      type; /* only nearest bridge and non-TPMR from 0x0A00 */
2058         u8      reserved;
2059         __le16  old_len;
2060         __le16  new_offset;
2061         __le16  new_len;
2062         __le32  addr_high;
2063         __le32  addr_low;
2064 };
2065
2066 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_update_tlv);
2067
2068 /* Stop LLDP (direct 0x0A05) */
2069 struct i40e_aqc_lldp_stop {
2070         u8      command;
2071 #define I40E_AQ_LLDP_AGENT_STOP         0x0
2072 #define I40E_AQ_LLDP_AGENT_SHUTDOWN     0x1
2073         u8      reserved[15];
2074 };
2075
2076 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop);
2077
2078 /* Start LLDP (direct 0x0A06) */
2079
2080 struct i40e_aqc_lldp_start {
2081         u8      command;
2082 #define I40E_AQ_LLDP_AGENT_START        0x1
2083         u8      reserved[15];
2084 };
2085
2086 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_start);
2087
2088 /* Get CEE DCBX Oper Config (0x0A07)
2089  * uses the generic descriptor struct
2090  * returns below as indirect response
2091  */
2092
2093 #define I40E_AQC_CEE_APP_FCOE_SHIFT     0x0
2094 #define I40E_AQC_CEE_APP_FCOE_MASK      (0x7 << I40E_AQC_CEE_APP_FCOE_SHIFT)
2095 #define I40E_AQC_CEE_APP_ISCSI_SHIFT    0x3
2096 #define I40E_AQC_CEE_APP_ISCSI_MASK     (0x7 << I40E_AQC_CEE_APP_ISCSI_SHIFT)
2097 #define I40E_AQC_CEE_APP_FIP_SHIFT      0x8
2098 #define I40E_AQC_CEE_APP_FIP_MASK       (0x7 << I40E_AQC_CEE_APP_FIP_SHIFT)
2099
2100 #define I40E_AQC_CEE_PG_STATUS_SHIFT    0x0
2101 #define I40E_AQC_CEE_PG_STATUS_MASK     (0x7 << I40E_AQC_CEE_PG_STATUS_SHIFT)
2102 #define I40E_AQC_CEE_PFC_STATUS_SHIFT   0x3
2103 #define I40E_AQC_CEE_PFC_STATUS_MASK    (0x7 << I40E_AQC_CEE_PFC_STATUS_SHIFT)
2104 #define I40E_AQC_CEE_APP_STATUS_SHIFT   0x8
2105 #define I40E_AQC_CEE_APP_STATUS_MASK    (0x7 << I40E_AQC_CEE_APP_STATUS_SHIFT)
2106 #define I40E_AQC_CEE_FCOE_STATUS_SHIFT  0x8
2107 #define I40E_AQC_CEE_FCOE_STATUS_MASK   (0x7 << I40E_AQC_CEE_FCOE_STATUS_SHIFT)
2108 #define I40E_AQC_CEE_ISCSI_STATUS_SHIFT 0xB
2109 #define I40E_AQC_CEE_ISCSI_STATUS_MASK  (0x7 << I40E_AQC_CEE_ISCSI_STATUS_SHIFT)
2110 #define I40E_AQC_CEE_FIP_STATUS_SHIFT   0x10
2111 #define I40E_AQC_CEE_FIP_STATUS_MASK    (0x7 << I40E_AQC_CEE_FIP_STATUS_SHIFT)
2112
2113 /* struct i40e_aqc_get_cee_dcb_cfg_v1_resp was originally defined with
2114  * word boundary layout issues, which the Linux compilers silently deal
2115  * with by adding padding, making the actual struct larger than designed.
2116  * However, the FW compiler for the NIC is less lenient and complains
2117  * about the struct.  Hence, the struct defined here has an extra byte in
2118  * fields reserved3 and reserved4 to directly acknowledge that padding,
2119  * and the new length is used in the length check macro.
2120  */
2121 struct i40e_aqc_get_cee_dcb_cfg_v1_resp {
2122         u8      reserved1;
2123         u8      oper_num_tc;
2124         u8      oper_prio_tc[4];
2125         u8      reserved2;
2126         u8      oper_tc_bw[8];
2127         u8      oper_pfc_en;
2128         u8      reserved3[2];
2129         __le16  oper_app_prio;
2130         u8      reserved4[2];
2131         __le16  tlv_status;
2132 };
2133
2134 I40E_CHECK_STRUCT_LEN(0x18, i40e_aqc_get_cee_dcb_cfg_v1_resp);
2135
2136 struct i40e_aqc_get_cee_dcb_cfg_resp {
2137         u8      oper_num_tc;
2138         u8      oper_prio_tc[4];
2139         u8      oper_tc_bw[8];
2140         u8      oper_pfc_en;
2141         __le16  oper_app_prio;
2142         __le32  tlv_status;
2143         u8      reserved[12];
2144 };
2145
2146 I40E_CHECK_STRUCT_LEN(0x20, i40e_aqc_get_cee_dcb_cfg_resp);
2147
2148 /*      Set Local LLDP MIB (indirect 0x0A08)
2149  *      Used to replace the local MIB of a given LLDP agent. e.g. DCBx
2150  */
2151 struct i40e_aqc_lldp_set_local_mib {
2152 #define SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT        0
2153 #define SET_LOCAL_MIB_AC_TYPE_DCBX_MASK (1 << \
2154                                         SET_LOCAL_MIB_AC_TYPE_DCBX_SHIFT)
2155 #define SET_LOCAL_MIB_AC_TYPE_LOCAL_MIB 0x0
2156 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT    (1)
2157 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_MASK     (1 << \
2158                                 SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS_SHIFT)
2159 #define SET_LOCAL_MIB_AC_TYPE_NON_WILLING_APPS          0x1
2160         u8      type;
2161         u8      reserved0;
2162         __le16  length;
2163         u8      reserved1[4];
2164         __le32  address_high;
2165         __le32  address_low;
2166 };
2167
2168 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_set_local_mib);
2169
2170 /*      Stop/Start LLDP Agent (direct 0x0A09)
2171  *      Used for stopping/starting specific LLDP agent. e.g. DCBx
2172  */
2173 struct i40e_aqc_lldp_stop_start_specific_agent {
2174 #define I40E_AQC_START_SPECIFIC_AGENT_SHIFT     0
2175 #define I40E_AQC_START_SPECIFIC_AGENT_MASK      (1 << I40E_AQC_START_SPECIFIC_AGENT_SHIFT)
2176         u8      command;
2177         u8      reserved[15];
2178 };
2179
2180 I40E_CHECK_CMD_LENGTH(i40e_aqc_lldp_stop_start_specific_agent);
2181
2182 /* Add Udp Tunnel command and completion (direct 0x0B00) */
2183 struct i40e_aqc_add_udp_tunnel {
2184         __le16  udp_port;
2185         u8      reserved0[3];
2186         u8      protocol_type;
2187 #define I40E_AQC_TUNNEL_TYPE_VXLAN      0x00
2188 #define I40E_AQC_TUNNEL_TYPE_NGE        0x01
2189 #define I40E_AQC_TUNNEL_TYPE_TEREDO     0x10
2190         u8      reserved1[10];
2191 };
2192
2193 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel);
2194
2195 struct i40e_aqc_add_udp_tunnel_completion {
2196         __le16 udp_port;
2197         u8      filter_entry_index;
2198         u8      multiple_pfs;
2199 #define I40E_AQC_SINGLE_PF              0x0
2200 #define I40E_AQC_MULTIPLE_PFS           0x1
2201         u8      total_filters;
2202         u8      reserved[11];
2203 };
2204
2205 I40E_CHECK_CMD_LENGTH(i40e_aqc_add_udp_tunnel_completion);
2206
2207 /* remove UDP Tunnel command (0x0B01) */
2208 struct i40e_aqc_remove_udp_tunnel {
2209         u8      reserved[2];
2210         u8      index; /* 0 to 15 */
2211         u8      reserved2[13];
2212 };
2213
2214 I40E_CHECK_CMD_LENGTH(i40e_aqc_remove_udp_tunnel);
2215
2216 struct i40e_aqc_del_udp_tunnel_completion {
2217         __le16  udp_port;
2218         u8      index; /* 0 to 15 */
2219         u8      multiple_pfs;
2220         u8      total_filters_used;
2221         u8      reserved1[11];
2222 };
2223
2224 I40E_CHECK_CMD_LENGTH(i40e_aqc_del_udp_tunnel_completion);
2225 #ifdef X722_SUPPORT
2226
2227 struct i40e_aqc_get_set_rss_key {
2228 #define I40E_AQC_SET_RSS_KEY_VSI_VALID          (0x1 << 15)
2229 #define I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT       0
2230 #define I40E_AQC_SET_RSS_KEY_VSI_ID_MASK        (0x3FF << \
2231                                         I40E_AQC_SET_RSS_KEY_VSI_ID_SHIFT)
2232         __le16  vsi_id;
2233         u8      reserved[6];
2234         __le32  addr_high;
2235         __le32  addr_low;
2236 };
2237
2238 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_key);
2239
2240 struct i40e_aqc_get_set_rss_key_data {
2241         u8 standard_rss_key[0x28];
2242         u8 extended_hash_key[0xc];
2243 };
2244
2245 I40E_CHECK_STRUCT_LEN(0x34, i40e_aqc_get_set_rss_key_data);
2246
2247 struct  i40e_aqc_get_set_rss_lut {
2248 #define I40E_AQC_SET_RSS_LUT_VSI_VALID          (0x1 << 15)
2249 #define I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT       0
2250 #define I40E_AQC_SET_RSS_LUT_VSI_ID_MASK        (0x3FF << \
2251                                         I40E_AQC_SET_RSS_LUT_VSI_ID_SHIFT)
2252         __le16  vsi_id;
2253 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT   0
2254 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_MASK    (0x1 << \
2255                                         I40E_AQC_SET_RSS_LUT_TABLE_TYPE_SHIFT)
2256
2257 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_VSI     0
2258 #define I40E_AQC_SET_RSS_LUT_TABLE_TYPE_PF      1
2259         __le16  flags;
2260         u8      reserved[4];
2261         __le32  addr_high;
2262         __le32  addr_low;
2263 };
2264
2265 I40E_CHECK_CMD_LENGTH(i40e_aqc_get_set_rss_lut);
2266 #endif
2267
2268 /* tunnel key structure 0x0B10 */
2269
2270 struct i40e_aqc_tunnel_key_structure {
2271         u8      key1_off;
2272         u8      key2_off;
2273         u8      key1_len;  /* 0 to 15 */
2274         u8      key2_len;  /* 0 to 15 */
2275         u8      flags;
2276 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDE     0x01
2277 /* response flags */
2278 #define I40E_AQC_TUNNEL_KEY_STRUCT_SUCCESS      0x01
2279 #define I40E_AQC_TUNNEL_KEY_STRUCT_MODIFIED     0x02
2280 #define I40E_AQC_TUNNEL_KEY_STRUCT_OVERRIDDEN   0x03
2281         u8      network_key_index;
2282 #define I40E_AQC_NETWORK_KEY_INDEX_VXLAN                0x0
2283 #define I40E_AQC_NETWORK_KEY_INDEX_NGE                  0x1
2284 #define I40E_AQC_NETWORK_KEY_INDEX_FLEX_MAC_IN_UDP      0x2
2285 #define I40E_AQC_NETWORK_KEY_INDEX_GRE                  0x3
2286         u8      reserved[10];
2287 };
2288
2289 I40E_CHECK_CMD_LENGTH(i40e_aqc_tunnel_key_structure);
2290
2291 /* OEM mode commands (direct 0xFE0x) */
2292 struct i40e_aqc_oem_param_change {
2293         __le32  param_type;
2294 #define I40E_AQ_OEM_PARAM_TYPE_PF_CTL   0
2295 #define I40E_AQ_OEM_PARAM_TYPE_BW_CTL   1
2296 #define I40E_AQ_OEM_PARAM_MAC           2
2297         __le32  param_value1;
2298         __le16  param_value2;
2299         u8      reserved[6];
2300 };
2301
2302 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_param_change);
2303
2304 struct i40e_aqc_oem_state_change {
2305         __le32  state;
2306 #define I40E_AQ_OEM_STATE_LINK_DOWN     0x0
2307 #define I40E_AQ_OEM_STATE_LINK_UP       0x1
2308         u8      reserved[12];
2309 };
2310
2311 I40E_CHECK_CMD_LENGTH(i40e_aqc_oem_state_change);
2312
2313 /* Initialize OCSD (0xFE02, direct) */
2314 struct i40e_aqc_opc_oem_ocsd_initialize {
2315         u8 type_status;
2316         u8 reserved1[3];
2317         __le32 ocsd_memory_block_addr_high;
2318         __le32 ocsd_memory_block_addr_low;
2319         __le32 requested_update_interval;
2320 };
2321
2322 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocsd_initialize);
2323
2324 /* Initialize OCBB  (0xFE03, direct) */
2325 struct i40e_aqc_opc_oem_ocbb_initialize {
2326         u8 type_status;
2327         u8 reserved1[3];
2328         __le32 ocbb_memory_block_addr_high;
2329         __le32 ocbb_memory_block_addr_low;
2330         u8 reserved2[4];
2331 };
2332
2333 I40E_CHECK_CMD_LENGTH(i40e_aqc_opc_oem_ocbb_initialize);
2334
2335 /* debug commands */
2336
2337 /* get device id (0xFF00) uses the generic structure */
2338
2339 /* set test more (0xFF01, internal) */
2340
2341 struct i40e_acq_set_test_mode {
2342         u8      mode;
2343 #define I40E_AQ_TEST_PARTIAL    0
2344 #define I40E_AQ_TEST_FULL       1
2345 #define I40E_AQ_TEST_NVM        2
2346         u8      reserved[3];
2347         u8      command;
2348 #define I40E_AQ_TEST_OPEN       0
2349 #define I40E_AQ_TEST_CLOSE      1
2350 #define I40E_AQ_TEST_INC        2
2351         u8      reserved2[3];
2352         __le32  address_high;
2353         __le32  address_low;
2354 };
2355
2356 I40E_CHECK_CMD_LENGTH(i40e_acq_set_test_mode);
2357
2358 /* Debug Read Register command (0xFF03)
2359  * Debug Write Register command (0xFF04)
2360  */
2361 struct i40e_aqc_debug_reg_read_write {
2362         __le32 reserved;
2363         __le32 address;
2364         __le32 value_high;
2365         __le32 value_low;
2366 };
2367
2368 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_reg_read_write);
2369
2370 /* Scatter/gather Reg Read  (indirect 0xFF05)
2371  * Scatter/gather Reg Write (indirect 0xFF06)
2372  */
2373
2374 /* i40e_aq_desc is used for the command */
2375 struct i40e_aqc_debug_reg_sg_element_data {
2376         __le32 address;
2377         __le32 value;
2378 };
2379
2380 /* Debug Modify register (direct 0xFF07) */
2381 struct i40e_aqc_debug_modify_reg {
2382         __le32 address;
2383         __le32 value;
2384         __le32 clear_mask;
2385         __le32 set_mask;
2386 };
2387
2388 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_reg);
2389
2390 /* dump internal data (0xFF08, indirect) */
2391
2392 #define I40E_AQ_CLUSTER_ID_AUX          0
2393 #define I40E_AQ_CLUSTER_ID_SWITCH_FLU   1
2394 #define I40E_AQ_CLUSTER_ID_TXSCHED      2
2395 #define I40E_AQ_CLUSTER_ID_HMC          3
2396 #define I40E_AQ_CLUSTER_ID_MAC0         4
2397 #define I40E_AQ_CLUSTER_ID_MAC1         5
2398 #define I40E_AQ_CLUSTER_ID_MAC2         6
2399 #define I40E_AQ_CLUSTER_ID_MAC3         7
2400 #define I40E_AQ_CLUSTER_ID_DCB          8
2401 #define I40E_AQ_CLUSTER_ID_EMP_MEM      9
2402 #define I40E_AQ_CLUSTER_ID_PKT_BUF      10
2403 #define I40E_AQ_CLUSTER_ID_ALTRAM       11
2404
2405 struct i40e_aqc_debug_dump_internals {
2406         u8      cluster_id;
2407         u8      table_id;
2408         __le16  data_size;
2409         __le32  idx;
2410         __le32  address_high;
2411         __le32  address_low;
2412 };
2413
2414 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_dump_internals);
2415
2416 struct i40e_aqc_debug_modify_internals {
2417         u8      cluster_id;
2418         u8      cluster_specific_params[7];
2419         __le32  address_high;
2420         __le32  address_low;
2421 };
2422
2423 I40E_CHECK_CMD_LENGTH(i40e_aqc_debug_modify_internals);
2424
2425 #ifdef X722_SUPPORT
2426 struct i40e_aqc_set_proxy_config {
2427         u8 reserved_1[4];
2428         u8 reserved_2[4];
2429         __le32  address_high;
2430         __le32  address_low;
2431 };
2432
2433 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_proxy_config);
2434
2435 struct i40e_aqc_set_proxy_config_resp {
2436         u8 reserved[8];
2437         __le32  address_high;
2438         __le32  address_low;
2439 };
2440
2441 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_proxy_config_resp);
2442
2443 struct i40e_aqc_set_ns_proxy_table_entry {
2444         u8 reserved_1[4];
2445         u8 reserved_2[4];
2446         __le32  address_high;
2447         __le32  address_low;
2448 };
2449
2450 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_ns_proxy_table_entry);
2451
2452 struct i40e_aqc_set_ns_proxy_table_entry_resp {
2453         u8 reserved_1[4];
2454         u8 reserved_2[4];
2455         __le32  address_high;
2456         __le32  address_low;
2457 };
2458
2459 I40E_CHECK_CMD_LENGTH(i40e_aqc_set_ns_proxy_table_entry_resp);
2460
2461 #endif
2462 #endif /* _I40E_ADMINQ_CMD_H_ */