drivers/net/i40e/i40e_rxtx_vec_avx2.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2017 Intel Corporation
   3  */
   4
   5 #include <stdint.h>
   6 #include <ethdev_driver.h>
   7 #include <rte_malloc.h>
   8
   9 #include "base/i40e_prototype.h"
  10 #include "base/i40e_type.h"
  11 #include "i40e_ethdev.h"
  12 #include "i40e_rxtx.h"
  13 #include "i40e_rxtx_vec_common.h"
  14
  15 #include <rte_vect.h>
  16
  17 #ifndef __INTEL_COMPILER
  18 #pragma GCC diagnostic ignored "-Wcast-qual"
  19 #endif
  20
  21 static inline void
  22 i40e_rxq_rearm(struct i40e_rx_queue *rxq)
  23 {
  24         int i;
  25         uint16_t rx_id;
  26         volatile union i40e_rx_desc *rxdp;
  27         struct i40e_rx_entry *rxep = &rxq->sw_ring[rxq->rxrearm_start];
  28
  29         rxdp = rxq->rx_ring + rxq->rxrearm_start;
  30
  31         /* Pull 'n' more MBUFs into the software ring */
  32         if (rte_mempool_get_bulk(rxq->mp,
  33                                  (void *)rxep,
  34                                  RTE_I40E_RXQ_REARM_THRESH) < 0) {
  35                 if (rxq->rxrearm_nb + RTE_I40E_RXQ_REARM_THRESH >=
  36                     rxq->nb_rx_desc) {
  37                         __m128i dma_addr0;
  38                         dma_addr0 = _mm_setzero_si128();
  39                         for (i = 0; i < RTE_I40E_DESCS_PER_LOOP; i++) {
  40                                 rxep[i].mbuf = &rxq->fake_mbuf;
  41                                 _mm_store_si128((__m128i *)&rxdp[i].read,
  42                                                 dma_addr0);
  43                         }
  44                 }
  45                 rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed +=
  46                         RTE_I40E_RXQ_REARM_THRESH;
  47                 return;
  48         }
  49
  50 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
  51         struct rte_mbuf *mb0, *mb1;
  52         __m128i dma_addr0, dma_addr1;
  53         __m128i hdr_room = _mm_set_epi64x(RTE_PKTMBUF_HEADROOM,
  54                         RTE_PKTMBUF_HEADROOM);
  55         /* Initialize the mbufs in vector, process 2 mbufs in one loop */
  56         for (i = 0; i < RTE_I40E_RXQ_REARM_THRESH; i += 2, rxep += 2) {
  57                 __m128i vaddr0, vaddr1;
  58
  59                 mb0 = rxep[0].mbuf;
  60                 mb1 = rxep[1].mbuf;
  61
  62                 /* load buf_addr(lo 64bit) and buf_iova(hi 64bit) */
  63                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, buf_iova) !=
  64                                 offsetof(struct rte_mbuf, buf_addr) + 8);
  65                 vaddr0 = _mm_loadu_si128((__m128i *)&mb0->buf_addr);
  66                 vaddr1 = _mm_loadu_si128((__m128i *)&mb1->buf_addr);
  67
  68                 /* convert pa to dma_addr hdr/data */
  69                 dma_addr0 = _mm_unpackhi_epi64(vaddr0, vaddr0);
  70                 dma_addr1 = _mm_unpackhi_epi64(vaddr1, vaddr1);
  71
  72                 /* add headroom to pa values */
  73                 dma_addr0 = _mm_add_epi64(dma_addr0, hdr_room);
  74                 dma_addr1 = _mm_add_epi64(dma_addr1, hdr_room);
  75
  76                 /* flush desc with pa dma_addr */
  77                 _mm_store_si128((__m128i *)&rxdp++->read, dma_addr0);
  78                 _mm_store_si128((__m128i *)&rxdp++->read, dma_addr1);
  79         }
  80 #else
  81         struct rte_mbuf *mb0, *mb1, *mb2, *mb3;
  82         __m256i dma_addr0_1, dma_addr2_3;
  83         __m256i hdr_room = _mm256_set1_epi64x(RTE_PKTMBUF_HEADROOM);
  84         /* Initialize the mbufs in vector, process 4 mbufs in one loop */
  85         for (i = 0; i < RTE_I40E_RXQ_REARM_THRESH;
  86                         i += 4, rxep += 4, rxdp += 4) {
  87                 __m128i vaddr0, vaddr1, vaddr2, vaddr3;
  88                 __m256i vaddr0_1, vaddr2_3;
  89
  90                 mb0 = rxep[0].mbuf;
  91                 mb1 = rxep[1].mbuf;
  92                 mb2 = rxep[2].mbuf;
  93                 mb3 = rxep[3].mbuf;
  94
  95                 /* load buf_addr(lo 64bit) and buf_iova(hi 64bit) */
  96                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, buf_iova) !=
  97                                 offsetof(struct rte_mbuf, buf_addr) + 8);
  98                 vaddr0 = _mm_loadu_si128((__m128i *)&mb0->buf_addr);
  99                 vaddr1 = _mm_loadu_si128((__m128i *)&mb1->buf_addr);
 100                 vaddr2 = _mm_loadu_si128((__m128i *)&mb2->buf_addr);
 101                 vaddr3 = _mm_loadu_si128((__m128i *)&mb3->buf_addr);
 102
 103                 /*
 104                  * merge 0 & 1, by casting 0 to 256-bit and inserting 1
 105                  * into the high lanes. Similarly for 2 & 3
 106                  */
 107                 vaddr0_1 = _mm256_inserti128_si256(
 108                                 _mm256_castsi128_si256(vaddr0), vaddr1, 1);
 109                 vaddr2_3 = _mm256_inserti128_si256(
 110                                 _mm256_castsi128_si256(vaddr2), vaddr3, 1);
 111
 112                 /* convert pa to dma_addr hdr/data */
 113                 dma_addr0_1 = _mm256_unpackhi_epi64(vaddr0_1, vaddr0_1);
 114                 dma_addr2_3 = _mm256_unpackhi_epi64(vaddr2_3, vaddr2_3);
 115
 116                 /* add headroom to pa values */
 117                 dma_addr0_1 = _mm256_add_epi64(dma_addr0_1, hdr_room);
 118                 dma_addr2_3 = _mm256_add_epi64(dma_addr2_3, hdr_room);
 119
 120                 /* flush desc with pa dma_addr */
 121                 _mm256_store_si256((__m256i *)&rxdp->read, dma_addr0_1);
 122                 _mm256_store_si256((__m256i *)&(rxdp + 2)->read, dma_addr2_3);
 123         }
 124
 125 #endif
 126
 127         rxq->rxrearm_start += RTE_I40E_RXQ_REARM_THRESH;
 128         if (rxq->rxrearm_start >= rxq->nb_rx_desc)
 129                 rxq->rxrearm_start = 0;
 130
 131         rxq->rxrearm_nb -= RTE_I40E_RXQ_REARM_THRESH;
 132
 133         rx_id = (uint16_t)((rxq->rxrearm_start == 0) ?
 134                              (rxq->nb_rx_desc - 1) : (rxq->rxrearm_start - 1));
 135
 136         /* Update the tail pointer on the NIC */
 137         I40E_PCI_REG_WC_WRITE(rxq->qrx_tail, rx_id);
 138 }
 139
 140 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 141 /* Handles 32B descriptor FDIR ID processing:
 142  * rxdp: receive descriptor ring, required to load 2nd 16B half of each desc
 143  * rx_pkts: required to store metadata back to mbufs
 144  * pkt_idx: offset into the burst, increments in vector widths
 145  * desc_idx: required to select the correct shift at compile time
 146  */
 147 static inline __m256i
 148 desc_fdir_processing_32b(volatile union i40e_rx_desc *rxdp,
 149                          struct rte_mbuf **rx_pkts,
 150                          const uint32_t pkt_idx,
 151                          const uint32_t desc_idx)
 152 {
 153         /* 32B desc path: load rxdp.wb.qword2 for EXT_STATUS and FLEXBH_STAT */
 154         __m128i *rxdp_desc_0 = (void *)(&rxdp[desc_idx + 0].wb.qword2);
 155         __m128i *rxdp_desc_1 = (void *)(&rxdp[desc_idx + 1].wb.qword2);
 156         const __m128i desc_qw2_0 = _mm_load_si128(rxdp_desc_0);
 157         const __m128i desc_qw2_1 = _mm_load_si128(rxdp_desc_1);
 158
 159         /* Mask for FLEXBH_STAT, and the FDIR_ID value to compare against. The
 160          * remaining data is set to all 1's to pass through data.
 161          */
 162         const __m256i flexbh_mask = _mm256_set_epi32(-1, -1, -1, 3 << 4,
 163                                                      -1, -1, -1, 3 << 4);
 164         const __m256i flexbh_id   = _mm256_set_epi32(-1, -1, -1, 1 << 4,
 165                                                      -1, -1, -1, 1 << 4);
 166
 167         /* Load descriptor, check for FLEXBH bits, generate a mask for both
 168          * packets in the register.
 169          */
 170         __m256i desc_qw2_0_1 =
 171                 _mm256_inserti128_si256(_mm256_castsi128_si256(desc_qw2_0),
 172                                         desc_qw2_1, 1);
 173         __m256i desc_tmp_msk = _mm256_and_si256(flexbh_mask, desc_qw2_0_1);
 174         __m256i fdir_mask = _mm256_cmpeq_epi32(flexbh_id, desc_tmp_msk);
 175         __m256i fdir_data = _mm256_alignr_epi8(desc_qw2_0_1, desc_qw2_0_1, 12);
 176         __m256i desc_fdir_data = _mm256_and_si256(fdir_mask, fdir_data);
 177
 178         /* Write data out to the mbuf. There is no store to this area of the
 179          * mbuf today, so we cannot combine it with another store.
 180          */
 181         const uint32_t idx_0 = pkt_idx + desc_idx;
 182         const uint32_t idx_1 = pkt_idx + desc_idx + 1;
 183         rx_pkts[idx_0]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 0);
 184         rx_pkts[idx_1]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 4);
 185
 186         /* Create mbuf flags as required for mbuf_flags layout
 187          *  (That's high lane [1,3,5,7, 0,2,4,6] as u32 lanes).
 188          * Approach:
 189          * - Mask away bits not required from the fdir_mask
 190          * - Leave the PKT_FDIR_ID bit (1 << 13)
 191          * - Position that bit correctly based on packet number
 192          * - OR in the resulting bit to mbuf_flags
 193          */
 194         RTE_BUILD_BUG_ON(PKT_RX_FDIR_ID != (1 << 13));
 195         __m256i mbuf_flag_mask = _mm256_set_epi32(0, 0, 0, 1 << 13,
 196                                                   0, 0, 0, 1 << 13);
 197         __m256i desc_flag_bit =  _mm256_and_si256(mbuf_flag_mask, fdir_mask);
 198
 199         /* For static-inline function, this will be stripped out
 200          * as the desc_idx is a hard-coded constant.
 201          */
 202         switch (desc_idx) {
 203         case 0:
 204                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  4);
 205         case 2:
 206                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  8);
 207         case 4:
 208                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 12);
 209         case 6:
 210                 return desc_flag_bit;
 211         default:
 212                 break;
 213         }
 214
 215         /* NOT REACHED, see above switch returns */
 216         return _mm256_setzero_si256();
 217 }
 218 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 219
 220 #define PKTLEN_SHIFT     10
 221
 222 /* Force inline as some compilers will not inline by default. */
 223 static __rte_always_inline uint16_t
 224 _recv_raw_pkts_vec_avx2(struct i40e_rx_queue *rxq, struct rte_mbuf **rx_pkts,
 225                 uint16_t nb_pkts, uint8_t *split_packet)
 226 {
 227 #define RTE_I40E_DESCS_PER_LOOP_AVX 8
 228
 229         const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
 230         const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
 231                         0, rxq->mbuf_initializer);
 232         struct i40e_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
 233         volatile union i40e_rx_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
 234         const int avx_aligned = ((rxq->rx_tail & 1) == 0);
 235         rte_prefetch0(rxdp);
 236
 237         /* nb_pkts has to be floor-aligned to RTE_I40E_DESCS_PER_LOOP_AVX */
 238         nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, RTE_I40E_DESCS_PER_LOOP_AVX);
 239
 240         /* See if we need to rearm the RX queue - gives the prefetch a bit
 241          * of time to act
 242          */
 243         if (rxq->rxrearm_nb > RTE_I40E_RXQ_REARM_THRESH)
 244                 i40e_rxq_rearm(rxq);
 245
 246         /* Before we start moving massive data around, check to see if
 247          * there is actually a packet available
 248          */
 249         if (!(rxdp->wb.qword1.status_error_len &
 250                         rte_cpu_to_le_32(1 << I40E_RX_DESC_STATUS_DD_SHIFT)))
 251                 return 0;
 252
 253         /* constants used in processing loop */
 254         const __m256i crc_adjust = _mm256_set_epi16(
 255                         /* first descriptor */
 256                         0, 0, 0,       /* ignore non-length fields */
 257                         -rxq->crc_len, /* sub crc on data_len */
 258                         0,             /* ignore high-16bits of pkt_len */
 259                         -rxq->crc_len, /* sub crc on pkt_len */
 260                         0, 0,          /* ignore pkt_type field */
 261                         /* second descriptor */
 262                         0, 0, 0,       /* ignore non-length fields */
 263                         -rxq->crc_len, /* sub crc on data_len */
 264                         0,             /* ignore high-16bits of pkt_len */
 265                         -rxq->crc_len, /* sub crc on pkt_len */
 266                         0, 0           /* ignore pkt_type field */
 267         );
 268
 269         /* 8 packets DD mask, LSB in each 32-bit value */
 270         const __m256i dd_check = _mm256_set1_epi32(1);
 271
 272         /* 8 packets EOP mask, second-LSB in each 32-bit value */
 273         const __m256i eop_check = _mm256_slli_epi32(dd_check,
 274                         I40E_RX_DESC_STATUS_EOF_SHIFT);
 275
 276         /* mask to shuffle from desc. to mbuf (2 descriptors)*/
 277         const __m256i shuf_msk = _mm256_set_epi8(
 278                         /* first descriptor */
 279                         7, 6, 5, 4,  /* octet 4~7, 32bits rss */
 280                         3, 2,        /* octet 2~3, low 16 bits vlan_macip */
 281                         15, 14,      /* octet 15~14, 16 bits data_len */
 282                         0xFF, 0xFF,  /* skip high 16 bits pkt_len, zero out */
 283                         15, 14,      /* octet 15~14, low 16 bits pkt_len */
 284                         0xFF, 0xFF,  /* pkt_type set as unknown */
 285                         0xFF, 0xFF,  /*pkt_type set as unknown */
 286                         /* second descriptor */
 287                         7, 6, 5, 4,  /* octet 4~7, 32bits rss */
 288                         3, 2,        /* octet 2~3, low 16 bits vlan_macip */
 289                         15, 14,      /* octet 15~14, 16 bits data_len */
 290                         0xFF, 0xFF,  /* skip high 16 bits pkt_len, zero out */
 291                         15, 14,      /* octet 15~14, low 16 bits pkt_len */
 292                         0xFF, 0xFF,  /* pkt_type set as unknown */
 293                         0xFF, 0xFF   /*pkt_type set as unknown */
 294         );
 295         /*
 296          * compile-time check the above crc and shuffle layout is correct.
 297          * NOTE: the first field (lowest address) is given last in set_epi
 298          * calls above.
 299          */
 300         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 301                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
 302         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
 303                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
 304         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
 305                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
 306         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
 307                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
 308
 309         /* Status/Error flag masks */
 310         /*
 311          * mask everything except RSS, flow director and VLAN flags
 312          * bit2 is for VLAN tag, bit11 for flow director indication
 313          * bit13:12 for RSS indication. Bits 3-5 of error
 314          * field (bits 22-24) are for IP/L4 checksum errors
 315          */
 316         const __m256i flags_mask = _mm256_set1_epi32(
 317                         (1 << 2) | (1 << 11) | (3 << 12) | (7 << 22));
 318         /*
 319          * data to be shuffled by result of flag mask. If VLAN bit is set,
 320          * (bit 2), then position 4 in this array will be used in the
 321          * destination
 322          */
 323         const __m256i vlan_flags_shuf = _mm256_set_epi32(
 324                         0, 0, PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED, 0,
 325                         0, 0, PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED, 0);
 326         /*
 327          * data to be shuffled by result of flag mask, shifted down 11.
 328          * If RSS/FDIR bits are set, shuffle moves appropriate flags in
 329          * place.
 330          */
 331         const __m256i rss_flags_shuf = _mm256_set_epi8(
 332                         0, 0, 0, 0, 0, 0, 0, 0,
 333                         PKT_RX_RSS_HASH | PKT_RX_FDIR, PKT_RX_RSS_HASH, 0, 0,
 334                         0, 0, PKT_RX_FDIR, 0, /* end up 128-bits */
 335                         0, 0, 0, 0, 0, 0, 0, 0,
 336                         PKT_RX_RSS_HASH | PKT_RX_FDIR, PKT_RX_RSS_HASH, 0, 0,
 337                         0, 0, PKT_RX_FDIR, 0);
 338
 339         /*
 340          * data to be shuffled by the result of the flags mask shifted by 22
 341          * bits.  This gives use the l3_l4 flags.
 342          */
 343         const __m256i l3_l4_flags_shuf = _mm256_set_epi8(0, 0, 0, 0, 0, 0, 0, 0,
 344                         /* shift right 1 bit to make sure it not exceed 255 */
 345                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD  |
 346                          PKT_RX_IP_CKSUM_BAD) >> 1,
 347                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD  |
 348                          PKT_RX_IP_CKSUM_GOOD) >> 1,
 349                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_GOOD |
 350                          PKT_RX_IP_CKSUM_BAD) >> 1,
 351                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_GOOD |
 352                          PKT_RX_IP_CKSUM_GOOD) >> 1,
 353                         (PKT_RX_L4_CKSUM_BAD  | PKT_RX_IP_CKSUM_BAD) >> 1,
 354                         (PKT_RX_L4_CKSUM_BAD  | PKT_RX_IP_CKSUM_GOOD) >> 1,
 355                         (PKT_RX_L4_CKSUM_GOOD | PKT_RX_IP_CKSUM_BAD) >> 1,
 356                         (PKT_RX_L4_CKSUM_GOOD | PKT_RX_IP_CKSUM_GOOD) >> 1,
 357                         /* second 128-bits */
 358                         0, 0, 0, 0, 0, 0, 0, 0,
 359                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD  |
 360                          PKT_RX_IP_CKSUM_BAD) >> 1,
 361                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD  |
 362                          PKT_RX_IP_CKSUM_GOOD) >> 1,
 363                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_GOOD |
 364                          PKT_RX_IP_CKSUM_BAD) >> 1,
 365                         (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_GOOD |
 366                          PKT_RX_IP_CKSUM_GOOD) >> 1,
 367                         (PKT_RX_L4_CKSUM_BAD  | PKT_RX_IP_CKSUM_BAD) >> 1,
 368                         (PKT_RX_L4_CKSUM_BAD  | PKT_RX_IP_CKSUM_GOOD) >> 1,
 369                         (PKT_RX_L4_CKSUM_GOOD | PKT_RX_IP_CKSUM_BAD) >> 1,
 370                         (PKT_RX_L4_CKSUM_GOOD | PKT_RX_IP_CKSUM_GOOD) >> 1);
 371
 372         const __m256i cksum_mask = _mm256_set1_epi32(
 373                         PKT_RX_IP_CKSUM_GOOD | PKT_RX_IP_CKSUM_BAD |
 374                         PKT_RX_L4_CKSUM_GOOD | PKT_RX_L4_CKSUM_BAD |
 375                         PKT_RX_OUTER_IP_CKSUM_BAD);
 376
 377         RTE_SET_USED(avx_aligned); /* for 32B descriptors we don't use this */
 378
 379         uint16_t i, received;
 380         for (i = 0, received = 0; i < nb_pkts;
 381                         i += RTE_I40E_DESCS_PER_LOOP_AVX,
 382                         rxdp += RTE_I40E_DESCS_PER_LOOP_AVX) {
 383                 /* step 1, copy over 8 mbuf pointers to rx_pkts array */
 384                 _mm256_storeu_si256((void *)&rx_pkts[i],
 385                                 _mm256_loadu_si256((void *)&sw_ring[i]));
 386 #ifdef RTE_ARCH_X86_64
 387                 _mm256_storeu_si256((void *)&rx_pkts[i + 4],
 388                                 _mm256_loadu_si256((void *)&sw_ring[i + 4]));
 389 #endif
 390
 391                 __m256i raw_desc0_1, raw_desc2_3, raw_desc4_5, raw_desc6_7;
 392 #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 393                 /* for AVX we need alignment otherwise loads are not atomic */
 394                 if (avx_aligned) {
 395                         /* load in descriptors, 2 at a time, in reverse order */
 396                         raw_desc6_7 = _mm256_load_si256((void *)(rxdp + 6));
 397                         rte_compiler_barrier();
 398                         raw_desc4_5 = _mm256_load_si256((void *)(rxdp + 4));
 399                         rte_compiler_barrier();
 400                         raw_desc2_3 = _mm256_load_si256((void *)(rxdp + 2));
 401                         rte_compiler_barrier();
 402                         raw_desc0_1 = _mm256_load_si256((void *)(rxdp + 0));
 403                 } else
 404 #endif
 405                 do {
 406                         const __m128i raw_desc7 = _mm_load_si128((void *)(rxdp + 7));
 407                         rte_compiler_barrier();
 408                         const __m128i raw_desc6 = _mm_load_si128((void *)(rxdp + 6));
 409                         rte_compiler_barrier();
 410                         const __m128i raw_desc5 = _mm_load_si128((void *)(rxdp + 5));
 411                         rte_compiler_barrier();
 412                         const __m128i raw_desc4 = _mm_load_si128((void *)(rxdp + 4));
 413                         rte_compiler_barrier();
 414                         const __m128i raw_desc3 = _mm_load_si128((void *)(rxdp + 3));
 415                         rte_compiler_barrier();
 416                         const __m128i raw_desc2 = _mm_load_si128((void *)(rxdp + 2));
 417                         rte_compiler_barrier();
 418                         const __m128i raw_desc1 = _mm_load_si128((void *)(rxdp + 1));
 419                         rte_compiler_barrier();
 420                         const __m128i raw_desc0 = _mm_load_si128((void *)(rxdp + 0));
 421
 422                         raw_desc6_7 = _mm256_inserti128_si256(
 423                                         _mm256_castsi128_si256(raw_desc6), raw_desc7, 1);
 424                         raw_desc4_5 = _mm256_inserti128_si256(
 425                                         _mm256_castsi128_si256(raw_desc4), raw_desc5, 1);
 426                         raw_desc2_3 = _mm256_inserti128_si256(
 427                                         _mm256_castsi128_si256(raw_desc2), raw_desc3, 1);
 428                         raw_desc0_1 = _mm256_inserti128_si256(
 429                                         _mm256_castsi128_si256(raw_desc0), raw_desc1, 1);
 430                 } while (0);
 431
 432                 if (split_packet) {
 433                         int j;
 434                         for (j = 0; j < RTE_I40E_DESCS_PER_LOOP_AVX; j++)
 435                                 rte_mbuf_prefetch_part2(rx_pkts[i + j]);
 436                 }
 437
 438                 /*
 439                  * convert descriptors 4-7 into mbufs, adjusting length and
 440                  * re-arranging fields. Then write into the mbuf
 441                  */
 442                 const __m256i len6_7 = _mm256_slli_epi32(raw_desc6_7, PKTLEN_SHIFT);
 443                 const __m256i len4_5 = _mm256_slli_epi32(raw_desc4_5, PKTLEN_SHIFT);
 444                 const __m256i desc6_7 = _mm256_blend_epi16(raw_desc6_7, len6_7, 0x80);
 445                 const __m256i desc4_5 = _mm256_blend_epi16(raw_desc4_5, len4_5, 0x80);
 446                 __m256i mb6_7 = _mm256_shuffle_epi8(desc6_7, shuf_msk);
 447                 __m256i mb4_5 = _mm256_shuffle_epi8(desc4_5, shuf_msk);
 448                 mb6_7 = _mm256_add_epi16(mb6_7, crc_adjust);
 449                 mb4_5 = _mm256_add_epi16(mb4_5, crc_adjust);
 450                 /*
 451                  * to get packet types, shift 64-bit values down 30 bits
 452                  * and so ptype is in lower 8-bits in each
 453                  */
 454                 const __m256i ptypes6_7 = _mm256_srli_epi64(desc6_7, 30);
 455                 const __m256i ptypes4_5 = _mm256_srli_epi64(desc4_5, 30);
 456                 const uint8_t ptype7 = _mm256_extract_epi8(ptypes6_7, 24);
 457                 const uint8_t ptype6 = _mm256_extract_epi8(ptypes6_7, 8);
 458                 const uint8_t ptype5 = _mm256_extract_epi8(ptypes4_5, 24);
 459                 const uint8_t ptype4 = _mm256_extract_epi8(ptypes4_5, 8);
 460                 mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype7], 4);
 461                 mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype6], 0);
 462                 mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype5], 4);
 463                 mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype4], 0);
 464                 /* merge the status bits into one register */
 465                 const __m256i status4_7 = _mm256_unpackhi_epi32(desc6_7,
 466                                 desc4_5);
 467
 468                 /*
 469                  * convert descriptors 0-3 into mbufs, adjusting length and
 470                  * re-arranging fields. Then write into the mbuf
 471                  */
 472                 const __m256i len2_3 = _mm256_slli_epi32(raw_desc2_3, PKTLEN_SHIFT);
 473                 const __m256i len0_1 = _mm256_slli_epi32(raw_desc0_1, PKTLEN_SHIFT);
 474                 const __m256i desc2_3 = _mm256_blend_epi16(raw_desc2_3, len2_3, 0x80);
 475                 const __m256i desc0_1 = _mm256_blend_epi16(raw_desc0_1, len0_1, 0x80);
 476                 __m256i mb2_3 = _mm256_shuffle_epi8(desc2_3, shuf_msk);
 477                 __m256i mb0_1 = _mm256_shuffle_epi8(desc0_1, shuf_msk);
 478                 mb2_3 = _mm256_add_epi16(mb2_3, crc_adjust);
 479                 mb0_1 = _mm256_add_epi16(mb0_1, crc_adjust);
 480                 /* get the packet types */
 481                 const __m256i ptypes2_3 = _mm256_srli_epi64(desc2_3, 30);
 482                 const __m256i ptypes0_1 = _mm256_srli_epi64(desc0_1, 30);
 483                 const uint8_t ptype3 = _mm256_extract_epi8(ptypes2_3, 24);
 484                 const uint8_t ptype2 = _mm256_extract_epi8(ptypes2_3, 8);
 485                 const uint8_t ptype1 = _mm256_extract_epi8(ptypes0_1, 24);
 486                 const uint8_t ptype0 = _mm256_extract_epi8(ptypes0_1, 8);
 487                 mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype3], 4);
 488                 mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype2], 0);
 489                 mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype1], 4);
 490                 mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype0], 0);
 491                 /* merge the status bits into one register */
 492                 const __m256i status0_3 = _mm256_unpackhi_epi32(desc2_3,
 493                                 desc0_1);
 494
 495                 /*
 496                  * take the two sets of status bits and merge to one
 497                  * After merge, the packets status flags are in the
 498                  * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 499                  */
 500                 __m256i status0_7 = _mm256_unpacklo_epi64(status4_7,
 501                                 status0_3);
 502
 503                 /* now do flag manipulation */
 504
 505                 /* get only flag/error bits we want */
 506                 const __m256i flag_bits = _mm256_and_si256(
 507                                 status0_7, flags_mask);
 508                 /* set vlan and rss flags */
 509                 const __m256i vlan_flags = _mm256_shuffle_epi8(
 510                                 vlan_flags_shuf, flag_bits);
 511                 const __m256i rss_fdir_bits = _mm256_srli_epi32(flag_bits, 11);
 512                 const __m256i rss_flags = _mm256_shuffle_epi8(rss_flags_shuf,
 513                                                               rss_fdir_bits);
 514
 515                 /*
 516                  * l3_l4_error flags, shuffle, then shift to correct adjustment
 517                  * of flags in flags_shuf, and finally mask out extra bits
 518                  */
 519                 __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
 520                                 _mm256_srli_epi32(flag_bits, 22));
 521                 l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
 522                 l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
 523
 524                 /* merge flags */
 525                 __m256i mbuf_flags = _mm256_or_si256(l3_l4_flags,
 526                                 _mm256_or_si256(rss_flags, vlan_flags));
 527
 528                 /* If the rxq has FDIR enabled, read and process the FDIR info
 529                  * from the descriptor. This can cause more loads/stores, so is
 530                  * not always performed. Branch over the code when not enabled.
 531                  */
 532                 if (rxq->fdir_enabled) {
 533 #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 534                         /* 16B descriptor code path:
 535                          * RSS and FDIR ID use the same offset in the desc, so
 536                          * only one can be present at a time. The code below
 537                          * identifies an FDIR ID match, and zeros the RSS value
 538                          * in the mbuf on FDIR match to keep mbuf data clean.
 539                          */
 540 #define FDIR_BLEND_MASK ((1 << 3) | (1 << 7))
 541
 542                         /* Flags:
 543                          * - Take flags, shift bits to null out
 544                          * - CMPEQ with known FDIR ID, to get 0xFFFF or 0 mask
 545                          * - Strip bits from mask, leaving 0 or 1 for FDIR ID
 546                          * - Merge with mbuf_flags
 547                          */
 548                         /* FLM = 1, FLTSTAT = 0b01, (FLM | FLTSTAT) == 3.
 549                          * Shift left by 28 to avoid having to mask.
 550                          */
 551                         const __m256i fdir = _mm256_slli_epi32(rss_fdir_bits, 28);
 552                         const __m256i fdir_id = _mm256_set1_epi32(3 << 28);
 553
 554                         /* As above, the fdir_mask to packet mapping is this:
 555                          * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 556                          * Then OR FDIR flags to mbuf_flags on FDIR ID hit.
 557                          */
 558                         RTE_BUILD_BUG_ON(PKT_RX_FDIR_ID != (1 << 13));
 559                         const __m256i pkt_fdir_bit = _mm256_set1_epi32(1 << 13);
 560                         const __m256i fdir_mask = _mm256_cmpeq_epi32(fdir, fdir_id);
 561                         __m256i fdir_bits = _mm256_and_si256(fdir_mask, pkt_fdir_bit);
 562                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_bits);
 563
 564                         /* Based on FDIR_MASK, clear the RSS or FDIR value.
 565                          * The FDIR ID value is masked to zero if not a hit,
 566                          * otherwise the mb0_1 register RSS field is zeroed.
 567                          */
 568                         const __m256i fdir_zero_mask = _mm256_setzero_si256();
 569                         __m256i tmp0_1 = _mm256_blend_epi32(fdir_zero_mask,
 570                                                 fdir_mask, FDIR_BLEND_MASK);
 571                         __m256i fdir_mb0_1 = _mm256_and_si256(mb0_1, fdir_mask);
 572                         mb0_1 = _mm256_andnot_si256(tmp0_1, mb0_1);
 573
 574                         /* Write to mbuf: no stores to combine with, so just a
 575                          * scalar store to push data here.
 576                          */
 577                         rx_pkts[i + 0]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 3);
 578                         rx_pkts[i + 1]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 7);
 579
 580                         /* Same as above, only shift the fdir_mask to align
 581                          * the packet FDIR mask with the FDIR_ID desc lane.
 582                          */
 583                         __m256i tmp2_3 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 12);
 584                         __m256i fdir_mb2_3 = _mm256_and_si256(mb2_3, tmp2_3);
 585                         tmp2_3 = _mm256_blend_epi32(fdir_zero_mask, tmp2_3,
 586                                                     FDIR_BLEND_MASK);
 587                         mb2_3 = _mm256_andnot_si256(tmp2_3, mb2_3);
 588                         rx_pkts[i + 2]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 3);
 589                         rx_pkts[i + 3]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 7);
 590
 591                         __m256i tmp4_5 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 8);
 592                         __m256i fdir_mb4_5 = _mm256_and_si256(mb4_5, tmp4_5);
 593                         tmp4_5 = _mm256_blend_epi32(fdir_zero_mask, tmp4_5,
 594                                                     FDIR_BLEND_MASK);
 595                         mb4_5 = _mm256_andnot_si256(tmp4_5, mb4_5);
 596                         rx_pkts[i + 4]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 3);
 597                         rx_pkts[i + 5]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 7);
 598
 599                         __m256i tmp6_7 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 4);
 600                         __m256i fdir_mb6_7 = _mm256_and_si256(mb6_7, tmp6_7);
 601                         tmp6_7 = _mm256_blend_epi32(fdir_zero_mask, tmp6_7,
 602                                                     FDIR_BLEND_MASK);
 603                         mb6_7 = _mm256_andnot_si256(tmp6_7, mb6_7);
 604                         rx_pkts[i + 6]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 3);
 605                         rx_pkts[i + 7]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 7);
 606
 607                         /* End of 16B descriptor handling */
 608 #else
 609                         /* 32B descriptor FDIR ID mark handling. Returns bits
 610                          * to be OR-ed into the mbuf olflags.
 611                          */
 612                         __m256i fdir_add_flags;
 613                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 0);
 614                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 615
 616                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 2);
 617                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 618
 619                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 4);
 620                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 621
 622                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 6);
 623                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 624                         /* End 32B desc handling */
 625 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 626
 627                 } /* if() on FDIR enabled */
 628
 629                 /*
 630                  * At this point, we have the 8 sets of flags in the low 16-bits
 631                  * of each 32-bit value in vlan0.
 632                  * We want to extract these, and merge them with the mbuf init data
 633                  * so we can do a single write to the mbuf to set the flags
 634                  * and all the other initialization fields. Extracting the
 635                  * appropriate flags means that we have to do a shift and blend for
 636                  * each mbuf before we do the write. However, we can also
 637                  * add in the previously computed rx_descriptor fields to
 638                  * make a single 256-bit write per mbuf
 639                  */
 640                 /* check the structure matches expectations */
 641                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 642                                 offsetof(struct rte_mbuf, rearm_data) + 8);
 643                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
 644                                 RTE_ALIGN(offsetof(struct rte_mbuf, rearm_data), 16));
 645                 /* build up data and do writes */
 646                 __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
 647                                 rearm6, rearm7;
 648                 rearm6 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 8), 0x04);
 649                 rearm4 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 4), 0x04);
 650                 rearm2 = _mm256_blend_epi32(mbuf_init, mbuf_flags, 0x04);
 651                 rearm0 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(mbuf_flags, 4), 0x04);
 652                 /* permute to add in the rx_descriptor e.g. rss fields */
 653                 rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
 654                 rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
 655                 rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
 656                 rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
 657                 /* write to mbuf */
 658                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 6]->rearm_data, rearm6);
 659                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 4]->rearm_data, rearm4);
 660                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 2]->rearm_data, rearm2);
 661                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 0]->rearm_data, rearm0);
 662
 663                 /* repeat for the odd mbufs */
 664                 const __m256i odd_flags = _mm256_castsi128_si256(
 665                                 _mm256_extracti128_si256(mbuf_flags, 1));
 666                 rearm7 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 8), 0x04);
 667                 rearm5 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 4), 0x04);
 668                 rearm3 = _mm256_blend_epi32(mbuf_init, odd_flags, 0x04);
 669                 rearm1 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(odd_flags, 4), 0x04);
 670                 /* since odd mbufs are already in hi 128-bits use blend */
 671                 rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
 672                 rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
 673                 rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
 674                 rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
 675                 /* again write to mbufs */
 676                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 7]->rearm_data, rearm7);
 677                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 5]->rearm_data, rearm5);
 678                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 3]->rearm_data, rearm3);
 679                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 1]->rearm_data, rearm1);
 680
 681                 /* extract and record EOP bit */
 682                 if (split_packet) {
 683                         const __m128i eop_mask = _mm_set1_epi16(
 684                                         1 << I40E_RX_DESC_STATUS_EOF_SHIFT);
 685                         const __m256i eop_bits256 = _mm256_and_si256(status0_7,
 686                                         eop_check);
 687                         /* pack status bits into a single 128-bit register */
 688                         const __m128i eop_bits = _mm_packus_epi32(
 689                                         _mm256_castsi256_si128(eop_bits256),
 690                                         _mm256_extractf128_si256(eop_bits256, 1));
 691                         /*
 692                          * flip bits, and mask out the EOP bit, which is now
 693                          * a split-packet bit i.e. !EOP, rather than EOP one.
 694                          */
 695                         __m128i split_bits = _mm_andnot_si128(eop_bits,
 696                                         eop_mask);
 697                         /*
 698                          * eop bits are out of order, so we need to shuffle them
 699                          * back into order again. In doing so, only use low 8
 700                          * bits, which acts like another pack instruction
 701                          * The original order is (hi->lo): 1,3,5,7,0,2,4,6
 702                          * [Since we use epi8, the 16-bit positions are
 703                          * multiplied by 2 in the eop_shuffle value.]
 704                          */
 705                         __m128i eop_shuffle = _mm_set_epi8(
 706                                         0xFF, 0xFF, 0xFF, 0xFF, /* zero hi 64b */
 707                                         0xFF, 0xFF, 0xFF, 0xFF,
 708                                         8, 0, 10, 2, /* move values to lo 64b */
 709                                         12, 4, 14, 6);
 710                         split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
 711                         *(uint64_t *)split_packet = _mm_cvtsi128_si64(split_bits);
 712                         split_packet += RTE_I40E_DESCS_PER_LOOP_AVX;
 713                 }
 714
 715                 /* perform dd_check */
 716                 status0_7 = _mm256_and_si256(status0_7, dd_check);
 717                 status0_7 = _mm256_packs_epi32(status0_7,
 718                                 _mm256_setzero_si256());
 719
 720                 uint64_t burst = __builtin_popcountll(_mm_cvtsi128_si64(
 721                                 _mm256_extracti128_si256(status0_7, 1)));
 722                 burst += __builtin_popcountll(_mm_cvtsi128_si64(
 723                                 _mm256_castsi256_si128(status0_7)));
 724                 received += burst;
 725                 if (burst != RTE_I40E_DESCS_PER_LOOP_AVX)
 726                         break;
 727         }
 728
 729         /* update tail pointers */
 730         rxq->rx_tail += received;
 731         rxq->rx_tail &= (rxq->nb_rx_desc - 1);
 732         if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
 733                 rxq->rx_tail--;
 734                 received--;
 735         }
 736         rxq->rxrearm_nb += received;
 737         return received;
 738 }
 739
 740 /*
 741  * Notice:
 742  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 743  */
 744 uint16_t
 745 i40e_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 746                    uint16_t nb_pkts)
 747 {
 748         return _recv_raw_pkts_vec_avx2(rx_queue, rx_pkts, nb_pkts, NULL);
 749 }
 750
 751 /*
 752  * vPMD receive routine that reassembles single burst of 32 scattered packets
 753  * Notice:
 754  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 755  */
 756 static uint16_t
 757 i40e_recv_scattered_burst_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 758                              uint16_t nb_pkts)
 759 {
 760         struct i40e_rx_queue *rxq = rx_queue;
 761         uint8_t split_flags[RTE_I40E_VPMD_RX_BURST] = {0};
 762
 763         /* get some new buffers */
 764         uint16_t nb_bufs = _recv_raw_pkts_vec_avx2(rxq, rx_pkts, nb_pkts,
 765                         split_flags);
 766         if (nb_bufs == 0)
 767                 return 0;
 768
 769         /* happy day case, full burst + no packets to be joined */
 770         const uint64_t *split_fl64 = (uint64_t *)split_flags;
 771
 772         if (rxq->pkt_first_seg == NULL &&
 773                         split_fl64[0] == 0 && split_fl64[1] == 0 &&
 774                         split_fl64[2] == 0 && split_fl64[3] == 0)
 775                 return nb_bufs;
 776
 777         /* reassemble any packets that need reassembly*/
 778         unsigned int i = 0;
 779
 780         if (rxq->pkt_first_seg == NULL) {
 781                 /* find the first split flag, and only reassemble then*/
 782                 while (i < nb_bufs && !split_flags[i])
 783                         i++;
 784                 if (i == nb_bufs)
 785                         return nb_bufs;
 786                 rxq->pkt_first_seg = rx_pkts[i];
 787         }
 788         return i + reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
 789                 &split_flags[i]);
 790 }
 791
 792 /*
 793  * vPMD receive routine that reassembles scattered packets.
 794  * Main receive routine that can handle arbitrary burst sizes
 795  * Notice:
 796  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 797  */
 798 uint16_t
 799 i40e_recv_scattered_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 800                              uint16_t nb_pkts)
 801 {
 802         uint16_t retval = 0;
 803         while (nb_pkts > RTE_I40E_VPMD_RX_BURST) {
 804                 uint16_t burst = i40e_recv_scattered_burst_vec_avx2(rx_queue,
 805                                 rx_pkts + retval, RTE_I40E_VPMD_RX_BURST);
 806                 retval += burst;
 807                 nb_pkts -= burst;
 808                 if (burst < RTE_I40E_VPMD_RX_BURST)
 809                         return retval;
 810         }
 811         return retval + i40e_recv_scattered_burst_vec_avx2(rx_queue,
 812                                 rx_pkts + retval, nb_pkts);
 813 }
 814
 815
 816 static inline void
 817 vtx1(volatile struct i40e_tx_desc *txdp,
 818                 struct rte_mbuf *pkt, uint64_t flags)
 819 {
 820         uint64_t high_qw = (I40E_TX_DESC_DTYPE_DATA |
 821                         ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT) |
 822                         ((uint64_t)pkt->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT));
 823
 824         __m128i descriptor = _mm_set_epi64x(high_qw,
 825                                 pkt->buf_iova + pkt->data_off);
 826         _mm_store_si128((__m128i *)txdp, descriptor);
 827 }
 828
 829 static inline void
 830 vtx(volatile struct i40e_tx_desc *txdp,
 831                 struct rte_mbuf **pkt, uint16_t nb_pkts,  uint64_t flags)
 832 {
 833         const uint64_t hi_qw_tmpl = (I40E_TX_DESC_DTYPE_DATA |
 834                         ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT));
 835
 836         /* if unaligned on 32-bit boundary, do one to align */
 837         if (((uintptr_t)txdp & 0x1F) != 0 && nb_pkts != 0) {
 838                 vtx1(txdp, *pkt, flags);
 839                 nb_pkts--, txdp++, pkt++;
 840         }
 841
 842         /* do two at a time while possible, in bursts */
 843         for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
 844                 uint64_t hi_qw3 = hi_qw_tmpl |
 845                                 ((uint64_t)pkt[3]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 846                 uint64_t hi_qw2 = hi_qw_tmpl |
 847                                 ((uint64_t)pkt[2]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 848                 uint64_t hi_qw1 = hi_qw_tmpl |
 849                                 ((uint64_t)pkt[1]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 850                 uint64_t hi_qw0 = hi_qw_tmpl |
 851                                 ((uint64_t)pkt[0]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 852
 853                 __m256i desc2_3 = _mm256_set_epi64x(
 854                                 hi_qw3, pkt[3]->buf_iova + pkt[3]->data_off,
 855                                 hi_qw2, pkt[2]->buf_iova + pkt[2]->data_off);
 856                 __m256i desc0_1 = _mm256_set_epi64x(
 857                                 hi_qw1, pkt[1]->buf_iova + pkt[1]->data_off,
 858                                 hi_qw0, pkt[0]->buf_iova + pkt[0]->data_off);
 859                 _mm256_store_si256((void *)(txdp + 2), desc2_3);
 860                 _mm256_store_si256((void *)txdp, desc0_1);
 861         }
 862
 863         /* do any last ones */
 864         while (nb_pkts) {
 865                 vtx1(txdp, *pkt, flags);
 866                 txdp++, pkt++, nb_pkts--;
 867         }
 868 }
 869
 870 static inline uint16_t
 871 i40e_xmit_fixed_burst_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
 872                           uint16_t nb_pkts)
 873 {
 874         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
 875         volatile struct i40e_tx_desc *txdp;
 876         struct i40e_tx_entry *txep;
 877         uint16_t n, nb_commit, tx_id;
 878         uint64_t flags = I40E_TD_CMD;
 879         uint64_t rs = I40E_TX_DESC_CMD_RS | I40E_TD_CMD;
 880
 881         /* cross rx_thresh boundary is not allowed */
 882         nb_pkts = RTE_MIN(nb_pkts, txq->tx_rs_thresh);
 883
 884         if (txq->nb_tx_free < txq->tx_free_thresh)
 885                 i40e_tx_free_bufs(txq);
 886
 887         nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
 888         if (unlikely(nb_pkts == 0))
 889                 return 0;
 890
 891         tx_id = txq->tx_tail;
 892         txdp = &txq->tx_ring[tx_id];
 893         txep = &txq->sw_ring[tx_id];
 894
 895         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
 896
 897         n = (uint16_t)(txq->nb_tx_desc - tx_id);
 898         if (nb_commit >= n) {
 899                 tx_backlog_entry(txep, tx_pkts, n);
 900
 901                 vtx(txdp, tx_pkts, n - 1, flags);
 902                 tx_pkts += (n - 1);
 903                 txdp += (n - 1);
 904
 905                 vtx1(txdp, *tx_pkts++, rs);
 906
 907                 nb_commit = (uint16_t)(nb_commit - n);
 908
 909                 tx_id = 0;
 910                 txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
 911
 912                 /* avoid reach the end of ring */
 913                 txdp = &txq->tx_ring[tx_id];
 914                 txep = &txq->sw_ring[tx_id];
 915         }
 916
 917         tx_backlog_entry(txep, tx_pkts, nb_commit);
 918
 919         vtx(txdp, tx_pkts, nb_commit, flags);
 920
 921         tx_id = (uint16_t)(tx_id + nb_commit);
 922         if (tx_id > txq->tx_next_rs) {
 923                 txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
 924                         rte_cpu_to_le_64(((uint64_t)I40E_TX_DESC_CMD_RS) <<
 925                                                 I40E_TXD_QW1_CMD_SHIFT);
 926                 txq->tx_next_rs =
 927                         (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
 928         }
 929
 930         txq->tx_tail = tx_id;
 931
 932         I40E_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
 933
 934         return nb_pkts;
 935 }
 936
 937 uint16_t
 938 i40e_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
 939                    uint16_t nb_pkts)
 940 {
 941         uint16_t nb_tx = 0;
 942         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
 943
 944         while (nb_pkts) {
 945                 uint16_t ret, num;
 946
 947                 num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
 948                 ret = i40e_xmit_fixed_burst_vec_avx2(tx_queue, &tx_pkts[nb_tx],
 949                                                 num);
 950                 nb_tx += ret;
 951                 nb_pkts -= ret;
 952                 if (ret < num)
 953                         break;
 954         }
 955
 956         return nb_tx;
 957 }