drivers/net/ice/base/ice_cgu_regs.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_CGU_REGS_H_
   6 #define _ICE_CGU_REGS_H_
   7
   8 #define NAC_CGU_DWORD9 0x24
   9 union nac_cgu_dword9 {
  10         struct {
  11                 u32 time_ref_freq_sel : 3;
  12                 u32 clk_eref1_en : 1;
  13                 u32 clk_eref0_en : 1;
  14                 u32 time_ref_en : 1;
  15                 u32 time_sync_en : 1;
  16                 u32 one_pps_out_en : 1;
  17                 u32 clk_ref_synce_en : 1;
  18                 u32 clk_synce1_en : 1;
  19                 u32 clk_synce0_en : 1;
  20                 u32 net_clk_ref1_en : 1;
  21                 u32 net_clk_ref0_en : 1;
  22                 u32 clk_synce1_amp : 2;
  23                 u32 misc6 : 1;
  24                 u32 clk_synce0_amp : 2;
  25                 u32 one_pps_out_amp : 2;
  26                 u32 misc24 : 12;
  27         } field;
  28         u32 val;
  29 };
  30
  31 #define NAC_CGU_DWORD19 0x4c
  32 union nac_cgu_dword19 {
  33         struct {
  34                 u32 tspll_fbdiv_intgr : 8;
  35                 u32 fdpll_ulck_thr : 5;
  36                 u32 misc15 : 3;
  37                 u32 tspll_ndivratio : 4;
  38                 u32 tspll_iref_ndivratio : 3;
  39                 u32 misc19 : 1;
  40                 u32 japll_ndivratio : 4;
  41                 u32 japll_iref_ndivratio : 3;
  42                 u32 misc27 : 1;
  43         } field;
  44         u32 val;
  45 };
  46
  47 #define NAC_CGU_DWORD22 0x58
  48 union nac_cgu_dword22 {
  49         struct {
  50                 u32 fdpll_frac_div_out_nc : 2;
  51                 u32 fdpll_lock_int_for : 1;
  52                 u32 synce_hdov_int_for : 1;
  53                 u32 synce_lock_int_for : 1;
  54                 u32 fdpll_phlead_slip_nc : 1;
  55                 u32 fdpll_acc1_ovfl_nc : 1;
  56                 u32 fdpll_acc2_ovfl_nc : 1;
  57                 u32 synce_status_nc : 6;
  58                 u32 fdpll_acc1f_ovfl : 1;
  59                 u32 misc18 : 1;
  60                 u32 fdpllclk_div : 4;
  61                 u32 time1588clk_div : 4;
  62                 u32 synceclk_div : 4;
  63                 u32 synceclk_sel_div2 : 1;
  64                 u32 fdpllclk_sel_div2 : 1;
  65                 u32 time1588clk_sel_div2 : 1;
  66                 u32 misc3 : 1;
  67         } field;
  68         u32 val;
  69 };
  70
  71 #define NAC_CGU_DWORD24 0x60
  72 union nac_cgu_dword24 {
  73         struct {
  74                 u32 tspll_fbdiv_frac : 22;
  75                 u32 misc20 : 2;
  76                 u32 ts_pll_enable : 1;
  77                 u32 time_sync_tspll_align_sel : 1;
  78                 u32 ext_synce_sel : 1;
  79                 u32 ref1588_ck_div : 4;
  80                 u32 time_ref_sel : 1;
  81         } field;
  82         u32 val;
  83 };
  84
  85 #define TSPLL_CNTR_BIST_SETTINGS 0x344
  86 union tspll_cntr_bist_settings {
  87         struct {
  88                 u32 i_irefgen_settling_time_cntr_7_0 : 8;
  89                 u32 i_irefgen_settling_time_ro_standby_1_0 : 2;
  90                 u32 reserved195 : 5;
  91                 u32 i_plllock_sel_0 : 1;
  92                 u32 i_plllock_sel_1 : 1;
  93                 u32 i_plllock_cnt_6_0 : 7;
  94                 u32 i_plllock_cnt_10_7 : 4;
  95                 u32 reserved200 : 4;
  96         } field;
  97         u32 val;
  98 };
  99
 100 #define TSPLL_RO_BWM_LF 0x370
 101 union tspll_ro_bwm_lf {
 102         struct {
 103                 u32 bw_freqov_high_cri_7_0 : 8;
 104                 u32 bw_freqov_high_cri_9_8 : 2;
 105                 u32 biascaldone_cri : 1;
 106                 u32 plllock_gain_tran_cri : 1;
 107                 u32 plllock_true_lock_cri : 1;
 108                 u32 pllunlock_flag_cri : 1;
 109                 u32 afcerr_cri : 1;
 110                 u32 afcdone_cri : 1;
 111                 u32 feedfwrdgain_cal_cri_7_0 : 8;
 112                 u32 m2fbdivmod_cri_7_0 : 8;
 113         } field;
 114         u32 val;
 115 };
 116
 117 #endif /* _ICE_CGU_REGS_H_ */