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5 #ifndef _ICE_CGU_REGS_H_
6 #define _ICE_CGU_REGS_H_
8 #define NAC_CGU_DWORD9 0x24
11 u32 time_ref_freq_sel : 3;
16 u32 one_pps_out_en : 1;
17 u32 clk_ref_synce_en : 1;
18 u32 clk_synce1_en : 1;
19 u32 clk_synce0_en : 1;
20 u32 net_clk_ref1_en : 1;
21 u32 net_clk_ref0_en : 1;
22 u32 clk_synce1_amp : 2;
24 u32 clk_synce0_amp : 2;
25 u32 one_pps_out_amp : 2;
31 #define NAC_CGU_DWORD19 0x4c
32 union nac_cgu_dword19 {
34 u32 tspll_fbdiv_intgr : 8;
35 u32 fdpll_ulck_thr : 5;
37 u32 tspll_ndivratio : 4;
38 u32 tspll_iref_ndivratio : 3;
40 u32 japll_ndivratio : 4;
41 u32 japll_iref_ndivratio : 3;
47 #define NAC_CGU_DWORD22 0x58
48 union nac_cgu_dword22 {
50 u32 fdpll_frac_div_out_nc : 2;
51 u32 fdpll_lock_int_for : 1;
52 u32 synce_hdov_int_for : 1;
53 u32 synce_lock_int_for : 1;
54 u32 fdpll_phlead_slip_nc : 1;
55 u32 fdpll_acc1_ovfl_nc : 1;
56 u32 fdpll_acc2_ovfl_nc : 1;
57 u32 synce_status_nc : 6;
58 u32 fdpll_acc1f_ovfl : 1;
61 u32 time1588clk_div : 4;
63 u32 synceclk_sel_div2 : 1;
64 u32 fdpllclk_sel_div2 : 1;
65 u32 time1588clk_sel_div2 : 1;
71 #define NAC_CGU_DWORD24 0x60
72 union nac_cgu_dword24 {
74 u32 tspll_fbdiv_frac : 22;
76 u32 ts_pll_enable : 1;
77 u32 time_sync_tspll_align_sel : 1;
78 u32 ext_synce_sel : 1;
79 u32 ref1588_ck_div : 4;
85 #define TSPLL_CNTR_BIST_SETTINGS 0x344
86 union tspll_cntr_bist_settings {
88 u32 i_irefgen_settling_time_cntr_7_0 : 8;
89 u32 i_irefgen_settling_time_ro_standby_1_0 : 2;
91 u32 i_plllock_sel_0 : 1;
92 u32 i_plllock_sel_1 : 1;
93 u32 i_plllock_cnt_6_0 : 7;
94 u32 i_plllock_cnt_10_7 : 4;
100 #define TSPLL_RO_BWM_LF 0x370
101 union tspll_ro_bwm_lf {
103 u32 bw_freqov_high_cri_7_0 : 8;
104 u32 bw_freqov_high_cri_9_8 : 2;
105 u32 biascaldone_cri : 1;
106 u32 plllock_gain_tran_cri : 1;
107 u32 plllock_true_lock_cri : 1;
108 u32 pllunlock_flag_cri : 1;
111 u32 feedfwrdgain_cal_cri_7_0 : 8;
112 u32 m2fbdivmod_cri_7_0 : 8;
117 #endif /* _ICE_CGU_REGS_H_ */