drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_discover_dev_caps is expected to be called before this function is
  91  * called.
  92  */
  93 static enum ice_status
  94 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  95                        struct ice_sq_cd *cd)
  96 {
  97         struct ice_aqc_manage_mac_read_resp *resp;
  98         struct ice_aqc_manage_mac_read *cmd;
  99         struct ice_aq_desc desc;
 100         enum ice_status status;
 101         u16 flags;
 102         u8 i;
 103
 104         cmd = &desc.params.mac_read;
 105
 106         if (buf_size < sizeof(*resp))
 107                 return ICE_ERR_BUF_TOO_SHORT;
 108
 109         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 110
 111         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 112         if (status)
 113                 return status;
 114
 115         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 116         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 117
 118         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 119                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 120                 return ICE_ERR_CFG;
 121         }
 122
 123         /* A single port can report up to two (LAN and WoL) addresses */
 124         for (i = 0; i < cmd->num_addr; i++)
 125                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 126                         ice_memcpy(hw->port_info->mac.lan_addr,
 127                                    resp[i].mac_addr, ETH_ALEN,
 128                                    ICE_DMA_TO_NONDMA);
 129                         ice_memcpy(hw->port_info->mac.perm_addr,
 130                                    resp[i].mac_addr,
 131                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 132                         break;
 133                 }
 134         return ICE_SUCCESS;
 135 }
 136
 137 /**
 138  * ice_aq_get_phy_caps - returns PHY capabilities
 139  * @pi: port information structure
 140  * @qual_mods: report qualified modules
 141  * @report_mode: report mode capabilities
 142  * @pcaps: structure for PHY capabilities to be filled
 143  * @cd: pointer to command details structure or NULL
 144  *
 145  * Returns the various PHY capabilities supported on the Port (0x0600)
 146  */
 147 enum ice_status
 148 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 149                     struct ice_aqc_get_phy_caps_data *pcaps,
 150                     struct ice_sq_cd *cd)
 151 {
 152         struct ice_aqc_get_phy_caps *cmd;
 153         u16 pcaps_size = sizeof(*pcaps);
 154         struct ice_aq_desc desc;
 155         enum ice_status status;
 156         struct ice_hw *hw;
 157
 158         cmd = &desc.params.get_phy;
 159
 160         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 161                 return ICE_ERR_PARAM;
 162         hw = pi->hw;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 171
 172         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 173                   report_mode);
 174         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 175                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 177                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 178         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 179         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 180                   pcaps->low_power_ctrl_an);
 181         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 182         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 183                   pcaps->eeer_value);
 184         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 185                   pcaps->link_fec_options);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 187                   pcaps->module_compliance_enforcement);
 188         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 189                   pcaps->extended_compliance_code);
 190         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 191                   pcaps->module_type[0]);
 192         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 193                   pcaps->module_type[1]);
 194         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 195                   pcaps->module_type[2]);
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203         }
 204
 205         return status;
 206 }
 207
 208 /**
 209  * ice_aq_get_link_topo_handle - get link topology node return status
 210  * @pi: port information structure
 211  * @node_type: requested node type
 212  * @cd: pointer to command details structure or NULL
 213  *
 214  * Get link topology node return status for specified node type (0x06E0)
 215  *
 216  * Node type cage can be used to determine if cage is present. If AQC
 217  * returns error (ENOENT), then no cage present. If no cage present, then
 218  * connection type is backplane or BASE-T.
 219  */
 220 static enum ice_status
 221 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 222                             struct ice_sq_cd *cd)
 223 {
 224         struct ice_aqc_get_link_topo *cmd;
 225         struct ice_aq_desc desc;
 226
 227         cmd = &desc.params.get_link_topo;
 228
 229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 230
 231         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 232                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 233
 234         /* set node type */
 235         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 236
 237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 238 }
 239
 240 /**
 241  * ice_is_media_cage_present
 242  * @pi: port information structure
 243  *
 244  * Returns true if media cage is present, else false. If no cage, then
 245  * media type is backplane or BASE-T.
 246  */
 247 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 248 {
 249         /* Node type cage can be used to determine if cage is present. If AQC
 250          * returns error (ENOENT), then no cage present. If no cage present then
 251          * connection type is backplane or BASE-T.
 252          */
 253         return !ice_aq_get_link_topo_handle(pi,
 254                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 255                                             NULL);
 256 }
 257
 258 /**
 259  * ice_get_media_type - Gets media type
 260  * @pi: port information structure
 261  */
 262 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 263 {
 264         struct ice_link_status *hw_link_info;
 265
 266         if (!pi)
 267                 return ICE_MEDIA_UNKNOWN;
 268
 269         hw_link_info = &pi->phy.link_info;
 270         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 271                 /* If more than one media type is selected, report unknown */
 272                 return ICE_MEDIA_UNKNOWN;
 273
 274         if (hw_link_info->phy_type_low) {
 275                 /* 1G SGMII is a special case where some DA cable PHYs
 276                  * may show this as an option when it really shouldn't
 277                  * be since SGMII is meant to be between a MAC and a PHY
 278                  * in a backplane. Try to detect this case and handle it
 279                  */
 280                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 281                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 282                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 283                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 284                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 285                         return ICE_MEDIA_DA;
 286
 287                 switch (hw_link_info->phy_type_low) {
 288                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 289                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 292                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 306                         return ICE_MEDIA_FIBER;
 307                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 315                         return ICE_MEDIA_FIBER;
 316                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 317                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 318                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 319                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 322                         return ICE_MEDIA_BASET;
 323                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 327                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 333                         return ICE_MEDIA_DA;
 334                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 335                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 336                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 339                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 340                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 341                         if (ice_is_media_cage_present(pi))
 342                                 return ICE_MEDIA_AUI;
 343                         /* fall-through */
 344                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 347                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 348                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 352                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 357                         return ICE_MEDIA_BACKPLANE;
 358                 }
 359         } else {
 360                 switch (hw_link_info->phy_type_high) {
 361                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 362                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 363                         if (ice_is_media_cage_present(pi))
 364                                 return ICE_MEDIA_AUI;
 365                         /* fall-through */
 366                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 367                         return ICE_MEDIA_BACKPLANE;
 368                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 369                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 370                         return ICE_MEDIA_FIBER;
 371                 }
 372         }
 373         return ICE_MEDIA_UNKNOWN;
 374 }
 375
 376 /**
 377  * ice_aq_get_link_info
 378  * @pi: port information structure
 379  * @ena_lse: enable/disable LinkStatusEvent reporting
 380  * @link: pointer to link status structure - optional
 381  * @cd: pointer to command details structure or NULL
 382  *
 383  * Get Link Status (0x607). Returns the link status of the adapter.
 384  */
 385 enum ice_status
 386 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 387                      struct ice_link_status *link, struct ice_sq_cd *cd)
 388 {
 389         struct ice_aqc_get_link_status_data link_data = { 0 };
 390         struct ice_aqc_get_link_status *resp;
 391         struct ice_link_status *li_old, *li;
 392         enum ice_media_type *hw_media_type;
 393         struct ice_fc_info *hw_fc_info;
 394         bool tx_pause, rx_pause;
 395         struct ice_aq_desc desc;
 396         enum ice_status status;
 397         struct ice_hw *hw;
 398         u16 cmd_flags;
 399
 400         if (!pi)
 401                 return ICE_ERR_PARAM;
 402         hw = pi->hw;
 403         li_old = &pi->phy.link_info_old;
 404         hw_media_type = &pi->phy.media_type;
 405         li = &pi->phy.link_info;
 406         hw_fc_info = &pi->fc;
 407
 408         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 409         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 410         resp = &desc.params.get_link_status;
 411         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 412         resp->lport_num = pi->lport;
 413
 414         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 415
 416         if (status != ICE_SUCCESS)
 417                 return status;
 418
 419         /* save off old link status information */
 420         *li_old = *li;
 421
 422         /* update current link status information */
 423         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 424         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 425         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 426         *hw_media_type = ice_get_media_type(pi);
 427         li->link_info = link_data.link_info;
 428         li->an_info = link_data.an_info;
 429         li->ext_info = link_data.ext_info;
 430         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 431         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 432         li->topo_media_conflict = link_data.topo_media_conflict;
 433         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 434                                       ICE_AQ_CFG_PACING_TYPE_M);
 435
 436         /* update fc info */
 437         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 438         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 439         if (tx_pause && rx_pause)
 440                 hw_fc_info->current_mode = ICE_FC_FULL;
 441         else if (tx_pause)
 442                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 443         else if (rx_pause)
 444                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 445         else
 446                 hw_fc_info->current_mode = ICE_FC_NONE;
 447
 448         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 449
 450         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 451         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 452         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 453                   (unsigned long long)li->phy_type_low);
 454         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 455                   (unsigned long long)li->phy_type_high);
 456         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 457         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 462         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 463                   li->max_frame_size);
 464         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 465
 466         /* save link status information */
 467         if (link)
 468                 *link = *li;
 469
 470         /* flag cleared so calling functions don't call AQ again */
 471         pi->phy.get_link_info = false;
 472
 473         return ICE_SUCCESS;
 474 }
 475
 476 /**
 477  * ice_fill_tx_timer_and_fc_thresh
 478  * @hw: pointer to the HW struct
 479  * @cmd: pointer to MAC cfg structure
 480  *
 481  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 482  * descriptor
 483  */
 484 static void
 485 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 486                                 struct ice_aqc_set_mac_cfg *cmd)
 487 {
 488         u16 fc_thres_val, tx_timer_val;
 489         u32 val;
 490
 491         /* We read back the transmit timer and fc threshold value of
 492          * LFC. Thus, we will use index =
 493          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 494          *
 495          * Also, because we are opearating on transmit timer and fc
 496          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 497          */
 498 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 499
 500         /* Retrieve the transmit timer */
 501         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 502         tx_timer_val = val &
 503                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 504         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 505
 506         /* Retrieve the fc threshold */
 507         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 508         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 509
 510         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 511 }
 512
 513 /**
 514  * ice_aq_set_mac_cfg
 515  * @hw: pointer to the HW struct
 516  * @max_frame_size: Maximum Frame Size to be supported
 517  * @cd: pointer to command details structure or NULL
 518  *
 519  * Set MAC configuration (0x0603)
 520  */
 521 enum ice_status
 522 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 523 {
 524         struct ice_aqc_set_mac_cfg *cmd;
 525         struct ice_aq_desc desc;
 526
 527         cmd = &desc.params.set_mac_cfg;
 528
 529         if (max_frame_size == 0)
 530                 return ICE_ERR_PARAM;
 531
 532         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 533
 534         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 535
 536         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 537
 538         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 539 }
 540
 541 /**
 542  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 543  * @hw: pointer to the HW struct
 544  */
 545 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 546 {
 547         struct ice_switch_info *sw;
 548         enum ice_status status;
 549
 550         hw->switch_info = (struct ice_switch_info *)
 551                           ice_malloc(hw, sizeof(*hw->switch_info));
 552
 553         sw = hw->switch_info;
 554
 555         if (!sw)
 556                 return ICE_ERR_NO_MEMORY;
 557
 558         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 559         sw->prof_res_bm_init = 0;
 560
 561         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 562         if (status) {
 563                 ice_free(hw, hw->switch_info);
 564                 return status;
 565         }
 566         return ICE_SUCCESS;
 567 }
 568
 569 /**
 570  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 571  * @hw: pointer to the HW struct
 572  * @sw: pointer to switch info struct for which function clears filters
 573  */
 574 static void
 575 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 576 {
 577         struct ice_vsi_list_map_info *v_pos_map;
 578         struct ice_vsi_list_map_info *v_tmp_map;
 579         struct ice_sw_recipe *recps;
 580         u8 i;
 581
 582         if (!sw)
 583                 return;
 584
 585         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 586                                  ice_vsi_list_map_info, list_entry) {
 587                 LIST_DEL(&v_pos_map->list_entry);
 588                 ice_free(hw, v_pos_map);
 589         }
 590         recps = sw->recp_list;
 591         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 592                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 593
 594                 recps[i].root_rid = i;
 595                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 596                                          &recps[i].rg_list, ice_recp_grp_entry,
 597                                          l_entry) {
 598                         LIST_DEL(&rg_entry->l_entry);
 599                         ice_free(hw, rg_entry);
 600                 }
 601
 602                 if (recps[i].adv_rule) {
 603                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 604                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 605
 606                         ice_destroy_lock(&recps[i].filt_rule_lock);
 607                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 608                                                  &recps[i].filt_rules,
 609                                                  ice_adv_fltr_mgmt_list_entry,
 610                                                  list_entry) {
 611                                 LIST_DEL(&lst_itr->list_entry);
 612                                 ice_free(hw, lst_itr->lkups);
 613                                 ice_free(hw, lst_itr);
 614                         }
 615                 } else {
 616                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 617
 618                         ice_destroy_lock(&recps[i].filt_rule_lock);
 619                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 620                                                  &recps[i].filt_rules,
 621                                                  ice_fltr_mgmt_list_entry,
 622                                                  list_entry) {
 623                                 LIST_DEL(&lst_itr->list_entry);
 624                                 ice_free(hw, lst_itr);
 625                         }
 626                 }
 627                 if (recps[i].root_buf)
 628                         ice_free(hw, recps[i].root_buf);
 629         }
 630         ice_rm_sw_replay_rule_info(hw, sw);
 631         ice_free(hw, sw->recp_list);
 632         ice_free(hw, sw);
 633 }
 634
 635 /**
 636  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 637  * @hw: pointer to the HW struct
 638  */
 639 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 640 {
 641         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 642 }
 643
 644 /**
 645  * ice_get_itr_intrl_gran
 646  * @hw: pointer to the HW struct
 647  *
 648  * Determines the ITR/INTRL granularities based on the maximum aggregate
 649  * bandwidth according to the device's configuration during power-on.
 650  */
 651 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 652 {
 653         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 654                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 655                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 656
 657         switch (max_agg_bw) {
 658         case ICE_MAX_AGG_BW_200G:
 659         case ICE_MAX_AGG_BW_100G:
 660         case ICE_MAX_AGG_BW_50G:
 661                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 662                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 663                 break;
 664         case ICE_MAX_AGG_BW_25G:
 665                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 666                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 667                 break;
 668         }
 669 }
 670
 671 /**
 672  * ice_print_rollback_msg - print FW rollback message
 673  * @hw: pointer to the hardware structure
 674  */
 675 void ice_print_rollback_msg(struct ice_hw *hw)
 676 {
 677         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 678         struct ice_orom_info *orom;
 679         struct ice_nvm_info *nvm;
 680
 681         orom = &hw->flash.orom;
 682         nvm = &hw->flash.nvm;
 683
 684         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 685                  nvm->major, nvm->minor, nvm->eetrack, orom->major,
 686                  orom->build, orom->patch);
 687         ice_warn(hw,
 688                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 689                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 690 }
 691
 692 /**
 693  * ice_init_hw - main hardware initialization routine
 694  * @hw: pointer to the hardware structure
 695  */
 696 enum ice_status ice_init_hw(struct ice_hw *hw)
 697 {
 698         struct ice_aqc_get_phy_caps_data *pcaps;
 699         enum ice_status status;
 700         u16 mac_buf_len;
 701         void *mac_buf;
 702
 703         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 704
 705         /* Set MAC type based on DeviceID */
 706         status = ice_set_mac_type(hw);
 707         if (status)
 708                 return status;
 709
 710         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 711                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 712                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 713
 714         status = ice_reset(hw, ICE_RESET_PFR);
 715         if (status)
 716                 return status;
 717
 718         ice_get_itr_intrl_gran(hw);
 719
 720         status = ice_create_all_ctrlq(hw);
 721         if (status)
 722                 goto err_unroll_cqinit;
 723
 724         status = ice_init_nvm(hw);
 725         if (status)
 726                 goto err_unroll_cqinit;
 727
 728         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 729                 ice_print_rollback_msg(hw);
 730
 731         status = ice_clear_pf_cfg(hw);
 732         if (status)
 733                 goto err_unroll_cqinit;
 734
 735         /* Set bit to enable Flow Director filters */
 736         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 737         INIT_LIST_HEAD(&hw->fdir_list_head);
 738
 739         ice_clear_pxe_mode(hw);
 740
 741         status = ice_get_caps(hw);
 742         if (status)
 743                 goto err_unroll_cqinit;
 744
 745         hw->port_info = (struct ice_port_info *)
 746                         ice_malloc(hw, sizeof(*hw->port_info));
 747         if (!hw->port_info) {
 748                 status = ICE_ERR_NO_MEMORY;
 749                 goto err_unroll_cqinit;
 750         }
 751
 752         /* set the back pointer to HW */
 753         hw->port_info->hw = hw;
 754
 755         /* Initialize port_info struct with switch configuration data */
 756         status = ice_get_initial_sw_cfg(hw);
 757         if (status)
 758                 goto err_unroll_alloc;
 759
 760         hw->evb_veb = true;
 761         /* Query the allocated resources for Tx scheduler */
 762         status = ice_sched_query_res_alloc(hw);
 763         if (status) {
 764                 ice_debug(hw, ICE_DBG_SCHED, "Failed to get scheduler allocated resources\n");
 765                 goto err_unroll_alloc;
 766         }
 767         ice_sched_get_psm_clk_freq(hw);
 768
 769         /* Initialize port_info struct with scheduler data */
 770         status = ice_sched_init_port(hw->port_info);
 771         if (status)
 772                 goto err_unroll_sched;
 773         pcaps = (struct ice_aqc_get_phy_caps_data *)
 774                 ice_malloc(hw, sizeof(*pcaps));
 775         if (!pcaps) {
 776                 status = ICE_ERR_NO_MEMORY;
 777                 goto err_unroll_sched;
 778         }
 779
 780         /* Initialize port_info struct with PHY capabilities */
 781         status = ice_aq_get_phy_caps(hw->port_info, false,
 782                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 783         ice_free(hw, pcaps);
 784         if (status)
 785                 ice_debug(hw, ICE_DBG_PHY, "Get PHY capabilities failed, continuing anyway\n");
 786
 787         /* Initialize port_info struct with link information */
 788         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 789         if (status)
 790                 goto err_unroll_sched;
 791         /* need a valid SW entry point to build a Tx tree */
 792         if (!hw->sw_entry_point_layer) {
 793                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 794                 status = ICE_ERR_CFG;
 795                 goto err_unroll_sched;
 796         }
 797         INIT_LIST_HEAD(&hw->agg_list);
 798         /* Initialize max burst size */
 799         if (!hw->max_burst_size)
 800                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 801         status = ice_init_fltr_mgmt_struct(hw);
 802         if (status)
 803                 goto err_unroll_sched;
 804
 805         /* Get MAC information */
 806         /* A single port can report up to two (LAN and WoL) addresses */
 807         mac_buf = ice_calloc(hw, 2,
 808                              sizeof(struct ice_aqc_manage_mac_read_resp));
 809         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 810
 811         if (!mac_buf) {
 812                 status = ICE_ERR_NO_MEMORY;
 813                 goto err_unroll_fltr_mgmt_struct;
 814         }
 815
 816         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 817         ice_free(hw, mac_buf);
 818
 819         if (status)
 820                 goto err_unroll_fltr_mgmt_struct;
 821         /* enable jumbo frame support at MAC level */
 822         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 823         if (status)
 824                 goto err_unroll_fltr_mgmt_struct;
 825         /* Obtain counter base index which would be used by flow director */
 826         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 827         if (status)
 828                 goto err_unroll_fltr_mgmt_struct;
 829         status = ice_init_hw_tbls(hw);
 830         if (status)
 831                 goto err_unroll_fltr_mgmt_struct;
 832         ice_init_lock(&hw->tnl_lock);
 833
 834         ice_init_vlan_mode_ops(hw);
 835
 836         return ICE_SUCCESS;
 837
 838 err_unroll_fltr_mgmt_struct:
 839         ice_cleanup_fltr_mgmt_struct(hw);
 840 err_unroll_sched:
 841         ice_sched_cleanup_all(hw);
 842 err_unroll_alloc:
 843         ice_free(hw, hw->port_info);
 844         hw->port_info = NULL;
 845 err_unroll_cqinit:
 846         ice_destroy_all_ctrlq(hw);
 847         return status;
 848 }
 849
 850 /**
 851  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 852  * @hw: pointer to the hardware structure
 853  *
 854  * This should be called only during nominal operation, not as a result of
 855  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 856  * applicable initializations if it fails for any reason.
 857  */
 858 void ice_deinit_hw(struct ice_hw *hw)
 859 {
 860         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 861         ice_cleanup_fltr_mgmt_struct(hw);
 862
 863         ice_sched_cleanup_all(hw);
 864         ice_sched_clear_agg(hw);
 865         ice_free_seg(hw);
 866         ice_free_hw_tbls(hw);
 867         ice_destroy_lock(&hw->tnl_lock);
 868
 869         if (hw->port_info) {
 870                 ice_free(hw, hw->port_info);
 871                 hw->port_info = NULL;
 872         }
 873
 874         ice_destroy_all_ctrlq(hw);
 875
 876         /* Clear VSI contexts if not already cleared */
 877         ice_clear_all_vsi_ctx(hw);
 878 }
 879
 880 /**
 881  * ice_check_reset - Check to see if a global reset is complete
 882  * @hw: pointer to the hardware structure
 883  */
 884 enum ice_status ice_check_reset(struct ice_hw *hw)
 885 {
 886         u32 cnt, reg = 0, grst_timeout, uld_mask;
 887
 888         /* Poll for Device Active state in case a recent CORER, GLOBR,
 889          * or EMPR has occurred. The grst delay value is in 100ms units.
 890          * Add 1sec for outstanding AQ commands that can take a long time.
 891          */
 892         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 893                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 894
 895         for (cnt = 0; cnt < grst_timeout; cnt++) {
 896                 ice_msec_delay(100, true);
 897                 reg = rd32(hw, GLGEN_RSTAT);
 898                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 899                         break;
 900         }
 901
 902         if (cnt == grst_timeout) {
 903                 ice_debug(hw, ICE_DBG_INIT, "Global reset polling failed to complete.\n");
 904                 return ICE_ERR_RESET_FAILED;
 905         }
 906
 907 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 908                                  GLNVM_ULD_PCIER_DONE_1_M |\
 909                                  GLNVM_ULD_CORER_DONE_M |\
 910                                  GLNVM_ULD_GLOBR_DONE_M |\
 911                                  GLNVM_ULD_POR_DONE_M |\
 912                                  GLNVM_ULD_POR_DONE_1_M |\
 913                                  GLNVM_ULD_PCIER_DONE_2_M)
 914
 915         uld_mask = ICE_RESET_DONE_MASK;
 916
 917         /* Device is Active; check Global Reset processes are done */
 918         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 919                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 920                 if (reg == uld_mask) {
 921                         ice_debug(hw, ICE_DBG_INIT, "Global reset processes done. %d\n", cnt);
 922                         break;
 923                 }
 924                 ice_msec_delay(10, true);
 925         }
 926
 927         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 928                 ice_debug(hw, ICE_DBG_INIT, "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 929                           reg);
 930                 return ICE_ERR_RESET_FAILED;
 931         }
 932
 933         return ICE_SUCCESS;
 934 }
 935
 936 /**
 937  * ice_pf_reset - Reset the PF
 938  * @hw: pointer to the hardware structure
 939  *
 940  * If a global reset has been triggered, this function checks
 941  * for its completion and then issues the PF reset
 942  */
 943 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 944 {
 945         u32 cnt, reg;
 946
 947         /* If at function entry a global reset was already in progress, i.e.
 948          * state is not 'device active' or any of the reset done bits are not
 949          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 950          * global reset is done.
 951          */
 952         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 953             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 954                 /* poll on global reset currently in progress until done */
 955                 if (ice_check_reset(hw))
 956                         return ICE_ERR_RESET_FAILED;
 957
 958                 return ICE_SUCCESS;
 959         }
 960
 961         /* Reset the PF */
 962         reg = rd32(hw, PFGEN_CTRL);
 963
 964         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 965
 966         /* Wait for the PFR to complete. The wait time is the global config lock
 967          * timeout plus the PFR timeout which will account for a possible reset
 968          * that is occurring during a download package operation.
 969          */
 970         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 971              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 972                 reg = rd32(hw, PFGEN_CTRL);
 973                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 974                         break;
 975
 976                 ice_msec_delay(1, true);
 977         }
 978
 979         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 980                 ice_debug(hw, ICE_DBG_INIT, "PF reset polling failed to complete.\n");
 981                 return ICE_ERR_RESET_FAILED;
 982         }
 983
 984         return ICE_SUCCESS;
 985 }
 986
 987 /**
 988  * ice_reset - Perform different types of reset
 989  * @hw: pointer to the hardware structure
 990  * @req: reset request
 991  *
 992  * This function triggers a reset as specified by the req parameter.
 993  *
 994  * Note:
 995  * If anything other than a PF reset is triggered, PXE mode is restored.
 996  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 997  * interface has been restored in the rebuild flow.
 998  */
 999 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1000 {
1001         u32 val = 0;
1002
1003         switch (req) {
1004         case ICE_RESET_PFR:
1005                 return ice_pf_reset(hw);
1006         case ICE_RESET_CORER:
1007                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1008                 val = GLGEN_RTRIG_CORER_M;
1009                 break;
1010         case ICE_RESET_GLOBR:
1011                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1012                 val = GLGEN_RTRIG_GLOBR_M;
1013                 break;
1014         default:
1015                 return ICE_ERR_PARAM;
1016         }
1017
1018         val |= rd32(hw, GLGEN_RTRIG);
1019         wr32(hw, GLGEN_RTRIG, val);
1020         ice_flush(hw);
1021
1022         /* wait for the FW to be ready */
1023         return ice_check_reset(hw);
1024 }
1025
1026 /**
1027  * ice_copy_rxq_ctx_to_hw
1028  * @hw: pointer to the hardware structure
1029  * @ice_rxq_ctx: pointer to the rxq context
1030  * @rxq_index: the index of the Rx queue
1031  *
1032  * Copies rxq context from dense structure to HW register space
1033  */
1034 static enum ice_status
1035 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1036 {
1037         u8 i;
1038
1039         if (!ice_rxq_ctx)
1040                 return ICE_ERR_BAD_PTR;
1041
1042         if (rxq_index > QRX_CTRL_MAX_INDEX)
1043                 return ICE_ERR_PARAM;
1044
1045         /* Copy each dword separately to HW */
1046         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1047                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1048                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1049
1050                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1051                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1052         }
1053
1054         return ICE_SUCCESS;
1055 }
1056
1057 /* LAN Rx Queue Context */
1058 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1059         /* Field                Width   LSB */
1060         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1061         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1062         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1063         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1064         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1065         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1066         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1067         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1068         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1069         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1070         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1071         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1072         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1073         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1074         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1075         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1076         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1078         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1079         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1080         { 0 }
1081 };
1082
1083 /**
1084  * ice_write_rxq_ctx
1085  * @hw: pointer to the hardware structure
1086  * @rlan_ctx: pointer to the rxq context
1087  * @rxq_index: the index of the Rx queue
1088  *
1089  * Converts rxq context from sparse to dense structure and then writes
1090  * it to HW register space and enables the hardware to prefetch descriptors
1091  * instead of only fetching them on demand
1092  */
1093 enum ice_status
1094 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1095                   u32 rxq_index)
1096 {
1097         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1098
1099         if (!rlan_ctx)
1100                 return ICE_ERR_BAD_PTR;
1101
1102         rlan_ctx->prefena = 1;
1103
1104         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1105         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1106 }
1107
1108 /**
1109  * ice_clear_rxq_ctx
1110  * @hw: pointer to the hardware structure
1111  * @rxq_index: the index of the Rx queue to clear
1112  *
1113  * Clears rxq context in HW register space
1114  */
1115 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1116 {
1117         u8 i;
1118
1119         if (rxq_index > QRX_CTRL_MAX_INDEX)
1120                 return ICE_ERR_PARAM;
1121
1122         /* Clear each dword register separately */
1123         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1124                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1125
1126         return ICE_SUCCESS;
1127 }
1128
1129 /* LAN Tx Queue Context */
1130 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1131                                     /* Field                    Width   LSB */
1132         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1133         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1134         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1135         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1136         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1137         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1138         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1139         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1140         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1141         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1142         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1143         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1144         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1145         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1146         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1147         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1148         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1149         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1150         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1151         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1152         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1153         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1154         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1155         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1156         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1157         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1158         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1159         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1160         { 0 }
1161 };
1162
1163 /**
1164  * ice_copy_tx_cmpltnq_ctx_to_hw
1165  * @hw: pointer to the hardware structure
1166  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1167  * @tx_cmpltnq_index: the index of the completion queue
1168  *
1169  * Copies Tx completion queue context from dense structure to HW register space
1170  */
1171 static enum ice_status
1172 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1173                               u32 tx_cmpltnq_index)
1174 {
1175         u8 i;
1176
1177         if (!ice_tx_cmpltnq_ctx)
1178                 return ICE_ERR_BAD_PTR;
1179
1180         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1181                 return ICE_ERR_PARAM;
1182
1183         /* Copy each dword separately to HW */
1184         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1185                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1186                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1187
1188                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1189                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1190         }
1191
1192         return ICE_SUCCESS;
1193 }
1194
1195 /* LAN Tx Completion Queue Context */
1196 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1197                                        /* Field                 Width   LSB */
1198         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1199         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1208         { 0 }
1209 };
1210
1211 /**
1212  * ice_write_tx_cmpltnq_ctx
1213  * @hw: pointer to the hardware structure
1214  * @tx_cmpltnq_ctx: pointer to the completion queue context
1215  * @tx_cmpltnq_index: the index of the completion queue
1216  *
1217  * Converts completion queue context from sparse to dense structure and then
1218  * writes it to HW register space
1219  */
1220 enum ice_status
1221 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1222                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1223                          u32 tx_cmpltnq_index)
1224 {
1225         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1226
1227         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1228         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1229 }
1230
1231 /**
1232  * ice_clear_tx_cmpltnq_ctx
1233  * @hw: pointer to the hardware structure
1234  * @tx_cmpltnq_index: the index of the completion queue to clear
1235  *
1236  * Clears Tx completion queue context in HW register space
1237  */
1238 enum ice_status
1239 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1240 {
1241         u8 i;
1242
1243         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1244                 return ICE_ERR_PARAM;
1245
1246         /* Clear each dword register separately */
1247         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1248                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1249
1250         return ICE_SUCCESS;
1251 }
1252
1253 /**
1254  * ice_copy_tx_drbell_q_ctx_to_hw
1255  * @hw: pointer to the hardware structure
1256  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1257  * @tx_drbell_q_index: the index of the doorbell queue
1258  *
1259  * Copies doorbell queue context from dense structure to HW register space
1260  */
1261 static enum ice_status
1262 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1263                                u32 tx_drbell_q_index)
1264 {
1265         u8 i;
1266
1267         if (!ice_tx_drbell_q_ctx)
1268                 return ICE_ERR_BAD_PTR;
1269
1270         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1271                 return ICE_ERR_PARAM;
1272
1273         /* Copy each dword separately to HW */
1274         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1275                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1276                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1277
1278                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1279                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1280         }
1281
1282         return ICE_SUCCESS;
1283 }
1284
1285 /* LAN Tx Doorbell Queue Context info */
1286 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1287                                         /* Field                Width   LSB */
1288         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1289         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1299         { 0 }
1300 };
1301
1302 /**
1303  * ice_write_tx_drbell_q_ctx
1304  * @hw: pointer to the hardware structure
1305  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1306  * @tx_drbell_q_index: the index of the doorbell queue
1307  *
1308  * Converts doorbell queue context from sparse to dense structure and then
1309  * writes it to HW register space
1310  */
1311 enum ice_status
1312 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1313                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1314                           u32 tx_drbell_q_index)
1315 {
1316         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1317
1318         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1319                     ice_tx_drbell_q_ctx_info);
1320         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1321 }
1322
1323 /**
1324  * ice_clear_tx_drbell_q_ctx
1325  * @hw: pointer to the hardware structure
1326  * @tx_drbell_q_index: the index of the doorbell queue to clear
1327  *
1328  * Clears doorbell queue context in HW register space
1329  */
1330 enum ice_status
1331 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1332 {
1333         u8 i;
1334
1335         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1336                 return ICE_ERR_PARAM;
1337
1338         /* Clear each dword register separately */
1339         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1340                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1341
1342         return ICE_SUCCESS;
1343 }
1344
1345 /* FW Admin Queue command wrappers */
1346
1347 /**
1348  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1349  * @hw: pointer to the HW struct
1350  * @desc: descriptor describing the command
1351  * @buf: buffer to use for indirect commands (NULL for direct commands)
1352  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1353  * @cd: pointer to command details structure
1354  *
1355  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1356  */
1357 enum ice_status
1358 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1359                 u16 buf_size, struct ice_sq_cd *cd)
1360 {
1361         if (hw->aq_send_cmd_fn) {
1362                 enum ice_status status = ICE_ERR_NOT_READY;
1363                 u16 retval = ICE_AQ_RC_OK;
1364
1365                 ice_acquire_lock(&hw->adminq.sq_lock);
1366                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1367                                         buf, buf_size)) {
1368                         retval = LE16_TO_CPU(desc->retval);
1369                         /* strip off FW internal code */
1370                         if (retval)
1371                                 retval &= 0xff;
1372                         if (retval == ICE_AQ_RC_OK)
1373                                 status = ICE_SUCCESS;
1374                         else
1375                                 status = ICE_ERR_AQ_ERROR;
1376                 }
1377
1378                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1379                 ice_release_lock(&hw->adminq.sq_lock);
1380
1381                 return status;
1382         }
1383         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1384 }
1385
1386 /**
1387  * ice_aq_get_fw_ver
1388  * @hw: pointer to the HW struct
1389  * @cd: pointer to command details structure or NULL
1390  *
1391  * Get the firmware version (0x0001) from the admin queue commands
1392  */
1393 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1394 {
1395         struct ice_aqc_get_ver *resp;
1396         struct ice_aq_desc desc;
1397         enum ice_status status;
1398
1399         resp = &desc.params.get_ver;
1400
1401         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1402
1403         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1404
1405         if (!status) {
1406                 hw->fw_branch = resp->fw_branch;
1407                 hw->fw_maj_ver = resp->fw_major;
1408                 hw->fw_min_ver = resp->fw_minor;
1409                 hw->fw_patch = resp->fw_patch;
1410                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1411                 hw->api_branch = resp->api_branch;
1412                 hw->api_maj_ver = resp->api_major;
1413                 hw->api_min_ver = resp->api_minor;
1414                 hw->api_patch = resp->api_patch;
1415         }
1416
1417         return status;
1418 }
1419
1420 /**
1421  * ice_aq_send_driver_ver
1422  * @hw: pointer to the HW struct
1423  * @dv: driver's major, minor version
1424  * @cd: pointer to command details structure or NULL
1425  *
1426  * Send the driver version (0x0002) to the firmware
1427  */
1428 enum ice_status
1429 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1430                        struct ice_sq_cd *cd)
1431 {
1432         struct ice_aqc_driver_ver *cmd;
1433         struct ice_aq_desc desc;
1434         u16 len;
1435
1436         cmd = &desc.params.driver_ver;
1437
1438         if (!dv)
1439                 return ICE_ERR_PARAM;
1440
1441         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1442
1443         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1444         cmd->major_ver = dv->major_ver;
1445         cmd->minor_ver = dv->minor_ver;
1446         cmd->build_ver = dv->build_ver;
1447         cmd->subbuild_ver = dv->subbuild_ver;
1448
1449         len = 0;
1450         while (len < sizeof(dv->driver_string) &&
1451                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1452                 len++;
1453
1454         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1455 }
1456
1457 /**
1458  * ice_aq_q_shutdown
1459  * @hw: pointer to the HW struct
1460  * @unloading: is the driver unloading itself
1461  *
1462  * Tell the Firmware that we're shutting down the AdminQ and whether
1463  * or not the driver is unloading as well (0x0003).
1464  */
1465 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1466 {
1467         struct ice_aqc_q_shutdown *cmd;
1468         struct ice_aq_desc desc;
1469
1470         cmd = &desc.params.q_shutdown;
1471
1472         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1473
1474         if (unloading)
1475                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1476
1477         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1478 }
1479
1480 /**
1481  * ice_aq_req_res
1482  * @hw: pointer to the HW struct
1483  * @res: resource ID
1484  * @access: access type
1485  * @sdp_number: resource number
1486  * @timeout: the maximum time in ms that the driver may hold the resource
1487  * @cd: pointer to command details structure or NULL
1488  *
1489  * Requests common resource using the admin queue commands (0x0008).
1490  * When attempting to acquire the Global Config Lock, the driver can
1491  * learn of three states:
1492  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1493  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1494  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1495  *                          successfully downloaded the package; the driver does
1496  *                          not have to download the package and can continue
1497  *                          loading
1498  *
1499  * Note that if the caller is in an acquire lock, perform action, release lock
1500  * phase of operation, it is possible that the FW may detect a timeout and issue
1501  * a CORER. In this case, the driver will receive a CORER interrupt and will
1502  * have to determine its cause. The calling thread that is handling this flow
1503  * will likely get an error propagated back to it indicating the Download
1504  * Package, Update Package or the Release Resource AQ commands timed out.
1505  */
1506 static enum ice_status
1507 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1508                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1509                struct ice_sq_cd *cd)
1510 {
1511         struct ice_aqc_req_res *cmd_resp;
1512         struct ice_aq_desc desc;
1513         enum ice_status status;
1514
1515         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1516
1517         cmd_resp = &desc.params.res_owner;
1518
1519         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1520
1521         cmd_resp->res_id = CPU_TO_LE16(res);
1522         cmd_resp->access_type = CPU_TO_LE16(access);
1523         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1524         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1525         *timeout = 0;
1526
1527         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1528
1529         /* The completion specifies the maximum time in ms that the driver
1530          * may hold the resource in the Timeout field.
1531          */
1532
1533         /* Global config lock response utilizes an additional status field.
1534          *
1535          * If the Global config lock resource is held by some other driver, the
1536          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1537          * and the timeout field indicates the maximum time the current owner
1538          * of the resource has to free it.
1539          */
1540         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1541                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1542                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1543                         return ICE_SUCCESS;
1544                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1545                            ICE_AQ_RES_GLBL_IN_PROG) {
1546                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1547                         return ICE_ERR_AQ_ERROR;
1548                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1549                            ICE_AQ_RES_GLBL_DONE) {
1550                         return ICE_ERR_AQ_NO_WORK;
1551                 }
1552
1553                 /* invalid FW response, force a timeout immediately */
1554                 *timeout = 0;
1555                 return ICE_ERR_AQ_ERROR;
1556         }
1557
1558         /* If the resource is held by some other driver, the command completes
1559          * with a busy return value and the timeout field indicates the maximum
1560          * time the current owner of the resource has to free it.
1561          */
1562         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1563                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1564
1565         return status;
1566 }
1567
1568 /**
1569  * ice_aq_release_res
1570  * @hw: pointer to the HW struct
1571  * @res: resource ID
1572  * @sdp_number: resource number
1573  * @cd: pointer to command details structure or NULL
1574  *
1575  * release common resource using the admin queue commands (0x0009)
1576  */
1577 static enum ice_status
1578 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1579                    struct ice_sq_cd *cd)
1580 {
1581         struct ice_aqc_req_res *cmd;
1582         struct ice_aq_desc desc;
1583
1584         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1585
1586         cmd = &desc.params.res_owner;
1587
1588         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1589
1590         cmd->res_id = CPU_TO_LE16(res);
1591         cmd->res_number = CPU_TO_LE32(sdp_number);
1592
1593         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1594 }
1595
1596 /**
1597  * ice_acquire_res
1598  * @hw: pointer to the HW structure
1599  * @res: resource ID
1600  * @access: access type (read or write)
1601  * @timeout: timeout in milliseconds
1602  *
1603  * This function will attempt to acquire the ownership of a resource.
1604  */
1605 enum ice_status
1606 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1607                 enum ice_aq_res_access_type access, u32 timeout)
1608 {
1609 #define ICE_RES_POLLING_DELAY_MS        10
1610         u32 delay = ICE_RES_POLLING_DELAY_MS;
1611         u32 time_left = timeout;
1612         enum ice_status status;
1613
1614         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1615
1616         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1617
1618         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1619          * previously acquired the resource and performed any necessary updates;
1620          * in this case the caller does not obtain the resource and has no
1621          * further work to do.
1622          */
1623         if (status == ICE_ERR_AQ_NO_WORK)
1624                 goto ice_acquire_res_exit;
1625
1626         if (status)
1627                 ice_debug(hw, ICE_DBG_RES, "resource %d acquire type %d failed.\n", res, access);
1628
1629         /* If necessary, poll until the current lock owner timeouts */
1630         timeout = time_left;
1631         while (status && timeout && time_left) {
1632                 ice_msec_delay(delay, true);
1633                 timeout = (timeout > delay) ? timeout - delay : 0;
1634                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1635
1636                 if (status == ICE_ERR_AQ_NO_WORK)
1637                         /* lock free, but no work to do */
1638                         break;
1639
1640                 if (!status)
1641                         /* lock acquired */
1642                         break;
1643         }
1644         if (status && status != ICE_ERR_AQ_NO_WORK)
1645                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1646
1647 ice_acquire_res_exit:
1648         if (status == ICE_ERR_AQ_NO_WORK) {
1649                 if (access == ICE_RES_WRITE)
1650                         ice_debug(hw, ICE_DBG_RES, "resource indicates no work to do.\n");
1651                 else
1652                         ice_debug(hw, ICE_DBG_RES, "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1653         }
1654         return status;
1655 }
1656
1657 /**
1658  * ice_release_res
1659  * @hw: pointer to the HW structure
1660  * @res: resource ID
1661  *
1662  * This function will release a resource using the proper Admin Command.
1663  */
1664 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1665 {
1666         enum ice_status status;
1667         u32 total_delay = 0;
1668
1669         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1670
1671         status = ice_aq_release_res(hw, res, 0, NULL);
1672
1673         /* there are some rare cases when trying to release the resource
1674          * results in an admin queue timeout, so handle them correctly
1675          */
1676         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1677                (total_delay < hw->adminq.sq_cmd_timeout)) {
1678                 ice_msec_delay(1, true);
1679                 status = ice_aq_release_res(hw, res, 0, NULL);
1680                 total_delay++;
1681         }
1682 }
1683
1684 /**
1685  * ice_aq_alloc_free_res - command to allocate/free resources
1686  * @hw: pointer to the HW struct
1687  * @num_entries: number of resource entries in buffer
1688  * @buf: Indirect buffer to hold data parameters and response
1689  * @buf_size: size of buffer for indirect commands
1690  * @opc: pass in the command opcode
1691  * @cd: pointer to command details structure or NULL
1692  *
1693  * Helper function to allocate/free resources using the admin queue commands
1694  */
1695 enum ice_status
1696 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1697                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1698                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1699 {
1700         struct ice_aqc_alloc_free_res_cmd *cmd;
1701         struct ice_aq_desc desc;
1702
1703         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1704
1705         cmd = &desc.params.sw_res_ctrl;
1706
1707         if (!buf)
1708                 return ICE_ERR_PARAM;
1709
1710         if (buf_size < FLEX_ARRAY_SIZE(buf, elem, num_entries))
1711                 return ICE_ERR_PARAM;
1712
1713         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1714
1715         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1716
1717         cmd->num_entries = CPU_TO_LE16(num_entries);
1718
1719         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1720 }
1721
1722 /**
1723  * ice_alloc_hw_res - allocate resource
1724  * @hw: pointer to the HW struct
1725  * @type: type of resource
1726  * @num: number of resources to allocate
1727  * @btm: allocate from bottom
1728  * @res: pointer to array that will receive the resources
1729  */
1730 enum ice_status
1731 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1732 {
1733         struct ice_aqc_alloc_free_res_elem *buf;
1734         enum ice_status status;
1735         u16 buf_len;
1736
1737         buf_len = ice_struct_size(buf, elem, num);
1738         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1739         if (!buf)
1740                 return ICE_ERR_NO_MEMORY;
1741
1742         /* Prepare buffer to allocate resource. */
1743         buf->num_elems = CPU_TO_LE16(num);
1744         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1745                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1746         if (btm)
1747                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1748
1749         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1750                                        ice_aqc_opc_alloc_res, NULL);
1751         if (status)
1752                 goto ice_alloc_res_exit;
1753
1754         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
1755                    ICE_NONDMA_TO_NONDMA);
1756
1757 ice_alloc_res_exit:
1758         ice_free(hw, buf);
1759         return status;
1760 }
1761
1762 /**
1763  * ice_free_hw_res - free allocated HW resource
1764  * @hw: pointer to the HW struct
1765  * @type: type of resource to free
1766  * @num: number of resources
1767  * @res: pointer to array that contains the resources to free
1768  */
1769 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1770 {
1771         struct ice_aqc_alloc_free_res_elem *buf;
1772         enum ice_status status;
1773         u16 buf_len;
1774
1775         buf_len = ice_struct_size(buf, elem, num);
1776         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1777         if (!buf)
1778                 return ICE_ERR_NO_MEMORY;
1779
1780         /* Prepare buffer to free resource. */
1781         buf->num_elems = CPU_TO_LE16(num);
1782         buf->res_type = CPU_TO_LE16(type);
1783         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
1784                    ICE_NONDMA_TO_NONDMA);
1785
1786         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1787                                        ice_aqc_opc_free_res, NULL);
1788         if (status)
1789                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1790
1791         ice_free(hw, buf);
1792         return status;
1793 }
1794
1795 /**
1796  * ice_get_num_per_func - determine number of resources per PF
1797  * @hw: pointer to the HW structure
1798  * @max: value to be evenly split between each PF
1799  *
1800  * Determine the number of valid functions by going through the bitmap returned
1801  * from parsing capabilities and use this to calculate the number of resources
1802  * per PF based on the max value passed in.
1803  */
1804 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1805 {
1806         u8 funcs;
1807
1808 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1809         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1810                              ICE_CAPS_VALID_FUNCS_M);
1811
1812         if (!funcs)
1813                 return 0;
1814
1815         return max / funcs;
1816 }
1817
1818 /**
1819  * ice_parse_common_caps - parse common device/function capabilities
1820  * @hw: pointer to the HW struct
1821  * @caps: pointer to common capabilities structure
1822  * @elem: the capability element to parse
1823  * @prefix: message prefix for tracing capabilities
1824  *
1825  * Given a capability element, extract relevant details into the common
1826  * capability structure.
1827  *
1828  * Returns: true if the capability matches one of the common capability ids,
1829  * false otherwise.
1830  */
1831 static bool
1832 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1833                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1834 {
1835         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1836         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1837         u32 number = LE32_TO_CPU(elem->number);
1838         u16 cap = LE16_TO_CPU(elem->cap);
1839         bool found = true;
1840
1841         switch (cap) {
1842         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1843                 caps->valid_functions = number;
1844                 ice_debug(hw, ICE_DBG_INIT, "%s: valid_functions (bitmap) = %d\n", prefix,
1845                           caps->valid_functions);
1846                 break;
1847         case ICE_AQC_CAPS_DCB:
1848                 caps->dcb = (number == 1);
1849                 caps->active_tc_bitmap = logical_id;
1850                 caps->maxtc = phys_id;
1851                 ice_debug(hw, ICE_DBG_INIT, "%s: dcb = %d\n", prefix, caps->dcb);
1852                 ice_debug(hw, ICE_DBG_INIT, "%s: active_tc_bitmap = %d\n", prefix,
1853                           caps->active_tc_bitmap);
1854                 ice_debug(hw, ICE_DBG_INIT, "%s: maxtc = %d\n", prefix, caps->maxtc);
1855                 break;
1856         case ICE_AQC_CAPS_RSS:
1857                 caps->rss_table_size = number;
1858                 caps->rss_table_entry_width = logical_id;
1859                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_size = %d\n", prefix,
1860                           caps->rss_table_size);
1861                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_entry_width = %d\n", prefix,
1862                           caps->rss_table_entry_width);
1863                 break;
1864         case ICE_AQC_CAPS_RXQS:
1865                 caps->num_rxq = number;
1866                 caps->rxq_first_id = phys_id;
1867                 ice_debug(hw, ICE_DBG_INIT, "%s: num_rxq = %d\n", prefix,
1868                           caps->num_rxq);
1869                 ice_debug(hw, ICE_DBG_INIT, "%s: rxq_first_id = %d\n", prefix,
1870                           caps->rxq_first_id);
1871                 break;
1872         case ICE_AQC_CAPS_TXQS:
1873                 caps->num_txq = number;
1874                 caps->txq_first_id = phys_id;
1875                 ice_debug(hw, ICE_DBG_INIT, "%s: num_txq = %d\n", prefix,
1876                           caps->num_txq);
1877                 ice_debug(hw, ICE_DBG_INIT, "%s: txq_first_id = %d\n", prefix,
1878                           caps->txq_first_id);
1879                 break;
1880         case ICE_AQC_CAPS_MSIX:
1881                 caps->num_msix_vectors = number;
1882                 caps->msix_vector_first_id = phys_id;
1883                 ice_debug(hw, ICE_DBG_INIT, "%s: num_msix_vectors = %d\n", prefix,
1884                           caps->num_msix_vectors);
1885                 ice_debug(hw, ICE_DBG_INIT, "%s: msix_vector_first_id = %d\n", prefix,
1886                           caps->msix_vector_first_id);
1887                 break;
1888         case ICE_AQC_CAPS_NVM_MGMT:
1889                 caps->sec_rev_disabled =
1890                         (number & ICE_NVM_MGMT_SEC_REV_DISABLED) ?
1891                         true : false;
1892                 ice_debug(hw, ICE_DBG_INIT, "%s: sec_rev_disabled = %d\n", prefix,
1893                           caps->sec_rev_disabled);
1894                 caps->update_disabled =
1895                         (number & ICE_NVM_MGMT_UPDATE_DISABLED) ?
1896                         true : false;
1897                 ice_debug(hw, ICE_DBG_INIT, "%s: update_disabled = %d\n", prefix,
1898                           caps->update_disabled);
1899                 caps->nvm_unified_update =
1900                         (number & ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT) ?
1901                         true : false;
1902                 ice_debug(hw, ICE_DBG_INIT, "%s: nvm_unified_update = %d\n", prefix,
1903                           caps->nvm_unified_update);
1904                 break;
1905         case ICE_AQC_CAPS_MAX_MTU:
1906                 caps->max_mtu = number;
1907                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1908                           prefix, caps->max_mtu);
1909                 break;
1910         default:
1911                 /* Not one of the recognized common capabilities */
1912                 found = false;
1913         }
1914
1915         return found;
1916 }
1917
1918 /**
1919  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
1920  * @hw: pointer to the HW structure
1921  * @caps: pointer to capabilities structure to fix
1922  *
1923  * Re-calculate the capabilities that are dependent on the number of physical
1924  * ports; i.e. some features are not supported or function differently on
1925  * devices with more than 4 ports.
1926  */
1927 static void
1928 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
1929 {
1930         /* This assumes device capabilities are always scanned before function
1931          * capabilities during the initialization flow.
1932          */
1933         if (hw->dev_caps.num_funcs > 4) {
1934                 /* Max 4 TCs per port */
1935                 caps->maxtc = 4;
1936                 ice_debug(hw, ICE_DBG_INIT, "reducing maxtc to %d (based on #ports)\n",
1937                           caps->maxtc);
1938         }
1939 }
1940
1941 /**
1942  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
1943  * @hw: pointer to the HW struct
1944  * @func_p: pointer to function capabilities structure
1945  * @cap: pointer to the capability element to parse
1946  *
1947  * Extract function capabilities for ICE_AQC_CAPS_VSI.
1948  */
1949 static void
1950 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1951                         struct ice_aqc_list_caps_elem *cap)
1952 {
1953         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
1954         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
1955                   LE32_TO_CPU(cap->number));
1956         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
1957                   func_p->guar_num_vsi);
1958 }
1959
1960 /**
1961  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
1962  * @hw: pointer to the HW struct
1963  * @func_p: pointer to function capabilities structure
1964  *
1965  * Extract function capabilities for ICE_AQC_CAPS_FD.
1966  */
1967 static void
1968 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p)
1969 {
1970         u32 reg_val, val;
1971
1972         if (hw->dcf_enabled)
1973                 return;
1974         reg_val = rd32(hw, GLQF_FD_SIZE);
1975         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1976                 GLQF_FD_SIZE_FD_GSIZE_S;
1977         func_p->fd_fltr_guar =
1978                 ice_get_num_per_func(hw, val);
1979         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1980                 GLQF_FD_SIZE_FD_BSIZE_S;
1981         func_p->fd_fltr_best_effort = val;
1982
1983         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_guar = %d\n",
1984                   func_p->fd_fltr_guar);
1985         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_best_effort = %d\n",
1986                   func_p->fd_fltr_best_effort);
1987 }
1988
1989 /**
1990  * ice_parse_func_caps - Parse function capabilities
1991  * @hw: pointer to the HW struct
1992  * @func_p: pointer to function capabilities structure
1993  * @buf: buffer containing the function capability records
1994  * @cap_count: the number of capabilities
1995  *
1996  * Helper function to parse function (0x000A) capabilities list. For
1997  * capabilities shared between device and function, this relies on
1998  * ice_parse_common_caps.
1999  *
2000  * Loop through the list of provided capabilities and extract the relevant
2001  * data into the function capabilities structured.
2002  */
2003 static void
2004 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2005                     void *buf, u32 cap_count)
2006 {
2007         struct ice_aqc_list_caps_elem *cap_resp;
2008         u32 i;
2009
2010         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2011
2012         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2013
2014         for (i = 0; i < cap_count; i++) {
2015                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2016                 bool found;
2017
2018                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2019                                               &cap_resp[i], "func caps");
2020
2021                 switch (cap) {
2022                 case ICE_AQC_CAPS_VSI:
2023                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2024                         break;
2025                 case ICE_AQC_CAPS_FD:
2026                         ice_parse_fdir_func_caps(hw, func_p);
2027                         break;
2028                 default:
2029                         /* Don't list common capabilities as unknown */
2030                         if (!found)
2031                                 ice_debug(hw, ICE_DBG_INIT, "func caps: unknown capability[%d]: 0x%x\n",
2032                                           i, cap);
2033                         break;
2034                 }
2035         }
2036
2037         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2038 }
2039
2040 /**
2041  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2042  * @hw: pointer to the HW struct
2043  * @dev_p: pointer to device capabilities structure
2044  * @cap: capability element to parse
2045  *
2046  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2047  */
2048 static void
2049 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2050                               struct ice_aqc_list_caps_elem *cap)
2051 {
2052         u32 number = LE32_TO_CPU(cap->number);
2053
2054         dev_p->num_funcs = ice_hweight32(number);
2055         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2056                   dev_p->num_funcs);
2057 }
2058
2059 /**
2060  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2061  * @hw: pointer to the HW struct
2062  * @dev_p: pointer to device capabilities structure
2063  * @cap: capability element to parse
2064  *
2065  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2066  */
2067 static void
2068 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2069                        struct ice_aqc_list_caps_elem *cap)
2070 {
2071         u32 number = LE32_TO_CPU(cap->number);
2072
2073         dev_p->num_vsi_allocd_to_host = number;
2074         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2075                   dev_p->num_vsi_allocd_to_host);
2076 }
2077
2078 /**
2079  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2080  * @hw: pointer to the HW struct
2081  * @dev_p: pointer to device capabilities structure
2082  * @cap: capability element to parse
2083  *
2084  * Parse ICE_AQC_CAPS_FD for device capabilities.
2085  */
2086 static void
2087 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2088                         struct ice_aqc_list_caps_elem *cap)
2089 {
2090         u32 number = LE32_TO_CPU(cap->number);
2091
2092         dev_p->num_flow_director_fltr = number;
2093         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2094                   dev_p->num_flow_director_fltr);
2095 }
2096
2097 /**
2098  * ice_parse_dev_caps - Parse device capabilities
2099  * @hw: pointer to the HW struct
2100  * @dev_p: pointer to device capabilities structure
2101  * @buf: buffer containing the device capability records
2102  * @cap_count: the number of capabilities
2103  *
2104  * Helper device to parse device (0x000B) capabilities list. For
2105  * capabilities shared between device and function, this relies on
2106  * ice_parse_common_caps.
2107  *
2108  * Loop through the list of provided capabilities and extract the relevant
2109  * data into the device capabilities structured.
2110  */
2111 static void
2112 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2113                    void *buf, u32 cap_count)
2114 {
2115         struct ice_aqc_list_caps_elem *cap_resp;
2116         u32 i;
2117
2118         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2119
2120         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2121
2122         for (i = 0; i < cap_count; i++) {
2123                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2124                 bool found;
2125
2126                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2127                                               &cap_resp[i], "dev caps");
2128
2129                 switch (cap) {
2130                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2131                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2132                         break;
2133                 case ICE_AQC_CAPS_VSI:
2134                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2135                         break;
2136                 case  ICE_AQC_CAPS_FD:
2137                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2138                         break;
2139                 default:
2140                         /* Don't list common capabilities as unknown */
2141                         if (!found)
2142                                 ice_debug(hw, ICE_DBG_INIT, "dev caps: unknown capability[%d]: 0x%x\n",
2143                                           i, cap);
2144                         break;
2145                 }
2146         }
2147
2148         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2149 }
2150
2151 /**
2152  * ice_aq_list_caps - query function/device capabilities
2153  * @hw: pointer to the HW struct
2154  * @buf: a buffer to hold the capabilities
2155  * @buf_size: size of the buffer
2156  * @cap_count: if not NULL, set to the number of capabilities reported
2157  * @opc: capabilities type to discover, device or function
2158  * @cd: pointer to command details structure or NULL
2159  *
2160  * Get the function (0x000A) or device (0x000B) capabilities description from
2161  * firmware and store it in the buffer.
2162  *
2163  * If the cap_count pointer is not NULL, then it is set to the number of
2164  * capabilities firmware will report. Note that if the buffer size is too
2165  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2166  * cap_count will still be updated in this case. It is recommended that the
2167  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2168  * firmware could return) to avoid this.
2169  */
2170 static enum ice_status
2171 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2172                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2173 {
2174         struct ice_aqc_list_caps *cmd;
2175         struct ice_aq_desc desc;
2176         enum ice_status status;
2177
2178         cmd = &desc.params.get_cap;
2179
2180         if (opc != ice_aqc_opc_list_func_caps &&
2181             opc != ice_aqc_opc_list_dev_caps)
2182                 return ICE_ERR_PARAM;
2183
2184         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2185         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2186
2187         if (cap_count)
2188                 *cap_count = LE32_TO_CPU(cmd->count);
2189
2190         return status;
2191 }
2192
2193 /**
2194  * ice_discover_dev_caps - Read and extract device capabilities
2195  * @hw: pointer to the hardware structure
2196  * @dev_caps: pointer to device capabilities structure
2197  *
2198  * Read the device capabilities and extract them into the dev_caps structure
2199  * for later use.
2200  */
2201 static enum ice_status
2202 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2203 {
2204         enum ice_status status;
2205         u32 cap_count = 0;
2206         void *cbuf;
2207
2208         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2209         if (!cbuf)
2210                 return ICE_ERR_NO_MEMORY;
2211
2212         /* Although the driver doesn't know the number of capabilities the
2213          * device will return, we can simply send a 4KB buffer, the maximum
2214          * possible size that firmware can return.
2215          */
2216         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2217
2218         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2219                                   ice_aqc_opc_list_dev_caps, NULL);
2220         if (!status)
2221                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2222         ice_free(hw, cbuf);
2223
2224         return status;
2225 }
2226
2227 /**
2228  * ice_discover_func_caps - Read and extract function capabilities
2229  * @hw: pointer to the hardware structure
2230  * @func_caps: pointer to function capabilities structure
2231  *
2232  * Read the function capabilities and extract them into the func_caps structure
2233  * for later use.
2234  */
2235 static enum ice_status
2236 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2237 {
2238         enum ice_status status;
2239         u32 cap_count = 0;
2240         void *cbuf;
2241
2242         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2243         if (!cbuf)
2244                 return ICE_ERR_NO_MEMORY;
2245
2246         /* Although the driver doesn't know the number of capabilities the
2247          * device will return, we can simply send a 4KB buffer, the maximum
2248          * possible size that firmware can return.
2249          */
2250         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2251
2252         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2253                                   ice_aqc_opc_list_func_caps, NULL);
2254         if (!status)
2255                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2256         ice_free(hw, cbuf);
2257
2258         return status;
2259 }
2260
2261 /**
2262  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2263  * @hw: pointer to the hardware structure
2264  */
2265 void ice_set_safe_mode_caps(struct ice_hw *hw)
2266 {
2267         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2268         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2269         struct ice_hw_common_caps cached_caps;
2270         u32 num_funcs;
2271
2272         /* cache some func_caps values that should be restored after memset */
2273         cached_caps = func_caps->common_cap;
2274
2275         /* unset func capabilities */
2276         memset(func_caps, 0, sizeof(*func_caps));
2277
2278 #define ICE_RESTORE_FUNC_CAP(name) \
2279         func_caps->common_cap.name = cached_caps.name
2280
2281         /* restore cached values */
2282         ICE_RESTORE_FUNC_CAP(valid_functions);
2283         ICE_RESTORE_FUNC_CAP(txq_first_id);
2284         ICE_RESTORE_FUNC_CAP(rxq_first_id);
2285         ICE_RESTORE_FUNC_CAP(msix_vector_first_id);
2286         ICE_RESTORE_FUNC_CAP(max_mtu);
2287         ICE_RESTORE_FUNC_CAP(nvm_unified_update);
2288
2289         /* one Tx and one Rx queue in safe mode */
2290         func_caps->common_cap.num_rxq = 1;
2291         func_caps->common_cap.num_txq = 1;
2292
2293         /* two MSIX vectors, one for traffic and one for misc causes */
2294         func_caps->common_cap.num_msix_vectors = 2;
2295         func_caps->guar_num_vsi = 1;
2296
2297         /* cache some dev_caps values that should be restored after memset */
2298         cached_caps = dev_caps->common_cap;
2299         num_funcs = dev_caps->num_funcs;
2300
2301         /* unset dev capabilities */
2302         memset(dev_caps, 0, sizeof(*dev_caps));
2303
2304 #define ICE_RESTORE_DEV_CAP(name) \
2305         dev_caps->common_cap.name = cached_caps.name
2306
2307         /* restore cached values */
2308         ICE_RESTORE_DEV_CAP(valid_functions);
2309         ICE_RESTORE_DEV_CAP(txq_first_id);
2310         ICE_RESTORE_DEV_CAP(rxq_first_id);
2311         ICE_RESTORE_DEV_CAP(msix_vector_first_id);
2312         ICE_RESTORE_DEV_CAP(max_mtu);
2313         ICE_RESTORE_DEV_CAP(nvm_unified_update);
2314         dev_caps->num_funcs = num_funcs;
2315
2316         /* one Tx and one Rx queue per function in safe mode */
2317         dev_caps->common_cap.num_rxq = num_funcs;
2318         dev_caps->common_cap.num_txq = num_funcs;
2319
2320         /* two MSIX vectors per function */
2321         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2322 }
2323
2324 /**
2325  * ice_get_caps - get info about the HW
2326  * @hw: pointer to the hardware structure
2327  */
2328 enum ice_status ice_get_caps(struct ice_hw *hw)
2329 {
2330         enum ice_status status;
2331
2332         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2333         if (status)
2334                 return status;
2335
2336         return ice_discover_func_caps(hw, &hw->func_caps);
2337 }
2338
2339 /**
2340  * ice_aq_manage_mac_write - manage MAC address write command
2341  * @hw: pointer to the HW struct
2342  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2343  * @flags: flags to control write behavior
2344  * @cd: pointer to command details structure or NULL
2345  *
2346  * This function is used to write MAC address to the NVM (0x0108).
2347  */
2348 enum ice_status
2349 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2350                         struct ice_sq_cd *cd)
2351 {
2352         struct ice_aqc_manage_mac_write *cmd;
2353         struct ice_aq_desc desc;
2354
2355         cmd = &desc.params.mac_write;
2356         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2357
2358         cmd->flags = flags;
2359         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2360
2361         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2362 }
2363
2364 /**
2365  * ice_aq_clear_pxe_mode
2366  * @hw: pointer to the HW struct
2367  *
2368  * Tell the firmware that the driver is taking over from PXE (0x0110).
2369  */
2370 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2371 {
2372         struct ice_aq_desc desc;
2373
2374         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2375         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2376
2377         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2378 }
2379
2380 /**
2381  * ice_clear_pxe_mode - clear pxe operations mode
2382  * @hw: pointer to the HW struct
2383  *
2384  * Make sure all PXE mode settings are cleared, including things
2385  * like descriptor fetch/write-back mode.
2386  */
2387 void ice_clear_pxe_mode(struct ice_hw *hw)
2388 {
2389         if (ice_check_sq_alive(hw, &hw->adminq))
2390                 ice_aq_clear_pxe_mode(hw);
2391 }
2392
2393 /**
2394  * ice_aq_set_port_params - set physical port parameters.
2395  * @pi: pointer to the port info struct
2396  * @bad_frame_vsi: defines the VSI to which bad frames are forwarded
2397  * @save_bad_pac: if set packets with errors are forwarded to the bad frames VSI
2398  * @pad_short_pac: if set transmit packets smaller than 60 bytes are padded
2399  * @double_vlan: if set double VLAN is enabled
2400  * @cd: pointer to command details structure or NULL
2401  *
2402  * Set Physical port parameters (0x0203)
2403  */
2404 enum ice_status
2405 ice_aq_set_port_params(struct ice_port_info *pi, u16 bad_frame_vsi,
2406                        bool save_bad_pac, bool pad_short_pac, bool double_vlan,
2407                        struct ice_sq_cd *cd)
2408
2409 {
2410         struct ice_aqc_set_port_params *cmd;
2411         struct ice_hw *hw = pi->hw;
2412         struct ice_aq_desc desc;
2413         u16 cmd_flags = 0;
2414
2415         cmd = &desc.params.set_port_params;
2416
2417         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_params);
2418         cmd->bad_frame_vsi = CPU_TO_LE16(bad_frame_vsi);
2419         if (save_bad_pac)
2420                 cmd_flags |= ICE_AQC_SET_P_PARAMS_SAVE_BAD_PACKETS;
2421         if (pad_short_pac)
2422                 cmd_flags |= ICE_AQC_SET_P_PARAMS_PAD_SHORT_PACKETS;
2423         if (double_vlan)
2424                 cmd_flags |= ICE_AQC_SET_P_PARAMS_DOUBLE_VLAN_ENA;
2425         cmd->cmd_flags = CPU_TO_LE16(cmd_flags);
2426
2427         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2428 }
2429
2430 /**
2431  * ice_get_link_speed_based_on_phy_type - returns link speed
2432  * @phy_type_low: lower part of phy_type
2433  * @phy_type_high: higher part of phy_type
2434  *
2435  * This helper function will convert an entry in PHY type structure
2436  * [phy_type_low, phy_type_high] to its corresponding link speed.
2437  * Note: In the structure of [phy_type_low, phy_type_high], there should
2438  * be one bit set, as this function will convert one PHY type to its
2439  * speed.
2440  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2441  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2442  */
2443 static u16
2444 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2445 {
2446         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2447         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2448
2449         switch (phy_type_low) {
2450         case ICE_PHY_TYPE_LOW_100BASE_TX:
2451         case ICE_PHY_TYPE_LOW_100M_SGMII:
2452                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2453                 break;
2454         case ICE_PHY_TYPE_LOW_1000BASE_T:
2455         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2456         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2457         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2458         case ICE_PHY_TYPE_LOW_1G_SGMII:
2459                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2460                 break;
2461         case ICE_PHY_TYPE_LOW_2500BASE_T:
2462         case ICE_PHY_TYPE_LOW_2500BASE_X:
2463         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2464                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2465                 break;
2466         case ICE_PHY_TYPE_LOW_5GBASE_T:
2467         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2468                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2469                 break;
2470         case ICE_PHY_TYPE_LOW_10GBASE_T:
2471         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2472         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2473         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2474         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2475         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2476         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2477                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2478                 break;
2479         case ICE_PHY_TYPE_LOW_25GBASE_T:
2480         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2481         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2482         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2483         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2484         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2485         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2486         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2487         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2488         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2489         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2490                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2491                 break;
2492         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2493         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2494         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2495         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2496         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2497         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2498                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2499                 break;
2500         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2501         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2502         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2503         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2504         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2505         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2506         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2507         case ICE_PHY_TYPE_LOW_50G_AUI2:
2508         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2509         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2510         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2511         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2512         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2513         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2514         case ICE_PHY_TYPE_LOW_50G_AUI1:
2515                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2516                 break;
2517         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2518         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2519         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2520         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2521         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2522         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2523         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2524         case ICE_PHY_TYPE_LOW_100G_AUI4:
2525         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2526         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2527         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2528         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2529         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2530                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2531                 break;
2532         default:
2533                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2534                 break;
2535         }
2536
2537         switch (phy_type_high) {
2538         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2539         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2540         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2541         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2542         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2543                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2544                 break;
2545         default:
2546                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2547                 break;
2548         }
2549
2550         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2551             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2552                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2553         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2554                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2555                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2556         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2557                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2558                 return speed_phy_type_low;
2559         else
2560                 return speed_phy_type_high;
2561 }
2562
2563 /**
2564  * ice_update_phy_type
2565  * @phy_type_low: pointer to the lower part of phy_type
2566  * @phy_type_high: pointer to the higher part of phy_type
2567  * @link_speeds_bitmap: targeted link speeds bitmap
2568  *
2569  * Note: For the link_speeds_bitmap structure, you can check it at
2570  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2571  * link_speeds_bitmap include multiple speeds.
2572  *
2573  * Each entry in this [phy_type_low, phy_type_high] structure will
2574  * present a certain link speed. This helper function will turn on bits
2575  * in [phy_type_low, phy_type_high] structure based on the value of
2576  * link_speeds_bitmap input parameter.
2577  */
2578 void
2579 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2580                     u16 link_speeds_bitmap)
2581 {
2582         u64 pt_high;
2583         u64 pt_low;
2584         int index;
2585         u16 speed;
2586
2587         /* We first check with low part of phy_type */
2588         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2589                 pt_low = BIT_ULL(index);
2590                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2591
2592                 if (link_speeds_bitmap & speed)
2593                         *phy_type_low |= BIT_ULL(index);
2594         }
2595
2596         /* We then check with high part of phy_type */
2597         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2598                 pt_high = BIT_ULL(index);
2599                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2600
2601                 if (link_speeds_bitmap & speed)
2602                         *phy_type_high |= BIT_ULL(index);
2603         }
2604 }
2605
2606 /**
2607  * ice_aq_set_phy_cfg
2608  * @hw: pointer to the HW struct
2609  * @pi: port info structure of the interested logical port
2610  * @cfg: structure with PHY configuration data to be set
2611  * @cd: pointer to command details structure or NULL
2612  *
2613  * Set the various PHY configuration parameters supported on the Port.
2614  * One or more of the Set PHY config parameters may be ignored in an MFP
2615  * mode as the PF may not have the privilege to set some of the PHY Config
2616  * parameters. This status will be indicated by the command response (0x0601).
2617  */
2618 enum ice_status
2619 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2620                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2621 {
2622         struct ice_aq_desc desc;
2623         enum ice_status status;
2624
2625         if (!cfg)
2626                 return ICE_ERR_PARAM;
2627
2628         /* Ensure that only valid bits of cfg->caps can be turned on. */
2629         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2630                 ice_debug(hw, ICE_DBG_PHY, "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2631                           cfg->caps);
2632
2633                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2634         }
2635
2636         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2637         desc.params.set_phy.lport_num = pi->lport;
2638         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2639
2640         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2641         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2642                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2643         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2644                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2645         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2646         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2647                   cfg->low_power_ctrl_an);
2648         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2649         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2650         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2651                   cfg->link_fec_opt);
2652
2653         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2654
2655         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2656                 status = ICE_SUCCESS;
2657
2658         if (!status)
2659                 pi->phy.curr_user_phy_cfg = *cfg;
2660
2661         return status;
2662 }
2663
2664 /**
2665  * ice_update_link_info - update status of the HW network link
2666  * @pi: port info structure of the interested logical port
2667  */
2668 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2669 {
2670         struct ice_link_status *li;
2671         enum ice_status status;
2672
2673         if (!pi)
2674                 return ICE_ERR_PARAM;
2675
2676         li = &pi->phy.link_info;
2677
2678         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2679         if (status)
2680                 return status;
2681
2682         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2683                 struct ice_aqc_get_phy_caps_data *pcaps;
2684                 struct ice_hw *hw;
2685
2686                 hw = pi->hw;
2687                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2688                         ice_malloc(hw, sizeof(*pcaps));
2689                 if (!pcaps)
2690                         return ICE_ERR_NO_MEMORY;
2691
2692                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2693                                              pcaps, NULL);
2694
2695                 if (status == ICE_SUCCESS)
2696                         ice_memcpy(li->module_type, &pcaps->module_type,
2697                                    sizeof(li->module_type),
2698                                    ICE_NONDMA_TO_NONDMA);
2699
2700                 ice_free(hw, pcaps);
2701         }
2702
2703         return status;
2704 }
2705
2706 /**
2707  * ice_cache_phy_user_req
2708  * @pi: port information structure
2709  * @cache_data: PHY logging data
2710  * @cache_mode: PHY logging mode
2711  *
2712  * Log the user request on (FC, FEC, SPEED) for later user.
2713  */
2714 static void
2715 ice_cache_phy_user_req(struct ice_port_info *pi,
2716                        struct ice_phy_cache_mode_data cache_data,
2717                        enum ice_phy_cache_mode cache_mode)
2718 {
2719         if (!pi)
2720                 return;
2721
2722         switch (cache_mode) {
2723         case ICE_FC_MODE:
2724                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2725                 break;
2726         case ICE_SPEED_MODE:
2727                 pi->phy.curr_user_speed_req =
2728                         cache_data.data.curr_user_speed_req;
2729                 break;
2730         case ICE_FEC_MODE:
2731                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2732                 break;
2733         default:
2734                 break;
2735         }
2736 }
2737
2738 /**
2739  * ice_caps_to_fc_mode
2740  * @caps: PHY capabilities
2741  *
2742  * Convert PHY FC capabilities to ice FC mode
2743  */
2744 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2745 {
2746         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2747             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2748                 return ICE_FC_FULL;
2749
2750         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2751                 return ICE_FC_TX_PAUSE;
2752
2753         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2754                 return ICE_FC_RX_PAUSE;
2755
2756         return ICE_FC_NONE;
2757 }
2758
2759 /**
2760  * ice_caps_to_fec_mode
2761  * @caps: PHY capabilities
2762  * @fec_options: Link FEC options
2763  *
2764  * Convert PHY FEC capabilities to ice FEC mode
2765  */
2766 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2767 {
2768         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2769                 return ICE_FEC_AUTO;
2770
2771         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2772                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2773                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2774                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2775                 return ICE_FEC_BASER;
2776
2777         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2778                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2779                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2780                 return ICE_FEC_RS;
2781
2782         return ICE_FEC_NONE;
2783 }
2784
2785 /**
2786  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
2787  * @pi: port information structure
2788  * @cfg: PHY configuration data to set FC mode
2789  * @req_mode: FC mode to configure
2790  */
2791 static enum ice_status
2792 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2793                enum ice_fc_mode req_mode)
2794 {
2795         struct ice_phy_cache_mode_data cache_data;
2796         u8 pause_mask = 0x0;
2797
2798         if (!pi || !cfg)
2799                 return ICE_ERR_BAD_PTR;
2800
2801         switch (req_mode) {
2802         case ICE_FC_AUTO:
2803         {
2804                 struct ice_aqc_get_phy_caps_data *pcaps;
2805                 enum ice_status status;
2806
2807                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2808                         ice_malloc(pi->hw, sizeof(*pcaps));
2809                 if (!pcaps)
2810                         return ICE_ERR_NO_MEMORY;
2811
2812                 /* Query the value of FC that both the NIC and attached media
2813                  * can do.
2814                  */
2815                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2816                                              pcaps, NULL);
2817                 if (status) {
2818                         ice_free(pi->hw, pcaps);
2819                         return status;
2820                 }
2821
2822                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2823                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2824
2825                 ice_free(pi->hw, pcaps);
2826                 break;
2827         }
2828         case ICE_FC_FULL:
2829                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2830                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2831                 break;
2832         case ICE_FC_RX_PAUSE:
2833                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2834                 break;
2835         case ICE_FC_TX_PAUSE:
2836                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2837                 break;
2838         default:
2839                 break;
2840         }
2841
2842         /* clear the old pause settings */
2843         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2844                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2845
2846         /* set the new capabilities */
2847         cfg->caps |= pause_mask;
2848
2849         /* Cache user FC request */
2850         cache_data.data.curr_user_fc_req = req_mode;
2851         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2852
2853         return ICE_SUCCESS;
2854 }
2855
2856 /**
2857  * ice_set_fc
2858  * @pi: port information structure
2859  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2860  * @ena_auto_link_update: enable automatic link update
2861  *
2862  * Set the requested flow control mode.
2863  */
2864 enum ice_status
2865 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2866 {
2867         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2868         struct ice_aqc_get_phy_caps_data *pcaps;
2869         enum ice_status status;
2870         struct ice_hw *hw;
2871
2872         if (!pi || !aq_failures)
2873                 return ICE_ERR_BAD_PTR;
2874
2875         *aq_failures = 0;
2876         hw = pi->hw;
2877
2878         pcaps = (struct ice_aqc_get_phy_caps_data *)
2879                 ice_malloc(hw, sizeof(*pcaps));
2880         if (!pcaps)
2881                 return ICE_ERR_NO_MEMORY;
2882
2883         /* Get the current PHY config */
2884         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2885                                      NULL);
2886         if (status) {
2887                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2888                 goto out;
2889         }
2890
2891         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2892
2893         /* Configure the set PHY data */
2894         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2895         if (status) {
2896                 if (status != ICE_ERR_BAD_PTR)
2897                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2898
2899                 goto out;
2900         }
2901
2902         /* If the capabilities have changed, then set the new config */
2903         if (cfg.caps != pcaps->caps) {
2904                 int retry_count, retry_max = 10;
2905
2906                 /* Auto restart link so settings take effect */
2907                 if (ena_auto_link_update)
2908                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2909
2910                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2911                 if (status) {
2912                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2913                         goto out;
2914                 }
2915
2916                 /* Update the link info
2917                  * It sometimes takes a really long time for link to
2918                  * come back from the atomic reset. Thus, we wait a
2919                  * little bit.
2920                  */
2921                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2922                         status = ice_update_link_info(pi);
2923
2924                         if (status == ICE_SUCCESS)
2925                                 break;
2926
2927                         ice_msec_delay(100, true);
2928                 }
2929
2930                 if (status)
2931                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2932         }
2933
2934 out:
2935         ice_free(hw, pcaps);
2936         return status;
2937 }
2938
2939 /**
2940  * ice_phy_caps_equals_cfg
2941  * @phy_caps: PHY capabilities
2942  * @phy_cfg: PHY configuration
2943  *
2944  * Helper function to determine if PHY capabilities matches PHY
2945  * configuration
2946  */
2947 bool
2948 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2949                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2950 {
2951         u8 caps_mask, cfg_mask;
2952
2953         if (!phy_caps || !phy_cfg)
2954                 return false;
2955
2956         /* These bits are not common between capabilities and configuration.
2957          * Do not use them to determine equality.
2958          */
2959         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2960                                               ICE_AQC_PHY_EN_MOD_QUAL);
2961         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2962
2963         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2964             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2965             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2966             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2967             phy_caps->eee_cap != phy_cfg->eee_cap ||
2968             phy_caps->eeer_value != phy_cfg->eeer_value ||
2969             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2970                 return false;
2971
2972         return true;
2973 }
2974
2975 /**
2976  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2977  * @pi: port information structure
2978  * @caps: PHY ability structure to copy date from
2979  * @cfg: PHY configuration structure to copy data to
2980  *
2981  * Helper function to copy AQC PHY get ability data to PHY set configuration
2982  * data structure
2983  */
2984 void
2985 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2986                          struct ice_aqc_get_phy_caps_data *caps,
2987                          struct ice_aqc_set_phy_cfg_data *cfg)
2988 {
2989         if (!pi || !caps || !cfg)
2990                 return;
2991
2992         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2993         cfg->phy_type_low = caps->phy_type_low;
2994         cfg->phy_type_high = caps->phy_type_high;
2995         cfg->caps = caps->caps;
2996         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2997         cfg->eee_cap = caps->eee_cap;
2998         cfg->eeer_value = caps->eeer_value;
2999         cfg->link_fec_opt = caps->link_fec_options;
3000         cfg->module_compliance_enforcement =
3001                 caps->module_compliance_enforcement;
3002
3003         if (ice_fw_supports_link_override(pi->hw)) {
3004                 struct ice_link_default_override_tlv tlv;
3005
3006                 if (ice_get_link_default_override(&tlv, pi))
3007                         return;
3008
3009                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
3010                         cfg->module_compliance_enforcement |=
3011                                 ICE_LINK_OVERRIDE_STRICT_MODE;
3012         }
3013 }
3014
3015 /**
3016  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
3017  * @pi: port information structure
3018  * @cfg: PHY configuration data to set FEC mode
3019  * @fec: FEC mode to configure
3020  */
3021 enum ice_status
3022 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3023                 enum ice_fec_mode fec)
3024 {
3025         struct ice_aqc_get_phy_caps_data *pcaps;
3026         enum ice_status status = ICE_SUCCESS;
3027         struct ice_hw *hw;
3028
3029         if (!pi || !cfg)
3030                 return ICE_ERR_BAD_PTR;
3031
3032         hw = pi->hw;
3033
3034         pcaps = (struct ice_aqc_get_phy_caps_data *)
3035                 ice_malloc(hw, sizeof(*pcaps));
3036         if (!pcaps)
3037                 return ICE_ERR_NO_MEMORY;
3038
3039         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
3040                                      NULL);
3041         if (status)
3042                 goto out;
3043
3044         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3045         cfg->link_fec_opt = pcaps->link_fec_options;
3046
3047         switch (fec) {
3048         case ICE_FEC_BASER:
3049                 /* Clear RS bits, and AND BASE-R ability
3050                  * bits and OR request bits.
3051                  */
3052                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3053                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3054                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3055                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3056                 break;
3057         case ICE_FEC_RS:
3058                 /* Clear BASE-R bits, and AND RS ability
3059                  * bits and OR request bits.
3060                  */
3061                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3062                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3063                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3064                 break;
3065         case ICE_FEC_NONE:
3066                 /* Clear all FEC option bits. */
3067                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3068                 break;
3069         case ICE_FEC_AUTO:
3070                 /* AND auto FEC bit, and all caps bits. */
3071                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3072                 cfg->link_fec_opt |= pcaps->link_fec_options;
3073                 break;
3074         default:
3075                 status = ICE_ERR_PARAM;
3076                 break;
3077         }
3078
3079         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3080                 struct ice_link_default_override_tlv tlv;
3081
3082                 if (ice_get_link_default_override(&tlv, pi))
3083                         goto out;
3084
3085                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3086                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3087                         cfg->link_fec_opt = tlv.fec_options;
3088         }
3089
3090 out:
3091         ice_free(hw, pcaps);
3092
3093         return status;
3094 }
3095
3096 /**
3097  * ice_get_link_status - get status of the HW network link
3098  * @pi: port information structure
3099  * @link_up: pointer to bool (true/false = linkup/linkdown)
3100  *
3101  * Variable link_up is true if link is up, false if link is down.
3102  * The variable link_up is invalid if status is non zero. As a
3103  * result of this call, link status reporting becomes enabled
3104  */
3105 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3106 {
3107         struct ice_phy_info *phy_info;
3108         enum ice_status status = ICE_SUCCESS;
3109
3110         if (!pi || !link_up)
3111                 return ICE_ERR_PARAM;
3112
3113         phy_info = &pi->phy;
3114
3115         if (phy_info->get_link_info) {
3116                 status = ice_update_link_info(pi);
3117
3118                 if (status)
3119                         ice_debug(pi->hw, ICE_DBG_LINK, "get link status error, status = %d\n",
3120                                   status);
3121         }
3122
3123         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3124
3125         return status;
3126 }
3127
3128 /**
3129  * ice_aq_set_link_restart_an
3130  * @pi: pointer to the port information structure
3131  * @ena_link: if true: enable link, if false: disable link
3132  * @cd: pointer to command details structure or NULL
3133  *
3134  * Sets up the link and restarts the Auto-Negotiation over the link.
3135  */
3136 enum ice_status
3137 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3138                            struct ice_sq_cd *cd)
3139 {
3140         struct ice_aqc_restart_an *cmd;
3141         struct ice_aq_desc desc;
3142
3143         cmd = &desc.params.restart_an;
3144
3145         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3146
3147         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3148         cmd->lport_num = pi->lport;
3149         if (ena_link)
3150                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3151         else
3152                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3153
3154         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3155 }
3156
3157 /**
3158  * ice_aq_set_event_mask
3159  * @hw: pointer to the HW struct
3160  * @port_num: port number of the physical function
3161  * @mask: event mask to be set
3162  * @cd: pointer to command details structure or NULL
3163  *
3164  * Set event mask (0x0613)
3165  */
3166 enum ice_status
3167 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3168                       struct ice_sq_cd *cd)
3169 {
3170         struct ice_aqc_set_event_mask *cmd;
3171         struct ice_aq_desc desc;
3172
3173         cmd = &desc.params.set_event_mask;
3174
3175         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3176
3177         cmd->lport_num = port_num;
3178
3179         cmd->event_mask = CPU_TO_LE16(mask);
3180         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3181 }
3182
3183 /**
3184  * ice_aq_set_mac_loopback
3185  * @hw: pointer to the HW struct
3186  * @ena_lpbk: Enable or Disable loopback
3187  * @cd: pointer to command details structure or NULL
3188  *
3189  * Enable/disable loopback on a given port
3190  */
3191 enum ice_status
3192 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3193 {
3194         struct ice_aqc_set_mac_lb *cmd;
3195         struct ice_aq_desc desc;
3196
3197         cmd = &desc.params.set_mac_lb;
3198
3199         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3200         if (ena_lpbk)
3201                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3202
3203         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3204 }
3205
3206 /**
3207  * ice_aq_set_port_id_led
3208  * @pi: pointer to the port information
3209  * @is_orig_mode: is this LED set to original mode (by the net-list)
3210  * @cd: pointer to command details structure or NULL
3211  *
3212  * Set LED value for the given port (0x06e9)
3213  */
3214 enum ice_status
3215 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3216                        struct ice_sq_cd *cd)
3217 {
3218         struct ice_aqc_set_port_id_led *cmd;
3219         struct ice_hw *hw = pi->hw;
3220         struct ice_aq_desc desc;
3221
3222         cmd = &desc.params.set_port_id_led;
3223
3224         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3225
3226         if (is_orig_mode)
3227                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3228         else
3229                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3230
3231         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3232 }
3233
3234 /**
3235  * ice_aq_sff_eeprom
3236  * @hw: pointer to the HW struct
3237  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3238  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3239  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3240  * @page: QSFP page
3241  * @set_page: set or ignore the page
3242  * @data: pointer to data buffer to be read/written to the I2C device.
3243  * @length: 1-16 for read, 1 for write.
3244  * @write: 0 read, 1 for write.
3245  * @cd: pointer to command details structure or NULL
3246  *
3247  * Read/Write SFF EEPROM (0x06EE)
3248  */
3249 enum ice_status
3250 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3251                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3252                   bool write, struct ice_sq_cd *cd)
3253 {
3254         struct ice_aqc_sff_eeprom *cmd;
3255         struct ice_aq_desc desc;
3256         enum ice_status status;
3257
3258         if (!data || (mem_addr & 0xff00))
3259                 return ICE_ERR_PARAM;
3260
3261         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3262         cmd = &desc.params.read_write_sff_param;
3263         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
3264         cmd->lport_num = (u8)(lport & 0xff);
3265         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3266         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3267                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3268                                         ((set_page <<
3269                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3270                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3271         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3272         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3273         if (write)
3274                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3275
3276         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3277         return status;
3278 }
3279
3280 /**
3281  * __ice_aq_get_set_rss_lut
3282  * @hw: pointer to the hardware structure
3283  * @params: RSS LUT parameters
3284  * @set: set true to set the table, false to get the table
3285  *
3286  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3287  */
3288 static enum ice_status
3289 __ice_aq_get_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *params, bool set)
3290 {
3291         u16 flags = 0, vsi_id, lut_type, lut_size, glob_lut_idx, vsi_handle;
3292         struct ice_aqc_get_set_rss_lut *cmd_resp;
3293         struct ice_aq_desc desc;
3294         enum ice_status status;
3295         u8 *lut;
3296
3297         if (!params)
3298                 return ICE_ERR_PARAM;
3299
3300         vsi_handle = params->vsi_handle;
3301         lut = params->lut;
3302
3303         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3304                 return ICE_ERR_PARAM;
3305
3306         lut_size = params->lut_size;
3307         lut_type = params->lut_type;
3308         glob_lut_idx = params->global_lut_id;
3309         vsi_id = ice_get_hw_vsi_num(hw, vsi_handle);
3310
3311         cmd_resp = &desc.params.get_set_rss_lut;
3312
3313         if (set) {
3314                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3315                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3316         } else {
3317                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3318         }
3319
3320         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3321                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3322                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3323                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3324
3325         switch (lut_type) {
3326         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3327         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3328         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3329                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3330                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3331                 break;
3332         default:
3333                 status = ICE_ERR_PARAM;
3334                 goto ice_aq_get_set_rss_lut_exit;
3335         }
3336
3337         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3338                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3339                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3340
3341                 if (!set)
3342                         goto ice_aq_get_set_rss_lut_send;
3343         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3344                 if (!set)
3345                         goto ice_aq_get_set_rss_lut_send;
3346         } else {
3347                 goto ice_aq_get_set_rss_lut_send;
3348         }
3349
3350         /* LUT size is only valid for Global and PF table types */
3351         switch (lut_size) {
3352         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3353                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3354                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3355                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3356                 break;
3357         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3358                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3359                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3360                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3361                 break;
3362         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3363                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3364                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3365                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3366                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3367                         break;
3368                 }
3369                 /* fall-through */
3370         default:
3371                 status = ICE_ERR_PARAM;
3372                 goto ice_aq_get_set_rss_lut_exit;
3373         }
3374
3375 ice_aq_get_set_rss_lut_send:
3376         cmd_resp->flags = CPU_TO_LE16(flags);
3377         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3378
3379 ice_aq_get_set_rss_lut_exit:
3380         return status;
3381 }
3382
3383 /**
3384  * ice_aq_get_rss_lut
3385  * @hw: pointer to the hardware structure
3386  * @get_params: RSS LUT parameters used to specify which RSS LUT to get
3387  *
3388  * get the RSS lookup table, PF or VSI type
3389  */
3390 enum ice_status
3391 ice_aq_get_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *get_params)
3392 {
3393         return __ice_aq_get_set_rss_lut(hw, get_params, false);
3394 }
3395
3396 /**
3397  * ice_aq_set_rss_lut
3398  * @hw: pointer to the hardware structure
3399  * @set_params: RSS LUT parameters used to specify how to set the RSS LUT
3400  *
3401  * set the RSS lookup table, PF or VSI type
3402  */
3403 enum ice_status
3404 ice_aq_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *set_params)
3405 {
3406         return __ice_aq_get_set_rss_lut(hw, set_params, true);
3407 }
3408
3409 /**
3410  * __ice_aq_get_set_rss_key
3411  * @hw: pointer to the HW struct
3412  * @vsi_id: VSI FW index
3413  * @key: pointer to key info struct
3414  * @set: set true to set the key, false to get the key
3415  *
3416  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3417  */
3418 static enum
3419 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3420                                     struct ice_aqc_get_set_rss_keys *key,
3421                                     bool set)
3422 {
3423         struct ice_aqc_get_set_rss_key *cmd_resp;
3424         u16 key_size = sizeof(*key);
3425         struct ice_aq_desc desc;
3426
3427         cmd_resp = &desc.params.get_set_rss_key;
3428
3429         if (set) {
3430                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3431                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3432         } else {
3433                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3434         }
3435
3436         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3437                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3438                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3439                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3440
3441         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3442 }
3443
3444 /**
3445  * ice_aq_get_rss_key
3446  * @hw: pointer to the HW struct
3447  * @vsi_handle: software VSI handle
3448  * @key: pointer to key info struct
3449  *
3450  * get the RSS key per VSI
3451  */
3452 enum ice_status
3453 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3454                    struct ice_aqc_get_set_rss_keys *key)
3455 {
3456         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3457                 return ICE_ERR_PARAM;
3458
3459         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3460                                         key, false);
3461 }
3462
3463 /**
3464  * ice_aq_set_rss_key
3465  * @hw: pointer to the HW struct
3466  * @vsi_handle: software VSI handle
3467  * @keys: pointer to key info struct
3468  *
3469  * set the RSS key per VSI
3470  */
3471 enum ice_status
3472 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3473                    struct ice_aqc_get_set_rss_keys *keys)
3474 {
3475         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3476                 return ICE_ERR_PARAM;
3477
3478         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3479                                         keys, true);
3480 }
3481
3482 /**
3483  * ice_aq_add_lan_txq
3484  * @hw: pointer to the hardware structure
3485  * @num_qgrps: Number of added queue groups
3486  * @qg_list: list of queue groups to be added
3487  * @buf_size: size of buffer for indirect command
3488  * @cd: pointer to command details structure or NULL
3489  *
3490  * Add Tx LAN queue (0x0C30)
3491  *
3492  * NOTE:
3493  * Prior to calling add Tx LAN queue:
3494  * Initialize the following as part of the Tx queue context:
3495  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3496  * Cache profile and Packet shaper profile.
3497  *
3498  * After add Tx LAN queue AQ command is completed:
3499  * Interrupts should be associated with specific queues,
3500  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3501  * flow.
3502  */
3503 enum ice_status
3504 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3505                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3506                    struct ice_sq_cd *cd)
3507 {
3508         struct ice_aqc_add_tx_qgrp *list;
3509         struct ice_aqc_add_txqs *cmd;
3510         struct ice_aq_desc desc;
3511         u16 i, sum_size = 0;
3512
3513         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3514
3515         cmd = &desc.params.add_txqs;
3516
3517         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3518
3519         if (!qg_list)
3520                 return ICE_ERR_PARAM;
3521
3522         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3523                 return ICE_ERR_PARAM;
3524
3525         for (i = 0, list = qg_list; i < num_qgrps; i++) {
3526                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
3527                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
3528                                                       list->num_txqs);
3529         }
3530
3531         if (buf_size != sum_size)
3532                 return ICE_ERR_PARAM;
3533
3534         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3535
3536         cmd->num_qgrps = num_qgrps;
3537
3538         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3539 }
3540
3541 /**
3542  * ice_aq_dis_lan_txq
3543  * @hw: pointer to the hardware structure
3544  * @num_qgrps: number of groups in the list
3545  * @qg_list: the list of groups to disable
3546  * @buf_size: the total size of the qg_list buffer in bytes
3547  * @rst_src: if called due to reset, specifies the reset source
3548  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3549  * @cd: pointer to command details structure or NULL
3550  *
3551  * Disable LAN Tx queue (0x0C31)
3552  */
3553 static enum ice_status
3554 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3555                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3556                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3557                    struct ice_sq_cd *cd)
3558 {
3559         struct ice_aqc_dis_txq_item *item;
3560         struct ice_aqc_dis_txqs *cmd;
3561         struct ice_aq_desc desc;
3562         enum ice_status status;
3563         u16 i, sz = 0;
3564
3565         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3566         cmd = &desc.params.dis_txqs;
3567         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3568
3569         /* qg_list can be NULL only in VM/VF reset flow */
3570         if (!qg_list && !rst_src)
3571                 return ICE_ERR_PARAM;
3572
3573         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3574                 return ICE_ERR_PARAM;
3575
3576         cmd->num_entries = num_qgrps;
3577
3578         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3579                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3580
3581         switch (rst_src) {
3582         case ICE_VM_RESET:
3583                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3584                 cmd->vmvf_and_timeout |=
3585                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3586                 break;
3587         case ICE_NO_RESET:
3588         default:
3589                 break;
3590         }
3591
3592         /* flush pipe on time out */
3593         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3594         /* If no queue group info, we are in a reset flow. Issue the AQ */
3595         if (!qg_list)
3596                 goto do_aq;
3597
3598         /* set RD bit to indicate that command buffer is provided by the driver
3599          * and it needs to be read by the firmware
3600          */
3601         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3602
3603         for (i = 0, item = qg_list; i < num_qgrps; i++) {
3604                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
3605
3606                 /* If the num of queues is even, add 2 bytes of padding */
3607                 if ((item->num_qs % 2) == 0)
3608                         item_size += 2;
3609
3610                 sz += item_size;
3611
3612                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
3613         }
3614
3615         if (buf_size != sz)
3616                 return ICE_ERR_PARAM;
3617
3618 do_aq:
3619         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3620         if (status) {
3621                 if (!qg_list)
3622                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3623                                   vmvf_num, hw->adminq.sq_last_status);
3624                 else
3625                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3626                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3627                                   hw->adminq.sq_last_status);
3628         }
3629         return status;
3630 }
3631
3632 /**
3633  * ice_aq_move_recfg_lan_txq
3634  * @hw: pointer to the hardware structure
3635  * @num_qs: number of queues to move/reconfigure
3636  * @is_move: true if this operation involves node movement
3637  * @is_tc_change: true if this operation involves a TC change
3638  * @subseq_call: true if this operation is a subsequent call
3639  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3640  * @timeout: timeout in units of 100 usec (valid values 0-50)
3641  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3642  * @buf: struct containing src/dest TEID and per-queue info
3643  * @buf_size: size of buffer for indirect command
3644  * @txqs_moved: out param, number of queues successfully moved
3645  * @cd: pointer to command details structure or NULL
3646  *
3647  * Move / Reconfigure Tx LAN queues (0x0C32)
3648  */
3649 enum ice_status
3650 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3651                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3652                           u8 timeout, u32 *blocked_cgds,
3653                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3654                           u8 *txqs_moved, struct ice_sq_cd *cd)
3655 {
3656         struct ice_aqc_move_txqs *cmd;
3657         struct ice_aq_desc desc;
3658         enum ice_status status;
3659
3660         cmd = &desc.params.move_txqs;
3661         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3662
3663 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3664         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3665                 return ICE_ERR_PARAM;
3666
3667         if (is_tc_change && !flush_pipe && !blocked_cgds)
3668                 return ICE_ERR_PARAM;
3669
3670         if (!is_move && !is_tc_change)
3671                 return ICE_ERR_PARAM;
3672
3673         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3674
3675         if (is_move)
3676                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3677
3678         if (is_tc_change)
3679                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3680
3681         if (subseq_call)
3682                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3683
3684         if (flush_pipe)
3685                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3686
3687         cmd->num_qs = num_qs;
3688         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3689                         ICE_AQC_Q_CMD_TIMEOUT_M);
3690
3691         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3692
3693         if (!status && txqs_moved)
3694                 *txqs_moved = cmd->num_qs;
3695
3696         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3697             is_tc_change && !flush_pipe)
3698                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3699
3700         return status;
3701 }
3702
3703 /* End of FW Admin Queue command wrappers */
3704
3705 /**
3706  * ice_write_byte - write a byte to a packed context structure
3707  * @src_ctx:  the context structure to read from
3708  * @dest_ctx: the context to be written to
3709  * @ce_info:  a description of the struct to be filled
3710  */
3711 static void
3712 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3713 {
3714         u8 src_byte, dest_byte, mask;
3715         u8 *from, *dest;
3716         u16 shift_width;
3717
3718         /* copy from the next struct field */
3719         from = src_ctx + ce_info->offset;
3720
3721         /* prepare the bits and mask */
3722         shift_width = ce_info->lsb % 8;
3723         mask = (u8)(BIT(ce_info->width) - 1);
3724
3725         src_byte = *from;
3726         src_byte &= mask;
3727
3728         /* shift to correct alignment */
3729         mask <<= shift_width;
3730         src_byte <<= shift_width;
3731
3732         /* get the current bits from the target bit string */
3733         dest = dest_ctx + (ce_info->lsb / 8);
3734
3735         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3736
3737         dest_byte &= ~mask;     /* get the bits not changing */
3738         dest_byte |= src_byte;  /* add in the new bits */
3739
3740         /* put it all back */
3741         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3742 }
3743
3744 /**
3745  * ice_write_word - write a word to a packed context structure
3746  * @src_ctx:  the context structure to read from
3747  * @dest_ctx: the context to be written to
3748  * @ce_info:  a description of the struct to be filled
3749  */
3750 static void
3751 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3752 {
3753         u16 src_word, mask;
3754         __le16 dest_word;
3755         u8 *from, *dest;
3756         u16 shift_width;
3757
3758         /* copy from the next struct field */
3759         from = src_ctx + ce_info->offset;
3760
3761         /* prepare the bits and mask */
3762         shift_width = ce_info->lsb % 8;
3763         mask = BIT(ce_info->width) - 1;
3764
3765         /* don't swizzle the bits until after the mask because the mask bits
3766          * will be in a different bit position on big endian machines
3767          */
3768         src_word = *(u16 *)from;
3769         src_word &= mask;
3770
3771         /* shift to correct alignment */
3772         mask <<= shift_width;
3773         src_word <<= shift_width;
3774
3775         /* get the current bits from the target bit string */
3776         dest = dest_ctx + (ce_info->lsb / 8);
3777
3778         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3779
3780         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3781         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3782
3783         /* put it all back */
3784         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3785 }
3786
3787 /**
3788  * ice_write_dword - write a dword to a packed context structure
3789  * @src_ctx:  the context structure to read from
3790  * @dest_ctx: the context to be written to
3791  * @ce_info:  a description of the struct to be filled
3792  */
3793 static void
3794 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3795 {
3796         u32 src_dword, mask;
3797         __le32 dest_dword;
3798         u8 *from, *dest;
3799         u16 shift_width;
3800
3801         /* copy from the next struct field */
3802         from = src_ctx + ce_info->offset;
3803
3804         /* prepare the bits and mask */
3805         shift_width = ce_info->lsb % 8;
3806
3807         /* if the field width is exactly 32 on an x86 machine, then the shift
3808          * operation will not work because the SHL instructions count is masked
3809          * to 5 bits so the shift will do nothing
3810          */
3811         if (ce_info->width < 32)
3812                 mask = BIT(ce_info->width) - 1;
3813         else
3814                 mask = (u32)~0;
3815
3816         /* don't swizzle the bits until after the mask because the mask bits
3817          * will be in a different bit position on big endian machines
3818          */
3819         src_dword = *(u32 *)from;
3820         src_dword &= mask;
3821
3822         /* shift to correct alignment */
3823         mask <<= shift_width;
3824         src_dword <<= shift_width;
3825
3826         /* get the current bits from the target bit string */
3827         dest = dest_ctx + (ce_info->lsb / 8);
3828
3829         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3830
3831         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3832         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3833
3834         /* put it all back */
3835         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3836 }
3837
3838 /**
3839  * ice_write_qword - write a qword to a packed context structure
3840  * @src_ctx:  the context structure to read from
3841  * @dest_ctx: the context to be written to
3842  * @ce_info:  a description of the struct to be filled
3843  */
3844 static void
3845 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3846 {
3847         u64 src_qword, mask;
3848         __le64 dest_qword;
3849         u8 *from, *dest;
3850         u16 shift_width;
3851
3852         /* copy from the next struct field */
3853         from = src_ctx + ce_info->offset;
3854
3855         /* prepare the bits and mask */
3856         shift_width = ce_info->lsb % 8;
3857
3858         /* if the field width is exactly 64 on an x86 machine, then the shift
3859          * operation will not work because the SHL instructions count is masked
3860          * to 6 bits so the shift will do nothing
3861          */
3862         if (ce_info->width < 64)
3863                 mask = BIT_ULL(ce_info->width) - 1;
3864         else
3865                 mask = (u64)~0;
3866
3867         /* don't swizzle the bits until after the mask because the mask bits
3868          * will be in a different bit position on big endian machines
3869          */
3870         src_qword = *(u64 *)from;
3871         src_qword &= mask;
3872
3873         /* shift to correct alignment */
3874         mask <<= shift_width;
3875         src_qword <<= shift_width;
3876
3877         /* get the current bits from the target bit string */
3878         dest = dest_ctx + (ce_info->lsb / 8);
3879
3880         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3881
3882         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3883         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3884
3885         /* put it all back */
3886         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3887 }
3888
3889 /**
3890  * ice_set_ctx - set context bits in packed structure
3891  * @hw: pointer to the hardware structure
3892  * @src_ctx:  pointer to a generic non-packed context structure
3893  * @dest_ctx: pointer to memory for the packed structure
3894  * @ce_info:  a description of the structure to be transformed
3895  */
3896 enum ice_status
3897 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3898             const struct ice_ctx_ele *ce_info)
3899 {
3900         int f;
3901
3902         for (f = 0; ce_info[f].width; f++) {
3903                 /* We have to deal with each element of the FW response
3904                  * using the correct size so that we are correct regardless
3905                  * of the endianness of the machine.
3906                  */
3907                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3908                         ice_debug(hw, ICE_DBG_QCTX, "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3909                                   f, ce_info[f].width, ce_info[f].size_of);
3910                         continue;
3911                 }
3912                 switch (ce_info[f].size_of) {
3913                 case sizeof(u8):
3914                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3915                         break;
3916                 case sizeof(u16):
3917                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3918                         break;
3919                 case sizeof(u32):
3920                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3921                         break;
3922                 case sizeof(u64):
3923                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3924                         break;
3925                 default:
3926                         return ICE_ERR_INVAL_SIZE;
3927                 }
3928         }
3929
3930         return ICE_SUCCESS;
3931 }
3932
3933 /**
3934  * ice_read_byte - read context byte into struct
3935  * @src_ctx:  the context structure to read from
3936  * @dest_ctx: the context to be written to
3937  * @ce_info:  a description of the struct to be filled
3938  */
3939 static void
3940 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3941 {
3942         u8 dest_byte, mask;
3943         u8 *src, *target;
3944         u16 shift_width;
3945
3946         /* prepare the bits and mask */
3947         shift_width = ce_info->lsb % 8;
3948         mask = (u8)(BIT(ce_info->width) - 1);
3949
3950         /* shift to correct alignment */
3951         mask <<= shift_width;
3952
3953         /* get the current bits from the src bit string */
3954         src = src_ctx + (ce_info->lsb / 8);
3955
3956         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3957
3958         dest_byte &= ~(mask);
3959
3960         dest_byte >>= shift_width;
3961
3962         /* get the address from the struct field */
3963         target = dest_ctx + ce_info->offset;
3964
3965         /* put it back in the struct */
3966         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3967 }
3968
3969 /**
3970  * ice_read_word - read context word into struct
3971  * @src_ctx:  the context structure to read from
3972  * @dest_ctx: the context to be written to
3973  * @ce_info:  a description of the struct to be filled
3974  */
3975 static void
3976 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3977 {
3978         u16 dest_word, mask;
3979         u8 *src, *target;
3980         __le16 src_word;
3981         u16 shift_width;
3982
3983         /* prepare the bits and mask */
3984         shift_width = ce_info->lsb % 8;
3985         mask = BIT(ce_info->width) - 1;
3986
3987         /* shift to correct alignment */
3988         mask <<= shift_width;
3989
3990         /* get the current bits from the src bit string */
3991         src = src_ctx + (ce_info->lsb / 8);
3992
3993         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3994
3995         /* the data in the memory is stored as little endian so mask it
3996          * correctly
3997          */
3998         src_word &= ~(CPU_TO_LE16(mask));
3999
4000         /* get the data back into host order before shifting */
4001         dest_word = LE16_TO_CPU(src_word);
4002
4003         dest_word >>= shift_width;
4004
4005         /* get the address from the struct field */
4006         target = dest_ctx + ce_info->offset;
4007
4008         /* put it back in the struct */
4009         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4010 }
4011
4012 /**
4013  * ice_read_dword - read context dword into struct
4014  * @src_ctx:  the context structure to read from
4015  * @dest_ctx: the context to be written to
4016  * @ce_info:  a description of the struct to be filled
4017  */
4018 static void
4019 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4020 {
4021         u32 dest_dword, mask;
4022         __le32 src_dword;
4023         u8 *src, *target;
4024         u16 shift_width;
4025
4026         /* prepare the bits and mask */
4027         shift_width = ce_info->lsb % 8;
4028
4029         /* if the field width is exactly 32 on an x86 machine, then the shift
4030          * operation will not work because the SHL instructions count is masked
4031          * to 5 bits so the shift will do nothing
4032          */
4033         if (ce_info->width < 32)
4034                 mask = BIT(ce_info->width) - 1;
4035         else
4036                 mask = (u32)~0;
4037
4038         /* shift to correct alignment */
4039         mask <<= shift_width;
4040
4041         /* get the current bits from the src bit string */
4042         src = src_ctx + (ce_info->lsb / 8);
4043
4044         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4045
4046         /* the data in the memory is stored as little endian so mask it
4047          * correctly
4048          */
4049         src_dword &= ~(CPU_TO_LE32(mask));
4050
4051         /* get the data back into host order before shifting */
4052         dest_dword = LE32_TO_CPU(src_dword);
4053
4054         dest_dword >>= shift_width;
4055
4056         /* get the address from the struct field */
4057         target = dest_ctx + ce_info->offset;
4058
4059         /* put it back in the struct */
4060         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4061 }
4062
4063 /**
4064  * ice_read_qword - read context qword into struct
4065  * @src_ctx:  the context structure to read from
4066  * @dest_ctx: the context to be written to
4067  * @ce_info:  a description of the struct to be filled
4068  */
4069 static void
4070 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4071 {
4072         u64 dest_qword, mask;
4073         __le64 src_qword;
4074         u8 *src, *target;
4075         u16 shift_width;
4076
4077         /* prepare the bits and mask */
4078         shift_width = ce_info->lsb % 8;
4079
4080         /* if the field width is exactly 64 on an x86 machine, then the shift
4081          * operation will not work because the SHL instructions count is masked
4082          * to 6 bits so the shift will do nothing
4083          */
4084         if (ce_info->width < 64)
4085                 mask = BIT_ULL(ce_info->width) - 1;
4086         else
4087                 mask = (u64)~0;
4088
4089         /* shift to correct alignment */
4090         mask <<= shift_width;
4091
4092         /* get the current bits from the src bit string */
4093         src = src_ctx + (ce_info->lsb / 8);
4094
4095         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4096
4097         /* the data in the memory is stored as little endian so mask it
4098          * correctly
4099          */
4100         src_qword &= ~(CPU_TO_LE64(mask));
4101
4102         /* get the data back into host order before shifting */
4103         dest_qword = LE64_TO_CPU(src_qword);
4104
4105         dest_qword >>= shift_width;
4106
4107         /* get the address from the struct field */
4108         target = dest_ctx + ce_info->offset;
4109
4110         /* put it back in the struct */
4111         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4112 }
4113
4114 /**
4115  * ice_get_ctx - extract context bits from a packed structure
4116  * @src_ctx:  pointer to a generic packed context structure
4117  * @dest_ctx: pointer to a generic non-packed context structure
4118  * @ce_info:  a description of the structure to be read from
4119  */
4120 enum ice_status
4121 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4122 {
4123         int f;
4124
4125         for (f = 0; ce_info[f].width; f++) {
4126                 switch (ce_info[f].size_of) {
4127                 case 1:
4128                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4129                         break;
4130                 case 2:
4131                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4132                         break;
4133                 case 4:
4134                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4135                         break;
4136                 case 8:
4137                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4138                         break;
4139                 default:
4140                         /* nothing to do, just keep going */
4141                         break;
4142                 }
4143         }
4144
4145         return ICE_SUCCESS;
4146 }
4147
4148 /**
4149  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4150  * @hw: pointer to the HW struct
4151  * @vsi_handle: software VSI handle
4152  * @tc: TC number
4153  * @q_handle: software queue handle
4154  */
4155 struct ice_q_ctx *
4156 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4157 {
4158         struct ice_vsi_ctx *vsi;
4159         struct ice_q_ctx *q_ctx;
4160
4161         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4162         if (!vsi)
4163                 return NULL;
4164         if (q_handle >= vsi->num_lan_q_entries[tc])
4165                 return NULL;
4166         if (!vsi->lan_q_ctx[tc])
4167                 return NULL;
4168         q_ctx = vsi->lan_q_ctx[tc];
4169         return &q_ctx[q_handle];
4170 }
4171
4172 /**
4173  * ice_ena_vsi_txq
4174  * @pi: port information structure
4175  * @vsi_handle: software VSI handle
4176  * @tc: TC number
4177  * @q_handle: software queue handle
4178  * @num_qgrps: Number of added queue groups
4179  * @buf: list of queue groups to be added
4180  * @buf_size: size of buffer for indirect command
4181  * @cd: pointer to command details structure or NULL
4182  *
4183  * This function adds one LAN queue
4184  */
4185 enum ice_status
4186 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4187                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4188                 struct ice_sq_cd *cd)
4189 {
4190         struct ice_aqc_txsched_elem_data node = { 0 };
4191         struct ice_sched_node *parent;
4192         struct ice_q_ctx *q_ctx;
4193         enum ice_status status;
4194         struct ice_hw *hw;
4195
4196         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4197                 return ICE_ERR_CFG;
4198
4199         if (num_qgrps > 1 || buf->num_txqs > 1)
4200                 return ICE_ERR_MAX_LIMIT;
4201
4202         hw = pi->hw;
4203
4204         if (!ice_is_vsi_valid(hw, vsi_handle))
4205                 return ICE_ERR_PARAM;
4206
4207         ice_acquire_lock(&pi->sched_lock);
4208
4209         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4210         if (!q_ctx) {
4211                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4212                           q_handle);
4213                 status = ICE_ERR_PARAM;
4214                 goto ena_txq_exit;
4215         }
4216
4217         /* find a parent node */
4218         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4219                                             ICE_SCHED_NODE_OWNER_LAN);
4220         if (!parent) {
4221                 status = ICE_ERR_PARAM;
4222                 goto ena_txq_exit;
4223         }
4224
4225         buf->parent_teid = parent->info.node_teid;
4226         node.parent_teid = parent->info.node_teid;
4227         /* Mark that the values in the "generic" section as valid. The default
4228          * value in the "generic" section is zero. This means that :
4229          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4230          * - 0 priority among siblings, indicated by Bit 1-3.
4231          * - WFQ, indicated by Bit 4.
4232          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4233          * Bit 5-6.
4234          * - Bit 7 is reserved.
4235          * Without setting the generic section as valid in valid_sections, the
4236          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4237          */
4238         buf->txqs[0].info.valid_sections =
4239                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4240                 ICE_AQC_ELEM_VALID_EIR;
4241         buf->txqs[0].info.generic = 0;
4242         buf->txqs[0].info.cir_bw.bw_profile_idx =
4243                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4244         buf->txqs[0].info.cir_bw.bw_alloc =
4245                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4246         buf->txqs[0].info.eir_bw.bw_profile_idx =
4247                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4248         buf->txqs[0].info.eir_bw.bw_alloc =
4249                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4250
4251         /* add the LAN queue */
4252         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4253         if (status != ICE_SUCCESS) {
4254                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4255                           LE16_TO_CPU(buf->txqs[0].txq_id),
4256                           hw->adminq.sq_last_status);
4257                 goto ena_txq_exit;
4258         }
4259
4260         node.node_teid = buf->txqs[0].q_teid;
4261         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4262         q_ctx->q_handle = q_handle;
4263         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4264
4265         /* add a leaf node into scheduler tree queue layer */
4266         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4267         if (!status)
4268                 status = ice_sched_replay_q_bw(pi, q_ctx);
4269
4270 ena_txq_exit:
4271         ice_release_lock(&pi->sched_lock);
4272         return status;
4273 }
4274
4275 /**
4276  * ice_dis_vsi_txq
4277  * @pi: port information structure
4278  * @vsi_handle: software VSI handle
4279  * @tc: TC number
4280  * @num_queues: number of queues
4281  * @q_handles: pointer to software queue handle array
4282  * @q_ids: pointer to the q_id array
4283  * @q_teids: pointer to queue node teids
4284  * @rst_src: if called due to reset, specifies the reset source
4285  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4286  * @cd: pointer to command details structure or NULL
4287  *
4288  * This function removes queues and their corresponding nodes in SW DB
4289  */
4290 enum ice_status
4291 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4292                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4293                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4294                 struct ice_sq_cd *cd)
4295 {
4296         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4297         struct ice_aqc_dis_txq_item *qg_list;
4298         struct ice_q_ctx *q_ctx;
4299         struct ice_hw *hw;
4300         u16 i, buf_size;
4301
4302         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4303                 return ICE_ERR_CFG;
4304
4305         hw = pi->hw;
4306
4307         if (!num_queues) {
4308                 /* if queue is disabled already yet the disable queue command
4309                  * has to be sent to complete the VF reset, then call
4310                  * ice_aq_dis_lan_txq without any queue information
4311                  */
4312                 if (rst_src)
4313                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
4314                                                   vmvf_num, NULL);
4315                 return ICE_ERR_CFG;
4316         }
4317
4318         buf_size = ice_struct_size(qg_list, q_id, 1);
4319         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
4320         if (!qg_list)
4321                 return ICE_ERR_NO_MEMORY;
4322
4323         ice_acquire_lock(&pi->sched_lock);
4324
4325         for (i = 0; i < num_queues; i++) {
4326                 struct ice_sched_node *node;
4327
4328                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4329                 if (!node)
4330                         continue;
4331                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
4332                 if (!q_ctx) {
4333                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4334                                   q_handles[i]);
4335                         continue;
4336                 }
4337                 if (q_ctx->q_handle != q_handles[i]) {
4338                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4339                                   q_ctx->q_handle, q_handles[i]);
4340                         continue;
4341                 }
4342                 qg_list->parent_teid = node->info.parent_teid;
4343                 qg_list->num_qs = 1;
4344                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
4345                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
4346                                             vmvf_num, cd);
4347
4348                 if (status != ICE_SUCCESS)
4349                         break;
4350                 ice_free_sched_node(pi, node);
4351                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4352         }
4353         ice_release_lock(&pi->sched_lock);
4354         ice_free(hw, qg_list);
4355         return status;
4356 }
4357
4358 /**
4359  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4360  * @pi: port information structure
4361  * @vsi_handle: software VSI handle
4362  * @tc_bitmap: TC bitmap
4363  * @maxqs: max queues array per TC
4364  * @owner: LAN or RDMA
4365  *
4366  * This function adds/updates the VSI queues per TC.
4367  */
4368 static enum ice_status
4369 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4370                u16 *maxqs, u8 owner)
4371 {
4372         enum ice_status status = ICE_SUCCESS;
4373         u8 i;
4374
4375         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4376                 return ICE_ERR_CFG;
4377
4378         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4379                 return ICE_ERR_PARAM;
4380
4381         ice_acquire_lock(&pi->sched_lock);
4382
4383         ice_for_each_traffic_class(i) {
4384                 /* configuration is possible only if TC node is present */
4385                 if (!ice_sched_get_tc_node(pi, i))
4386                         continue;
4387
4388                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4389                                            ice_is_tc_ena(tc_bitmap, i));
4390                 if (status)
4391                         break;
4392         }
4393
4394         ice_release_lock(&pi->sched_lock);
4395         return status;
4396 }
4397
4398 /**
4399  * ice_cfg_vsi_lan - configure VSI LAN queues
4400  * @pi: port information structure
4401  * @vsi_handle: software VSI handle
4402  * @tc_bitmap: TC bitmap
4403  * @max_lanqs: max LAN queues array per TC
4404  *
4405  * This function adds/updates the VSI LAN queues per TC.
4406  */
4407 enum ice_status
4408 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4409                 u16 *max_lanqs)
4410 {
4411         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4412                               ICE_SCHED_NODE_OWNER_LAN);
4413 }
4414
4415 /**
4416  * ice_is_main_vsi - checks whether the VSI is main VSI
4417  * @hw: pointer to the HW struct
4418  * @vsi_handle: VSI handle
4419  *
4420  * Checks whether the VSI is the main VSI (the first PF VSI created on
4421  * given PF).
4422  */
4423 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4424 {
4425         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4426 }
4427
4428 /**
4429  * ice_replay_pre_init - replay pre initialization
4430  * @hw: pointer to the HW struct
4431  * @sw: pointer to switch info struct for which function initializes filters
4432  *
4433  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4434  */
4435 static enum ice_status
4436 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4437 {
4438         enum ice_status status;
4439         u8 i;
4440
4441         /* Delete old entries from replay filter list head if there is any */
4442         ice_rm_sw_replay_rule_info(hw, sw);
4443         /* In start of replay, move entries into replay_rules list, it
4444          * will allow adding rules entries back to filt_rules list,
4445          * which is operational list.
4446          */
4447         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4448                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4449                                   &sw->recp_list[i].filt_replay_rules);
4450         ice_sched_replay_agg_vsi_preinit(hw);
4451
4452         status = ice_sched_replay_root_node_bw(hw->port_info);
4453         if (status)
4454                 return status;
4455
4456         return ice_sched_replay_tc_node_bw(hw->port_info);
4457 }
4458
4459 /**
4460  * ice_replay_vsi - replay VSI configuration
4461  * @hw: pointer to the HW struct
4462  * @vsi_handle: driver VSI handle
4463  *
4464  * Restore all VSI configuration after reset. It is required to call this
4465  * function with main VSI first.
4466  */
4467 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4468 {
4469         struct ice_switch_info *sw = hw->switch_info;
4470         struct ice_port_info *pi = hw->port_info;
4471         enum ice_status status;
4472
4473         if (!ice_is_vsi_valid(hw, vsi_handle))
4474                 return ICE_ERR_PARAM;
4475
4476         /* Replay pre-initialization if there is any */
4477         if (ice_is_main_vsi(hw, vsi_handle)) {
4478                 status = ice_replay_pre_init(hw, sw);
4479                 if (status)
4480                         return status;
4481         }
4482         /* Replay per VSI all RSS configurations */
4483         status = ice_replay_rss_cfg(hw, vsi_handle);
4484         if (status)
4485                 return status;
4486         /* Replay per VSI all filters */
4487         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4488         if (!status)
4489                 status = ice_replay_vsi_agg(hw, vsi_handle);
4490         return status;
4491 }
4492
4493 /**
4494  * ice_replay_post - post replay configuration cleanup
4495  * @hw: pointer to the HW struct
4496  *
4497  * Post replay cleanup.
4498  */
4499 void ice_replay_post(struct ice_hw *hw)
4500 {
4501         /* Delete old entries from replay filter list head */
4502         ice_rm_all_sw_replay_rule_info(hw);
4503         ice_sched_replay_agg(hw);
4504 }
4505
4506 /**
4507  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4508  * @hw: ptr to the hardware info
4509  * @reg: offset of 64 bit HW register to read from
4510  * @prev_stat_loaded: bool to specify if previous stats are loaded
4511  * @prev_stat: ptr to previous loaded stat value
4512  * @cur_stat: ptr to current stat value
4513  */
4514 void
4515 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4516                   u64 *prev_stat, u64 *cur_stat)
4517 {
4518         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4519
4520         /* device stats are not reset at PFR, they likely will not be zeroed
4521          * when the driver starts. Thus, save the value from the first read
4522          * without adding to the statistic value so that we report stats which
4523          * count up from zero.
4524          */
4525         if (!prev_stat_loaded) {
4526                 *prev_stat = new_data;
4527                 return;
4528         }
4529
4530         /* Calculate the difference between the new and old values, and then
4531          * add it to the software stat value.
4532          */
4533         if (new_data >= *prev_stat)
4534                 *cur_stat += new_data - *prev_stat;
4535         else
4536                 /* to manage the potential roll-over */
4537                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4538
4539         /* Update the previously stored value to prepare for next read */
4540         *prev_stat = new_data;
4541 }
4542
4543 /**
4544  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4545  * @hw: ptr to the hardware info
4546  * @reg: offset of HW register to read from
4547  * @prev_stat_loaded: bool to specify if previous stats are loaded
4548  * @prev_stat: ptr to previous loaded stat value
4549  * @cur_stat: ptr to current stat value
4550  */
4551 void
4552 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4553                   u64 *prev_stat, u64 *cur_stat)
4554 {
4555         u32 new_data;
4556
4557         new_data = rd32(hw, reg);
4558
4559         /* device stats are not reset at PFR, they likely will not be zeroed
4560          * when the driver starts. Thus, save the value from the first read
4561          * without adding to the statistic value so that we report stats which
4562          * count up from zero.
4563          */
4564         if (!prev_stat_loaded) {
4565                 *prev_stat = new_data;
4566                 return;
4567         }
4568
4569         /* Calculate the difference between the new and old values, and then
4570          * add it to the software stat value.
4571          */
4572         if (new_data >= *prev_stat)
4573                 *cur_stat += new_data - *prev_stat;
4574         else
4575                 /* to manage the potential roll-over */
4576                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4577
4578         /* Update the previously stored value to prepare for next read */
4579         *prev_stat = new_data;
4580 }
4581
4582 /**
4583  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4584  * @hw: ptr to the hardware info
4585  * @vsi_handle: VSI handle
4586  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4587  * @cur_stats: ptr to current stats structure
4588  *
4589  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4590  * thus cannot be read using the normal ice_stat_update32 function.
4591  *
4592  * Read the GLV_REPC register associated with the given VSI, and update the
4593  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4594  *
4595  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4596  * cleared each time it's read.
4597  *
4598  * Note that the GLV_RDPC register also counts the causes that would trigger
4599  * GLV_REPC. However, it does not give the finer grained detail about why the
4600  * packets are being dropped. The GLV_REPC values can be used to distinguish
4601  * whether Rx packets are dropped due to errors or due to no available
4602  * descriptors.
4603  */
4604 void
4605 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4606                      struct ice_eth_stats *cur_stats)
4607 {
4608         u16 vsi_num, no_desc, error_cnt;
4609         u32 repc;
4610
4611         if (!ice_is_vsi_valid(hw, vsi_handle))
4612                 return;
4613
4614         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4615
4616         /* If we haven't loaded stats yet, just clear the current value */
4617         if (!prev_stat_loaded) {
4618                 wr32(hw, GLV_REPC(vsi_num), 0);
4619                 return;
4620         }
4621
4622         repc = rd32(hw, GLV_REPC(vsi_num));
4623         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4624         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4625
4626         /* Clear the count by writing to the stats register */
4627         wr32(hw, GLV_REPC(vsi_num), 0);
4628
4629         cur_stats->rx_no_desc += no_desc;
4630         cur_stats->rx_errors += error_cnt;
4631 }
4632
4633 /**
4634  * ice_sched_query_elem - query element information from HW
4635  * @hw: pointer to the HW struct
4636  * @node_teid: node TEID to be queried
4637  * @buf: buffer to element information
4638  *
4639  * This function queries HW element information
4640  */
4641 enum ice_status
4642 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4643                      struct ice_aqc_txsched_elem_data *buf)
4644 {
4645         u16 buf_size, num_elem_ret = 0;
4646         enum ice_status status;
4647
4648         buf_size = sizeof(*buf);
4649         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4650         buf->node_teid = CPU_TO_LE32(node_teid);
4651         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4652                                           NULL);
4653         if (status != ICE_SUCCESS || num_elem_ret != 1)
4654                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4655         return status;
4656 }
4657
4658 /**
4659  * ice_get_fw_mode - returns FW mode
4660  * @hw: pointer to the HW struct
4661  */
4662 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4663 {
4664 #define ICE_FW_MODE_DBG_M BIT(0)
4665 #define ICE_FW_MODE_REC_M BIT(1)
4666 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4667         u32 fw_mode;
4668
4669         /* check the current FW mode */
4670         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4671
4672         if (fw_mode & ICE_FW_MODE_DBG_M)
4673                 return ICE_FW_MODE_DBG;
4674         else if (fw_mode & ICE_FW_MODE_REC_M)
4675                 return ICE_FW_MODE_REC;
4676         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4677                 return ICE_FW_MODE_ROLLBACK;
4678         else
4679                 return ICE_FW_MODE_NORMAL;
4680 }
4681
4682 /**
4683  * ice_fw_supports_link_override
4684  * @hw: pointer to the hardware structure
4685  *
4686  * Checks if the firmware supports link override
4687  */
4688 bool ice_fw_supports_link_override(struct ice_hw *hw)
4689 {
4690         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4691                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4692                         return true;
4693                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4694                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4695                         return true;
4696         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4697                 return true;
4698         }
4699
4700         return false;
4701 }
4702
4703 /**
4704  * ice_get_link_default_override
4705  * @ldo: pointer to the link default override struct
4706  * @pi: pointer to the port info struct
4707  *
4708  * Gets the link default override for a port
4709  */
4710 enum ice_status
4711 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4712                               struct ice_port_info *pi)
4713 {
4714         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4715         struct ice_hw *hw = pi->hw;
4716         enum ice_status status;
4717
4718         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4719                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4720         if (status) {
4721                 ice_debug(hw, ICE_DBG_INIT, "Failed to read link override TLV.\n");
4722                 return status;
4723         }
4724
4725         /* Each port has its own config; calculate for our port */
4726         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4727                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4728
4729         /* link options first */
4730         status = ice_read_sr_word(hw, tlv_start, &buf);
4731         if (status) {
4732                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4733                 return status;
4734         }
4735         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4736         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4737                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4738
4739         /* link PHY config */
4740         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4741         status = ice_read_sr_word(hw, offset, &buf);
4742         if (status) {
4743                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override phy config.\n");
4744                 return status;
4745         }
4746         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4747
4748         /* PHY types low */
4749         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4750         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4751                 status = ice_read_sr_word(hw, (offset + i), &buf);
4752                 if (status) {
4753                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4754                         return status;
4755                 }
4756                 /* shift 16 bits at a time to fill 64 bits */
4757                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4758         }
4759
4760         /* PHY types high */
4761         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4762                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4763         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4764                 status = ice_read_sr_word(hw, (offset + i), &buf);
4765                 if (status) {
4766                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4767                         return status;
4768                 }
4769                 /* shift 16 bits at a time to fill 64 bits */
4770                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4771         }
4772
4773         return status;
4774 }
4775
4776 /**
4777  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4778  * @caps: get PHY capability data
4779  */
4780 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4781 {
4782         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4783             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4784                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4785                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4786                 return true;
4787
4788         return false;
4789 }
4790
4791 /**
4792  * ice_aq_set_lldp_mib - Set the LLDP MIB
4793  * @hw: pointer to the HW struct
4794  * @mib_type: Local, Remote or both Local and Remote MIBs
4795  * @buf: pointer to the caller-supplied buffer to store the MIB block
4796  * @buf_size: size of the buffer (in bytes)
4797  * @cd: pointer to command details structure or NULL
4798  *
4799  * Set the LLDP MIB. (0x0A08)
4800  */
4801 enum ice_status
4802 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4803                     struct ice_sq_cd *cd)
4804 {
4805         struct ice_aqc_lldp_set_local_mib *cmd;
4806         struct ice_aq_desc desc;
4807
4808         cmd = &desc.params.lldp_set_mib;
4809
4810         if (buf_size == 0 || !buf)
4811                 return ICE_ERR_PARAM;
4812
4813         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4814
4815         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4816         desc.datalen = CPU_TO_LE16(buf_size);
4817
4818         cmd->type = mib_type;
4819         cmd->length = CPU_TO_LE16(buf_size);
4820
4821         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4822 }
4823
4824 /**
4825  * ice_fw_supports_lldp_fltr - check NVM version supports lldp_fltr_ctrl
4826  * @hw: pointer to HW struct
4827  */
4828 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
4829 {
4830         if (hw->mac_type != ICE_MAC_E810)
4831                 return false;
4832
4833         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
4834                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
4835                         return true;
4836                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
4837                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
4838                         return true;
4839         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
4840                 return true;
4841         }
4842         return false;
4843 }
4844
4845 /**
4846  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
4847  * @hw: pointer to HW struct
4848  * @vsi_num: absolute HW index for VSI
4849  * @add: boolean for if adding or removing a filter
4850  */
4851 enum ice_status
4852 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
4853 {
4854         struct ice_aqc_lldp_filter_ctrl *cmd;
4855         struct ice_aq_desc desc;
4856
4857         cmd = &desc.params.lldp_filter_ctrl;
4858
4859         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
4860
4861         if (add)
4862                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
4863         else
4864                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
4865
4866         cmd->vsi_num = CPU_TO_LE16(vsi_num);
4867
4868         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
4869 }