drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_aq_discover_caps is expected to be called before this function is called.
  91  */
  92 static enum ice_status
  93 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  94                        struct ice_sq_cd *cd)
  95 {
  96         struct ice_aqc_manage_mac_read_resp *resp;
  97         struct ice_aqc_manage_mac_read *cmd;
  98         struct ice_aq_desc desc;
  99         enum ice_status status;
 100         u16 flags;
 101         u8 i;
 102
 103         cmd = &desc.params.mac_read;
 104
 105         if (buf_size < sizeof(*resp))
 106                 return ICE_ERR_BUF_TOO_SHORT;
 107
 108         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 109
 110         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 111         if (status)
 112                 return status;
 113
 114         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 115         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 116
 117         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 118                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 119                 return ICE_ERR_CFG;
 120         }
 121
 122         /* A single port can report up to two (LAN and WoL) addresses */
 123         for (i = 0; i < cmd->num_addr; i++)
 124                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 125                         ice_memcpy(hw->port_info->mac.lan_addr,
 126                                    resp[i].mac_addr, ETH_ALEN,
 127                                    ICE_DMA_TO_NONDMA);
 128                         ice_memcpy(hw->port_info->mac.perm_addr,
 129                                    resp[i].mac_addr,
 130                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 131                         break;
 132                 }
 133         return ICE_SUCCESS;
 134 }
 135
 136 /**
 137  * ice_aq_get_phy_caps - returns PHY capabilities
 138  * @pi: port information structure
 139  * @qual_mods: report qualified modules
 140  * @report_mode: report mode capabilities
 141  * @pcaps: structure for PHY capabilities to be filled
 142  * @cd: pointer to command details structure or NULL
 143  *
 144  * Returns the various PHY capabilities supported on the Port (0x0600)
 145  */
 146 enum ice_status
 147 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 148                     struct ice_aqc_get_phy_caps_data *pcaps,
 149                     struct ice_sq_cd *cd)
 150 {
 151         struct ice_aqc_get_phy_caps *cmd;
 152         u16 pcaps_size = sizeof(*pcaps);
 153         struct ice_aq_desc desc;
 154         enum ice_status status;
 155         struct ice_hw *hw;
 156
 157         cmd = &desc.params.get_phy;
 158
 159         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 160                 return ICE_ERR_PARAM;
 161         hw = pi->hw;
 162
 163         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 164
 165         if (qual_mods)
 166                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 167
 168         cmd->param0 |= CPU_TO_LE16(report_mode);
 169         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 170
 171         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 172                   report_mode);
 173         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 174                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 175         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 176                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 177         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 178         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 179                   pcaps->low_power_ctrl_an);
 180         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 181         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 182                   pcaps->eeer_value);
 183         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 184                   pcaps->link_fec_options);
 185         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 186                   pcaps->module_compliance_enforcement);
 187         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 188                   pcaps->extended_compliance_code);
 189         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 190                   pcaps->module_type[0]);
 191         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 192                   pcaps->module_type[1]);
 193         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 194                   pcaps->module_type[2]);
 195
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203
 204         }
 205
 206         return status;
 207 }
 208
 209 /**
 210  * ice_aq_get_link_topo_handle - get link topology node return status
 211  * @pi: port information structure
 212  * @node_type: requested node type
 213  * @cd: pointer to command details structure or NULL
 214  *
 215  * Get link topology node return status for specified node type (0x06E0)
 216  *
 217  * Node type cage can be used to determine if cage is present. If AQC
 218  * returns error (ENOENT), then no cage present. If no cage present, then
 219  * connection type is backplane or BASE-T.
 220  */
 221 static enum ice_status
 222 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 223                             struct ice_sq_cd *cd)
 224 {
 225         struct ice_aqc_get_link_topo *cmd;
 226         struct ice_aq_desc desc;
 227
 228         cmd = &desc.params.get_link_topo;
 229
 230         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 231
 232         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 233                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 234
 235         /* set node type */
 236         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 237
 238         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 239 }
 240
 241 /**
 242  * ice_is_media_cage_present
 243  * @pi: port information structure
 244  *
 245  * Returns true if media cage is present, else false. If no cage, then
 246  * media type is backplane or BASE-T.
 247  */
 248 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 249 {
 250         /* Node type cage can be used to determine if cage is present. If AQC
 251          * returns error (ENOENT), then no cage present. If no cage present then
 252          * connection type is backplane or BASE-T.
 253          */
 254         return !ice_aq_get_link_topo_handle(pi,
 255                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 256                                             NULL);
 257 }
 258
 259 /**
 260  * ice_get_media_type - Gets media type
 261  * @pi: port information structure
 262  */
 263 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 264 {
 265         struct ice_link_status *hw_link_info;
 266
 267         if (!pi)
 268                 return ICE_MEDIA_UNKNOWN;
 269
 270         hw_link_info = &pi->phy.link_info;
 271         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 272                 /* If more than one media type is selected, report unknown */
 273                 return ICE_MEDIA_UNKNOWN;
 274
 275         if (hw_link_info->phy_type_low) {
 276                 /* 1G SGMII is a special case where some DA cable PHYs
 277                  * may show this as an option when it really shouldn't
 278                  * be since SGMII is meant to be between a MAC and a PHY
 279                  * in a backplane. Try to detect this case and handle it
 280                  */
 281                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 282                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 283                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 284                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 285                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 286                         return ICE_MEDIA_DA;
 287
 288                 switch (hw_link_info->phy_type_low) {
 289                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 290                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 292                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 293                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 295                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 297                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 302                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 306                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 307                         return ICE_MEDIA_FIBER;
 308                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 315                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 316                         return ICE_MEDIA_FIBER;
 317                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 318                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 319                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 320                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 322                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 323                         return ICE_MEDIA_BASET;
 324                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 327                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 328                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 330                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 333                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 334                         return ICE_MEDIA_DA;
 335                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 336                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 337                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 339                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 340                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 341                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 342                         if (ice_is_media_cage_present(pi))
 343                                 return ICE_MEDIA_AUI;
 344                         /* fall-through */
 345                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 347                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 348                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 349                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 352                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 353                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 355                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 357                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 358                         return ICE_MEDIA_BACKPLANE;
 359                 }
 360         } else {
 361                 switch (hw_link_info->phy_type_high) {
 362                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 363                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 364                         if (ice_is_media_cage_present(pi))
 365                                 return ICE_MEDIA_AUI;
 366                         /* fall-through */
 367                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 368                         return ICE_MEDIA_BACKPLANE;
 369                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 370                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 371                         return ICE_MEDIA_FIBER;
 372                 }
 373         }
 374         return ICE_MEDIA_UNKNOWN;
 375 }
 376
 377 /**
 378  * ice_aq_get_link_info
 379  * @pi: port information structure
 380  * @ena_lse: enable/disable LinkStatusEvent reporting
 381  * @link: pointer to link status structure - optional
 382  * @cd: pointer to command details structure or NULL
 383  *
 384  * Get Link Status (0x607). Returns the link status of the adapter.
 385  */
 386 enum ice_status
 387 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 388                      struct ice_link_status *link, struct ice_sq_cd *cd)
 389 {
 390         struct ice_aqc_get_link_status_data link_data = { 0 };
 391         struct ice_aqc_get_link_status *resp;
 392         struct ice_link_status *li_old, *li;
 393         enum ice_media_type *hw_media_type;
 394         struct ice_fc_info *hw_fc_info;
 395         bool tx_pause, rx_pause;
 396         struct ice_aq_desc desc;
 397         enum ice_status status;
 398         struct ice_hw *hw;
 399         u16 cmd_flags;
 400
 401         if (!pi)
 402                 return ICE_ERR_PARAM;
 403         hw = pi->hw;
 404         li_old = &pi->phy.link_info_old;
 405         hw_media_type = &pi->phy.media_type;
 406         li = &pi->phy.link_info;
 407         hw_fc_info = &pi->fc;
 408
 409         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 410         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 411         resp = &desc.params.get_link_status;
 412         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 413         resp->lport_num = pi->lport;
 414
 415         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 416
 417         if (status != ICE_SUCCESS)
 418                 return status;
 419
 420         /* save off old link status information */
 421         *li_old = *li;
 422
 423         /* update current link status information */
 424         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 425         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 426         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 427         *hw_media_type = ice_get_media_type(pi);
 428         li->link_info = link_data.link_info;
 429         li->an_info = link_data.an_info;
 430         li->ext_info = link_data.ext_info;
 431         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 432         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 433         li->topo_media_conflict = link_data.topo_media_conflict;
 434         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 435                                       ICE_AQ_CFG_PACING_TYPE_M);
 436
 437         /* update fc info */
 438         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 439         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 440         if (tx_pause && rx_pause)
 441                 hw_fc_info->current_mode = ICE_FC_FULL;
 442         else if (tx_pause)
 443                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 444         else if (rx_pause)
 445                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 446         else
 447                 hw_fc_info->current_mode = ICE_FC_NONE;
 448
 449         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 450
 451         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 452         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 453         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 454                   (unsigned long long)li->phy_type_low);
 455         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 456                   (unsigned long long)li->phy_type_high);
 457         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 458         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 462         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 463         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 464                   li->max_frame_size);
 465         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 466
 467         /* save link status information */
 468         if (link)
 469                 *link = *li;
 470
 471         /* flag cleared so calling functions don't call AQ again */
 472         pi->phy.get_link_info = false;
 473
 474         return ICE_SUCCESS;
 475 }
 476
 477 /**
 478  * ice_fill_tx_timer_and_fc_thresh
 479  * @hw: pointer to the HW struct
 480  * @cmd: pointer to MAC cfg structure
 481  *
 482  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 483  * descriptor
 484  */
 485 static void
 486 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 487                                 struct ice_aqc_set_mac_cfg *cmd)
 488 {
 489         u16 fc_thres_val, tx_timer_val;
 490         u32 val;
 491
 492         /* We read back the transmit timer and fc threshold value of
 493          * LFC. Thus, we will use index =
 494          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 495          *
 496          * Also, because we are opearating on transmit timer and fc
 497          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 498          */
 499 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 500
 501         /* Retrieve the transmit timer */
 502         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 503         tx_timer_val = val &
 504                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 505         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 506
 507         /* Retrieve the fc threshold */
 508         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 509         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 510
 511         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 512 }
 513
 514 /**
 515  * ice_aq_set_mac_cfg
 516  * @hw: pointer to the HW struct
 517  * @max_frame_size: Maximum Frame Size to be supported
 518  * @cd: pointer to command details structure or NULL
 519  *
 520  * Set MAC configuration (0x0603)
 521  */
 522 enum ice_status
 523 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 524 {
 525         struct ice_aqc_set_mac_cfg *cmd;
 526         struct ice_aq_desc desc;
 527
 528         cmd = &desc.params.set_mac_cfg;
 529
 530         if (max_frame_size == 0)
 531                 return ICE_ERR_PARAM;
 532
 533         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 534
 535         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 536
 537         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 538
 539         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 540 }
 541
 542 /**
 543  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 544  * @hw: pointer to the HW struct
 545  */
 546 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 547 {
 548         struct ice_switch_info *sw;
 549         enum ice_status status;
 550
 551         hw->switch_info = (struct ice_switch_info *)
 552                           ice_malloc(hw, sizeof(*hw->switch_info));
 553
 554         sw = hw->switch_info;
 555
 556         if (!sw)
 557                 return ICE_ERR_NO_MEMORY;
 558
 559         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 560         sw->prof_res_bm_init = 0;
 561
 562         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 563         if (status) {
 564                 ice_free(hw, hw->switch_info);
 565                 return status;
 566         }
 567         return ICE_SUCCESS;
 568 }
 569
 570 /**
 571  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 572  * @hw: pointer to the HW struct
 573  * @sw: pointer to switch info struct for which function clears filters
 574  */
 575 static void
 576 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 577 {
 578         struct ice_vsi_list_map_info *v_pos_map;
 579         struct ice_vsi_list_map_info *v_tmp_map;
 580         struct ice_sw_recipe *recps;
 581         u8 i;
 582
 583         if (!sw)
 584                 return;
 585
 586         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 587                                  ice_vsi_list_map_info, list_entry) {
 588                 LIST_DEL(&v_pos_map->list_entry);
 589                 ice_free(hw, v_pos_map);
 590         }
 591         recps = sw->recp_list;
 592         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 593                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 594
 595                 recps[i].root_rid = i;
 596                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 597                                          &recps[i].rg_list, ice_recp_grp_entry,
 598                                          l_entry) {
 599                         LIST_DEL(&rg_entry->l_entry);
 600                         ice_free(hw, rg_entry);
 601                 }
 602
 603                 if (recps[i].adv_rule) {
 604                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 605                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 606
 607                         ice_destroy_lock(&recps[i].filt_rule_lock);
 608                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 609                                                  &recps[i].filt_rules,
 610                                                  ice_adv_fltr_mgmt_list_entry,
 611                                                  list_entry) {
 612                                 LIST_DEL(&lst_itr->list_entry);
 613                                 ice_free(hw, lst_itr->lkups);
 614                                 ice_free(hw, lst_itr);
 615                         }
 616                 } else {
 617                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 618
 619                         ice_destroy_lock(&recps[i].filt_rule_lock);
 620                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 621                                                  &recps[i].filt_rules,
 622                                                  ice_fltr_mgmt_list_entry,
 623                                                  list_entry) {
 624                                 LIST_DEL(&lst_itr->list_entry);
 625                                 ice_free(hw, lst_itr);
 626                         }
 627                 }
 628                 if (recps[i].root_buf)
 629                         ice_free(hw, recps[i].root_buf);
 630         }
 631         ice_rm_sw_replay_rule_info(hw, sw);
 632         ice_free(hw, sw->recp_list);
 633         ice_free(hw, sw);
 634 }
 635
 636 /**
 637  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 638  * @hw: pointer to the HW struct
 639  */
 640 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 641 {
 642         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 643 }
 644
 645 /**
 646  * ice_get_itr_intrl_gran
 647  * @hw: pointer to the HW struct
 648  *
 649  * Determines the ITR/INTRL granularities based on the maximum aggregate
 650  * bandwidth according to the device's configuration during power-on.
 651  */
 652 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 653 {
 654         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 655                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 656                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 657
 658         switch (max_agg_bw) {
 659         case ICE_MAX_AGG_BW_200G:
 660         case ICE_MAX_AGG_BW_100G:
 661         case ICE_MAX_AGG_BW_50G:
 662                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 663                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 664                 break;
 665         case ICE_MAX_AGG_BW_25G:
 666                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 667                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 668                 break;
 669         }
 670 }
 671
 672 /**
 673  * ice_print_rollback_msg - print FW rollback message
 674  * @hw: pointer to the hardware structure
 675  */
 676 void ice_print_rollback_msg(struct ice_hw *hw)
 677 {
 678         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 679         struct ice_nvm_info *nvm = &hw->nvm;
 680         struct ice_orom_info *orom;
 681
 682         orom = &nvm->orom;
 683
 684         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 685                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 686                  orom->build, orom->patch);
 687         ice_warn(hw,
 688                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 689                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 690 }
 691
 692 /**
 693  * ice_init_hw - main hardware initialization routine
 694  * @hw: pointer to the hardware structure
 695  */
 696 enum ice_status ice_init_hw(struct ice_hw *hw)
 697 {
 698         struct ice_aqc_get_phy_caps_data *pcaps;
 699         enum ice_status status;
 700         u16 mac_buf_len;
 701         void *mac_buf;
 702
 703         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 704
 705         /* Set MAC type based on DeviceID */
 706         status = ice_set_mac_type(hw);
 707         if (status)
 708                 return status;
 709
 710         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 711                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 712                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 713
 714         status = ice_reset(hw, ICE_RESET_PFR);
 715         if (status)
 716                 return status;
 717
 718         ice_get_itr_intrl_gran(hw);
 719
 720         status = ice_create_all_ctrlq(hw);
 721         if (status)
 722                 goto err_unroll_cqinit;
 723
 724         status = ice_init_nvm(hw);
 725         if (status)
 726                 goto err_unroll_cqinit;
 727
 728         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 729                 ice_print_rollback_msg(hw);
 730
 731         status = ice_clear_pf_cfg(hw);
 732         if (status)
 733                 goto err_unroll_cqinit;
 734
 735         /* Set bit to enable Flow Director filters */
 736         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 737         INIT_LIST_HEAD(&hw->fdir_list_head);
 738
 739         ice_clear_pxe_mode(hw);
 740
 741         status = ice_get_caps(hw);
 742         if (status)
 743                 goto err_unroll_cqinit;
 744
 745         hw->port_info = (struct ice_port_info *)
 746                         ice_malloc(hw, sizeof(*hw->port_info));
 747         if (!hw->port_info) {
 748                 status = ICE_ERR_NO_MEMORY;
 749                 goto err_unroll_cqinit;
 750         }
 751
 752         /* set the back pointer to HW */
 753         hw->port_info->hw = hw;
 754
 755         /* Initialize port_info struct with switch configuration data */
 756         status = ice_get_initial_sw_cfg(hw);
 757         if (status)
 758                 goto err_unroll_alloc;
 759
 760         hw->evb_veb = true;
 761         /* Query the allocated resources for Tx scheduler */
 762         status = ice_sched_query_res_alloc(hw);
 763         if (status) {
 764                 ice_debug(hw, ICE_DBG_SCHED,
 765                           "Failed to get scheduler allocated resources\n");
 766                 goto err_unroll_alloc;
 767         }
 768         ice_sched_get_psm_clk_freq(hw);
 769
 770         /* Initialize port_info struct with scheduler data */
 771         status = ice_sched_init_port(hw->port_info);
 772         if (status)
 773                 goto err_unroll_sched;
 774
 775         pcaps = (struct ice_aqc_get_phy_caps_data *)
 776                 ice_malloc(hw, sizeof(*pcaps));
 777         if (!pcaps) {
 778                 status = ICE_ERR_NO_MEMORY;
 779                 goto err_unroll_sched;
 780         }
 781
 782         /* Initialize port_info struct with PHY capabilities */
 783         status = ice_aq_get_phy_caps(hw->port_info, false,
 784                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 785         ice_free(hw, pcaps);
 786         if (status)
 787                 goto err_unroll_sched;
 788
 789         /* Initialize port_info struct with link information */
 790         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 791         if (status)
 792                 goto err_unroll_sched;
 793         /* need a valid SW entry point to build a Tx tree */
 794         if (!hw->sw_entry_point_layer) {
 795                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 796                 status = ICE_ERR_CFG;
 797                 goto err_unroll_sched;
 798         }
 799         INIT_LIST_HEAD(&hw->agg_list);
 800         /* Initialize max burst size */
 801         if (!hw->max_burst_size)
 802                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 803         status = ice_init_fltr_mgmt_struct(hw);
 804         if (status)
 805                 goto err_unroll_sched;
 806
 807         /* Get MAC information */
 808         /* A single port can report up to two (LAN and WoL) addresses */
 809         mac_buf = ice_calloc(hw, 2,
 810                              sizeof(struct ice_aqc_manage_mac_read_resp));
 811         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 812
 813         if (!mac_buf) {
 814                 status = ICE_ERR_NO_MEMORY;
 815                 goto err_unroll_fltr_mgmt_struct;
 816         }
 817
 818         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 819         ice_free(hw, mac_buf);
 820
 821         if (status)
 822                 goto err_unroll_fltr_mgmt_struct;
 823         /* enable jumbo frame support at MAC level */
 824         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 825         if (status)
 826                 goto err_unroll_fltr_mgmt_struct;
 827         /* Obtain counter base index which would be used by flow director */
 828         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 829         if (status)
 830                 goto err_unroll_fltr_mgmt_struct;
 831         status = ice_init_hw_tbls(hw);
 832         if (status)
 833                 goto err_unroll_fltr_mgmt_struct;
 834         ice_init_lock(&hw->tnl_lock);
 835         return ICE_SUCCESS;
 836
 837 err_unroll_fltr_mgmt_struct:
 838         ice_cleanup_fltr_mgmt_struct(hw);
 839 err_unroll_sched:
 840         ice_sched_cleanup_all(hw);
 841 err_unroll_alloc:
 842         ice_free(hw, hw->port_info);
 843         hw->port_info = NULL;
 844 err_unroll_cqinit:
 845         ice_destroy_all_ctrlq(hw);
 846         return status;
 847 }
 848
 849 /**
 850  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 851  * @hw: pointer to the hardware structure
 852  *
 853  * This should be called only during nominal operation, not as a result of
 854  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 855  * applicable initializations if it fails for any reason.
 856  */
 857 void ice_deinit_hw(struct ice_hw *hw)
 858 {
 859         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 860         ice_cleanup_fltr_mgmt_struct(hw);
 861
 862         ice_sched_cleanup_all(hw);
 863         ice_sched_clear_agg(hw);
 864         ice_free_seg(hw);
 865         ice_free_hw_tbls(hw);
 866         ice_destroy_lock(&hw->tnl_lock);
 867
 868         if (hw->port_info) {
 869                 ice_free(hw, hw->port_info);
 870                 hw->port_info = NULL;
 871         }
 872
 873         ice_destroy_all_ctrlq(hw);
 874
 875         /* Clear VSI contexts if not already cleared */
 876         ice_clear_all_vsi_ctx(hw);
 877 }
 878
 879 /**
 880  * ice_check_reset - Check to see if a global reset is complete
 881  * @hw: pointer to the hardware structure
 882  */
 883 enum ice_status ice_check_reset(struct ice_hw *hw)
 884 {
 885         u32 cnt, reg = 0, grst_delay, uld_mask;
 886
 887         /* Poll for Device Active state in case a recent CORER, GLOBR,
 888          * or EMPR has occurred. The grst delay value is in 100ms units.
 889          * Add 1sec for outstanding AQ commands that can take a long time.
 890          */
 891         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 892                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
 893
 894         for (cnt = 0; cnt < grst_delay; cnt++) {
 895                 ice_msec_delay(100, true);
 896                 reg = rd32(hw, GLGEN_RSTAT);
 897                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 898                         break;
 899         }
 900
 901         if (cnt == grst_delay) {
 902                 ice_debug(hw, ICE_DBG_INIT,
 903                           "Global reset polling failed to complete.\n");
 904                 return ICE_ERR_RESET_FAILED;
 905         }
 906
 907 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 908                                  GLNVM_ULD_PCIER_DONE_1_M |\
 909                                  GLNVM_ULD_CORER_DONE_M |\
 910                                  GLNVM_ULD_GLOBR_DONE_M |\
 911                                  GLNVM_ULD_POR_DONE_M |\
 912                                  GLNVM_ULD_POR_DONE_1_M |\
 913                                  GLNVM_ULD_PCIER_DONE_2_M)
 914
 915         uld_mask = ICE_RESET_DONE_MASK;
 916
 917         /* Device is Active; check Global Reset processes are done */
 918         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 919                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 920                 if (reg == uld_mask) {
 921                         ice_debug(hw, ICE_DBG_INIT,
 922                                   "Global reset processes done. %d\n", cnt);
 923                         break;
 924                 }
 925                 ice_msec_delay(10, true);
 926         }
 927
 928         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 929                 ice_debug(hw, ICE_DBG_INIT,
 930                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 931                           reg);
 932                 return ICE_ERR_RESET_FAILED;
 933         }
 934
 935         return ICE_SUCCESS;
 936 }
 937
 938 /**
 939  * ice_pf_reset - Reset the PF
 940  * @hw: pointer to the hardware structure
 941  *
 942  * If a global reset has been triggered, this function checks
 943  * for its completion and then issues the PF reset
 944  */
 945 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 946 {
 947         u32 cnt, reg;
 948
 949         /* If at function entry a global reset was already in progress, i.e.
 950          * state is not 'device active' or any of the reset done bits are not
 951          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 952          * global reset is done.
 953          */
 954         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 955             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 956                 /* poll on global reset currently in progress until done */
 957                 if (ice_check_reset(hw))
 958                         return ICE_ERR_RESET_FAILED;
 959
 960                 return ICE_SUCCESS;
 961         }
 962
 963         /* Reset the PF */
 964         reg = rd32(hw, PFGEN_CTRL);
 965
 966         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 967
 968         /* Wait for the PFR to complete. The wait time is the global config lock
 969          * timeout plus the PFR timeout which will account for a possible reset
 970          * that is occurring during a download package operation.
 971          */
 972         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 973              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 974                 reg = rd32(hw, PFGEN_CTRL);
 975                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 976                         break;
 977
 978                 ice_msec_delay(1, true);
 979         }
 980
 981         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 982                 ice_debug(hw, ICE_DBG_INIT,
 983                           "PF reset polling failed to complete.\n");
 984                 return ICE_ERR_RESET_FAILED;
 985         }
 986
 987         return ICE_SUCCESS;
 988 }
 989
 990 /**
 991  * ice_reset - Perform different types of reset
 992  * @hw: pointer to the hardware structure
 993  * @req: reset request
 994  *
 995  * This function triggers a reset as specified by the req parameter.
 996  *
 997  * Note:
 998  * If anything other than a PF reset is triggered, PXE mode is restored.
 999  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1000  * interface has been restored in the rebuild flow.
1001  */
1002 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1003 {
1004         u32 val = 0;
1005
1006         switch (req) {
1007         case ICE_RESET_PFR:
1008                 return ice_pf_reset(hw);
1009         case ICE_RESET_CORER:
1010                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1011                 val = GLGEN_RTRIG_CORER_M;
1012                 break;
1013         case ICE_RESET_GLOBR:
1014                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1015                 val = GLGEN_RTRIG_GLOBR_M;
1016                 break;
1017         default:
1018                 return ICE_ERR_PARAM;
1019         }
1020
1021         val |= rd32(hw, GLGEN_RTRIG);
1022         wr32(hw, GLGEN_RTRIG, val);
1023         ice_flush(hw);
1024
1025         /* wait for the FW to be ready */
1026         return ice_check_reset(hw);
1027 }
1028
1029 /**
1030  * ice_copy_rxq_ctx_to_hw
1031  * @hw: pointer to the hardware structure
1032  * @ice_rxq_ctx: pointer to the rxq context
1033  * @rxq_index: the index of the Rx queue
1034  *
1035  * Copies rxq context from dense structure to HW register space
1036  */
1037 static enum ice_status
1038 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1039 {
1040         u8 i;
1041
1042         if (!ice_rxq_ctx)
1043                 return ICE_ERR_BAD_PTR;
1044
1045         if (rxq_index > QRX_CTRL_MAX_INDEX)
1046                 return ICE_ERR_PARAM;
1047
1048         /* Copy each dword separately to HW */
1049         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1050                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1051                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1052
1053                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1054                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1055         }
1056
1057         return ICE_SUCCESS;
1058 }
1059
1060 /* LAN Rx Queue Context */
1061 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1062         /* Field                Width   LSB */
1063         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1064         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1065         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1066         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1067         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1068         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1069         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1070         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1071         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1072         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1073         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1074         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1075         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1076         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1078         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1079         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1080         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1081         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1082         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1083         { 0 }
1084 };
1085
1086 /**
1087  * ice_write_rxq_ctx
1088  * @hw: pointer to the hardware structure
1089  * @rlan_ctx: pointer to the rxq context
1090  * @rxq_index: the index of the Rx queue
1091  *
1092  * Converts rxq context from sparse to dense structure and then writes
1093  * it to HW register space and enables the hardware to prefetch descriptors
1094  * instead of only fetching them on demand
1095  */
1096 enum ice_status
1097 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1098                   u32 rxq_index)
1099 {
1100         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1101
1102         if (!rlan_ctx)
1103                 return ICE_ERR_BAD_PTR;
1104
1105         rlan_ctx->prefena = 1;
1106
1107         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1108         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1109 }
1110
1111 /**
1112  * ice_clear_rxq_ctx
1113  * @hw: pointer to the hardware structure
1114  * @rxq_index: the index of the Rx queue to clear
1115  *
1116  * Clears rxq context in HW register space
1117  */
1118 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1119 {
1120         u8 i;
1121
1122         if (rxq_index > QRX_CTRL_MAX_INDEX)
1123                 return ICE_ERR_PARAM;
1124
1125         /* Clear each dword register separately */
1126         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1127                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1128
1129         return ICE_SUCCESS;
1130 }
1131
1132 /* LAN Tx Queue Context */
1133 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1134                                     /* Field                    Width   LSB */
1135         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1136         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1137         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1138         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1139         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1140         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1141         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1142         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1143         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1144         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1145         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1146         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1147         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1148         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1149         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1150         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1151         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1152         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1153         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1154         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1155         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1156         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1157         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1158         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1159         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1160         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1161         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1162         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1163         { 0 }
1164 };
1165
1166 /**
1167  * ice_copy_tx_cmpltnq_ctx_to_hw
1168  * @hw: pointer to the hardware structure
1169  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1170  * @tx_cmpltnq_index: the index of the completion queue
1171  *
1172  * Copies Tx completion queue context from dense structure to HW register space
1173  */
1174 static enum ice_status
1175 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1176                               u32 tx_cmpltnq_index)
1177 {
1178         u8 i;
1179
1180         if (!ice_tx_cmpltnq_ctx)
1181                 return ICE_ERR_BAD_PTR;
1182
1183         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1184                 return ICE_ERR_PARAM;
1185
1186         /* Copy each dword separately to HW */
1187         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1188                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1189                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1190
1191                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1192                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1193         }
1194
1195         return ICE_SUCCESS;
1196 }
1197
1198 /* LAN Tx Completion Queue Context */
1199 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1200                                        /* Field                 Width   LSB */
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1208         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1209         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1210         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1211         { 0 }
1212 };
1213
1214 /**
1215  * ice_write_tx_cmpltnq_ctx
1216  * @hw: pointer to the hardware structure
1217  * @tx_cmpltnq_ctx: pointer to the completion queue context
1218  * @tx_cmpltnq_index: the index of the completion queue
1219  *
1220  * Converts completion queue context from sparse to dense structure and then
1221  * writes it to HW register space
1222  */
1223 enum ice_status
1224 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1225                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1226                          u32 tx_cmpltnq_index)
1227 {
1228         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1229
1230         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1231         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1232 }
1233
1234 /**
1235  * ice_clear_tx_cmpltnq_ctx
1236  * @hw: pointer to the hardware structure
1237  * @tx_cmpltnq_index: the index of the completion queue to clear
1238  *
1239  * Clears Tx completion queue context in HW register space
1240  */
1241 enum ice_status
1242 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1243 {
1244         u8 i;
1245
1246         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1247                 return ICE_ERR_PARAM;
1248
1249         /* Clear each dword register separately */
1250         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1251                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1252
1253         return ICE_SUCCESS;
1254 }
1255
1256 /**
1257  * ice_copy_tx_drbell_q_ctx_to_hw
1258  * @hw: pointer to the hardware structure
1259  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1260  * @tx_drbell_q_index: the index of the doorbell queue
1261  *
1262  * Copies doorbell queue context from dense structure to HW register space
1263  */
1264 static enum ice_status
1265 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1266                                u32 tx_drbell_q_index)
1267 {
1268         u8 i;
1269
1270         if (!ice_tx_drbell_q_ctx)
1271                 return ICE_ERR_BAD_PTR;
1272
1273         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1274                 return ICE_ERR_PARAM;
1275
1276         /* Copy each dword separately to HW */
1277         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1278                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1279                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1280
1281                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1282                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1283         }
1284
1285         return ICE_SUCCESS;
1286 }
1287
1288 /* LAN Tx Doorbell Queue Context info */
1289 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1290                                         /* Field                Width   LSB */
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1299         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1300         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1301         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1302         { 0 }
1303 };
1304
1305 /**
1306  * ice_write_tx_drbell_q_ctx
1307  * @hw: pointer to the hardware structure
1308  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1309  * @tx_drbell_q_index: the index of the doorbell queue
1310  *
1311  * Converts doorbell queue context from sparse to dense structure and then
1312  * writes it to HW register space
1313  */
1314 enum ice_status
1315 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1316                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1317                           u32 tx_drbell_q_index)
1318 {
1319         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1320
1321         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1322                     ice_tx_drbell_q_ctx_info);
1323         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1324 }
1325
1326 /**
1327  * ice_clear_tx_drbell_q_ctx
1328  * @hw: pointer to the hardware structure
1329  * @tx_drbell_q_index: the index of the doorbell queue to clear
1330  *
1331  * Clears doorbell queue context in HW register space
1332  */
1333 enum ice_status
1334 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1335 {
1336         u8 i;
1337
1338         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1339                 return ICE_ERR_PARAM;
1340
1341         /* Clear each dword register separately */
1342         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1343                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1344
1345         return ICE_SUCCESS;
1346 }
1347
1348 /* FW Admin Queue command wrappers */
1349
1350 /**
1351  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1352  * @hw: pointer to the HW struct
1353  * @desc: descriptor describing the command
1354  * @buf: buffer to use for indirect commands (NULL for direct commands)
1355  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1356  * @cd: pointer to command details structure
1357  *
1358  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1359  */
1360 enum ice_status
1361 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1362                 u16 buf_size, struct ice_sq_cd *cd)
1363 {
1364         if (hw->aq_send_cmd_fn) {
1365                 enum ice_status status = ICE_ERR_NOT_READY;
1366                 u16 retval = ICE_AQ_RC_OK;
1367
1368                 ice_acquire_lock(&hw->adminq.sq_lock);
1369                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1370                                         buf, buf_size)) {
1371                         retval = LE16_TO_CPU(desc->retval);
1372                         /* strip off FW internal code */
1373                         if (retval)
1374                                 retval &= 0xff;
1375                         if (retval == ICE_AQ_RC_OK)
1376                                 status = ICE_SUCCESS;
1377                         else
1378                                 status = ICE_ERR_AQ_ERROR;
1379                 }
1380
1381                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1382                 ice_release_lock(&hw->adminq.sq_lock);
1383
1384                 return status;
1385         }
1386         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1387 }
1388
1389 /**
1390  * ice_aq_get_fw_ver
1391  * @hw: pointer to the HW struct
1392  * @cd: pointer to command details structure or NULL
1393  *
1394  * Get the firmware version (0x0001) from the admin queue commands
1395  */
1396 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1397 {
1398         struct ice_aqc_get_ver *resp;
1399         struct ice_aq_desc desc;
1400         enum ice_status status;
1401
1402         resp = &desc.params.get_ver;
1403
1404         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1405
1406         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1407
1408         if (!status) {
1409                 hw->fw_branch = resp->fw_branch;
1410                 hw->fw_maj_ver = resp->fw_major;
1411                 hw->fw_min_ver = resp->fw_minor;
1412                 hw->fw_patch = resp->fw_patch;
1413                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1414                 hw->api_branch = resp->api_branch;
1415                 hw->api_maj_ver = resp->api_major;
1416                 hw->api_min_ver = resp->api_minor;
1417                 hw->api_patch = resp->api_patch;
1418         }
1419
1420         return status;
1421 }
1422
1423 /**
1424  * ice_aq_send_driver_ver
1425  * @hw: pointer to the HW struct
1426  * @dv: driver's major, minor version
1427  * @cd: pointer to command details structure or NULL
1428  *
1429  * Send the driver version (0x0002) to the firmware
1430  */
1431 enum ice_status
1432 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1433                        struct ice_sq_cd *cd)
1434 {
1435         struct ice_aqc_driver_ver *cmd;
1436         struct ice_aq_desc desc;
1437         u16 len;
1438
1439         cmd = &desc.params.driver_ver;
1440
1441         if (!dv)
1442                 return ICE_ERR_PARAM;
1443
1444         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1445
1446         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1447         cmd->major_ver = dv->major_ver;
1448         cmd->minor_ver = dv->minor_ver;
1449         cmd->build_ver = dv->build_ver;
1450         cmd->subbuild_ver = dv->subbuild_ver;
1451
1452         len = 0;
1453         while (len < sizeof(dv->driver_string) &&
1454                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1455                 len++;
1456
1457         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1458 }
1459
1460 /**
1461  * ice_aq_q_shutdown
1462  * @hw: pointer to the HW struct
1463  * @unloading: is the driver unloading itself
1464  *
1465  * Tell the Firmware that we're shutting down the AdminQ and whether
1466  * or not the driver is unloading as well (0x0003).
1467  */
1468 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1469 {
1470         struct ice_aqc_q_shutdown *cmd;
1471         struct ice_aq_desc desc;
1472
1473         cmd = &desc.params.q_shutdown;
1474
1475         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1476
1477         if (unloading)
1478                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1479
1480         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1481 }
1482
1483 /**
1484  * ice_aq_req_res
1485  * @hw: pointer to the HW struct
1486  * @res: resource ID
1487  * @access: access type
1488  * @sdp_number: resource number
1489  * @timeout: the maximum time in ms that the driver may hold the resource
1490  * @cd: pointer to command details structure or NULL
1491  *
1492  * Requests common resource using the admin queue commands (0x0008).
1493  * When attempting to acquire the Global Config Lock, the driver can
1494  * learn of three states:
1495  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1496  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1497  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1498  *                          successfully downloaded the package; the driver does
1499  *                          not have to download the package and can continue
1500  *                          loading
1501  *
1502  * Note that if the caller is in an acquire lock, perform action, release lock
1503  * phase of operation, it is possible that the FW may detect a timeout and issue
1504  * a CORER. In this case, the driver will receive a CORER interrupt and will
1505  * have to determine its cause. The calling thread that is handling this flow
1506  * will likely get an error propagated back to it indicating the Download
1507  * Package, Update Package or the Release Resource AQ commands timed out.
1508  */
1509 static enum ice_status
1510 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1511                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1512                struct ice_sq_cd *cd)
1513 {
1514         struct ice_aqc_req_res *cmd_resp;
1515         struct ice_aq_desc desc;
1516         enum ice_status status;
1517
1518         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1519
1520         cmd_resp = &desc.params.res_owner;
1521
1522         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1523
1524         cmd_resp->res_id = CPU_TO_LE16(res);
1525         cmd_resp->access_type = CPU_TO_LE16(access);
1526         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1527         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1528         *timeout = 0;
1529
1530         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1531
1532         /* The completion specifies the maximum time in ms that the driver
1533          * may hold the resource in the Timeout field.
1534          */
1535
1536         /* Global config lock response utilizes an additional status field.
1537          *
1538          * If the Global config lock resource is held by some other driver, the
1539          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1540          * and the timeout field indicates the maximum time the current owner
1541          * of the resource has to free it.
1542          */
1543         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1544                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1545                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1546                         return ICE_SUCCESS;
1547                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1548                            ICE_AQ_RES_GLBL_IN_PROG) {
1549                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1550                         return ICE_ERR_AQ_ERROR;
1551                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1552                            ICE_AQ_RES_GLBL_DONE) {
1553                         return ICE_ERR_AQ_NO_WORK;
1554                 }
1555
1556                 /* invalid FW response, force a timeout immediately */
1557                 *timeout = 0;
1558                 return ICE_ERR_AQ_ERROR;
1559         }
1560
1561         /* If the resource is held by some other driver, the command completes
1562          * with a busy return value and the timeout field indicates the maximum
1563          * time the current owner of the resource has to free it.
1564          */
1565         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1566                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1567
1568         return status;
1569 }
1570
1571 /**
1572  * ice_aq_release_res
1573  * @hw: pointer to the HW struct
1574  * @res: resource ID
1575  * @sdp_number: resource number
1576  * @cd: pointer to command details structure or NULL
1577  *
1578  * release common resource using the admin queue commands (0x0009)
1579  */
1580 static enum ice_status
1581 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1582                    struct ice_sq_cd *cd)
1583 {
1584         struct ice_aqc_req_res *cmd;
1585         struct ice_aq_desc desc;
1586
1587         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1588
1589         cmd = &desc.params.res_owner;
1590
1591         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1592
1593         cmd->res_id = CPU_TO_LE16(res);
1594         cmd->res_number = CPU_TO_LE32(sdp_number);
1595
1596         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1597 }
1598
1599 /**
1600  * ice_acquire_res
1601  * @hw: pointer to the HW structure
1602  * @res: resource ID
1603  * @access: access type (read or write)
1604  * @timeout: timeout in milliseconds
1605  *
1606  * This function will attempt to acquire the ownership of a resource.
1607  */
1608 enum ice_status
1609 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1610                 enum ice_aq_res_access_type access, u32 timeout)
1611 {
1612 #define ICE_RES_POLLING_DELAY_MS        10
1613         u32 delay = ICE_RES_POLLING_DELAY_MS;
1614         u32 time_left = timeout;
1615         enum ice_status status;
1616
1617         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1618
1619         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1620
1621         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1622          * previously acquired the resource and performed any necessary updates;
1623          * in this case the caller does not obtain the resource and has no
1624          * further work to do.
1625          */
1626         if (status == ICE_ERR_AQ_NO_WORK)
1627                 goto ice_acquire_res_exit;
1628
1629         if (status)
1630                 ice_debug(hw, ICE_DBG_RES,
1631                           "resource %d acquire type %d failed.\n", res, access);
1632
1633         /* If necessary, poll until the current lock owner timeouts */
1634         timeout = time_left;
1635         while (status && timeout && time_left) {
1636                 ice_msec_delay(delay, true);
1637                 timeout = (timeout > delay) ? timeout - delay : 0;
1638                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1639
1640                 if (status == ICE_ERR_AQ_NO_WORK)
1641                         /* lock free, but no work to do */
1642                         break;
1643
1644                 if (!status)
1645                         /* lock acquired */
1646                         break;
1647         }
1648         if (status && status != ICE_ERR_AQ_NO_WORK)
1649                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1650
1651 ice_acquire_res_exit:
1652         if (status == ICE_ERR_AQ_NO_WORK) {
1653                 if (access == ICE_RES_WRITE)
1654                         ice_debug(hw, ICE_DBG_RES,
1655                                   "resource indicates no work to do.\n");
1656                 else
1657                         ice_debug(hw, ICE_DBG_RES,
1658                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1659         }
1660         return status;
1661 }
1662
1663 /**
1664  * ice_release_res
1665  * @hw: pointer to the HW structure
1666  * @res: resource ID
1667  *
1668  * This function will release a resource using the proper Admin Command.
1669  */
1670 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1671 {
1672         enum ice_status status;
1673         u32 total_delay = 0;
1674
1675         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1676
1677         status = ice_aq_release_res(hw, res, 0, NULL);
1678
1679         /* there are some rare cases when trying to release the resource
1680          * results in an admin queue timeout, so handle them correctly
1681          */
1682         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1683                (total_delay < hw->adminq.sq_cmd_timeout)) {
1684                 ice_msec_delay(1, true);
1685                 status = ice_aq_release_res(hw, res, 0, NULL);
1686                 total_delay++;
1687         }
1688 }
1689
1690 /**
1691  * ice_aq_alloc_free_res - command to allocate/free resources
1692  * @hw: pointer to the HW struct
1693  * @num_entries: number of resource entries in buffer
1694  * @buf: Indirect buffer to hold data parameters and response
1695  * @buf_size: size of buffer for indirect commands
1696  * @opc: pass in the command opcode
1697  * @cd: pointer to command details structure or NULL
1698  *
1699  * Helper function to allocate/free resources using the admin queue commands
1700  */
1701 enum ice_status
1702 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1703                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1704                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1705 {
1706         struct ice_aqc_alloc_free_res_cmd *cmd;
1707         struct ice_aq_desc desc;
1708
1709         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1710
1711         cmd = &desc.params.sw_res_ctrl;
1712
1713         if (!buf)
1714                 return ICE_ERR_PARAM;
1715
1716         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1717                 return ICE_ERR_PARAM;
1718
1719         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1720
1721         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1722
1723         cmd->num_entries = CPU_TO_LE16(num_entries);
1724
1725         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1726 }
1727
1728 /**
1729  * ice_alloc_hw_res - allocate resource
1730  * @hw: pointer to the HW struct
1731  * @type: type of resource
1732  * @num: number of resources to allocate
1733  * @btm: allocate from bottom
1734  * @res: pointer to array that will receive the resources
1735  */
1736 enum ice_status
1737 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1738 {
1739         struct ice_aqc_alloc_free_res_elem *buf;
1740         enum ice_status status;
1741         u16 buf_len;
1742
1743         buf_len = ice_struct_size(buf, elem, num - 1);
1744         buf = (struct ice_aqc_alloc_free_res_elem *)
1745                 ice_malloc(hw, buf_len);
1746         if (!buf)
1747                 return ICE_ERR_NO_MEMORY;
1748
1749         /* Prepare buffer to allocate resource. */
1750         buf->num_elems = CPU_TO_LE16(num);
1751         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1752                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1753         if (btm)
1754                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1755
1756         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1757                                        ice_aqc_opc_alloc_res, NULL);
1758         if (status)
1759                 goto ice_alloc_res_exit;
1760
1761         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1762                    ICE_NONDMA_TO_NONDMA);
1763
1764 ice_alloc_res_exit:
1765         ice_free(hw, buf);
1766         return status;
1767 }
1768
1769 /**
1770  * ice_free_hw_res - free allocated HW resource
1771  * @hw: pointer to the HW struct
1772  * @type: type of resource to free
1773  * @num: number of resources
1774  * @res: pointer to array that contains the resources to free
1775  */
1776 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1777 {
1778         struct ice_aqc_alloc_free_res_elem *buf;
1779         enum ice_status status;
1780         u16 buf_len;
1781
1782         buf_len = ice_struct_size(buf, elem, num - 1);
1783         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1784         if (!buf)
1785                 return ICE_ERR_NO_MEMORY;
1786
1787         /* Prepare buffer to free resource. */
1788         buf->num_elems = CPU_TO_LE16(num);
1789         buf->res_type = CPU_TO_LE16(type);
1790         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1791                    ICE_NONDMA_TO_NONDMA);
1792
1793         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1794                                        ice_aqc_opc_free_res, NULL);
1795         if (status)
1796                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1797
1798         ice_free(hw, buf);
1799         return status;
1800 }
1801
1802 /**
1803  * ice_get_num_per_func - determine number of resources per PF
1804  * @hw: pointer to the HW structure
1805  * @max: value to be evenly split between each PF
1806  *
1807  * Determine the number of valid functions by going through the bitmap returned
1808  * from parsing capabilities and use this to calculate the number of resources
1809  * per PF based on the max value passed in.
1810  */
1811 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1812 {
1813         u8 funcs;
1814
1815 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1816         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1817                              ICE_CAPS_VALID_FUNCS_M);
1818
1819         if (!funcs)
1820                 return 0;
1821
1822         return max / funcs;
1823 }
1824
1825 /**
1826  * ice_parse_caps - parse function/device capabilities
1827  * @hw: pointer to the HW struct
1828  * @buf: pointer to a buffer containing function/device capability records
1829  * @cap_count: number of capability records in the list
1830  * @opc: type of capabilities list to parse
1831  *
1832  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1833  */
1834 static void
1835 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1836                enum ice_adminq_opc opc)
1837 {
1838         struct ice_aqc_list_caps_elem *cap_resp;
1839         struct ice_hw_func_caps *func_p = NULL;
1840         struct ice_hw_dev_caps *dev_p = NULL;
1841         struct ice_hw_common_caps *caps;
1842         char const *prefix;
1843         u32 i;
1844
1845         if (!buf)
1846                 return;
1847
1848         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1849
1850         if (opc == ice_aqc_opc_list_dev_caps) {
1851                 dev_p = &hw->dev_caps;
1852                 caps = &dev_p->common_cap;
1853
1854                 ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
1855
1856                 prefix = "dev cap";
1857         } else if (opc == ice_aqc_opc_list_func_caps) {
1858                 func_p = &hw->func_caps;
1859                 caps = &func_p->common_cap;
1860
1861                 ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
1862
1863                 prefix = "func cap";
1864         } else {
1865                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1866                 return;
1867         }
1868
1869         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1870                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1871                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1872                 u32 number = LE32_TO_CPU(cap_resp->number);
1873                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1874
1875                 switch (cap) {
1876                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1877                         caps->valid_functions = number;
1878                         ice_debug(hw, ICE_DBG_INIT,
1879                                   "%s: valid_functions (bitmap) = %d\n", prefix,
1880                                   caps->valid_functions);
1881
1882                         /* store func count for resource management purposes */
1883                         if (dev_p)
1884                                 dev_p->num_funcs = ice_hweight32(number);
1885                         break;
1886                 case ICE_AQC_CAPS_VSI:
1887                         if (dev_p) {
1888                                 dev_p->num_vsi_allocd_to_host = number;
1889                                 ice_debug(hw, ICE_DBG_INIT,
1890                                           "%s: num_vsi_allocd_to_host = %d\n",
1891                                           prefix,
1892                                           dev_p->num_vsi_allocd_to_host);
1893                         } else if (func_p) {
1894                                 func_p->guar_num_vsi =
1895                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
1896                                 ice_debug(hw, ICE_DBG_INIT,
1897                                           "%s: guar_num_vsi (fw) = %d\n",
1898                                           prefix, number);
1899                                 ice_debug(hw, ICE_DBG_INIT,
1900                                           "%s: guar_num_vsi = %d\n",
1901                                           prefix, func_p->guar_num_vsi);
1902                         }
1903                         break;
1904                 case ICE_AQC_CAPS_DCB:
1905                         caps->dcb = (number == 1);
1906                         caps->active_tc_bitmap = logical_id;
1907                         caps->maxtc = phys_id;
1908                         ice_debug(hw, ICE_DBG_INIT,
1909                                   "%s: dcb = %d\n", prefix, caps->dcb);
1910                         ice_debug(hw, ICE_DBG_INIT,
1911                                   "%s: active_tc_bitmap = %d\n", prefix,
1912                                   caps->active_tc_bitmap);
1913                         ice_debug(hw, ICE_DBG_INIT,
1914                                   "%s: maxtc = %d\n", prefix, caps->maxtc);
1915                         break;
1916                 case ICE_AQC_CAPS_RSS:
1917                         caps->rss_table_size = number;
1918                         caps->rss_table_entry_width = logical_id;
1919                         ice_debug(hw, ICE_DBG_INIT,
1920                                   "%s: rss_table_size = %d\n", prefix,
1921                                   caps->rss_table_size);
1922                         ice_debug(hw, ICE_DBG_INIT,
1923                                   "%s: rss_table_entry_width = %d\n", prefix,
1924                                   caps->rss_table_entry_width);
1925                         break;
1926                 case ICE_AQC_CAPS_RXQS:
1927                         caps->num_rxq = number;
1928                         caps->rxq_first_id = phys_id;
1929                         ice_debug(hw, ICE_DBG_INIT,
1930                                   "%s: num_rxq = %d\n", prefix,
1931                                   caps->num_rxq);
1932                         ice_debug(hw, ICE_DBG_INIT,
1933                                   "%s: rxq_first_id = %d\n", prefix,
1934                                   caps->rxq_first_id);
1935                         break;
1936                 case ICE_AQC_CAPS_TXQS:
1937                         caps->num_txq = number;
1938                         caps->txq_first_id = phys_id;
1939                         ice_debug(hw, ICE_DBG_INIT,
1940                                   "%s: num_txq = %d\n", prefix,
1941                                   caps->num_txq);
1942                         ice_debug(hw, ICE_DBG_INIT,
1943                                   "%s: txq_first_id = %d\n", prefix,
1944                                   caps->txq_first_id);
1945                         break;
1946                 case ICE_AQC_CAPS_MSIX:
1947                         caps->num_msix_vectors = number;
1948                         caps->msix_vector_first_id = phys_id;
1949                         ice_debug(hw, ICE_DBG_INIT,
1950                                   "%s: num_msix_vectors = %d\n", prefix,
1951                                   caps->num_msix_vectors);
1952                         ice_debug(hw, ICE_DBG_INIT,
1953                                   "%s: msix_vector_first_id = %d\n", prefix,
1954                                   caps->msix_vector_first_id);
1955                         break;
1956                 case ICE_AQC_CAPS_FD:
1957                         if (dev_p) {
1958                                 dev_p->num_flow_director_fltr = number;
1959                                 ice_debug(hw, ICE_DBG_INIT,
1960                                           "%s: num_flow_director_fltr = %d\n",
1961                                           prefix,
1962                                           dev_p->num_flow_director_fltr);
1963                         }
1964                         if (func_p) {
1965                                 u32 reg_val, val;
1966
1967                                 if (hw->dcf_enabled)
1968                                         break;
1969                                 reg_val = rd32(hw, GLQF_FD_SIZE);
1970                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1971                                       GLQF_FD_SIZE_FD_GSIZE_S;
1972                                 func_p->fd_fltr_guar =
1973                                         ice_get_num_per_func(hw, val);
1974                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1975                                       GLQF_FD_SIZE_FD_BSIZE_S;
1976                                 func_p->fd_fltr_best_effort = val;
1977                                 ice_debug(hw, ICE_DBG_INIT,
1978                                           "%s: fd_fltr_guar = %d\n",
1979                                           prefix, func_p->fd_fltr_guar);
1980                                 ice_debug(hw, ICE_DBG_INIT,
1981                                           "%s: fd_fltr_best_effort = %d\n",
1982                                           prefix, func_p->fd_fltr_best_effort);
1983                         }
1984                         break;
1985                 case ICE_AQC_CAPS_MAX_MTU:
1986                         caps->max_mtu = number;
1987                         ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1988                                   prefix, caps->max_mtu);
1989                         break;
1990                 default:
1991                         ice_debug(hw, ICE_DBG_INIT,
1992                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
1993                                   i, cap);
1994                         break;
1995                 }
1996         }
1997
1998         /* Re-calculate capabilities that are dependent on the number of
1999          * physical ports; i.e. some features are not supported or function
2000          * differently on devices with more than 4 ports.
2001          */
2002         if (hw->dev_caps.num_funcs > 4) {
2003                 /* Max 4 TCs per port */
2004                 caps->maxtc = 4;
2005                 ice_debug(hw, ICE_DBG_INIT,
2006                           "%s: maxtc = %d (based on #ports)\n", prefix,
2007                           caps->maxtc);
2008         }
2009 }
2010
2011 /**
2012  * ice_aq_discover_caps - query function/device capabilities
2013  * @hw: pointer to the HW struct
2014  * @buf: a virtual buffer to hold the capabilities
2015  * @buf_size: Size of the virtual buffer
2016  * @cap_count: cap count needed if AQ err==ENOMEM
2017  * @opc: capabilities type to discover - pass in the command opcode
2018  * @cd: pointer to command details structure or NULL
2019  *
2020  * Get the function(0x000a)/device(0x000b) capabilities description from
2021  * the firmware.
2022  */
2023 static enum ice_status
2024 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2025                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2026 {
2027         struct ice_aqc_list_caps *cmd;
2028         struct ice_aq_desc desc;
2029         enum ice_status status;
2030
2031         cmd = &desc.params.get_cap;
2032
2033         if (opc != ice_aqc_opc_list_func_caps &&
2034             opc != ice_aqc_opc_list_dev_caps)
2035                 return ICE_ERR_PARAM;
2036
2037         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2038
2039         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2040         if (!status)
2041                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
2042         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2043                 *cap_count = LE32_TO_CPU(cmd->count);
2044         return status;
2045 }
2046
2047 /**
2048  * ice_discover_caps - get info about the HW
2049  * @hw: pointer to the hardware structure
2050  * @opc: capabilities type to discover - pass in the command opcode
2051  */
2052 static enum ice_status
2053 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2054 {
2055         enum ice_status status;
2056         u32 cap_count;
2057         u16 cbuf_len;
2058         u8 retries;
2059
2060         /* The driver doesn't know how many capabilities the device will return
2061          * so the buffer size required isn't known ahead of time. The driver
2062          * starts with cbuf_len and if this turns out to be insufficient, the
2063          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2064          * The driver then allocates the buffer based on the count and retries
2065          * the operation. So it follows that the retry count is 2.
2066          */
2067 #define ICE_GET_CAP_BUF_COUNT   40
2068 #define ICE_GET_CAP_RETRY_COUNT 2
2069
2070         cap_count = ICE_GET_CAP_BUF_COUNT;
2071         retries = ICE_GET_CAP_RETRY_COUNT;
2072
2073         do {
2074                 void *cbuf;
2075
2076                 cbuf_len = (u16)(cap_count *
2077                                  sizeof(struct ice_aqc_list_caps_elem));
2078                 cbuf = ice_malloc(hw, cbuf_len);
2079                 if (!cbuf)
2080                         return ICE_ERR_NO_MEMORY;
2081
2082                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2083                                               opc, NULL);
2084                 ice_free(hw, cbuf);
2085
2086                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2087                         break;
2088
2089                 /* If ENOMEM is returned, try again with bigger buffer */
2090         } while (--retries);
2091
2092         return status;
2093 }
2094
2095 /**
2096  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2097  * @hw: pointer to the hardware structure
2098  */
2099 void ice_set_safe_mode_caps(struct ice_hw *hw)
2100 {
2101         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2102         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2103         u32 valid_func, rxq_first_id, txq_first_id;
2104         u32 msix_vector_first_id, max_mtu;
2105         u32 num_funcs;
2106
2107         /* cache some func_caps values that should be restored after memset */
2108         valid_func = func_caps->common_cap.valid_functions;
2109         txq_first_id = func_caps->common_cap.txq_first_id;
2110         rxq_first_id = func_caps->common_cap.rxq_first_id;
2111         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2112         max_mtu = func_caps->common_cap.max_mtu;
2113
2114         /* unset func capabilities */
2115         memset(func_caps, 0, sizeof(*func_caps));
2116
2117         /* restore cached values */
2118         func_caps->common_cap.valid_functions = valid_func;
2119         func_caps->common_cap.txq_first_id = txq_first_id;
2120         func_caps->common_cap.rxq_first_id = rxq_first_id;
2121         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2122         func_caps->common_cap.max_mtu = max_mtu;
2123
2124         /* one Tx and one Rx queue in safe mode */
2125         func_caps->common_cap.num_rxq = 1;
2126         func_caps->common_cap.num_txq = 1;
2127
2128         /* two MSIX vectors, one for traffic and one for misc causes */
2129         func_caps->common_cap.num_msix_vectors = 2;
2130         func_caps->guar_num_vsi = 1;
2131
2132         /* cache some dev_caps values that should be restored after memset */
2133         valid_func = dev_caps->common_cap.valid_functions;
2134         txq_first_id = dev_caps->common_cap.txq_first_id;
2135         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2136         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2137         max_mtu = dev_caps->common_cap.max_mtu;
2138         num_funcs = dev_caps->num_funcs;
2139
2140         /* unset dev capabilities */
2141         memset(dev_caps, 0, sizeof(*dev_caps));
2142
2143         /* restore cached values */
2144         dev_caps->common_cap.valid_functions = valid_func;
2145         dev_caps->common_cap.txq_first_id = txq_first_id;
2146         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2147         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2148         dev_caps->common_cap.max_mtu = max_mtu;
2149         dev_caps->num_funcs = num_funcs;
2150
2151         /* one Tx and one Rx queue per function in safe mode */
2152         dev_caps->common_cap.num_rxq = num_funcs;
2153         dev_caps->common_cap.num_txq = num_funcs;
2154
2155         /* two MSIX vectors per function */
2156         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2157 }
2158
2159 /**
2160  * ice_get_caps - get info about the HW
2161  * @hw: pointer to the hardware structure
2162  */
2163 enum ice_status ice_get_caps(struct ice_hw *hw)
2164 {
2165         enum ice_status status;
2166
2167         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2168         if (!status)
2169                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2170
2171         return status;
2172 }
2173
2174 /**
2175  * ice_aq_manage_mac_write - manage MAC address write command
2176  * @hw: pointer to the HW struct
2177  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2178  * @flags: flags to control write behavior
2179  * @cd: pointer to command details structure or NULL
2180  *
2181  * This function is used to write MAC address to the NVM (0x0108).
2182  */
2183 enum ice_status
2184 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2185                         struct ice_sq_cd *cd)
2186 {
2187         struct ice_aqc_manage_mac_write *cmd;
2188         struct ice_aq_desc desc;
2189
2190         cmd = &desc.params.mac_write;
2191         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2192
2193         cmd->flags = flags;
2194         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2195
2196         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2197 }
2198
2199 /**
2200  * ice_aq_clear_pxe_mode
2201  * @hw: pointer to the HW struct
2202  *
2203  * Tell the firmware that the driver is taking over from PXE (0x0110).
2204  */
2205 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2206 {
2207         struct ice_aq_desc desc;
2208
2209         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2210         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2211
2212         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2213 }
2214
2215 /**
2216  * ice_clear_pxe_mode - clear pxe operations mode
2217  * @hw: pointer to the HW struct
2218  *
2219  * Make sure all PXE mode settings are cleared, including things
2220  * like descriptor fetch/write-back mode.
2221  */
2222 void ice_clear_pxe_mode(struct ice_hw *hw)
2223 {
2224         if (ice_check_sq_alive(hw, &hw->adminq))
2225                 ice_aq_clear_pxe_mode(hw);
2226 }
2227
2228 /**
2229  * ice_get_link_speed_based_on_phy_type - returns link speed
2230  * @phy_type_low: lower part of phy_type
2231  * @phy_type_high: higher part of phy_type
2232  *
2233  * This helper function will convert an entry in PHY type structure
2234  * [phy_type_low, phy_type_high] to its corresponding link speed.
2235  * Note: In the structure of [phy_type_low, phy_type_high], there should
2236  * be one bit set, as this function will convert one PHY type to its
2237  * speed.
2238  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2239  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2240  */
2241 static u16
2242 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2243 {
2244         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2245         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2246
2247         switch (phy_type_low) {
2248         case ICE_PHY_TYPE_LOW_100BASE_TX:
2249         case ICE_PHY_TYPE_LOW_100M_SGMII:
2250                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2251                 break;
2252         case ICE_PHY_TYPE_LOW_1000BASE_T:
2253         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2254         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2255         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2256         case ICE_PHY_TYPE_LOW_1G_SGMII:
2257                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2258                 break;
2259         case ICE_PHY_TYPE_LOW_2500BASE_T:
2260         case ICE_PHY_TYPE_LOW_2500BASE_X:
2261         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2262                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2263                 break;
2264         case ICE_PHY_TYPE_LOW_5GBASE_T:
2265         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2266                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2267                 break;
2268         case ICE_PHY_TYPE_LOW_10GBASE_T:
2269         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2270         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2271         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2272         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2273         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2274         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2275                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2276                 break;
2277         case ICE_PHY_TYPE_LOW_25GBASE_T:
2278         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2279         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2280         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2281         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2282         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2283         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2284         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2285         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2286         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2287         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2288                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2289                 break;
2290         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2291         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2292         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2293         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2294         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2295         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2296                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2297                 break;
2298         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2299         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2300         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2301         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2302         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2303         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2304         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2305         case ICE_PHY_TYPE_LOW_50G_AUI2:
2306         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2307         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2308         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2309         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2310         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2311         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2312         case ICE_PHY_TYPE_LOW_50G_AUI1:
2313                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2314                 break;
2315         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2316         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2317         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2318         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2319         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2320         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2321         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2322         case ICE_PHY_TYPE_LOW_100G_AUI4:
2323         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2324         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2325         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2326         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2327         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2328                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2329                 break;
2330         default:
2331                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2332                 break;
2333         }
2334
2335         switch (phy_type_high) {
2336         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2337         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2338         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2339         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2340         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2341                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2342                 break;
2343         default:
2344                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2345                 break;
2346         }
2347
2348         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2349             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2350                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2351         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2352                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2353                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2354         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2355                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2356                 return speed_phy_type_low;
2357         else
2358                 return speed_phy_type_high;
2359 }
2360
2361 /**
2362  * ice_update_phy_type
2363  * @phy_type_low: pointer to the lower part of phy_type
2364  * @phy_type_high: pointer to the higher part of phy_type
2365  * @link_speeds_bitmap: targeted link speeds bitmap
2366  *
2367  * Note: For the link_speeds_bitmap structure, you can check it at
2368  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2369  * link_speeds_bitmap include multiple speeds.
2370  *
2371  * Each entry in this [phy_type_low, phy_type_high] structure will
2372  * present a certain link speed. This helper function will turn on bits
2373  * in [phy_type_low, phy_type_high] structure based on the value of
2374  * link_speeds_bitmap input parameter.
2375  */
2376 void
2377 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2378                     u16 link_speeds_bitmap)
2379 {
2380         u64 pt_high;
2381         u64 pt_low;
2382         int index;
2383         u16 speed;
2384
2385         /* We first check with low part of phy_type */
2386         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2387                 pt_low = BIT_ULL(index);
2388                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2389
2390                 if (link_speeds_bitmap & speed)
2391                         *phy_type_low |= BIT_ULL(index);
2392         }
2393
2394         /* We then check with high part of phy_type */
2395         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2396                 pt_high = BIT_ULL(index);
2397                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2398
2399                 if (link_speeds_bitmap & speed)
2400                         *phy_type_high |= BIT_ULL(index);
2401         }
2402 }
2403
2404 /**
2405  * ice_aq_set_phy_cfg
2406  * @hw: pointer to the HW struct
2407  * @pi: port info structure of the interested logical port
2408  * @cfg: structure with PHY configuration data to be set
2409  * @cd: pointer to command details structure or NULL
2410  *
2411  * Set the various PHY configuration parameters supported on the Port.
2412  * One or more of the Set PHY config parameters may be ignored in an MFP
2413  * mode as the PF may not have the privilege to set some of the PHY Config
2414  * parameters. This status will be indicated by the command response (0x0601).
2415  */
2416 enum ice_status
2417 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2418                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2419 {
2420         struct ice_aq_desc desc;
2421         enum ice_status status;
2422
2423         if (!cfg)
2424                 return ICE_ERR_PARAM;
2425
2426         /* Ensure that only valid bits of cfg->caps can be turned on. */
2427         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2428                 ice_debug(hw, ICE_DBG_PHY,
2429                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2430                           cfg->caps);
2431
2432                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2433         }
2434
2435         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2436         desc.params.set_phy.lport_num = pi->lport;
2437         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2438
2439         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2440         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2441                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2442         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2443                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2444         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2445         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2446                   cfg->low_power_ctrl_an);
2447         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2448         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2449         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2450                   cfg->link_fec_opt);
2451
2452         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2453
2454         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2455                 status = ICE_SUCCESS;
2456
2457         if (!status)
2458                 pi->phy.curr_user_phy_cfg = *cfg;
2459
2460         return status;
2461 }
2462
2463 /**
2464  * ice_update_link_info - update status of the HW network link
2465  * @pi: port info structure of the interested logical port
2466  */
2467 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2468 {
2469         struct ice_link_status *li;
2470         enum ice_status status;
2471
2472         if (!pi)
2473                 return ICE_ERR_PARAM;
2474
2475         li = &pi->phy.link_info;
2476
2477         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2478         if (status)
2479                 return status;
2480
2481         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2482                 struct ice_aqc_get_phy_caps_data *pcaps;
2483                 struct ice_hw *hw;
2484
2485                 hw = pi->hw;
2486                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2487                         ice_malloc(hw, sizeof(*pcaps));
2488                 if (!pcaps)
2489                         return ICE_ERR_NO_MEMORY;
2490
2491                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2492                                              pcaps, NULL);
2493
2494                 ice_free(hw, pcaps);
2495         }
2496
2497         return status;
2498 }
2499
2500 /**
2501  * ice_cache_phy_user_req
2502  * @pi: port information structure
2503  * @cache_data: PHY logging data
2504  * @cache_mode: PHY logging mode
2505  *
2506  * Log the user request on (FC, FEC, SPEED) for later user.
2507  */
2508 static void
2509 ice_cache_phy_user_req(struct ice_port_info *pi,
2510                        struct ice_phy_cache_mode_data cache_data,
2511                        enum ice_phy_cache_mode cache_mode)
2512 {
2513         if (!pi)
2514                 return;
2515
2516         switch (cache_mode) {
2517         case ICE_FC_MODE:
2518                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2519                 break;
2520         case ICE_SPEED_MODE:
2521                 pi->phy.curr_user_speed_req =
2522                         cache_data.data.curr_user_speed_req;
2523                 break;
2524         case ICE_FEC_MODE:
2525                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2526                 break;
2527         default:
2528                 break;
2529         }
2530 }
2531
2532 /**
2533  * ice_caps_to_fc_mode
2534  * @caps: PHY capabilities
2535  *
2536  * Convert PHY FC capabilities to ice FC mode
2537  */
2538 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2539 {
2540         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2541             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2542                 return ICE_FC_FULL;
2543
2544         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2545                 return ICE_FC_TX_PAUSE;
2546
2547         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2548                 return ICE_FC_RX_PAUSE;
2549
2550         return ICE_FC_NONE;
2551 }
2552
2553 /**
2554  * ice_caps_to_fec_mode
2555  * @caps: PHY capabilities
2556  * @fec_options: Link FEC options
2557  *
2558  * Convert PHY FEC capabilities to ice FEC mode
2559  */
2560 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2561 {
2562         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2563                 return ICE_FEC_AUTO;
2564
2565         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2566                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2567                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2568                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2569                 return ICE_FEC_BASER;
2570
2571         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2572                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2573                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2574                 return ICE_FEC_RS;
2575
2576         return ICE_FEC_NONE;
2577 }
2578
2579 static enum ice_status
2580 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2581                enum ice_fc_mode req_mode)
2582 {
2583         struct ice_aqc_get_phy_caps_data *pcaps = NULL;
2584         struct ice_phy_cache_mode_data cache_data;
2585         enum ice_status status = ICE_SUCCESS;
2586         u8 pause_mask = 0x0;
2587
2588         if (!pi || !cfg)
2589                 return ICE_ERR_BAD_PTR;
2590
2591         pcaps = (struct ice_aqc_get_phy_caps_data *)
2592                 ice_malloc(pi->hw, sizeof(*pcaps));
2593         if (!pcaps)
2594                 return ICE_ERR_NO_MEMORY;
2595
2596         /* Cache user FC request */
2597         cache_data.data.curr_user_fc_req = req_mode;
2598         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2599
2600         switch (req_mode) {
2601         case ICE_FC_AUTO:
2602                 /* Query the value of FC that both the NIC and attached media
2603                  * can do.
2604                  */
2605                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2606                                              pcaps, NULL);
2607                 if (status)
2608                         goto out;
2609
2610                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2611                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2612                 break;
2613         case ICE_FC_FULL:
2614                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2615                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2616                 break;
2617         case ICE_FC_RX_PAUSE:
2618                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2619                 break;
2620         case ICE_FC_TX_PAUSE:
2621                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2622                 break;
2623         default:
2624                 break;
2625         }
2626
2627         /* clear the old pause settings */
2628         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2629                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2630
2631         /* set the new capabilities */
2632         cfg->caps |= pause_mask;
2633
2634 out:
2635         ice_free(pi->hw, pcaps);
2636         return status;
2637 }
2638
2639 /**
2640  * ice_set_fc
2641  * @pi: port information structure
2642  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2643  * @ena_auto_link_update: enable automatic link update
2644  *
2645  * Set the requested flow control mode.
2646  */
2647 enum ice_status
2648 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2649 {
2650         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2651         struct ice_aqc_get_phy_caps_data *pcaps;
2652         enum ice_status status;
2653         struct ice_hw *hw;
2654
2655         if (!pi || !aq_failures)
2656                 return ICE_ERR_BAD_PTR;
2657
2658         *aq_failures = 0;
2659         hw = pi->hw;
2660
2661         pcaps = (struct ice_aqc_get_phy_caps_data *)
2662                 ice_malloc(hw, sizeof(*pcaps));
2663         if (!pcaps)
2664                 return ICE_ERR_NO_MEMORY;
2665
2666         /* Get the current PHY config */
2667         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2668                                      NULL);
2669         if (status) {
2670                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2671                 goto out;
2672         }
2673
2674         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2675
2676         /* Configure the set PHY data */
2677         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2678         if (status) {
2679                 if (status != ICE_ERR_BAD_PTR)
2680                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2681
2682                 goto out;
2683         }
2684
2685         /* If the capabilities have changed, then set the new config */
2686         if (cfg.caps != pcaps->caps) {
2687                 int retry_count, retry_max = 10;
2688
2689                 /* Auto restart link so settings take effect */
2690                 if (ena_auto_link_update)
2691                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2692
2693                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2694                 if (status) {
2695                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2696                         goto out;
2697                 }
2698
2699                 /* Update the link info
2700                  * It sometimes takes a really long time for link to
2701                  * come back from the atomic reset. Thus, we wait a
2702                  * little bit.
2703                  */
2704                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2705                         status = ice_update_link_info(pi);
2706
2707                         if (status == ICE_SUCCESS)
2708                                 break;
2709
2710                         ice_msec_delay(100, true);
2711                 }
2712
2713                 if (status)
2714                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2715         }
2716
2717 out:
2718         ice_free(hw, pcaps);
2719         return status;
2720 }
2721
2722 /**
2723  * ice_phy_caps_equals_cfg
2724  * @phy_caps: PHY capabilities
2725  * @phy_cfg: PHY configuration
2726  *
2727  * Helper function to determine if PHY capabilities matches PHY
2728  * configuration
2729  */
2730 bool
2731 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2732                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2733 {
2734         u8 caps_mask, cfg_mask;
2735
2736         if (!phy_caps || !phy_cfg)
2737                 return false;
2738
2739         /* These bits are not common between capabilities and configuration.
2740          * Do not use them to determine equality.
2741          */
2742         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2743                                               ICE_AQC_PHY_EN_MOD_QUAL);
2744         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2745
2746         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2747             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2748             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2749             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2750             phy_caps->eee_cap != phy_cfg->eee_cap ||
2751             phy_caps->eeer_value != phy_cfg->eeer_value ||
2752             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2753                 return false;
2754
2755         return true;
2756 }
2757
2758 /**
2759  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2760  * @pi: port information structure
2761  * @caps: PHY ability structure to copy date from
2762  * @cfg: PHY configuration structure to copy data to
2763  *
2764  * Helper function to copy AQC PHY get ability data to PHY set configuration
2765  * data structure
2766  */
2767 void
2768 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2769                          struct ice_aqc_get_phy_caps_data *caps,
2770                          struct ice_aqc_set_phy_cfg_data *cfg)
2771 {
2772         if (!pi || !caps || !cfg)
2773                 return;
2774
2775         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2776         cfg->phy_type_low = caps->phy_type_low;
2777         cfg->phy_type_high = caps->phy_type_high;
2778         cfg->caps = caps->caps;
2779         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2780         cfg->eee_cap = caps->eee_cap;
2781         cfg->eeer_value = caps->eeer_value;
2782         cfg->link_fec_opt = caps->link_fec_options;
2783         cfg->module_compliance_enforcement =
2784                 caps->module_compliance_enforcement;
2785
2786         if (ice_fw_supports_link_override(pi->hw)) {
2787                 struct ice_link_default_override_tlv tlv;
2788
2789                 if (ice_get_link_default_override(&tlv, pi))
2790                         return;
2791
2792                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2793                         cfg->module_compliance_enforcement |=
2794                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2795         }
2796 }
2797
2798 /**
2799  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2800  * @pi: port information structure
2801  * @cfg: PHY configuration data to set FEC mode
2802  * @fec: FEC mode to configure
2803  */
2804 enum ice_status
2805 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2806                 enum ice_fec_mode fec)
2807 {
2808         struct ice_aqc_get_phy_caps_data *pcaps;
2809         enum ice_status status = ICE_SUCCESS;
2810         struct ice_hw *hw;
2811
2812         if (!pi || !cfg)
2813                 return ICE_ERR_BAD_PTR;
2814
2815         hw = pi->hw;
2816
2817         pcaps = (struct ice_aqc_get_phy_caps_data *)
2818                 ice_malloc(hw, sizeof(*pcaps));
2819         if (!pcaps)
2820                 return ICE_ERR_NO_MEMORY;
2821
2822         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
2823                                      NULL);
2824         if (status)
2825                 goto out;
2826
2827         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
2828         cfg->link_fec_opt = pcaps->link_fec_options;
2829
2830         switch (fec) {
2831         case ICE_FEC_BASER:
2832                 /* Clear RS bits, and AND BASE-R ability
2833                  * bits and OR request bits.
2834                  */
2835                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2836                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2837                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2838                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2839                 break;
2840         case ICE_FEC_RS:
2841                 /* Clear BASE-R bits, and AND RS ability
2842                  * bits and OR request bits.
2843                  */
2844                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2845                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2846                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2847                 break;
2848         case ICE_FEC_NONE:
2849                 /* Clear all FEC option bits. */
2850                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2851                 break;
2852         case ICE_FEC_AUTO:
2853                 /* AND auto FEC bit, and all caps bits. */
2854                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2855                 cfg->link_fec_opt |= pcaps->link_fec_options;
2856                 break;
2857         default:
2858                 status = ICE_ERR_PARAM;
2859                 break;
2860         }
2861
2862         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
2863                 struct ice_link_default_override_tlv tlv;
2864
2865                 if (ice_get_link_default_override(&tlv, pi))
2866                         goto out;
2867
2868                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
2869                     (tlv.options & ICE_LINK_OVERRIDE_EN))
2870                         cfg->link_fec_opt = tlv.fec_options;
2871         }
2872
2873 out:
2874         ice_free(hw, pcaps);
2875
2876         return status;
2877 }
2878
2879 /**
2880  * ice_get_link_status - get status of the HW network link
2881  * @pi: port information structure
2882  * @link_up: pointer to bool (true/false = linkup/linkdown)
2883  *
2884  * Variable link_up is true if link is up, false if link is down.
2885  * The variable link_up is invalid if status is non zero. As a
2886  * result of this call, link status reporting becomes enabled
2887  */
2888 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2889 {
2890         struct ice_phy_info *phy_info;
2891         enum ice_status status = ICE_SUCCESS;
2892
2893         if (!pi || !link_up)
2894                 return ICE_ERR_PARAM;
2895
2896         phy_info = &pi->phy;
2897
2898         if (phy_info->get_link_info) {
2899                 status = ice_update_link_info(pi);
2900
2901                 if (status)
2902                         ice_debug(pi->hw, ICE_DBG_LINK,
2903                                   "get link status error, status = %d\n",
2904                                   status);
2905         }
2906
2907         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2908
2909         return status;
2910 }
2911
2912 /**
2913  * ice_aq_set_link_restart_an
2914  * @pi: pointer to the port information structure
2915  * @ena_link: if true: enable link, if false: disable link
2916  * @cd: pointer to command details structure or NULL
2917  *
2918  * Sets up the link and restarts the Auto-Negotiation over the link.
2919  */
2920 enum ice_status
2921 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2922                            struct ice_sq_cd *cd)
2923 {
2924         struct ice_aqc_restart_an *cmd;
2925         struct ice_aq_desc desc;
2926
2927         cmd = &desc.params.restart_an;
2928
2929         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2930
2931         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2932         cmd->lport_num = pi->lport;
2933         if (ena_link)
2934                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2935         else
2936                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2937
2938         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2939 }
2940
2941 /**
2942  * ice_aq_set_event_mask
2943  * @hw: pointer to the HW struct
2944  * @port_num: port number of the physical function
2945  * @mask: event mask to be set
2946  * @cd: pointer to command details structure or NULL
2947  *
2948  * Set event mask (0x0613)
2949  */
2950 enum ice_status
2951 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2952                       struct ice_sq_cd *cd)
2953 {
2954         struct ice_aqc_set_event_mask *cmd;
2955         struct ice_aq_desc desc;
2956
2957         cmd = &desc.params.set_event_mask;
2958
2959         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2960
2961         cmd->lport_num = port_num;
2962
2963         cmd->event_mask = CPU_TO_LE16(mask);
2964         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2965 }
2966
2967 /**
2968  * ice_aq_set_mac_loopback
2969  * @hw: pointer to the HW struct
2970  * @ena_lpbk: Enable or Disable loopback
2971  * @cd: pointer to command details structure or NULL
2972  *
2973  * Enable/disable loopback on a given port
2974  */
2975 enum ice_status
2976 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2977 {
2978         struct ice_aqc_set_mac_lb *cmd;
2979         struct ice_aq_desc desc;
2980
2981         cmd = &desc.params.set_mac_lb;
2982
2983         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2984         if (ena_lpbk)
2985                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2986
2987         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2988 }
2989
2990 /**
2991  * ice_aq_set_port_id_led
2992  * @pi: pointer to the port information
2993  * @is_orig_mode: is this LED set to original mode (by the net-list)
2994  * @cd: pointer to command details structure or NULL
2995  *
2996  * Set LED value for the given port (0x06e9)
2997  */
2998 enum ice_status
2999 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3000                        struct ice_sq_cd *cd)
3001 {
3002         struct ice_aqc_set_port_id_led *cmd;
3003         struct ice_hw *hw = pi->hw;
3004         struct ice_aq_desc desc;
3005
3006         cmd = &desc.params.set_port_id_led;
3007
3008         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3009
3010         if (is_orig_mode)
3011                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3012         else
3013                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3014
3015         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3016 }
3017
3018 /**
3019  * ice_aq_sff_eeprom
3020  * @hw: pointer to the HW struct
3021  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3022  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3023  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3024  * @page: QSFP page
3025  * @set_page: set or ignore the page
3026  * @data: pointer to data buffer to be read/written to the I2C device.
3027  * @length: 1-16 for read, 1 for write.
3028  * @write: 0 read, 1 for write.
3029  * @cd: pointer to command details structure or NULL
3030  *
3031  * Read/Write SFF EEPROM (0x06EE)
3032  */
3033 enum ice_status
3034 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3035                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3036                   bool write, struct ice_sq_cd *cd)
3037 {
3038         struct ice_aqc_sff_eeprom *cmd;
3039         struct ice_aq_desc desc;
3040         enum ice_status status;
3041
3042         if (!data || (mem_addr & 0xff00))
3043                 return ICE_ERR_PARAM;
3044
3045         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3046         cmd = &desc.params.read_write_sff_param;
3047         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3048         cmd->lport_num = (u8)(lport & 0xff);
3049         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3050         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3051                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3052                                         ((set_page <<
3053                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3054                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3055         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3056         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3057         if (write)
3058                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3059
3060         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3061         return status;
3062 }
3063
3064 /**
3065  * __ice_aq_get_set_rss_lut
3066  * @hw: pointer to the hardware structure
3067  * @vsi_id: VSI FW index
3068  * @lut_type: LUT table type
3069  * @lut: pointer to the LUT buffer provided by the caller
3070  * @lut_size: size of the LUT buffer
3071  * @glob_lut_idx: global LUT index
3072  * @set: set true to set the table, false to get the table
3073  *
3074  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3075  */
3076 static enum ice_status
3077 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3078                          u16 lut_size, u8 glob_lut_idx, bool set)
3079 {
3080         struct ice_aqc_get_set_rss_lut *cmd_resp;
3081         struct ice_aq_desc desc;
3082         enum ice_status status;
3083         u16 flags = 0;
3084
3085         cmd_resp = &desc.params.get_set_rss_lut;
3086
3087         if (set) {
3088                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3089                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3090         } else {
3091                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3092         }
3093
3094         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3095                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3096                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3097                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3098
3099         switch (lut_type) {
3100         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3101         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3102         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3103                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3104                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3105                 break;
3106         default:
3107                 status = ICE_ERR_PARAM;
3108                 goto ice_aq_get_set_rss_lut_exit;
3109         }
3110
3111         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3112                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3113                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3114
3115                 if (!set)
3116                         goto ice_aq_get_set_rss_lut_send;
3117         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3118                 if (!set)
3119                         goto ice_aq_get_set_rss_lut_send;
3120         } else {
3121                 goto ice_aq_get_set_rss_lut_send;
3122         }
3123
3124         /* LUT size is only valid for Global and PF table types */
3125         switch (lut_size) {
3126         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3127                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3128                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3129                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3130                 break;
3131         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3132                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3133                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3134                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3135                 break;
3136         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3137                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3138                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3139                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3140                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3141                         break;
3142                 }
3143                 /* fall-through */
3144         default:
3145                 status = ICE_ERR_PARAM;
3146                 goto ice_aq_get_set_rss_lut_exit;
3147         }
3148
3149 ice_aq_get_set_rss_lut_send:
3150         cmd_resp->flags = CPU_TO_LE16(flags);
3151         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3152
3153 ice_aq_get_set_rss_lut_exit:
3154         return status;
3155 }
3156
3157 /**
3158  * ice_aq_get_rss_lut
3159  * @hw: pointer to the hardware structure
3160  * @vsi_handle: software VSI handle
3161  * @lut_type: LUT table type
3162  * @lut: pointer to the LUT buffer provided by the caller
3163  * @lut_size: size of the LUT buffer
3164  *
3165  * get the RSS lookup table, PF or VSI type
3166  */
3167 enum ice_status
3168 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3169                    u8 *lut, u16 lut_size)
3170 {
3171         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3172                 return ICE_ERR_PARAM;
3173
3174         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3175                                         lut_type, lut, lut_size, 0, false);
3176 }
3177
3178 /**
3179  * ice_aq_set_rss_lut
3180  * @hw: pointer to the hardware structure
3181  * @vsi_handle: software VSI handle
3182  * @lut_type: LUT table type
3183  * @lut: pointer to the LUT buffer provided by the caller
3184  * @lut_size: size of the LUT buffer
3185  *
3186  * set the RSS lookup table, PF or VSI type
3187  */
3188 enum ice_status
3189 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3190                    u8 *lut, u16 lut_size)
3191 {
3192         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3193                 return ICE_ERR_PARAM;
3194
3195         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3196                                         lut_type, lut, lut_size, 0, true);
3197 }
3198
3199 /**
3200  * __ice_aq_get_set_rss_key
3201  * @hw: pointer to the HW struct
3202  * @vsi_id: VSI FW index
3203  * @key: pointer to key info struct
3204  * @set: set true to set the key, false to get the key
3205  *
3206  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3207  */
3208 static enum
3209 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3210                                     struct ice_aqc_get_set_rss_keys *key,
3211                                     bool set)
3212 {
3213         struct ice_aqc_get_set_rss_key *cmd_resp;
3214         u16 key_size = sizeof(*key);
3215         struct ice_aq_desc desc;
3216
3217         cmd_resp = &desc.params.get_set_rss_key;
3218
3219         if (set) {
3220                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3221                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3222         } else {
3223                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3224         }
3225
3226         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3227                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3228                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3229                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3230
3231         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3232 }
3233
3234 /**
3235  * ice_aq_get_rss_key
3236  * @hw: pointer to the HW struct
3237  * @vsi_handle: software VSI handle
3238  * @key: pointer to key info struct
3239  *
3240  * get the RSS key per VSI
3241  */
3242 enum ice_status
3243 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3244                    struct ice_aqc_get_set_rss_keys *key)
3245 {
3246         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3247                 return ICE_ERR_PARAM;
3248
3249         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3250                                         key, false);
3251 }
3252
3253 /**
3254  * ice_aq_set_rss_key
3255  * @hw: pointer to the HW struct
3256  * @vsi_handle: software VSI handle
3257  * @keys: pointer to key info struct
3258  *
3259  * set the RSS key per VSI
3260  */
3261 enum ice_status
3262 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3263                    struct ice_aqc_get_set_rss_keys *keys)
3264 {
3265         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3266                 return ICE_ERR_PARAM;
3267
3268         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3269                                         keys, true);
3270 }
3271
3272 /**
3273  * ice_aq_add_lan_txq
3274  * @hw: pointer to the hardware structure
3275  * @num_qgrps: Number of added queue groups
3276  * @qg_list: list of queue groups to be added
3277  * @buf_size: size of buffer for indirect command
3278  * @cd: pointer to command details structure or NULL
3279  *
3280  * Add Tx LAN queue (0x0C30)
3281  *
3282  * NOTE:
3283  * Prior to calling add Tx LAN queue:
3284  * Initialize the following as part of the Tx queue context:
3285  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3286  * Cache profile and Packet shaper profile.
3287  *
3288  * After add Tx LAN queue AQ command is completed:
3289  * Interrupts should be associated with specific queues,
3290  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3291  * flow.
3292  */
3293 enum ice_status
3294 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3295                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3296                    struct ice_sq_cd *cd)
3297 {
3298         u16 i, sum_header_size, sum_q_size = 0;
3299         struct ice_aqc_add_tx_qgrp *list;
3300         struct ice_aqc_add_txqs *cmd;
3301         struct ice_aq_desc desc;
3302
3303         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3304
3305         cmd = &desc.params.add_txqs;
3306
3307         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3308
3309         if (!qg_list)
3310                 return ICE_ERR_PARAM;
3311
3312         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3313                 return ICE_ERR_PARAM;
3314
3315         sum_header_size = num_qgrps *
3316                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3317
3318         list = qg_list;
3319         for (i = 0; i < num_qgrps; i++) {
3320                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3321
3322                 sum_q_size += list->num_txqs * sizeof(*q);
3323                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3324         }
3325
3326         if (buf_size != (sum_header_size + sum_q_size))
3327                 return ICE_ERR_PARAM;
3328
3329         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3330
3331         cmd->num_qgrps = num_qgrps;
3332
3333         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3334 }
3335
3336 /**
3337  * ice_aq_dis_lan_txq
3338  * @hw: pointer to the hardware structure
3339  * @num_qgrps: number of groups in the list
3340  * @qg_list: the list of groups to disable
3341  * @buf_size: the total size of the qg_list buffer in bytes
3342  * @rst_src: if called due to reset, specifies the reset source
3343  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3344  * @cd: pointer to command details structure or NULL
3345  *
3346  * Disable LAN Tx queue (0x0C31)
3347  */
3348 static enum ice_status
3349 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3350                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3351                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3352                    struct ice_sq_cd *cd)
3353 {
3354         struct ice_aqc_dis_txqs *cmd;
3355         struct ice_aq_desc desc;
3356         enum ice_status status;
3357         u16 i, sz = 0;
3358
3359         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3360         cmd = &desc.params.dis_txqs;
3361         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3362
3363         /* qg_list can be NULL only in VM/VF reset flow */
3364         if (!qg_list && !rst_src)
3365                 return ICE_ERR_PARAM;
3366
3367         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3368                 return ICE_ERR_PARAM;
3369
3370         cmd->num_entries = num_qgrps;
3371
3372         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3373                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3374
3375         switch (rst_src) {
3376         case ICE_VM_RESET:
3377                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3378                 cmd->vmvf_and_timeout |=
3379                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3380                 break;
3381         case ICE_NO_RESET:
3382         default:
3383                 break;
3384         }
3385
3386         /* flush pipe on time out */
3387         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3388         /* If no queue group info, we are in a reset flow. Issue the AQ */
3389         if (!qg_list)
3390                 goto do_aq;
3391
3392         /* set RD bit to indicate that command buffer is provided by the driver
3393          * and it needs to be read by the firmware
3394          */
3395         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3396
3397         for (i = 0; i < num_qgrps; ++i) {
3398                 /* Calculate the size taken up by the queue IDs in this group */
3399                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3400
3401                 /* Add the size of the group header */
3402                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3403
3404                 /* If the num of queues is even, add 2 bytes of padding */
3405                 if ((qg_list[i].num_qs % 2) == 0)
3406                         sz += 2;
3407         }
3408
3409         if (buf_size != sz)
3410                 return ICE_ERR_PARAM;
3411
3412 do_aq:
3413         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3414         if (status) {
3415                 if (!qg_list)
3416                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3417                                   vmvf_num, hw->adminq.sq_last_status);
3418                 else
3419                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3420                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3421                                   hw->adminq.sq_last_status);
3422         }
3423         return status;
3424 }
3425
3426 /**
3427  * ice_aq_move_recfg_lan_txq
3428  * @hw: pointer to the hardware structure
3429  * @num_qs: number of queues to move/reconfigure
3430  * @is_move: true if this operation involves node movement
3431  * @is_tc_change: true if this operation involves a TC change
3432  * @subseq_call: true if this operation is a subsequent call
3433  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3434  * @timeout: timeout in units of 100 usec (valid values 0-50)
3435  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3436  * @buf: struct containing src/dest TEID and per-queue info
3437  * @buf_size: size of buffer for indirect command
3438  * @txqs_moved: out param, number of queues successfully moved
3439  * @cd: pointer to command details structure or NULL
3440  *
3441  * Move / Reconfigure Tx LAN queues (0x0C32)
3442  */
3443 enum ice_status
3444 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3445                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3446                           u8 timeout, u32 *blocked_cgds,
3447                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3448                           u8 *txqs_moved, struct ice_sq_cd *cd)
3449 {
3450         struct ice_aqc_move_txqs *cmd;
3451         struct ice_aq_desc desc;
3452         enum ice_status status;
3453
3454         cmd = &desc.params.move_txqs;
3455         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3456
3457 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3458         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3459                 return ICE_ERR_PARAM;
3460
3461         if (is_tc_change && !flush_pipe && !blocked_cgds)
3462                 return ICE_ERR_PARAM;
3463
3464         if (!is_move && !is_tc_change)
3465                 return ICE_ERR_PARAM;
3466
3467         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3468
3469         if (is_move)
3470                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3471
3472         if (is_tc_change)
3473                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3474
3475         if (subseq_call)
3476                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3477
3478         if (flush_pipe)
3479                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3480
3481         cmd->num_qs = num_qs;
3482         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3483                         ICE_AQC_Q_CMD_TIMEOUT_M);
3484
3485         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3486
3487         if (!status && txqs_moved)
3488                 *txqs_moved = cmd->num_qs;
3489
3490         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3491             is_tc_change && !flush_pipe)
3492                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3493
3494         return status;
3495 }
3496
3497 /* End of FW Admin Queue command wrappers */
3498
3499 /**
3500  * ice_write_byte - write a byte to a packed context structure
3501  * @src_ctx:  the context structure to read from
3502  * @dest_ctx: the context to be written to
3503  * @ce_info:  a description of the struct to be filled
3504  */
3505 static void
3506 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3507 {
3508         u8 src_byte, dest_byte, mask;
3509         u8 *from, *dest;
3510         u16 shift_width;
3511
3512         /* copy from the next struct field */
3513         from = src_ctx + ce_info->offset;
3514
3515         /* prepare the bits and mask */
3516         shift_width = ce_info->lsb % 8;
3517         mask = (u8)(BIT(ce_info->width) - 1);
3518
3519         src_byte = *from;
3520         src_byte &= mask;
3521
3522         /* shift to correct alignment */
3523         mask <<= shift_width;
3524         src_byte <<= shift_width;
3525
3526         /* get the current bits from the target bit string */
3527         dest = dest_ctx + (ce_info->lsb / 8);
3528
3529         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3530
3531         dest_byte &= ~mask;     /* get the bits not changing */
3532         dest_byte |= src_byte;  /* add in the new bits */
3533
3534         /* put it all back */
3535         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3536 }
3537
3538 /**
3539  * ice_write_word - write a word to a packed context structure
3540  * @src_ctx:  the context structure to read from
3541  * @dest_ctx: the context to be written to
3542  * @ce_info:  a description of the struct to be filled
3543  */
3544 static void
3545 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3546 {
3547         u16 src_word, mask;
3548         __le16 dest_word;
3549         u8 *from, *dest;
3550         u16 shift_width;
3551
3552         /* copy from the next struct field */
3553         from = src_ctx + ce_info->offset;
3554
3555         /* prepare the bits and mask */
3556         shift_width = ce_info->lsb % 8;
3557         mask = BIT(ce_info->width) - 1;
3558
3559         /* don't swizzle the bits until after the mask because the mask bits
3560          * will be in a different bit position on big endian machines
3561          */
3562         src_word = *(u16 *)from;
3563         src_word &= mask;
3564
3565         /* shift to correct alignment */
3566         mask <<= shift_width;
3567         src_word <<= shift_width;
3568
3569         /* get the current bits from the target bit string */
3570         dest = dest_ctx + (ce_info->lsb / 8);
3571
3572         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3573
3574         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3575         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3576
3577         /* put it all back */
3578         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3579 }
3580
3581 /**
3582  * ice_write_dword - write a dword to a packed context structure
3583  * @src_ctx:  the context structure to read from
3584  * @dest_ctx: the context to be written to
3585  * @ce_info:  a description of the struct to be filled
3586  */
3587 static void
3588 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3589 {
3590         u32 src_dword, mask;
3591         __le32 dest_dword;
3592         u8 *from, *dest;
3593         u16 shift_width;
3594
3595         /* copy from the next struct field */
3596         from = src_ctx + ce_info->offset;
3597
3598         /* prepare the bits and mask */
3599         shift_width = ce_info->lsb % 8;
3600
3601         /* if the field width is exactly 32 on an x86 machine, then the shift
3602          * operation will not work because the SHL instructions count is masked
3603          * to 5 bits so the shift will do nothing
3604          */
3605         if (ce_info->width < 32)
3606                 mask = BIT(ce_info->width) - 1;
3607         else
3608                 mask = (u32)~0;
3609
3610         /* don't swizzle the bits until after the mask because the mask bits
3611          * will be in a different bit position on big endian machines
3612          */
3613         src_dword = *(u32 *)from;
3614         src_dword &= mask;
3615
3616         /* shift to correct alignment */
3617         mask <<= shift_width;
3618         src_dword <<= shift_width;
3619
3620         /* get the current bits from the target bit string */
3621         dest = dest_ctx + (ce_info->lsb / 8);
3622
3623         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3624
3625         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3626         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3627
3628         /* put it all back */
3629         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3630 }
3631
3632 /**
3633  * ice_write_qword - write a qword to a packed context structure
3634  * @src_ctx:  the context structure to read from
3635  * @dest_ctx: the context to be written to
3636  * @ce_info:  a description of the struct to be filled
3637  */
3638 static void
3639 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3640 {
3641         u64 src_qword, mask;
3642         __le64 dest_qword;
3643         u8 *from, *dest;
3644         u16 shift_width;
3645
3646         /* copy from the next struct field */
3647         from = src_ctx + ce_info->offset;
3648
3649         /* prepare the bits and mask */
3650         shift_width = ce_info->lsb % 8;
3651
3652         /* if the field width is exactly 64 on an x86 machine, then the shift
3653          * operation will not work because the SHL instructions count is masked
3654          * to 6 bits so the shift will do nothing
3655          */
3656         if (ce_info->width < 64)
3657                 mask = BIT_ULL(ce_info->width) - 1;
3658         else
3659                 mask = (u64)~0;
3660
3661         /* don't swizzle the bits until after the mask because the mask bits
3662          * will be in a different bit position on big endian machines
3663          */
3664         src_qword = *(u64 *)from;
3665         src_qword &= mask;
3666
3667         /* shift to correct alignment */
3668         mask <<= shift_width;
3669         src_qword <<= shift_width;
3670
3671         /* get the current bits from the target bit string */
3672         dest = dest_ctx + (ce_info->lsb / 8);
3673
3674         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3675
3676         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3677         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3678
3679         /* put it all back */
3680         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3681 }
3682
3683 /**
3684  * ice_set_ctx - set context bits in packed structure
3685  * @hw: pointer to the hardware structure
3686  * @src_ctx:  pointer to a generic non-packed context structure
3687  * @dest_ctx: pointer to memory for the packed structure
3688  * @ce_info:  a description of the structure to be transformed
3689  */
3690 enum ice_status
3691 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3692             const struct ice_ctx_ele *ce_info)
3693 {
3694         int f;
3695
3696         for (f = 0; ce_info[f].width; f++) {
3697                 /* We have to deal with each element of the FW response
3698                  * using the correct size so that we are correct regardless
3699                  * of the endianness of the machine.
3700                  */
3701                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3702                         ice_debug(hw, ICE_DBG_QCTX,
3703                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3704                                   f, ce_info[f].width, ce_info[f].size_of);
3705                         continue;
3706                 }
3707                 switch (ce_info[f].size_of) {
3708                 case sizeof(u8):
3709                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3710                         break;
3711                 case sizeof(u16):
3712                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3713                         break;
3714                 case sizeof(u32):
3715                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3716                         break;
3717                 case sizeof(u64):
3718                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3719                         break;
3720                 default:
3721                         return ICE_ERR_INVAL_SIZE;
3722                 }
3723         }
3724
3725         return ICE_SUCCESS;
3726 }
3727
3728 /**
3729  * ice_read_byte - read context byte into struct
3730  * @src_ctx:  the context structure to read from
3731  * @dest_ctx: the context to be written to
3732  * @ce_info:  a description of the struct to be filled
3733  */
3734 static void
3735 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3736 {
3737         u8 dest_byte, mask;
3738         u8 *src, *target;
3739         u16 shift_width;
3740
3741         /* prepare the bits and mask */
3742         shift_width = ce_info->lsb % 8;
3743         mask = (u8)(BIT(ce_info->width) - 1);
3744
3745         /* shift to correct alignment */
3746         mask <<= shift_width;
3747
3748         /* get the current bits from the src bit string */
3749         src = src_ctx + (ce_info->lsb / 8);
3750
3751         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3752
3753         dest_byte &= ~(mask);
3754
3755         dest_byte >>= shift_width;
3756
3757         /* get the address from the struct field */
3758         target = dest_ctx + ce_info->offset;
3759
3760         /* put it back in the struct */
3761         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3762 }
3763
3764 /**
3765  * ice_read_word - read context word into struct
3766  * @src_ctx:  the context structure to read from
3767  * @dest_ctx: the context to be written to
3768  * @ce_info:  a description of the struct to be filled
3769  */
3770 static void
3771 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3772 {
3773         u16 dest_word, mask;
3774         u8 *src, *target;
3775         __le16 src_word;
3776         u16 shift_width;
3777
3778         /* prepare the bits and mask */
3779         shift_width = ce_info->lsb % 8;
3780         mask = BIT(ce_info->width) - 1;
3781
3782         /* shift to correct alignment */
3783         mask <<= shift_width;
3784
3785         /* get the current bits from the src bit string */
3786         src = src_ctx + (ce_info->lsb / 8);
3787
3788         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3789
3790         /* the data in the memory is stored as little endian so mask it
3791          * correctly
3792          */
3793         src_word &= ~(CPU_TO_LE16(mask));
3794
3795         /* get the data back into host order before shifting */
3796         dest_word = LE16_TO_CPU(src_word);
3797
3798         dest_word >>= shift_width;
3799
3800         /* get the address from the struct field */
3801         target = dest_ctx + ce_info->offset;
3802
3803         /* put it back in the struct */
3804         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3805 }
3806
3807 /**
3808  * ice_read_dword - read context dword into struct
3809  * @src_ctx:  the context structure to read from
3810  * @dest_ctx: the context to be written to
3811  * @ce_info:  a description of the struct to be filled
3812  */
3813 static void
3814 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3815 {
3816         u32 dest_dword, mask;
3817         __le32 src_dword;
3818         u8 *src, *target;
3819         u16 shift_width;
3820
3821         /* prepare the bits and mask */
3822         shift_width = ce_info->lsb % 8;
3823
3824         /* if the field width is exactly 32 on an x86 machine, then the shift
3825          * operation will not work because the SHL instructions count is masked
3826          * to 5 bits so the shift will do nothing
3827          */
3828         if (ce_info->width < 32)
3829                 mask = BIT(ce_info->width) - 1;
3830         else
3831                 mask = (u32)~0;
3832
3833         /* shift to correct alignment */
3834         mask <<= shift_width;
3835
3836         /* get the current bits from the src bit string */
3837         src = src_ctx + (ce_info->lsb / 8);
3838
3839         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3840
3841         /* the data in the memory is stored as little endian so mask it
3842          * correctly
3843          */
3844         src_dword &= ~(CPU_TO_LE32(mask));
3845
3846         /* get the data back into host order before shifting */
3847         dest_dword = LE32_TO_CPU(src_dword);
3848
3849         dest_dword >>= shift_width;
3850
3851         /* get the address from the struct field */
3852         target = dest_ctx + ce_info->offset;
3853
3854         /* put it back in the struct */
3855         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3856 }
3857
3858 /**
3859  * ice_read_qword - read context qword into struct
3860  * @src_ctx:  the context structure to read from
3861  * @dest_ctx: the context to be written to
3862  * @ce_info:  a description of the struct to be filled
3863  */
3864 static void
3865 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3866 {
3867         u64 dest_qword, mask;
3868         __le64 src_qword;
3869         u8 *src, *target;
3870         u16 shift_width;
3871
3872         /* prepare the bits and mask */
3873         shift_width = ce_info->lsb % 8;
3874
3875         /* if the field width is exactly 64 on an x86 machine, then the shift
3876          * operation will not work because the SHL instructions count is masked
3877          * to 6 bits so the shift will do nothing
3878          */
3879         if (ce_info->width < 64)
3880                 mask = BIT_ULL(ce_info->width) - 1;
3881         else
3882                 mask = (u64)~0;
3883
3884         /* shift to correct alignment */
3885         mask <<= shift_width;
3886
3887         /* get the current bits from the src bit string */
3888         src = src_ctx + (ce_info->lsb / 8);
3889
3890         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3891
3892         /* the data in the memory is stored as little endian so mask it
3893          * correctly
3894          */
3895         src_qword &= ~(CPU_TO_LE64(mask));
3896
3897         /* get the data back into host order before shifting */
3898         dest_qword = LE64_TO_CPU(src_qword);
3899
3900         dest_qword >>= shift_width;
3901
3902         /* get the address from the struct field */
3903         target = dest_ctx + ce_info->offset;
3904
3905         /* put it back in the struct */
3906         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3907 }
3908
3909 /**
3910  * ice_get_ctx - extract context bits from a packed structure
3911  * @src_ctx:  pointer to a generic packed context structure
3912  * @dest_ctx: pointer to a generic non-packed context structure
3913  * @ce_info:  a description of the structure to be read from
3914  */
3915 enum ice_status
3916 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3917 {
3918         int f;
3919
3920         for (f = 0; ce_info[f].width; f++) {
3921                 switch (ce_info[f].size_of) {
3922                 case 1:
3923                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3924                         break;
3925                 case 2:
3926                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3927                         break;
3928                 case 4:
3929                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3930                         break;
3931                 case 8:
3932                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3933                         break;
3934                 default:
3935                         /* nothing to do, just keep going */
3936                         break;
3937                 }
3938         }
3939
3940         return ICE_SUCCESS;
3941 }
3942
3943 /**
3944  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3945  * @hw: pointer to the HW struct
3946  * @vsi_handle: software VSI handle
3947  * @tc: TC number
3948  * @q_handle: software queue handle
3949  */
3950 struct ice_q_ctx *
3951 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3952 {
3953         struct ice_vsi_ctx *vsi;
3954         struct ice_q_ctx *q_ctx;
3955
3956         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3957         if (!vsi)
3958                 return NULL;
3959         if (q_handle >= vsi->num_lan_q_entries[tc])
3960                 return NULL;
3961         if (!vsi->lan_q_ctx[tc])
3962                 return NULL;
3963         q_ctx = vsi->lan_q_ctx[tc];
3964         return &q_ctx[q_handle];
3965 }
3966
3967 /**
3968  * ice_ena_vsi_txq
3969  * @pi: port information structure
3970  * @vsi_handle: software VSI handle
3971  * @tc: TC number
3972  * @q_handle: software queue handle
3973  * @num_qgrps: Number of added queue groups
3974  * @buf: list of queue groups to be added
3975  * @buf_size: size of buffer for indirect command
3976  * @cd: pointer to command details structure or NULL
3977  *
3978  * This function adds one LAN queue
3979  */
3980 enum ice_status
3981 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3982                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3983                 struct ice_sq_cd *cd)
3984 {
3985         struct ice_aqc_txsched_elem_data node = { 0 };
3986         struct ice_sched_node *parent;
3987         struct ice_q_ctx *q_ctx;
3988         enum ice_status status;
3989         struct ice_hw *hw;
3990
3991         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3992                 return ICE_ERR_CFG;
3993
3994         if (num_qgrps > 1 || buf->num_txqs > 1)
3995                 return ICE_ERR_MAX_LIMIT;
3996
3997         hw = pi->hw;
3998
3999         if (!ice_is_vsi_valid(hw, vsi_handle))
4000                 return ICE_ERR_PARAM;
4001
4002         ice_acquire_lock(&pi->sched_lock);
4003
4004         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4005         if (!q_ctx) {
4006                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4007                           q_handle);
4008                 status = ICE_ERR_PARAM;
4009                 goto ena_txq_exit;
4010         }
4011
4012         /* find a parent node */
4013         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4014                                             ICE_SCHED_NODE_OWNER_LAN);
4015         if (!parent) {
4016                 status = ICE_ERR_PARAM;
4017                 goto ena_txq_exit;
4018         }
4019
4020         buf->parent_teid = parent->info.node_teid;
4021         node.parent_teid = parent->info.node_teid;
4022         /* Mark that the values in the "generic" section as valid. The default
4023          * value in the "generic" section is zero. This means that :
4024          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4025          * - 0 priority among siblings, indicated by Bit 1-3.
4026          * - WFQ, indicated by Bit 4.
4027          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4028          * Bit 5-6.
4029          * - Bit 7 is reserved.
4030          * Without setting the generic section as valid in valid_sections, the
4031          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4032          */
4033         buf->txqs[0].info.valid_sections =
4034                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4035                 ICE_AQC_ELEM_VALID_EIR;
4036         buf->txqs[0].info.generic = 0;
4037         buf->txqs[0].info.cir_bw.bw_profile_idx =
4038                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4039         buf->txqs[0].info.cir_bw.bw_alloc =
4040                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4041         buf->txqs[0].info.eir_bw.bw_profile_idx =
4042                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4043         buf->txqs[0].info.eir_bw.bw_alloc =
4044                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4045
4046         /* add the LAN queue */
4047         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4048         if (status != ICE_SUCCESS) {
4049                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4050                           LE16_TO_CPU(buf->txqs[0].txq_id),
4051                           hw->adminq.sq_last_status);
4052                 goto ena_txq_exit;
4053         }
4054
4055         node.node_teid = buf->txqs[0].q_teid;
4056         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4057         q_ctx->q_handle = q_handle;
4058         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4059
4060         /* add a leaf node into scheduler tree queue layer */
4061         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4062         if (!status)
4063                 status = ice_sched_replay_q_bw(pi, q_ctx);
4064
4065 ena_txq_exit:
4066         ice_release_lock(&pi->sched_lock);
4067         return status;
4068 }
4069
4070 /**
4071  * ice_dis_vsi_txq
4072  * @pi: port information structure
4073  * @vsi_handle: software VSI handle
4074  * @tc: TC number
4075  * @num_queues: number of queues
4076  * @q_handles: pointer to software queue handle array
4077  * @q_ids: pointer to the q_id array
4078  * @q_teids: pointer to queue node teids
4079  * @rst_src: if called due to reset, specifies the reset source
4080  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4081  * @cd: pointer to command details structure or NULL
4082  *
4083  * This function removes queues and their corresponding nodes in SW DB
4084  */
4085 enum ice_status
4086 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4087                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4088                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4089                 struct ice_sq_cd *cd)
4090 {
4091         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4092         struct ice_aqc_dis_txq_item qg_list;
4093         struct ice_q_ctx *q_ctx;
4094         u16 i;
4095
4096         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4097                 return ICE_ERR_CFG;
4098
4099         if (!num_queues) {
4100                 /* if queue is disabled already yet the disable queue command
4101                  * has to be sent to complete the VF reset, then call
4102                  * ice_aq_dis_lan_txq without any queue information
4103                  */
4104                 if (rst_src)
4105                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
4106                                                   vmvf_num, NULL);
4107                 return ICE_ERR_CFG;
4108         }
4109
4110         ice_acquire_lock(&pi->sched_lock);
4111
4112         for (i = 0; i < num_queues; i++) {
4113                 struct ice_sched_node *node;
4114
4115                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4116                 if (!node)
4117                         continue;
4118                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
4119                 if (!q_ctx) {
4120                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4121                                   q_handles[i]);
4122                         continue;
4123                 }
4124                 if (q_ctx->q_handle != q_handles[i]) {
4125                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4126                                   q_ctx->q_handle, q_handles[i]);
4127                         continue;
4128                 }
4129                 qg_list.parent_teid = node->info.parent_teid;
4130                 qg_list.num_qs = 1;
4131                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4132                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4133                                             sizeof(qg_list), rst_src, vmvf_num,
4134                                             cd);
4135
4136                 if (status != ICE_SUCCESS)
4137                         break;
4138                 ice_free_sched_node(pi, node);
4139                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4140         }
4141         ice_release_lock(&pi->sched_lock);
4142         return status;
4143 }
4144
4145 /**
4146  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4147  * @pi: port information structure
4148  * @vsi_handle: software VSI handle
4149  * @tc_bitmap: TC bitmap
4150  * @maxqs: max queues array per TC
4151  * @owner: LAN or RDMA
4152  *
4153  * This function adds/updates the VSI queues per TC.
4154  */
4155 static enum ice_status
4156 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4157                u16 *maxqs, u8 owner)
4158 {
4159         enum ice_status status = ICE_SUCCESS;
4160         u8 i;
4161
4162         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4163                 return ICE_ERR_CFG;
4164
4165         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4166                 return ICE_ERR_PARAM;
4167
4168         ice_acquire_lock(&pi->sched_lock);
4169
4170         ice_for_each_traffic_class(i) {
4171                 /* configuration is possible only if TC node is present */
4172                 if (!ice_sched_get_tc_node(pi, i))
4173                         continue;
4174
4175                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4176                                            ice_is_tc_ena(tc_bitmap, i));
4177                 if (status)
4178                         break;
4179         }
4180
4181         ice_release_lock(&pi->sched_lock);
4182         return status;
4183 }
4184
4185 /**
4186  * ice_cfg_vsi_lan - configure VSI LAN queues
4187  * @pi: port information structure
4188  * @vsi_handle: software VSI handle
4189  * @tc_bitmap: TC bitmap
4190  * @max_lanqs: max LAN queues array per TC
4191  *
4192  * This function adds/updates the VSI LAN queues per TC.
4193  */
4194 enum ice_status
4195 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4196                 u16 *max_lanqs)
4197 {
4198         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4199                               ICE_SCHED_NODE_OWNER_LAN);
4200 }
4201
4202 /**
4203  * ice_is_main_vsi - checks whether the VSI is main VSI
4204  * @hw: pointer to the HW struct
4205  * @vsi_handle: VSI handle
4206  *
4207  * Checks whether the VSI is the main VSI (the first PF VSI created on
4208  * given PF).
4209  */
4210 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4211 {
4212         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4213 }
4214
4215 /**
4216  * ice_replay_pre_init - replay pre initialization
4217  * @hw: pointer to the HW struct
4218  * @sw: pointer to switch info struct for which function initializes filters
4219  *
4220  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4221  */
4222 static enum ice_status
4223 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4224 {
4225         u8 i;
4226
4227         /* Delete old entries from replay filter list head if there is any */
4228         ice_rm_sw_replay_rule_info(hw, sw);
4229         /* In start of replay, move entries into replay_rules list, it
4230          * will allow adding rules entries back to filt_rules list,
4231          * which is operational list.
4232          */
4233         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4234                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4235                                   &sw->recp_list[i].filt_replay_rules);
4236         ice_sched_replay_agg_vsi_preinit(hw);
4237
4238         return ice_sched_replay_tc_node_bw(hw->port_info);
4239 }
4240
4241 /**
4242  * ice_replay_vsi - replay VSI configuration
4243  * @hw: pointer to the HW struct
4244  * @vsi_handle: driver VSI handle
4245  *
4246  * Restore all VSI configuration after reset. It is required to call this
4247  * function with main VSI first.
4248  */
4249 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4250 {
4251         struct ice_switch_info *sw = hw->switch_info;
4252         struct ice_port_info *pi = hw->port_info;
4253         enum ice_status status;
4254
4255         if (!ice_is_vsi_valid(hw, vsi_handle))
4256                 return ICE_ERR_PARAM;
4257
4258         /* Replay pre-initialization if there is any */
4259         if (ice_is_main_vsi(hw, vsi_handle)) {
4260                 status = ice_replay_pre_init(hw, sw);
4261                 if (status)
4262                         return status;
4263         }
4264         /* Replay per VSI all RSS configurations */
4265         status = ice_replay_rss_cfg(hw, vsi_handle);
4266         if (status)
4267                 return status;
4268         /* Replay per VSI all filters */
4269         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4270         if (!status)
4271                 status = ice_replay_vsi_agg(hw, vsi_handle);
4272         return status;
4273 }
4274
4275 /**
4276  * ice_replay_post - post replay configuration cleanup
4277  * @hw: pointer to the HW struct
4278  *
4279  * Post replay cleanup.
4280  */
4281 void ice_replay_post(struct ice_hw *hw)
4282 {
4283         /* Delete old entries from replay filter list head */
4284         ice_rm_all_sw_replay_rule_info(hw);
4285         ice_sched_replay_agg(hw);
4286 }
4287
4288 /**
4289  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4290  * @hw: ptr to the hardware info
4291  * @reg: offset of 64 bit HW register to read from
4292  * @prev_stat_loaded: bool to specify if previous stats are loaded
4293  * @prev_stat: ptr to previous loaded stat value
4294  * @cur_stat: ptr to current stat value
4295  */
4296 void
4297 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4298                   u64 *prev_stat, u64 *cur_stat)
4299 {
4300         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4301
4302         /* device stats are not reset at PFR, they likely will not be zeroed
4303          * when the driver starts. Thus, save the value from the first read
4304          * without adding to the statistic value so that we report stats which
4305          * count up from zero.
4306          */
4307         if (!prev_stat_loaded) {
4308                 *prev_stat = new_data;
4309                 return;
4310         }
4311
4312         /* Calculate the difference between the new and old values, and then
4313          * add it to the software stat value.
4314          */
4315         if (new_data >= *prev_stat)
4316                 *cur_stat += new_data - *prev_stat;
4317         else
4318                 /* to manage the potential roll-over */
4319                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4320
4321         /* Update the previously stored value to prepare for next read */
4322         *prev_stat = new_data;
4323 }
4324
4325 /**
4326  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4327  * @hw: ptr to the hardware info
4328  * @reg: offset of HW register to read from
4329  * @prev_stat_loaded: bool to specify if previous stats are loaded
4330  * @prev_stat: ptr to previous loaded stat value
4331  * @cur_stat: ptr to current stat value
4332  */
4333 void
4334 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4335                   u64 *prev_stat, u64 *cur_stat)
4336 {
4337         u32 new_data;
4338
4339         new_data = rd32(hw, reg);
4340
4341         /* device stats are not reset at PFR, they likely will not be zeroed
4342          * when the driver starts. Thus, save the value from the first read
4343          * without adding to the statistic value so that we report stats which
4344          * count up from zero.
4345          */
4346         if (!prev_stat_loaded) {
4347                 *prev_stat = new_data;
4348                 return;
4349         }
4350
4351         /* Calculate the difference between the new and old values, and then
4352          * add it to the software stat value.
4353          */
4354         if (new_data >= *prev_stat)
4355                 *cur_stat += new_data - *prev_stat;
4356         else
4357                 /* to manage the potential roll-over */
4358                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4359
4360         /* Update the previously stored value to prepare for next read */
4361         *prev_stat = new_data;
4362 }
4363
4364 /**
4365  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4366  * @hw: ptr to the hardware info
4367  * @vsi_handle: VSI handle
4368  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4369  * @cur_stats: ptr to current stats structure
4370  *
4371  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4372  * thus cannot be read using the normal ice_stat_update32 function.
4373  *
4374  * Read the GLV_REPC register associated with the given VSI, and update the
4375  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4376  *
4377  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4378  * cleared each time it's read.
4379  *
4380  * Note that the GLV_RDPC register also counts the causes that would trigger
4381  * GLV_REPC. However, it does not give the finer grained detail about why the
4382  * packets are being dropped. The GLV_REPC values can be used to distinguish
4383  * whether Rx packets are dropped due to errors or due to no available
4384  * descriptors.
4385  */
4386 void
4387 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4388                      struct ice_eth_stats *cur_stats)
4389 {
4390         u16 vsi_num, no_desc, error_cnt;
4391         u32 repc;
4392
4393         if (!ice_is_vsi_valid(hw, vsi_handle))
4394                 return;
4395
4396         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4397
4398         /* If we haven't loaded stats yet, just clear the current value */
4399         if (!prev_stat_loaded) {
4400                 wr32(hw, GLV_REPC(vsi_num), 0);
4401                 return;
4402         }
4403
4404         repc = rd32(hw, GLV_REPC(vsi_num));
4405         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4406         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4407
4408         /* Clear the count by writing to the stats register */
4409         wr32(hw, GLV_REPC(vsi_num), 0);
4410
4411         cur_stats->rx_no_desc += no_desc;
4412         cur_stats->rx_errors += error_cnt;
4413 }
4414
4415 /**
4416  * ice_sched_query_elem - query element information from HW
4417  * @hw: pointer to the HW struct
4418  * @node_teid: node TEID to be queried
4419  * @buf: buffer to element information
4420  *
4421  * This function queries HW element information
4422  */
4423 enum ice_status
4424 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4425                      struct ice_aqc_get_elem *buf)
4426 {
4427         u16 buf_size, num_elem_ret = 0;
4428         enum ice_status status;
4429
4430         buf_size = sizeof(*buf);
4431         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4432         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4433         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4434                                           NULL);
4435         if (status != ICE_SUCCESS || num_elem_ret != 1)
4436                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4437         return status;
4438 }
4439
4440 /**
4441  * ice_get_fw_mode - returns FW mode
4442  * @hw: pointer to the HW struct
4443  */
4444 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4445 {
4446 #define ICE_FW_MODE_DBG_M BIT(0)
4447 #define ICE_FW_MODE_REC_M BIT(1)
4448 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4449         u32 fw_mode;
4450
4451         /* check the current FW mode */
4452         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4453
4454         if (fw_mode & ICE_FW_MODE_DBG_M)
4455                 return ICE_FW_MODE_DBG;
4456         else if (fw_mode & ICE_FW_MODE_REC_M)
4457                 return ICE_FW_MODE_REC;
4458         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4459                 return ICE_FW_MODE_ROLLBACK;
4460         else
4461                 return ICE_FW_MODE_NORMAL;
4462 }
4463
4464 /**
4465  * ice_fw_supports_link_override
4466  * @hw: pointer to the hardware structure
4467  *
4468  * Checks if the firmware supports link override
4469  */
4470 bool ice_fw_supports_link_override(struct ice_hw *hw)
4471 {
4472         /* Currently, only supported for E810 devices */
4473         if (hw->mac_type != ICE_MAC_E810)
4474                 return false;
4475
4476         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4477                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4478                         return true;
4479                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4480                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4481                         return true;
4482         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4483                 return true;
4484         }
4485
4486         return false;
4487 }
4488
4489 /**
4490  * ice_get_link_default_override
4491  * @ldo: pointer to the link default override struct
4492  * @pi: pointer to the port info struct
4493  *
4494  * Gets the link default override for a port
4495  */
4496 enum ice_status
4497 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4498                               struct ice_port_info *pi)
4499 {
4500         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4501         struct ice_hw *hw = pi->hw;
4502         enum ice_status status;
4503
4504         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4505                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4506         if (status) {
4507                 ice_debug(hw, ICE_DBG_INIT,
4508                           "Failed to read link override TLV.\n");
4509                 return status;
4510         }
4511
4512         /* Each port has its own config; calculate for our port */
4513         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4514                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4515
4516         /* link options first */
4517         status = ice_read_sr_word(hw, tlv_start, &buf);
4518         if (status) {
4519                 ice_debug(hw, ICE_DBG_INIT,
4520                           "Failed to read override link options.\n");
4521                 return status;
4522         }
4523         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4524         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4525                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4526
4527         /* link PHY config */
4528         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4529         status = ice_read_sr_word(hw, offset, &buf);
4530         if (status) {
4531                 ice_debug(hw, ICE_DBG_INIT,
4532                           "Failed to read override phy config.\n");
4533                 return status;
4534         }
4535         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4536
4537         /* PHY types low */
4538         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4539         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4540                 status = ice_read_sr_word(hw, (offset + i), &buf);
4541                 if (status) {
4542                         ice_debug(hw, ICE_DBG_INIT,
4543                                   "Failed to read override link options.\n");
4544                         return status;
4545                 }
4546                 /* shift 16 bits at a time to fill 64 bits */
4547                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4548         }
4549
4550         /* PHY types high */
4551         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4552                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4553         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4554                 status = ice_read_sr_word(hw, (offset + i), &buf);
4555                 if (status) {
4556                         ice_debug(hw, ICE_DBG_INIT,
4557                                   "Failed to read override link options.\n");
4558                         return status;
4559                 }
4560                 /* shift 16 bits at a time to fill 64 bits */
4561                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4562         }
4563
4564         return status;
4565 }
4566
4567 /**
4568  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4569  * @caps: get PHY capability data
4570  */
4571 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4572 {
4573         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4574             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4575                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4576                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4577                 return true;
4578
4579         return false;
4580 }