drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_aq_discover_caps is expected to be called before this function is called.
  91  */
  92 static enum ice_status
  93 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  94                        struct ice_sq_cd *cd)
  95 {
  96         struct ice_aqc_manage_mac_read_resp *resp;
  97         struct ice_aqc_manage_mac_read *cmd;
  98         struct ice_aq_desc desc;
  99         enum ice_status status;
 100         u16 flags;
 101         u8 i;
 102
 103         cmd = &desc.params.mac_read;
 104
 105         if (buf_size < sizeof(*resp))
 106                 return ICE_ERR_BUF_TOO_SHORT;
 107
 108         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 109
 110         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 111         if (status)
 112                 return status;
 113
 114         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 115         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 116
 117         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 118                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 119                 return ICE_ERR_CFG;
 120         }
 121
 122         /* A single port can report up to two (LAN and WoL) addresses */
 123         for (i = 0; i < cmd->num_addr; i++)
 124                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 125                         ice_memcpy(hw->port_info->mac.lan_addr,
 126                                    resp[i].mac_addr, ETH_ALEN,
 127                                    ICE_DMA_TO_NONDMA);
 128                         ice_memcpy(hw->port_info->mac.perm_addr,
 129                                    resp[i].mac_addr,
 130                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 131                         break;
 132                 }
 133         return ICE_SUCCESS;
 134 }
 135
 136 /**
 137  * ice_aq_get_phy_caps - returns PHY capabilities
 138  * @pi: port information structure
 139  * @qual_mods: report qualified modules
 140  * @report_mode: report mode capabilities
 141  * @pcaps: structure for PHY capabilities to be filled
 142  * @cd: pointer to command details structure or NULL
 143  *
 144  * Returns the various PHY capabilities supported on the Port (0x0600)
 145  */
 146 enum ice_status
 147 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 148                     struct ice_aqc_get_phy_caps_data *pcaps,
 149                     struct ice_sq_cd *cd)
 150 {
 151         struct ice_aqc_get_phy_caps *cmd;
 152         u16 pcaps_size = sizeof(*pcaps);
 153         struct ice_aq_desc desc;
 154         enum ice_status status;
 155         struct ice_hw *hw;
 156
 157         cmd = &desc.params.get_phy;
 158
 159         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 160                 return ICE_ERR_PARAM;
 161         hw = pi->hw;
 162
 163         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 164
 165         if (qual_mods)
 166                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 167
 168         cmd->param0 |= CPU_TO_LE16(report_mode);
 169         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 170
 171         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 172                   report_mode);
 173         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 174                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 175         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 176                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 177         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 178         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 179                   pcaps->low_power_ctrl_an);
 180         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 181         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 182                   pcaps->eeer_value);
 183         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 184                   pcaps->link_fec_options);
 185         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 186                   pcaps->module_compliance_enforcement);
 187         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 188                   pcaps->extended_compliance_code);
 189         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 190                   pcaps->module_type[0]);
 191         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 192                   pcaps->module_type[1]);
 193         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 194                   pcaps->module_type[2]);
 195
 196         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 197                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 198                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 199                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 200                            sizeof(pi->phy.link_info.module_type),
 201                            ICE_NONDMA_TO_NONDMA);
 202         }
 203
 204         return status;
 205 }
 206
 207 /**
 208  * ice_aq_get_link_topo_handle - get link topology node return status
 209  * @pi: port information structure
 210  * @node_type: requested node type
 211  * @cd: pointer to command details structure or NULL
 212  *
 213  * Get link topology node return status for specified node type (0x06E0)
 214  *
 215  * Node type cage can be used to determine if cage is present. If AQC
 216  * returns error (ENOENT), then no cage present. If no cage present, then
 217  * connection type is backplane or BASE-T.
 218  */
 219 static enum ice_status
 220 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 221                             struct ice_sq_cd *cd)
 222 {
 223         struct ice_aqc_get_link_topo *cmd;
 224         struct ice_aq_desc desc;
 225
 226         cmd = &desc.params.get_link_topo;
 227
 228         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 229
 230         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 231                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 232
 233         /* set node type */
 234         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 235
 236         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 237 }
 238
 239 /**
 240  * ice_is_media_cage_present
 241  * @pi: port information structure
 242  *
 243  * Returns true if media cage is present, else false. If no cage, then
 244  * media type is backplane or BASE-T.
 245  */
 246 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 247 {
 248         /* Node type cage can be used to determine if cage is present. If AQC
 249          * returns error (ENOENT), then no cage present. If no cage present then
 250          * connection type is backplane or BASE-T.
 251          */
 252         return !ice_aq_get_link_topo_handle(pi,
 253                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 254                                             NULL);
 255 }
 256
 257 /**
 258  * ice_get_media_type - Gets media type
 259  * @pi: port information structure
 260  */
 261 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 262 {
 263         struct ice_link_status *hw_link_info;
 264
 265         if (!pi)
 266                 return ICE_MEDIA_UNKNOWN;
 267
 268         hw_link_info = &pi->phy.link_info;
 269         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 270                 /* If more than one media type is selected, report unknown */
 271                 return ICE_MEDIA_UNKNOWN;
 272
 273         if (hw_link_info->phy_type_low) {
 274                 /* 1G SGMII is a special case where some DA cable PHYs
 275                  * may show this as an option when it really shouldn't
 276                  * be since SGMII is meant to be between a MAC and a PHY
 277                  * in a backplane. Try to detect this case and handle it
 278                  */
 279                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 280                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 281                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 282                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 283                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 284                         return ICE_MEDIA_DA;
 285
 286                 switch (hw_link_info->phy_type_low) {
 287                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 288                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 289                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 291                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 292                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 294                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 296                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 301                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 305                         return ICE_MEDIA_FIBER;
 306                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 307                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 314                         return ICE_MEDIA_FIBER;
 315                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 316                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 317                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 318                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 319                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 321                         return ICE_MEDIA_BASET;
 322                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 323                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 326                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 327                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 329                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 332                         return ICE_MEDIA_DA;
 333                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 334                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 335                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 336                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 338                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 339                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 340                         if (ice_is_media_cage_present(pi))
 341                                 return ICE_MEDIA_AUI;
 342                         /* fall-through */
 343                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 344                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 346                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 347                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 348                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 351                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 352                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 354                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 356                         return ICE_MEDIA_BACKPLANE;
 357                 }
 358         } else {
 359                 switch (hw_link_info->phy_type_high) {
 360                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 361                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 362                         if (ice_is_media_cage_present(pi))
 363                                 return ICE_MEDIA_AUI;
 364                         /* fall-through */
 365                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 366                         return ICE_MEDIA_BACKPLANE;
 367                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 368                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 369                         return ICE_MEDIA_FIBER;
 370                 }
 371         }
 372         return ICE_MEDIA_UNKNOWN;
 373 }
 374
 375 /**
 376  * ice_aq_get_link_info
 377  * @pi: port information structure
 378  * @ena_lse: enable/disable LinkStatusEvent reporting
 379  * @link: pointer to link status structure - optional
 380  * @cd: pointer to command details structure or NULL
 381  *
 382  * Get Link Status (0x607). Returns the link status of the adapter.
 383  */
 384 enum ice_status
 385 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 386                      struct ice_link_status *link, struct ice_sq_cd *cd)
 387 {
 388         struct ice_aqc_get_link_status_data link_data = { 0 };
 389         struct ice_aqc_get_link_status *resp;
 390         struct ice_link_status *li_old, *li;
 391         enum ice_media_type *hw_media_type;
 392         struct ice_fc_info *hw_fc_info;
 393         bool tx_pause, rx_pause;
 394         struct ice_aq_desc desc;
 395         enum ice_status status;
 396         struct ice_hw *hw;
 397         u16 cmd_flags;
 398
 399         if (!pi)
 400                 return ICE_ERR_PARAM;
 401         hw = pi->hw;
 402         li_old = &pi->phy.link_info_old;
 403         hw_media_type = &pi->phy.media_type;
 404         li = &pi->phy.link_info;
 405         hw_fc_info = &pi->fc;
 406
 407         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 408         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 409         resp = &desc.params.get_link_status;
 410         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 411         resp->lport_num = pi->lport;
 412
 413         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 414
 415         if (status != ICE_SUCCESS)
 416                 return status;
 417
 418         /* save off old link status information */
 419         *li_old = *li;
 420
 421         /* update current link status information */
 422         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 423         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 424         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 425         *hw_media_type = ice_get_media_type(pi);
 426         li->link_info = link_data.link_info;
 427         li->an_info = link_data.an_info;
 428         li->ext_info = link_data.ext_info;
 429         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 430         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 431         li->topo_media_conflict = link_data.topo_media_conflict;
 432         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 433                                       ICE_AQ_CFG_PACING_TYPE_M);
 434
 435         /* update fc info */
 436         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 437         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 438         if (tx_pause && rx_pause)
 439                 hw_fc_info->current_mode = ICE_FC_FULL;
 440         else if (tx_pause)
 441                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 442         else if (rx_pause)
 443                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 444         else
 445                 hw_fc_info->current_mode = ICE_FC_NONE;
 446
 447         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 448
 449         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 450         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 451         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 452                   (unsigned long long)li->phy_type_low);
 453         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 454                   (unsigned long long)li->phy_type_high);
 455         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 456         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 457         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 461         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 462                   li->max_frame_size);
 463         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 464
 465         /* save link status information */
 466         if (link)
 467                 *link = *li;
 468
 469         /* flag cleared so calling functions don't call AQ again */
 470         pi->phy.get_link_info = false;
 471
 472         return ICE_SUCCESS;
 473 }
 474
 475 /**
 476  * ice_fill_tx_timer_and_fc_thresh
 477  * @hw: pointer to the HW struct
 478  * @cmd: pointer to MAC cfg structure
 479  *
 480  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 481  * descriptor
 482  */
 483 static void
 484 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 485                                 struct ice_aqc_set_mac_cfg *cmd)
 486 {
 487         u16 fc_thres_val, tx_timer_val;
 488         u32 val;
 489
 490         /* We read back the transmit timer and fc threshold value of
 491          * LFC. Thus, we will use index =
 492          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 493          *
 494          * Also, because we are opearating on transmit timer and fc
 495          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 496          */
 497 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 498
 499         /* Retrieve the transmit timer */
 500         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 501         tx_timer_val = val &
 502                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 503         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 504
 505         /* Retrieve the fc threshold */
 506         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 507         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 508
 509         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 510 }
 511
 512 /**
 513  * ice_aq_set_mac_cfg
 514  * @hw: pointer to the HW struct
 515  * @max_frame_size: Maximum Frame Size to be supported
 516  * @cd: pointer to command details structure or NULL
 517  *
 518  * Set MAC configuration (0x0603)
 519  */
 520 enum ice_status
 521 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 522 {
 523         struct ice_aqc_set_mac_cfg *cmd;
 524         struct ice_aq_desc desc;
 525
 526         cmd = &desc.params.set_mac_cfg;
 527
 528         if (max_frame_size == 0)
 529                 return ICE_ERR_PARAM;
 530
 531         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 532
 533         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 534
 535         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 536
 537         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 538 }
 539
 540 /**
 541  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 542  * @hw: pointer to the HW struct
 543  */
 544 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 545 {
 546         struct ice_switch_info *sw;
 547         enum ice_status status;
 548
 549         hw->switch_info = (struct ice_switch_info *)
 550                           ice_malloc(hw, sizeof(*hw->switch_info));
 551
 552         sw = hw->switch_info;
 553
 554         if (!sw)
 555                 return ICE_ERR_NO_MEMORY;
 556
 557         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 558         sw->prof_res_bm_init = 0;
 559
 560         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 561         if (status) {
 562                 ice_free(hw, hw->switch_info);
 563                 return status;
 564         }
 565         return ICE_SUCCESS;
 566 }
 567
 568 /**
 569  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 570  * @hw: pointer to the HW struct
 571  * @sw: pointer to switch info struct for which function clears filters
 572  */
 573 static void
 574 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 575 {
 576         struct ice_vsi_list_map_info *v_pos_map;
 577         struct ice_vsi_list_map_info *v_tmp_map;
 578         struct ice_sw_recipe *recps;
 579         u8 i;
 580
 581         if (!sw)
 582                 return;
 583
 584         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 585                                  ice_vsi_list_map_info, list_entry) {
 586                 LIST_DEL(&v_pos_map->list_entry);
 587                 ice_free(hw, v_pos_map);
 588         }
 589         recps = sw->recp_list;
 590         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 591                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 592
 593                 recps[i].root_rid = i;
 594                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 595                                          &recps[i].rg_list, ice_recp_grp_entry,
 596                                          l_entry) {
 597                         LIST_DEL(&rg_entry->l_entry);
 598                         ice_free(hw, rg_entry);
 599                 }
 600
 601                 if (recps[i].adv_rule) {
 602                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 603                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 604
 605                         ice_destroy_lock(&recps[i].filt_rule_lock);
 606                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 607                                                  &recps[i].filt_rules,
 608                                                  ice_adv_fltr_mgmt_list_entry,
 609                                                  list_entry) {
 610                                 LIST_DEL(&lst_itr->list_entry);
 611                                 ice_free(hw, lst_itr->lkups);
 612                                 ice_free(hw, lst_itr);
 613                         }
 614                 } else {
 615                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 616
 617                         ice_destroy_lock(&recps[i].filt_rule_lock);
 618                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 619                                                  &recps[i].filt_rules,
 620                                                  ice_fltr_mgmt_list_entry,
 621                                                  list_entry) {
 622                                 LIST_DEL(&lst_itr->list_entry);
 623                                 ice_free(hw, lst_itr);
 624                         }
 625                 }
 626                 if (recps[i].root_buf)
 627                         ice_free(hw, recps[i].root_buf);
 628         }
 629         ice_rm_sw_replay_rule_info(hw, sw);
 630         ice_free(hw, sw->recp_list);
 631         ice_free(hw, sw);
 632 }
 633
 634 /**
 635  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 636  * @hw: pointer to the HW struct
 637  */
 638 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 639 {
 640         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 641 }
 642
 643 /**
 644  * ice_get_itr_intrl_gran
 645  * @hw: pointer to the HW struct
 646  *
 647  * Determines the ITR/INTRL granularities based on the maximum aggregate
 648  * bandwidth according to the device's configuration during power-on.
 649  */
 650 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 651 {
 652         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 653                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 654                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 655
 656         switch (max_agg_bw) {
 657         case ICE_MAX_AGG_BW_200G:
 658         case ICE_MAX_AGG_BW_100G:
 659         case ICE_MAX_AGG_BW_50G:
 660                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 661                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 662                 break;
 663         case ICE_MAX_AGG_BW_25G:
 664                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 665                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 666                 break;
 667         }
 668 }
 669
 670 /**
 671  * ice_print_rollback_msg - print FW rollback message
 672  * @hw: pointer to the hardware structure
 673  */
 674 void ice_print_rollback_msg(struct ice_hw *hw)
 675 {
 676         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 677         struct ice_nvm_info *nvm = &hw->nvm;
 678         struct ice_orom_info *orom;
 679
 680         orom = &nvm->orom;
 681
 682         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 683                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 684                  orom->build, orom->patch);
 685         ice_warn(hw,
 686                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 687                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 688 }
 689
 690 /**
 691  * ice_init_hw - main hardware initialization routine
 692  * @hw: pointer to the hardware structure
 693  */
 694 enum ice_status ice_init_hw(struct ice_hw *hw)
 695 {
 696         struct ice_aqc_get_phy_caps_data *pcaps;
 697         enum ice_status status;
 698         u16 mac_buf_len;
 699         void *mac_buf;
 700
 701         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 702
 703         /* Set MAC type based on DeviceID */
 704         status = ice_set_mac_type(hw);
 705         if (status)
 706                 return status;
 707
 708         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 709                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 710                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 711
 712         status = ice_reset(hw, ICE_RESET_PFR);
 713         if (status)
 714                 return status;
 715
 716         ice_get_itr_intrl_gran(hw);
 717
 718         status = ice_create_all_ctrlq(hw);
 719         if (status)
 720                 goto err_unroll_cqinit;
 721
 722         status = ice_init_nvm(hw);
 723         if (status)
 724                 goto err_unroll_cqinit;
 725
 726         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 727                 ice_print_rollback_msg(hw);
 728
 729         status = ice_clear_pf_cfg(hw);
 730         if (status)
 731                 goto err_unroll_cqinit;
 732
 733         /* Set bit to enable Flow Director filters */
 734         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 735         INIT_LIST_HEAD(&hw->fdir_list_head);
 736
 737         ice_clear_pxe_mode(hw);
 738
 739         status = ice_get_caps(hw);
 740         if (status)
 741                 goto err_unroll_cqinit;
 742
 743         hw->port_info = (struct ice_port_info *)
 744                         ice_malloc(hw, sizeof(*hw->port_info));
 745         if (!hw->port_info) {
 746                 status = ICE_ERR_NO_MEMORY;
 747                 goto err_unroll_cqinit;
 748         }
 749
 750         /* set the back pointer to HW */
 751         hw->port_info->hw = hw;
 752
 753         /* Initialize port_info struct with switch configuration data */
 754         status = ice_get_initial_sw_cfg(hw);
 755         if (status)
 756                 goto err_unroll_alloc;
 757
 758         hw->evb_veb = true;
 759         /* Query the allocated resources for Tx scheduler */
 760         status = ice_sched_query_res_alloc(hw);
 761         if (status) {
 762                 ice_debug(hw, ICE_DBG_SCHED,
 763                           "Failed to get scheduler allocated resources\n");
 764                 goto err_unroll_alloc;
 765         }
 766         ice_sched_get_psm_clk_freq(hw);
 767
 768         /* Initialize port_info struct with scheduler data */
 769         status = ice_sched_init_port(hw->port_info);
 770         if (status)
 771                 goto err_unroll_sched;
 772
 773         pcaps = (struct ice_aqc_get_phy_caps_data *)
 774                 ice_malloc(hw, sizeof(*pcaps));
 775         if (!pcaps) {
 776                 status = ICE_ERR_NO_MEMORY;
 777                 goto err_unroll_sched;
 778         }
 779
 780         /* Initialize port_info struct with PHY capabilities */
 781         status = ice_aq_get_phy_caps(hw->port_info, false,
 782                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 783         ice_free(hw, pcaps);
 784         if (status)
 785                 goto err_unroll_sched;
 786
 787         /* Initialize port_info struct with link information */
 788         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 789         if (status)
 790                 goto err_unroll_sched;
 791         /* need a valid SW entry point to build a Tx tree */
 792         if (!hw->sw_entry_point_layer) {
 793                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 794                 status = ICE_ERR_CFG;
 795                 goto err_unroll_sched;
 796         }
 797         INIT_LIST_HEAD(&hw->agg_list);
 798         /* Initialize max burst size */
 799         if (!hw->max_burst_size)
 800                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 801         status = ice_init_fltr_mgmt_struct(hw);
 802         if (status)
 803                 goto err_unroll_sched;
 804
 805         /* Get MAC information */
 806         /* A single port can report up to two (LAN and WoL) addresses */
 807         mac_buf = ice_calloc(hw, 2,
 808                              sizeof(struct ice_aqc_manage_mac_read_resp));
 809         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 810
 811         if (!mac_buf) {
 812                 status = ICE_ERR_NO_MEMORY;
 813                 goto err_unroll_fltr_mgmt_struct;
 814         }
 815
 816         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 817         ice_free(hw, mac_buf);
 818
 819         if (status)
 820                 goto err_unroll_fltr_mgmt_struct;
 821         /* enable jumbo frame support at MAC level */
 822         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 823         if (status)
 824                 goto err_unroll_fltr_mgmt_struct;
 825         /* Obtain counter base index which would be used by flow director */
 826         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 827         if (status)
 828                 goto err_unroll_fltr_mgmt_struct;
 829         status = ice_init_hw_tbls(hw);
 830         if (status)
 831                 goto err_unroll_fltr_mgmt_struct;
 832         ice_init_lock(&hw->tnl_lock);
 833         return ICE_SUCCESS;
 834
 835 err_unroll_fltr_mgmt_struct:
 836         ice_cleanup_fltr_mgmt_struct(hw);
 837 err_unroll_sched:
 838         ice_sched_cleanup_all(hw);
 839 err_unroll_alloc:
 840         ice_free(hw, hw->port_info);
 841         hw->port_info = NULL;
 842 err_unroll_cqinit:
 843         ice_destroy_all_ctrlq(hw);
 844         return status;
 845 }
 846
 847 /**
 848  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 849  * @hw: pointer to the hardware structure
 850  *
 851  * This should be called only during nominal operation, not as a result of
 852  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 853  * applicable initializations if it fails for any reason.
 854  */
 855 void ice_deinit_hw(struct ice_hw *hw)
 856 {
 857         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 858         ice_cleanup_fltr_mgmt_struct(hw);
 859
 860         ice_sched_cleanup_all(hw);
 861         ice_sched_clear_agg(hw);
 862         ice_free_seg(hw);
 863         ice_free_hw_tbls(hw);
 864         ice_destroy_lock(&hw->tnl_lock);
 865
 866         if (hw->port_info) {
 867                 ice_free(hw, hw->port_info);
 868                 hw->port_info = NULL;
 869         }
 870
 871         ice_destroy_all_ctrlq(hw);
 872
 873         /* Clear VSI contexts if not already cleared */
 874         ice_clear_all_vsi_ctx(hw);
 875 }
 876
 877 /**
 878  * ice_check_reset - Check to see if a global reset is complete
 879  * @hw: pointer to the hardware structure
 880  */
 881 enum ice_status ice_check_reset(struct ice_hw *hw)
 882 {
 883         u32 cnt, reg = 0, grst_timeout, uld_mask;
 884
 885         /* Poll for Device Active state in case a recent CORER, GLOBR,
 886          * or EMPR has occurred. The grst delay value is in 100ms units.
 887          * Add 1sec for outstanding AQ commands that can take a long time.
 888          */
 889         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 890                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 891
 892         for (cnt = 0; cnt < grst_timeout; cnt++) {
 893                 ice_msec_delay(100, true);
 894                 reg = rd32(hw, GLGEN_RSTAT);
 895                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 896                         break;
 897         }
 898
 899         if (cnt == grst_timeout) {
 900                 ice_debug(hw, ICE_DBG_INIT,
 901                           "Global reset polling failed to complete.\n");
 902                 return ICE_ERR_RESET_FAILED;
 903         }
 904
 905 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 906                                  GLNVM_ULD_PCIER_DONE_1_M |\
 907                                  GLNVM_ULD_CORER_DONE_M |\
 908                                  GLNVM_ULD_GLOBR_DONE_M |\
 909                                  GLNVM_ULD_POR_DONE_M |\
 910                                  GLNVM_ULD_POR_DONE_1_M |\
 911                                  GLNVM_ULD_PCIER_DONE_2_M)
 912
 913         uld_mask = ICE_RESET_DONE_MASK;
 914
 915         /* Device is Active; check Global Reset processes are done */
 916         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 917                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 918                 if (reg == uld_mask) {
 919                         ice_debug(hw, ICE_DBG_INIT,
 920                                   "Global reset processes done. %d\n", cnt);
 921                         break;
 922                 }
 923                 ice_msec_delay(10, true);
 924         }
 925
 926         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 927                 ice_debug(hw, ICE_DBG_INIT,
 928                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 929                           reg);
 930                 return ICE_ERR_RESET_FAILED;
 931         }
 932
 933         return ICE_SUCCESS;
 934 }
 935
 936 /**
 937  * ice_pf_reset - Reset the PF
 938  * @hw: pointer to the hardware structure
 939  *
 940  * If a global reset has been triggered, this function checks
 941  * for its completion and then issues the PF reset
 942  */
 943 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 944 {
 945         u32 cnt, reg;
 946
 947         /* If at function entry a global reset was already in progress, i.e.
 948          * state is not 'device active' or any of the reset done bits are not
 949          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 950          * global reset is done.
 951          */
 952         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 953             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 954                 /* poll on global reset currently in progress until done */
 955                 if (ice_check_reset(hw))
 956                         return ICE_ERR_RESET_FAILED;
 957
 958                 return ICE_SUCCESS;
 959         }
 960
 961         /* Reset the PF */
 962         reg = rd32(hw, PFGEN_CTRL);
 963
 964         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 965
 966         /* Wait for the PFR to complete. The wait time is the global config lock
 967          * timeout plus the PFR timeout which will account for a possible reset
 968          * that is occurring during a download package operation.
 969          */
 970         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 971              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 972                 reg = rd32(hw, PFGEN_CTRL);
 973                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 974                         break;
 975
 976                 ice_msec_delay(1, true);
 977         }
 978
 979         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 980                 ice_debug(hw, ICE_DBG_INIT,
 981                           "PF reset polling failed to complete.\n");
 982                 return ICE_ERR_RESET_FAILED;
 983         }
 984
 985         return ICE_SUCCESS;
 986 }
 987
 988 /**
 989  * ice_reset - Perform different types of reset
 990  * @hw: pointer to the hardware structure
 991  * @req: reset request
 992  *
 993  * This function triggers a reset as specified by the req parameter.
 994  *
 995  * Note:
 996  * If anything other than a PF reset is triggered, PXE mode is restored.
 997  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 998  * interface has been restored in the rebuild flow.
 999  */
1000 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1001 {
1002         u32 val = 0;
1003
1004         switch (req) {
1005         case ICE_RESET_PFR:
1006                 return ice_pf_reset(hw);
1007         case ICE_RESET_CORER:
1008                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1009                 val = GLGEN_RTRIG_CORER_M;
1010                 break;
1011         case ICE_RESET_GLOBR:
1012                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1013                 val = GLGEN_RTRIG_GLOBR_M;
1014                 break;
1015         default:
1016                 return ICE_ERR_PARAM;
1017         }
1018
1019         val |= rd32(hw, GLGEN_RTRIG);
1020         wr32(hw, GLGEN_RTRIG, val);
1021         ice_flush(hw);
1022
1023         /* wait for the FW to be ready */
1024         return ice_check_reset(hw);
1025 }
1026
1027 /**
1028  * ice_copy_rxq_ctx_to_hw
1029  * @hw: pointer to the hardware structure
1030  * @ice_rxq_ctx: pointer to the rxq context
1031  * @rxq_index: the index of the Rx queue
1032  *
1033  * Copies rxq context from dense structure to HW register space
1034  */
1035 static enum ice_status
1036 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1037 {
1038         u8 i;
1039
1040         if (!ice_rxq_ctx)
1041                 return ICE_ERR_BAD_PTR;
1042
1043         if (rxq_index > QRX_CTRL_MAX_INDEX)
1044                 return ICE_ERR_PARAM;
1045
1046         /* Copy each dword separately to HW */
1047         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1048                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1049                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1050
1051                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1052                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1053         }
1054
1055         return ICE_SUCCESS;
1056 }
1057
1058 /* LAN Rx Queue Context */
1059 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1060         /* Field                Width   LSB */
1061         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1062         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1063         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1064         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1065         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1066         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1067         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1068         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1069         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1070         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1071         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1072         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1073         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1074         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1075         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1076         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1078         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1079         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1080         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1081         { 0 }
1082 };
1083
1084 /**
1085  * ice_write_rxq_ctx
1086  * @hw: pointer to the hardware structure
1087  * @rlan_ctx: pointer to the rxq context
1088  * @rxq_index: the index of the Rx queue
1089  *
1090  * Converts rxq context from sparse to dense structure and then writes
1091  * it to HW register space and enables the hardware to prefetch descriptors
1092  * instead of only fetching them on demand
1093  */
1094 enum ice_status
1095 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1096                   u32 rxq_index)
1097 {
1098         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1099
1100         if (!rlan_ctx)
1101                 return ICE_ERR_BAD_PTR;
1102
1103         rlan_ctx->prefena = 1;
1104
1105         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1106         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1107 }
1108
1109 /**
1110  * ice_clear_rxq_ctx
1111  * @hw: pointer to the hardware structure
1112  * @rxq_index: the index of the Rx queue to clear
1113  *
1114  * Clears rxq context in HW register space
1115  */
1116 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1117 {
1118         u8 i;
1119
1120         if (rxq_index > QRX_CTRL_MAX_INDEX)
1121                 return ICE_ERR_PARAM;
1122
1123         /* Clear each dword register separately */
1124         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1125                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1126
1127         return ICE_SUCCESS;
1128 }
1129
1130 /* LAN Tx Queue Context */
1131 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1132                                     /* Field                    Width   LSB */
1133         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1134         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1135         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1136         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1137         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1138         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1139         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1140         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1141         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1142         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1143         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1144         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1145         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1146         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1147         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1148         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1149         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1150         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1151         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1152         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1153         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1154         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1155         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1156         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1157         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1158         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1159         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1160         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1161         { 0 }
1162 };
1163
1164 /**
1165  * ice_copy_tx_cmpltnq_ctx_to_hw
1166  * @hw: pointer to the hardware structure
1167  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1168  * @tx_cmpltnq_index: the index of the completion queue
1169  *
1170  * Copies Tx completion queue context from dense structure to HW register space
1171  */
1172 static enum ice_status
1173 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1174                               u32 tx_cmpltnq_index)
1175 {
1176         u8 i;
1177
1178         if (!ice_tx_cmpltnq_ctx)
1179                 return ICE_ERR_BAD_PTR;
1180
1181         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1182                 return ICE_ERR_PARAM;
1183
1184         /* Copy each dword separately to HW */
1185         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1186                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1187                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1188
1189                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1190                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1191         }
1192
1193         return ICE_SUCCESS;
1194 }
1195
1196 /* LAN Tx Completion Queue Context */
1197 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1198                                        /* Field                 Width   LSB */
1199         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1208         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1209         { 0 }
1210 };
1211
1212 /**
1213  * ice_write_tx_cmpltnq_ctx
1214  * @hw: pointer to the hardware structure
1215  * @tx_cmpltnq_ctx: pointer to the completion queue context
1216  * @tx_cmpltnq_index: the index of the completion queue
1217  *
1218  * Converts completion queue context from sparse to dense structure and then
1219  * writes it to HW register space
1220  */
1221 enum ice_status
1222 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1223                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1224                          u32 tx_cmpltnq_index)
1225 {
1226         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1227
1228         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1229         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1230 }
1231
1232 /**
1233  * ice_clear_tx_cmpltnq_ctx
1234  * @hw: pointer to the hardware structure
1235  * @tx_cmpltnq_index: the index of the completion queue to clear
1236  *
1237  * Clears Tx completion queue context in HW register space
1238  */
1239 enum ice_status
1240 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1241 {
1242         u8 i;
1243
1244         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1245                 return ICE_ERR_PARAM;
1246
1247         /* Clear each dword register separately */
1248         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1249                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1250
1251         return ICE_SUCCESS;
1252 }
1253
1254 /**
1255  * ice_copy_tx_drbell_q_ctx_to_hw
1256  * @hw: pointer to the hardware structure
1257  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1258  * @tx_drbell_q_index: the index of the doorbell queue
1259  *
1260  * Copies doorbell queue context from dense structure to HW register space
1261  */
1262 static enum ice_status
1263 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1264                                u32 tx_drbell_q_index)
1265 {
1266         u8 i;
1267
1268         if (!ice_tx_drbell_q_ctx)
1269                 return ICE_ERR_BAD_PTR;
1270
1271         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1272                 return ICE_ERR_PARAM;
1273
1274         /* Copy each dword separately to HW */
1275         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1276                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1277                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1278
1279                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1280                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1281         }
1282
1283         return ICE_SUCCESS;
1284 }
1285
1286 /* LAN Tx Doorbell Queue Context info */
1287 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1288                                         /* Field                Width   LSB */
1289         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1299         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1300         { 0 }
1301 };
1302
1303 /**
1304  * ice_write_tx_drbell_q_ctx
1305  * @hw: pointer to the hardware structure
1306  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1307  * @tx_drbell_q_index: the index of the doorbell queue
1308  *
1309  * Converts doorbell queue context from sparse to dense structure and then
1310  * writes it to HW register space
1311  */
1312 enum ice_status
1313 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1314                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1315                           u32 tx_drbell_q_index)
1316 {
1317         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1318
1319         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1320                     ice_tx_drbell_q_ctx_info);
1321         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1322 }
1323
1324 /**
1325  * ice_clear_tx_drbell_q_ctx
1326  * @hw: pointer to the hardware structure
1327  * @tx_drbell_q_index: the index of the doorbell queue to clear
1328  *
1329  * Clears doorbell queue context in HW register space
1330  */
1331 enum ice_status
1332 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1333 {
1334         u8 i;
1335
1336         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1337                 return ICE_ERR_PARAM;
1338
1339         /* Clear each dword register separately */
1340         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1341                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1342
1343         return ICE_SUCCESS;
1344 }
1345
1346 /* FW Admin Queue command wrappers */
1347
1348 /**
1349  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1350  * @hw: pointer to the HW struct
1351  * @desc: descriptor describing the command
1352  * @buf: buffer to use for indirect commands (NULL for direct commands)
1353  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1354  * @cd: pointer to command details structure
1355  *
1356  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1357  */
1358 enum ice_status
1359 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1360                 u16 buf_size, struct ice_sq_cd *cd)
1361 {
1362         if (hw->aq_send_cmd_fn) {
1363                 enum ice_status status = ICE_ERR_NOT_READY;
1364                 u16 retval = ICE_AQ_RC_OK;
1365
1366                 ice_acquire_lock(&hw->adminq.sq_lock);
1367                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1368                                         buf, buf_size)) {
1369                         retval = LE16_TO_CPU(desc->retval);
1370                         /* strip off FW internal code */
1371                         if (retval)
1372                                 retval &= 0xff;
1373                         if (retval == ICE_AQ_RC_OK)
1374                                 status = ICE_SUCCESS;
1375                         else
1376                                 status = ICE_ERR_AQ_ERROR;
1377                 }
1378
1379                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1380                 ice_release_lock(&hw->adminq.sq_lock);
1381
1382                 return status;
1383         }
1384         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1385 }
1386
1387 /**
1388  * ice_aq_get_fw_ver
1389  * @hw: pointer to the HW struct
1390  * @cd: pointer to command details structure or NULL
1391  *
1392  * Get the firmware version (0x0001) from the admin queue commands
1393  */
1394 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1395 {
1396         struct ice_aqc_get_ver *resp;
1397         struct ice_aq_desc desc;
1398         enum ice_status status;
1399
1400         resp = &desc.params.get_ver;
1401
1402         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1403
1404         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1405
1406         if (!status) {
1407                 hw->fw_branch = resp->fw_branch;
1408                 hw->fw_maj_ver = resp->fw_major;
1409                 hw->fw_min_ver = resp->fw_minor;
1410                 hw->fw_patch = resp->fw_patch;
1411                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1412                 hw->api_branch = resp->api_branch;
1413                 hw->api_maj_ver = resp->api_major;
1414                 hw->api_min_ver = resp->api_minor;
1415                 hw->api_patch = resp->api_patch;
1416         }
1417
1418         return status;
1419 }
1420
1421 /**
1422  * ice_aq_send_driver_ver
1423  * @hw: pointer to the HW struct
1424  * @dv: driver's major, minor version
1425  * @cd: pointer to command details structure or NULL
1426  *
1427  * Send the driver version (0x0002) to the firmware
1428  */
1429 enum ice_status
1430 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1431                        struct ice_sq_cd *cd)
1432 {
1433         struct ice_aqc_driver_ver *cmd;
1434         struct ice_aq_desc desc;
1435         u16 len;
1436
1437         cmd = &desc.params.driver_ver;
1438
1439         if (!dv)
1440                 return ICE_ERR_PARAM;
1441
1442         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1443
1444         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1445         cmd->major_ver = dv->major_ver;
1446         cmd->minor_ver = dv->minor_ver;
1447         cmd->build_ver = dv->build_ver;
1448         cmd->subbuild_ver = dv->subbuild_ver;
1449
1450         len = 0;
1451         while (len < sizeof(dv->driver_string) &&
1452                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1453                 len++;
1454
1455         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1456 }
1457
1458 /**
1459  * ice_aq_q_shutdown
1460  * @hw: pointer to the HW struct
1461  * @unloading: is the driver unloading itself
1462  *
1463  * Tell the Firmware that we're shutting down the AdminQ and whether
1464  * or not the driver is unloading as well (0x0003).
1465  */
1466 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1467 {
1468         struct ice_aqc_q_shutdown *cmd;
1469         struct ice_aq_desc desc;
1470
1471         cmd = &desc.params.q_shutdown;
1472
1473         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1474
1475         if (unloading)
1476                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1477
1478         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1479 }
1480
1481 /**
1482  * ice_aq_req_res
1483  * @hw: pointer to the HW struct
1484  * @res: resource ID
1485  * @access: access type
1486  * @sdp_number: resource number
1487  * @timeout: the maximum time in ms that the driver may hold the resource
1488  * @cd: pointer to command details structure or NULL
1489  *
1490  * Requests common resource using the admin queue commands (0x0008).
1491  * When attempting to acquire the Global Config Lock, the driver can
1492  * learn of three states:
1493  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1494  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1495  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1496  *                          successfully downloaded the package; the driver does
1497  *                          not have to download the package and can continue
1498  *                          loading
1499  *
1500  * Note that if the caller is in an acquire lock, perform action, release lock
1501  * phase of operation, it is possible that the FW may detect a timeout and issue
1502  * a CORER. In this case, the driver will receive a CORER interrupt and will
1503  * have to determine its cause. The calling thread that is handling this flow
1504  * will likely get an error propagated back to it indicating the Download
1505  * Package, Update Package or the Release Resource AQ commands timed out.
1506  */
1507 static enum ice_status
1508 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1509                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1510                struct ice_sq_cd *cd)
1511 {
1512         struct ice_aqc_req_res *cmd_resp;
1513         struct ice_aq_desc desc;
1514         enum ice_status status;
1515
1516         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1517
1518         cmd_resp = &desc.params.res_owner;
1519
1520         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1521
1522         cmd_resp->res_id = CPU_TO_LE16(res);
1523         cmd_resp->access_type = CPU_TO_LE16(access);
1524         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1525         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1526         *timeout = 0;
1527
1528         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1529
1530         /* The completion specifies the maximum time in ms that the driver
1531          * may hold the resource in the Timeout field.
1532          */
1533
1534         /* Global config lock response utilizes an additional status field.
1535          *
1536          * If the Global config lock resource is held by some other driver, the
1537          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1538          * and the timeout field indicates the maximum time the current owner
1539          * of the resource has to free it.
1540          */
1541         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1542                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1543                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1544                         return ICE_SUCCESS;
1545                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1546                            ICE_AQ_RES_GLBL_IN_PROG) {
1547                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1548                         return ICE_ERR_AQ_ERROR;
1549                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1550                            ICE_AQ_RES_GLBL_DONE) {
1551                         return ICE_ERR_AQ_NO_WORK;
1552                 }
1553
1554                 /* invalid FW response, force a timeout immediately */
1555                 *timeout = 0;
1556                 return ICE_ERR_AQ_ERROR;
1557         }
1558
1559         /* If the resource is held by some other driver, the command completes
1560          * with a busy return value and the timeout field indicates the maximum
1561          * time the current owner of the resource has to free it.
1562          */
1563         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1564                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1565
1566         return status;
1567 }
1568
1569 /**
1570  * ice_aq_release_res
1571  * @hw: pointer to the HW struct
1572  * @res: resource ID
1573  * @sdp_number: resource number
1574  * @cd: pointer to command details structure or NULL
1575  *
1576  * release common resource using the admin queue commands (0x0009)
1577  */
1578 static enum ice_status
1579 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1580                    struct ice_sq_cd *cd)
1581 {
1582         struct ice_aqc_req_res *cmd;
1583         struct ice_aq_desc desc;
1584
1585         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1586
1587         cmd = &desc.params.res_owner;
1588
1589         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1590
1591         cmd->res_id = CPU_TO_LE16(res);
1592         cmd->res_number = CPU_TO_LE32(sdp_number);
1593
1594         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1595 }
1596
1597 /**
1598  * ice_acquire_res
1599  * @hw: pointer to the HW structure
1600  * @res: resource ID
1601  * @access: access type (read or write)
1602  * @timeout: timeout in milliseconds
1603  *
1604  * This function will attempt to acquire the ownership of a resource.
1605  */
1606 enum ice_status
1607 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1608                 enum ice_aq_res_access_type access, u32 timeout)
1609 {
1610 #define ICE_RES_POLLING_DELAY_MS        10
1611         u32 delay = ICE_RES_POLLING_DELAY_MS;
1612         u32 time_left = timeout;
1613         enum ice_status status;
1614
1615         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1616
1617         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1618
1619         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1620          * previously acquired the resource and performed any necessary updates;
1621          * in this case the caller does not obtain the resource and has no
1622          * further work to do.
1623          */
1624         if (status == ICE_ERR_AQ_NO_WORK)
1625                 goto ice_acquire_res_exit;
1626
1627         if (status)
1628                 ice_debug(hw, ICE_DBG_RES,
1629                           "resource %d acquire type %d failed.\n", res, access);
1630
1631         /* If necessary, poll until the current lock owner timeouts */
1632         timeout = time_left;
1633         while (status && timeout && time_left) {
1634                 ice_msec_delay(delay, true);
1635                 timeout = (timeout > delay) ? timeout - delay : 0;
1636                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1637
1638                 if (status == ICE_ERR_AQ_NO_WORK)
1639                         /* lock free, but no work to do */
1640                         break;
1641
1642                 if (!status)
1643                         /* lock acquired */
1644                         break;
1645         }
1646         if (status && status != ICE_ERR_AQ_NO_WORK)
1647                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1648
1649 ice_acquire_res_exit:
1650         if (status == ICE_ERR_AQ_NO_WORK) {
1651                 if (access == ICE_RES_WRITE)
1652                         ice_debug(hw, ICE_DBG_RES,
1653                                   "resource indicates no work to do.\n");
1654                 else
1655                         ice_debug(hw, ICE_DBG_RES,
1656                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1657         }
1658         return status;
1659 }
1660
1661 /**
1662  * ice_release_res
1663  * @hw: pointer to the HW structure
1664  * @res: resource ID
1665  *
1666  * This function will release a resource using the proper Admin Command.
1667  */
1668 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1669 {
1670         enum ice_status status;
1671         u32 total_delay = 0;
1672
1673         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1674
1675         status = ice_aq_release_res(hw, res, 0, NULL);
1676
1677         /* there are some rare cases when trying to release the resource
1678          * results in an admin queue timeout, so handle them correctly
1679          */
1680         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1681                (total_delay < hw->adminq.sq_cmd_timeout)) {
1682                 ice_msec_delay(1, true);
1683                 status = ice_aq_release_res(hw, res, 0, NULL);
1684                 total_delay++;
1685         }
1686 }
1687
1688 /**
1689  * ice_aq_alloc_free_res - command to allocate/free resources
1690  * @hw: pointer to the HW struct
1691  * @num_entries: number of resource entries in buffer
1692  * @buf: Indirect buffer to hold data parameters and response
1693  * @buf_size: size of buffer for indirect commands
1694  * @opc: pass in the command opcode
1695  * @cd: pointer to command details structure or NULL
1696  *
1697  * Helper function to allocate/free resources using the admin queue commands
1698  */
1699 enum ice_status
1700 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1701                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1702                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1703 {
1704         struct ice_aqc_alloc_free_res_cmd *cmd;
1705         struct ice_aq_desc desc;
1706
1707         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1708
1709         cmd = &desc.params.sw_res_ctrl;
1710
1711         if (!buf)
1712                 return ICE_ERR_PARAM;
1713
1714         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1715                 return ICE_ERR_PARAM;
1716
1717         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1718
1719         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1720
1721         cmd->num_entries = CPU_TO_LE16(num_entries);
1722
1723         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1724 }
1725
1726 /**
1727  * ice_alloc_hw_res - allocate resource
1728  * @hw: pointer to the HW struct
1729  * @type: type of resource
1730  * @num: number of resources to allocate
1731  * @btm: allocate from bottom
1732  * @res: pointer to array that will receive the resources
1733  */
1734 enum ice_status
1735 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1736 {
1737         struct ice_aqc_alloc_free_res_elem *buf;
1738         enum ice_status status;
1739         u16 buf_len;
1740
1741         buf_len = ice_struct_size(buf, elem, num - 1);
1742         buf = (struct ice_aqc_alloc_free_res_elem *)
1743                 ice_malloc(hw, buf_len);
1744         if (!buf)
1745                 return ICE_ERR_NO_MEMORY;
1746
1747         /* Prepare buffer to allocate resource. */
1748         buf->num_elems = CPU_TO_LE16(num);
1749         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1750                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1751         if (btm)
1752                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1753
1754         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1755                                        ice_aqc_opc_alloc_res, NULL);
1756         if (status)
1757                 goto ice_alloc_res_exit;
1758
1759         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1760                    ICE_NONDMA_TO_NONDMA);
1761
1762 ice_alloc_res_exit:
1763         ice_free(hw, buf);
1764         return status;
1765 }
1766
1767 /**
1768  * ice_free_hw_res - free allocated HW resource
1769  * @hw: pointer to the HW struct
1770  * @type: type of resource to free
1771  * @num: number of resources
1772  * @res: pointer to array that contains the resources to free
1773  */
1774 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1775 {
1776         struct ice_aqc_alloc_free_res_elem *buf;
1777         enum ice_status status;
1778         u16 buf_len;
1779
1780         buf_len = ice_struct_size(buf, elem, num - 1);
1781         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1782         if (!buf)
1783                 return ICE_ERR_NO_MEMORY;
1784
1785         /* Prepare buffer to free resource. */
1786         buf->num_elems = CPU_TO_LE16(num);
1787         buf->res_type = CPU_TO_LE16(type);
1788         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1789                    ICE_NONDMA_TO_NONDMA);
1790
1791         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1792                                        ice_aqc_opc_free_res, NULL);
1793         if (status)
1794                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1795
1796         ice_free(hw, buf);
1797         return status;
1798 }
1799
1800 /**
1801  * ice_get_num_per_func - determine number of resources per PF
1802  * @hw: pointer to the HW structure
1803  * @max: value to be evenly split between each PF
1804  *
1805  * Determine the number of valid functions by going through the bitmap returned
1806  * from parsing capabilities and use this to calculate the number of resources
1807  * per PF based on the max value passed in.
1808  */
1809 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1810 {
1811         u8 funcs;
1812
1813 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1814         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1815                              ICE_CAPS_VALID_FUNCS_M);
1816
1817         if (!funcs)
1818                 return 0;
1819
1820         return max / funcs;
1821 }
1822
1823 /**
1824  * ice_parse_common_caps - parse common device/function capabilities
1825  * @hw: pointer to the HW struct
1826  * @caps: pointer to common capabilities structure
1827  * @elem: the capability element to parse
1828  * @prefix: message prefix for tracing capabilities
1829  *
1830  * Given a capability element, extract relevant details into the common
1831  * capability structure.
1832  *
1833  * Returns: true if the capability matches one of the common capability ids,
1834  * false otherwise.
1835  */
1836 static bool
1837 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1838                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1839 {
1840         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1841         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1842         u32 number = LE32_TO_CPU(elem->number);
1843         u16 cap = LE16_TO_CPU(elem->cap);
1844         bool found = true;
1845
1846         switch (cap) {
1847         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1848                 caps->valid_functions = number;
1849                 ice_debug(hw, ICE_DBG_INIT,
1850                           "%s: valid_functions (bitmap) = %d\n", prefix,
1851                           caps->valid_functions);
1852                 break;
1853         case ICE_AQC_CAPS_DCB:
1854                 caps->dcb = (number == 1);
1855                 caps->active_tc_bitmap = logical_id;
1856                 caps->maxtc = phys_id;
1857                 ice_debug(hw, ICE_DBG_INIT,
1858                           "%s: dcb = %d\n", prefix, caps->dcb);
1859                 ice_debug(hw, ICE_DBG_INIT,
1860                           "%s: active_tc_bitmap = %d\n", prefix,
1861                           caps->active_tc_bitmap);
1862                 ice_debug(hw, ICE_DBG_INIT,
1863                           "%s: maxtc = %d\n", prefix, caps->maxtc);
1864                 break;
1865         case ICE_AQC_CAPS_RSS:
1866                 caps->rss_table_size = number;
1867                 caps->rss_table_entry_width = logical_id;
1868                 ice_debug(hw, ICE_DBG_INIT,
1869                           "%s: rss_table_size = %d\n", prefix,
1870                           caps->rss_table_size);
1871                 ice_debug(hw, ICE_DBG_INIT,
1872                           "%s: rss_table_entry_width = %d\n", prefix,
1873                           caps->rss_table_entry_width);
1874                 break;
1875         case ICE_AQC_CAPS_RXQS:
1876                 caps->num_rxq = number;
1877                 caps->rxq_first_id = phys_id;
1878                 ice_debug(hw, ICE_DBG_INIT,
1879                           "%s: num_rxq = %d\n", prefix,
1880                           caps->num_rxq);
1881                 ice_debug(hw, ICE_DBG_INIT,
1882                           "%s: rxq_first_id = %d\n", prefix,
1883                           caps->rxq_first_id);
1884                 break;
1885         case ICE_AQC_CAPS_TXQS:
1886                 caps->num_txq = number;
1887                 caps->txq_first_id = phys_id;
1888                 ice_debug(hw, ICE_DBG_INIT,
1889                           "%s: num_txq = %d\n", prefix,
1890                           caps->num_txq);
1891                 ice_debug(hw, ICE_DBG_INIT,
1892                           "%s: txq_first_id = %d\n", prefix,
1893                           caps->txq_first_id);
1894                 break;
1895         case ICE_AQC_CAPS_MSIX:
1896                 caps->num_msix_vectors = number;
1897                 caps->msix_vector_first_id = phys_id;
1898                 ice_debug(hw, ICE_DBG_INIT,
1899                           "%s: num_msix_vectors = %d\n", prefix,
1900                           caps->num_msix_vectors);
1901                 ice_debug(hw, ICE_DBG_INIT,
1902                           "%s: msix_vector_first_id = %d\n", prefix,
1903                           caps->msix_vector_first_id);
1904                 break;
1905         case ICE_AQC_CAPS_MAX_MTU:
1906                 caps->max_mtu = number;
1907                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1908                           prefix, caps->max_mtu);
1909                 break;
1910         default:
1911                 /* Not one of the recognized common capabilities */
1912                 found = false;
1913         }
1914
1915         return found;
1916 }
1917
1918 /**
1919  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
1920  * @hw: pointer to the HW structure
1921  * @caps: pointer to capabilities structure to fix
1922  *
1923  * Re-calculate the capabilities that are dependent on the number of physical
1924  * ports; i.e. some features are not supported or function differently on
1925  * devices with more than 4 ports.
1926  */
1927 static void
1928 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
1929 {
1930         /* This assumes device capabilities are always scanned before function
1931          * capabilities during the initialization flow.
1932          */
1933         if (hw->dev_caps.num_funcs > 4) {
1934                 /* Max 4 TCs per port */
1935                 caps->maxtc = 4;
1936                 ice_debug(hw, ICE_DBG_INIT,
1937                           "reducing maxtc to %d (based on #ports)\n",
1938                           caps->maxtc);
1939         }
1940 }
1941
1942 /**
1943  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
1944  * @hw: pointer to the HW struct
1945  * @func_p: pointer to function capabilities structure
1946  * @cap: pointer to the capability element to parse
1947  *
1948  * Extract function capabilities for ICE_AQC_CAPS_VSI.
1949  */
1950 static void
1951 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1952                         struct ice_aqc_list_caps_elem *cap)
1953 {
1954         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
1955         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
1956                   LE32_TO_CPU(cap->number));
1957         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
1958                   func_p->guar_num_vsi);
1959 }
1960
1961 /**
1962  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
1963  * @hw: pointer to the HW struct
1964  * @func_p: pointer to function capabilities structure
1965  * @cap: pointer to the capability element to parse
1966  *
1967  * Extract function capabilities for ICE_AQC_CAPS_FD.
1968  */
1969 static void
1970 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1971                          struct ice_aqc_list_caps_elem *cap)
1972 {
1973         u32 reg_val, val;
1974
1975         if (hw->dcf_enabled)
1976                 return;
1977         reg_val = rd32(hw, GLQF_FD_SIZE);
1978         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1979                 GLQF_FD_SIZE_FD_GSIZE_S;
1980         func_p->fd_fltr_guar =
1981                 ice_get_num_per_func(hw, val);
1982         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1983                 GLQF_FD_SIZE_FD_BSIZE_S;
1984         func_p->fd_fltr_best_effort = val;
1985
1986         ice_debug(hw, ICE_DBG_INIT,
1987                   "func caps: fd_fltr_guar = %d\n",
1988                   func_p->fd_fltr_guar);
1989         ice_debug(hw, ICE_DBG_INIT,
1990                   "func caps: fd_fltr_best_effort = %d\n",
1991                   func_p->fd_fltr_best_effort);
1992 }
1993
1994 /**
1995  * ice_parse_func_caps - Parse function capabilities
1996  * @hw: pointer to the HW struct
1997  * @func_p: pointer to function capabilities structure
1998  * @buf: buffer containing the function capability records
1999  * @cap_count: the number of capabilities
2000  *
2001  * Helper function to parse function (0x000A) capabilities list. For
2002  * capabilities shared between device and function, this relies on
2003  * ice_parse_common_caps.
2004  *
2005  * Loop through the list of provided capabilities and extract the relevant
2006  * data into the function capabilities structured.
2007  */
2008 static void
2009 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2010                     void *buf, u32 cap_count)
2011 {
2012         struct ice_aqc_list_caps_elem *cap_resp;
2013         u32 i;
2014
2015         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2016
2017         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2018
2019         for (i = 0; i < cap_count; i++) {
2020                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2021                 bool found;
2022
2023                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2024                                               &cap_resp[i], "func caps");
2025
2026                 switch (cap) {
2027                 case ICE_AQC_CAPS_VSI:
2028                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2029                         break;
2030                 case ICE_AQC_CAPS_FD:
2031                         ice_parse_fdir_func_caps(hw, func_p, &cap_resp[i]);
2032                         break;
2033                 default:
2034                         /* Don't list common capabilities as unknown */
2035                         if (!found)
2036                                 ice_debug(hw, ICE_DBG_INIT,
2037                                           "func caps: unknown capability[%d]: 0x%x\n",
2038                                           i, cap);
2039                         break;
2040                 }
2041         }
2042
2043         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2044 }
2045
2046 /**
2047  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2048  * @hw: pointer to the HW struct
2049  * @dev_p: pointer to device capabilities structure
2050  * @cap: capability element to parse
2051  *
2052  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2053  */
2054 static void
2055 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2056                               struct ice_aqc_list_caps_elem *cap)
2057 {
2058         u32 number = LE32_TO_CPU(cap->number);
2059
2060         dev_p->num_funcs = ice_hweight32(number);
2061         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2062                   dev_p->num_funcs);
2063 }
2064
2065 /**
2066  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2067  * @hw: pointer to the HW struct
2068  * @dev_p: pointer to device capabilities structure
2069  * @cap: capability element to parse
2070  *
2071  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2072  */
2073 static void
2074 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2075                        struct ice_aqc_list_caps_elem *cap)
2076 {
2077         u32 number = LE32_TO_CPU(cap->number);
2078
2079         dev_p->num_vsi_allocd_to_host = number;
2080         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2081                   dev_p->num_vsi_allocd_to_host);
2082 }
2083
2084 /**
2085  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2086  * @hw: pointer to the HW struct
2087  * @dev_p: pointer to device capabilities structure
2088  * @cap: capability element to parse
2089  *
2090  * Parse ICE_AQC_CAPS_FD for device capabilities.
2091  */
2092 static void
2093 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2094                         struct ice_aqc_list_caps_elem *cap)
2095 {
2096         u32 number = LE32_TO_CPU(cap->number);
2097
2098         dev_p->num_flow_director_fltr = number;
2099         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2100                   dev_p->num_flow_director_fltr);
2101 }
2102
2103 /**
2104  * ice_parse_dev_caps - Parse device capabilities
2105  * @hw: pointer to the HW struct
2106  * @dev_p: pointer to device capabilities structure
2107  * @buf: buffer containing the device capability records
2108  * @cap_count: the number of capabilities
2109  *
2110  * Helper device to parse device (0x000B) capabilities list. For
2111  * capabilities shared between device and device, this relies on
2112  * ice_parse_common_caps.
2113  *
2114  * Loop through the list of provided capabilities and extract the relevant
2115  * data into the device capabilities structured.
2116  */
2117 static void
2118 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2119                    void *buf, u32 cap_count)
2120 {
2121         struct ice_aqc_list_caps_elem *cap_resp;
2122         u32 i;
2123
2124         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2125
2126         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2127
2128         for (i = 0; i < cap_count; i++) {
2129                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2130                 bool found;
2131
2132                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2133                                               &cap_resp[i], "dev caps");
2134
2135                 switch (cap) {
2136                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2137                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2138                         break;
2139                 case ICE_AQC_CAPS_VSI:
2140                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2141                         break;
2142                 case  ICE_AQC_CAPS_FD:
2143                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2144                         break;
2145                 default:
2146                         /* Don't list common capabilities as unknown */
2147                         if (!found)
2148                                 ice_debug(hw, ICE_DBG_INIT,
2149                                           "dev caps: unknown capability[%d]: 0x%x\n",
2150                                           i, cap);
2151                         break;
2152                 }
2153         }
2154
2155         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2156 }
2157
2158 /**
2159  * ice_parse_caps - parse function/device capabilities
2160  * @hw: pointer to the HW struct
2161  * @buf: pointer to a buffer containing function/device capability records
2162  * @cap_count: number of capability records in the list
2163  * @opc: type of capabilities list to parse
2164  *
2165  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
2166  */
2167 static void
2168 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
2169                enum ice_adminq_opc opc)
2170 {
2171         if (!buf)
2172                 return;
2173
2174         if (opc == ice_aqc_opc_list_dev_caps)
2175                 ice_parse_dev_caps(hw, &hw->dev_caps, buf, cap_count);
2176         else if (opc == ice_aqc_opc_list_func_caps)
2177                 ice_parse_func_caps(hw, &hw->func_caps, buf, cap_count);
2178         else
2179                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
2180 }
2181
2182 /**
2183  * ice_aq_list_caps - query function/device capabilities
2184  * @hw: pointer to the HW struct
2185  * @buf: a buffer to hold the capabilities
2186  * @buf_size: size of the buffer
2187  * @cap_count: if not NULL, set to the number of capabilities reported
2188  * @opc: capabilities type to discover, device or function
2189  * @cd: pointer to command details structure or NULL
2190  *
2191  * Get the function (0x000A) or device (0x000B) capabilities description from
2192  * firmware and store it in the buffer.
2193  *
2194  * If the cap_count pointer is not NULL, then it is set to the number of
2195  * capabilities firmware will report. Note that if the buffer size is too
2196  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2197  * cap_count will still be updated in this case. It is recommended that the
2198  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2199  * firmware could return) to avoid this.
2200  */
2201 static enum ice_status
2202 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2203                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2204 {
2205         struct ice_aqc_list_caps *cmd;
2206         struct ice_aq_desc desc;
2207         enum ice_status status;
2208
2209         cmd = &desc.params.get_cap;
2210
2211         if (opc != ice_aqc_opc_list_func_caps &&
2212             opc != ice_aqc_opc_list_dev_caps)
2213                 return ICE_ERR_PARAM;
2214
2215         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2216         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2217
2218         if (cap_count)
2219                 *cap_count = LE32_TO_CPU(cmd->count);
2220
2221         return status;
2222 }
2223
2224 /**
2225  * ice_aq_discover_caps - query function/device capabilities
2226  * @hw: pointer to the HW struct
2227  * @buf: a virtual buffer to hold the capabilities
2228  * @buf_size: Size of the virtual buffer
2229  * @cap_count: cap count needed if AQ err==ENOMEM
2230  * @opc: capabilities type to discover - pass in the command opcode
2231  * @cd: pointer to command details structure or NULL
2232  *
2233  * Get the function(0x000a)/device(0x000b) capabilities description from
2234  * the firmware.
2235  *
2236  * NOTE: this function has the side effect of updating the hw->dev_caps or
2237  * hw->func_caps by way of calling ice_parse_caps.
2238  */
2239 static enum ice_status
2240 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2241                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2242 {
2243         u32 local_cap_count = 0;
2244         enum ice_status status;
2245
2246         status = ice_aq_list_caps(hw, buf, buf_size, &local_cap_count,
2247                                   opc, cd);
2248         if (!status)
2249                 ice_parse_caps(hw, buf, local_cap_count, opc);
2250         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2251                 *cap_count = local_cap_count;
2252
2253         return status;
2254 }
2255
2256 /**
2257  * ice_discover_caps - get info about the HW
2258  * @hw: pointer to the hardware structure
2259  * @opc: capabilities type to discover - pass in the command opcode
2260  */
2261 static enum ice_status
2262 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2263 {
2264         enum ice_status status;
2265         u32 cap_count;
2266         void *cbuf;
2267
2268         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2269         if (!cbuf)
2270                 return ICE_ERR_NO_MEMORY;
2271
2272         /* Although the driver doesn't know the number of capabilities the
2273          * device will return, we can simply send a 4KB buffer, the maximum
2274          * possible size that firmware can return.
2275          */
2276         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2277
2278         status = ice_aq_discover_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2279                                       opc, NULL);
2280         ice_free(hw, cbuf);
2281
2282         return status;
2283 }
2284
2285 /**
2286  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2287  * @hw: pointer to the hardware structure
2288  */
2289 void ice_set_safe_mode_caps(struct ice_hw *hw)
2290 {
2291         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2292         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2293         u32 valid_func, rxq_first_id, txq_first_id;
2294         u32 msix_vector_first_id, max_mtu;
2295         u32 num_funcs;
2296
2297         /* cache some func_caps values that should be restored after memset */
2298         valid_func = func_caps->common_cap.valid_functions;
2299         txq_first_id = func_caps->common_cap.txq_first_id;
2300         rxq_first_id = func_caps->common_cap.rxq_first_id;
2301         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2302         max_mtu = func_caps->common_cap.max_mtu;
2303
2304         /* unset func capabilities */
2305         memset(func_caps, 0, sizeof(*func_caps));
2306
2307         /* restore cached values */
2308         func_caps->common_cap.valid_functions = valid_func;
2309         func_caps->common_cap.txq_first_id = txq_first_id;
2310         func_caps->common_cap.rxq_first_id = rxq_first_id;
2311         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2312         func_caps->common_cap.max_mtu = max_mtu;
2313
2314         /* one Tx and one Rx queue in safe mode */
2315         func_caps->common_cap.num_rxq = 1;
2316         func_caps->common_cap.num_txq = 1;
2317
2318         /* two MSIX vectors, one for traffic and one for misc causes */
2319         func_caps->common_cap.num_msix_vectors = 2;
2320         func_caps->guar_num_vsi = 1;
2321
2322         /* cache some dev_caps values that should be restored after memset */
2323         valid_func = dev_caps->common_cap.valid_functions;
2324         txq_first_id = dev_caps->common_cap.txq_first_id;
2325         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2326         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2327         max_mtu = dev_caps->common_cap.max_mtu;
2328         num_funcs = dev_caps->num_funcs;
2329
2330         /* unset dev capabilities */
2331         memset(dev_caps, 0, sizeof(*dev_caps));
2332
2333         /* restore cached values */
2334         dev_caps->common_cap.valid_functions = valid_func;
2335         dev_caps->common_cap.txq_first_id = txq_first_id;
2336         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2337         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2338         dev_caps->common_cap.max_mtu = max_mtu;
2339         dev_caps->num_funcs = num_funcs;
2340
2341         /* one Tx and one Rx queue per function in safe mode */
2342         dev_caps->common_cap.num_rxq = num_funcs;
2343         dev_caps->common_cap.num_txq = num_funcs;
2344
2345         /* two MSIX vectors per function */
2346         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2347 }
2348
2349 /**
2350  * ice_get_caps - get info about the HW
2351  * @hw: pointer to the hardware structure
2352  */
2353 enum ice_status ice_get_caps(struct ice_hw *hw)
2354 {
2355         enum ice_status status;
2356
2357         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2358         if (!status)
2359                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2360
2361         return status;
2362 }
2363
2364 /**
2365  * ice_aq_manage_mac_write - manage MAC address write command
2366  * @hw: pointer to the HW struct
2367  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2368  * @flags: flags to control write behavior
2369  * @cd: pointer to command details structure or NULL
2370  *
2371  * This function is used to write MAC address to the NVM (0x0108).
2372  */
2373 enum ice_status
2374 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2375                         struct ice_sq_cd *cd)
2376 {
2377         struct ice_aqc_manage_mac_write *cmd;
2378         struct ice_aq_desc desc;
2379
2380         cmd = &desc.params.mac_write;
2381         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2382
2383         cmd->flags = flags;
2384         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2385
2386         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2387 }
2388
2389 /**
2390  * ice_aq_clear_pxe_mode
2391  * @hw: pointer to the HW struct
2392  *
2393  * Tell the firmware that the driver is taking over from PXE (0x0110).
2394  */
2395 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2396 {
2397         struct ice_aq_desc desc;
2398
2399         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2400         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2401
2402         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2403 }
2404
2405 /**
2406  * ice_clear_pxe_mode - clear pxe operations mode
2407  * @hw: pointer to the HW struct
2408  *
2409  * Make sure all PXE mode settings are cleared, including things
2410  * like descriptor fetch/write-back mode.
2411  */
2412 void ice_clear_pxe_mode(struct ice_hw *hw)
2413 {
2414         if (ice_check_sq_alive(hw, &hw->adminq))
2415                 ice_aq_clear_pxe_mode(hw);
2416 }
2417
2418 /**
2419  * ice_get_link_speed_based_on_phy_type - returns link speed
2420  * @phy_type_low: lower part of phy_type
2421  * @phy_type_high: higher part of phy_type
2422  *
2423  * This helper function will convert an entry in PHY type structure
2424  * [phy_type_low, phy_type_high] to its corresponding link speed.
2425  * Note: In the structure of [phy_type_low, phy_type_high], there should
2426  * be one bit set, as this function will convert one PHY type to its
2427  * speed.
2428  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2429  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2430  */
2431 static u16
2432 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2433 {
2434         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2435         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2436
2437         switch (phy_type_low) {
2438         case ICE_PHY_TYPE_LOW_100BASE_TX:
2439         case ICE_PHY_TYPE_LOW_100M_SGMII:
2440                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2441                 break;
2442         case ICE_PHY_TYPE_LOW_1000BASE_T:
2443         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2444         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2445         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2446         case ICE_PHY_TYPE_LOW_1G_SGMII:
2447                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2448                 break;
2449         case ICE_PHY_TYPE_LOW_2500BASE_T:
2450         case ICE_PHY_TYPE_LOW_2500BASE_X:
2451         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2452                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2453                 break;
2454         case ICE_PHY_TYPE_LOW_5GBASE_T:
2455         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2456                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2457                 break;
2458         case ICE_PHY_TYPE_LOW_10GBASE_T:
2459         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2460         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2461         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2462         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2463         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2464         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2465                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2466                 break;
2467         case ICE_PHY_TYPE_LOW_25GBASE_T:
2468         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2469         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2470         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2471         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2472         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2473         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2474         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2475         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2476         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2477         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2478                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2479                 break;
2480         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2481         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2482         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2483         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2484         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2485         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2486                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2487                 break;
2488         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2489         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2490         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2491         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2492         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2493         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2494         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2495         case ICE_PHY_TYPE_LOW_50G_AUI2:
2496         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2497         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2498         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2499         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2500         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2501         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2502         case ICE_PHY_TYPE_LOW_50G_AUI1:
2503                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2504                 break;
2505         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2506         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2507         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2508         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2509         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2510         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2511         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2512         case ICE_PHY_TYPE_LOW_100G_AUI4:
2513         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2514         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2515         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2516         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2517         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2518                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2519                 break;
2520         default:
2521                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2522                 break;
2523         }
2524
2525         switch (phy_type_high) {
2526         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2527         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2528         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2529         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2530         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2531                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2532                 break;
2533         default:
2534                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2535                 break;
2536         }
2537
2538         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2539             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2540                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2541         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2542                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2543                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2544         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2545                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2546                 return speed_phy_type_low;
2547         else
2548                 return speed_phy_type_high;
2549 }
2550
2551 /**
2552  * ice_update_phy_type
2553  * @phy_type_low: pointer to the lower part of phy_type
2554  * @phy_type_high: pointer to the higher part of phy_type
2555  * @link_speeds_bitmap: targeted link speeds bitmap
2556  *
2557  * Note: For the link_speeds_bitmap structure, you can check it at
2558  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2559  * link_speeds_bitmap include multiple speeds.
2560  *
2561  * Each entry in this [phy_type_low, phy_type_high] structure will
2562  * present a certain link speed. This helper function will turn on bits
2563  * in [phy_type_low, phy_type_high] structure based on the value of
2564  * link_speeds_bitmap input parameter.
2565  */
2566 void
2567 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2568                     u16 link_speeds_bitmap)
2569 {
2570         u64 pt_high;
2571         u64 pt_low;
2572         int index;
2573         u16 speed;
2574
2575         /* We first check with low part of phy_type */
2576         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2577                 pt_low = BIT_ULL(index);
2578                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2579
2580                 if (link_speeds_bitmap & speed)
2581                         *phy_type_low |= BIT_ULL(index);
2582         }
2583
2584         /* We then check with high part of phy_type */
2585         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2586                 pt_high = BIT_ULL(index);
2587                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2588
2589                 if (link_speeds_bitmap & speed)
2590                         *phy_type_high |= BIT_ULL(index);
2591         }
2592 }
2593
2594 /**
2595  * ice_aq_set_phy_cfg
2596  * @hw: pointer to the HW struct
2597  * @pi: port info structure of the interested logical port
2598  * @cfg: structure with PHY configuration data to be set
2599  * @cd: pointer to command details structure or NULL
2600  *
2601  * Set the various PHY configuration parameters supported on the Port.
2602  * One or more of the Set PHY config parameters may be ignored in an MFP
2603  * mode as the PF may not have the privilege to set some of the PHY Config
2604  * parameters. This status will be indicated by the command response (0x0601).
2605  */
2606 enum ice_status
2607 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2608                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2609 {
2610         struct ice_aq_desc desc;
2611         enum ice_status status;
2612
2613         if (!cfg)
2614                 return ICE_ERR_PARAM;
2615
2616         /* Ensure that only valid bits of cfg->caps can be turned on. */
2617         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2618                 ice_debug(hw, ICE_DBG_PHY,
2619                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2620                           cfg->caps);
2621
2622                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2623         }
2624
2625         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2626         desc.params.set_phy.lport_num = pi->lport;
2627         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2628
2629         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2630         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2631                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2632         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2633                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2634         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2635         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2636                   cfg->low_power_ctrl_an);
2637         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2638         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2639         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2640                   cfg->link_fec_opt);
2641
2642         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2643
2644         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2645                 status = ICE_SUCCESS;
2646
2647         if (!status)
2648                 pi->phy.curr_user_phy_cfg = *cfg;
2649
2650         return status;
2651 }
2652
2653 /**
2654  * ice_update_link_info - update status of the HW network link
2655  * @pi: port info structure of the interested logical port
2656  */
2657 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2658 {
2659         struct ice_link_status *li;
2660         enum ice_status status;
2661
2662         if (!pi)
2663                 return ICE_ERR_PARAM;
2664
2665         li = &pi->phy.link_info;
2666
2667         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2668         if (status)
2669                 return status;
2670
2671         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2672                 struct ice_aqc_get_phy_caps_data *pcaps;
2673                 struct ice_hw *hw;
2674
2675                 hw = pi->hw;
2676                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2677                         ice_malloc(hw, sizeof(*pcaps));
2678                 if (!pcaps)
2679                         return ICE_ERR_NO_MEMORY;
2680
2681                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2682                                              pcaps, NULL);
2683
2684                 ice_free(hw, pcaps);
2685         }
2686
2687         return status;
2688 }
2689
2690 /**
2691  * ice_cache_phy_user_req
2692  * @pi: port information structure
2693  * @cache_data: PHY logging data
2694  * @cache_mode: PHY logging mode
2695  *
2696  * Log the user request on (FC, FEC, SPEED) for later user.
2697  */
2698 static void
2699 ice_cache_phy_user_req(struct ice_port_info *pi,
2700                        struct ice_phy_cache_mode_data cache_data,
2701                        enum ice_phy_cache_mode cache_mode)
2702 {
2703         if (!pi)
2704                 return;
2705
2706         switch (cache_mode) {
2707         case ICE_FC_MODE:
2708                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2709                 break;
2710         case ICE_SPEED_MODE:
2711                 pi->phy.curr_user_speed_req =
2712                         cache_data.data.curr_user_speed_req;
2713                 break;
2714         case ICE_FEC_MODE:
2715                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2716                 break;
2717         default:
2718                 break;
2719         }
2720 }
2721
2722 /**
2723  * ice_caps_to_fc_mode
2724  * @caps: PHY capabilities
2725  *
2726  * Convert PHY FC capabilities to ice FC mode
2727  */
2728 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2729 {
2730         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2731             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2732                 return ICE_FC_FULL;
2733
2734         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2735                 return ICE_FC_TX_PAUSE;
2736
2737         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2738                 return ICE_FC_RX_PAUSE;
2739
2740         return ICE_FC_NONE;
2741 }
2742
2743 /**
2744  * ice_caps_to_fec_mode
2745  * @caps: PHY capabilities
2746  * @fec_options: Link FEC options
2747  *
2748  * Convert PHY FEC capabilities to ice FEC mode
2749  */
2750 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2751 {
2752         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2753                 return ICE_FEC_AUTO;
2754
2755         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2756                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2757                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2758                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2759                 return ICE_FEC_BASER;
2760
2761         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2762                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2763                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2764                 return ICE_FEC_RS;
2765
2766         return ICE_FEC_NONE;
2767 }
2768
2769 static enum ice_status
2770 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2771                enum ice_fc_mode req_mode)
2772 {
2773         struct ice_aqc_get_phy_caps_data *pcaps = NULL;
2774         struct ice_phy_cache_mode_data cache_data;
2775         enum ice_status status = ICE_SUCCESS;
2776         u8 pause_mask = 0x0;
2777
2778         if (!pi || !cfg)
2779                 return ICE_ERR_BAD_PTR;
2780
2781         pcaps = (struct ice_aqc_get_phy_caps_data *)
2782                 ice_malloc(pi->hw, sizeof(*pcaps));
2783         if (!pcaps)
2784                 return ICE_ERR_NO_MEMORY;
2785
2786         /* Cache user FC request */
2787         cache_data.data.curr_user_fc_req = req_mode;
2788         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2789
2790         switch (req_mode) {
2791         case ICE_FC_AUTO:
2792                 /* Query the value of FC that both the NIC and attached media
2793                  * can do.
2794                  */
2795                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2796                                              pcaps, NULL);
2797                 if (status)
2798                         goto out;
2799
2800                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2801                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2802                 break;
2803         case ICE_FC_FULL:
2804                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2805                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2806                 break;
2807         case ICE_FC_RX_PAUSE:
2808                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2809                 break;
2810         case ICE_FC_TX_PAUSE:
2811                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2812                 break;
2813         default:
2814                 break;
2815         }
2816
2817         /* clear the old pause settings */
2818         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2819                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2820
2821         /* set the new capabilities */
2822         cfg->caps |= pause_mask;
2823
2824 out:
2825         ice_free(pi->hw, pcaps);
2826         return status;
2827 }
2828
2829 /**
2830  * ice_set_fc
2831  * @pi: port information structure
2832  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2833  * @ena_auto_link_update: enable automatic link update
2834  *
2835  * Set the requested flow control mode.
2836  */
2837 enum ice_status
2838 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2839 {
2840         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2841         struct ice_aqc_get_phy_caps_data *pcaps;
2842         enum ice_status status;
2843         struct ice_hw *hw;
2844
2845         if (!pi || !aq_failures)
2846                 return ICE_ERR_BAD_PTR;
2847
2848         *aq_failures = 0;
2849         hw = pi->hw;
2850
2851         pcaps = (struct ice_aqc_get_phy_caps_data *)
2852                 ice_malloc(hw, sizeof(*pcaps));
2853         if (!pcaps)
2854                 return ICE_ERR_NO_MEMORY;
2855
2856         /* Get the current PHY config */
2857         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2858                                      NULL);
2859         if (status) {
2860                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2861                 goto out;
2862         }
2863
2864         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2865
2866         /* Configure the set PHY data */
2867         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2868         if (status) {
2869                 if (status != ICE_ERR_BAD_PTR)
2870                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2871
2872                 goto out;
2873         }
2874
2875         /* If the capabilities have changed, then set the new config */
2876         if (cfg.caps != pcaps->caps) {
2877                 int retry_count, retry_max = 10;
2878
2879                 /* Auto restart link so settings take effect */
2880                 if (ena_auto_link_update)
2881                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2882
2883                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2884                 if (status) {
2885                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2886                         goto out;
2887                 }
2888
2889                 /* Update the link info
2890                  * It sometimes takes a really long time for link to
2891                  * come back from the atomic reset. Thus, we wait a
2892                  * little bit.
2893                  */
2894                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2895                         status = ice_update_link_info(pi);
2896
2897                         if (status == ICE_SUCCESS)
2898                                 break;
2899
2900                         ice_msec_delay(100, true);
2901                 }
2902
2903                 if (status)
2904                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2905         }
2906
2907 out:
2908         ice_free(hw, pcaps);
2909         return status;
2910 }
2911
2912 /**
2913  * ice_phy_caps_equals_cfg
2914  * @phy_caps: PHY capabilities
2915  * @phy_cfg: PHY configuration
2916  *
2917  * Helper function to determine if PHY capabilities matches PHY
2918  * configuration
2919  */
2920 bool
2921 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2922                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2923 {
2924         u8 caps_mask, cfg_mask;
2925
2926         if (!phy_caps || !phy_cfg)
2927                 return false;
2928
2929         /* These bits are not common between capabilities and configuration.
2930          * Do not use them to determine equality.
2931          */
2932         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2933                                               ICE_AQC_PHY_EN_MOD_QUAL);
2934         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2935
2936         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2937             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2938             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2939             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2940             phy_caps->eee_cap != phy_cfg->eee_cap ||
2941             phy_caps->eeer_value != phy_cfg->eeer_value ||
2942             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2943                 return false;
2944
2945         return true;
2946 }
2947
2948 /**
2949  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2950  * @pi: port information structure
2951  * @caps: PHY ability structure to copy date from
2952  * @cfg: PHY configuration structure to copy data to
2953  *
2954  * Helper function to copy AQC PHY get ability data to PHY set configuration
2955  * data structure
2956  */
2957 void
2958 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2959                          struct ice_aqc_get_phy_caps_data *caps,
2960                          struct ice_aqc_set_phy_cfg_data *cfg)
2961 {
2962         if (!pi || !caps || !cfg)
2963                 return;
2964
2965         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2966         cfg->phy_type_low = caps->phy_type_low;
2967         cfg->phy_type_high = caps->phy_type_high;
2968         cfg->caps = caps->caps;
2969         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2970         cfg->eee_cap = caps->eee_cap;
2971         cfg->eeer_value = caps->eeer_value;
2972         cfg->link_fec_opt = caps->link_fec_options;
2973         cfg->module_compliance_enforcement =
2974                 caps->module_compliance_enforcement;
2975
2976         if (ice_fw_supports_link_override(pi->hw)) {
2977                 struct ice_link_default_override_tlv tlv;
2978
2979                 if (ice_get_link_default_override(&tlv, pi))
2980                         return;
2981
2982                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2983                         cfg->module_compliance_enforcement |=
2984                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2985         }
2986 }
2987
2988 /**
2989  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2990  * @pi: port information structure
2991  * @cfg: PHY configuration data to set FEC mode
2992  * @fec: FEC mode to configure
2993  */
2994 enum ice_status
2995 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2996                 enum ice_fec_mode fec)
2997 {
2998         struct ice_aqc_get_phy_caps_data *pcaps;
2999         enum ice_status status = ICE_SUCCESS;
3000         struct ice_hw *hw;
3001
3002         if (!pi || !cfg)
3003                 return ICE_ERR_BAD_PTR;
3004
3005         hw = pi->hw;
3006
3007         pcaps = (struct ice_aqc_get_phy_caps_data *)
3008                 ice_malloc(hw, sizeof(*pcaps));
3009         if (!pcaps)
3010                 return ICE_ERR_NO_MEMORY;
3011
3012         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
3013                                      NULL);
3014         if (status)
3015                 goto out;
3016
3017         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3018         cfg->link_fec_opt = pcaps->link_fec_options;
3019
3020         switch (fec) {
3021         case ICE_FEC_BASER:
3022                 /* Clear RS bits, and AND BASE-R ability
3023                  * bits and OR request bits.
3024                  */
3025                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3026                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3027                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3028                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3029                 break;
3030         case ICE_FEC_RS:
3031                 /* Clear BASE-R bits, and AND RS ability
3032                  * bits and OR request bits.
3033                  */
3034                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3035                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3036                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3037                 break;
3038         case ICE_FEC_NONE:
3039                 /* Clear all FEC option bits. */
3040                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3041                 break;
3042         case ICE_FEC_AUTO:
3043                 /* AND auto FEC bit, and all caps bits. */
3044                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3045                 cfg->link_fec_opt |= pcaps->link_fec_options;
3046                 break;
3047         default:
3048                 status = ICE_ERR_PARAM;
3049                 break;
3050         }
3051
3052         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3053                 struct ice_link_default_override_tlv tlv;
3054
3055                 if (ice_get_link_default_override(&tlv, pi))
3056                         goto out;
3057
3058                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3059                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3060                         cfg->link_fec_opt = tlv.fec_options;
3061         }
3062
3063 out:
3064         ice_free(hw, pcaps);
3065
3066         return status;
3067 }
3068
3069 /**
3070  * ice_get_link_status - get status of the HW network link
3071  * @pi: port information structure
3072  * @link_up: pointer to bool (true/false = linkup/linkdown)
3073  *
3074  * Variable link_up is true if link is up, false if link is down.
3075  * The variable link_up is invalid if status is non zero. As a
3076  * result of this call, link status reporting becomes enabled
3077  */
3078 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3079 {
3080         struct ice_phy_info *phy_info;
3081         enum ice_status status = ICE_SUCCESS;
3082
3083         if (!pi || !link_up)
3084                 return ICE_ERR_PARAM;
3085
3086         phy_info = &pi->phy;
3087
3088         if (phy_info->get_link_info) {
3089                 status = ice_update_link_info(pi);
3090
3091                 if (status)
3092                         ice_debug(pi->hw, ICE_DBG_LINK,
3093                                   "get link status error, status = %d\n",
3094                                   status);
3095         }
3096
3097         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3098
3099         return status;
3100 }
3101
3102 /**
3103  * ice_aq_set_link_restart_an
3104  * @pi: pointer to the port information structure
3105  * @ena_link: if true: enable link, if false: disable link
3106  * @cd: pointer to command details structure or NULL
3107  *
3108  * Sets up the link and restarts the Auto-Negotiation over the link.
3109  */
3110 enum ice_status
3111 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3112                            struct ice_sq_cd *cd)
3113 {
3114         struct ice_aqc_restart_an *cmd;
3115         struct ice_aq_desc desc;
3116
3117         cmd = &desc.params.restart_an;
3118
3119         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3120
3121         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3122         cmd->lport_num = pi->lport;
3123         if (ena_link)
3124                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3125         else
3126                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3127
3128         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3129 }
3130
3131 /**
3132  * ice_aq_set_event_mask
3133  * @hw: pointer to the HW struct
3134  * @port_num: port number of the physical function
3135  * @mask: event mask to be set
3136  * @cd: pointer to command details structure or NULL
3137  *
3138  * Set event mask (0x0613)
3139  */
3140 enum ice_status
3141 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3142                       struct ice_sq_cd *cd)
3143 {
3144         struct ice_aqc_set_event_mask *cmd;
3145         struct ice_aq_desc desc;
3146
3147         cmd = &desc.params.set_event_mask;
3148
3149         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3150
3151         cmd->lport_num = port_num;
3152
3153         cmd->event_mask = CPU_TO_LE16(mask);
3154         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3155 }
3156
3157 /**
3158  * ice_aq_set_mac_loopback
3159  * @hw: pointer to the HW struct
3160  * @ena_lpbk: Enable or Disable loopback
3161  * @cd: pointer to command details structure or NULL
3162  *
3163  * Enable/disable loopback on a given port
3164  */
3165 enum ice_status
3166 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3167 {
3168         struct ice_aqc_set_mac_lb *cmd;
3169         struct ice_aq_desc desc;
3170
3171         cmd = &desc.params.set_mac_lb;
3172
3173         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3174         if (ena_lpbk)
3175                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3176
3177         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3178 }
3179
3180 /**
3181  * ice_aq_set_port_id_led
3182  * @pi: pointer to the port information
3183  * @is_orig_mode: is this LED set to original mode (by the net-list)
3184  * @cd: pointer to command details structure or NULL
3185  *
3186  * Set LED value for the given port (0x06e9)
3187  */
3188 enum ice_status
3189 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3190                        struct ice_sq_cd *cd)
3191 {
3192         struct ice_aqc_set_port_id_led *cmd;
3193         struct ice_hw *hw = pi->hw;
3194         struct ice_aq_desc desc;
3195
3196         cmd = &desc.params.set_port_id_led;
3197
3198         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3199
3200         if (is_orig_mode)
3201                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3202         else
3203                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3204
3205         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3206 }
3207
3208 /**
3209  * ice_aq_sff_eeprom
3210  * @hw: pointer to the HW struct
3211  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3212  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3213  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3214  * @page: QSFP page
3215  * @set_page: set or ignore the page
3216  * @data: pointer to data buffer to be read/written to the I2C device.
3217  * @length: 1-16 for read, 1 for write.
3218  * @write: 0 read, 1 for write.
3219  * @cd: pointer to command details structure or NULL
3220  *
3221  * Read/Write SFF EEPROM (0x06EE)
3222  */
3223 enum ice_status
3224 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3225                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3226                   bool write, struct ice_sq_cd *cd)
3227 {
3228         struct ice_aqc_sff_eeprom *cmd;
3229         struct ice_aq_desc desc;
3230         enum ice_status status;
3231
3232         if (!data || (mem_addr & 0xff00))
3233                 return ICE_ERR_PARAM;
3234
3235         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3236         cmd = &desc.params.read_write_sff_param;
3237         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3238         cmd->lport_num = (u8)(lport & 0xff);
3239         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3240         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3241                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3242                                         ((set_page <<
3243                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3244                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3245         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3246         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3247         if (write)
3248                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3249
3250         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3251         return status;
3252 }
3253
3254 /**
3255  * __ice_aq_get_set_rss_lut
3256  * @hw: pointer to the hardware structure
3257  * @vsi_id: VSI FW index
3258  * @lut_type: LUT table type
3259  * @lut: pointer to the LUT buffer provided by the caller
3260  * @lut_size: size of the LUT buffer
3261  * @glob_lut_idx: global LUT index
3262  * @set: set true to set the table, false to get the table
3263  *
3264  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3265  */
3266 static enum ice_status
3267 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3268                          u16 lut_size, u8 glob_lut_idx, bool set)
3269 {
3270         struct ice_aqc_get_set_rss_lut *cmd_resp;
3271         struct ice_aq_desc desc;
3272         enum ice_status status;
3273         u16 flags = 0;
3274
3275         cmd_resp = &desc.params.get_set_rss_lut;
3276
3277         if (set) {
3278                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3279                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3280         } else {
3281                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3282         }
3283
3284         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3285                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3286                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3287                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3288
3289         switch (lut_type) {
3290         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3291         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3292         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3293                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3294                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3295                 break;
3296         default:
3297                 status = ICE_ERR_PARAM;
3298                 goto ice_aq_get_set_rss_lut_exit;
3299         }
3300
3301         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3302                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3303                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3304
3305                 if (!set)
3306                         goto ice_aq_get_set_rss_lut_send;
3307         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3308                 if (!set)
3309                         goto ice_aq_get_set_rss_lut_send;
3310         } else {
3311                 goto ice_aq_get_set_rss_lut_send;
3312         }
3313
3314         /* LUT size is only valid for Global and PF table types */
3315         switch (lut_size) {
3316         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3317                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3318                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3319                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3320                 break;
3321         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3322                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3323                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3324                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3325                 break;
3326         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3327                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3328                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3329                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3330                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3331                         break;
3332                 }
3333                 /* fall-through */
3334         default:
3335                 status = ICE_ERR_PARAM;
3336                 goto ice_aq_get_set_rss_lut_exit;
3337         }
3338
3339 ice_aq_get_set_rss_lut_send:
3340         cmd_resp->flags = CPU_TO_LE16(flags);
3341         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3342
3343 ice_aq_get_set_rss_lut_exit:
3344         return status;
3345 }
3346
3347 /**
3348  * ice_aq_get_rss_lut
3349  * @hw: pointer to the hardware structure
3350  * @vsi_handle: software VSI handle
3351  * @lut_type: LUT table type
3352  * @lut: pointer to the LUT buffer provided by the caller
3353  * @lut_size: size of the LUT buffer
3354  *
3355  * get the RSS lookup table, PF or VSI type
3356  */
3357 enum ice_status
3358 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3359                    u8 *lut, u16 lut_size)
3360 {
3361         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3362                 return ICE_ERR_PARAM;
3363
3364         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3365                                         lut_type, lut, lut_size, 0, false);
3366 }
3367
3368 /**
3369  * ice_aq_set_rss_lut
3370  * @hw: pointer to the hardware structure
3371  * @vsi_handle: software VSI handle
3372  * @lut_type: LUT table type
3373  * @lut: pointer to the LUT buffer provided by the caller
3374  * @lut_size: size of the LUT buffer
3375  *
3376  * set the RSS lookup table, PF or VSI type
3377  */
3378 enum ice_status
3379 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3380                    u8 *lut, u16 lut_size)
3381 {
3382         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3383                 return ICE_ERR_PARAM;
3384
3385         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3386                                         lut_type, lut, lut_size, 0, true);
3387 }
3388
3389 /**
3390  * __ice_aq_get_set_rss_key
3391  * @hw: pointer to the HW struct
3392  * @vsi_id: VSI FW index
3393  * @key: pointer to key info struct
3394  * @set: set true to set the key, false to get the key
3395  *
3396  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3397  */
3398 static enum
3399 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3400                                     struct ice_aqc_get_set_rss_keys *key,
3401                                     bool set)
3402 {
3403         struct ice_aqc_get_set_rss_key *cmd_resp;
3404         u16 key_size = sizeof(*key);
3405         struct ice_aq_desc desc;
3406
3407         cmd_resp = &desc.params.get_set_rss_key;
3408
3409         if (set) {
3410                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3411                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3412         } else {
3413                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3414         }
3415
3416         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3417                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3418                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3419                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3420
3421         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3422 }
3423
3424 /**
3425  * ice_aq_get_rss_key
3426  * @hw: pointer to the HW struct
3427  * @vsi_handle: software VSI handle
3428  * @key: pointer to key info struct
3429  *
3430  * get the RSS key per VSI
3431  */
3432 enum ice_status
3433 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3434                    struct ice_aqc_get_set_rss_keys *key)
3435 {
3436         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3437                 return ICE_ERR_PARAM;
3438
3439         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3440                                         key, false);
3441 }
3442
3443 /**
3444  * ice_aq_set_rss_key
3445  * @hw: pointer to the HW struct
3446  * @vsi_handle: software VSI handle
3447  * @keys: pointer to key info struct
3448  *
3449  * set the RSS key per VSI
3450  */
3451 enum ice_status
3452 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3453                    struct ice_aqc_get_set_rss_keys *keys)
3454 {
3455         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3456                 return ICE_ERR_PARAM;
3457
3458         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3459                                         keys, true);
3460 }
3461
3462 /**
3463  * ice_aq_add_lan_txq
3464  * @hw: pointer to the hardware structure
3465  * @num_qgrps: Number of added queue groups
3466  * @qg_list: list of queue groups to be added
3467  * @buf_size: size of buffer for indirect command
3468  * @cd: pointer to command details structure or NULL
3469  *
3470  * Add Tx LAN queue (0x0C30)
3471  *
3472  * NOTE:
3473  * Prior to calling add Tx LAN queue:
3474  * Initialize the following as part of the Tx queue context:
3475  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3476  * Cache profile and Packet shaper profile.
3477  *
3478  * After add Tx LAN queue AQ command is completed:
3479  * Interrupts should be associated with specific queues,
3480  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3481  * flow.
3482  */
3483 enum ice_status
3484 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3485                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3486                    struct ice_sq_cd *cd)
3487 {
3488         u16 i, sum_header_size, sum_q_size = 0;
3489         struct ice_aqc_add_tx_qgrp *list;
3490         struct ice_aqc_add_txqs *cmd;
3491         struct ice_aq_desc desc;
3492
3493         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3494
3495         cmd = &desc.params.add_txqs;
3496
3497         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3498
3499         if (!qg_list)
3500                 return ICE_ERR_PARAM;
3501
3502         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3503                 return ICE_ERR_PARAM;
3504
3505         sum_header_size = num_qgrps *
3506                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3507
3508         list = qg_list;
3509         for (i = 0; i < num_qgrps; i++) {
3510                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3511
3512                 sum_q_size += list->num_txqs * sizeof(*q);
3513                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3514         }
3515
3516         if (buf_size != (sum_header_size + sum_q_size))
3517                 return ICE_ERR_PARAM;
3518
3519         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3520
3521         cmd->num_qgrps = num_qgrps;
3522
3523         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3524 }
3525
3526 /**
3527  * ice_aq_dis_lan_txq
3528  * @hw: pointer to the hardware structure
3529  * @num_qgrps: number of groups in the list
3530  * @qg_list: the list of groups to disable
3531  * @buf_size: the total size of the qg_list buffer in bytes
3532  * @rst_src: if called due to reset, specifies the reset source
3533  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3534  * @cd: pointer to command details structure or NULL
3535  *
3536  * Disable LAN Tx queue (0x0C31)
3537  */
3538 static enum ice_status
3539 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3540                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3541                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3542                    struct ice_sq_cd *cd)
3543 {
3544         struct ice_aqc_dis_txqs *cmd;
3545         struct ice_aq_desc desc;
3546         enum ice_status status;
3547         u16 i, sz = 0;
3548
3549         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3550         cmd = &desc.params.dis_txqs;
3551         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3552
3553         /* qg_list can be NULL only in VM/VF reset flow */
3554         if (!qg_list && !rst_src)
3555                 return ICE_ERR_PARAM;
3556
3557         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3558                 return ICE_ERR_PARAM;
3559
3560         cmd->num_entries = num_qgrps;
3561
3562         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3563                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3564
3565         switch (rst_src) {
3566         case ICE_VM_RESET:
3567                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3568                 cmd->vmvf_and_timeout |=
3569                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3570                 break;
3571         case ICE_NO_RESET:
3572         default:
3573                 break;
3574         }
3575
3576         /* flush pipe on time out */
3577         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3578         /* If no queue group info, we are in a reset flow. Issue the AQ */
3579         if (!qg_list)
3580                 goto do_aq;
3581
3582         /* set RD bit to indicate that command buffer is provided by the driver
3583          * and it needs to be read by the firmware
3584          */
3585         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3586
3587         for (i = 0; i < num_qgrps; ++i) {
3588                 /* Calculate the size taken up by the queue IDs in this group */
3589                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3590
3591                 /* Add the size of the group header */
3592                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3593
3594                 /* If the num of queues is even, add 2 bytes of padding */
3595                 if ((qg_list[i].num_qs % 2) == 0)
3596                         sz += 2;
3597         }
3598
3599         if (buf_size != sz)
3600                 return ICE_ERR_PARAM;
3601
3602 do_aq:
3603         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3604         if (status) {
3605                 if (!qg_list)
3606                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3607                                   vmvf_num, hw->adminq.sq_last_status);
3608                 else
3609                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3610                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3611                                   hw->adminq.sq_last_status);
3612         }
3613         return status;
3614 }
3615
3616 /**
3617  * ice_aq_move_recfg_lan_txq
3618  * @hw: pointer to the hardware structure
3619  * @num_qs: number of queues to move/reconfigure
3620  * @is_move: true if this operation involves node movement
3621  * @is_tc_change: true if this operation involves a TC change
3622  * @subseq_call: true if this operation is a subsequent call
3623  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3624  * @timeout: timeout in units of 100 usec (valid values 0-50)
3625  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3626  * @buf: struct containing src/dest TEID and per-queue info
3627  * @buf_size: size of buffer for indirect command
3628  * @txqs_moved: out param, number of queues successfully moved
3629  * @cd: pointer to command details structure or NULL
3630  *
3631  * Move / Reconfigure Tx LAN queues (0x0C32)
3632  */
3633 enum ice_status
3634 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3635                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3636                           u8 timeout, u32 *blocked_cgds,
3637                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3638                           u8 *txqs_moved, struct ice_sq_cd *cd)
3639 {
3640         struct ice_aqc_move_txqs *cmd;
3641         struct ice_aq_desc desc;
3642         enum ice_status status;
3643
3644         cmd = &desc.params.move_txqs;
3645         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3646
3647 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3648         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3649                 return ICE_ERR_PARAM;
3650
3651         if (is_tc_change && !flush_pipe && !blocked_cgds)
3652                 return ICE_ERR_PARAM;
3653
3654         if (!is_move && !is_tc_change)
3655                 return ICE_ERR_PARAM;
3656
3657         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3658
3659         if (is_move)
3660                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3661
3662         if (is_tc_change)
3663                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3664
3665         if (subseq_call)
3666                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3667
3668         if (flush_pipe)
3669                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3670
3671         cmd->num_qs = num_qs;
3672         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3673                         ICE_AQC_Q_CMD_TIMEOUT_M);
3674
3675         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3676
3677         if (!status && txqs_moved)
3678                 *txqs_moved = cmd->num_qs;
3679
3680         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3681             is_tc_change && !flush_pipe)
3682                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3683
3684         return status;
3685 }
3686
3687 /* End of FW Admin Queue command wrappers */
3688
3689 /**
3690  * ice_write_byte - write a byte to a packed context structure
3691  * @src_ctx:  the context structure to read from
3692  * @dest_ctx: the context to be written to
3693  * @ce_info:  a description of the struct to be filled
3694  */
3695 static void
3696 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3697 {
3698         u8 src_byte, dest_byte, mask;
3699         u8 *from, *dest;
3700         u16 shift_width;
3701
3702         /* copy from the next struct field */
3703         from = src_ctx + ce_info->offset;
3704
3705         /* prepare the bits and mask */
3706         shift_width = ce_info->lsb % 8;
3707         mask = (u8)(BIT(ce_info->width) - 1);
3708
3709         src_byte = *from;
3710         src_byte &= mask;
3711
3712         /* shift to correct alignment */
3713         mask <<= shift_width;
3714         src_byte <<= shift_width;
3715
3716         /* get the current bits from the target bit string */
3717         dest = dest_ctx + (ce_info->lsb / 8);
3718
3719         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3720
3721         dest_byte &= ~mask;     /* get the bits not changing */
3722         dest_byte |= src_byte;  /* add in the new bits */
3723
3724         /* put it all back */
3725         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3726 }
3727
3728 /**
3729  * ice_write_word - write a word to a packed context structure
3730  * @src_ctx:  the context structure to read from
3731  * @dest_ctx: the context to be written to
3732  * @ce_info:  a description of the struct to be filled
3733  */
3734 static void
3735 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3736 {
3737         u16 src_word, mask;
3738         __le16 dest_word;
3739         u8 *from, *dest;
3740         u16 shift_width;
3741
3742         /* copy from the next struct field */
3743         from = src_ctx + ce_info->offset;
3744
3745         /* prepare the bits and mask */
3746         shift_width = ce_info->lsb % 8;
3747         mask = BIT(ce_info->width) - 1;
3748
3749         /* don't swizzle the bits until after the mask because the mask bits
3750          * will be in a different bit position on big endian machines
3751          */
3752         src_word = *(u16 *)from;
3753         src_word &= mask;
3754
3755         /* shift to correct alignment */
3756         mask <<= shift_width;
3757         src_word <<= shift_width;
3758
3759         /* get the current bits from the target bit string */
3760         dest = dest_ctx + (ce_info->lsb / 8);
3761
3762         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3763
3764         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3765         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3766
3767         /* put it all back */
3768         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3769 }
3770
3771 /**
3772  * ice_write_dword - write a dword to a packed context structure
3773  * @src_ctx:  the context structure to read from
3774  * @dest_ctx: the context to be written to
3775  * @ce_info:  a description of the struct to be filled
3776  */
3777 static void
3778 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3779 {
3780         u32 src_dword, mask;
3781         __le32 dest_dword;
3782         u8 *from, *dest;
3783         u16 shift_width;
3784
3785         /* copy from the next struct field */
3786         from = src_ctx + ce_info->offset;
3787
3788         /* prepare the bits and mask */
3789         shift_width = ce_info->lsb % 8;
3790
3791         /* if the field width is exactly 32 on an x86 machine, then the shift
3792          * operation will not work because the SHL instructions count is masked
3793          * to 5 bits so the shift will do nothing
3794          */
3795         if (ce_info->width < 32)
3796                 mask = BIT(ce_info->width) - 1;
3797         else
3798                 mask = (u32)~0;
3799
3800         /* don't swizzle the bits until after the mask because the mask bits
3801          * will be in a different bit position on big endian machines
3802          */
3803         src_dword = *(u32 *)from;
3804         src_dword &= mask;
3805
3806         /* shift to correct alignment */
3807         mask <<= shift_width;
3808         src_dword <<= shift_width;
3809
3810         /* get the current bits from the target bit string */
3811         dest = dest_ctx + (ce_info->lsb / 8);
3812
3813         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3814
3815         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3816         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3817
3818         /* put it all back */
3819         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3820 }
3821
3822 /**
3823  * ice_write_qword - write a qword to a packed context structure
3824  * @src_ctx:  the context structure to read from
3825  * @dest_ctx: the context to be written to
3826  * @ce_info:  a description of the struct to be filled
3827  */
3828 static void
3829 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3830 {
3831         u64 src_qword, mask;
3832         __le64 dest_qword;
3833         u8 *from, *dest;
3834         u16 shift_width;
3835
3836         /* copy from the next struct field */
3837         from = src_ctx + ce_info->offset;
3838
3839         /* prepare the bits and mask */
3840         shift_width = ce_info->lsb % 8;
3841
3842         /* if the field width is exactly 64 on an x86 machine, then the shift
3843          * operation will not work because the SHL instructions count is masked
3844          * to 6 bits so the shift will do nothing
3845          */
3846         if (ce_info->width < 64)
3847                 mask = BIT_ULL(ce_info->width) - 1;
3848         else
3849                 mask = (u64)~0;
3850
3851         /* don't swizzle the bits until after the mask because the mask bits
3852          * will be in a different bit position on big endian machines
3853          */
3854         src_qword = *(u64 *)from;
3855         src_qword &= mask;
3856
3857         /* shift to correct alignment */
3858         mask <<= shift_width;
3859         src_qword <<= shift_width;
3860
3861         /* get the current bits from the target bit string */
3862         dest = dest_ctx + (ce_info->lsb / 8);
3863
3864         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3865
3866         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3867         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3868
3869         /* put it all back */
3870         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3871 }
3872
3873 /**
3874  * ice_set_ctx - set context bits in packed structure
3875  * @hw: pointer to the hardware structure
3876  * @src_ctx:  pointer to a generic non-packed context structure
3877  * @dest_ctx: pointer to memory for the packed structure
3878  * @ce_info:  a description of the structure to be transformed
3879  */
3880 enum ice_status
3881 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3882             const struct ice_ctx_ele *ce_info)
3883 {
3884         int f;
3885
3886         for (f = 0; ce_info[f].width; f++) {
3887                 /* We have to deal with each element of the FW response
3888                  * using the correct size so that we are correct regardless
3889                  * of the endianness of the machine.
3890                  */
3891                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3892                         ice_debug(hw, ICE_DBG_QCTX,
3893                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3894                                   f, ce_info[f].width, ce_info[f].size_of);
3895                         continue;
3896                 }
3897                 switch (ce_info[f].size_of) {
3898                 case sizeof(u8):
3899                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3900                         break;
3901                 case sizeof(u16):
3902                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3903                         break;
3904                 case sizeof(u32):
3905                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3906                         break;
3907                 case sizeof(u64):
3908                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3909                         break;
3910                 default:
3911                         return ICE_ERR_INVAL_SIZE;
3912                 }
3913         }
3914
3915         return ICE_SUCCESS;
3916 }
3917
3918 /**
3919  * ice_read_byte - read context byte into struct
3920  * @src_ctx:  the context structure to read from
3921  * @dest_ctx: the context to be written to
3922  * @ce_info:  a description of the struct to be filled
3923  */
3924 static void
3925 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3926 {
3927         u8 dest_byte, mask;
3928         u8 *src, *target;
3929         u16 shift_width;
3930
3931         /* prepare the bits and mask */
3932         shift_width = ce_info->lsb % 8;
3933         mask = (u8)(BIT(ce_info->width) - 1);
3934
3935         /* shift to correct alignment */
3936         mask <<= shift_width;
3937
3938         /* get the current bits from the src bit string */
3939         src = src_ctx + (ce_info->lsb / 8);
3940
3941         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3942
3943         dest_byte &= ~(mask);
3944
3945         dest_byte >>= shift_width;
3946
3947         /* get the address from the struct field */
3948         target = dest_ctx + ce_info->offset;
3949
3950         /* put it back in the struct */
3951         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3952 }
3953
3954 /**
3955  * ice_read_word - read context word into struct
3956  * @src_ctx:  the context structure to read from
3957  * @dest_ctx: the context to be written to
3958  * @ce_info:  a description of the struct to be filled
3959  */
3960 static void
3961 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3962 {
3963         u16 dest_word, mask;
3964         u8 *src, *target;
3965         __le16 src_word;
3966         u16 shift_width;
3967
3968         /* prepare the bits and mask */
3969         shift_width = ce_info->lsb % 8;
3970         mask = BIT(ce_info->width) - 1;
3971
3972         /* shift to correct alignment */
3973         mask <<= shift_width;
3974
3975         /* get the current bits from the src bit string */
3976         src = src_ctx + (ce_info->lsb / 8);
3977
3978         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3979
3980         /* the data in the memory is stored as little endian so mask it
3981          * correctly
3982          */
3983         src_word &= ~(CPU_TO_LE16(mask));
3984
3985         /* get the data back into host order before shifting */
3986         dest_word = LE16_TO_CPU(src_word);
3987
3988         dest_word >>= shift_width;
3989
3990         /* get the address from the struct field */
3991         target = dest_ctx + ce_info->offset;
3992
3993         /* put it back in the struct */
3994         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3995 }
3996
3997 /**
3998  * ice_read_dword - read context dword into struct
3999  * @src_ctx:  the context structure to read from
4000  * @dest_ctx: the context to be written to
4001  * @ce_info:  a description of the struct to be filled
4002  */
4003 static void
4004 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4005 {
4006         u32 dest_dword, mask;
4007         __le32 src_dword;
4008         u8 *src, *target;
4009         u16 shift_width;
4010
4011         /* prepare the bits and mask */
4012         shift_width = ce_info->lsb % 8;
4013
4014         /* if the field width is exactly 32 on an x86 machine, then the shift
4015          * operation will not work because the SHL instructions count is masked
4016          * to 5 bits so the shift will do nothing
4017          */
4018         if (ce_info->width < 32)
4019                 mask = BIT(ce_info->width) - 1;
4020         else
4021                 mask = (u32)~0;
4022
4023         /* shift to correct alignment */
4024         mask <<= shift_width;
4025
4026         /* get the current bits from the src bit string */
4027         src = src_ctx + (ce_info->lsb / 8);
4028
4029         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4030
4031         /* the data in the memory is stored as little endian so mask it
4032          * correctly
4033          */
4034         src_dword &= ~(CPU_TO_LE32(mask));
4035
4036         /* get the data back into host order before shifting */
4037         dest_dword = LE32_TO_CPU(src_dword);
4038
4039         dest_dword >>= shift_width;
4040
4041         /* get the address from the struct field */
4042         target = dest_ctx + ce_info->offset;
4043
4044         /* put it back in the struct */
4045         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4046 }
4047
4048 /**
4049  * ice_read_qword - read context qword into struct
4050  * @src_ctx:  the context structure to read from
4051  * @dest_ctx: the context to be written to
4052  * @ce_info:  a description of the struct to be filled
4053  */
4054 static void
4055 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4056 {
4057         u64 dest_qword, mask;
4058         __le64 src_qword;
4059         u8 *src, *target;
4060         u16 shift_width;
4061
4062         /* prepare the bits and mask */
4063         shift_width = ce_info->lsb % 8;
4064
4065         /* if the field width is exactly 64 on an x86 machine, then the shift
4066          * operation will not work because the SHL instructions count is masked
4067          * to 6 bits so the shift will do nothing
4068          */
4069         if (ce_info->width < 64)
4070                 mask = BIT_ULL(ce_info->width) - 1;
4071         else
4072                 mask = (u64)~0;
4073
4074         /* shift to correct alignment */
4075         mask <<= shift_width;
4076
4077         /* get the current bits from the src bit string */
4078         src = src_ctx + (ce_info->lsb / 8);
4079
4080         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4081
4082         /* the data in the memory is stored as little endian so mask it
4083          * correctly
4084          */
4085         src_qword &= ~(CPU_TO_LE64(mask));
4086
4087         /* get the data back into host order before shifting */
4088         dest_qword = LE64_TO_CPU(src_qword);
4089
4090         dest_qword >>= shift_width;
4091
4092         /* get the address from the struct field */
4093         target = dest_ctx + ce_info->offset;
4094
4095         /* put it back in the struct */
4096         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4097 }
4098
4099 /**
4100  * ice_get_ctx - extract context bits from a packed structure
4101  * @src_ctx:  pointer to a generic packed context structure
4102  * @dest_ctx: pointer to a generic non-packed context structure
4103  * @ce_info:  a description of the structure to be read from
4104  */
4105 enum ice_status
4106 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4107 {
4108         int f;
4109
4110         for (f = 0; ce_info[f].width; f++) {
4111                 switch (ce_info[f].size_of) {
4112                 case 1:
4113                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4114                         break;
4115                 case 2:
4116                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4117                         break;
4118                 case 4:
4119                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4120                         break;
4121                 case 8:
4122                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4123                         break;
4124                 default:
4125                         /* nothing to do, just keep going */
4126                         break;
4127                 }
4128         }
4129
4130         return ICE_SUCCESS;
4131 }
4132
4133 /**
4134  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4135  * @hw: pointer to the HW struct
4136  * @vsi_handle: software VSI handle
4137  * @tc: TC number
4138  * @q_handle: software queue handle
4139  */
4140 struct ice_q_ctx *
4141 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4142 {
4143         struct ice_vsi_ctx *vsi;
4144         struct ice_q_ctx *q_ctx;
4145
4146         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4147         if (!vsi)
4148                 return NULL;
4149         if (q_handle >= vsi->num_lan_q_entries[tc])
4150                 return NULL;
4151         if (!vsi->lan_q_ctx[tc])
4152                 return NULL;
4153         q_ctx = vsi->lan_q_ctx[tc];
4154         return &q_ctx[q_handle];
4155 }
4156
4157 /**
4158  * ice_ena_vsi_txq
4159  * @pi: port information structure
4160  * @vsi_handle: software VSI handle
4161  * @tc: TC number
4162  * @q_handle: software queue handle
4163  * @num_qgrps: Number of added queue groups
4164  * @buf: list of queue groups to be added
4165  * @buf_size: size of buffer for indirect command
4166  * @cd: pointer to command details structure or NULL
4167  *
4168  * This function adds one LAN queue
4169  */
4170 enum ice_status
4171 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4172                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4173                 struct ice_sq_cd *cd)
4174 {
4175         struct ice_aqc_txsched_elem_data node = { 0 };
4176         struct ice_sched_node *parent;
4177         struct ice_q_ctx *q_ctx;
4178         enum ice_status status;
4179         struct ice_hw *hw;
4180
4181         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4182                 return ICE_ERR_CFG;
4183
4184         if (num_qgrps > 1 || buf->num_txqs > 1)
4185                 return ICE_ERR_MAX_LIMIT;
4186
4187         hw = pi->hw;
4188
4189         if (!ice_is_vsi_valid(hw, vsi_handle))
4190                 return ICE_ERR_PARAM;
4191
4192         ice_acquire_lock(&pi->sched_lock);
4193
4194         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4195         if (!q_ctx) {
4196                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4197                           q_handle);
4198                 status = ICE_ERR_PARAM;
4199                 goto ena_txq_exit;
4200         }
4201
4202         /* find a parent node */
4203         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4204                                             ICE_SCHED_NODE_OWNER_LAN);
4205         if (!parent) {
4206                 status = ICE_ERR_PARAM;
4207                 goto ena_txq_exit;
4208         }
4209
4210         buf->parent_teid = parent->info.node_teid;
4211         node.parent_teid = parent->info.node_teid;
4212         /* Mark that the values in the "generic" section as valid. The default
4213          * value in the "generic" section is zero. This means that :
4214          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4215          * - 0 priority among siblings, indicated by Bit 1-3.
4216          * - WFQ, indicated by Bit 4.
4217          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4218          * Bit 5-6.
4219          * - Bit 7 is reserved.
4220          * Without setting the generic section as valid in valid_sections, the
4221          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4222          */
4223         buf->txqs[0].info.valid_sections =
4224                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4225                 ICE_AQC_ELEM_VALID_EIR;
4226         buf->txqs[0].info.generic = 0;
4227         buf->txqs[0].info.cir_bw.bw_profile_idx =
4228                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4229         buf->txqs[0].info.cir_bw.bw_alloc =
4230                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4231         buf->txqs[0].info.eir_bw.bw_profile_idx =
4232                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4233         buf->txqs[0].info.eir_bw.bw_alloc =
4234                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4235
4236         /* add the LAN queue */
4237         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4238         if (status != ICE_SUCCESS) {
4239                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4240                           LE16_TO_CPU(buf->txqs[0].txq_id),
4241                           hw->adminq.sq_last_status);
4242                 goto ena_txq_exit;
4243         }
4244
4245         node.node_teid = buf->txqs[0].q_teid;
4246         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4247         q_ctx->q_handle = q_handle;
4248         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4249
4250         /* add a leaf node into scheduler tree queue layer */
4251         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4252         if (!status)
4253                 status = ice_sched_replay_q_bw(pi, q_ctx);
4254
4255 ena_txq_exit:
4256         ice_release_lock(&pi->sched_lock);
4257         return status;
4258 }
4259
4260 /**
4261  * ice_dis_vsi_txq
4262  * @pi: port information structure
4263  * @vsi_handle: software VSI handle
4264  * @tc: TC number
4265  * @num_queues: number of queues
4266  * @q_handles: pointer to software queue handle array
4267  * @q_ids: pointer to the q_id array
4268  * @q_teids: pointer to queue node teids
4269  * @rst_src: if called due to reset, specifies the reset source
4270  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4271  * @cd: pointer to command details structure or NULL
4272  *
4273  * This function removes queues and their corresponding nodes in SW DB
4274  */
4275 enum ice_status
4276 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4277                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4278                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4279                 struct ice_sq_cd *cd)
4280 {
4281         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4282         struct ice_aqc_dis_txq_item qg_list;
4283         struct ice_q_ctx *q_ctx;
4284         u16 i;
4285
4286         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4287                 return ICE_ERR_CFG;
4288
4289         if (!num_queues) {
4290                 /* if queue is disabled already yet the disable queue command
4291                  * has to be sent to complete the VF reset, then call
4292                  * ice_aq_dis_lan_txq without any queue information
4293                  */
4294                 if (rst_src)
4295                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
4296                                                   vmvf_num, NULL);
4297                 return ICE_ERR_CFG;
4298         }
4299
4300         ice_acquire_lock(&pi->sched_lock);
4301
4302         for (i = 0; i < num_queues; i++) {
4303                 struct ice_sched_node *node;
4304
4305                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4306                 if (!node)
4307                         continue;
4308                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
4309                 if (!q_ctx) {
4310                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4311                                   q_handles[i]);
4312                         continue;
4313                 }
4314                 if (q_ctx->q_handle != q_handles[i]) {
4315                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4316                                   q_ctx->q_handle, q_handles[i]);
4317                         continue;
4318                 }
4319                 qg_list.parent_teid = node->info.parent_teid;
4320                 qg_list.num_qs = 1;
4321                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4322                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4323                                             sizeof(qg_list), rst_src, vmvf_num,
4324                                             cd);
4325
4326                 if (status != ICE_SUCCESS)
4327                         break;
4328                 ice_free_sched_node(pi, node);
4329                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4330         }
4331         ice_release_lock(&pi->sched_lock);
4332         return status;
4333 }
4334
4335 /**
4336  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4337  * @pi: port information structure
4338  * @vsi_handle: software VSI handle
4339  * @tc_bitmap: TC bitmap
4340  * @maxqs: max queues array per TC
4341  * @owner: LAN or RDMA
4342  *
4343  * This function adds/updates the VSI queues per TC.
4344  */
4345 static enum ice_status
4346 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4347                u16 *maxqs, u8 owner)
4348 {
4349         enum ice_status status = ICE_SUCCESS;
4350         u8 i;
4351
4352         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4353                 return ICE_ERR_CFG;
4354
4355         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4356                 return ICE_ERR_PARAM;
4357
4358         ice_acquire_lock(&pi->sched_lock);
4359
4360         ice_for_each_traffic_class(i) {
4361                 /* configuration is possible only if TC node is present */
4362                 if (!ice_sched_get_tc_node(pi, i))
4363                         continue;
4364
4365                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4366                                            ice_is_tc_ena(tc_bitmap, i));
4367                 if (status)
4368                         break;
4369         }
4370
4371         ice_release_lock(&pi->sched_lock);
4372         return status;
4373 }
4374
4375 /**
4376  * ice_cfg_vsi_lan - configure VSI LAN queues
4377  * @pi: port information structure
4378  * @vsi_handle: software VSI handle
4379  * @tc_bitmap: TC bitmap
4380  * @max_lanqs: max LAN queues array per TC
4381  *
4382  * This function adds/updates the VSI LAN queues per TC.
4383  */
4384 enum ice_status
4385 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4386                 u16 *max_lanqs)
4387 {
4388         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4389                               ICE_SCHED_NODE_OWNER_LAN);
4390 }
4391
4392 /**
4393  * ice_is_main_vsi - checks whether the VSI is main VSI
4394  * @hw: pointer to the HW struct
4395  * @vsi_handle: VSI handle
4396  *
4397  * Checks whether the VSI is the main VSI (the first PF VSI created on
4398  * given PF).
4399  */
4400 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4401 {
4402         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4403 }
4404
4405 /**
4406  * ice_replay_pre_init - replay pre initialization
4407  * @hw: pointer to the HW struct
4408  * @sw: pointer to switch info struct for which function initializes filters
4409  *
4410  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4411  */
4412 static enum ice_status
4413 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4414 {
4415         u8 i;
4416
4417         /* Delete old entries from replay filter list head if there is any */
4418         ice_rm_sw_replay_rule_info(hw, sw);
4419         /* In start of replay, move entries into replay_rules list, it
4420          * will allow adding rules entries back to filt_rules list,
4421          * which is operational list.
4422          */
4423         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4424                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4425                                   &sw->recp_list[i].filt_replay_rules);
4426         ice_sched_replay_agg_vsi_preinit(hw);
4427
4428         return ice_sched_replay_tc_node_bw(hw->port_info);
4429 }
4430
4431 /**
4432  * ice_replay_vsi - replay VSI configuration
4433  * @hw: pointer to the HW struct
4434  * @vsi_handle: driver VSI handle
4435  *
4436  * Restore all VSI configuration after reset. It is required to call this
4437  * function with main VSI first.
4438  */
4439 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4440 {
4441         struct ice_switch_info *sw = hw->switch_info;
4442         struct ice_port_info *pi = hw->port_info;
4443         enum ice_status status;
4444
4445         if (!ice_is_vsi_valid(hw, vsi_handle))
4446                 return ICE_ERR_PARAM;
4447
4448         /* Replay pre-initialization if there is any */
4449         if (ice_is_main_vsi(hw, vsi_handle)) {
4450                 status = ice_replay_pre_init(hw, sw);
4451                 if (status)
4452                         return status;
4453         }
4454         /* Replay per VSI all RSS configurations */
4455         status = ice_replay_rss_cfg(hw, vsi_handle);
4456         if (status)
4457                 return status;
4458         /* Replay per VSI all filters */
4459         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4460         if (!status)
4461                 status = ice_replay_vsi_agg(hw, vsi_handle);
4462         return status;
4463 }
4464
4465 /**
4466  * ice_replay_post - post replay configuration cleanup
4467  * @hw: pointer to the HW struct
4468  *
4469  * Post replay cleanup.
4470  */
4471 void ice_replay_post(struct ice_hw *hw)
4472 {
4473         /* Delete old entries from replay filter list head */
4474         ice_rm_all_sw_replay_rule_info(hw);
4475         ice_sched_replay_agg(hw);
4476 }
4477
4478 /**
4479  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4480  * @hw: ptr to the hardware info
4481  * @reg: offset of 64 bit HW register to read from
4482  * @prev_stat_loaded: bool to specify if previous stats are loaded
4483  * @prev_stat: ptr to previous loaded stat value
4484  * @cur_stat: ptr to current stat value
4485  */
4486 void
4487 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4488                   u64 *prev_stat, u64 *cur_stat)
4489 {
4490         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4491
4492         /* device stats are not reset at PFR, they likely will not be zeroed
4493          * when the driver starts. Thus, save the value from the first read
4494          * without adding to the statistic value so that we report stats which
4495          * count up from zero.
4496          */
4497         if (!prev_stat_loaded) {
4498                 *prev_stat = new_data;
4499                 return;
4500         }
4501
4502         /* Calculate the difference between the new and old values, and then
4503          * add it to the software stat value.
4504          */
4505         if (new_data >= *prev_stat)
4506                 *cur_stat += new_data - *prev_stat;
4507         else
4508                 /* to manage the potential roll-over */
4509                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4510
4511         /* Update the previously stored value to prepare for next read */
4512         *prev_stat = new_data;
4513 }
4514
4515 /**
4516  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4517  * @hw: ptr to the hardware info
4518  * @reg: offset of HW register to read from
4519  * @prev_stat_loaded: bool to specify if previous stats are loaded
4520  * @prev_stat: ptr to previous loaded stat value
4521  * @cur_stat: ptr to current stat value
4522  */
4523 void
4524 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4525                   u64 *prev_stat, u64 *cur_stat)
4526 {
4527         u32 new_data;
4528
4529         new_data = rd32(hw, reg);
4530
4531         /* device stats are not reset at PFR, they likely will not be zeroed
4532          * when the driver starts. Thus, save the value from the first read
4533          * without adding to the statistic value so that we report stats which
4534          * count up from zero.
4535          */
4536         if (!prev_stat_loaded) {
4537                 *prev_stat = new_data;
4538                 return;
4539         }
4540
4541         /* Calculate the difference between the new and old values, and then
4542          * add it to the software stat value.
4543          */
4544         if (new_data >= *prev_stat)
4545                 *cur_stat += new_data - *prev_stat;
4546         else
4547                 /* to manage the potential roll-over */
4548                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4549
4550         /* Update the previously stored value to prepare for next read */
4551         *prev_stat = new_data;
4552 }
4553
4554 /**
4555  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4556  * @hw: ptr to the hardware info
4557  * @vsi_handle: VSI handle
4558  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4559  * @cur_stats: ptr to current stats structure
4560  *
4561  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4562  * thus cannot be read using the normal ice_stat_update32 function.
4563  *
4564  * Read the GLV_REPC register associated with the given VSI, and update the
4565  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4566  *
4567  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4568  * cleared each time it's read.
4569  *
4570  * Note that the GLV_RDPC register also counts the causes that would trigger
4571  * GLV_REPC. However, it does not give the finer grained detail about why the
4572  * packets are being dropped. The GLV_REPC values can be used to distinguish
4573  * whether Rx packets are dropped due to errors or due to no available
4574  * descriptors.
4575  */
4576 void
4577 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4578                      struct ice_eth_stats *cur_stats)
4579 {
4580         u16 vsi_num, no_desc, error_cnt;
4581         u32 repc;
4582
4583         if (!ice_is_vsi_valid(hw, vsi_handle))
4584                 return;
4585
4586         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4587
4588         /* If we haven't loaded stats yet, just clear the current value */
4589         if (!prev_stat_loaded) {
4590                 wr32(hw, GLV_REPC(vsi_num), 0);
4591                 return;
4592         }
4593
4594         repc = rd32(hw, GLV_REPC(vsi_num));
4595         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4596         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4597
4598         /* Clear the count by writing to the stats register */
4599         wr32(hw, GLV_REPC(vsi_num), 0);
4600
4601         cur_stats->rx_no_desc += no_desc;
4602         cur_stats->rx_errors += error_cnt;
4603 }
4604
4605 /**
4606  * ice_sched_query_elem - query element information from HW
4607  * @hw: pointer to the HW struct
4608  * @node_teid: node TEID to be queried
4609  * @buf: buffer to element information
4610  *
4611  * This function queries HW element information
4612  */
4613 enum ice_status
4614 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4615                      struct ice_aqc_get_elem *buf)
4616 {
4617         u16 buf_size, num_elem_ret = 0;
4618         enum ice_status status;
4619
4620         buf_size = sizeof(*buf);
4621         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4622         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4623         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4624                                           NULL);
4625         if (status != ICE_SUCCESS || num_elem_ret != 1)
4626                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4627         return status;
4628 }
4629
4630 /**
4631  * ice_get_fw_mode - returns FW mode
4632  * @hw: pointer to the HW struct
4633  */
4634 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4635 {
4636 #define ICE_FW_MODE_DBG_M BIT(0)
4637 #define ICE_FW_MODE_REC_M BIT(1)
4638 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4639         u32 fw_mode;
4640
4641         /* check the current FW mode */
4642         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4643
4644         if (fw_mode & ICE_FW_MODE_DBG_M)
4645                 return ICE_FW_MODE_DBG;
4646         else if (fw_mode & ICE_FW_MODE_REC_M)
4647                 return ICE_FW_MODE_REC;
4648         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4649                 return ICE_FW_MODE_ROLLBACK;
4650         else
4651                 return ICE_FW_MODE_NORMAL;
4652 }
4653
4654 /**
4655  * ice_fw_supports_link_override
4656  * @hw: pointer to the hardware structure
4657  *
4658  * Checks if the firmware supports link override
4659  */
4660 bool ice_fw_supports_link_override(struct ice_hw *hw)
4661 {
4662         /* Currently, only supported for E810 devices */
4663         if (hw->mac_type != ICE_MAC_E810)
4664                 return false;
4665
4666         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4667                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4668                         return true;
4669                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4670                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4671                         return true;
4672         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4673                 return true;
4674         }
4675
4676         return false;
4677 }
4678
4679 /**
4680  * ice_get_link_default_override
4681  * @ldo: pointer to the link default override struct
4682  * @pi: pointer to the port info struct
4683  *
4684  * Gets the link default override for a port
4685  */
4686 enum ice_status
4687 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4688                               struct ice_port_info *pi)
4689 {
4690         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4691         struct ice_hw *hw = pi->hw;
4692         enum ice_status status;
4693
4694         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4695                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4696         if (status) {
4697                 ice_debug(hw, ICE_DBG_INIT,
4698                           "Failed to read link override TLV.\n");
4699                 return status;
4700         }
4701
4702         /* Each port has its own config; calculate for our port */
4703         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4704                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4705
4706         /* link options first */
4707         status = ice_read_sr_word(hw, tlv_start, &buf);
4708         if (status) {
4709                 ice_debug(hw, ICE_DBG_INIT,
4710                           "Failed to read override link options.\n");
4711                 return status;
4712         }
4713         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4714         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4715                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4716
4717         /* link PHY config */
4718         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4719         status = ice_read_sr_word(hw, offset, &buf);
4720         if (status) {
4721                 ice_debug(hw, ICE_DBG_INIT,
4722                           "Failed to read override phy config.\n");
4723                 return status;
4724         }
4725         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4726
4727         /* PHY types low */
4728         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4729         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4730                 status = ice_read_sr_word(hw, (offset + i), &buf);
4731                 if (status) {
4732                         ice_debug(hw, ICE_DBG_INIT,
4733                                   "Failed to read override link options.\n");
4734                         return status;
4735                 }
4736                 /* shift 16 bits at a time to fill 64 bits */
4737                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4738         }
4739
4740         /* PHY types high */
4741         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4742                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4743         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4744                 status = ice_read_sr_word(hw, (offset + i), &buf);
4745                 if (status) {
4746                         ice_debug(hw, ICE_DBG_INIT,
4747                                   "Failed to read override link options.\n");
4748                         return status;
4749                 }
4750                 /* shift 16 bits at a time to fill 64 bits */
4751                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4752         }
4753
4754         return status;
4755 }
4756
4757 /**
4758  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4759  * @caps: get PHY capability data
4760  */
4761 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4762 {
4763         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4764             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4765                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4766                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4767                 return true;
4768
4769         return false;
4770 }
4771
4772 /**
4773  * ice_aq_set_lldp_mib - Set the LLDP MIB
4774  * @hw: pointer to the HW struct
4775  * @mib_type: Local, Remote or both Local and Remote MIBs
4776  * @buf: pointer to the caller-supplied buffer to store the MIB block
4777  * @buf_size: size of the buffer (in bytes)
4778  * @cd: pointer to command details structure or NULL
4779  *
4780  * Set the LLDP MIB. (0x0A08)
4781  */
4782 enum ice_status
4783 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4784                     struct ice_sq_cd *cd)
4785 {
4786         struct ice_aqc_lldp_set_local_mib *cmd;
4787         struct ice_aq_desc desc;
4788
4789         cmd = &desc.params.lldp_set_mib;
4790
4791         if (buf_size == 0 || !buf)
4792                 return ICE_ERR_PARAM;
4793
4794         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4795
4796         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4797         desc.datalen = CPU_TO_LE16(buf_size);
4798
4799         cmd->type = mib_type;
4800         cmd->length = CPU_TO_LE16(buf_size);
4801
4802         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4803 }