drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_discover_dev_caps is expected to be called before this function is
  91  * called.
  92  */
  93 static enum ice_status
  94 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  95                        struct ice_sq_cd *cd)
  96 {
  97         struct ice_aqc_manage_mac_read_resp *resp;
  98         struct ice_aqc_manage_mac_read *cmd;
  99         struct ice_aq_desc desc;
 100         enum ice_status status;
 101         u16 flags;
 102         u8 i;
 103
 104         cmd = &desc.params.mac_read;
 105
 106         if (buf_size < sizeof(*resp))
 107                 return ICE_ERR_BUF_TOO_SHORT;
 108
 109         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 110
 111         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 112         if (status)
 113                 return status;
 114
 115         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 116         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 117
 118         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 119                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 120                 return ICE_ERR_CFG;
 121         }
 122
 123         /* A single port can report up to two (LAN and WoL) addresses */
 124         for (i = 0; i < cmd->num_addr; i++)
 125                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 126                         ice_memcpy(hw->port_info->mac.lan_addr,
 127                                    resp[i].mac_addr, ETH_ALEN,
 128                                    ICE_DMA_TO_NONDMA);
 129                         ice_memcpy(hw->port_info->mac.perm_addr,
 130                                    resp[i].mac_addr,
 131                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 132                         break;
 133                 }
 134         return ICE_SUCCESS;
 135 }
 136
 137 /**
 138  * ice_aq_get_phy_caps - returns PHY capabilities
 139  * @pi: port information structure
 140  * @qual_mods: report qualified modules
 141  * @report_mode: report mode capabilities
 142  * @pcaps: structure for PHY capabilities to be filled
 143  * @cd: pointer to command details structure or NULL
 144  *
 145  * Returns the various PHY capabilities supported on the Port (0x0600)
 146  */
 147 enum ice_status
 148 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 149                     struct ice_aqc_get_phy_caps_data *pcaps,
 150                     struct ice_sq_cd *cd)
 151 {
 152         struct ice_aqc_get_phy_caps *cmd;
 153         u16 pcaps_size = sizeof(*pcaps);
 154         struct ice_aq_desc desc;
 155         enum ice_status status;
 156         struct ice_hw *hw;
 157
 158         cmd = &desc.params.get_phy;
 159
 160         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 161                 return ICE_ERR_PARAM;
 162         hw = pi->hw;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 171
 172         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 173                   report_mode);
 174         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 175                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 177                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 178         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 179         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 180                   pcaps->low_power_ctrl_an);
 181         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 182         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 183                   pcaps->eeer_value);
 184         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 185                   pcaps->link_fec_options);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 187                   pcaps->module_compliance_enforcement);
 188         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 189                   pcaps->extended_compliance_code);
 190         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 191                   pcaps->module_type[0]);
 192         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 193                   pcaps->module_type[1]);
 194         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 195                   pcaps->module_type[2]);
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203         }
 204
 205         return status;
 206 }
 207
 208 /**
 209  * ice_aq_get_link_topo_handle - get link topology node return status
 210  * @pi: port information structure
 211  * @node_type: requested node type
 212  * @cd: pointer to command details structure or NULL
 213  *
 214  * Get link topology node return status for specified node type (0x06E0)
 215  *
 216  * Node type cage can be used to determine if cage is present. If AQC
 217  * returns error (ENOENT), then no cage present. If no cage present, then
 218  * connection type is backplane or BASE-T.
 219  */
 220 static enum ice_status
 221 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 222                             struct ice_sq_cd *cd)
 223 {
 224         struct ice_aqc_get_link_topo *cmd;
 225         struct ice_aq_desc desc;
 226
 227         cmd = &desc.params.get_link_topo;
 228
 229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 230
 231         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 232                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 233
 234         /* set node type */
 235         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 236
 237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 238 }
 239
 240 /**
 241  * ice_is_media_cage_present
 242  * @pi: port information structure
 243  *
 244  * Returns true if media cage is present, else false. If no cage, then
 245  * media type is backplane or BASE-T.
 246  */
 247 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 248 {
 249         /* Node type cage can be used to determine if cage is present. If AQC
 250          * returns error (ENOENT), then no cage present. If no cage present then
 251          * connection type is backplane or BASE-T.
 252          */
 253         return !ice_aq_get_link_topo_handle(pi,
 254                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 255                                             NULL);
 256 }
 257
 258 /**
 259  * ice_get_media_type - Gets media type
 260  * @pi: port information structure
 261  */
 262 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 263 {
 264         struct ice_link_status *hw_link_info;
 265
 266         if (!pi)
 267                 return ICE_MEDIA_UNKNOWN;
 268
 269         hw_link_info = &pi->phy.link_info;
 270         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 271                 /* If more than one media type is selected, report unknown */
 272                 return ICE_MEDIA_UNKNOWN;
 273
 274         if (hw_link_info->phy_type_low) {
 275                 /* 1G SGMII is a special case where some DA cable PHYs
 276                  * may show this as an option when it really shouldn't
 277                  * be since SGMII is meant to be between a MAC and a PHY
 278                  * in a backplane. Try to detect this case and handle it
 279                  */
 280                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 281                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 282                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 283                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 284                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 285                         return ICE_MEDIA_DA;
 286
 287                 switch (hw_link_info->phy_type_low) {
 288                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 289                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 292                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 306                         return ICE_MEDIA_FIBER;
 307                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 315                         return ICE_MEDIA_FIBER;
 316                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 317                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 318                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 319                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 322                         return ICE_MEDIA_BASET;
 323                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 327                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 333                         return ICE_MEDIA_DA;
 334                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 335                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 336                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 339                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 340                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 341                         if (ice_is_media_cage_present(pi))
 342                                 return ICE_MEDIA_AUI;
 343                         /* fall-through */
 344                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 347                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 348                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 352                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 357                         return ICE_MEDIA_BACKPLANE;
 358                 }
 359         } else {
 360                 switch (hw_link_info->phy_type_high) {
 361                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 362                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 363                         if (ice_is_media_cage_present(pi))
 364                                 return ICE_MEDIA_AUI;
 365                         /* fall-through */
 366                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 367                         return ICE_MEDIA_BACKPLANE;
 368                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 369                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 370                         return ICE_MEDIA_FIBER;
 371                 }
 372         }
 373         return ICE_MEDIA_UNKNOWN;
 374 }
 375
 376 /**
 377  * ice_aq_get_link_info
 378  * @pi: port information structure
 379  * @ena_lse: enable/disable LinkStatusEvent reporting
 380  * @link: pointer to link status structure - optional
 381  * @cd: pointer to command details structure or NULL
 382  *
 383  * Get Link Status (0x607). Returns the link status of the adapter.
 384  */
 385 enum ice_status
 386 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 387                      struct ice_link_status *link, struct ice_sq_cd *cd)
 388 {
 389         struct ice_aqc_get_link_status_data link_data = { 0 };
 390         struct ice_aqc_get_link_status *resp;
 391         struct ice_link_status *li_old, *li;
 392         enum ice_media_type *hw_media_type;
 393         struct ice_fc_info *hw_fc_info;
 394         bool tx_pause, rx_pause;
 395         struct ice_aq_desc desc;
 396         enum ice_status status;
 397         struct ice_hw *hw;
 398         u16 cmd_flags;
 399
 400         if (!pi)
 401                 return ICE_ERR_PARAM;
 402         hw = pi->hw;
 403         li_old = &pi->phy.link_info_old;
 404         hw_media_type = &pi->phy.media_type;
 405         li = &pi->phy.link_info;
 406         hw_fc_info = &pi->fc;
 407
 408         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 409         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 410         resp = &desc.params.get_link_status;
 411         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 412         resp->lport_num = pi->lport;
 413
 414         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 415
 416         if (status != ICE_SUCCESS)
 417                 return status;
 418
 419         /* save off old link status information */
 420         *li_old = *li;
 421
 422         /* update current link status information */
 423         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 424         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 425         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 426         *hw_media_type = ice_get_media_type(pi);
 427         li->link_info = link_data.link_info;
 428         li->an_info = link_data.an_info;
 429         li->ext_info = link_data.ext_info;
 430         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 431         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 432         li->topo_media_conflict = link_data.topo_media_conflict;
 433         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 434                                       ICE_AQ_CFG_PACING_TYPE_M);
 435
 436         /* update fc info */
 437         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 438         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 439         if (tx_pause && rx_pause)
 440                 hw_fc_info->current_mode = ICE_FC_FULL;
 441         else if (tx_pause)
 442                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 443         else if (rx_pause)
 444                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 445         else
 446                 hw_fc_info->current_mode = ICE_FC_NONE;
 447
 448         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 449
 450         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 451         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 452         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 453                   (unsigned long long)li->phy_type_low);
 454         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 455                   (unsigned long long)li->phy_type_high);
 456         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 457         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 462         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 463                   li->max_frame_size);
 464         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 465
 466         /* save link status information */
 467         if (link)
 468                 *link = *li;
 469
 470         /* flag cleared so calling functions don't call AQ again */
 471         pi->phy.get_link_info = false;
 472
 473         return ICE_SUCCESS;
 474 }
 475
 476 /**
 477  * ice_fill_tx_timer_and_fc_thresh
 478  * @hw: pointer to the HW struct
 479  * @cmd: pointer to MAC cfg structure
 480  *
 481  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 482  * descriptor
 483  */
 484 static void
 485 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 486                                 struct ice_aqc_set_mac_cfg *cmd)
 487 {
 488         u16 fc_thres_val, tx_timer_val;
 489         u32 val;
 490
 491         /* We read back the transmit timer and fc threshold value of
 492          * LFC. Thus, we will use index =
 493          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 494          *
 495          * Also, because we are opearating on transmit timer and fc
 496          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 497          */
 498 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 499
 500         /* Retrieve the transmit timer */
 501         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 502         tx_timer_val = val &
 503                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 504         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 505
 506         /* Retrieve the fc threshold */
 507         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 508         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 509
 510         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 511 }
 512
 513 /**
 514  * ice_aq_set_mac_cfg
 515  * @hw: pointer to the HW struct
 516  * @max_frame_size: Maximum Frame Size to be supported
 517  * @cd: pointer to command details structure or NULL
 518  *
 519  * Set MAC configuration (0x0603)
 520  */
 521 enum ice_status
 522 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 523 {
 524         struct ice_aqc_set_mac_cfg *cmd;
 525         struct ice_aq_desc desc;
 526
 527         cmd = &desc.params.set_mac_cfg;
 528
 529         if (max_frame_size == 0)
 530                 return ICE_ERR_PARAM;
 531
 532         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 533
 534         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 535
 536         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 537
 538         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 539 }
 540
 541 /**
 542  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 543  * @hw: pointer to the HW struct
 544  */
 545 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 546 {
 547         struct ice_switch_info *sw;
 548         enum ice_status status;
 549
 550         hw->switch_info = (struct ice_switch_info *)
 551                           ice_malloc(hw, sizeof(*hw->switch_info));
 552
 553         sw = hw->switch_info;
 554
 555         if (!sw)
 556                 return ICE_ERR_NO_MEMORY;
 557
 558         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 559         sw->prof_res_bm_init = 0;
 560
 561         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 562         if (status) {
 563                 ice_free(hw, hw->switch_info);
 564                 return status;
 565         }
 566         return ICE_SUCCESS;
 567 }
 568
 569 /**
 570  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 571  * @hw: pointer to the HW struct
 572  * @sw: pointer to switch info struct for which function clears filters
 573  */
 574 static void
 575 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 576 {
 577         struct ice_vsi_list_map_info *v_pos_map;
 578         struct ice_vsi_list_map_info *v_tmp_map;
 579         struct ice_sw_recipe *recps;
 580         u8 i;
 581
 582         if (!sw)
 583                 return;
 584
 585         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 586                                  ice_vsi_list_map_info, list_entry) {
 587                 LIST_DEL(&v_pos_map->list_entry);
 588                 ice_free(hw, v_pos_map);
 589         }
 590         recps = sw->recp_list;
 591         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 592                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 593
 594                 recps[i].root_rid = i;
 595                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 596                                          &recps[i].rg_list, ice_recp_grp_entry,
 597                                          l_entry) {
 598                         LIST_DEL(&rg_entry->l_entry);
 599                         ice_free(hw, rg_entry);
 600                 }
 601
 602                 if (recps[i].adv_rule) {
 603                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 604                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 605
 606                         ice_destroy_lock(&recps[i].filt_rule_lock);
 607                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 608                                                  &recps[i].filt_rules,
 609                                                  ice_adv_fltr_mgmt_list_entry,
 610                                                  list_entry) {
 611                                 LIST_DEL(&lst_itr->list_entry);
 612                                 ice_free(hw, lst_itr->lkups);
 613                                 ice_free(hw, lst_itr);
 614                         }
 615                 } else {
 616                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 617
 618                         ice_destroy_lock(&recps[i].filt_rule_lock);
 619                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 620                                                  &recps[i].filt_rules,
 621                                                  ice_fltr_mgmt_list_entry,
 622                                                  list_entry) {
 623                                 LIST_DEL(&lst_itr->list_entry);
 624                                 ice_free(hw, lst_itr);
 625                         }
 626                 }
 627                 if (recps[i].root_buf)
 628                         ice_free(hw, recps[i].root_buf);
 629         }
 630         ice_rm_sw_replay_rule_info(hw, sw);
 631         ice_free(hw, sw->recp_list);
 632         ice_free(hw, sw);
 633 }
 634
 635 /**
 636  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 637  * @hw: pointer to the HW struct
 638  */
 639 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 640 {
 641         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 642 }
 643
 644 /**
 645  * ice_get_itr_intrl_gran
 646  * @hw: pointer to the HW struct
 647  *
 648  * Determines the ITR/INTRL granularities based on the maximum aggregate
 649  * bandwidth according to the device's configuration during power-on.
 650  */
 651 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 652 {
 653         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 654                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 655                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 656
 657         switch (max_agg_bw) {
 658         case ICE_MAX_AGG_BW_200G:
 659         case ICE_MAX_AGG_BW_100G:
 660         case ICE_MAX_AGG_BW_50G:
 661                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 662                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 663                 break;
 664         case ICE_MAX_AGG_BW_25G:
 665                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 666                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 667                 break;
 668         }
 669 }
 670
 671 /**
 672  * ice_print_rollback_msg - print FW rollback message
 673  * @hw: pointer to the hardware structure
 674  */
 675 void ice_print_rollback_msg(struct ice_hw *hw)
 676 {
 677         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 678         struct ice_nvm_info *nvm = &hw->nvm;
 679         struct ice_orom_info *orom;
 680
 681         orom = &nvm->orom;
 682
 683         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 684                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 685                  orom->build, orom->patch);
 686         ice_warn(hw,
 687                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 688                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 689 }
 690
 691 /**
 692  * ice_init_hw - main hardware initialization routine
 693  * @hw: pointer to the hardware structure
 694  */
 695 enum ice_status ice_init_hw(struct ice_hw *hw)
 696 {
 697         struct ice_aqc_get_phy_caps_data *pcaps;
 698         enum ice_status status;
 699         u16 mac_buf_len;
 700         void *mac_buf;
 701
 702         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 703
 704         /* Set MAC type based on DeviceID */
 705         status = ice_set_mac_type(hw);
 706         if (status)
 707                 return status;
 708
 709         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 710                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 711                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 712
 713         status = ice_reset(hw, ICE_RESET_PFR);
 714         if (status)
 715                 return status;
 716
 717         ice_get_itr_intrl_gran(hw);
 718
 719         status = ice_create_all_ctrlq(hw);
 720         if (status)
 721                 goto err_unroll_cqinit;
 722
 723         status = ice_init_nvm(hw);
 724         if (status)
 725                 goto err_unroll_cqinit;
 726
 727         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 728                 ice_print_rollback_msg(hw);
 729
 730         status = ice_clear_pf_cfg(hw);
 731         if (status)
 732                 goto err_unroll_cqinit;
 733
 734         /* Set bit to enable Flow Director filters */
 735         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 736         INIT_LIST_HEAD(&hw->fdir_list_head);
 737
 738         ice_clear_pxe_mode(hw);
 739
 740         status = ice_get_caps(hw);
 741         if (status)
 742                 goto err_unroll_cqinit;
 743
 744         hw->port_info = (struct ice_port_info *)
 745                         ice_malloc(hw, sizeof(*hw->port_info));
 746         if (!hw->port_info) {
 747                 status = ICE_ERR_NO_MEMORY;
 748                 goto err_unroll_cqinit;
 749         }
 750
 751         /* set the back pointer to HW */
 752         hw->port_info->hw = hw;
 753
 754         /* Initialize port_info struct with switch configuration data */
 755         status = ice_get_initial_sw_cfg(hw);
 756         if (status)
 757                 goto err_unroll_alloc;
 758
 759         hw->evb_veb = true;
 760         /* Query the allocated resources for Tx scheduler */
 761         status = ice_sched_query_res_alloc(hw);
 762         if (status) {
 763                 ice_debug(hw, ICE_DBG_SCHED,
 764                           "Failed to get scheduler allocated resources\n");
 765                 goto err_unroll_alloc;
 766         }
 767         ice_sched_get_psm_clk_freq(hw);
 768
 769         /* Initialize port_info struct with scheduler data */
 770         status = ice_sched_init_port(hw->port_info);
 771         if (status)
 772                 goto err_unroll_sched;
 773
 774         pcaps = (struct ice_aqc_get_phy_caps_data *)
 775                 ice_malloc(hw, sizeof(*pcaps));
 776         if (!pcaps) {
 777                 status = ICE_ERR_NO_MEMORY;
 778                 goto err_unroll_sched;
 779         }
 780
 781         /* Initialize port_info struct with PHY capabilities */
 782         status = ice_aq_get_phy_caps(hw->port_info, false,
 783                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 784         ice_free(hw, pcaps);
 785         if (status)
 786                 goto err_unroll_sched;
 787
 788         /* Initialize port_info struct with link information */
 789         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 790         if (status)
 791                 goto err_unroll_sched;
 792         /* need a valid SW entry point to build a Tx tree */
 793         if (!hw->sw_entry_point_layer) {
 794                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 795                 status = ICE_ERR_CFG;
 796                 goto err_unroll_sched;
 797         }
 798         INIT_LIST_HEAD(&hw->agg_list);
 799         /* Initialize max burst size */
 800         if (!hw->max_burst_size)
 801                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 802         status = ice_init_fltr_mgmt_struct(hw);
 803         if (status)
 804                 goto err_unroll_sched;
 805
 806         /* Get MAC information */
 807         /* A single port can report up to two (LAN and WoL) addresses */
 808         mac_buf = ice_calloc(hw, 2,
 809                              sizeof(struct ice_aqc_manage_mac_read_resp));
 810         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 811
 812         if (!mac_buf) {
 813                 status = ICE_ERR_NO_MEMORY;
 814                 goto err_unroll_fltr_mgmt_struct;
 815         }
 816
 817         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 818         ice_free(hw, mac_buf);
 819
 820         if (status)
 821                 goto err_unroll_fltr_mgmt_struct;
 822         /* enable jumbo frame support at MAC level */
 823         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 824         if (status)
 825                 goto err_unroll_fltr_mgmt_struct;
 826         /* Obtain counter base index which would be used by flow director */
 827         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 828         if (status)
 829                 goto err_unroll_fltr_mgmt_struct;
 830         status = ice_init_hw_tbls(hw);
 831         if (status)
 832                 goto err_unroll_fltr_mgmt_struct;
 833         ice_init_lock(&hw->tnl_lock);
 834         return ICE_SUCCESS;
 835
 836 err_unroll_fltr_mgmt_struct:
 837         ice_cleanup_fltr_mgmt_struct(hw);
 838 err_unroll_sched:
 839         ice_sched_cleanup_all(hw);
 840 err_unroll_alloc:
 841         ice_free(hw, hw->port_info);
 842         hw->port_info = NULL;
 843 err_unroll_cqinit:
 844         ice_destroy_all_ctrlq(hw);
 845         return status;
 846 }
 847
 848 /**
 849  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 850  * @hw: pointer to the hardware structure
 851  *
 852  * This should be called only during nominal operation, not as a result of
 853  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 854  * applicable initializations if it fails for any reason.
 855  */
 856 void ice_deinit_hw(struct ice_hw *hw)
 857 {
 858         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 859         ice_cleanup_fltr_mgmt_struct(hw);
 860
 861         ice_sched_cleanup_all(hw);
 862         ice_sched_clear_agg(hw);
 863         ice_free_seg(hw);
 864         ice_free_hw_tbls(hw);
 865         ice_destroy_lock(&hw->tnl_lock);
 866
 867         if (hw->port_info) {
 868                 ice_free(hw, hw->port_info);
 869                 hw->port_info = NULL;
 870         }
 871
 872         ice_destroy_all_ctrlq(hw);
 873
 874         /* Clear VSI contexts if not already cleared */
 875         ice_clear_all_vsi_ctx(hw);
 876 }
 877
 878 /**
 879  * ice_check_reset - Check to see if a global reset is complete
 880  * @hw: pointer to the hardware structure
 881  */
 882 enum ice_status ice_check_reset(struct ice_hw *hw)
 883 {
 884         u32 cnt, reg = 0, grst_timeout, uld_mask;
 885
 886         /* Poll for Device Active state in case a recent CORER, GLOBR,
 887          * or EMPR has occurred. The grst delay value is in 100ms units.
 888          * Add 1sec for outstanding AQ commands that can take a long time.
 889          */
 890         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 891                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 892
 893         for (cnt = 0; cnt < grst_timeout; cnt++) {
 894                 ice_msec_delay(100, true);
 895                 reg = rd32(hw, GLGEN_RSTAT);
 896                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 897                         break;
 898         }
 899
 900         if (cnt == grst_timeout) {
 901                 ice_debug(hw, ICE_DBG_INIT,
 902                           "Global reset polling failed to complete.\n");
 903                 return ICE_ERR_RESET_FAILED;
 904         }
 905
 906 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 907                                  GLNVM_ULD_PCIER_DONE_1_M |\
 908                                  GLNVM_ULD_CORER_DONE_M |\
 909                                  GLNVM_ULD_GLOBR_DONE_M |\
 910                                  GLNVM_ULD_POR_DONE_M |\
 911                                  GLNVM_ULD_POR_DONE_1_M |\
 912                                  GLNVM_ULD_PCIER_DONE_2_M)
 913
 914         uld_mask = ICE_RESET_DONE_MASK;
 915
 916         /* Device is Active; check Global Reset processes are done */
 917         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 918                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 919                 if (reg == uld_mask) {
 920                         ice_debug(hw, ICE_DBG_INIT,
 921                                   "Global reset processes done. %d\n", cnt);
 922                         break;
 923                 }
 924                 ice_msec_delay(10, true);
 925         }
 926
 927         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 928                 ice_debug(hw, ICE_DBG_INIT,
 929                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 930                           reg);
 931                 return ICE_ERR_RESET_FAILED;
 932         }
 933
 934         return ICE_SUCCESS;
 935 }
 936
 937 /**
 938  * ice_pf_reset - Reset the PF
 939  * @hw: pointer to the hardware structure
 940  *
 941  * If a global reset has been triggered, this function checks
 942  * for its completion and then issues the PF reset
 943  */
 944 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 945 {
 946         u32 cnt, reg;
 947
 948         /* If at function entry a global reset was already in progress, i.e.
 949          * state is not 'device active' or any of the reset done bits are not
 950          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 951          * global reset is done.
 952          */
 953         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 954             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 955                 /* poll on global reset currently in progress until done */
 956                 if (ice_check_reset(hw))
 957                         return ICE_ERR_RESET_FAILED;
 958
 959                 return ICE_SUCCESS;
 960         }
 961
 962         /* Reset the PF */
 963         reg = rd32(hw, PFGEN_CTRL);
 964
 965         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 966
 967         /* Wait for the PFR to complete. The wait time is the global config lock
 968          * timeout plus the PFR timeout which will account for a possible reset
 969          * that is occurring during a download package operation.
 970          */
 971         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 972              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 973                 reg = rd32(hw, PFGEN_CTRL);
 974                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 975                         break;
 976
 977                 ice_msec_delay(1, true);
 978         }
 979
 980         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 981                 ice_debug(hw, ICE_DBG_INIT,
 982                           "PF reset polling failed to complete.\n");
 983                 return ICE_ERR_RESET_FAILED;
 984         }
 985
 986         return ICE_SUCCESS;
 987 }
 988
 989 /**
 990  * ice_reset - Perform different types of reset
 991  * @hw: pointer to the hardware structure
 992  * @req: reset request
 993  *
 994  * This function triggers a reset as specified by the req parameter.
 995  *
 996  * Note:
 997  * If anything other than a PF reset is triggered, PXE mode is restored.
 998  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 999  * interface has been restored in the rebuild flow.
1000  */
1001 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1002 {
1003         u32 val = 0;
1004
1005         switch (req) {
1006         case ICE_RESET_PFR:
1007                 return ice_pf_reset(hw);
1008         case ICE_RESET_CORER:
1009                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1010                 val = GLGEN_RTRIG_CORER_M;
1011                 break;
1012         case ICE_RESET_GLOBR:
1013                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1014                 val = GLGEN_RTRIG_GLOBR_M;
1015                 break;
1016         default:
1017                 return ICE_ERR_PARAM;
1018         }
1019
1020         val |= rd32(hw, GLGEN_RTRIG);
1021         wr32(hw, GLGEN_RTRIG, val);
1022         ice_flush(hw);
1023
1024         /* wait for the FW to be ready */
1025         return ice_check_reset(hw);
1026 }
1027
1028 /**
1029  * ice_copy_rxq_ctx_to_hw
1030  * @hw: pointer to the hardware structure
1031  * @ice_rxq_ctx: pointer to the rxq context
1032  * @rxq_index: the index of the Rx queue
1033  *
1034  * Copies rxq context from dense structure to HW register space
1035  */
1036 static enum ice_status
1037 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1038 {
1039         u8 i;
1040
1041         if (!ice_rxq_ctx)
1042                 return ICE_ERR_BAD_PTR;
1043
1044         if (rxq_index > QRX_CTRL_MAX_INDEX)
1045                 return ICE_ERR_PARAM;
1046
1047         /* Copy each dword separately to HW */
1048         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1049                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1050                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1051
1052                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1053                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1054         }
1055
1056         return ICE_SUCCESS;
1057 }
1058
1059 /* LAN Rx Queue Context */
1060 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1061         /* Field                Width   LSB */
1062         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1063         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1064         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1065         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1066         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1067         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1068         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1069         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1070         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1071         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1072         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1073         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1074         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1075         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1076         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1078         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1079         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1080         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1081         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1082         { 0 }
1083 };
1084
1085 /**
1086  * ice_write_rxq_ctx
1087  * @hw: pointer to the hardware structure
1088  * @rlan_ctx: pointer to the rxq context
1089  * @rxq_index: the index of the Rx queue
1090  *
1091  * Converts rxq context from sparse to dense structure and then writes
1092  * it to HW register space and enables the hardware to prefetch descriptors
1093  * instead of only fetching them on demand
1094  */
1095 enum ice_status
1096 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1097                   u32 rxq_index)
1098 {
1099         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1100
1101         if (!rlan_ctx)
1102                 return ICE_ERR_BAD_PTR;
1103
1104         rlan_ctx->prefena = 1;
1105
1106         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1107         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1108 }
1109
1110 /**
1111  * ice_clear_rxq_ctx
1112  * @hw: pointer to the hardware structure
1113  * @rxq_index: the index of the Rx queue to clear
1114  *
1115  * Clears rxq context in HW register space
1116  */
1117 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1118 {
1119         u8 i;
1120
1121         if (rxq_index > QRX_CTRL_MAX_INDEX)
1122                 return ICE_ERR_PARAM;
1123
1124         /* Clear each dword register separately */
1125         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1126                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1127
1128         return ICE_SUCCESS;
1129 }
1130
1131 /* LAN Tx Queue Context */
1132 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1133                                     /* Field                    Width   LSB */
1134         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1135         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1136         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1137         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1138         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1139         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1140         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1141         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1142         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1143         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1144         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1145         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1146         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1147         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1148         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1149         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1150         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1151         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1152         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1153         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1154         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1155         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1156         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1157         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1158         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1159         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1160         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1161         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1162         { 0 }
1163 };
1164
1165 /**
1166  * ice_copy_tx_cmpltnq_ctx_to_hw
1167  * @hw: pointer to the hardware structure
1168  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1169  * @tx_cmpltnq_index: the index of the completion queue
1170  *
1171  * Copies Tx completion queue context from dense structure to HW register space
1172  */
1173 static enum ice_status
1174 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1175                               u32 tx_cmpltnq_index)
1176 {
1177         u8 i;
1178
1179         if (!ice_tx_cmpltnq_ctx)
1180                 return ICE_ERR_BAD_PTR;
1181
1182         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1183                 return ICE_ERR_PARAM;
1184
1185         /* Copy each dword separately to HW */
1186         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1187                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1188                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1189
1190                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1191                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1192         }
1193
1194         return ICE_SUCCESS;
1195 }
1196
1197 /* LAN Tx Completion Queue Context */
1198 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1199                                        /* Field                 Width   LSB */
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1208         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1209         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1210         { 0 }
1211 };
1212
1213 /**
1214  * ice_write_tx_cmpltnq_ctx
1215  * @hw: pointer to the hardware structure
1216  * @tx_cmpltnq_ctx: pointer to the completion queue context
1217  * @tx_cmpltnq_index: the index of the completion queue
1218  *
1219  * Converts completion queue context from sparse to dense structure and then
1220  * writes it to HW register space
1221  */
1222 enum ice_status
1223 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1224                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1225                          u32 tx_cmpltnq_index)
1226 {
1227         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1228
1229         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1230         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1231 }
1232
1233 /**
1234  * ice_clear_tx_cmpltnq_ctx
1235  * @hw: pointer to the hardware structure
1236  * @tx_cmpltnq_index: the index of the completion queue to clear
1237  *
1238  * Clears Tx completion queue context in HW register space
1239  */
1240 enum ice_status
1241 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1242 {
1243         u8 i;
1244
1245         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1246                 return ICE_ERR_PARAM;
1247
1248         /* Clear each dword register separately */
1249         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1250                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1251
1252         return ICE_SUCCESS;
1253 }
1254
1255 /**
1256  * ice_copy_tx_drbell_q_ctx_to_hw
1257  * @hw: pointer to the hardware structure
1258  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1259  * @tx_drbell_q_index: the index of the doorbell queue
1260  *
1261  * Copies doorbell queue context from dense structure to HW register space
1262  */
1263 static enum ice_status
1264 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1265                                u32 tx_drbell_q_index)
1266 {
1267         u8 i;
1268
1269         if (!ice_tx_drbell_q_ctx)
1270                 return ICE_ERR_BAD_PTR;
1271
1272         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1273                 return ICE_ERR_PARAM;
1274
1275         /* Copy each dword separately to HW */
1276         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1277                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1278                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1279
1280                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1281                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1282         }
1283
1284         return ICE_SUCCESS;
1285 }
1286
1287 /* LAN Tx Doorbell Queue Context info */
1288 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1289                                         /* Field                Width   LSB */
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1299         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1300         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1301         { 0 }
1302 };
1303
1304 /**
1305  * ice_write_tx_drbell_q_ctx
1306  * @hw: pointer to the hardware structure
1307  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1308  * @tx_drbell_q_index: the index of the doorbell queue
1309  *
1310  * Converts doorbell queue context from sparse to dense structure and then
1311  * writes it to HW register space
1312  */
1313 enum ice_status
1314 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1315                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1316                           u32 tx_drbell_q_index)
1317 {
1318         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1319
1320         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1321                     ice_tx_drbell_q_ctx_info);
1322         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1323 }
1324
1325 /**
1326  * ice_clear_tx_drbell_q_ctx
1327  * @hw: pointer to the hardware structure
1328  * @tx_drbell_q_index: the index of the doorbell queue to clear
1329  *
1330  * Clears doorbell queue context in HW register space
1331  */
1332 enum ice_status
1333 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1334 {
1335         u8 i;
1336
1337         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1338                 return ICE_ERR_PARAM;
1339
1340         /* Clear each dword register separately */
1341         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1342                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1343
1344         return ICE_SUCCESS;
1345 }
1346
1347 /* FW Admin Queue command wrappers */
1348
1349 /**
1350  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1351  * @hw: pointer to the HW struct
1352  * @desc: descriptor describing the command
1353  * @buf: buffer to use for indirect commands (NULL for direct commands)
1354  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1355  * @cd: pointer to command details structure
1356  *
1357  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1358  */
1359 enum ice_status
1360 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1361                 u16 buf_size, struct ice_sq_cd *cd)
1362 {
1363         if (hw->aq_send_cmd_fn) {
1364                 enum ice_status status = ICE_ERR_NOT_READY;
1365                 u16 retval = ICE_AQ_RC_OK;
1366
1367                 ice_acquire_lock(&hw->adminq.sq_lock);
1368                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1369                                         buf, buf_size)) {
1370                         retval = LE16_TO_CPU(desc->retval);
1371                         /* strip off FW internal code */
1372                         if (retval)
1373                                 retval &= 0xff;
1374                         if (retval == ICE_AQ_RC_OK)
1375                                 status = ICE_SUCCESS;
1376                         else
1377                                 status = ICE_ERR_AQ_ERROR;
1378                 }
1379
1380                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1381                 ice_release_lock(&hw->adminq.sq_lock);
1382
1383                 return status;
1384         }
1385         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1386 }
1387
1388 /**
1389  * ice_aq_get_fw_ver
1390  * @hw: pointer to the HW struct
1391  * @cd: pointer to command details structure or NULL
1392  *
1393  * Get the firmware version (0x0001) from the admin queue commands
1394  */
1395 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1396 {
1397         struct ice_aqc_get_ver *resp;
1398         struct ice_aq_desc desc;
1399         enum ice_status status;
1400
1401         resp = &desc.params.get_ver;
1402
1403         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1404
1405         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1406
1407         if (!status) {
1408                 hw->fw_branch = resp->fw_branch;
1409                 hw->fw_maj_ver = resp->fw_major;
1410                 hw->fw_min_ver = resp->fw_minor;
1411                 hw->fw_patch = resp->fw_patch;
1412                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1413                 hw->api_branch = resp->api_branch;
1414                 hw->api_maj_ver = resp->api_major;
1415                 hw->api_min_ver = resp->api_minor;
1416                 hw->api_patch = resp->api_patch;
1417         }
1418
1419         return status;
1420 }
1421
1422 /**
1423  * ice_aq_send_driver_ver
1424  * @hw: pointer to the HW struct
1425  * @dv: driver's major, minor version
1426  * @cd: pointer to command details structure or NULL
1427  *
1428  * Send the driver version (0x0002) to the firmware
1429  */
1430 enum ice_status
1431 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1432                        struct ice_sq_cd *cd)
1433 {
1434         struct ice_aqc_driver_ver *cmd;
1435         struct ice_aq_desc desc;
1436         u16 len;
1437
1438         cmd = &desc.params.driver_ver;
1439
1440         if (!dv)
1441                 return ICE_ERR_PARAM;
1442
1443         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1444
1445         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1446         cmd->major_ver = dv->major_ver;
1447         cmd->minor_ver = dv->minor_ver;
1448         cmd->build_ver = dv->build_ver;
1449         cmd->subbuild_ver = dv->subbuild_ver;
1450
1451         len = 0;
1452         while (len < sizeof(dv->driver_string) &&
1453                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1454                 len++;
1455
1456         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1457 }
1458
1459 /**
1460  * ice_aq_q_shutdown
1461  * @hw: pointer to the HW struct
1462  * @unloading: is the driver unloading itself
1463  *
1464  * Tell the Firmware that we're shutting down the AdminQ and whether
1465  * or not the driver is unloading as well (0x0003).
1466  */
1467 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1468 {
1469         struct ice_aqc_q_shutdown *cmd;
1470         struct ice_aq_desc desc;
1471
1472         cmd = &desc.params.q_shutdown;
1473
1474         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1475
1476         if (unloading)
1477                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1478
1479         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1480 }
1481
1482 /**
1483  * ice_aq_req_res
1484  * @hw: pointer to the HW struct
1485  * @res: resource ID
1486  * @access: access type
1487  * @sdp_number: resource number
1488  * @timeout: the maximum time in ms that the driver may hold the resource
1489  * @cd: pointer to command details structure or NULL
1490  *
1491  * Requests common resource using the admin queue commands (0x0008).
1492  * When attempting to acquire the Global Config Lock, the driver can
1493  * learn of three states:
1494  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1495  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1496  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1497  *                          successfully downloaded the package; the driver does
1498  *                          not have to download the package and can continue
1499  *                          loading
1500  *
1501  * Note that if the caller is in an acquire lock, perform action, release lock
1502  * phase of operation, it is possible that the FW may detect a timeout and issue
1503  * a CORER. In this case, the driver will receive a CORER interrupt and will
1504  * have to determine its cause. The calling thread that is handling this flow
1505  * will likely get an error propagated back to it indicating the Download
1506  * Package, Update Package or the Release Resource AQ commands timed out.
1507  */
1508 static enum ice_status
1509 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1510                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1511                struct ice_sq_cd *cd)
1512 {
1513         struct ice_aqc_req_res *cmd_resp;
1514         struct ice_aq_desc desc;
1515         enum ice_status status;
1516
1517         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1518
1519         cmd_resp = &desc.params.res_owner;
1520
1521         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1522
1523         cmd_resp->res_id = CPU_TO_LE16(res);
1524         cmd_resp->access_type = CPU_TO_LE16(access);
1525         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1526         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1527         *timeout = 0;
1528
1529         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1530
1531         /* The completion specifies the maximum time in ms that the driver
1532          * may hold the resource in the Timeout field.
1533          */
1534
1535         /* Global config lock response utilizes an additional status field.
1536          *
1537          * If the Global config lock resource is held by some other driver, the
1538          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1539          * and the timeout field indicates the maximum time the current owner
1540          * of the resource has to free it.
1541          */
1542         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1543                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1544                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1545                         return ICE_SUCCESS;
1546                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1547                            ICE_AQ_RES_GLBL_IN_PROG) {
1548                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1549                         return ICE_ERR_AQ_ERROR;
1550                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1551                            ICE_AQ_RES_GLBL_DONE) {
1552                         return ICE_ERR_AQ_NO_WORK;
1553                 }
1554
1555                 /* invalid FW response, force a timeout immediately */
1556                 *timeout = 0;
1557                 return ICE_ERR_AQ_ERROR;
1558         }
1559
1560         /* If the resource is held by some other driver, the command completes
1561          * with a busy return value and the timeout field indicates the maximum
1562          * time the current owner of the resource has to free it.
1563          */
1564         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1565                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1566
1567         return status;
1568 }
1569
1570 /**
1571  * ice_aq_release_res
1572  * @hw: pointer to the HW struct
1573  * @res: resource ID
1574  * @sdp_number: resource number
1575  * @cd: pointer to command details structure or NULL
1576  *
1577  * release common resource using the admin queue commands (0x0009)
1578  */
1579 static enum ice_status
1580 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1581                    struct ice_sq_cd *cd)
1582 {
1583         struct ice_aqc_req_res *cmd;
1584         struct ice_aq_desc desc;
1585
1586         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1587
1588         cmd = &desc.params.res_owner;
1589
1590         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1591
1592         cmd->res_id = CPU_TO_LE16(res);
1593         cmd->res_number = CPU_TO_LE32(sdp_number);
1594
1595         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1596 }
1597
1598 /**
1599  * ice_acquire_res
1600  * @hw: pointer to the HW structure
1601  * @res: resource ID
1602  * @access: access type (read or write)
1603  * @timeout: timeout in milliseconds
1604  *
1605  * This function will attempt to acquire the ownership of a resource.
1606  */
1607 enum ice_status
1608 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1609                 enum ice_aq_res_access_type access, u32 timeout)
1610 {
1611 #define ICE_RES_POLLING_DELAY_MS        10
1612         u32 delay = ICE_RES_POLLING_DELAY_MS;
1613         u32 time_left = timeout;
1614         enum ice_status status;
1615
1616         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1617
1618         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1619
1620         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1621          * previously acquired the resource and performed any necessary updates;
1622          * in this case the caller does not obtain the resource and has no
1623          * further work to do.
1624          */
1625         if (status == ICE_ERR_AQ_NO_WORK)
1626                 goto ice_acquire_res_exit;
1627
1628         if (status)
1629                 ice_debug(hw, ICE_DBG_RES,
1630                           "resource %d acquire type %d failed.\n", res, access);
1631
1632         /* If necessary, poll until the current lock owner timeouts */
1633         timeout = time_left;
1634         while (status && timeout && time_left) {
1635                 ice_msec_delay(delay, true);
1636                 timeout = (timeout > delay) ? timeout - delay : 0;
1637                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1638
1639                 if (status == ICE_ERR_AQ_NO_WORK)
1640                         /* lock free, but no work to do */
1641                         break;
1642
1643                 if (!status)
1644                         /* lock acquired */
1645                         break;
1646         }
1647         if (status && status != ICE_ERR_AQ_NO_WORK)
1648                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1649
1650 ice_acquire_res_exit:
1651         if (status == ICE_ERR_AQ_NO_WORK) {
1652                 if (access == ICE_RES_WRITE)
1653                         ice_debug(hw, ICE_DBG_RES,
1654                                   "resource indicates no work to do.\n");
1655                 else
1656                         ice_debug(hw, ICE_DBG_RES,
1657                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1658         }
1659         return status;
1660 }
1661
1662 /**
1663  * ice_release_res
1664  * @hw: pointer to the HW structure
1665  * @res: resource ID
1666  *
1667  * This function will release a resource using the proper Admin Command.
1668  */
1669 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1670 {
1671         enum ice_status status;
1672         u32 total_delay = 0;
1673
1674         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1675
1676         status = ice_aq_release_res(hw, res, 0, NULL);
1677
1678         /* there are some rare cases when trying to release the resource
1679          * results in an admin queue timeout, so handle them correctly
1680          */
1681         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1682                (total_delay < hw->adminq.sq_cmd_timeout)) {
1683                 ice_msec_delay(1, true);
1684                 status = ice_aq_release_res(hw, res, 0, NULL);
1685                 total_delay++;
1686         }
1687 }
1688
1689 /**
1690  * ice_aq_alloc_free_res - command to allocate/free resources
1691  * @hw: pointer to the HW struct
1692  * @num_entries: number of resource entries in buffer
1693  * @buf: Indirect buffer to hold data parameters and response
1694  * @buf_size: size of buffer for indirect commands
1695  * @opc: pass in the command opcode
1696  * @cd: pointer to command details structure or NULL
1697  *
1698  * Helper function to allocate/free resources using the admin queue commands
1699  */
1700 enum ice_status
1701 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1702                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1703                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1704 {
1705         struct ice_aqc_alloc_free_res_cmd *cmd;
1706         struct ice_aq_desc desc;
1707
1708         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1709
1710         cmd = &desc.params.sw_res_ctrl;
1711
1712         if (!buf)
1713                 return ICE_ERR_PARAM;
1714
1715         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1716                 return ICE_ERR_PARAM;
1717
1718         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1719
1720         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1721
1722         cmd->num_entries = CPU_TO_LE16(num_entries);
1723
1724         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1725 }
1726
1727 /**
1728  * ice_alloc_hw_res - allocate resource
1729  * @hw: pointer to the HW struct
1730  * @type: type of resource
1731  * @num: number of resources to allocate
1732  * @btm: allocate from bottom
1733  * @res: pointer to array that will receive the resources
1734  */
1735 enum ice_status
1736 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1737 {
1738         struct ice_aqc_alloc_free_res_elem *buf;
1739         enum ice_status status;
1740         u16 buf_len;
1741
1742         buf_len = ice_struct_size(buf, elem, num);
1743         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1744         if (!buf)
1745                 return ICE_ERR_NO_MEMORY;
1746
1747         /* Prepare buffer to allocate resource. */
1748         buf->num_elems = CPU_TO_LE16(num);
1749         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1750                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1751         if (btm)
1752                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1753
1754         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1755                                        ice_aqc_opc_alloc_res, NULL);
1756         if (status)
1757                 goto ice_alloc_res_exit;
1758
1759         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
1760                    ICE_NONDMA_TO_NONDMA);
1761
1762 ice_alloc_res_exit:
1763         ice_free(hw, buf);
1764         return status;
1765 }
1766
1767 /**
1768  * ice_free_hw_res - free allocated HW resource
1769  * @hw: pointer to the HW struct
1770  * @type: type of resource to free
1771  * @num: number of resources
1772  * @res: pointer to array that contains the resources to free
1773  */
1774 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1775 {
1776         struct ice_aqc_alloc_free_res_elem *buf;
1777         enum ice_status status;
1778         u16 buf_len;
1779
1780         buf_len = ice_struct_size(buf, elem, num);
1781         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1782         if (!buf)
1783                 return ICE_ERR_NO_MEMORY;
1784
1785         /* Prepare buffer to free resource. */
1786         buf->num_elems = CPU_TO_LE16(num);
1787         buf->res_type = CPU_TO_LE16(type);
1788         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
1789                    ICE_NONDMA_TO_NONDMA);
1790
1791         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1792                                        ice_aqc_opc_free_res, NULL);
1793         if (status)
1794                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1795
1796         ice_free(hw, buf);
1797         return status;
1798 }
1799
1800 /**
1801  * ice_get_num_per_func - determine number of resources per PF
1802  * @hw: pointer to the HW structure
1803  * @max: value to be evenly split between each PF
1804  *
1805  * Determine the number of valid functions by going through the bitmap returned
1806  * from parsing capabilities and use this to calculate the number of resources
1807  * per PF based on the max value passed in.
1808  */
1809 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1810 {
1811         u8 funcs;
1812
1813 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1814         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1815                              ICE_CAPS_VALID_FUNCS_M);
1816
1817         if (!funcs)
1818                 return 0;
1819
1820         return max / funcs;
1821 }
1822
1823 /**
1824  * ice_parse_common_caps - parse common device/function capabilities
1825  * @hw: pointer to the HW struct
1826  * @caps: pointer to common capabilities structure
1827  * @elem: the capability element to parse
1828  * @prefix: message prefix for tracing capabilities
1829  *
1830  * Given a capability element, extract relevant details into the common
1831  * capability structure.
1832  *
1833  * Returns: true if the capability matches one of the common capability ids,
1834  * false otherwise.
1835  */
1836 static bool
1837 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1838                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1839 {
1840         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1841         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1842         u32 number = LE32_TO_CPU(elem->number);
1843         u16 cap = LE16_TO_CPU(elem->cap);
1844         bool found = true;
1845
1846         switch (cap) {
1847         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1848                 caps->valid_functions = number;
1849                 ice_debug(hw, ICE_DBG_INIT,
1850                           "%s: valid_functions (bitmap) = %d\n", prefix,
1851                           caps->valid_functions);
1852                 break;
1853         case ICE_AQC_CAPS_DCB:
1854                 caps->dcb = (number == 1);
1855                 caps->active_tc_bitmap = logical_id;
1856                 caps->maxtc = phys_id;
1857                 ice_debug(hw, ICE_DBG_INIT,
1858                           "%s: dcb = %d\n", prefix, caps->dcb);
1859                 ice_debug(hw, ICE_DBG_INIT,
1860                           "%s: active_tc_bitmap = %d\n", prefix,
1861                           caps->active_tc_bitmap);
1862                 ice_debug(hw, ICE_DBG_INIT,
1863                           "%s: maxtc = %d\n", prefix, caps->maxtc);
1864                 break;
1865         case ICE_AQC_CAPS_RSS:
1866                 caps->rss_table_size = number;
1867                 caps->rss_table_entry_width = logical_id;
1868                 ice_debug(hw, ICE_DBG_INIT,
1869                           "%s: rss_table_size = %d\n", prefix,
1870                           caps->rss_table_size);
1871                 ice_debug(hw, ICE_DBG_INIT,
1872                           "%s: rss_table_entry_width = %d\n", prefix,
1873                           caps->rss_table_entry_width);
1874                 break;
1875         case ICE_AQC_CAPS_RXQS:
1876                 caps->num_rxq = number;
1877                 caps->rxq_first_id = phys_id;
1878                 ice_debug(hw, ICE_DBG_INIT,
1879                           "%s: num_rxq = %d\n", prefix,
1880                           caps->num_rxq);
1881                 ice_debug(hw, ICE_DBG_INIT,
1882                           "%s: rxq_first_id = %d\n", prefix,
1883                           caps->rxq_first_id);
1884                 break;
1885         case ICE_AQC_CAPS_TXQS:
1886                 caps->num_txq = number;
1887                 caps->txq_first_id = phys_id;
1888                 ice_debug(hw, ICE_DBG_INIT,
1889                           "%s: num_txq = %d\n", prefix,
1890                           caps->num_txq);
1891                 ice_debug(hw, ICE_DBG_INIT,
1892                           "%s: txq_first_id = %d\n", prefix,
1893                           caps->txq_first_id);
1894                 break;
1895         case ICE_AQC_CAPS_MSIX:
1896                 caps->num_msix_vectors = number;
1897                 caps->msix_vector_first_id = phys_id;
1898                 ice_debug(hw, ICE_DBG_INIT,
1899                           "%s: num_msix_vectors = %d\n", prefix,
1900                           caps->num_msix_vectors);
1901                 ice_debug(hw, ICE_DBG_INIT,
1902                           "%s: msix_vector_first_id = %d\n", prefix,
1903                           caps->msix_vector_first_id);
1904                 break;
1905         case ICE_AQC_CAPS_MAX_MTU:
1906                 caps->max_mtu = number;
1907                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1908                           prefix, caps->max_mtu);
1909                 break;
1910         default:
1911                 /* Not one of the recognized common capabilities */
1912                 found = false;
1913         }
1914
1915         return found;
1916 }
1917
1918 /**
1919  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
1920  * @hw: pointer to the HW structure
1921  * @caps: pointer to capabilities structure to fix
1922  *
1923  * Re-calculate the capabilities that are dependent on the number of physical
1924  * ports; i.e. some features are not supported or function differently on
1925  * devices with more than 4 ports.
1926  */
1927 static void
1928 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
1929 {
1930         /* This assumes device capabilities are always scanned before function
1931          * capabilities during the initialization flow.
1932          */
1933         if (hw->dev_caps.num_funcs > 4) {
1934                 /* Max 4 TCs per port */
1935                 caps->maxtc = 4;
1936                 ice_debug(hw, ICE_DBG_INIT,
1937                           "reducing maxtc to %d (based on #ports)\n",
1938                           caps->maxtc);
1939         }
1940 }
1941
1942 /**
1943  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
1944  * @hw: pointer to the HW struct
1945  * @func_p: pointer to function capabilities structure
1946  * @cap: pointer to the capability element to parse
1947  *
1948  * Extract function capabilities for ICE_AQC_CAPS_VSI.
1949  */
1950 static void
1951 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1952                         struct ice_aqc_list_caps_elem *cap)
1953 {
1954         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
1955         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
1956                   LE32_TO_CPU(cap->number));
1957         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
1958                   func_p->guar_num_vsi);
1959 }
1960
1961 /**
1962  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
1963  * @hw: pointer to the HW struct
1964  * @func_p: pointer to function capabilities structure
1965  * @cap: pointer to the capability element to parse
1966  *
1967  * Extract function capabilities for ICE_AQC_CAPS_FD.
1968  */
1969 static void
1970 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1971                          struct ice_aqc_list_caps_elem *cap)
1972 {
1973         u32 reg_val, val;
1974
1975         if (hw->dcf_enabled)
1976                 return;
1977         reg_val = rd32(hw, GLQF_FD_SIZE);
1978         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1979                 GLQF_FD_SIZE_FD_GSIZE_S;
1980         func_p->fd_fltr_guar =
1981                 ice_get_num_per_func(hw, val);
1982         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1983                 GLQF_FD_SIZE_FD_BSIZE_S;
1984         func_p->fd_fltr_best_effort = val;
1985
1986         ice_debug(hw, ICE_DBG_INIT,
1987                   "func caps: fd_fltr_guar = %d\n",
1988                   func_p->fd_fltr_guar);
1989         ice_debug(hw, ICE_DBG_INIT,
1990                   "func caps: fd_fltr_best_effort = %d\n",
1991                   func_p->fd_fltr_best_effort);
1992 }
1993
1994 /**
1995  * ice_parse_func_caps - Parse function capabilities
1996  * @hw: pointer to the HW struct
1997  * @func_p: pointer to function capabilities structure
1998  * @buf: buffer containing the function capability records
1999  * @cap_count: the number of capabilities
2000  *
2001  * Helper function to parse function (0x000A) capabilities list. For
2002  * capabilities shared between device and function, this relies on
2003  * ice_parse_common_caps.
2004  *
2005  * Loop through the list of provided capabilities and extract the relevant
2006  * data into the function capabilities structured.
2007  */
2008 static void
2009 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2010                     void *buf, u32 cap_count)
2011 {
2012         struct ice_aqc_list_caps_elem *cap_resp;
2013         u32 i;
2014
2015         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2016
2017         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2018
2019         for (i = 0; i < cap_count; i++) {
2020                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2021                 bool found;
2022
2023                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2024                                               &cap_resp[i], "func caps");
2025
2026                 switch (cap) {
2027                 case ICE_AQC_CAPS_VSI:
2028                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2029                         break;
2030                 case ICE_AQC_CAPS_FD:
2031                         ice_parse_fdir_func_caps(hw, func_p, &cap_resp[i]);
2032                         break;
2033                 default:
2034                         /* Don't list common capabilities as unknown */
2035                         if (!found)
2036                                 ice_debug(hw, ICE_DBG_INIT,
2037                                           "func caps: unknown capability[%d]: 0x%x\n",
2038                                           i, cap);
2039                         break;
2040                 }
2041         }
2042
2043         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2044 }
2045
2046 /**
2047  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2048  * @hw: pointer to the HW struct
2049  * @dev_p: pointer to device capabilities structure
2050  * @cap: capability element to parse
2051  *
2052  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2053  */
2054 static void
2055 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2056                               struct ice_aqc_list_caps_elem *cap)
2057 {
2058         u32 number = LE32_TO_CPU(cap->number);
2059
2060         dev_p->num_funcs = ice_hweight32(number);
2061         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2062                   dev_p->num_funcs);
2063 }
2064
2065 /**
2066  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2067  * @hw: pointer to the HW struct
2068  * @dev_p: pointer to device capabilities structure
2069  * @cap: capability element to parse
2070  *
2071  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2072  */
2073 static void
2074 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2075                        struct ice_aqc_list_caps_elem *cap)
2076 {
2077         u32 number = LE32_TO_CPU(cap->number);
2078
2079         dev_p->num_vsi_allocd_to_host = number;
2080         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2081                   dev_p->num_vsi_allocd_to_host);
2082 }
2083
2084 /**
2085  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2086  * @hw: pointer to the HW struct
2087  * @dev_p: pointer to device capabilities structure
2088  * @cap: capability element to parse
2089  *
2090  * Parse ICE_AQC_CAPS_FD for device capabilities.
2091  */
2092 static void
2093 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2094                         struct ice_aqc_list_caps_elem *cap)
2095 {
2096         u32 number = LE32_TO_CPU(cap->number);
2097
2098         dev_p->num_flow_director_fltr = number;
2099         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2100                   dev_p->num_flow_director_fltr);
2101 }
2102
2103 /**
2104  * ice_parse_dev_caps - Parse device capabilities
2105  * @hw: pointer to the HW struct
2106  * @dev_p: pointer to device capabilities structure
2107  * @buf: buffer containing the device capability records
2108  * @cap_count: the number of capabilities
2109  *
2110  * Helper device to parse device (0x000B) capabilities list. For
2111  * capabilities shared between device and device, this relies on
2112  * ice_parse_common_caps.
2113  *
2114  * Loop through the list of provided capabilities and extract the relevant
2115  * data into the device capabilities structured.
2116  */
2117 static void
2118 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2119                    void *buf, u32 cap_count)
2120 {
2121         struct ice_aqc_list_caps_elem *cap_resp;
2122         u32 i;
2123
2124         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2125
2126         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2127
2128         for (i = 0; i < cap_count; i++) {
2129                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2130                 bool found;
2131
2132                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2133                                               &cap_resp[i], "dev caps");
2134
2135                 switch (cap) {
2136                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2137                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2138                         break;
2139                 case ICE_AQC_CAPS_VSI:
2140                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2141                         break;
2142                 case  ICE_AQC_CAPS_FD:
2143                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2144                         break;
2145                 default:
2146                         /* Don't list common capabilities as unknown */
2147                         if (!found)
2148                                 ice_debug(hw, ICE_DBG_INIT,
2149                                           "dev caps: unknown capability[%d]: 0x%x\n",
2150                                           i, cap);
2151                         break;
2152                 }
2153         }
2154
2155         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2156 }
2157
2158 /**
2159  * ice_aq_list_caps - query function/device capabilities
2160  * @hw: pointer to the HW struct
2161  * @buf: a buffer to hold the capabilities
2162  * @buf_size: size of the buffer
2163  * @cap_count: if not NULL, set to the number of capabilities reported
2164  * @opc: capabilities type to discover, device or function
2165  * @cd: pointer to command details structure or NULL
2166  *
2167  * Get the function (0x000A) or device (0x000B) capabilities description from
2168  * firmware and store it in the buffer.
2169  *
2170  * If the cap_count pointer is not NULL, then it is set to the number of
2171  * capabilities firmware will report. Note that if the buffer size is too
2172  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2173  * cap_count will still be updated in this case. It is recommended that the
2174  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2175  * firmware could return) to avoid this.
2176  */
2177 static enum ice_status
2178 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2179                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2180 {
2181         struct ice_aqc_list_caps *cmd;
2182         struct ice_aq_desc desc;
2183         enum ice_status status;
2184
2185         cmd = &desc.params.get_cap;
2186
2187         if (opc != ice_aqc_opc_list_func_caps &&
2188             opc != ice_aqc_opc_list_dev_caps)
2189                 return ICE_ERR_PARAM;
2190
2191         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2192         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2193
2194         if (cap_count)
2195                 *cap_count = LE32_TO_CPU(cmd->count);
2196
2197         return status;
2198 }
2199
2200 /**
2201  * ice_discover_dev_caps - Read and extract device capabilities
2202  * @hw: pointer to the hardware structure
2203  * @dev_caps: pointer to device capabilities structure
2204  *
2205  * Read the device capabilities and extract them into the dev_caps structure
2206  * for later use.
2207  */
2208 static enum ice_status
2209 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2210 {
2211         enum ice_status status;
2212         u32 cap_count = 0;
2213         void *cbuf;
2214
2215         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2216         if (!cbuf)
2217                 return ICE_ERR_NO_MEMORY;
2218
2219         /* Although the driver doesn't know the number of capabilities the
2220          * device will return, we can simply send a 4KB buffer, the maximum
2221          * possible size that firmware can return.
2222          */
2223         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2224
2225         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2226                                   ice_aqc_opc_list_dev_caps, NULL);
2227         if (!status)
2228                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2229         ice_free(hw, cbuf);
2230
2231         return status;
2232 }
2233
2234 /**
2235  * ice_discover_func_caps - Read and extract function capabilities
2236  * @hw: pointer to the hardware structure
2237  * @func_caps: pointer to function capabilities structure
2238  *
2239  * Read the function capabilities and extract them into the func_caps structure
2240  * for later use.
2241  */
2242 static enum ice_status
2243 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2244 {
2245         enum ice_status status;
2246         u32 cap_count = 0;
2247         void *cbuf;
2248
2249         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2250         if (!cbuf)
2251                 return ICE_ERR_NO_MEMORY;
2252
2253         /* Although the driver doesn't know the number of capabilities the
2254          * device will return, we can simply send a 4KB buffer, the maximum
2255          * possible size that firmware can return.
2256          */
2257         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2258
2259         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2260                                   ice_aqc_opc_list_func_caps, NULL);
2261         if (!status)
2262                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2263         ice_free(hw, cbuf);
2264
2265         return status;
2266 }
2267
2268 /**
2269  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2270  * @hw: pointer to the hardware structure
2271  */
2272 void ice_set_safe_mode_caps(struct ice_hw *hw)
2273 {
2274         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2275         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2276         u32 valid_func, rxq_first_id, txq_first_id;
2277         u32 msix_vector_first_id, max_mtu;
2278         u32 num_funcs;
2279
2280         /* cache some func_caps values that should be restored after memset */
2281         valid_func = func_caps->common_cap.valid_functions;
2282         txq_first_id = func_caps->common_cap.txq_first_id;
2283         rxq_first_id = func_caps->common_cap.rxq_first_id;
2284         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2285         max_mtu = func_caps->common_cap.max_mtu;
2286
2287         /* unset func capabilities */
2288         memset(func_caps, 0, sizeof(*func_caps));
2289
2290         /* restore cached values */
2291         func_caps->common_cap.valid_functions = valid_func;
2292         func_caps->common_cap.txq_first_id = txq_first_id;
2293         func_caps->common_cap.rxq_first_id = rxq_first_id;
2294         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2295         func_caps->common_cap.max_mtu = max_mtu;
2296
2297         /* one Tx and one Rx queue in safe mode */
2298         func_caps->common_cap.num_rxq = 1;
2299         func_caps->common_cap.num_txq = 1;
2300
2301         /* two MSIX vectors, one for traffic and one for misc causes */
2302         func_caps->common_cap.num_msix_vectors = 2;
2303         func_caps->guar_num_vsi = 1;
2304
2305         /* cache some dev_caps values that should be restored after memset */
2306         valid_func = dev_caps->common_cap.valid_functions;
2307         txq_first_id = dev_caps->common_cap.txq_first_id;
2308         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2309         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2310         max_mtu = dev_caps->common_cap.max_mtu;
2311         num_funcs = dev_caps->num_funcs;
2312
2313         /* unset dev capabilities */
2314         memset(dev_caps, 0, sizeof(*dev_caps));
2315
2316         /* restore cached values */
2317         dev_caps->common_cap.valid_functions = valid_func;
2318         dev_caps->common_cap.txq_first_id = txq_first_id;
2319         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2320         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2321         dev_caps->common_cap.max_mtu = max_mtu;
2322         dev_caps->num_funcs = num_funcs;
2323
2324         /* one Tx and one Rx queue per function in safe mode */
2325         dev_caps->common_cap.num_rxq = num_funcs;
2326         dev_caps->common_cap.num_txq = num_funcs;
2327
2328         /* two MSIX vectors per function */
2329         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2330 }
2331
2332 /**
2333  * ice_get_caps - get info about the HW
2334  * @hw: pointer to the hardware structure
2335  */
2336 enum ice_status ice_get_caps(struct ice_hw *hw)
2337 {
2338         enum ice_status status;
2339
2340         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2341         if (status)
2342                 return status;
2343
2344         return ice_discover_func_caps(hw, &hw->func_caps);
2345 }
2346
2347 /**
2348  * ice_aq_manage_mac_write - manage MAC address write command
2349  * @hw: pointer to the HW struct
2350  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2351  * @flags: flags to control write behavior
2352  * @cd: pointer to command details structure or NULL
2353  *
2354  * This function is used to write MAC address to the NVM (0x0108).
2355  */
2356 enum ice_status
2357 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2358                         struct ice_sq_cd *cd)
2359 {
2360         struct ice_aqc_manage_mac_write *cmd;
2361         struct ice_aq_desc desc;
2362
2363         cmd = &desc.params.mac_write;
2364         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2365
2366         cmd->flags = flags;
2367         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2368
2369         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2370 }
2371
2372 /**
2373  * ice_aq_clear_pxe_mode
2374  * @hw: pointer to the HW struct
2375  *
2376  * Tell the firmware that the driver is taking over from PXE (0x0110).
2377  */
2378 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2379 {
2380         struct ice_aq_desc desc;
2381
2382         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2383         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2384
2385         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2386 }
2387
2388 /**
2389  * ice_clear_pxe_mode - clear pxe operations mode
2390  * @hw: pointer to the HW struct
2391  *
2392  * Make sure all PXE mode settings are cleared, including things
2393  * like descriptor fetch/write-back mode.
2394  */
2395 void ice_clear_pxe_mode(struct ice_hw *hw)
2396 {
2397         if (ice_check_sq_alive(hw, &hw->adminq))
2398                 ice_aq_clear_pxe_mode(hw);
2399 }
2400
2401 /**
2402  * ice_get_link_speed_based_on_phy_type - returns link speed
2403  * @phy_type_low: lower part of phy_type
2404  * @phy_type_high: higher part of phy_type
2405  *
2406  * This helper function will convert an entry in PHY type structure
2407  * [phy_type_low, phy_type_high] to its corresponding link speed.
2408  * Note: In the structure of [phy_type_low, phy_type_high], there should
2409  * be one bit set, as this function will convert one PHY type to its
2410  * speed.
2411  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2412  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2413  */
2414 static u16
2415 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2416 {
2417         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2418         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2419
2420         switch (phy_type_low) {
2421         case ICE_PHY_TYPE_LOW_100BASE_TX:
2422         case ICE_PHY_TYPE_LOW_100M_SGMII:
2423                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2424                 break;
2425         case ICE_PHY_TYPE_LOW_1000BASE_T:
2426         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2427         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2428         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2429         case ICE_PHY_TYPE_LOW_1G_SGMII:
2430                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2431                 break;
2432         case ICE_PHY_TYPE_LOW_2500BASE_T:
2433         case ICE_PHY_TYPE_LOW_2500BASE_X:
2434         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2435                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2436                 break;
2437         case ICE_PHY_TYPE_LOW_5GBASE_T:
2438         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2439                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2440                 break;
2441         case ICE_PHY_TYPE_LOW_10GBASE_T:
2442         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2443         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2444         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2445         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2446         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2447         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2448                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2449                 break;
2450         case ICE_PHY_TYPE_LOW_25GBASE_T:
2451         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2452         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2453         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2454         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2455         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2456         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2457         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2458         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2459         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2460         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2461                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2462                 break;
2463         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2464         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2465         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2466         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2467         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2468         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2469                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2470                 break;
2471         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2472         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2473         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2474         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2475         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2476         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2477         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2478         case ICE_PHY_TYPE_LOW_50G_AUI2:
2479         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2480         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2481         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2482         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2483         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2484         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2485         case ICE_PHY_TYPE_LOW_50G_AUI1:
2486                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2487                 break;
2488         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2489         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2490         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2491         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2492         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2493         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2494         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2495         case ICE_PHY_TYPE_LOW_100G_AUI4:
2496         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2497         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2498         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2499         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2500         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2501                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2502                 break;
2503         default:
2504                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2505                 break;
2506         }
2507
2508         switch (phy_type_high) {
2509         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2510         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2511         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2512         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2513         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2514                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2515                 break;
2516         default:
2517                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2518                 break;
2519         }
2520
2521         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2522             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2523                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2524         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2525                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2526                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2527         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2528                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2529                 return speed_phy_type_low;
2530         else
2531                 return speed_phy_type_high;
2532 }
2533
2534 /**
2535  * ice_update_phy_type
2536  * @phy_type_low: pointer to the lower part of phy_type
2537  * @phy_type_high: pointer to the higher part of phy_type
2538  * @link_speeds_bitmap: targeted link speeds bitmap
2539  *
2540  * Note: For the link_speeds_bitmap structure, you can check it at
2541  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2542  * link_speeds_bitmap include multiple speeds.
2543  *
2544  * Each entry in this [phy_type_low, phy_type_high] structure will
2545  * present a certain link speed. This helper function will turn on bits
2546  * in [phy_type_low, phy_type_high] structure based on the value of
2547  * link_speeds_bitmap input parameter.
2548  */
2549 void
2550 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2551                     u16 link_speeds_bitmap)
2552 {
2553         u64 pt_high;
2554         u64 pt_low;
2555         int index;
2556         u16 speed;
2557
2558         /* We first check with low part of phy_type */
2559         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2560                 pt_low = BIT_ULL(index);
2561                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2562
2563                 if (link_speeds_bitmap & speed)
2564                         *phy_type_low |= BIT_ULL(index);
2565         }
2566
2567         /* We then check with high part of phy_type */
2568         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2569                 pt_high = BIT_ULL(index);
2570                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2571
2572                 if (link_speeds_bitmap & speed)
2573                         *phy_type_high |= BIT_ULL(index);
2574         }
2575 }
2576
2577 /**
2578  * ice_aq_set_phy_cfg
2579  * @hw: pointer to the HW struct
2580  * @pi: port info structure of the interested logical port
2581  * @cfg: structure with PHY configuration data to be set
2582  * @cd: pointer to command details structure or NULL
2583  *
2584  * Set the various PHY configuration parameters supported on the Port.
2585  * One or more of the Set PHY config parameters may be ignored in an MFP
2586  * mode as the PF may not have the privilege to set some of the PHY Config
2587  * parameters. This status will be indicated by the command response (0x0601).
2588  */
2589 enum ice_status
2590 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2591                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2592 {
2593         struct ice_aq_desc desc;
2594         enum ice_status status;
2595
2596         if (!cfg)
2597                 return ICE_ERR_PARAM;
2598
2599         /* Ensure that only valid bits of cfg->caps can be turned on. */
2600         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2601                 ice_debug(hw, ICE_DBG_PHY,
2602                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2603                           cfg->caps);
2604
2605                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2606         }
2607
2608         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2609         desc.params.set_phy.lport_num = pi->lport;
2610         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2611
2612         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2613         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2614                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2615         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2616                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2617         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2618         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2619                   cfg->low_power_ctrl_an);
2620         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2621         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2622         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2623                   cfg->link_fec_opt);
2624
2625         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2626
2627         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2628                 status = ICE_SUCCESS;
2629
2630         if (!status)
2631                 pi->phy.curr_user_phy_cfg = *cfg;
2632
2633         return status;
2634 }
2635
2636 /**
2637  * ice_update_link_info - update status of the HW network link
2638  * @pi: port info structure of the interested logical port
2639  */
2640 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2641 {
2642         struct ice_link_status *li;
2643         enum ice_status status;
2644
2645         if (!pi)
2646                 return ICE_ERR_PARAM;
2647
2648         li = &pi->phy.link_info;
2649
2650         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2651         if (status)
2652                 return status;
2653
2654         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2655                 struct ice_aqc_get_phy_caps_data *pcaps;
2656                 struct ice_hw *hw;
2657
2658                 hw = pi->hw;
2659                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2660                         ice_malloc(hw, sizeof(*pcaps));
2661                 if (!pcaps)
2662                         return ICE_ERR_NO_MEMORY;
2663
2664                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2665                                              pcaps, NULL);
2666
2667                 ice_free(hw, pcaps);
2668         }
2669
2670         return status;
2671 }
2672
2673 /**
2674  * ice_cache_phy_user_req
2675  * @pi: port information structure
2676  * @cache_data: PHY logging data
2677  * @cache_mode: PHY logging mode
2678  *
2679  * Log the user request on (FC, FEC, SPEED) for later user.
2680  */
2681 static void
2682 ice_cache_phy_user_req(struct ice_port_info *pi,
2683                        struct ice_phy_cache_mode_data cache_data,
2684                        enum ice_phy_cache_mode cache_mode)
2685 {
2686         if (!pi)
2687                 return;
2688
2689         switch (cache_mode) {
2690         case ICE_FC_MODE:
2691                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2692                 break;
2693         case ICE_SPEED_MODE:
2694                 pi->phy.curr_user_speed_req =
2695                         cache_data.data.curr_user_speed_req;
2696                 break;
2697         case ICE_FEC_MODE:
2698                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2699                 break;
2700         default:
2701                 break;
2702         }
2703 }
2704
2705 /**
2706  * ice_caps_to_fc_mode
2707  * @caps: PHY capabilities
2708  *
2709  * Convert PHY FC capabilities to ice FC mode
2710  */
2711 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2712 {
2713         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2714             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2715                 return ICE_FC_FULL;
2716
2717         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2718                 return ICE_FC_TX_PAUSE;
2719
2720         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2721                 return ICE_FC_RX_PAUSE;
2722
2723         return ICE_FC_NONE;
2724 }
2725
2726 /**
2727  * ice_caps_to_fec_mode
2728  * @caps: PHY capabilities
2729  * @fec_options: Link FEC options
2730  *
2731  * Convert PHY FEC capabilities to ice FEC mode
2732  */
2733 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2734 {
2735         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2736                 return ICE_FEC_AUTO;
2737
2738         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2739                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2740                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2741                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2742                 return ICE_FEC_BASER;
2743
2744         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2745                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2746                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2747                 return ICE_FEC_RS;
2748
2749         return ICE_FEC_NONE;
2750 }
2751
2752 /**
2753  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
2754  * @pi: port information structure
2755  * @cfg: PHY configuration data to set FC mode
2756  * @req_mode: FC mode to configure
2757  */
2758 static enum ice_status
2759 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2760                enum ice_fc_mode req_mode)
2761 {
2762         struct ice_phy_cache_mode_data cache_data;
2763         u8 pause_mask = 0x0;
2764
2765         if (!pi || !cfg)
2766                 return ICE_ERR_BAD_PTR;
2767
2768         switch (req_mode) {
2769         case ICE_FC_AUTO:
2770         {
2771                 struct ice_aqc_get_phy_caps_data *pcaps;
2772                 enum ice_status status;
2773
2774                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2775                         ice_malloc(pi->hw, sizeof(*pcaps));
2776                 if (!pcaps)
2777                         return ICE_ERR_NO_MEMORY;
2778
2779                 /* Query the value of FC that both the NIC and attached media
2780                  * can do.
2781                  */
2782                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2783                                              pcaps, NULL);
2784                 if (status) {
2785                         ice_free(pi->hw, pcaps);
2786                         return status;
2787                 }
2788
2789                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2790                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2791
2792                 ice_free(pi->hw, pcaps);
2793                 break;
2794         }
2795         case ICE_FC_FULL:
2796                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2797                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2798                 break;
2799         case ICE_FC_RX_PAUSE:
2800                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2801                 break;
2802         case ICE_FC_TX_PAUSE:
2803                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2804                 break;
2805         default:
2806                 break;
2807         }
2808
2809         /* clear the old pause settings */
2810         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2811                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2812
2813         /* set the new capabilities */
2814         cfg->caps |= pause_mask;
2815
2816         /* Cache user FC request */
2817         cache_data.data.curr_user_fc_req = req_mode;
2818         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2819
2820         return ICE_SUCCESS;
2821 }
2822
2823 /**
2824  * ice_set_fc
2825  * @pi: port information structure
2826  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2827  * @ena_auto_link_update: enable automatic link update
2828  *
2829  * Set the requested flow control mode.
2830  */
2831 enum ice_status
2832 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2833 {
2834         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2835         struct ice_aqc_get_phy_caps_data *pcaps;
2836         enum ice_status status;
2837         struct ice_hw *hw;
2838
2839         if (!pi || !aq_failures)
2840                 return ICE_ERR_BAD_PTR;
2841
2842         *aq_failures = 0;
2843         hw = pi->hw;
2844
2845         pcaps = (struct ice_aqc_get_phy_caps_data *)
2846                 ice_malloc(hw, sizeof(*pcaps));
2847         if (!pcaps)
2848                 return ICE_ERR_NO_MEMORY;
2849
2850         /* Get the current PHY config */
2851         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2852                                      NULL);
2853         if (status) {
2854                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2855                 goto out;
2856         }
2857
2858         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2859
2860         /* Configure the set PHY data */
2861         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2862         if (status) {
2863                 if (status != ICE_ERR_BAD_PTR)
2864                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2865
2866                 goto out;
2867         }
2868
2869         /* If the capabilities have changed, then set the new config */
2870         if (cfg.caps != pcaps->caps) {
2871                 int retry_count, retry_max = 10;
2872
2873                 /* Auto restart link so settings take effect */
2874                 if (ena_auto_link_update)
2875                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2876
2877                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2878                 if (status) {
2879                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2880                         goto out;
2881                 }
2882
2883                 /* Update the link info
2884                  * It sometimes takes a really long time for link to
2885                  * come back from the atomic reset. Thus, we wait a
2886                  * little bit.
2887                  */
2888                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2889                         status = ice_update_link_info(pi);
2890
2891                         if (status == ICE_SUCCESS)
2892                                 break;
2893
2894                         ice_msec_delay(100, true);
2895                 }
2896
2897                 if (status)
2898                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2899         }
2900
2901 out:
2902         ice_free(hw, pcaps);
2903         return status;
2904 }
2905
2906 /**
2907  * ice_phy_caps_equals_cfg
2908  * @phy_caps: PHY capabilities
2909  * @phy_cfg: PHY configuration
2910  *
2911  * Helper function to determine if PHY capabilities matches PHY
2912  * configuration
2913  */
2914 bool
2915 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2916                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2917 {
2918         u8 caps_mask, cfg_mask;
2919
2920         if (!phy_caps || !phy_cfg)
2921                 return false;
2922
2923         /* These bits are not common between capabilities and configuration.
2924          * Do not use them to determine equality.
2925          */
2926         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2927                                               ICE_AQC_PHY_EN_MOD_QUAL);
2928         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2929
2930         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2931             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2932             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2933             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2934             phy_caps->eee_cap != phy_cfg->eee_cap ||
2935             phy_caps->eeer_value != phy_cfg->eeer_value ||
2936             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2937                 return false;
2938
2939         return true;
2940 }
2941
2942 /**
2943  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2944  * @pi: port information structure
2945  * @caps: PHY ability structure to copy date from
2946  * @cfg: PHY configuration structure to copy data to
2947  *
2948  * Helper function to copy AQC PHY get ability data to PHY set configuration
2949  * data structure
2950  */
2951 void
2952 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2953                          struct ice_aqc_get_phy_caps_data *caps,
2954                          struct ice_aqc_set_phy_cfg_data *cfg)
2955 {
2956         if (!pi || !caps || !cfg)
2957                 return;
2958
2959         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2960         cfg->phy_type_low = caps->phy_type_low;
2961         cfg->phy_type_high = caps->phy_type_high;
2962         cfg->caps = caps->caps;
2963         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2964         cfg->eee_cap = caps->eee_cap;
2965         cfg->eeer_value = caps->eeer_value;
2966         cfg->link_fec_opt = caps->link_fec_options;
2967         cfg->module_compliance_enforcement =
2968                 caps->module_compliance_enforcement;
2969
2970         if (ice_fw_supports_link_override(pi->hw)) {
2971                 struct ice_link_default_override_tlv tlv;
2972
2973                 if (ice_get_link_default_override(&tlv, pi))
2974                         return;
2975
2976                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2977                         cfg->module_compliance_enforcement |=
2978                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2979         }
2980 }
2981
2982 /**
2983  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2984  * @pi: port information structure
2985  * @cfg: PHY configuration data to set FEC mode
2986  * @fec: FEC mode to configure
2987  */
2988 enum ice_status
2989 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2990                 enum ice_fec_mode fec)
2991 {
2992         struct ice_aqc_get_phy_caps_data *pcaps;
2993         enum ice_status status = ICE_SUCCESS;
2994         struct ice_hw *hw;
2995
2996         if (!pi || !cfg)
2997                 return ICE_ERR_BAD_PTR;
2998
2999         hw = pi->hw;
3000
3001         pcaps = (struct ice_aqc_get_phy_caps_data *)
3002                 ice_malloc(hw, sizeof(*pcaps));
3003         if (!pcaps)
3004                 return ICE_ERR_NO_MEMORY;
3005
3006         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
3007                                      NULL);
3008         if (status)
3009                 goto out;
3010
3011         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3012         cfg->link_fec_opt = pcaps->link_fec_options;
3013
3014         switch (fec) {
3015         case ICE_FEC_BASER:
3016                 /* Clear RS bits, and AND BASE-R ability
3017                  * bits and OR request bits.
3018                  */
3019                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3020                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3021                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3022                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3023                 break;
3024         case ICE_FEC_RS:
3025                 /* Clear BASE-R bits, and AND RS ability
3026                  * bits and OR request bits.
3027                  */
3028                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3029                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3030                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3031                 break;
3032         case ICE_FEC_NONE:
3033                 /* Clear all FEC option bits. */
3034                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3035                 break;
3036         case ICE_FEC_AUTO:
3037                 /* AND auto FEC bit, and all caps bits. */
3038                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3039                 cfg->link_fec_opt |= pcaps->link_fec_options;
3040                 break;
3041         default:
3042                 status = ICE_ERR_PARAM;
3043                 break;
3044         }
3045
3046         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3047                 struct ice_link_default_override_tlv tlv;
3048
3049                 if (ice_get_link_default_override(&tlv, pi))
3050                         goto out;
3051
3052                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3053                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3054                         cfg->link_fec_opt = tlv.fec_options;
3055         }
3056
3057 out:
3058         ice_free(hw, pcaps);
3059
3060         return status;
3061 }
3062
3063 /**
3064  * ice_get_link_status - get status of the HW network link
3065  * @pi: port information structure
3066  * @link_up: pointer to bool (true/false = linkup/linkdown)
3067  *
3068  * Variable link_up is true if link is up, false if link is down.
3069  * The variable link_up is invalid if status is non zero. As a
3070  * result of this call, link status reporting becomes enabled
3071  */
3072 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3073 {
3074         struct ice_phy_info *phy_info;
3075         enum ice_status status = ICE_SUCCESS;
3076
3077         if (!pi || !link_up)
3078                 return ICE_ERR_PARAM;
3079
3080         phy_info = &pi->phy;
3081
3082         if (phy_info->get_link_info) {
3083                 status = ice_update_link_info(pi);
3084
3085                 if (status)
3086                         ice_debug(pi->hw, ICE_DBG_LINK,
3087                                   "get link status error, status = %d\n",
3088                                   status);
3089         }
3090
3091         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3092
3093         return status;
3094 }
3095
3096 /**
3097  * ice_aq_set_link_restart_an
3098  * @pi: pointer to the port information structure
3099  * @ena_link: if true: enable link, if false: disable link
3100  * @cd: pointer to command details structure or NULL
3101  *
3102  * Sets up the link and restarts the Auto-Negotiation over the link.
3103  */
3104 enum ice_status
3105 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3106                            struct ice_sq_cd *cd)
3107 {
3108         struct ice_aqc_restart_an *cmd;
3109         struct ice_aq_desc desc;
3110
3111         cmd = &desc.params.restart_an;
3112
3113         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3114
3115         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3116         cmd->lport_num = pi->lport;
3117         if (ena_link)
3118                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3119         else
3120                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3121
3122         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3123 }
3124
3125 /**
3126  * ice_aq_set_event_mask
3127  * @hw: pointer to the HW struct
3128  * @port_num: port number of the physical function
3129  * @mask: event mask to be set
3130  * @cd: pointer to command details structure or NULL
3131  *
3132  * Set event mask (0x0613)
3133  */
3134 enum ice_status
3135 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3136                       struct ice_sq_cd *cd)
3137 {
3138         struct ice_aqc_set_event_mask *cmd;
3139         struct ice_aq_desc desc;
3140
3141         cmd = &desc.params.set_event_mask;
3142
3143         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3144
3145         cmd->lport_num = port_num;
3146
3147         cmd->event_mask = CPU_TO_LE16(mask);
3148         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3149 }
3150
3151 /**
3152  * ice_aq_set_mac_loopback
3153  * @hw: pointer to the HW struct
3154  * @ena_lpbk: Enable or Disable loopback
3155  * @cd: pointer to command details structure or NULL
3156  *
3157  * Enable/disable loopback on a given port
3158  */
3159 enum ice_status
3160 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3161 {
3162         struct ice_aqc_set_mac_lb *cmd;
3163         struct ice_aq_desc desc;
3164
3165         cmd = &desc.params.set_mac_lb;
3166
3167         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3168         if (ena_lpbk)
3169                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3170
3171         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3172 }
3173
3174 /**
3175  * ice_aq_set_port_id_led
3176  * @pi: pointer to the port information
3177  * @is_orig_mode: is this LED set to original mode (by the net-list)
3178  * @cd: pointer to command details structure or NULL
3179  *
3180  * Set LED value for the given port (0x06e9)
3181  */
3182 enum ice_status
3183 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3184                        struct ice_sq_cd *cd)
3185 {
3186         struct ice_aqc_set_port_id_led *cmd;
3187         struct ice_hw *hw = pi->hw;
3188         struct ice_aq_desc desc;
3189
3190         cmd = &desc.params.set_port_id_led;
3191
3192         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3193
3194         if (is_orig_mode)
3195                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3196         else
3197                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3198
3199         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3200 }
3201
3202 /**
3203  * ice_aq_sff_eeprom
3204  * @hw: pointer to the HW struct
3205  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3206  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3207  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3208  * @page: QSFP page
3209  * @set_page: set or ignore the page
3210  * @data: pointer to data buffer to be read/written to the I2C device.
3211  * @length: 1-16 for read, 1 for write.
3212  * @write: 0 read, 1 for write.
3213  * @cd: pointer to command details structure or NULL
3214  *
3215  * Read/Write SFF EEPROM (0x06EE)
3216  */
3217 enum ice_status
3218 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3219                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3220                   bool write, struct ice_sq_cd *cd)
3221 {
3222         struct ice_aqc_sff_eeprom *cmd;
3223         struct ice_aq_desc desc;
3224         enum ice_status status;
3225
3226         if (!data || (mem_addr & 0xff00))
3227                 return ICE_ERR_PARAM;
3228
3229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3230         cmd = &desc.params.read_write_sff_param;
3231         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3232         cmd->lport_num = (u8)(lport & 0xff);
3233         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3234         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3235                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3236                                         ((set_page <<
3237                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3238                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3239         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3240         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3241         if (write)
3242                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3243
3244         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3245         return status;
3246 }
3247
3248 /**
3249  * __ice_aq_get_set_rss_lut
3250  * @hw: pointer to the hardware structure
3251  * @vsi_id: VSI FW index
3252  * @lut_type: LUT table type
3253  * @lut: pointer to the LUT buffer provided by the caller
3254  * @lut_size: size of the LUT buffer
3255  * @glob_lut_idx: global LUT index
3256  * @set: set true to set the table, false to get the table
3257  *
3258  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3259  */
3260 static enum ice_status
3261 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3262                          u16 lut_size, u8 glob_lut_idx, bool set)
3263 {
3264         struct ice_aqc_get_set_rss_lut *cmd_resp;
3265         struct ice_aq_desc desc;
3266         enum ice_status status;
3267         u16 flags = 0;
3268
3269         cmd_resp = &desc.params.get_set_rss_lut;
3270
3271         if (set) {
3272                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3273                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3274         } else {
3275                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3276         }
3277
3278         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3279                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3280                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3281                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3282
3283         switch (lut_type) {
3284         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3285         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3286         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3287                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3288                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3289                 break;
3290         default:
3291                 status = ICE_ERR_PARAM;
3292                 goto ice_aq_get_set_rss_lut_exit;
3293         }
3294
3295         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3296                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3297                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3298
3299                 if (!set)
3300                         goto ice_aq_get_set_rss_lut_send;
3301         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3302                 if (!set)
3303                         goto ice_aq_get_set_rss_lut_send;
3304         } else {
3305                 goto ice_aq_get_set_rss_lut_send;
3306         }
3307
3308         /* LUT size is only valid for Global and PF table types */
3309         switch (lut_size) {
3310         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3311                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3312                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3313                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3314                 break;
3315         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3316                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3317                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3318                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3319                 break;
3320         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3321                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3322                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3323                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3324                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3325                         break;
3326                 }
3327                 /* fall-through */
3328         default:
3329                 status = ICE_ERR_PARAM;
3330                 goto ice_aq_get_set_rss_lut_exit;
3331         }
3332
3333 ice_aq_get_set_rss_lut_send:
3334         cmd_resp->flags = CPU_TO_LE16(flags);
3335         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3336
3337 ice_aq_get_set_rss_lut_exit:
3338         return status;
3339 }
3340
3341 /**
3342  * ice_aq_get_rss_lut
3343  * @hw: pointer to the hardware structure
3344  * @vsi_handle: software VSI handle
3345  * @lut_type: LUT table type
3346  * @lut: pointer to the LUT buffer provided by the caller
3347  * @lut_size: size of the LUT buffer
3348  *
3349  * get the RSS lookup table, PF or VSI type
3350  */
3351 enum ice_status
3352 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3353                    u8 *lut, u16 lut_size)
3354 {
3355         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3356                 return ICE_ERR_PARAM;
3357
3358         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3359                                         lut_type, lut, lut_size, 0, false);
3360 }
3361
3362 /**
3363  * ice_aq_set_rss_lut
3364  * @hw: pointer to the hardware structure
3365  * @vsi_handle: software VSI handle
3366  * @lut_type: LUT table type
3367  * @lut: pointer to the LUT buffer provided by the caller
3368  * @lut_size: size of the LUT buffer
3369  *
3370  * set the RSS lookup table, PF or VSI type
3371  */
3372 enum ice_status
3373 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3374                    u8 *lut, u16 lut_size)
3375 {
3376         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3377                 return ICE_ERR_PARAM;
3378
3379         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3380                                         lut_type, lut, lut_size, 0, true);
3381 }
3382
3383 /**
3384  * __ice_aq_get_set_rss_key
3385  * @hw: pointer to the HW struct
3386  * @vsi_id: VSI FW index
3387  * @key: pointer to key info struct
3388  * @set: set true to set the key, false to get the key
3389  *
3390  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3391  */
3392 static enum
3393 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3394                                     struct ice_aqc_get_set_rss_keys *key,
3395                                     bool set)
3396 {
3397         struct ice_aqc_get_set_rss_key *cmd_resp;
3398         u16 key_size = sizeof(*key);
3399         struct ice_aq_desc desc;
3400
3401         cmd_resp = &desc.params.get_set_rss_key;
3402
3403         if (set) {
3404                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3405                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3406         } else {
3407                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3408         }
3409
3410         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3411                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3412                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3413                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3414
3415         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3416 }
3417
3418 /**
3419  * ice_aq_get_rss_key
3420  * @hw: pointer to the HW struct
3421  * @vsi_handle: software VSI handle
3422  * @key: pointer to key info struct
3423  *
3424  * get the RSS key per VSI
3425  */
3426 enum ice_status
3427 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3428                    struct ice_aqc_get_set_rss_keys *key)
3429 {
3430         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3431                 return ICE_ERR_PARAM;
3432
3433         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3434                                         key, false);
3435 }
3436
3437 /**
3438  * ice_aq_set_rss_key
3439  * @hw: pointer to the HW struct
3440  * @vsi_handle: software VSI handle
3441  * @keys: pointer to key info struct
3442  *
3443  * set the RSS key per VSI
3444  */
3445 enum ice_status
3446 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3447                    struct ice_aqc_get_set_rss_keys *keys)
3448 {
3449         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3450                 return ICE_ERR_PARAM;
3451
3452         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3453                                         keys, true);
3454 }
3455
3456 /**
3457  * ice_aq_add_lan_txq
3458  * @hw: pointer to the hardware structure
3459  * @num_qgrps: Number of added queue groups
3460  * @qg_list: list of queue groups to be added
3461  * @buf_size: size of buffer for indirect command
3462  * @cd: pointer to command details structure or NULL
3463  *
3464  * Add Tx LAN queue (0x0C30)
3465  *
3466  * NOTE:
3467  * Prior to calling add Tx LAN queue:
3468  * Initialize the following as part of the Tx queue context:
3469  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3470  * Cache profile and Packet shaper profile.
3471  *
3472  * After add Tx LAN queue AQ command is completed:
3473  * Interrupts should be associated with specific queues,
3474  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3475  * flow.
3476  */
3477 enum ice_status
3478 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3479                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3480                    struct ice_sq_cd *cd)
3481 {
3482         struct ice_aqc_add_tx_qgrp *list;
3483         struct ice_aqc_add_txqs *cmd;
3484         struct ice_aq_desc desc;
3485         u16 i, sum_size = 0;
3486
3487         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3488
3489         cmd = &desc.params.add_txqs;
3490
3491         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3492
3493         if (!qg_list)
3494                 return ICE_ERR_PARAM;
3495
3496         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3497                 return ICE_ERR_PARAM;
3498
3499         for (i = 0, list = qg_list; i < num_qgrps; i++) {
3500                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
3501                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
3502                                                       list->num_txqs);
3503         }
3504
3505         if (buf_size != sum_size)
3506                 return ICE_ERR_PARAM;
3507
3508         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3509
3510         cmd->num_qgrps = num_qgrps;
3511
3512         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3513 }
3514
3515 /**
3516  * ice_aq_dis_lan_txq
3517  * @hw: pointer to the hardware structure
3518  * @num_qgrps: number of groups in the list
3519  * @qg_list: the list of groups to disable
3520  * @buf_size: the total size of the qg_list buffer in bytes
3521  * @rst_src: if called due to reset, specifies the reset source
3522  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3523  * @cd: pointer to command details structure or NULL
3524  *
3525  * Disable LAN Tx queue (0x0C31)
3526  */
3527 static enum ice_status
3528 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3529                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3530                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3531                    struct ice_sq_cd *cd)
3532 {
3533         struct ice_aqc_dis_txq_item *item;
3534         struct ice_aqc_dis_txqs *cmd;
3535         struct ice_aq_desc desc;
3536         enum ice_status status;
3537         u16 i, sz = 0;
3538
3539         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3540         cmd = &desc.params.dis_txqs;
3541         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3542
3543         /* qg_list can be NULL only in VM/VF reset flow */
3544         if (!qg_list && !rst_src)
3545                 return ICE_ERR_PARAM;
3546
3547         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3548                 return ICE_ERR_PARAM;
3549
3550         cmd->num_entries = num_qgrps;
3551
3552         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3553                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3554
3555         switch (rst_src) {
3556         case ICE_VM_RESET:
3557                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3558                 cmd->vmvf_and_timeout |=
3559                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3560                 break;
3561         case ICE_NO_RESET:
3562         default:
3563                 break;
3564         }
3565
3566         /* flush pipe on time out */
3567         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3568         /* If no queue group info, we are in a reset flow. Issue the AQ */
3569         if (!qg_list)
3570                 goto do_aq;
3571
3572         /* set RD bit to indicate that command buffer is provided by the driver
3573          * and it needs to be read by the firmware
3574          */
3575         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3576
3577         for (i = 0, item = qg_list; i < num_qgrps; i++) {
3578                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
3579
3580                 /* If the num of queues is even, add 2 bytes of padding */
3581                 if ((item->num_qs % 2) == 0)
3582                         item_size += 2;
3583
3584                 sz += item_size;
3585
3586                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
3587         }
3588
3589         if (buf_size != sz)
3590                 return ICE_ERR_PARAM;
3591
3592 do_aq:
3593         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3594         if (status) {
3595                 if (!qg_list)
3596                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3597                                   vmvf_num, hw->adminq.sq_last_status);
3598                 else
3599                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3600                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3601                                   hw->adminq.sq_last_status);
3602         }
3603         return status;
3604 }
3605
3606 /**
3607  * ice_aq_move_recfg_lan_txq
3608  * @hw: pointer to the hardware structure
3609  * @num_qs: number of queues to move/reconfigure
3610  * @is_move: true if this operation involves node movement
3611  * @is_tc_change: true if this operation involves a TC change
3612  * @subseq_call: true if this operation is a subsequent call
3613  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3614  * @timeout: timeout in units of 100 usec (valid values 0-50)
3615  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3616  * @buf: struct containing src/dest TEID and per-queue info
3617  * @buf_size: size of buffer for indirect command
3618  * @txqs_moved: out param, number of queues successfully moved
3619  * @cd: pointer to command details structure or NULL
3620  *
3621  * Move / Reconfigure Tx LAN queues (0x0C32)
3622  */
3623 enum ice_status
3624 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3625                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3626                           u8 timeout, u32 *blocked_cgds,
3627                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3628                           u8 *txqs_moved, struct ice_sq_cd *cd)
3629 {
3630         struct ice_aqc_move_txqs *cmd;
3631         struct ice_aq_desc desc;
3632         enum ice_status status;
3633
3634         cmd = &desc.params.move_txqs;
3635         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3636
3637 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3638         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3639                 return ICE_ERR_PARAM;
3640
3641         if (is_tc_change && !flush_pipe && !blocked_cgds)
3642                 return ICE_ERR_PARAM;
3643
3644         if (!is_move && !is_tc_change)
3645                 return ICE_ERR_PARAM;
3646
3647         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3648
3649         if (is_move)
3650                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3651
3652         if (is_tc_change)
3653                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3654
3655         if (subseq_call)
3656                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3657
3658         if (flush_pipe)
3659                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3660
3661         cmd->num_qs = num_qs;
3662         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3663                         ICE_AQC_Q_CMD_TIMEOUT_M);
3664
3665         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3666
3667         if (!status && txqs_moved)
3668                 *txqs_moved = cmd->num_qs;
3669
3670         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3671             is_tc_change && !flush_pipe)
3672                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3673
3674         return status;
3675 }
3676
3677 /* End of FW Admin Queue command wrappers */
3678
3679 /**
3680  * ice_write_byte - write a byte to a packed context structure
3681  * @src_ctx:  the context structure to read from
3682  * @dest_ctx: the context to be written to
3683  * @ce_info:  a description of the struct to be filled
3684  */
3685 static void
3686 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3687 {
3688         u8 src_byte, dest_byte, mask;
3689         u8 *from, *dest;
3690         u16 shift_width;
3691
3692         /* copy from the next struct field */
3693         from = src_ctx + ce_info->offset;
3694
3695         /* prepare the bits and mask */
3696         shift_width = ce_info->lsb % 8;
3697         mask = (u8)(BIT(ce_info->width) - 1);
3698
3699         src_byte = *from;
3700         src_byte &= mask;
3701
3702         /* shift to correct alignment */
3703         mask <<= shift_width;
3704         src_byte <<= shift_width;
3705
3706         /* get the current bits from the target bit string */
3707         dest = dest_ctx + (ce_info->lsb / 8);
3708
3709         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3710
3711         dest_byte &= ~mask;     /* get the bits not changing */
3712         dest_byte |= src_byte;  /* add in the new bits */
3713
3714         /* put it all back */
3715         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3716 }
3717
3718 /**
3719  * ice_write_word - write a word to a packed context structure
3720  * @src_ctx:  the context structure to read from
3721  * @dest_ctx: the context to be written to
3722  * @ce_info:  a description of the struct to be filled
3723  */
3724 static void
3725 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3726 {
3727         u16 src_word, mask;
3728         __le16 dest_word;
3729         u8 *from, *dest;
3730         u16 shift_width;
3731
3732         /* copy from the next struct field */
3733         from = src_ctx + ce_info->offset;
3734
3735         /* prepare the bits and mask */
3736         shift_width = ce_info->lsb % 8;
3737         mask = BIT(ce_info->width) - 1;
3738
3739         /* don't swizzle the bits until after the mask because the mask bits
3740          * will be in a different bit position on big endian machines
3741          */
3742         src_word = *(u16 *)from;
3743         src_word &= mask;
3744
3745         /* shift to correct alignment */
3746         mask <<= shift_width;
3747         src_word <<= shift_width;
3748
3749         /* get the current bits from the target bit string */
3750         dest = dest_ctx + (ce_info->lsb / 8);
3751
3752         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3753
3754         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3755         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3756
3757         /* put it all back */
3758         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3759 }
3760
3761 /**
3762  * ice_write_dword - write a dword to a packed context structure
3763  * @src_ctx:  the context structure to read from
3764  * @dest_ctx: the context to be written to
3765  * @ce_info:  a description of the struct to be filled
3766  */
3767 static void
3768 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3769 {
3770         u32 src_dword, mask;
3771         __le32 dest_dword;
3772         u8 *from, *dest;
3773         u16 shift_width;
3774
3775         /* copy from the next struct field */
3776         from = src_ctx + ce_info->offset;
3777
3778         /* prepare the bits and mask */
3779         shift_width = ce_info->lsb % 8;
3780
3781         /* if the field width is exactly 32 on an x86 machine, then the shift
3782          * operation will not work because the SHL instructions count is masked
3783          * to 5 bits so the shift will do nothing
3784          */
3785         if (ce_info->width < 32)
3786                 mask = BIT(ce_info->width) - 1;
3787         else
3788                 mask = (u32)~0;
3789
3790         /* don't swizzle the bits until after the mask because the mask bits
3791          * will be in a different bit position on big endian machines
3792          */
3793         src_dword = *(u32 *)from;
3794         src_dword &= mask;
3795
3796         /* shift to correct alignment */
3797         mask <<= shift_width;
3798         src_dword <<= shift_width;
3799
3800         /* get the current bits from the target bit string */
3801         dest = dest_ctx + (ce_info->lsb / 8);
3802
3803         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3804
3805         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3806         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3807
3808         /* put it all back */
3809         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3810 }
3811
3812 /**
3813  * ice_write_qword - write a qword to a packed context structure
3814  * @src_ctx:  the context structure to read from
3815  * @dest_ctx: the context to be written to
3816  * @ce_info:  a description of the struct to be filled
3817  */
3818 static void
3819 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3820 {
3821         u64 src_qword, mask;
3822         __le64 dest_qword;
3823         u8 *from, *dest;
3824         u16 shift_width;
3825
3826         /* copy from the next struct field */
3827         from = src_ctx + ce_info->offset;
3828
3829         /* prepare the bits and mask */
3830         shift_width = ce_info->lsb % 8;
3831
3832         /* if the field width is exactly 64 on an x86 machine, then the shift
3833          * operation will not work because the SHL instructions count is masked
3834          * to 6 bits so the shift will do nothing
3835          */
3836         if (ce_info->width < 64)
3837                 mask = BIT_ULL(ce_info->width) - 1;
3838         else
3839                 mask = (u64)~0;
3840
3841         /* don't swizzle the bits until after the mask because the mask bits
3842          * will be in a different bit position on big endian machines
3843          */
3844         src_qword = *(u64 *)from;
3845         src_qword &= mask;
3846
3847         /* shift to correct alignment */
3848         mask <<= shift_width;
3849         src_qword <<= shift_width;
3850
3851         /* get the current bits from the target bit string */
3852         dest = dest_ctx + (ce_info->lsb / 8);
3853
3854         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3855
3856         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3857         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3858
3859         /* put it all back */
3860         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3861 }
3862
3863 /**
3864  * ice_set_ctx - set context bits in packed structure
3865  * @hw: pointer to the hardware structure
3866  * @src_ctx:  pointer to a generic non-packed context structure
3867  * @dest_ctx: pointer to memory for the packed structure
3868  * @ce_info:  a description of the structure to be transformed
3869  */
3870 enum ice_status
3871 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3872             const struct ice_ctx_ele *ce_info)
3873 {
3874         int f;
3875
3876         for (f = 0; ce_info[f].width; f++) {
3877                 /* We have to deal with each element of the FW response
3878                  * using the correct size so that we are correct regardless
3879                  * of the endianness of the machine.
3880                  */
3881                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3882                         ice_debug(hw, ICE_DBG_QCTX,
3883                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3884                                   f, ce_info[f].width, ce_info[f].size_of);
3885                         continue;
3886                 }
3887                 switch (ce_info[f].size_of) {
3888                 case sizeof(u8):
3889                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3890                         break;
3891                 case sizeof(u16):
3892                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3893                         break;
3894                 case sizeof(u32):
3895                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3896                         break;
3897                 case sizeof(u64):
3898                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3899                         break;
3900                 default:
3901                         return ICE_ERR_INVAL_SIZE;
3902                 }
3903         }
3904
3905         return ICE_SUCCESS;
3906 }
3907
3908 /**
3909  * ice_read_byte - read context byte into struct
3910  * @src_ctx:  the context structure to read from
3911  * @dest_ctx: the context to be written to
3912  * @ce_info:  a description of the struct to be filled
3913  */
3914 static void
3915 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3916 {
3917         u8 dest_byte, mask;
3918         u8 *src, *target;
3919         u16 shift_width;
3920
3921         /* prepare the bits and mask */
3922         shift_width = ce_info->lsb % 8;
3923         mask = (u8)(BIT(ce_info->width) - 1);
3924
3925         /* shift to correct alignment */
3926         mask <<= shift_width;
3927
3928         /* get the current bits from the src bit string */
3929         src = src_ctx + (ce_info->lsb / 8);
3930
3931         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3932
3933         dest_byte &= ~(mask);
3934
3935         dest_byte >>= shift_width;
3936
3937         /* get the address from the struct field */
3938         target = dest_ctx + ce_info->offset;
3939
3940         /* put it back in the struct */
3941         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3942 }
3943
3944 /**
3945  * ice_read_word - read context word into struct
3946  * @src_ctx:  the context structure to read from
3947  * @dest_ctx: the context to be written to
3948  * @ce_info:  a description of the struct to be filled
3949  */
3950 static void
3951 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3952 {
3953         u16 dest_word, mask;
3954         u8 *src, *target;
3955         __le16 src_word;
3956         u16 shift_width;
3957
3958         /* prepare the bits and mask */
3959         shift_width = ce_info->lsb % 8;
3960         mask = BIT(ce_info->width) - 1;
3961
3962         /* shift to correct alignment */
3963         mask <<= shift_width;
3964
3965         /* get the current bits from the src bit string */
3966         src = src_ctx + (ce_info->lsb / 8);
3967
3968         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3969
3970         /* the data in the memory is stored as little endian so mask it
3971          * correctly
3972          */
3973         src_word &= ~(CPU_TO_LE16(mask));
3974
3975         /* get the data back into host order before shifting */
3976         dest_word = LE16_TO_CPU(src_word);
3977
3978         dest_word >>= shift_width;
3979
3980         /* get the address from the struct field */
3981         target = dest_ctx + ce_info->offset;
3982
3983         /* put it back in the struct */
3984         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3985 }
3986
3987 /**
3988  * ice_read_dword - read context dword into struct
3989  * @src_ctx:  the context structure to read from
3990  * @dest_ctx: the context to be written to
3991  * @ce_info:  a description of the struct to be filled
3992  */
3993 static void
3994 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3995 {
3996         u32 dest_dword, mask;
3997         __le32 src_dword;
3998         u8 *src, *target;
3999         u16 shift_width;
4000
4001         /* prepare the bits and mask */
4002         shift_width = ce_info->lsb % 8;
4003
4004         /* if the field width is exactly 32 on an x86 machine, then the shift
4005          * operation will not work because the SHL instructions count is masked
4006          * to 5 bits so the shift will do nothing
4007          */
4008         if (ce_info->width < 32)
4009                 mask = BIT(ce_info->width) - 1;
4010         else
4011                 mask = (u32)~0;
4012
4013         /* shift to correct alignment */
4014         mask <<= shift_width;
4015
4016         /* get the current bits from the src bit string */
4017         src = src_ctx + (ce_info->lsb / 8);
4018
4019         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4020
4021         /* the data in the memory is stored as little endian so mask it
4022          * correctly
4023          */
4024         src_dword &= ~(CPU_TO_LE32(mask));
4025
4026         /* get the data back into host order before shifting */
4027         dest_dword = LE32_TO_CPU(src_dword);
4028
4029         dest_dword >>= shift_width;
4030
4031         /* get the address from the struct field */
4032         target = dest_ctx + ce_info->offset;
4033
4034         /* put it back in the struct */
4035         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4036 }
4037
4038 /**
4039  * ice_read_qword - read context qword into struct
4040  * @src_ctx:  the context structure to read from
4041  * @dest_ctx: the context to be written to
4042  * @ce_info:  a description of the struct to be filled
4043  */
4044 static void
4045 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4046 {
4047         u64 dest_qword, mask;
4048         __le64 src_qword;
4049         u8 *src, *target;
4050         u16 shift_width;
4051
4052         /* prepare the bits and mask */
4053         shift_width = ce_info->lsb % 8;
4054
4055         /* if the field width is exactly 64 on an x86 machine, then the shift
4056          * operation will not work because the SHL instructions count is masked
4057          * to 6 bits so the shift will do nothing
4058          */
4059         if (ce_info->width < 64)
4060                 mask = BIT_ULL(ce_info->width) - 1;
4061         else
4062                 mask = (u64)~0;
4063
4064         /* shift to correct alignment */
4065         mask <<= shift_width;
4066
4067         /* get the current bits from the src bit string */
4068         src = src_ctx + (ce_info->lsb / 8);
4069
4070         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4071
4072         /* the data in the memory is stored as little endian so mask it
4073          * correctly
4074          */
4075         src_qword &= ~(CPU_TO_LE64(mask));
4076
4077         /* get the data back into host order before shifting */
4078         dest_qword = LE64_TO_CPU(src_qword);
4079
4080         dest_qword >>= shift_width;
4081
4082         /* get the address from the struct field */
4083         target = dest_ctx + ce_info->offset;
4084
4085         /* put it back in the struct */
4086         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4087 }
4088
4089 /**
4090  * ice_get_ctx - extract context bits from a packed structure
4091  * @src_ctx:  pointer to a generic packed context structure
4092  * @dest_ctx: pointer to a generic non-packed context structure
4093  * @ce_info:  a description of the structure to be read from
4094  */
4095 enum ice_status
4096 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4097 {
4098         int f;
4099
4100         for (f = 0; ce_info[f].width; f++) {
4101                 switch (ce_info[f].size_of) {
4102                 case 1:
4103                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4104                         break;
4105                 case 2:
4106                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4107                         break;
4108                 case 4:
4109                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4110                         break;
4111                 case 8:
4112                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4113                         break;
4114                 default:
4115                         /* nothing to do, just keep going */
4116                         break;
4117                 }
4118         }
4119
4120         return ICE_SUCCESS;
4121 }
4122
4123 /**
4124  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4125  * @hw: pointer to the HW struct
4126  * @vsi_handle: software VSI handle
4127  * @tc: TC number
4128  * @q_handle: software queue handle
4129  */
4130 struct ice_q_ctx *
4131 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4132 {
4133         struct ice_vsi_ctx *vsi;
4134         struct ice_q_ctx *q_ctx;
4135
4136         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4137         if (!vsi)
4138                 return NULL;
4139         if (q_handle >= vsi->num_lan_q_entries[tc])
4140                 return NULL;
4141         if (!vsi->lan_q_ctx[tc])
4142                 return NULL;
4143         q_ctx = vsi->lan_q_ctx[tc];
4144         return &q_ctx[q_handle];
4145 }
4146
4147 /**
4148  * ice_ena_vsi_txq
4149  * @pi: port information structure
4150  * @vsi_handle: software VSI handle
4151  * @tc: TC number
4152  * @q_handle: software queue handle
4153  * @num_qgrps: Number of added queue groups
4154  * @buf: list of queue groups to be added
4155  * @buf_size: size of buffer for indirect command
4156  * @cd: pointer to command details structure or NULL
4157  *
4158  * This function adds one LAN queue
4159  */
4160 enum ice_status
4161 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4162                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4163                 struct ice_sq_cd *cd)
4164 {
4165         struct ice_aqc_txsched_elem_data node = { 0 };
4166         struct ice_sched_node *parent;
4167         struct ice_q_ctx *q_ctx;
4168         enum ice_status status;
4169         struct ice_hw *hw;
4170
4171         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4172                 return ICE_ERR_CFG;
4173
4174         if (num_qgrps > 1 || buf->num_txqs > 1)
4175                 return ICE_ERR_MAX_LIMIT;
4176
4177         hw = pi->hw;
4178
4179         if (!ice_is_vsi_valid(hw, vsi_handle))
4180                 return ICE_ERR_PARAM;
4181
4182         ice_acquire_lock(&pi->sched_lock);
4183
4184         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4185         if (!q_ctx) {
4186                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4187                           q_handle);
4188                 status = ICE_ERR_PARAM;
4189                 goto ena_txq_exit;
4190         }
4191
4192         /* find a parent node */
4193         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4194                                             ICE_SCHED_NODE_OWNER_LAN);
4195         if (!parent) {
4196                 status = ICE_ERR_PARAM;
4197                 goto ena_txq_exit;
4198         }
4199
4200         buf->parent_teid = parent->info.node_teid;
4201         node.parent_teid = parent->info.node_teid;
4202         /* Mark that the values in the "generic" section as valid. The default
4203          * value in the "generic" section is zero. This means that :
4204          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4205          * - 0 priority among siblings, indicated by Bit 1-3.
4206          * - WFQ, indicated by Bit 4.
4207          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4208          * Bit 5-6.
4209          * - Bit 7 is reserved.
4210          * Without setting the generic section as valid in valid_sections, the
4211          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4212          */
4213         buf->txqs[0].info.valid_sections =
4214                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4215                 ICE_AQC_ELEM_VALID_EIR;
4216         buf->txqs[0].info.generic = 0;
4217         buf->txqs[0].info.cir_bw.bw_profile_idx =
4218                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4219         buf->txqs[0].info.cir_bw.bw_alloc =
4220                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4221         buf->txqs[0].info.eir_bw.bw_profile_idx =
4222                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4223         buf->txqs[0].info.eir_bw.bw_alloc =
4224                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4225
4226         /* add the LAN queue */
4227         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4228         if (status != ICE_SUCCESS) {
4229                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4230                           LE16_TO_CPU(buf->txqs[0].txq_id),
4231                           hw->adminq.sq_last_status);
4232                 goto ena_txq_exit;
4233         }
4234
4235         node.node_teid = buf->txqs[0].q_teid;
4236         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4237         q_ctx->q_handle = q_handle;
4238         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4239
4240         /* add a leaf node into scheduler tree queue layer */
4241         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4242         if (!status)
4243                 status = ice_sched_replay_q_bw(pi, q_ctx);
4244
4245 ena_txq_exit:
4246         ice_release_lock(&pi->sched_lock);
4247         return status;
4248 }
4249
4250 /**
4251  * ice_dis_vsi_txq
4252  * @pi: port information structure
4253  * @vsi_handle: software VSI handle
4254  * @tc: TC number
4255  * @num_queues: number of queues
4256  * @q_handles: pointer to software queue handle array
4257  * @q_ids: pointer to the q_id array
4258  * @q_teids: pointer to queue node teids
4259  * @rst_src: if called due to reset, specifies the reset source
4260  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4261  * @cd: pointer to command details structure or NULL
4262  *
4263  * This function removes queues and their corresponding nodes in SW DB
4264  */
4265 enum ice_status
4266 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4267                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4268                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4269                 struct ice_sq_cd *cd)
4270 {
4271         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4272         struct ice_aqc_dis_txq_item *qg_list;
4273         struct ice_q_ctx *q_ctx;
4274         struct ice_hw *hw;
4275         u16 i, buf_size;
4276
4277         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4278                 return ICE_ERR_CFG;
4279
4280         hw = pi->hw;
4281
4282         if (!num_queues) {
4283                 /* if queue is disabled already yet the disable queue command
4284                  * has to be sent to complete the VF reset, then call
4285                  * ice_aq_dis_lan_txq without any queue information
4286                  */
4287                 if (rst_src)
4288                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
4289                                                   vmvf_num, NULL);
4290                 return ICE_ERR_CFG;
4291         }
4292
4293         buf_size = ice_struct_size(qg_list, q_id, 1);
4294         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
4295         if (!qg_list)
4296                 return ICE_ERR_NO_MEMORY;
4297
4298         ice_acquire_lock(&pi->sched_lock);
4299
4300         for (i = 0; i < num_queues; i++) {
4301                 struct ice_sched_node *node;
4302
4303                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4304                 if (!node)
4305                         continue;
4306                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
4307                 if (!q_ctx) {
4308                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4309                                   q_handles[i]);
4310                         continue;
4311                 }
4312                 if (q_ctx->q_handle != q_handles[i]) {
4313                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4314                                   q_ctx->q_handle, q_handles[i]);
4315                         continue;
4316                 }
4317                 qg_list->parent_teid = node->info.parent_teid;
4318                 qg_list->num_qs = 1;
4319                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
4320                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
4321                                             vmvf_num, cd);
4322
4323                 if (status != ICE_SUCCESS)
4324                         break;
4325                 ice_free_sched_node(pi, node);
4326                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4327         }
4328         ice_release_lock(&pi->sched_lock);
4329         ice_free(hw, qg_list);
4330         return status;
4331 }
4332
4333 /**
4334  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4335  * @pi: port information structure
4336  * @vsi_handle: software VSI handle
4337  * @tc_bitmap: TC bitmap
4338  * @maxqs: max queues array per TC
4339  * @owner: LAN or RDMA
4340  *
4341  * This function adds/updates the VSI queues per TC.
4342  */
4343 static enum ice_status
4344 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4345                u16 *maxqs, u8 owner)
4346 {
4347         enum ice_status status = ICE_SUCCESS;
4348         u8 i;
4349
4350         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4351                 return ICE_ERR_CFG;
4352
4353         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4354                 return ICE_ERR_PARAM;
4355
4356         ice_acquire_lock(&pi->sched_lock);
4357
4358         ice_for_each_traffic_class(i) {
4359                 /* configuration is possible only if TC node is present */
4360                 if (!ice_sched_get_tc_node(pi, i))
4361                         continue;
4362
4363                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4364                                            ice_is_tc_ena(tc_bitmap, i));
4365                 if (status)
4366                         break;
4367         }
4368
4369         ice_release_lock(&pi->sched_lock);
4370         return status;
4371 }
4372
4373 /**
4374  * ice_cfg_vsi_lan - configure VSI LAN queues
4375  * @pi: port information structure
4376  * @vsi_handle: software VSI handle
4377  * @tc_bitmap: TC bitmap
4378  * @max_lanqs: max LAN queues array per TC
4379  *
4380  * This function adds/updates the VSI LAN queues per TC.
4381  */
4382 enum ice_status
4383 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4384                 u16 *max_lanqs)
4385 {
4386         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4387                               ICE_SCHED_NODE_OWNER_LAN);
4388 }
4389
4390 /**
4391  * ice_is_main_vsi - checks whether the VSI is main VSI
4392  * @hw: pointer to the HW struct
4393  * @vsi_handle: VSI handle
4394  *
4395  * Checks whether the VSI is the main VSI (the first PF VSI created on
4396  * given PF).
4397  */
4398 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4399 {
4400         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4401 }
4402
4403 /**
4404  * ice_replay_pre_init - replay pre initialization
4405  * @hw: pointer to the HW struct
4406  * @sw: pointer to switch info struct for which function initializes filters
4407  *
4408  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4409  */
4410 static enum ice_status
4411 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4412 {
4413         u8 i;
4414
4415         /* Delete old entries from replay filter list head if there is any */
4416         ice_rm_sw_replay_rule_info(hw, sw);
4417         /* In start of replay, move entries into replay_rules list, it
4418          * will allow adding rules entries back to filt_rules list,
4419          * which is operational list.
4420          */
4421         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4422                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4423                                   &sw->recp_list[i].filt_replay_rules);
4424         ice_sched_replay_agg_vsi_preinit(hw);
4425
4426         return ice_sched_replay_tc_node_bw(hw->port_info);
4427 }
4428
4429 /**
4430  * ice_replay_vsi - replay VSI configuration
4431  * @hw: pointer to the HW struct
4432  * @vsi_handle: driver VSI handle
4433  *
4434  * Restore all VSI configuration after reset. It is required to call this
4435  * function with main VSI first.
4436  */
4437 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4438 {
4439         struct ice_switch_info *sw = hw->switch_info;
4440         struct ice_port_info *pi = hw->port_info;
4441         enum ice_status status;
4442
4443         if (!ice_is_vsi_valid(hw, vsi_handle))
4444                 return ICE_ERR_PARAM;
4445
4446         /* Replay pre-initialization if there is any */
4447         if (ice_is_main_vsi(hw, vsi_handle)) {
4448                 status = ice_replay_pre_init(hw, sw);
4449                 if (status)
4450                         return status;
4451         }
4452         /* Replay per VSI all RSS configurations */
4453         status = ice_replay_rss_cfg(hw, vsi_handle);
4454         if (status)
4455                 return status;
4456         /* Replay per VSI all filters */
4457         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4458         if (!status)
4459                 status = ice_replay_vsi_agg(hw, vsi_handle);
4460         return status;
4461 }
4462
4463 /**
4464  * ice_replay_post - post replay configuration cleanup
4465  * @hw: pointer to the HW struct
4466  *
4467  * Post replay cleanup.
4468  */
4469 void ice_replay_post(struct ice_hw *hw)
4470 {
4471         /* Delete old entries from replay filter list head */
4472         ice_rm_all_sw_replay_rule_info(hw);
4473         ice_sched_replay_agg(hw);
4474 }
4475
4476 /**
4477  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4478  * @hw: ptr to the hardware info
4479  * @reg: offset of 64 bit HW register to read from
4480  * @prev_stat_loaded: bool to specify if previous stats are loaded
4481  * @prev_stat: ptr to previous loaded stat value
4482  * @cur_stat: ptr to current stat value
4483  */
4484 void
4485 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4486                   u64 *prev_stat, u64 *cur_stat)
4487 {
4488         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4489
4490         /* device stats are not reset at PFR, they likely will not be zeroed
4491          * when the driver starts. Thus, save the value from the first read
4492          * without adding to the statistic value so that we report stats which
4493          * count up from zero.
4494          */
4495         if (!prev_stat_loaded) {
4496                 *prev_stat = new_data;
4497                 return;
4498         }
4499
4500         /* Calculate the difference between the new and old values, and then
4501          * add it to the software stat value.
4502          */
4503         if (new_data >= *prev_stat)
4504                 *cur_stat += new_data - *prev_stat;
4505         else
4506                 /* to manage the potential roll-over */
4507                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4508
4509         /* Update the previously stored value to prepare for next read */
4510         *prev_stat = new_data;
4511 }
4512
4513 /**
4514  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4515  * @hw: ptr to the hardware info
4516  * @reg: offset of HW register to read from
4517  * @prev_stat_loaded: bool to specify if previous stats are loaded
4518  * @prev_stat: ptr to previous loaded stat value
4519  * @cur_stat: ptr to current stat value
4520  */
4521 void
4522 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4523                   u64 *prev_stat, u64 *cur_stat)
4524 {
4525         u32 new_data;
4526
4527         new_data = rd32(hw, reg);
4528
4529         /* device stats are not reset at PFR, they likely will not be zeroed
4530          * when the driver starts. Thus, save the value from the first read
4531          * without adding to the statistic value so that we report stats which
4532          * count up from zero.
4533          */
4534         if (!prev_stat_loaded) {
4535                 *prev_stat = new_data;
4536                 return;
4537         }
4538
4539         /* Calculate the difference between the new and old values, and then
4540          * add it to the software stat value.
4541          */
4542         if (new_data >= *prev_stat)
4543                 *cur_stat += new_data - *prev_stat;
4544         else
4545                 /* to manage the potential roll-over */
4546                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4547
4548         /* Update the previously stored value to prepare for next read */
4549         *prev_stat = new_data;
4550 }
4551
4552 /**
4553  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4554  * @hw: ptr to the hardware info
4555  * @vsi_handle: VSI handle
4556  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4557  * @cur_stats: ptr to current stats structure
4558  *
4559  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4560  * thus cannot be read using the normal ice_stat_update32 function.
4561  *
4562  * Read the GLV_REPC register associated with the given VSI, and update the
4563  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4564  *
4565  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4566  * cleared each time it's read.
4567  *
4568  * Note that the GLV_RDPC register also counts the causes that would trigger
4569  * GLV_REPC. However, it does not give the finer grained detail about why the
4570  * packets are being dropped. The GLV_REPC values can be used to distinguish
4571  * whether Rx packets are dropped due to errors or due to no available
4572  * descriptors.
4573  */
4574 void
4575 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4576                      struct ice_eth_stats *cur_stats)
4577 {
4578         u16 vsi_num, no_desc, error_cnt;
4579         u32 repc;
4580
4581         if (!ice_is_vsi_valid(hw, vsi_handle))
4582                 return;
4583
4584         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4585
4586         /* If we haven't loaded stats yet, just clear the current value */
4587         if (!prev_stat_loaded) {
4588                 wr32(hw, GLV_REPC(vsi_num), 0);
4589                 return;
4590         }
4591
4592         repc = rd32(hw, GLV_REPC(vsi_num));
4593         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4594         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4595
4596         /* Clear the count by writing to the stats register */
4597         wr32(hw, GLV_REPC(vsi_num), 0);
4598
4599         cur_stats->rx_no_desc += no_desc;
4600         cur_stats->rx_errors += error_cnt;
4601 }
4602
4603 /**
4604  * ice_sched_query_elem - query element information from HW
4605  * @hw: pointer to the HW struct
4606  * @node_teid: node TEID to be queried
4607  * @buf: buffer to element information
4608  *
4609  * This function queries HW element information
4610  */
4611 enum ice_status
4612 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4613                      struct ice_aqc_txsched_elem_data *buf)
4614 {
4615         u16 buf_size, num_elem_ret = 0;
4616         enum ice_status status;
4617
4618         buf_size = sizeof(*buf);
4619         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4620         buf->node_teid = CPU_TO_LE32(node_teid);
4621         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4622                                           NULL);
4623         if (status != ICE_SUCCESS || num_elem_ret != 1)
4624                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4625         return status;
4626 }
4627
4628 /**
4629  * ice_get_fw_mode - returns FW mode
4630  * @hw: pointer to the HW struct
4631  */
4632 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4633 {
4634 #define ICE_FW_MODE_DBG_M BIT(0)
4635 #define ICE_FW_MODE_REC_M BIT(1)
4636 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4637         u32 fw_mode;
4638
4639         /* check the current FW mode */
4640         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4641
4642         if (fw_mode & ICE_FW_MODE_DBG_M)
4643                 return ICE_FW_MODE_DBG;
4644         else if (fw_mode & ICE_FW_MODE_REC_M)
4645                 return ICE_FW_MODE_REC;
4646         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4647                 return ICE_FW_MODE_ROLLBACK;
4648         else
4649                 return ICE_FW_MODE_NORMAL;
4650 }
4651
4652 /**
4653  * ice_fw_supports_link_override
4654  * @hw: pointer to the hardware structure
4655  *
4656  * Checks if the firmware supports link override
4657  */
4658 bool ice_fw_supports_link_override(struct ice_hw *hw)
4659 {
4660         /* Currently, only supported for E810 devices */
4661         if (hw->mac_type != ICE_MAC_E810)
4662                 return false;
4663
4664         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4665                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4666                         return true;
4667                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4668                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4669                         return true;
4670         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4671                 return true;
4672         }
4673
4674         return false;
4675 }
4676
4677 /**
4678  * ice_get_link_default_override
4679  * @ldo: pointer to the link default override struct
4680  * @pi: pointer to the port info struct
4681  *
4682  * Gets the link default override for a port
4683  */
4684 enum ice_status
4685 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4686                               struct ice_port_info *pi)
4687 {
4688         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4689         struct ice_hw *hw = pi->hw;
4690         enum ice_status status;
4691
4692         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4693                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4694         if (status) {
4695                 ice_debug(hw, ICE_DBG_INIT,
4696                           "Failed to read link override TLV.\n");
4697                 return status;
4698         }
4699
4700         /* Each port has its own config; calculate for our port */
4701         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4702                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4703
4704         /* link options first */
4705         status = ice_read_sr_word(hw, tlv_start, &buf);
4706         if (status) {
4707                 ice_debug(hw, ICE_DBG_INIT,
4708                           "Failed to read override link options.\n");
4709                 return status;
4710         }
4711         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4712         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4713                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4714
4715         /* link PHY config */
4716         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4717         status = ice_read_sr_word(hw, offset, &buf);
4718         if (status) {
4719                 ice_debug(hw, ICE_DBG_INIT,
4720                           "Failed to read override phy config.\n");
4721                 return status;
4722         }
4723         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4724
4725         /* PHY types low */
4726         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4727         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4728                 status = ice_read_sr_word(hw, (offset + i), &buf);
4729                 if (status) {
4730                         ice_debug(hw, ICE_DBG_INIT,
4731                                   "Failed to read override link options.\n");
4732                         return status;
4733                 }
4734                 /* shift 16 bits at a time to fill 64 bits */
4735                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4736         }
4737
4738         /* PHY types high */
4739         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4740                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4741         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4742                 status = ice_read_sr_word(hw, (offset + i), &buf);
4743                 if (status) {
4744                         ice_debug(hw, ICE_DBG_INIT,
4745                                   "Failed to read override link options.\n");
4746                         return status;
4747                 }
4748                 /* shift 16 bits at a time to fill 64 bits */
4749                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4750         }
4751
4752         return status;
4753 }
4754
4755 /**
4756  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4757  * @caps: get PHY capability data
4758  */
4759 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4760 {
4761         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4762             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4763                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4764                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4765                 return true;
4766
4767         return false;
4768 }
4769
4770 /**
4771  * ice_aq_set_lldp_mib - Set the LLDP MIB
4772  * @hw: pointer to the HW struct
4773  * @mib_type: Local, Remote or both Local and Remote MIBs
4774  * @buf: pointer to the caller-supplied buffer to store the MIB block
4775  * @buf_size: size of the buffer (in bytes)
4776  * @cd: pointer to command details structure or NULL
4777  *
4778  * Set the LLDP MIB. (0x0A08)
4779  */
4780 enum ice_status
4781 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4782                     struct ice_sq_cd *cd)
4783 {
4784         struct ice_aqc_lldp_set_local_mib *cmd;
4785         struct ice_aq_desc desc;
4786
4787         cmd = &desc.params.lldp_set_mib;
4788
4789         if (buf_size == 0 || !buf)
4790                 return ICE_ERR_PARAM;
4791
4792         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4793
4794         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4795         desc.datalen = CPU_TO_LE16(buf_size);
4796
4797         cmd->type = mib_type;
4798         cmd->length = CPU_TO_LE16(buf_size);
4799
4800         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4801 }
4802
4803 /**
4804  * ice_fw_supports_lldp_fltr - check NVM version supports lldp_fltr_ctrl
4805  * @hw: pointer to HW struct
4806  */
4807 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
4808 {
4809         if (hw->mac_type != ICE_MAC_E810)
4810                 return false;
4811
4812         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
4813                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
4814                         return true;
4815                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
4816                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
4817                         return true;
4818         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
4819                 return true;
4820         }
4821         return false;
4822 }
4823
4824 /**
4825  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
4826  * @hw: pointer to HW struct
4827  * @vsi_num: absolute HW index for VSI
4828  * @add: boolean for if adding or removing a filter
4829  */
4830 enum ice_status
4831 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
4832 {
4833         struct ice_aqc_lldp_filter_ctrl *cmd;
4834         struct ice_aq_desc desc;
4835
4836         cmd = &desc.params.lldp_filter_ctrl;
4837
4838         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
4839
4840         if (add)
4841                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
4842         else
4843                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
4844
4845         cmd->vsi_num = CPU_TO_LE16(vsi_num);
4846
4847         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
4848 }