drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_discover_dev_caps is expected to be called before this function is
  91  * called.
  92  */
  93 static enum ice_status
  94 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  95                        struct ice_sq_cd *cd)
  96 {
  97         struct ice_aqc_manage_mac_read_resp *resp;
  98         struct ice_aqc_manage_mac_read *cmd;
  99         struct ice_aq_desc desc;
 100         enum ice_status status;
 101         u16 flags;
 102         u8 i;
 103
 104         cmd = &desc.params.mac_read;
 105
 106         if (buf_size < sizeof(*resp))
 107                 return ICE_ERR_BUF_TOO_SHORT;
 108
 109         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 110
 111         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 112         if (status)
 113                 return status;
 114
 115         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 116         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 117
 118         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 119                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 120                 return ICE_ERR_CFG;
 121         }
 122
 123         /* A single port can report up to two (LAN and WoL) addresses */
 124         for (i = 0; i < cmd->num_addr; i++)
 125                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 126                         ice_memcpy(hw->port_info->mac.lan_addr,
 127                                    resp[i].mac_addr, ETH_ALEN,
 128                                    ICE_DMA_TO_NONDMA);
 129                         ice_memcpy(hw->port_info->mac.perm_addr,
 130                                    resp[i].mac_addr,
 131                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 132                         break;
 133                 }
 134         return ICE_SUCCESS;
 135 }
 136
 137 /**
 138  * ice_aq_get_phy_caps - returns PHY capabilities
 139  * @pi: port information structure
 140  * @qual_mods: report qualified modules
 141  * @report_mode: report mode capabilities
 142  * @pcaps: structure for PHY capabilities to be filled
 143  * @cd: pointer to command details structure or NULL
 144  *
 145  * Returns the various PHY capabilities supported on the Port (0x0600)
 146  */
 147 enum ice_status
 148 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 149                     struct ice_aqc_get_phy_caps_data *pcaps,
 150                     struct ice_sq_cd *cd)
 151 {
 152         struct ice_aqc_get_phy_caps *cmd;
 153         u16 pcaps_size = sizeof(*pcaps);
 154         struct ice_aq_desc desc;
 155         enum ice_status status;
 156         struct ice_hw *hw;
 157
 158         cmd = &desc.params.get_phy;
 159
 160         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 161                 return ICE_ERR_PARAM;
 162         hw = pi->hw;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 171
 172         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 173                   report_mode);
 174         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 175                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 177                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 178         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 179         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 180                   pcaps->low_power_ctrl_an);
 181         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 182         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 183                   pcaps->eeer_value);
 184         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 185                   pcaps->link_fec_options);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 187                   pcaps->module_compliance_enforcement);
 188         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 189                   pcaps->extended_compliance_code);
 190         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 191                   pcaps->module_type[0]);
 192         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 193                   pcaps->module_type[1]);
 194         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 195                   pcaps->module_type[2]);
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203         }
 204
 205         return status;
 206 }
 207
 208 /**
 209  * ice_aq_get_link_topo_handle - get link topology node return status
 210  * @pi: port information structure
 211  * @node_type: requested node type
 212  * @cd: pointer to command details structure or NULL
 213  *
 214  * Get link topology node return status for specified node type (0x06E0)
 215  *
 216  * Node type cage can be used to determine if cage is present. If AQC
 217  * returns error (ENOENT), then no cage present. If no cage present, then
 218  * connection type is backplane or BASE-T.
 219  */
 220 static enum ice_status
 221 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 222                             struct ice_sq_cd *cd)
 223 {
 224         struct ice_aqc_get_link_topo *cmd;
 225         struct ice_aq_desc desc;
 226
 227         cmd = &desc.params.get_link_topo;
 228
 229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 230
 231         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 232                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 233
 234         /* set node type */
 235         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 236
 237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 238 }
 239
 240 /**
 241  * ice_is_media_cage_present
 242  * @pi: port information structure
 243  *
 244  * Returns true if media cage is present, else false. If no cage, then
 245  * media type is backplane or BASE-T.
 246  */
 247 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 248 {
 249         /* Node type cage can be used to determine if cage is present. If AQC
 250          * returns error (ENOENT), then no cage present. If no cage present then
 251          * connection type is backplane or BASE-T.
 252          */
 253         return !ice_aq_get_link_topo_handle(pi,
 254                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 255                                             NULL);
 256 }
 257
 258 /**
 259  * ice_get_media_type - Gets media type
 260  * @pi: port information structure
 261  */
 262 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 263 {
 264         struct ice_link_status *hw_link_info;
 265
 266         if (!pi)
 267                 return ICE_MEDIA_UNKNOWN;
 268
 269         hw_link_info = &pi->phy.link_info;
 270         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 271                 /* If more than one media type is selected, report unknown */
 272                 return ICE_MEDIA_UNKNOWN;
 273
 274         if (hw_link_info->phy_type_low) {
 275                 /* 1G SGMII is a special case where some DA cable PHYs
 276                  * may show this as an option when it really shouldn't
 277                  * be since SGMII is meant to be between a MAC and a PHY
 278                  * in a backplane. Try to detect this case and handle it
 279                  */
 280                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 281                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 282                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 283                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 284                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 285                         return ICE_MEDIA_DA;
 286
 287                 switch (hw_link_info->phy_type_low) {
 288                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 289                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 292                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 306                         return ICE_MEDIA_FIBER;
 307                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 315                         return ICE_MEDIA_FIBER;
 316                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 317                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 318                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 319                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 322                         return ICE_MEDIA_BASET;
 323                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 327                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 333                         return ICE_MEDIA_DA;
 334                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 335                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 336                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 339                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 340                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 341                         if (ice_is_media_cage_present(pi))
 342                                 return ICE_MEDIA_AUI;
 343                         /* fall-through */
 344                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 347                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 348                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 352                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 357                         return ICE_MEDIA_BACKPLANE;
 358                 }
 359         } else {
 360                 switch (hw_link_info->phy_type_high) {
 361                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 362                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 363                         if (ice_is_media_cage_present(pi))
 364                                 return ICE_MEDIA_AUI;
 365                         /* fall-through */
 366                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 367                         return ICE_MEDIA_BACKPLANE;
 368                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 369                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 370                         return ICE_MEDIA_FIBER;
 371                 }
 372         }
 373         return ICE_MEDIA_UNKNOWN;
 374 }
 375
 376 /**
 377  * ice_aq_get_link_info
 378  * @pi: port information structure
 379  * @ena_lse: enable/disable LinkStatusEvent reporting
 380  * @link: pointer to link status structure - optional
 381  * @cd: pointer to command details structure or NULL
 382  *
 383  * Get Link Status (0x607). Returns the link status of the adapter.
 384  */
 385 enum ice_status
 386 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 387                      struct ice_link_status *link, struct ice_sq_cd *cd)
 388 {
 389         struct ice_aqc_get_link_status_data link_data = { 0 };
 390         struct ice_aqc_get_link_status *resp;
 391         struct ice_link_status *li_old, *li;
 392         enum ice_media_type *hw_media_type;
 393         struct ice_fc_info *hw_fc_info;
 394         bool tx_pause, rx_pause;
 395         struct ice_aq_desc desc;
 396         enum ice_status status;
 397         struct ice_hw *hw;
 398         u16 cmd_flags;
 399
 400         if (!pi)
 401                 return ICE_ERR_PARAM;
 402         hw = pi->hw;
 403         li_old = &pi->phy.link_info_old;
 404         hw_media_type = &pi->phy.media_type;
 405         li = &pi->phy.link_info;
 406         hw_fc_info = &pi->fc;
 407
 408         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 409         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 410         resp = &desc.params.get_link_status;
 411         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 412         resp->lport_num = pi->lport;
 413
 414         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 415
 416         if (status != ICE_SUCCESS)
 417                 return status;
 418
 419         /* save off old link status information */
 420         *li_old = *li;
 421
 422         /* update current link status information */
 423         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 424         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 425         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 426         *hw_media_type = ice_get_media_type(pi);
 427         li->link_info = link_data.link_info;
 428         li->an_info = link_data.an_info;
 429         li->ext_info = link_data.ext_info;
 430         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 431         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 432         li->topo_media_conflict = link_data.topo_media_conflict;
 433         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 434                                       ICE_AQ_CFG_PACING_TYPE_M);
 435
 436         /* update fc info */
 437         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 438         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 439         if (tx_pause && rx_pause)
 440                 hw_fc_info->current_mode = ICE_FC_FULL;
 441         else if (tx_pause)
 442                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 443         else if (rx_pause)
 444                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 445         else
 446                 hw_fc_info->current_mode = ICE_FC_NONE;
 447
 448         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 449
 450         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 451         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 452         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 453                   (unsigned long long)li->phy_type_low);
 454         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 455                   (unsigned long long)li->phy_type_high);
 456         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 457         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 462         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 463                   li->max_frame_size);
 464         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 465
 466         /* save link status information */
 467         if (link)
 468                 *link = *li;
 469
 470         /* flag cleared so calling functions don't call AQ again */
 471         pi->phy.get_link_info = false;
 472
 473         return ICE_SUCCESS;
 474 }
 475
 476 /**
 477  * ice_fill_tx_timer_and_fc_thresh
 478  * @hw: pointer to the HW struct
 479  * @cmd: pointer to MAC cfg structure
 480  *
 481  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 482  * descriptor
 483  */
 484 static void
 485 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 486                                 struct ice_aqc_set_mac_cfg *cmd)
 487 {
 488         u16 fc_thres_val, tx_timer_val;
 489         u32 val;
 490
 491         /* We read back the transmit timer and fc threshold value of
 492          * LFC. Thus, we will use index =
 493          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 494          *
 495          * Also, because we are opearating on transmit timer and fc
 496          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 497          */
 498 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 499
 500         /* Retrieve the transmit timer */
 501         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 502         tx_timer_val = val &
 503                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 504         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 505
 506         /* Retrieve the fc threshold */
 507         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 508         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 509
 510         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 511 }
 512
 513 /**
 514  * ice_aq_set_mac_cfg
 515  * @hw: pointer to the HW struct
 516  * @max_frame_size: Maximum Frame Size to be supported
 517  * @cd: pointer to command details structure or NULL
 518  *
 519  * Set MAC configuration (0x0603)
 520  */
 521 enum ice_status
 522 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 523 {
 524         struct ice_aqc_set_mac_cfg *cmd;
 525         struct ice_aq_desc desc;
 526
 527         cmd = &desc.params.set_mac_cfg;
 528
 529         if (max_frame_size == 0)
 530                 return ICE_ERR_PARAM;
 531
 532         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 533
 534         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 535
 536         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 537
 538         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 539 }
 540
 541 /**
 542  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 543  * @hw: pointer to the HW struct
 544  */
 545 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 546 {
 547         struct ice_switch_info *sw;
 548         enum ice_status status;
 549
 550         hw->switch_info = (struct ice_switch_info *)
 551                           ice_malloc(hw, sizeof(*hw->switch_info));
 552
 553         sw = hw->switch_info;
 554
 555         if (!sw)
 556                 return ICE_ERR_NO_MEMORY;
 557
 558         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 559         sw->prof_res_bm_init = 0;
 560
 561         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 562         if (status) {
 563                 ice_free(hw, hw->switch_info);
 564                 return status;
 565         }
 566         return ICE_SUCCESS;
 567 }
 568
 569 /**
 570  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 571  * @hw: pointer to the HW struct
 572  * @sw: pointer to switch info struct for which function clears filters
 573  */
 574 static void
 575 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 576 {
 577         struct ice_vsi_list_map_info *v_pos_map;
 578         struct ice_vsi_list_map_info *v_tmp_map;
 579         struct ice_sw_recipe *recps;
 580         u8 i;
 581
 582         if (!sw)
 583                 return;
 584
 585         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 586                                  ice_vsi_list_map_info, list_entry) {
 587                 LIST_DEL(&v_pos_map->list_entry);
 588                 ice_free(hw, v_pos_map);
 589         }
 590         recps = sw->recp_list;
 591         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 592                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 593
 594                 recps[i].root_rid = i;
 595                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 596                                          &recps[i].rg_list, ice_recp_grp_entry,
 597                                          l_entry) {
 598                         LIST_DEL(&rg_entry->l_entry);
 599                         ice_free(hw, rg_entry);
 600                 }
 601
 602                 if (recps[i].adv_rule) {
 603                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 604                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 605
 606                         ice_destroy_lock(&recps[i].filt_rule_lock);
 607                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 608                                                  &recps[i].filt_rules,
 609                                                  ice_adv_fltr_mgmt_list_entry,
 610                                                  list_entry) {
 611                                 LIST_DEL(&lst_itr->list_entry);
 612                                 ice_free(hw, lst_itr->lkups);
 613                                 ice_free(hw, lst_itr);
 614                         }
 615                 } else {
 616                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 617
 618                         ice_destroy_lock(&recps[i].filt_rule_lock);
 619                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 620                                                  &recps[i].filt_rules,
 621                                                  ice_fltr_mgmt_list_entry,
 622                                                  list_entry) {
 623                                 LIST_DEL(&lst_itr->list_entry);
 624                                 ice_free(hw, lst_itr);
 625                         }
 626                 }
 627                 if (recps[i].root_buf)
 628                         ice_free(hw, recps[i].root_buf);
 629         }
 630         ice_rm_sw_replay_rule_info(hw, sw);
 631         ice_free(hw, sw->recp_list);
 632         ice_free(hw, sw);
 633 }
 634
 635 /**
 636  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 637  * @hw: pointer to the HW struct
 638  */
 639 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 640 {
 641         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 642 }
 643
 644 /**
 645  * ice_get_itr_intrl_gran
 646  * @hw: pointer to the HW struct
 647  *
 648  * Determines the ITR/INTRL granularities based on the maximum aggregate
 649  * bandwidth according to the device's configuration during power-on.
 650  */
 651 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 652 {
 653         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 654                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 655                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 656
 657         switch (max_agg_bw) {
 658         case ICE_MAX_AGG_BW_200G:
 659         case ICE_MAX_AGG_BW_100G:
 660         case ICE_MAX_AGG_BW_50G:
 661                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 662                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 663                 break;
 664         case ICE_MAX_AGG_BW_25G:
 665                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 666                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 667                 break;
 668         }
 669 }
 670
 671 /**
 672  * ice_print_rollback_msg - print FW rollback message
 673  * @hw: pointer to the hardware structure
 674  */
 675 void ice_print_rollback_msg(struct ice_hw *hw)
 676 {
 677         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 678         struct ice_orom_info *orom;
 679         struct ice_nvm_info *nvm;
 680
 681         orom = &hw->flash.orom;
 682         nvm = &hw->flash.nvm;
 683
 684         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 685                  nvm->major, nvm->minor, nvm->eetrack, orom->major,
 686                  orom->build, orom->patch);
 687         ice_warn(hw,
 688                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 689                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 690 }
 691
 692 /**
 693  * ice_init_hw - main hardware initialization routine
 694  * @hw: pointer to the hardware structure
 695  */
 696 enum ice_status ice_init_hw(struct ice_hw *hw)
 697 {
 698         struct ice_aqc_get_phy_caps_data *pcaps;
 699         enum ice_status status;
 700         u16 mac_buf_len;
 701         void *mac_buf;
 702
 703         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 704
 705         /* Set MAC type based on DeviceID */
 706         status = ice_set_mac_type(hw);
 707         if (status)
 708                 return status;
 709
 710         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 711                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 712                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 713
 714         status = ice_reset(hw, ICE_RESET_PFR);
 715         if (status)
 716                 return status;
 717
 718         ice_get_itr_intrl_gran(hw);
 719
 720         status = ice_create_all_ctrlq(hw);
 721         if (status)
 722                 goto err_unroll_cqinit;
 723
 724         status = ice_init_nvm(hw);
 725         if (status)
 726                 goto err_unroll_cqinit;
 727
 728         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 729                 ice_print_rollback_msg(hw);
 730
 731         status = ice_clear_pf_cfg(hw);
 732         if (status)
 733                 goto err_unroll_cqinit;
 734
 735         /* Set bit to enable Flow Director filters */
 736         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 737         INIT_LIST_HEAD(&hw->fdir_list_head);
 738
 739         ice_clear_pxe_mode(hw);
 740
 741         status = ice_get_caps(hw);
 742         if (status)
 743                 goto err_unroll_cqinit;
 744
 745         hw->port_info = (struct ice_port_info *)
 746                         ice_malloc(hw, sizeof(*hw->port_info));
 747         if (!hw->port_info) {
 748                 status = ICE_ERR_NO_MEMORY;
 749                 goto err_unroll_cqinit;
 750         }
 751
 752         /* set the back pointer to HW */
 753         hw->port_info->hw = hw;
 754
 755         /* Initialize port_info struct with switch configuration data */
 756         status = ice_get_initial_sw_cfg(hw);
 757         if (status)
 758                 goto err_unroll_alloc;
 759
 760         hw->evb_veb = true;
 761         /* Query the allocated resources for Tx scheduler */
 762         status = ice_sched_query_res_alloc(hw);
 763         if (status) {
 764                 ice_debug(hw, ICE_DBG_SCHED, "Failed to get scheduler allocated resources\n");
 765                 goto err_unroll_alloc;
 766         }
 767         ice_sched_get_psm_clk_freq(hw);
 768
 769         /* Initialize port_info struct with scheduler data */
 770         status = ice_sched_init_port(hw->port_info);
 771         if (status)
 772                 goto err_unroll_sched;
 773         pcaps = (struct ice_aqc_get_phy_caps_data *)
 774                 ice_malloc(hw, sizeof(*pcaps));
 775         if (!pcaps) {
 776                 status = ICE_ERR_NO_MEMORY;
 777                 goto err_unroll_sched;
 778         }
 779
 780         /* Initialize port_info struct with PHY capabilities */
 781         status = ice_aq_get_phy_caps(hw->port_info, false,
 782                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 783         ice_free(hw, pcaps);
 784         if (status)
 785                 ice_debug(hw, ICE_DBG_PHY, "Get PHY capabilities failed, continuing anyway\n");
 786
 787         /* Initialize port_info struct with link information */
 788         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 789         if (status)
 790                 goto err_unroll_sched;
 791         /* need a valid SW entry point to build a Tx tree */
 792         if (!hw->sw_entry_point_layer) {
 793                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 794                 status = ICE_ERR_CFG;
 795                 goto err_unroll_sched;
 796         }
 797         INIT_LIST_HEAD(&hw->agg_list);
 798         /* Initialize max burst size */
 799         if (!hw->max_burst_size)
 800                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 801         status = ice_init_fltr_mgmt_struct(hw);
 802         if (status)
 803                 goto err_unroll_sched;
 804
 805         /* Get MAC information */
 806         /* A single port can report up to two (LAN and WoL) addresses */
 807         mac_buf = ice_calloc(hw, 2,
 808                              sizeof(struct ice_aqc_manage_mac_read_resp));
 809         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 810
 811         if (!mac_buf) {
 812                 status = ICE_ERR_NO_MEMORY;
 813                 goto err_unroll_fltr_mgmt_struct;
 814         }
 815
 816         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 817         ice_free(hw, mac_buf);
 818
 819         if (status)
 820                 goto err_unroll_fltr_mgmt_struct;
 821         /* enable jumbo frame support at MAC level */
 822         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 823         if (status)
 824                 goto err_unroll_fltr_mgmt_struct;
 825         /* Obtain counter base index which would be used by flow director */
 826         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 827         if (status)
 828                 goto err_unroll_fltr_mgmt_struct;
 829         status = ice_init_hw_tbls(hw);
 830         if (status)
 831                 goto err_unroll_fltr_mgmt_struct;
 832         ice_init_lock(&hw->tnl_lock);
 833
 834         ice_init_vlan_mode_ops(hw);
 835
 836         return ICE_SUCCESS;
 837
 838 err_unroll_fltr_mgmt_struct:
 839         ice_cleanup_fltr_mgmt_struct(hw);
 840 err_unroll_sched:
 841         ice_sched_cleanup_all(hw);
 842 err_unroll_alloc:
 843         ice_free(hw, hw->port_info);
 844         hw->port_info = NULL;
 845 err_unroll_cqinit:
 846         ice_destroy_all_ctrlq(hw);
 847         return status;
 848 }
 849
 850 /**
 851  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 852  * @hw: pointer to the hardware structure
 853  *
 854  * This should be called only during nominal operation, not as a result of
 855  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 856  * applicable initializations if it fails for any reason.
 857  */
 858 void ice_deinit_hw(struct ice_hw *hw)
 859 {
 860         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 861         ice_cleanup_fltr_mgmt_struct(hw);
 862
 863         ice_sched_cleanup_all(hw);
 864         ice_sched_clear_agg(hw);
 865         ice_free_seg(hw);
 866         ice_free_hw_tbls(hw);
 867         ice_destroy_lock(&hw->tnl_lock);
 868
 869         if (hw->port_info) {
 870                 ice_free(hw, hw->port_info);
 871                 hw->port_info = NULL;
 872         }
 873
 874         ice_destroy_all_ctrlq(hw);
 875
 876         /* Clear VSI contexts if not already cleared */
 877         ice_clear_all_vsi_ctx(hw);
 878 }
 879
 880 /**
 881  * ice_check_reset - Check to see if a global reset is complete
 882  * @hw: pointer to the hardware structure
 883  */
 884 enum ice_status ice_check_reset(struct ice_hw *hw)
 885 {
 886         u32 cnt, reg = 0, grst_timeout, uld_mask;
 887
 888         /* Poll for Device Active state in case a recent CORER, GLOBR,
 889          * or EMPR has occurred. The grst delay value is in 100ms units.
 890          * Add 1sec for outstanding AQ commands that can take a long time.
 891          */
 892         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 893                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 894
 895         for (cnt = 0; cnt < grst_timeout; cnt++) {
 896                 ice_msec_delay(100, true);
 897                 reg = rd32(hw, GLGEN_RSTAT);
 898                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 899                         break;
 900         }
 901
 902         if (cnt == grst_timeout) {
 903                 ice_debug(hw, ICE_DBG_INIT, "Global reset polling failed to complete.\n");
 904                 return ICE_ERR_RESET_FAILED;
 905         }
 906
 907 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 908                                  GLNVM_ULD_PCIER_DONE_1_M |\
 909                                  GLNVM_ULD_CORER_DONE_M |\
 910                                  GLNVM_ULD_GLOBR_DONE_M |\
 911                                  GLNVM_ULD_POR_DONE_M |\
 912                                  GLNVM_ULD_POR_DONE_1_M |\
 913                                  GLNVM_ULD_PCIER_DONE_2_M)
 914
 915         uld_mask = ICE_RESET_DONE_MASK;
 916
 917         /* Device is Active; check Global Reset processes are done */
 918         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 919                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 920                 if (reg == uld_mask) {
 921                         ice_debug(hw, ICE_DBG_INIT, "Global reset processes done. %d\n", cnt);
 922                         break;
 923                 }
 924                 ice_msec_delay(10, true);
 925         }
 926
 927         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 928                 ice_debug(hw, ICE_DBG_INIT, "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 929                           reg);
 930                 return ICE_ERR_RESET_FAILED;
 931         }
 932
 933         return ICE_SUCCESS;
 934 }
 935
 936 /**
 937  * ice_pf_reset - Reset the PF
 938  * @hw: pointer to the hardware structure
 939  *
 940  * If a global reset has been triggered, this function checks
 941  * for its completion and then issues the PF reset
 942  */
 943 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 944 {
 945         u32 cnt, reg;
 946
 947         /* If at function entry a global reset was already in progress, i.e.
 948          * state is not 'device active' or any of the reset done bits are not
 949          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 950          * global reset is done.
 951          */
 952         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 953             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 954                 /* poll on global reset currently in progress until done */
 955                 if (ice_check_reset(hw))
 956                         return ICE_ERR_RESET_FAILED;
 957
 958                 return ICE_SUCCESS;
 959         }
 960
 961         /* Reset the PF */
 962         reg = rd32(hw, PFGEN_CTRL);
 963
 964         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 965
 966         /* Wait for the PFR to complete. The wait time is the global config lock
 967          * timeout plus the PFR timeout which will account for a possible reset
 968          * that is occurring during a download package operation.
 969          */
 970         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 971              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 972                 reg = rd32(hw, PFGEN_CTRL);
 973                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 974                         break;
 975
 976                 ice_msec_delay(1, true);
 977         }
 978
 979         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 980                 ice_debug(hw, ICE_DBG_INIT, "PF reset polling failed to complete.\n");
 981                 return ICE_ERR_RESET_FAILED;
 982         }
 983
 984         return ICE_SUCCESS;
 985 }
 986
 987 /**
 988  * ice_reset - Perform different types of reset
 989  * @hw: pointer to the hardware structure
 990  * @req: reset request
 991  *
 992  * This function triggers a reset as specified by the req parameter.
 993  *
 994  * Note:
 995  * If anything other than a PF reset is triggered, PXE mode is restored.
 996  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 997  * interface has been restored in the rebuild flow.
 998  */
 999 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1000 {
1001         u32 val = 0;
1002
1003         switch (req) {
1004         case ICE_RESET_PFR:
1005                 return ice_pf_reset(hw);
1006         case ICE_RESET_CORER:
1007                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1008                 val = GLGEN_RTRIG_CORER_M;
1009                 break;
1010         case ICE_RESET_GLOBR:
1011                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1012                 val = GLGEN_RTRIG_GLOBR_M;
1013                 break;
1014         default:
1015                 return ICE_ERR_PARAM;
1016         }
1017
1018         val |= rd32(hw, GLGEN_RTRIG);
1019         wr32(hw, GLGEN_RTRIG, val);
1020         ice_flush(hw);
1021
1022         /* wait for the FW to be ready */
1023         return ice_check_reset(hw);
1024 }
1025
1026 /**
1027  * ice_copy_rxq_ctx_to_hw
1028  * @hw: pointer to the hardware structure
1029  * @ice_rxq_ctx: pointer to the rxq context
1030  * @rxq_index: the index of the Rx queue
1031  *
1032  * Copies rxq context from dense structure to HW register space
1033  */
1034 static enum ice_status
1035 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1036 {
1037         u8 i;
1038
1039         if (!ice_rxq_ctx)
1040                 return ICE_ERR_BAD_PTR;
1041
1042         if (rxq_index > QRX_CTRL_MAX_INDEX)
1043                 return ICE_ERR_PARAM;
1044
1045         /* Copy each dword separately to HW */
1046         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1047                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1048                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1049
1050                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1051                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1052         }
1053
1054         return ICE_SUCCESS;
1055 }
1056
1057 /* LAN Rx Queue Context */
1058 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1059         /* Field                Width   LSB */
1060         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1061         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1062         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1063         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1064         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1065         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1066         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1067         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1068         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1069         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1070         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1071         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1072         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1073         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1074         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1075         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1076         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1078         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1079         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1080         { 0 }
1081 };
1082
1083 /**
1084  * ice_write_rxq_ctx
1085  * @hw: pointer to the hardware structure
1086  * @rlan_ctx: pointer to the rxq context
1087  * @rxq_index: the index of the Rx queue
1088  *
1089  * Converts rxq context from sparse to dense structure and then writes
1090  * it to HW register space and enables the hardware to prefetch descriptors
1091  * instead of only fetching them on demand
1092  */
1093 enum ice_status
1094 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1095                   u32 rxq_index)
1096 {
1097         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1098
1099         if (!rlan_ctx)
1100                 return ICE_ERR_BAD_PTR;
1101
1102         rlan_ctx->prefena = 1;
1103
1104         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1105         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1106 }
1107
1108 /**
1109  * ice_clear_rxq_ctx
1110  * @hw: pointer to the hardware structure
1111  * @rxq_index: the index of the Rx queue to clear
1112  *
1113  * Clears rxq context in HW register space
1114  */
1115 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1116 {
1117         u8 i;
1118
1119         if (rxq_index > QRX_CTRL_MAX_INDEX)
1120                 return ICE_ERR_PARAM;
1121
1122         /* Clear each dword register separately */
1123         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1124                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1125
1126         return ICE_SUCCESS;
1127 }
1128
1129 /* LAN Tx Queue Context */
1130 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1131                                     /* Field                    Width   LSB */
1132         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1133         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1134         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1135         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1136         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1137         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1138         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1139         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1140         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1141         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1142         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1143         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1144         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1145         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1146         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1147         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1148         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1149         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1150         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1151         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1152         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1153         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1154         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1155         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1156         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1157         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1158         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1159         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1160         { 0 }
1161 };
1162
1163 /**
1164  * ice_copy_tx_cmpltnq_ctx_to_hw
1165  * @hw: pointer to the hardware structure
1166  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1167  * @tx_cmpltnq_index: the index of the completion queue
1168  *
1169  * Copies Tx completion queue context from dense structure to HW register space
1170  */
1171 static enum ice_status
1172 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1173                               u32 tx_cmpltnq_index)
1174 {
1175         u8 i;
1176
1177         if (!ice_tx_cmpltnq_ctx)
1178                 return ICE_ERR_BAD_PTR;
1179
1180         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1181                 return ICE_ERR_PARAM;
1182
1183         /* Copy each dword separately to HW */
1184         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1185                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1186                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1187
1188                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1189                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1190         }
1191
1192         return ICE_SUCCESS;
1193 }
1194
1195 /* LAN Tx Completion Queue Context */
1196 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1197                                        /* Field                 Width   LSB */
1198         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1199         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1208         { 0 }
1209 };
1210
1211 /**
1212  * ice_write_tx_cmpltnq_ctx
1213  * @hw: pointer to the hardware structure
1214  * @tx_cmpltnq_ctx: pointer to the completion queue context
1215  * @tx_cmpltnq_index: the index of the completion queue
1216  *
1217  * Converts completion queue context from sparse to dense structure and then
1218  * writes it to HW register space
1219  */
1220 enum ice_status
1221 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1222                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1223                          u32 tx_cmpltnq_index)
1224 {
1225         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1226
1227         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1228         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1229 }
1230
1231 /**
1232  * ice_clear_tx_cmpltnq_ctx
1233  * @hw: pointer to the hardware structure
1234  * @tx_cmpltnq_index: the index of the completion queue to clear
1235  *
1236  * Clears Tx completion queue context in HW register space
1237  */
1238 enum ice_status
1239 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1240 {
1241         u8 i;
1242
1243         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1244                 return ICE_ERR_PARAM;
1245
1246         /* Clear each dword register separately */
1247         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1248                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1249
1250         return ICE_SUCCESS;
1251 }
1252
1253 /**
1254  * ice_copy_tx_drbell_q_ctx_to_hw
1255  * @hw: pointer to the hardware structure
1256  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1257  * @tx_drbell_q_index: the index of the doorbell queue
1258  *
1259  * Copies doorbell queue context from dense structure to HW register space
1260  */
1261 static enum ice_status
1262 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1263                                u32 tx_drbell_q_index)
1264 {
1265         u8 i;
1266
1267         if (!ice_tx_drbell_q_ctx)
1268                 return ICE_ERR_BAD_PTR;
1269
1270         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1271                 return ICE_ERR_PARAM;
1272
1273         /* Copy each dword separately to HW */
1274         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1275                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1276                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1277
1278                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1279                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1280         }
1281
1282         return ICE_SUCCESS;
1283 }
1284
1285 /* LAN Tx Doorbell Queue Context info */
1286 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1287                                         /* Field                Width   LSB */
1288         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1289         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1299         { 0 }
1300 };
1301
1302 /**
1303  * ice_write_tx_drbell_q_ctx
1304  * @hw: pointer to the hardware structure
1305  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1306  * @tx_drbell_q_index: the index of the doorbell queue
1307  *
1308  * Converts doorbell queue context from sparse to dense structure and then
1309  * writes it to HW register space
1310  */
1311 enum ice_status
1312 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1313                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1314                           u32 tx_drbell_q_index)
1315 {
1316         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1317
1318         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1319                     ice_tx_drbell_q_ctx_info);
1320         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1321 }
1322
1323 /**
1324  * ice_clear_tx_drbell_q_ctx
1325  * @hw: pointer to the hardware structure
1326  * @tx_drbell_q_index: the index of the doorbell queue to clear
1327  *
1328  * Clears doorbell queue context in HW register space
1329  */
1330 enum ice_status
1331 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1332 {
1333         u8 i;
1334
1335         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1336                 return ICE_ERR_PARAM;
1337
1338         /* Clear each dword register separately */
1339         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1340                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1341
1342         return ICE_SUCCESS;
1343 }
1344
1345 /* FW Admin Queue command wrappers */
1346
1347 /**
1348  * ice_should_retry_sq_send_cmd
1349  * @opcode: AQ opcode
1350  *
1351  * Decide if we should retry the send command routine for the ATQ, depending
1352  * on the opcode.
1353  */
1354 static bool ice_should_retry_sq_send_cmd(u16 opcode)
1355 {
1356         switch (opcode) {
1357         case ice_aqc_opc_get_link_topo:
1358         case ice_aqc_opc_lldp_stop:
1359         case ice_aqc_opc_lldp_start:
1360         case ice_aqc_opc_lldp_filter_ctrl:
1361                 return true;
1362         }
1363
1364         return false;
1365 }
1366
1367 /**
1368  * ice_sq_send_cmd_retry - send command to Control Queue (ATQ)
1369  * @hw: pointer to the HW struct
1370  * @cq: pointer to the specific Control queue
1371  * @desc: prefilled descriptor describing the command
1372  * @buf: buffer to use for indirect commands (or NULL for direct commands)
1373  * @buf_size: size of buffer for indirect commands (or 0 for direct commands)
1374  * @cd: pointer to command details structure
1375  *
1376  * Retry sending the FW Admin Queue command, multiple times, to the FW Admin
1377  * Queue if the EBUSY AQ error is returned.
1378  */
1379 static enum ice_status
1380 ice_sq_send_cmd_retry(struct ice_hw *hw, struct ice_ctl_q_info *cq,
1381                       struct ice_aq_desc *desc, void *buf, u16 buf_size,
1382                       struct ice_sq_cd *cd)
1383 {
1384         struct ice_aq_desc desc_cpy;
1385         enum ice_status status;
1386         bool is_cmd_for_retry;
1387         u8 *buf_cpy = NULL;
1388         u8 idx = 0;
1389         u16 opcode;
1390
1391         opcode = LE16_TO_CPU(desc->opcode);
1392         is_cmd_for_retry = ice_should_retry_sq_send_cmd(opcode);
1393         ice_memset(&desc_cpy, 0, sizeof(desc_cpy), ICE_NONDMA_MEM);
1394
1395         if (is_cmd_for_retry) {
1396                 if (buf) {
1397                         buf_cpy = (u8 *)ice_malloc(hw, buf_size);
1398                         if (!buf_cpy)
1399                                 return ICE_ERR_NO_MEMORY;
1400                 }
1401
1402                 ice_memcpy(&desc_cpy, desc, sizeof(desc_cpy),
1403                            ICE_NONDMA_TO_NONDMA);
1404         }
1405
1406         do {
1407                 status = ice_sq_send_cmd(hw, cq, desc, buf, buf_size, cd);
1408
1409                 if (!is_cmd_for_retry || status == ICE_SUCCESS ||
1410                     hw->adminq.sq_last_status != ICE_AQ_RC_EBUSY)
1411                         break;
1412
1413                 if (buf_cpy)
1414                         ice_memcpy(buf, buf_cpy, buf_size,
1415                                    ICE_NONDMA_TO_NONDMA);
1416
1417                 ice_memcpy(desc, &desc_cpy, sizeof(desc_cpy),
1418                            ICE_NONDMA_TO_NONDMA);
1419
1420                 ice_msec_delay(ICE_SQ_SEND_DELAY_TIME_MS, false);
1421
1422         } while (++idx < ICE_SQ_SEND_MAX_EXECUTE);
1423
1424         if (buf_cpy)
1425                 ice_free(hw, buf_cpy);
1426
1427         return status;
1428 }
1429
1430 /**
1431  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1432  * @hw: pointer to the HW struct
1433  * @desc: descriptor describing the command
1434  * @buf: buffer to use for indirect commands (NULL for direct commands)
1435  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1436  * @cd: pointer to command details structure
1437  *
1438  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1439  */
1440 enum ice_status
1441 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1442                 u16 buf_size, struct ice_sq_cd *cd)
1443 {
1444         if (hw->aq_send_cmd_fn) {
1445                 enum ice_status status = ICE_ERR_NOT_READY;
1446                 u16 retval = ICE_AQ_RC_OK;
1447
1448                 ice_acquire_lock(&hw->adminq.sq_lock);
1449                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1450                                         buf, buf_size)) {
1451                         retval = LE16_TO_CPU(desc->retval);
1452                         /* strip off FW internal code */
1453                         if (retval)
1454                                 retval &= 0xff;
1455                         if (retval == ICE_AQ_RC_OK)
1456                                 status = ICE_SUCCESS;
1457                         else
1458                                 status = ICE_ERR_AQ_ERROR;
1459                 }
1460
1461                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1462                 ice_release_lock(&hw->adminq.sq_lock);
1463
1464                 return status;
1465         }
1466         return ice_sq_send_cmd_retry(hw, &hw->adminq, desc, buf, buf_size, cd);
1467 }
1468
1469 /**
1470  * ice_aq_get_fw_ver
1471  * @hw: pointer to the HW struct
1472  * @cd: pointer to command details structure or NULL
1473  *
1474  * Get the firmware version (0x0001) from the admin queue commands
1475  */
1476 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1477 {
1478         struct ice_aqc_get_ver *resp;
1479         struct ice_aq_desc desc;
1480         enum ice_status status;
1481
1482         resp = &desc.params.get_ver;
1483
1484         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1485
1486         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1487
1488         if (!status) {
1489                 hw->fw_branch = resp->fw_branch;
1490                 hw->fw_maj_ver = resp->fw_major;
1491                 hw->fw_min_ver = resp->fw_minor;
1492                 hw->fw_patch = resp->fw_patch;
1493                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1494                 hw->api_branch = resp->api_branch;
1495                 hw->api_maj_ver = resp->api_major;
1496                 hw->api_min_ver = resp->api_minor;
1497                 hw->api_patch = resp->api_patch;
1498         }
1499
1500         return status;
1501 }
1502
1503 /**
1504  * ice_aq_send_driver_ver
1505  * @hw: pointer to the HW struct
1506  * @dv: driver's major, minor version
1507  * @cd: pointer to command details structure or NULL
1508  *
1509  * Send the driver version (0x0002) to the firmware
1510  */
1511 enum ice_status
1512 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1513                        struct ice_sq_cd *cd)
1514 {
1515         struct ice_aqc_driver_ver *cmd;
1516         struct ice_aq_desc desc;
1517         u16 len;
1518
1519         cmd = &desc.params.driver_ver;
1520
1521         if (!dv)
1522                 return ICE_ERR_PARAM;
1523
1524         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1525
1526         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1527         cmd->major_ver = dv->major_ver;
1528         cmd->minor_ver = dv->minor_ver;
1529         cmd->build_ver = dv->build_ver;
1530         cmd->subbuild_ver = dv->subbuild_ver;
1531
1532         len = 0;
1533         while (len < sizeof(dv->driver_string) &&
1534                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1535                 len++;
1536
1537         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1538 }
1539
1540 /**
1541  * ice_aq_q_shutdown
1542  * @hw: pointer to the HW struct
1543  * @unloading: is the driver unloading itself
1544  *
1545  * Tell the Firmware that we're shutting down the AdminQ and whether
1546  * or not the driver is unloading as well (0x0003).
1547  */
1548 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1549 {
1550         struct ice_aqc_q_shutdown *cmd;
1551         struct ice_aq_desc desc;
1552
1553         cmd = &desc.params.q_shutdown;
1554
1555         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1556
1557         if (unloading)
1558                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1559
1560         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1561 }
1562
1563 /**
1564  * ice_aq_req_res
1565  * @hw: pointer to the HW struct
1566  * @res: resource ID
1567  * @access: access type
1568  * @sdp_number: resource number
1569  * @timeout: the maximum time in ms that the driver may hold the resource
1570  * @cd: pointer to command details structure or NULL
1571  *
1572  * Requests common resource using the admin queue commands (0x0008).
1573  * When attempting to acquire the Global Config Lock, the driver can
1574  * learn of three states:
1575  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1576  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1577  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1578  *                          successfully downloaded the package; the driver does
1579  *                          not have to download the package and can continue
1580  *                          loading
1581  *
1582  * Note that if the caller is in an acquire lock, perform action, release lock
1583  * phase of operation, it is possible that the FW may detect a timeout and issue
1584  * a CORER. In this case, the driver will receive a CORER interrupt and will
1585  * have to determine its cause. The calling thread that is handling this flow
1586  * will likely get an error propagated back to it indicating the Download
1587  * Package, Update Package or the Release Resource AQ commands timed out.
1588  */
1589 static enum ice_status
1590 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1591                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1592                struct ice_sq_cd *cd)
1593 {
1594         struct ice_aqc_req_res *cmd_resp;
1595         struct ice_aq_desc desc;
1596         enum ice_status status;
1597
1598         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1599
1600         cmd_resp = &desc.params.res_owner;
1601
1602         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1603
1604         cmd_resp->res_id = CPU_TO_LE16(res);
1605         cmd_resp->access_type = CPU_TO_LE16(access);
1606         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1607         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1608         *timeout = 0;
1609
1610         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1611
1612         /* The completion specifies the maximum time in ms that the driver
1613          * may hold the resource in the Timeout field.
1614          */
1615
1616         /* Global config lock response utilizes an additional status field.
1617          *
1618          * If the Global config lock resource is held by some other driver, the
1619          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1620          * and the timeout field indicates the maximum time the current owner
1621          * of the resource has to free it.
1622          */
1623         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1624                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1625                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1626                         return ICE_SUCCESS;
1627                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1628                            ICE_AQ_RES_GLBL_IN_PROG) {
1629                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1630                         return ICE_ERR_AQ_ERROR;
1631                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1632                            ICE_AQ_RES_GLBL_DONE) {
1633                         return ICE_ERR_AQ_NO_WORK;
1634                 }
1635
1636                 /* invalid FW response, force a timeout immediately */
1637                 *timeout = 0;
1638                 return ICE_ERR_AQ_ERROR;
1639         }
1640
1641         /* If the resource is held by some other driver, the command completes
1642          * with a busy return value and the timeout field indicates the maximum
1643          * time the current owner of the resource has to free it.
1644          */
1645         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1646                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1647
1648         return status;
1649 }
1650
1651 /**
1652  * ice_aq_release_res
1653  * @hw: pointer to the HW struct
1654  * @res: resource ID
1655  * @sdp_number: resource number
1656  * @cd: pointer to command details structure or NULL
1657  *
1658  * release common resource using the admin queue commands (0x0009)
1659  */
1660 static enum ice_status
1661 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1662                    struct ice_sq_cd *cd)
1663 {
1664         struct ice_aqc_req_res *cmd;
1665         struct ice_aq_desc desc;
1666
1667         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1668
1669         cmd = &desc.params.res_owner;
1670
1671         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1672
1673         cmd->res_id = CPU_TO_LE16(res);
1674         cmd->res_number = CPU_TO_LE32(sdp_number);
1675
1676         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1677 }
1678
1679 /**
1680  * ice_acquire_res
1681  * @hw: pointer to the HW structure
1682  * @res: resource ID
1683  * @access: access type (read or write)
1684  * @timeout: timeout in milliseconds
1685  *
1686  * This function will attempt to acquire the ownership of a resource.
1687  */
1688 enum ice_status
1689 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1690                 enum ice_aq_res_access_type access, u32 timeout)
1691 {
1692 #define ICE_RES_POLLING_DELAY_MS        10
1693         u32 delay = ICE_RES_POLLING_DELAY_MS;
1694         u32 time_left = timeout;
1695         enum ice_status status;
1696
1697         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1698
1699         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1700
1701         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1702          * previously acquired the resource and performed any necessary updates;
1703          * in this case the caller does not obtain the resource and has no
1704          * further work to do.
1705          */
1706         if (status == ICE_ERR_AQ_NO_WORK)
1707                 goto ice_acquire_res_exit;
1708
1709         if (status)
1710                 ice_debug(hw, ICE_DBG_RES, "resource %d acquire type %d failed.\n", res, access);
1711
1712         /* If necessary, poll until the current lock owner timeouts */
1713         timeout = time_left;
1714         while (status && timeout && time_left) {
1715                 ice_msec_delay(delay, true);
1716                 timeout = (timeout > delay) ? timeout - delay : 0;
1717                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1718
1719                 if (status == ICE_ERR_AQ_NO_WORK)
1720                         /* lock free, but no work to do */
1721                         break;
1722
1723                 if (!status)
1724                         /* lock acquired */
1725                         break;
1726         }
1727         if (status && status != ICE_ERR_AQ_NO_WORK)
1728                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1729
1730 ice_acquire_res_exit:
1731         if (status == ICE_ERR_AQ_NO_WORK) {
1732                 if (access == ICE_RES_WRITE)
1733                         ice_debug(hw, ICE_DBG_RES, "resource indicates no work to do.\n");
1734                 else
1735                         ice_debug(hw, ICE_DBG_RES, "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1736         }
1737         return status;
1738 }
1739
1740 /**
1741  * ice_release_res
1742  * @hw: pointer to the HW structure
1743  * @res: resource ID
1744  *
1745  * This function will release a resource using the proper Admin Command.
1746  */
1747 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1748 {
1749         enum ice_status status;
1750         u32 total_delay = 0;
1751
1752         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1753
1754         status = ice_aq_release_res(hw, res, 0, NULL);
1755
1756         /* there are some rare cases when trying to release the resource
1757          * results in an admin queue timeout, so handle them correctly
1758          */
1759         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1760                (total_delay < hw->adminq.sq_cmd_timeout)) {
1761                 ice_msec_delay(1, true);
1762                 status = ice_aq_release_res(hw, res, 0, NULL);
1763                 total_delay++;
1764         }
1765 }
1766
1767 /**
1768  * ice_aq_alloc_free_res - command to allocate/free resources
1769  * @hw: pointer to the HW struct
1770  * @num_entries: number of resource entries in buffer
1771  * @buf: Indirect buffer to hold data parameters and response
1772  * @buf_size: size of buffer for indirect commands
1773  * @opc: pass in the command opcode
1774  * @cd: pointer to command details structure or NULL
1775  *
1776  * Helper function to allocate/free resources using the admin queue commands
1777  */
1778 enum ice_status
1779 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1780                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1781                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1782 {
1783         struct ice_aqc_alloc_free_res_cmd *cmd;
1784         struct ice_aq_desc desc;
1785
1786         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1787
1788         cmd = &desc.params.sw_res_ctrl;
1789
1790         if (!buf)
1791                 return ICE_ERR_PARAM;
1792
1793         if (buf_size < FLEX_ARRAY_SIZE(buf, elem, num_entries))
1794                 return ICE_ERR_PARAM;
1795
1796         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1797
1798         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1799
1800         cmd->num_entries = CPU_TO_LE16(num_entries);
1801
1802         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1803 }
1804
1805 /**
1806  * ice_alloc_hw_res - allocate resource
1807  * @hw: pointer to the HW struct
1808  * @type: type of resource
1809  * @num: number of resources to allocate
1810  * @btm: allocate from bottom
1811  * @res: pointer to array that will receive the resources
1812  */
1813 enum ice_status
1814 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1815 {
1816         struct ice_aqc_alloc_free_res_elem *buf;
1817         enum ice_status status;
1818         u16 buf_len;
1819
1820         buf_len = ice_struct_size(buf, elem, num);
1821         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1822         if (!buf)
1823                 return ICE_ERR_NO_MEMORY;
1824
1825         /* Prepare buffer to allocate resource. */
1826         buf->num_elems = CPU_TO_LE16(num);
1827         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1828                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1829         if (btm)
1830                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1831
1832         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1833                                        ice_aqc_opc_alloc_res, NULL);
1834         if (status)
1835                 goto ice_alloc_res_exit;
1836
1837         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
1838                    ICE_NONDMA_TO_NONDMA);
1839
1840 ice_alloc_res_exit:
1841         ice_free(hw, buf);
1842         return status;
1843 }
1844
1845 /**
1846  * ice_free_hw_res - free allocated HW resource
1847  * @hw: pointer to the HW struct
1848  * @type: type of resource to free
1849  * @num: number of resources
1850  * @res: pointer to array that contains the resources to free
1851  */
1852 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1853 {
1854         struct ice_aqc_alloc_free_res_elem *buf;
1855         enum ice_status status;
1856         u16 buf_len;
1857
1858         buf_len = ice_struct_size(buf, elem, num);
1859         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1860         if (!buf)
1861                 return ICE_ERR_NO_MEMORY;
1862
1863         /* Prepare buffer to free resource. */
1864         buf->num_elems = CPU_TO_LE16(num);
1865         buf->res_type = CPU_TO_LE16(type);
1866         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
1867                    ICE_NONDMA_TO_NONDMA);
1868
1869         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1870                                        ice_aqc_opc_free_res, NULL);
1871         if (status)
1872                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1873
1874         ice_free(hw, buf);
1875         return status;
1876 }
1877
1878 /**
1879  * ice_get_num_per_func - determine number of resources per PF
1880  * @hw: pointer to the HW structure
1881  * @max: value to be evenly split between each PF
1882  *
1883  * Determine the number of valid functions by going through the bitmap returned
1884  * from parsing capabilities and use this to calculate the number of resources
1885  * per PF based on the max value passed in.
1886  */
1887 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1888 {
1889         u8 funcs;
1890
1891 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1892         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1893                              ICE_CAPS_VALID_FUNCS_M);
1894
1895         if (!funcs)
1896                 return 0;
1897
1898         return max / funcs;
1899 }
1900
1901 /**
1902  * ice_parse_common_caps - parse common device/function capabilities
1903  * @hw: pointer to the HW struct
1904  * @caps: pointer to common capabilities structure
1905  * @elem: the capability element to parse
1906  * @prefix: message prefix for tracing capabilities
1907  *
1908  * Given a capability element, extract relevant details into the common
1909  * capability structure.
1910  *
1911  * Returns: true if the capability matches one of the common capability ids,
1912  * false otherwise.
1913  */
1914 static bool
1915 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1916                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1917 {
1918         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1919         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1920         u32 number = LE32_TO_CPU(elem->number);
1921         u16 cap = LE16_TO_CPU(elem->cap);
1922         bool found = true;
1923
1924         switch (cap) {
1925         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1926                 caps->valid_functions = number;
1927                 ice_debug(hw, ICE_DBG_INIT, "%s: valid_functions (bitmap) = %d\n", prefix,
1928                           caps->valid_functions);
1929                 break;
1930         case ICE_AQC_CAPS_DCB:
1931                 caps->dcb = (number == 1);
1932                 caps->active_tc_bitmap = logical_id;
1933                 caps->maxtc = phys_id;
1934                 ice_debug(hw, ICE_DBG_INIT, "%s: dcb = %d\n", prefix, caps->dcb);
1935                 ice_debug(hw, ICE_DBG_INIT, "%s: active_tc_bitmap = %d\n", prefix,
1936                           caps->active_tc_bitmap);
1937                 ice_debug(hw, ICE_DBG_INIT, "%s: maxtc = %d\n", prefix, caps->maxtc);
1938                 break;
1939         case ICE_AQC_CAPS_RSS:
1940                 caps->rss_table_size = number;
1941                 caps->rss_table_entry_width = logical_id;
1942                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_size = %d\n", prefix,
1943                           caps->rss_table_size);
1944                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_entry_width = %d\n", prefix,
1945                           caps->rss_table_entry_width);
1946                 break;
1947         case ICE_AQC_CAPS_RXQS:
1948                 caps->num_rxq = number;
1949                 caps->rxq_first_id = phys_id;
1950                 ice_debug(hw, ICE_DBG_INIT, "%s: num_rxq = %d\n", prefix,
1951                           caps->num_rxq);
1952                 ice_debug(hw, ICE_DBG_INIT, "%s: rxq_first_id = %d\n", prefix,
1953                           caps->rxq_first_id);
1954                 break;
1955         case ICE_AQC_CAPS_TXQS:
1956                 caps->num_txq = number;
1957                 caps->txq_first_id = phys_id;
1958                 ice_debug(hw, ICE_DBG_INIT, "%s: num_txq = %d\n", prefix,
1959                           caps->num_txq);
1960                 ice_debug(hw, ICE_DBG_INIT, "%s: txq_first_id = %d\n", prefix,
1961                           caps->txq_first_id);
1962                 break;
1963         case ICE_AQC_CAPS_MSIX:
1964                 caps->num_msix_vectors = number;
1965                 caps->msix_vector_first_id = phys_id;
1966                 ice_debug(hw, ICE_DBG_INIT, "%s: num_msix_vectors = %d\n", prefix,
1967                           caps->num_msix_vectors);
1968                 ice_debug(hw, ICE_DBG_INIT, "%s: msix_vector_first_id = %d\n", prefix,
1969                           caps->msix_vector_first_id);
1970                 break;
1971         case ICE_AQC_CAPS_NVM_MGMT:
1972                 caps->sec_rev_disabled =
1973                         (number & ICE_NVM_MGMT_SEC_REV_DISABLED) ?
1974                         true : false;
1975                 ice_debug(hw, ICE_DBG_INIT, "%s: sec_rev_disabled = %d\n", prefix,
1976                           caps->sec_rev_disabled);
1977                 caps->update_disabled =
1978                         (number & ICE_NVM_MGMT_UPDATE_DISABLED) ?
1979                         true : false;
1980                 ice_debug(hw, ICE_DBG_INIT, "%s: update_disabled = %d\n", prefix,
1981                           caps->update_disabled);
1982                 caps->nvm_unified_update =
1983                         (number & ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT) ?
1984                         true : false;
1985                 ice_debug(hw, ICE_DBG_INIT, "%s: nvm_unified_update = %d\n", prefix,
1986                           caps->nvm_unified_update);
1987                 break;
1988         case ICE_AQC_CAPS_MAX_MTU:
1989                 caps->max_mtu = number;
1990                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1991                           prefix, caps->max_mtu);
1992                 break;
1993         default:
1994                 /* Not one of the recognized common capabilities */
1995                 found = false;
1996         }
1997
1998         return found;
1999 }
2000
2001 /**
2002  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
2003  * @hw: pointer to the HW structure
2004  * @caps: pointer to capabilities structure to fix
2005  *
2006  * Re-calculate the capabilities that are dependent on the number of physical
2007  * ports; i.e. some features are not supported or function differently on
2008  * devices with more than 4 ports.
2009  */
2010 static void
2011 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
2012 {
2013         /* This assumes device capabilities are always scanned before function
2014          * capabilities during the initialization flow.
2015          */
2016         if (hw->dev_caps.num_funcs > 4) {
2017                 /* Max 4 TCs per port */
2018                 caps->maxtc = 4;
2019                 ice_debug(hw, ICE_DBG_INIT, "reducing maxtc to %d (based on #ports)\n",
2020                           caps->maxtc);
2021         }
2022 }
2023
2024 /**
2025  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
2026  * @hw: pointer to the HW struct
2027  * @func_p: pointer to function capabilities structure
2028  * @cap: pointer to the capability element to parse
2029  *
2030  * Extract function capabilities for ICE_AQC_CAPS_VSI.
2031  */
2032 static void
2033 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2034                         struct ice_aqc_list_caps_elem *cap)
2035 {
2036         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
2037         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
2038                   LE32_TO_CPU(cap->number));
2039         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
2040                   func_p->guar_num_vsi);
2041 }
2042
2043 /**
2044  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
2045  * @hw: pointer to the HW struct
2046  * @func_p: pointer to function capabilities structure
2047  *
2048  * Extract function capabilities for ICE_AQC_CAPS_FD.
2049  */
2050 static void
2051 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p)
2052 {
2053         u32 reg_val, val;
2054
2055         if (hw->dcf_enabled)
2056                 return;
2057         reg_val = rd32(hw, GLQF_FD_SIZE);
2058         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2059                 GLQF_FD_SIZE_FD_GSIZE_S;
2060         func_p->fd_fltr_guar =
2061                 ice_get_num_per_func(hw, val);
2062         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2063                 GLQF_FD_SIZE_FD_BSIZE_S;
2064         func_p->fd_fltr_best_effort = val;
2065
2066         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_guar = %d\n",
2067                   func_p->fd_fltr_guar);
2068         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_best_effort = %d\n",
2069                   func_p->fd_fltr_best_effort);
2070 }
2071
2072 /**
2073  * ice_parse_func_caps - Parse function capabilities
2074  * @hw: pointer to the HW struct
2075  * @func_p: pointer to function capabilities structure
2076  * @buf: buffer containing the function capability records
2077  * @cap_count: the number of capabilities
2078  *
2079  * Helper function to parse function (0x000A) capabilities list. For
2080  * capabilities shared between device and function, this relies on
2081  * ice_parse_common_caps.
2082  *
2083  * Loop through the list of provided capabilities and extract the relevant
2084  * data into the function capabilities structured.
2085  */
2086 static void
2087 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2088                     void *buf, u32 cap_count)
2089 {
2090         struct ice_aqc_list_caps_elem *cap_resp;
2091         u32 i;
2092
2093         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2094
2095         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2096
2097         for (i = 0; i < cap_count; i++) {
2098                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2099                 bool found;
2100
2101                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2102                                               &cap_resp[i], "func caps");
2103
2104                 switch (cap) {
2105                 case ICE_AQC_CAPS_VSI:
2106                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2107                         break;
2108                 case ICE_AQC_CAPS_FD:
2109                         ice_parse_fdir_func_caps(hw, func_p);
2110                         break;
2111                 default:
2112                         /* Don't list common capabilities as unknown */
2113                         if (!found)
2114                                 ice_debug(hw, ICE_DBG_INIT, "func caps: unknown capability[%d]: 0x%x\n",
2115                                           i, cap);
2116                         break;
2117                 }
2118         }
2119
2120         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2121 }
2122
2123 /**
2124  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2125  * @hw: pointer to the HW struct
2126  * @dev_p: pointer to device capabilities structure
2127  * @cap: capability element to parse
2128  *
2129  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2130  */
2131 static void
2132 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2133                               struct ice_aqc_list_caps_elem *cap)
2134 {
2135         u32 number = LE32_TO_CPU(cap->number);
2136
2137         dev_p->num_funcs = ice_hweight32(number);
2138         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2139                   dev_p->num_funcs);
2140 }
2141
2142 /**
2143  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2144  * @hw: pointer to the HW struct
2145  * @dev_p: pointer to device capabilities structure
2146  * @cap: capability element to parse
2147  *
2148  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2149  */
2150 static void
2151 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2152                        struct ice_aqc_list_caps_elem *cap)
2153 {
2154         u32 number = LE32_TO_CPU(cap->number);
2155
2156         dev_p->num_vsi_allocd_to_host = number;
2157         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2158                   dev_p->num_vsi_allocd_to_host);
2159 }
2160
2161 /**
2162  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2163  * @hw: pointer to the HW struct
2164  * @dev_p: pointer to device capabilities structure
2165  * @cap: capability element to parse
2166  *
2167  * Parse ICE_AQC_CAPS_FD for device capabilities.
2168  */
2169 static void
2170 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2171                         struct ice_aqc_list_caps_elem *cap)
2172 {
2173         u32 number = LE32_TO_CPU(cap->number);
2174
2175         dev_p->num_flow_director_fltr = number;
2176         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2177                   dev_p->num_flow_director_fltr);
2178 }
2179
2180 /**
2181  * ice_parse_dev_caps - Parse device capabilities
2182  * @hw: pointer to the HW struct
2183  * @dev_p: pointer to device capabilities structure
2184  * @buf: buffer containing the device capability records
2185  * @cap_count: the number of capabilities
2186  *
2187  * Helper device to parse device (0x000B) capabilities list. For
2188  * capabilities shared between device and function, this relies on
2189  * ice_parse_common_caps.
2190  *
2191  * Loop through the list of provided capabilities and extract the relevant
2192  * data into the device capabilities structured.
2193  */
2194 static void
2195 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2196                    void *buf, u32 cap_count)
2197 {
2198         struct ice_aqc_list_caps_elem *cap_resp;
2199         u32 i;
2200
2201         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2202
2203         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2204
2205         for (i = 0; i < cap_count; i++) {
2206                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2207                 bool found;
2208
2209                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2210                                               &cap_resp[i], "dev caps");
2211
2212                 switch (cap) {
2213                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2214                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2215                         break;
2216                 case ICE_AQC_CAPS_VSI:
2217                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2218                         break;
2219                 case  ICE_AQC_CAPS_FD:
2220                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2221                         break;
2222                 default:
2223                         /* Don't list common capabilities as unknown */
2224                         if (!found)
2225                                 ice_debug(hw, ICE_DBG_INIT, "dev caps: unknown capability[%d]: 0x%x\n",
2226                                           i, cap);
2227                         break;
2228                 }
2229         }
2230
2231         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2232 }
2233
2234 /**
2235  * ice_aq_list_caps - query function/device capabilities
2236  * @hw: pointer to the HW struct
2237  * @buf: a buffer to hold the capabilities
2238  * @buf_size: size of the buffer
2239  * @cap_count: if not NULL, set to the number of capabilities reported
2240  * @opc: capabilities type to discover, device or function
2241  * @cd: pointer to command details structure or NULL
2242  *
2243  * Get the function (0x000A) or device (0x000B) capabilities description from
2244  * firmware and store it in the buffer.
2245  *
2246  * If the cap_count pointer is not NULL, then it is set to the number of
2247  * capabilities firmware will report. Note that if the buffer size is too
2248  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2249  * cap_count will still be updated in this case. It is recommended that the
2250  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2251  * firmware could return) to avoid this.
2252  */
2253 static enum ice_status
2254 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2255                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2256 {
2257         struct ice_aqc_list_caps *cmd;
2258         struct ice_aq_desc desc;
2259         enum ice_status status;
2260
2261         cmd = &desc.params.get_cap;
2262
2263         if (opc != ice_aqc_opc_list_func_caps &&
2264             opc != ice_aqc_opc_list_dev_caps)
2265                 return ICE_ERR_PARAM;
2266
2267         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2268         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2269
2270         if (cap_count)
2271                 *cap_count = LE32_TO_CPU(cmd->count);
2272
2273         return status;
2274 }
2275
2276 /**
2277  * ice_discover_dev_caps - Read and extract device capabilities
2278  * @hw: pointer to the hardware structure
2279  * @dev_caps: pointer to device capabilities structure
2280  *
2281  * Read the device capabilities and extract them into the dev_caps structure
2282  * for later use.
2283  */
2284 static enum ice_status
2285 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2286 {
2287         enum ice_status status;
2288         u32 cap_count = 0;
2289         void *cbuf;
2290
2291         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2292         if (!cbuf)
2293                 return ICE_ERR_NO_MEMORY;
2294
2295         /* Although the driver doesn't know the number of capabilities the
2296          * device will return, we can simply send a 4KB buffer, the maximum
2297          * possible size that firmware can return.
2298          */
2299         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2300
2301         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2302                                   ice_aqc_opc_list_dev_caps, NULL);
2303         if (!status)
2304                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2305         ice_free(hw, cbuf);
2306
2307         return status;
2308 }
2309
2310 /**
2311  * ice_discover_func_caps - Read and extract function capabilities
2312  * @hw: pointer to the hardware structure
2313  * @func_caps: pointer to function capabilities structure
2314  *
2315  * Read the function capabilities and extract them into the func_caps structure
2316  * for later use.
2317  */
2318 static enum ice_status
2319 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2320 {
2321         enum ice_status status;
2322         u32 cap_count = 0;
2323         void *cbuf;
2324
2325         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2326         if (!cbuf)
2327                 return ICE_ERR_NO_MEMORY;
2328
2329         /* Although the driver doesn't know the number of capabilities the
2330          * device will return, we can simply send a 4KB buffer, the maximum
2331          * possible size that firmware can return.
2332          */
2333         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2334
2335         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2336                                   ice_aqc_opc_list_func_caps, NULL);
2337         if (!status)
2338                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2339         ice_free(hw, cbuf);
2340
2341         return status;
2342 }
2343
2344 /**
2345  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2346  * @hw: pointer to the hardware structure
2347  */
2348 void ice_set_safe_mode_caps(struct ice_hw *hw)
2349 {
2350         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2351         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2352         struct ice_hw_common_caps cached_caps;
2353         u32 num_funcs;
2354
2355         /* cache some func_caps values that should be restored after memset */
2356         cached_caps = func_caps->common_cap;
2357
2358         /* unset func capabilities */
2359         memset(func_caps, 0, sizeof(*func_caps));
2360
2361 #define ICE_RESTORE_FUNC_CAP(name) \
2362         func_caps->common_cap.name = cached_caps.name
2363
2364         /* restore cached values */
2365         ICE_RESTORE_FUNC_CAP(valid_functions);
2366         ICE_RESTORE_FUNC_CAP(txq_first_id);
2367         ICE_RESTORE_FUNC_CAP(rxq_first_id);
2368         ICE_RESTORE_FUNC_CAP(msix_vector_first_id);
2369         ICE_RESTORE_FUNC_CAP(max_mtu);
2370         ICE_RESTORE_FUNC_CAP(nvm_unified_update);
2371
2372         /* one Tx and one Rx queue in safe mode */
2373         func_caps->common_cap.num_rxq = 1;
2374         func_caps->common_cap.num_txq = 1;
2375
2376         /* two MSIX vectors, one for traffic and one for misc causes */
2377         func_caps->common_cap.num_msix_vectors = 2;
2378         func_caps->guar_num_vsi = 1;
2379
2380         /* cache some dev_caps values that should be restored after memset */
2381         cached_caps = dev_caps->common_cap;
2382         num_funcs = dev_caps->num_funcs;
2383
2384         /* unset dev capabilities */
2385         memset(dev_caps, 0, sizeof(*dev_caps));
2386
2387 #define ICE_RESTORE_DEV_CAP(name) \
2388         dev_caps->common_cap.name = cached_caps.name
2389
2390         /* restore cached values */
2391         ICE_RESTORE_DEV_CAP(valid_functions);
2392         ICE_RESTORE_DEV_CAP(txq_first_id);
2393         ICE_RESTORE_DEV_CAP(rxq_first_id);
2394         ICE_RESTORE_DEV_CAP(msix_vector_first_id);
2395         ICE_RESTORE_DEV_CAP(max_mtu);
2396         ICE_RESTORE_DEV_CAP(nvm_unified_update);
2397         dev_caps->num_funcs = num_funcs;
2398
2399         /* one Tx and one Rx queue per function in safe mode */
2400         dev_caps->common_cap.num_rxq = num_funcs;
2401         dev_caps->common_cap.num_txq = num_funcs;
2402
2403         /* two MSIX vectors per function */
2404         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2405 }
2406
2407 /**
2408  * ice_get_caps - get info about the HW
2409  * @hw: pointer to the hardware structure
2410  */
2411 enum ice_status ice_get_caps(struct ice_hw *hw)
2412 {
2413         enum ice_status status;
2414
2415         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2416         if (status)
2417                 return status;
2418
2419         return ice_discover_func_caps(hw, &hw->func_caps);
2420 }
2421
2422 /**
2423  * ice_aq_manage_mac_write - manage MAC address write command
2424  * @hw: pointer to the HW struct
2425  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2426  * @flags: flags to control write behavior
2427  * @cd: pointer to command details structure or NULL
2428  *
2429  * This function is used to write MAC address to the NVM (0x0108).
2430  */
2431 enum ice_status
2432 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2433                         struct ice_sq_cd *cd)
2434 {
2435         struct ice_aqc_manage_mac_write *cmd;
2436         struct ice_aq_desc desc;
2437
2438         cmd = &desc.params.mac_write;
2439         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2440
2441         cmd->flags = flags;
2442         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_NONDMA);
2443
2444         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2445 }
2446
2447 /**
2448  * ice_aq_clear_pxe_mode
2449  * @hw: pointer to the HW struct
2450  *
2451  * Tell the firmware that the driver is taking over from PXE (0x0110).
2452  */
2453 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2454 {
2455         struct ice_aq_desc desc;
2456
2457         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2458         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2459
2460         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2461 }
2462
2463 /**
2464  * ice_clear_pxe_mode - clear pxe operations mode
2465  * @hw: pointer to the HW struct
2466  *
2467  * Make sure all PXE mode settings are cleared, including things
2468  * like descriptor fetch/write-back mode.
2469  */
2470 void ice_clear_pxe_mode(struct ice_hw *hw)
2471 {
2472         if (ice_check_sq_alive(hw, &hw->adminq))
2473                 ice_aq_clear_pxe_mode(hw);
2474 }
2475
2476 /**
2477  * ice_aq_set_port_params - set physical port parameters.
2478  * @pi: pointer to the port info struct
2479  * @bad_frame_vsi: defines the VSI to which bad frames are forwarded
2480  * @save_bad_pac: if set packets with errors are forwarded to the bad frames VSI
2481  * @pad_short_pac: if set transmit packets smaller than 60 bytes are padded
2482  * @double_vlan: if set double VLAN is enabled
2483  * @cd: pointer to command details structure or NULL
2484  *
2485  * Set Physical port parameters (0x0203)
2486  */
2487 enum ice_status
2488 ice_aq_set_port_params(struct ice_port_info *pi, u16 bad_frame_vsi,
2489                        bool save_bad_pac, bool pad_short_pac, bool double_vlan,
2490                        struct ice_sq_cd *cd)
2491
2492 {
2493         struct ice_aqc_set_port_params *cmd;
2494         struct ice_hw *hw = pi->hw;
2495         struct ice_aq_desc desc;
2496         u16 cmd_flags = 0;
2497
2498         cmd = &desc.params.set_port_params;
2499
2500         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_params);
2501         cmd->bad_frame_vsi = CPU_TO_LE16(bad_frame_vsi);
2502         if (save_bad_pac)
2503                 cmd_flags |= ICE_AQC_SET_P_PARAMS_SAVE_BAD_PACKETS;
2504         if (pad_short_pac)
2505                 cmd_flags |= ICE_AQC_SET_P_PARAMS_PAD_SHORT_PACKETS;
2506         if (double_vlan)
2507                 cmd_flags |= ICE_AQC_SET_P_PARAMS_DOUBLE_VLAN_ENA;
2508         cmd->cmd_flags = CPU_TO_LE16(cmd_flags);
2509
2510         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2511 }
2512
2513 /**
2514  * ice_get_link_speed_based_on_phy_type - returns link speed
2515  * @phy_type_low: lower part of phy_type
2516  * @phy_type_high: higher part of phy_type
2517  *
2518  * This helper function will convert an entry in PHY type structure
2519  * [phy_type_low, phy_type_high] to its corresponding link speed.
2520  * Note: In the structure of [phy_type_low, phy_type_high], there should
2521  * be one bit set, as this function will convert one PHY type to its
2522  * speed.
2523  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2524  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2525  */
2526 static u16
2527 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2528 {
2529         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2530         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2531
2532         switch (phy_type_low) {
2533         case ICE_PHY_TYPE_LOW_100BASE_TX:
2534         case ICE_PHY_TYPE_LOW_100M_SGMII:
2535                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2536                 break;
2537         case ICE_PHY_TYPE_LOW_1000BASE_T:
2538         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2539         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2540         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2541         case ICE_PHY_TYPE_LOW_1G_SGMII:
2542                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2543                 break;
2544         case ICE_PHY_TYPE_LOW_2500BASE_T:
2545         case ICE_PHY_TYPE_LOW_2500BASE_X:
2546         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2547                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2548                 break;
2549         case ICE_PHY_TYPE_LOW_5GBASE_T:
2550         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2551                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2552                 break;
2553         case ICE_PHY_TYPE_LOW_10GBASE_T:
2554         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2555         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2556         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2557         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2558         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2559         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2560                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2561                 break;
2562         case ICE_PHY_TYPE_LOW_25GBASE_T:
2563         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2564         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2565         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2566         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2567         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2568         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2569         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2570         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2571         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2572         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2573                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2574                 break;
2575         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2576         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2577         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2578         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2579         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2580         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2581                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2582                 break;
2583         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2584         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2585         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2586         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2587         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2588         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2589         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2590         case ICE_PHY_TYPE_LOW_50G_AUI2:
2591         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2592         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2593         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2594         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2595         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2596         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2597         case ICE_PHY_TYPE_LOW_50G_AUI1:
2598                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2599                 break;
2600         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2601         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2602         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2603         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2604         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2605         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2606         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2607         case ICE_PHY_TYPE_LOW_100G_AUI4:
2608         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2609         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2610         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2611         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2612         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2613                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2614                 break;
2615         default:
2616                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2617                 break;
2618         }
2619
2620         switch (phy_type_high) {
2621         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2622         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2623         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2624         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2625         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2626                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2627                 break;
2628         default:
2629                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2630                 break;
2631         }
2632
2633         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2634             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2635                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2636         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2637                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2638                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2639         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2640                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2641                 return speed_phy_type_low;
2642         else
2643                 return speed_phy_type_high;
2644 }
2645
2646 /**
2647  * ice_update_phy_type
2648  * @phy_type_low: pointer to the lower part of phy_type
2649  * @phy_type_high: pointer to the higher part of phy_type
2650  * @link_speeds_bitmap: targeted link speeds bitmap
2651  *
2652  * Note: For the link_speeds_bitmap structure, you can check it at
2653  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2654  * link_speeds_bitmap include multiple speeds.
2655  *
2656  * Each entry in this [phy_type_low, phy_type_high] structure will
2657  * present a certain link speed. This helper function will turn on bits
2658  * in [phy_type_low, phy_type_high] structure based on the value of
2659  * link_speeds_bitmap input parameter.
2660  */
2661 void
2662 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2663                     u16 link_speeds_bitmap)
2664 {
2665         u64 pt_high;
2666         u64 pt_low;
2667         int index;
2668         u16 speed;
2669
2670         /* We first check with low part of phy_type */
2671         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2672                 pt_low = BIT_ULL(index);
2673                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2674
2675                 if (link_speeds_bitmap & speed)
2676                         *phy_type_low |= BIT_ULL(index);
2677         }
2678
2679         /* We then check with high part of phy_type */
2680         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2681                 pt_high = BIT_ULL(index);
2682                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2683
2684                 if (link_speeds_bitmap & speed)
2685                         *phy_type_high |= BIT_ULL(index);
2686         }
2687 }
2688
2689 /**
2690  * ice_aq_set_phy_cfg
2691  * @hw: pointer to the HW struct
2692  * @pi: port info structure of the interested logical port
2693  * @cfg: structure with PHY configuration data to be set
2694  * @cd: pointer to command details structure or NULL
2695  *
2696  * Set the various PHY configuration parameters supported on the Port.
2697  * One or more of the Set PHY config parameters may be ignored in an MFP
2698  * mode as the PF may not have the privilege to set some of the PHY Config
2699  * parameters. This status will be indicated by the command response (0x0601).
2700  */
2701 enum ice_status
2702 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2703                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2704 {
2705         struct ice_aq_desc desc;
2706         enum ice_status status;
2707
2708         if (!cfg)
2709                 return ICE_ERR_PARAM;
2710
2711         /* Ensure that only valid bits of cfg->caps can be turned on. */
2712         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2713                 ice_debug(hw, ICE_DBG_PHY, "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2714                           cfg->caps);
2715
2716                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2717         }
2718
2719         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2720         desc.params.set_phy.lport_num = pi->lport;
2721         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2722
2723         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2724         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2725                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2726         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2727                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2728         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2729         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2730                   cfg->low_power_ctrl_an);
2731         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2732         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2733         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2734                   cfg->link_fec_opt);
2735
2736         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2737
2738         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2739                 status = ICE_SUCCESS;
2740
2741         if (!status)
2742                 pi->phy.curr_user_phy_cfg = *cfg;
2743
2744         return status;
2745 }
2746
2747 /**
2748  * ice_update_link_info - update status of the HW network link
2749  * @pi: port info structure of the interested logical port
2750  */
2751 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2752 {
2753         struct ice_link_status *li;
2754         enum ice_status status;
2755
2756         if (!pi)
2757                 return ICE_ERR_PARAM;
2758
2759         li = &pi->phy.link_info;
2760
2761         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2762         if (status)
2763                 return status;
2764
2765         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2766                 struct ice_aqc_get_phy_caps_data *pcaps;
2767                 struct ice_hw *hw;
2768
2769                 hw = pi->hw;
2770                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2771                         ice_malloc(hw, sizeof(*pcaps));
2772                 if (!pcaps)
2773                         return ICE_ERR_NO_MEMORY;
2774
2775                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2776                                              pcaps, NULL);
2777
2778                 if (status == ICE_SUCCESS)
2779                         ice_memcpy(li->module_type, &pcaps->module_type,
2780                                    sizeof(li->module_type),
2781                                    ICE_NONDMA_TO_NONDMA);
2782
2783                 ice_free(hw, pcaps);
2784         }
2785
2786         return status;
2787 }
2788
2789 /**
2790  * ice_cache_phy_user_req
2791  * @pi: port information structure
2792  * @cache_data: PHY logging data
2793  * @cache_mode: PHY logging mode
2794  *
2795  * Log the user request on (FC, FEC, SPEED) for later user.
2796  */
2797 static void
2798 ice_cache_phy_user_req(struct ice_port_info *pi,
2799                        struct ice_phy_cache_mode_data cache_data,
2800                        enum ice_phy_cache_mode cache_mode)
2801 {
2802         if (!pi)
2803                 return;
2804
2805         switch (cache_mode) {
2806         case ICE_FC_MODE:
2807                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2808                 break;
2809         case ICE_SPEED_MODE:
2810                 pi->phy.curr_user_speed_req =
2811                         cache_data.data.curr_user_speed_req;
2812                 break;
2813         case ICE_FEC_MODE:
2814                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2815                 break;
2816         default:
2817                 break;
2818         }
2819 }
2820
2821 /**
2822  * ice_caps_to_fc_mode
2823  * @caps: PHY capabilities
2824  *
2825  * Convert PHY FC capabilities to ice FC mode
2826  */
2827 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2828 {
2829         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2830             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2831                 return ICE_FC_FULL;
2832
2833         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2834                 return ICE_FC_TX_PAUSE;
2835
2836         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2837                 return ICE_FC_RX_PAUSE;
2838
2839         return ICE_FC_NONE;
2840 }
2841
2842 /**
2843  * ice_caps_to_fec_mode
2844  * @caps: PHY capabilities
2845  * @fec_options: Link FEC options
2846  *
2847  * Convert PHY FEC capabilities to ice FEC mode
2848  */
2849 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2850 {
2851         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2852                 return ICE_FEC_AUTO;
2853
2854         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2855                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2856                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2857                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2858                 return ICE_FEC_BASER;
2859
2860         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2861                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2862                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2863                 return ICE_FEC_RS;
2864
2865         return ICE_FEC_NONE;
2866 }
2867
2868 /**
2869  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
2870  * @pi: port information structure
2871  * @cfg: PHY configuration data to set FC mode
2872  * @req_mode: FC mode to configure
2873  */
2874 static enum ice_status
2875 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2876                enum ice_fc_mode req_mode)
2877 {
2878         struct ice_phy_cache_mode_data cache_data;
2879         u8 pause_mask = 0x0;
2880
2881         if (!pi || !cfg)
2882                 return ICE_ERR_BAD_PTR;
2883
2884         switch (req_mode) {
2885         case ICE_FC_AUTO:
2886         {
2887                 struct ice_aqc_get_phy_caps_data *pcaps;
2888                 enum ice_status status;
2889
2890                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2891                         ice_malloc(pi->hw, sizeof(*pcaps));
2892                 if (!pcaps)
2893                         return ICE_ERR_NO_MEMORY;
2894
2895                 /* Query the value of FC that both the NIC and attached media
2896                  * can do.
2897                  */
2898                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2899                                              pcaps, NULL);
2900                 if (status) {
2901                         ice_free(pi->hw, pcaps);
2902                         return status;
2903                 }
2904
2905                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2906                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2907
2908                 ice_free(pi->hw, pcaps);
2909                 break;
2910         }
2911         case ICE_FC_FULL:
2912                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2913                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2914                 break;
2915         case ICE_FC_RX_PAUSE:
2916                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2917                 break;
2918         case ICE_FC_TX_PAUSE:
2919                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2920                 break;
2921         default:
2922                 break;
2923         }
2924
2925         /* clear the old pause settings */
2926         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2927                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2928
2929         /* set the new capabilities */
2930         cfg->caps |= pause_mask;
2931
2932         /* Cache user FC request */
2933         cache_data.data.curr_user_fc_req = req_mode;
2934         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2935
2936         return ICE_SUCCESS;
2937 }
2938
2939 /**
2940  * ice_set_fc
2941  * @pi: port information structure
2942  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2943  * @ena_auto_link_update: enable automatic link update
2944  *
2945  * Set the requested flow control mode.
2946  */
2947 enum ice_status
2948 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2949 {
2950         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2951         struct ice_aqc_get_phy_caps_data *pcaps;
2952         enum ice_status status;
2953         struct ice_hw *hw;
2954
2955         if (!pi || !aq_failures)
2956                 return ICE_ERR_BAD_PTR;
2957
2958         *aq_failures = 0;
2959         hw = pi->hw;
2960
2961         pcaps = (struct ice_aqc_get_phy_caps_data *)
2962                 ice_malloc(hw, sizeof(*pcaps));
2963         if (!pcaps)
2964                 return ICE_ERR_NO_MEMORY;
2965
2966         /* Get the current PHY config */
2967         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2968                                      NULL);
2969         if (status) {
2970                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2971                 goto out;
2972         }
2973
2974         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2975
2976         /* Configure the set PHY data */
2977         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2978         if (status) {
2979                 if (status != ICE_ERR_BAD_PTR)
2980                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2981
2982                 goto out;
2983         }
2984
2985         /* If the capabilities have changed, then set the new config */
2986         if (cfg.caps != pcaps->caps) {
2987                 int retry_count, retry_max = 10;
2988
2989                 /* Auto restart link so settings take effect */
2990                 if (ena_auto_link_update)
2991                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2992
2993                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2994                 if (status) {
2995                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2996                         goto out;
2997                 }
2998
2999                 /* Update the link info
3000                  * It sometimes takes a really long time for link to
3001                  * come back from the atomic reset. Thus, we wait a
3002                  * little bit.
3003                  */
3004                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
3005                         status = ice_update_link_info(pi);
3006
3007                         if (status == ICE_SUCCESS)
3008                                 break;
3009
3010                         ice_msec_delay(100, true);
3011                 }
3012
3013                 if (status)
3014                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
3015         }
3016
3017 out:
3018         ice_free(hw, pcaps);
3019         return status;
3020 }
3021
3022 /**
3023  * ice_phy_caps_equals_cfg
3024  * @phy_caps: PHY capabilities
3025  * @phy_cfg: PHY configuration
3026  *
3027  * Helper function to determine if PHY capabilities matches PHY
3028  * configuration
3029  */
3030 bool
3031 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
3032                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
3033 {
3034         u8 caps_mask, cfg_mask;
3035
3036         if (!phy_caps || !phy_cfg)
3037                 return false;
3038
3039         /* These bits are not common between capabilities and configuration.
3040          * Do not use them to determine equality.
3041          */
3042         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
3043                                               ICE_AQC_PHY_EN_MOD_QUAL);
3044         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
3045
3046         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
3047             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
3048             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
3049             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
3050             phy_caps->eee_cap != phy_cfg->eee_cap ||
3051             phy_caps->eeer_value != phy_cfg->eeer_value ||
3052             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
3053                 return false;
3054
3055         return true;
3056 }
3057
3058 /**
3059  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
3060  * @pi: port information structure
3061  * @caps: PHY ability structure to copy date from
3062  * @cfg: PHY configuration structure to copy data to
3063  *
3064  * Helper function to copy AQC PHY get ability data to PHY set configuration
3065  * data structure
3066  */
3067 void
3068 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
3069                          struct ice_aqc_get_phy_caps_data *caps,
3070                          struct ice_aqc_set_phy_cfg_data *cfg)
3071 {
3072         if (!pi || !caps || !cfg)
3073                 return;
3074
3075         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
3076         cfg->phy_type_low = caps->phy_type_low;
3077         cfg->phy_type_high = caps->phy_type_high;
3078         cfg->caps = caps->caps;
3079         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
3080         cfg->eee_cap = caps->eee_cap;
3081         cfg->eeer_value = caps->eeer_value;
3082         cfg->link_fec_opt = caps->link_fec_options;
3083         cfg->module_compliance_enforcement =
3084                 caps->module_compliance_enforcement;
3085
3086         if (ice_fw_supports_link_override(pi->hw)) {
3087                 struct ice_link_default_override_tlv tlv;
3088
3089                 if (ice_get_link_default_override(&tlv, pi))
3090                         return;
3091
3092                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
3093                         cfg->module_compliance_enforcement |=
3094                                 ICE_LINK_OVERRIDE_STRICT_MODE;
3095         }
3096 }
3097
3098 /**
3099  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
3100  * @pi: port information structure
3101  * @cfg: PHY configuration data to set FEC mode
3102  * @fec: FEC mode to configure
3103  */
3104 enum ice_status
3105 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3106                 enum ice_fec_mode fec)
3107 {
3108         struct ice_aqc_get_phy_caps_data *pcaps;
3109         enum ice_status status = ICE_SUCCESS;
3110         struct ice_hw *hw;
3111
3112         if (!pi || !cfg)
3113                 return ICE_ERR_BAD_PTR;
3114
3115         hw = pi->hw;
3116
3117         pcaps = (struct ice_aqc_get_phy_caps_data *)
3118                 ice_malloc(hw, sizeof(*pcaps));
3119         if (!pcaps)
3120                 return ICE_ERR_NO_MEMORY;
3121
3122         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
3123                                      NULL);
3124         if (status)
3125                 goto out;
3126
3127         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3128         cfg->link_fec_opt = pcaps->link_fec_options;
3129
3130         switch (fec) {
3131         case ICE_FEC_BASER:
3132                 /* Clear RS bits, and AND BASE-R ability
3133                  * bits and OR request bits.
3134                  */
3135                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3136                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3137                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3138                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3139                 break;
3140         case ICE_FEC_RS:
3141                 /* Clear BASE-R bits, and AND RS ability
3142                  * bits and OR request bits.
3143                  */
3144                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3145                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3146                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3147                 break;
3148         case ICE_FEC_NONE:
3149                 /* Clear all FEC option bits. */
3150                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3151                 break;
3152         case ICE_FEC_AUTO:
3153                 /* AND auto FEC bit, and all caps bits. */
3154                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3155                 cfg->link_fec_opt |= pcaps->link_fec_options;
3156                 break;
3157         default:
3158                 status = ICE_ERR_PARAM;
3159                 break;
3160         }
3161
3162         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3163                 struct ice_link_default_override_tlv tlv;
3164
3165                 if (ice_get_link_default_override(&tlv, pi))
3166                         goto out;
3167
3168                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3169                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3170                         cfg->link_fec_opt = tlv.fec_options;
3171         }
3172
3173 out:
3174         ice_free(hw, pcaps);
3175
3176         return status;
3177 }
3178
3179 /**
3180  * ice_get_link_status - get status of the HW network link
3181  * @pi: port information structure
3182  * @link_up: pointer to bool (true/false = linkup/linkdown)
3183  *
3184  * Variable link_up is true if link is up, false if link is down.
3185  * The variable link_up is invalid if status is non zero. As a
3186  * result of this call, link status reporting becomes enabled
3187  */
3188 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3189 {
3190         struct ice_phy_info *phy_info;
3191         enum ice_status status = ICE_SUCCESS;
3192
3193         if (!pi || !link_up)
3194                 return ICE_ERR_PARAM;
3195
3196         phy_info = &pi->phy;
3197
3198         if (phy_info->get_link_info) {
3199                 status = ice_update_link_info(pi);
3200
3201                 if (status)
3202                         ice_debug(pi->hw, ICE_DBG_LINK, "get link status error, status = %d\n",
3203                                   status);
3204         }
3205
3206         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3207
3208         return status;
3209 }
3210
3211 /**
3212  * ice_aq_set_link_restart_an
3213  * @pi: pointer to the port information structure
3214  * @ena_link: if true: enable link, if false: disable link
3215  * @cd: pointer to command details structure or NULL
3216  *
3217  * Sets up the link and restarts the Auto-Negotiation over the link.
3218  */
3219 enum ice_status
3220 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3221                            struct ice_sq_cd *cd)
3222 {
3223         struct ice_aqc_restart_an *cmd;
3224         struct ice_aq_desc desc;
3225
3226         cmd = &desc.params.restart_an;
3227
3228         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3229
3230         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3231         cmd->lport_num = pi->lport;
3232         if (ena_link)
3233                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3234         else
3235                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3236
3237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3238 }
3239
3240 /**
3241  * ice_aq_set_event_mask
3242  * @hw: pointer to the HW struct
3243  * @port_num: port number of the physical function
3244  * @mask: event mask to be set
3245  * @cd: pointer to command details structure or NULL
3246  *
3247  * Set event mask (0x0613)
3248  */
3249 enum ice_status
3250 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3251                       struct ice_sq_cd *cd)
3252 {
3253         struct ice_aqc_set_event_mask *cmd;
3254         struct ice_aq_desc desc;
3255
3256         cmd = &desc.params.set_event_mask;
3257
3258         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3259
3260         cmd->lport_num = port_num;
3261
3262         cmd->event_mask = CPU_TO_LE16(mask);
3263         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3264 }
3265
3266 /**
3267  * ice_aq_set_mac_loopback
3268  * @hw: pointer to the HW struct
3269  * @ena_lpbk: Enable or Disable loopback
3270  * @cd: pointer to command details structure or NULL
3271  *
3272  * Enable/disable loopback on a given port
3273  */
3274 enum ice_status
3275 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3276 {
3277         struct ice_aqc_set_mac_lb *cmd;
3278         struct ice_aq_desc desc;
3279
3280         cmd = &desc.params.set_mac_lb;
3281
3282         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3283         if (ena_lpbk)
3284                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3285
3286         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3287 }
3288
3289 /**
3290  * ice_aq_set_port_id_led
3291  * @pi: pointer to the port information
3292  * @is_orig_mode: is this LED set to original mode (by the net-list)
3293  * @cd: pointer to command details structure or NULL
3294  *
3295  * Set LED value for the given port (0x06e9)
3296  */
3297 enum ice_status
3298 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3299                        struct ice_sq_cd *cd)
3300 {
3301         struct ice_aqc_set_port_id_led *cmd;
3302         struct ice_hw *hw = pi->hw;
3303         struct ice_aq_desc desc;
3304
3305         cmd = &desc.params.set_port_id_led;
3306
3307         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3308
3309         if (is_orig_mode)
3310                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3311         else
3312                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3313
3314         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3315 }
3316
3317 /**
3318  * ice_aq_sff_eeprom
3319  * @hw: pointer to the HW struct
3320  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3321  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3322  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3323  * @page: QSFP page
3324  * @set_page: set or ignore the page
3325  * @data: pointer to data buffer to be read/written to the I2C device.
3326  * @length: 1-16 for read, 1 for write.
3327  * @write: 0 read, 1 for write.
3328  * @cd: pointer to command details structure or NULL
3329  *
3330  * Read/Write SFF EEPROM (0x06EE)
3331  */
3332 enum ice_status
3333 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3334                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3335                   bool write, struct ice_sq_cd *cd)
3336 {
3337         struct ice_aqc_sff_eeprom *cmd;
3338         struct ice_aq_desc desc;
3339         enum ice_status status;
3340
3341         if (!data || (mem_addr & 0xff00))
3342                 return ICE_ERR_PARAM;
3343
3344         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3345         cmd = &desc.params.read_write_sff_param;
3346         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
3347         cmd->lport_num = (u8)(lport & 0xff);
3348         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3349         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3350                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3351                                         ((set_page <<
3352                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3353                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3354         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3355         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3356         if (write)
3357                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3358
3359         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3360         return status;
3361 }
3362
3363 /**
3364  * __ice_aq_get_set_rss_lut
3365  * @hw: pointer to the hardware structure
3366  * @params: RSS LUT parameters
3367  * @set: set true to set the table, false to get the table
3368  *
3369  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3370  */
3371 static enum ice_status
3372 __ice_aq_get_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *params, bool set)
3373 {
3374         u16 flags = 0, vsi_id, lut_type, lut_size, glob_lut_idx, vsi_handle;
3375         struct ice_aqc_get_set_rss_lut *cmd_resp;
3376         struct ice_aq_desc desc;
3377         enum ice_status status;
3378         u8 *lut;
3379
3380         if (!params)
3381                 return ICE_ERR_PARAM;
3382
3383         vsi_handle = params->vsi_handle;
3384         lut = params->lut;
3385
3386         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3387                 return ICE_ERR_PARAM;
3388
3389         lut_size = params->lut_size;
3390         lut_type = params->lut_type;
3391         glob_lut_idx = params->global_lut_id;
3392         vsi_id = ice_get_hw_vsi_num(hw, vsi_handle);
3393
3394         cmd_resp = &desc.params.get_set_rss_lut;
3395
3396         if (set) {
3397                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3398                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3399         } else {
3400                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3401         }
3402
3403         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3404                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3405                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3406                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3407
3408         switch (lut_type) {
3409         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3410         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3411         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3412                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3413                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3414                 break;
3415         default:
3416                 status = ICE_ERR_PARAM;
3417                 goto ice_aq_get_set_rss_lut_exit;
3418         }
3419
3420         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3421                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3422                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3423
3424                 if (!set)
3425                         goto ice_aq_get_set_rss_lut_send;
3426         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3427                 if (!set)
3428                         goto ice_aq_get_set_rss_lut_send;
3429         } else {
3430                 goto ice_aq_get_set_rss_lut_send;
3431         }
3432
3433         /* LUT size is only valid for Global and PF table types */
3434         switch (lut_size) {
3435         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3436                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3437                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3438                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3439                 break;
3440         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3441                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3442                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3443                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3444                 break;
3445         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3446                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3447                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3448                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3449                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3450                         break;
3451                 }
3452                 /* fall-through */
3453         default:
3454                 status = ICE_ERR_PARAM;
3455                 goto ice_aq_get_set_rss_lut_exit;
3456         }
3457
3458 ice_aq_get_set_rss_lut_send:
3459         cmd_resp->flags = CPU_TO_LE16(flags);
3460         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3461
3462 ice_aq_get_set_rss_lut_exit:
3463         return status;
3464 }
3465
3466 /**
3467  * ice_aq_get_rss_lut
3468  * @hw: pointer to the hardware structure
3469  * @get_params: RSS LUT parameters used to specify which RSS LUT to get
3470  *
3471  * get the RSS lookup table, PF or VSI type
3472  */
3473 enum ice_status
3474 ice_aq_get_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *get_params)
3475 {
3476         return __ice_aq_get_set_rss_lut(hw, get_params, false);
3477 }
3478
3479 /**
3480  * ice_aq_set_rss_lut
3481  * @hw: pointer to the hardware structure
3482  * @set_params: RSS LUT parameters used to specify how to set the RSS LUT
3483  *
3484  * set the RSS lookup table, PF or VSI type
3485  */
3486 enum ice_status
3487 ice_aq_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *set_params)
3488 {
3489         return __ice_aq_get_set_rss_lut(hw, set_params, true);
3490 }
3491
3492 /**
3493  * __ice_aq_get_set_rss_key
3494  * @hw: pointer to the HW struct
3495  * @vsi_id: VSI FW index
3496  * @key: pointer to key info struct
3497  * @set: set true to set the key, false to get the key
3498  *
3499  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3500  */
3501 static enum
3502 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3503                                     struct ice_aqc_get_set_rss_keys *key,
3504                                     bool set)
3505 {
3506         struct ice_aqc_get_set_rss_key *cmd_resp;
3507         u16 key_size = sizeof(*key);
3508         struct ice_aq_desc desc;
3509
3510         cmd_resp = &desc.params.get_set_rss_key;
3511
3512         if (set) {
3513                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3514                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3515         } else {
3516                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3517         }
3518
3519         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3520                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3521                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3522                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3523
3524         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3525 }
3526
3527 /**
3528  * ice_aq_get_rss_key
3529  * @hw: pointer to the HW struct
3530  * @vsi_handle: software VSI handle
3531  * @key: pointer to key info struct
3532  *
3533  * get the RSS key per VSI
3534  */
3535 enum ice_status
3536 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3537                    struct ice_aqc_get_set_rss_keys *key)
3538 {
3539         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3540                 return ICE_ERR_PARAM;
3541
3542         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3543                                         key, false);
3544 }
3545
3546 /**
3547  * ice_aq_set_rss_key
3548  * @hw: pointer to the HW struct
3549  * @vsi_handle: software VSI handle
3550  * @keys: pointer to key info struct
3551  *
3552  * set the RSS key per VSI
3553  */
3554 enum ice_status
3555 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3556                    struct ice_aqc_get_set_rss_keys *keys)
3557 {
3558         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3559                 return ICE_ERR_PARAM;
3560
3561         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3562                                         keys, true);
3563 }
3564
3565 /**
3566  * ice_aq_add_lan_txq
3567  * @hw: pointer to the hardware structure
3568  * @num_qgrps: Number of added queue groups
3569  * @qg_list: list of queue groups to be added
3570  * @buf_size: size of buffer for indirect command
3571  * @cd: pointer to command details structure or NULL
3572  *
3573  * Add Tx LAN queue (0x0C30)
3574  *
3575  * NOTE:
3576  * Prior to calling add Tx LAN queue:
3577  * Initialize the following as part of the Tx queue context:
3578  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3579  * Cache profile and Packet shaper profile.
3580  *
3581  * After add Tx LAN queue AQ command is completed:
3582  * Interrupts should be associated with specific queues,
3583  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3584  * flow.
3585  */
3586 enum ice_status
3587 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3588                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3589                    struct ice_sq_cd *cd)
3590 {
3591         struct ice_aqc_add_tx_qgrp *list;
3592         struct ice_aqc_add_txqs *cmd;
3593         struct ice_aq_desc desc;
3594         u16 i, sum_size = 0;
3595
3596         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3597
3598         cmd = &desc.params.add_txqs;
3599
3600         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3601
3602         if (!qg_list)
3603                 return ICE_ERR_PARAM;
3604
3605         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3606                 return ICE_ERR_PARAM;
3607
3608         for (i = 0, list = qg_list; i < num_qgrps; i++) {
3609                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
3610                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
3611                                                       list->num_txqs);
3612         }
3613
3614         if (buf_size != sum_size)
3615                 return ICE_ERR_PARAM;
3616
3617         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3618
3619         cmd->num_qgrps = num_qgrps;
3620
3621         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3622 }
3623
3624 /**
3625  * ice_aq_dis_lan_txq
3626  * @hw: pointer to the hardware structure
3627  * @num_qgrps: number of groups in the list
3628  * @qg_list: the list of groups to disable
3629  * @buf_size: the total size of the qg_list buffer in bytes
3630  * @rst_src: if called due to reset, specifies the reset source
3631  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3632  * @cd: pointer to command details structure or NULL
3633  *
3634  * Disable LAN Tx queue (0x0C31)
3635  */
3636 static enum ice_status
3637 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3638                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3639                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3640                    struct ice_sq_cd *cd)
3641 {
3642         struct ice_aqc_dis_txq_item *item;
3643         struct ice_aqc_dis_txqs *cmd;
3644         struct ice_aq_desc desc;
3645         enum ice_status status;
3646         u16 i, sz = 0;
3647
3648         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3649         cmd = &desc.params.dis_txqs;
3650         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3651
3652         /* qg_list can be NULL only in VM/VF reset flow */
3653         if (!qg_list && !rst_src)
3654                 return ICE_ERR_PARAM;
3655
3656         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3657                 return ICE_ERR_PARAM;
3658
3659         cmd->num_entries = num_qgrps;
3660
3661         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3662                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3663
3664         switch (rst_src) {
3665         case ICE_VM_RESET:
3666                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3667                 cmd->vmvf_and_timeout |=
3668                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3669                 break;
3670         case ICE_NO_RESET:
3671         default:
3672                 break;
3673         }
3674
3675         /* flush pipe on time out */
3676         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3677         /* If no queue group info, we are in a reset flow. Issue the AQ */
3678         if (!qg_list)
3679                 goto do_aq;
3680
3681         /* set RD bit to indicate that command buffer is provided by the driver
3682          * and it needs to be read by the firmware
3683          */
3684         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3685
3686         for (i = 0, item = qg_list; i < num_qgrps; i++) {
3687                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
3688
3689                 /* If the num of queues is even, add 2 bytes of padding */
3690                 if ((item->num_qs % 2) == 0)
3691                         item_size += 2;
3692
3693                 sz += item_size;
3694
3695                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
3696         }
3697
3698         if (buf_size != sz)
3699                 return ICE_ERR_PARAM;
3700
3701 do_aq:
3702         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3703         if (status) {
3704                 if (!qg_list)
3705                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3706                                   vmvf_num, hw->adminq.sq_last_status);
3707                 else
3708                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3709                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3710                                   hw->adminq.sq_last_status);
3711         }
3712         return status;
3713 }
3714
3715 /**
3716  * ice_aq_move_recfg_lan_txq
3717  * @hw: pointer to the hardware structure
3718  * @num_qs: number of queues to move/reconfigure
3719  * @is_move: true if this operation involves node movement
3720  * @is_tc_change: true if this operation involves a TC change
3721  * @subseq_call: true if this operation is a subsequent call
3722  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3723  * @timeout: timeout in units of 100 usec (valid values 0-50)
3724  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3725  * @buf: struct containing src/dest TEID and per-queue info
3726  * @buf_size: size of buffer for indirect command
3727  * @txqs_moved: out param, number of queues successfully moved
3728  * @cd: pointer to command details structure or NULL
3729  *
3730  * Move / Reconfigure Tx LAN queues (0x0C32)
3731  */
3732 enum ice_status
3733 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3734                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3735                           u8 timeout, u32 *blocked_cgds,
3736                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3737                           u8 *txqs_moved, struct ice_sq_cd *cd)
3738 {
3739         struct ice_aqc_move_txqs *cmd;
3740         struct ice_aq_desc desc;
3741         enum ice_status status;
3742
3743         cmd = &desc.params.move_txqs;
3744         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3745
3746 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3747         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3748                 return ICE_ERR_PARAM;
3749
3750         if (is_tc_change && !flush_pipe && !blocked_cgds)
3751                 return ICE_ERR_PARAM;
3752
3753         if (!is_move && !is_tc_change)
3754                 return ICE_ERR_PARAM;
3755
3756         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3757
3758         if (is_move)
3759                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3760
3761         if (is_tc_change)
3762                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3763
3764         if (subseq_call)
3765                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3766
3767         if (flush_pipe)
3768                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3769
3770         cmd->num_qs = num_qs;
3771         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3772                         ICE_AQC_Q_CMD_TIMEOUT_M);
3773
3774         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3775
3776         if (!status && txqs_moved)
3777                 *txqs_moved = cmd->num_qs;
3778
3779         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3780             is_tc_change && !flush_pipe)
3781                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3782
3783         return status;
3784 }
3785
3786 /* End of FW Admin Queue command wrappers */
3787
3788 /**
3789  * ice_write_byte - write a byte to a packed context structure
3790  * @src_ctx:  the context structure to read from
3791  * @dest_ctx: the context to be written to
3792  * @ce_info:  a description of the struct to be filled
3793  */
3794 static void
3795 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3796 {
3797         u8 src_byte, dest_byte, mask;
3798         u8 *from, *dest;
3799         u16 shift_width;
3800
3801         /* copy from the next struct field */
3802         from = src_ctx + ce_info->offset;
3803
3804         /* prepare the bits and mask */
3805         shift_width = ce_info->lsb % 8;
3806         mask = (u8)(BIT(ce_info->width) - 1);
3807
3808         src_byte = *from;
3809         src_byte &= mask;
3810
3811         /* shift to correct alignment */
3812         mask <<= shift_width;
3813         src_byte <<= shift_width;
3814
3815         /* get the current bits from the target bit string */
3816         dest = dest_ctx + (ce_info->lsb / 8);
3817
3818         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3819
3820         dest_byte &= ~mask;     /* get the bits not changing */
3821         dest_byte |= src_byte;  /* add in the new bits */
3822
3823         /* put it all back */
3824         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3825 }
3826
3827 /**
3828  * ice_write_word - write a word to a packed context structure
3829  * @src_ctx:  the context structure to read from
3830  * @dest_ctx: the context to be written to
3831  * @ce_info:  a description of the struct to be filled
3832  */
3833 static void
3834 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3835 {
3836         u16 src_word, mask;
3837         __le16 dest_word;
3838         u8 *from, *dest;
3839         u16 shift_width;
3840
3841         /* copy from the next struct field */
3842         from = src_ctx + ce_info->offset;
3843
3844         /* prepare the bits and mask */
3845         shift_width = ce_info->lsb % 8;
3846         mask = BIT(ce_info->width) - 1;
3847
3848         /* don't swizzle the bits until after the mask because the mask bits
3849          * will be in a different bit position on big endian machines
3850          */
3851         src_word = *(u16 *)from;
3852         src_word &= mask;
3853
3854         /* shift to correct alignment */
3855         mask <<= shift_width;
3856         src_word <<= shift_width;
3857
3858         /* get the current bits from the target bit string */
3859         dest = dest_ctx + (ce_info->lsb / 8);
3860
3861         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3862
3863         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3864         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3865
3866         /* put it all back */
3867         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3868 }
3869
3870 /**
3871  * ice_write_dword - write a dword to a packed context structure
3872  * @src_ctx:  the context structure to read from
3873  * @dest_ctx: the context to be written to
3874  * @ce_info:  a description of the struct to be filled
3875  */
3876 static void
3877 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3878 {
3879         u32 src_dword, mask;
3880         __le32 dest_dword;
3881         u8 *from, *dest;
3882         u16 shift_width;
3883
3884         /* copy from the next struct field */
3885         from = src_ctx + ce_info->offset;
3886
3887         /* prepare the bits and mask */
3888         shift_width = ce_info->lsb % 8;
3889
3890         /* if the field width is exactly 32 on an x86 machine, then the shift
3891          * operation will not work because the SHL instructions count is masked
3892          * to 5 bits so the shift will do nothing
3893          */
3894         if (ce_info->width < 32)
3895                 mask = BIT(ce_info->width) - 1;
3896         else
3897                 mask = (u32)~0;
3898
3899         /* don't swizzle the bits until after the mask because the mask bits
3900          * will be in a different bit position on big endian machines
3901          */
3902         src_dword = *(u32 *)from;
3903         src_dword &= mask;
3904
3905         /* shift to correct alignment */
3906         mask <<= shift_width;
3907         src_dword <<= shift_width;
3908
3909         /* get the current bits from the target bit string */
3910         dest = dest_ctx + (ce_info->lsb / 8);
3911
3912         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3913
3914         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3915         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3916
3917         /* put it all back */
3918         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3919 }
3920
3921 /**
3922  * ice_write_qword - write a qword to a packed context structure
3923  * @src_ctx:  the context structure to read from
3924  * @dest_ctx: the context to be written to
3925  * @ce_info:  a description of the struct to be filled
3926  */
3927 static void
3928 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3929 {
3930         u64 src_qword, mask;
3931         __le64 dest_qword;
3932         u8 *from, *dest;
3933         u16 shift_width;
3934
3935         /* copy from the next struct field */
3936         from = src_ctx + ce_info->offset;
3937
3938         /* prepare the bits and mask */
3939         shift_width = ce_info->lsb % 8;
3940
3941         /* if the field width is exactly 64 on an x86 machine, then the shift
3942          * operation will not work because the SHL instructions count is masked
3943          * to 6 bits so the shift will do nothing
3944          */
3945         if (ce_info->width < 64)
3946                 mask = BIT_ULL(ce_info->width) - 1;
3947         else
3948                 mask = (u64)~0;
3949
3950         /* don't swizzle the bits until after the mask because the mask bits
3951          * will be in a different bit position on big endian machines
3952          */
3953         src_qword = *(u64 *)from;
3954         src_qword &= mask;
3955
3956         /* shift to correct alignment */
3957         mask <<= shift_width;
3958         src_qword <<= shift_width;
3959
3960         /* get the current bits from the target bit string */
3961         dest = dest_ctx + (ce_info->lsb / 8);
3962
3963         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3964
3965         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3966         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3967
3968         /* put it all back */
3969         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3970 }
3971
3972 /**
3973  * ice_set_ctx - set context bits in packed structure
3974  * @hw: pointer to the hardware structure
3975  * @src_ctx:  pointer to a generic non-packed context structure
3976  * @dest_ctx: pointer to memory for the packed structure
3977  * @ce_info:  a description of the structure to be transformed
3978  */
3979 enum ice_status
3980 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3981             const struct ice_ctx_ele *ce_info)
3982 {
3983         int f;
3984
3985         for (f = 0; ce_info[f].width; f++) {
3986                 /* We have to deal with each element of the FW response
3987                  * using the correct size so that we are correct regardless
3988                  * of the endianness of the machine.
3989                  */
3990                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3991                         ice_debug(hw, ICE_DBG_QCTX, "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3992                                   f, ce_info[f].width, ce_info[f].size_of);
3993                         continue;
3994                 }
3995                 switch (ce_info[f].size_of) {
3996                 case sizeof(u8):
3997                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3998                         break;
3999                 case sizeof(u16):
4000                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
4001                         break;
4002                 case sizeof(u32):
4003                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
4004                         break;
4005                 case sizeof(u64):
4006                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
4007                         break;
4008                 default:
4009                         return ICE_ERR_INVAL_SIZE;
4010                 }
4011         }
4012
4013         return ICE_SUCCESS;
4014 }
4015
4016 /**
4017  * ice_read_byte - read context byte into struct
4018  * @src_ctx:  the context structure to read from
4019  * @dest_ctx: the context to be written to
4020  * @ce_info:  a description of the struct to be filled
4021  */
4022 static void
4023 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4024 {
4025         u8 dest_byte, mask;
4026         u8 *src, *target;
4027         u16 shift_width;
4028
4029         /* prepare the bits and mask */
4030         shift_width = ce_info->lsb % 8;
4031         mask = (u8)(BIT(ce_info->width) - 1);
4032
4033         /* shift to correct alignment */
4034         mask <<= shift_width;
4035
4036         /* get the current bits from the src bit string */
4037         src = src_ctx + (ce_info->lsb / 8);
4038
4039         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
4040
4041         dest_byte &= ~(mask);
4042
4043         dest_byte >>= shift_width;
4044
4045         /* get the address from the struct field */
4046         target = dest_ctx + ce_info->offset;
4047
4048         /* put it back in the struct */
4049         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
4050 }
4051
4052 /**
4053  * ice_read_word - read context word into struct
4054  * @src_ctx:  the context structure to read from
4055  * @dest_ctx: the context to be written to
4056  * @ce_info:  a description of the struct to be filled
4057  */
4058 static void
4059 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4060 {
4061         u16 dest_word, mask;
4062         u8 *src, *target;
4063         __le16 src_word;
4064         u16 shift_width;
4065
4066         /* prepare the bits and mask */
4067         shift_width = ce_info->lsb % 8;
4068         mask = BIT(ce_info->width) - 1;
4069
4070         /* shift to correct alignment */
4071         mask <<= shift_width;
4072
4073         /* get the current bits from the src bit string */
4074         src = src_ctx + (ce_info->lsb / 8);
4075
4076         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
4077
4078         /* the data in the memory is stored as little endian so mask it
4079          * correctly
4080          */
4081         src_word &= ~(CPU_TO_LE16(mask));
4082
4083         /* get the data back into host order before shifting */
4084         dest_word = LE16_TO_CPU(src_word);
4085
4086         dest_word >>= shift_width;
4087
4088         /* get the address from the struct field */
4089         target = dest_ctx + ce_info->offset;
4090
4091         /* put it back in the struct */
4092         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4093 }
4094
4095 /**
4096  * ice_read_dword - read context dword into struct
4097  * @src_ctx:  the context structure to read from
4098  * @dest_ctx: the context to be written to
4099  * @ce_info:  a description of the struct to be filled
4100  */
4101 static void
4102 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4103 {
4104         u32 dest_dword, mask;
4105         __le32 src_dword;
4106         u8 *src, *target;
4107         u16 shift_width;
4108
4109         /* prepare the bits and mask */
4110         shift_width = ce_info->lsb % 8;
4111
4112         /* if the field width is exactly 32 on an x86 machine, then the shift
4113          * operation will not work because the SHL instructions count is masked
4114          * to 5 bits so the shift will do nothing
4115          */
4116         if (ce_info->width < 32)
4117                 mask = BIT(ce_info->width) - 1;
4118         else
4119                 mask = (u32)~0;
4120
4121         /* shift to correct alignment */
4122         mask <<= shift_width;
4123
4124         /* get the current bits from the src bit string */
4125         src = src_ctx + (ce_info->lsb / 8);
4126
4127         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4128
4129         /* the data in the memory is stored as little endian so mask it
4130          * correctly
4131          */
4132         src_dword &= ~(CPU_TO_LE32(mask));
4133
4134         /* get the data back into host order before shifting */
4135         dest_dword = LE32_TO_CPU(src_dword);
4136
4137         dest_dword >>= shift_width;
4138
4139         /* get the address from the struct field */
4140         target = dest_ctx + ce_info->offset;
4141
4142         /* put it back in the struct */
4143         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4144 }
4145
4146 /**
4147  * ice_read_qword - read context qword into struct
4148  * @src_ctx:  the context structure to read from
4149  * @dest_ctx: the context to be written to
4150  * @ce_info:  a description of the struct to be filled
4151  */
4152 static void
4153 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4154 {
4155         u64 dest_qword, mask;
4156         __le64 src_qword;
4157         u8 *src, *target;
4158         u16 shift_width;
4159
4160         /* prepare the bits and mask */
4161         shift_width = ce_info->lsb % 8;
4162
4163         /* if the field width is exactly 64 on an x86 machine, then the shift
4164          * operation will not work because the SHL instructions count is masked
4165          * to 6 bits so the shift will do nothing
4166          */
4167         if (ce_info->width < 64)
4168                 mask = BIT_ULL(ce_info->width) - 1;
4169         else
4170                 mask = (u64)~0;
4171
4172         /* shift to correct alignment */
4173         mask <<= shift_width;
4174
4175         /* get the current bits from the src bit string */
4176         src = src_ctx + (ce_info->lsb / 8);
4177
4178         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4179
4180         /* the data in the memory is stored as little endian so mask it
4181          * correctly
4182          */
4183         src_qword &= ~(CPU_TO_LE64(mask));
4184
4185         /* get the data back into host order before shifting */
4186         dest_qword = LE64_TO_CPU(src_qword);
4187
4188         dest_qword >>= shift_width;
4189
4190         /* get the address from the struct field */
4191         target = dest_ctx + ce_info->offset;
4192
4193         /* put it back in the struct */
4194         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4195 }
4196
4197 /**
4198  * ice_get_ctx - extract context bits from a packed structure
4199  * @src_ctx:  pointer to a generic packed context structure
4200  * @dest_ctx: pointer to a generic non-packed context structure
4201  * @ce_info:  a description of the structure to be read from
4202  */
4203 enum ice_status
4204 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4205 {
4206         int f;
4207
4208         for (f = 0; ce_info[f].width; f++) {
4209                 switch (ce_info[f].size_of) {
4210                 case 1:
4211                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4212                         break;
4213                 case 2:
4214                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4215                         break;
4216                 case 4:
4217                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4218                         break;
4219                 case 8:
4220                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4221                         break;
4222                 default:
4223                         /* nothing to do, just keep going */
4224                         break;
4225                 }
4226         }
4227
4228         return ICE_SUCCESS;
4229 }
4230
4231 /**
4232  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4233  * @hw: pointer to the HW struct
4234  * @vsi_handle: software VSI handle
4235  * @tc: TC number
4236  * @q_handle: software queue handle
4237  */
4238 struct ice_q_ctx *
4239 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4240 {
4241         struct ice_vsi_ctx *vsi;
4242         struct ice_q_ctx *q_ctx;
4243
4244         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4245         if (!vsi)
4246                 return NULL;
4247         if (q_handle >= vsi->num_lan_q_entries[tc])
4248                 return NULL;
4249         if (!vsi->lan_q_ctx[tc])
4250                 return NULL;
4251         q_ctx = vsi->lan_q_ctx[tc];
4252         return &q_ctx[q_handle];
4253 }
4254
4255 /**
4256  * ice_ena_vsi_txq
4257  * @pi: port information structure
4258  * @vsi_handle: software VSI handle
4259  * @tc: TC number
4260  * @q_handle: software queue handle
4261  * @num_qgrps: Number of added queue groups
4262  * @buf: list of queue groups to be added
4263  * @buf_size: size of buffer for indirect command
4264  * @cd: pointer to command details structure or NULL
4265  *
4266  * This function adds one LAN queue
4267  */
4268 enum ice_status
4269 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4270                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4271                 struct ice_sq_cd *cd)
4272 {
4273         struct ice_aqc_txsched_elem_data node = { 0 };
4274         struct ice_sched_node *parent;
4275         struct ice_q_ctx *q_ctx;
4276         enum ice_status status;
4277         struct ice_hw *hw;
4278
4279         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4280                 return ICE_ERR_CFG;
4281
4282         if (num_qgrps > 1 || buf->num_txqs > 1)
4283                 return ICE_ERR_MAX_LIMIT;
4284
4285         hw = pi->hw;
4286
4287         if (!ice_is_vsi_valid(hw, vsi_handle))
4288                 return ICE_ERR_PARAM;
4289
4290         ice_acquire_lock(&pi->sched_lock);
4291
4292         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4293         if (!q_ctx) {
4294                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4295                           q_handle);
4296                 status = ICE_ERR_PARAM;
4297                 goto ena_txq_exit;
4298         }
4299
4300         /* find a parent node */
4301         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4302                                             ICE_SCHED_NODE_OWNER_LAN);
4303         if (!parent) {
4304                 status = ICE_ERR_PARAM;
4305                 goto ena_txq_exit;
4306         }
4307
4308         buf->parent_teid = parent->info.node_teid;
4309         node.parent_teid = parent->info.node_teid;
4310         /* Mark that the values in the "generic" section as valid. The default
4311          * value in the "generic" section is zero. This means that :
4312          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4313          * - 0 priority among siblings, indicated by Bit 1-3.
4314          * - WFQ, indicated by Bit 4.
4315          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4316          * Bit 5-6.
4317          * - Bit 7 is reserved.
4318          * Without setting the generic section as valid in valid_sections, the
4319          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4320          */
4321         buf->txqs[0].info.valid_sections =
4322                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4323                 ICE_AQC_ELEM_VALID_EIR;
4324         buf->txqs[0].info.generic = 0;
4325         buf->txqs[0].info.cir_bw.bw_profile_idx =
4326                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4327         buf->txqs[0].info.cir_bw.bw_alloc =
4328                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4329         buf->txqs[0].info.eir_bw.bw_profile_idx =
4330                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4331         buf->txqs[0].info.eir_bw.bw_alloc =
4332                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4333
4334         /* add the LAN queue */
4335         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4336         if (status != ICE_SUCCESS) {
4337                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4338                           LE16_TO_CPU(buf->txqs[0].txq_id),
4339                           hw->adminq.sq_last_status);
4340                 goto ena_txq_exit;
4341         }
4342
4343         node.node_teid = buf->txqs[0].q_teid;
4344         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4345         q_ctx->q_handle = q_handle;
4346         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4347
4348         /* add a leaf node into scheduler tree queue layer */
4349         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4350         if (!status)
4351                 status = ice_sched_replay_q_bw(pi, q_ctx);
4352
4353 ena_txq_exit:
4354         ice_release_lock(&pi->sched_lock);
4355         return status;
4356 }
4357
4358 /**
4359  * ice_dis_vsi_txq
4360  * @pi: port information structure
4361  * @vsi_handle: software VSI handle
4362  * @tc: TC number
4363  * @num_queues: number of queues
4364  * @q_handles: pointer to software queue handle array
4365  * @q_ids: pointer to the q_id array
4366  * @q_teids: pointer to queue node teids
4367  * @rst_src: if called due to reset, specifies the reset source
4368  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4369  * @cd: pointer to command details structure or NULL
4370  *
4371  * This function removes queues and their corresponding nodes in SW DB
4372  */
4373 enum ice_status
4374 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4375                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4376                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4377                 struct ice_sq_cd *cd)
4378 {
4379         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4380         struct ice_aqc_dis_txq_item *qg_list;
4381         struct ice_q_ctx *q_ctx;
4382         struct ice_hw *hw;
4383         u16 i, buf_size;
4384
4385         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4386                 return ICE_ERR_CFG;
4387
4388         hw = pi->hw;
4389
4390         if (!num_queues) {
4391                 /* if queue is disabled already yet the disable queue command
4392                  * has to be sent to complete the VF reset, then call
4393                  * ice_aq_dis_lan_txq without any queue information
4394                  */
4395                 if (rst_src)
4396                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
4397                                                   vmvf_num, NULL);
4398                 return ICE_ERR_CFG;
4399         }
4400
4401         buf_size = ice_struct_size(qg_list, q_id, 1);
4402         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
4403         if (!qg_list)
4404                 return ICE_ERR_NO_MEMORY;
4405
4406         ice_acquire_lock(&pi->sched_lock);
4407
4408         for (i = 0; i < num_queues; i++) {
4409                 struct ice_sched_node *node;
4410
4411                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4412                 if (!node)
4413                         continue;
4414                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
4415                 if (!q_ctx) {
4416                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4417                                   q_handles[i]);
4418                         continue;
4419                 }
4420                 if (q_ctx->q_handle != q_handles[i]) {
4421                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4422                                   q_ctx->q_handle, q_handles[i]);
4423                         continue;
4424                 }
4425                 qg_list->parent_teid = node->info.parent_teid;
4426                 qg_list->num_qs = 1;
4427                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
4428                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
4429                                             vmvf_num, cd);
4430
4431                 if (status != ICE_SUCCESS)
4432                         break;
4433                 ice_free_sched_node(pi, node);
4434                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4435         }
4436         ice_release_lock(&pi->sched_lock);
4437         ice_free(hw, qg_list);
4438         return status;
4439 }
4440
4441 /**
4442  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4443  * @pi: port information structure
4444  * @vsi_handle: software VSI handle
4445  * @tc_bitmap: TC bitmap
4446  * @maxqs: max queues array per TC
4447  * @owner: LAN or RDMA
4448  *
4449  * This function adds/updates the VSI queues per TC.
4450  */
4451 static enum ice_status
4452 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4453                u16 *maxqs, u8 owner)
4454 {
4455         enum ice_status status = ICE_SUCCESS;
4456         u8 i;
4457
4458         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4459                 return ICE_ERR_CFG;
4460
4461         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4462                 return ICE_ERR_PARAM;
4463
4464         ice_acquire_lock(&pi->sched_lock);
4465
4466         ice_for_each_traffic_class(i) {
4467                 /* configuration is possible only if TC node is present */
4468                 if (!ice_sched_get_tc_node(pi, i))
4469                         continue;
4470
4471                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4472                                            ice_is_tc_ena(tc_bitmap, i));
4473                 if (status)
4474                         break;
4475         }
4476
4477         ice_release_lock(&pi->sched_lock);
4478         return status;
4479 }
4480
4481 /**
4482  * ice_cfg_vsi_lan - configure VSI LAN queues
4483  * @pi: port information structure
4484  * @vsi_handle: software VSI handle
4485  * @tc_bitmap: TC bitmap
4486  * @max_lanqs: max LAN queues array per TC
4487  *
4488  * This function adds/updates the VSI LAN queues per TC.
4489  */
4490 enum ice_status
4491 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4492                 u16 *max_lanqs)
4493 {
4494         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4495                               ICE_SCHED_NODE_OWNER_LAN);
4496 }
4497
4498 /**
4499  * ice_is_main_vsi - checks whether the VSI is main VSI
4500  * @hw: pointer to the HW struct
4501  * @vsi_handle: VSI handle
4502  *
4503  * Checks whether the VSI is the main VSI (the first PF VSI created on
4504  * given PF).
4505  */
4506 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4507 {
4508         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4509 }
4510
4511 /**
4512  * ice_replay_pre_init - replay pre initialization
4513  * @hw: pointer to the HW struct
4514  * @sw: pointer to switch info struct for which function initializes filters
4515  *
4516  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4517  */
4518 static enum ice_status
4519 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4520 {
4521         enum ice_status status;
4522         u8 i;
4523
4524         /* Delete old entries from replay filter list head if there is any */
4525         ice_rm_sw_replay_rule_info(hw, sw);
4526         /* In start of replay, move entries into replay_rules list, it
4527          * will allow adding rules entries back to filt_rules list,
4528          * which is operational list.
4529          */
4530         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4531                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4532                                   &sw->recp_list[i].filt_replay_rules);
4533         ice_sched_replay_agg_vsi_preinit(hw);
4534
4535         status = ice_sched_replay_root_node_bw(hw->port_info);
4536         if (status)
4537                 return status;
4538
4539         return ice_sched_replay_tc_node_bw(hw->port_info);
4540 }
4541
4542 /**
4543  * ice_replay_vsi - replay VSI configuration
4544  * @hw: pointer to the HW struct
4545  * @vsi_handle: driver VSI handle
4546  *
4547  * Restore all VSI configuration after reset. It is required to call this
4548  * function with main VSI first.
4549  */
4550 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4551 {
4552         struct ice_switch_info *sw = hw->switch_info;
4553         struct ice_port_info *pi = hw->port_info;
4554         enum ice_status status;
4555
4556         if (!ice_is_vsi_valid(hw, vsi_handle))
4557                 return ICE_ERR_PARAM;
4558
4559         /* Replay pre-initialization if there is any */
4560         if (ice_is_main_vsi(hw, vsi_handle)) {
4561                 status = ice_replay_pre_init(hw, sw);
4562                 if (status)
4563                         return status;
4564         }
4565         /* Replay per VSI all RSS configurations */
4566         status = ice_replay_rss_cfg(hw, vsi_handle);
4567         if (status)
4568                 return status;
4569         /* Replay per VSI all filters */
4570         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4571         if (!status)
4572                 status = ice_replay_vsi_agg(hw, vsi_handle);
4573         return status;
4574 }
4575
4576 /**
4577  * ice_replay_post - post replay configuration cleanup
4578  * @hw: pointer to the HW struct
4579  *
4580  * Post replay cleanup.
4581  */
4582 void ice_replay_post(struct ice_hw *hw)
4583 {
4584         /* Delete old entries from replay filter list head */
4585         ice_rm_all_sw_replay_rule_info(hw);
4586         ice_sched_replay_agg(hw);
4587 }
4588
4589 /**
4590  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4591  * @hw: ptr to the hardware info
4592  * @reg: offset of 64 bit HW register to read from
4593  * @prev_stat_loaded: bool to specify if previous stats are loaded
4594  * @prev_stat: ptr to previous loaded stat value
4595  * @cur_stat: ptr to current stat value
4596  */
4597 void
4598 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4599                   u64 *prev_stat, u64 *cur_stat)
4600 {
4601         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4602
4603         /* device stats are not reset at PFR, they likely will not be zeroed
4604          * when the driver starts. Thus, save the value from the first read
4605          * without adding to the statistic value so that we report stats which
4606          * count up from zero.
4607          */
4608         if (!prev_stat_loaded) {
4609                 *prev_stat = new_data;
4610                 return;
4611         }
4612
4613         /* Calculate the difference between the new and old values, and then
4614          * add it to the software stat value.
4615          */
4616         if (new_data >= *prev_stat)
4617                 *cur_stat += new_data - *prev_stat;
4618         else
4619                 /* to manage the potential roll-over */
4620                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4621
4622         /* Update the previously stored value to prepare for next read */
4623         *prev_stat = new_data;
4624 }
4625
4626 /**
4627  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4628  * @hw: ptr to the hardware info
4629  * @reg: offset of HW register to read from
4630  * @prev_stat_loaded: bool to specify if previous stats are loaded
4631  * @prev_stat: ptr to previous loaded stat value
4632  * @cur_stat: ptr to current stat value
4633  */
4634 void
4635 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4636                   u64 *prev_stat, u64 *cur_stat)
4637 {
4638         u32 new_data;
4639
4640         new_data = rd32(hw, reg);
4641
4642         /* device stats are not reset at PFR, they likely will not be zeroed
4643          * when the driver starts. Thus, save the value from the first read
4644          * without adding to the statistic value so that we report stats which
4645          * count up from zero.
4646          */
4647         if (!prev_stat_loaded) {
4648                 *prev_stat = new_data;
4649                 return;
4650         }
4651
4652         /* Calculate the difference between the new and old values, and then
4653          * add it to the software stat value.
4654          */
4655         if (new_data >= *prev_stat)
4656                 *cur_stat += new_data - *prev_stat;
4657         else
4658                 /* to manage the potential roll-over */
4659                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4660
4661         /* Update the previously stored value to prepare for next read */
4662         *prev_stat = new_data;
4663 }
4664
4665 /**
4666  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4667  * @hw: ptr to the hardware info
4668  * @vsi_handle: VSI handle
4669  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4670  * @cur_stats: ptr to current stats structure
4671  *
4672  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4673  * thus cannot be read using the normal ice_stat_update32 function.
4674  *
4675  * Read the GLV_REPC register associated with the given VSI, and update the
4676  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4677  *
4678  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4679  * cleared each time it's read.
4680  *
4681  * Note that the GLV_RDPC register also counts the causes that would trigger
4682  * GLV_REPC. However, it does not give the finer grained detail about why the
4683  * packets are being dropped. The GLV_REPC values can be used to distinguish
4684  * whether Rx packets are dropped due to errors or due to no available
4685  * descriptors.
4686  */
4687 void
4688 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4689                      struct ice_eth_stats *cur_stats)
4690 {
4691         u16 vsi_num, no_desc, error_cnt;
4692         u32 repc;
4693
4694         if (!ice_is_vsi_valid(hw, vsi_handle))
4695                 return;
4696
4697         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4698
4699         /* If we haven't loaded stats yet, just clear the current value */
4700         if (!prev_stat_loaded) {
4701                 wr32(hw, GLV_REPC(vsi_num), 0);
4702                 return;
4703         }
4704
4705         repc = rd32(hw, GLV_REPC(vsi_num));
4706         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4707         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4708
4709         /* Clear the count by writing to the stats register */
4710         wr32(hw, GLV_REPC(vsi_num), 0);
4711
4712         cur_stats->rx_no_desc += no_desc;
4713         cur_stats->rx_errors += error_cnt;
4714 }
4715
4716 /**
4717  * ice_sched_query_elem - query element information from HW
4718  * @hw: pointer to the HW struct
4719  * @node_teid: node TEID to be queried
4720  * @buf: buffer to element information
4721  *
4722  * This function queries HW element information
4723  */
4724 enum ice_status
4725 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4726                      struct ice_aqc_txsched_elem_data *buf)
4727 {
4728         u16 buf_size, num_elem_ret = 0;
4729         enum ice_status status;
4730
4731         buf_size = sizeof(*buf);
4732         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4733         buf->node_teid = CPU_TO_LE32(node_teid);
4734         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4735                                           NULL);
4736         if (status != ICE_SUCCESS || num_elem_ret != 1)
4737                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4738         return status;
4739 }
4740
4741 /**
4742  * ice_get_fw_mode - returns FW mode
4743  * @hw: pointer to the HW struct
4744  */
4745 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4746 {
4747 #define ICE_FW_MODE_DBG_M BIT(0)
4748 #define ICE_FW_MODE_REC_M BIT(1)
4749 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4750         u32 fw_mode;
4751
4752         /* check the current FW mode */
4753         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4754
4755         if (fw_mode & ICE_FW_MODE_DBG_M)
4756                 return ICE_FW_MODE_DBG;
4757         else if (fw_mode & ICE_FW_MODE_REC_M)
4758                 return ICE_FW_MODE_REC;
4759         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4760                 return ICE_FW_MODE_ROLLBACK;
4761         else
4762                 return ICE_FW_MODE_NORMAL;
4763 }
4764
4765 /**
4766  * ice_fw_supports_link_override
4767  * @hw: pointer to the hardware structure
4768  *
4769  * Checks if the firmware supports link override
4770  */
4771 bool ice_fw_supports_link_override(struct ice_hw *hw)
4772 {
4773         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4774                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4775                         return true;
4776                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4777                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4778                         return true;
4779         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4780                 return true;
4781         }
4782
4783         return false;
4784 }
4785
4786 /**
4787  * ice_get_link_default_override
4788  * @ldo: pointer to the link default override struct
4789  * @pi: pointer to the port info struct
4790  *
4791  * Gets the link default override for a port
4792  */
4793 enum ice_status
4794 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4795                               struct ice_port_info *pi)
4796 {
4797         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4798         struct ice_hw *hw = pi->hw;
4799         enum ice_status status;
4800
4801         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4802                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4803         if (status) {
4804                 ice_debug(hw, ICE_DBG_INIT, "Failed to read link override TLV.\n");
4805                 return status;
4806         }
4807
4808         /* Each port has its own config; calculate for our port */
4809         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4810                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4811
4812         /* link options first */
4813         status = ice_read_sr_word(hw, tlv_start, &buf);
4814         if (status) {
4815                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4816                 return status;
4817         }
4818         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4819         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4820                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4821
4822         /* link PHY config */
4823         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4824         status = ice_read_sr_word(hw, offset, &buf);
4825         if (status) {
4826                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override phy config.\n");
4827                 return status;
4828         }
4829         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4830
4831         /* PHY types low */
4832         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4833         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4834                 status = ice_read_sr_word(hw, (offset + i), &buf);
4835                 if (status) {
4836                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4837                         return status;
4838                 }
4839                 /* shift 16 bits at a time to fill 64 bits */
4840                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4841         }
4842
4843         /* PHY types high */
4844         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4845                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4846         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4847                 status = ice_read_sr_word(hw, (offset + i), &buf);
4848                 if (status) {
4849                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4850                         return status;
4851                 }
4852                 /* shift 16 bits at a time to fill 64 bits */
4853                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4854         }
4855
4856         return status;
4857 }
4858
4859 /**
4860  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4861  * @caps: get PHY capability data
4862  */
4863 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4864 {
4865         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4866             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4867                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4868                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4869                 return true;
4870
4871         return false;
4872 }
4873
4874 /**
4875  * ice_aq_set_lldp_mib - Set the LLDP MIB
4876  * @hw: pointer to the HW struct
4877  * @mib_type: Local, Remote or both Local and Remote MIBs
4878  * @buf: pointer to the caller-supplied buffer to store the MIB block
4879  * @buf_size: size of the buffer (in bytes)
4880  * @cd: pointer to command details structure or NULL
4881  *
4882  * Set the LLDP MIB. (0x0A08)
4883  */
4884 enum ice_status
4885 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4886                     struct ice_sq_cd *cd)
4887 {
4888         struct ice_aqc_lldp_set_local_mib *cmd;
4889         struct ice_aq_desc desc;
4890
4891         cmd = &desc.params.lldp_set_mib;
4892
4893         if (buf_size == 0 || !buf)
4894                 return ICE_ERR_PARAM;
4895
4896         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4897
4898         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4899         desc.datalen = CPU_TO_LE16(buf_size);
4900
4901         cmd->type = mib_type;
4902         cmd->length = CPU_TO_LE16(buf_size);
4903
4904         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4905 }
4906
4907 /**
4908  * ice_fw_supports_lldp_fltr - check NVM version supports lldp_fltr_ctrl
4909  * @hw: pointer to HW struct
4910  */
4911 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
4912 {
4913         if (hw->mac_type != ICE_MAC_E810)
4914                 return false;
4915
4916         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
4917                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
4918                         return true;
4919                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
4920                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
4921                         return true;
4922         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
4923                 return true;
4924         }
4925         return false;
4926 }
4927
4928 /**
4929  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
4930  * @hw: pointer to HW struct
4931  * @vsi_num: absolute HW index for VSI
4932  * @add: boolean for if adding or removing a filter
4933  */
4934 enum ice_status
4935 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
4936 {
4937         struct ice_aqc_lldp_filter_ctrl *cmd;
4938         struct ice_aq_desc desc;
4939
4940         cmd = &desc.params.lldp_filter_ctrl;
4941
4942         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
4943
4944         if (add)
4945                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
4946         else
4947                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
4948
4949         cmd->vsi_num = CPU_TO_LE16(vsi_num);
4950
4951         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
4952 }