drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_discover_dev_caps is expected to be called before this function is
  91  * called.
  92  */
  93 static enum ice_status
  94 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  95                        struct ice_sq_cd *cd)
  96 {
  97         struct ice_aqc_manage_mac_read_resp *resp;
  98         struct ice_aqc_manage_mac_read *cmd;
  99         struct ice_aq_desc desc;
 100         enum ice_status status;
 101         u16 flags;
 102         u8 i;
 103
 104         cmd = &desc.params.mac_read;
 105
 106         if (buf_size < sizeof(*resp))
 107                 return ICE_ERR_BUF_TOO_SHORT;
 108
 109         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 110
 111         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 112         if (status)
 113                 return status;
 114
 115         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 116         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 117
 118         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 119                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 120                 return ICE_ERR_CFG;
 121         }
 122
 123         /* A single port can report up to two (LAN and WoL) addresses */
 124         for (i = 0; i < cmd->num_addr; i++)
 125                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 126                         ice_memcpy(hw->port_info->mac.lan_addr,
 127                                    resp[i].mac_addr, ETH_ALEN,
 128                                    ICE_DMA_TO_NONDMA);
 129                         ice_memcpy(hw->port_info->mac.perm_addr,
 130                                    resp[i].mac_addr,
 131                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 132                         break;
 133                 }
 134         return ICE_SUCCESS;
 135 }
 136
 137 /**
 138  * ice_aq_get_phy_caps - returns PHY capabilities
 139  * @pi: port information structure
 140  * @qual_mods: report qualified modules
 141  * @report_mode: report mode capabilities
 142  * @pcaps: structure for PHY capabilities to be filled
 143  * @cd: pointer to command details structure or NULL
 144  *
 145  * Returns the various PHY capabilities supported on the Port (0x0600)
 146  */
 147 enum ice_status
 148 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 149                     struct ice_aqc_get_phy_caps_data *pcaps,
 150                     struct ice_sq_cd *cd)
 151 {
 152         struct ice_aqc_get_phy_caps *cmd;
 153         u16 pcaps_size = sizeof(*pcaps);
 154         struct ice_aq_desc desc;
 155         enum ice_status status;
 156         struct ice_hw *hw;
 157
 158         cmd = &desc.params.get_phy;
 159
 160         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 161                 return ICE_ERR_PARAM;
 162         hw = pi->hw;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 171
 172         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 173                   report_mode);
 174         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 175                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 177                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 178         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 179         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 180                   pcaps->low_power_ctrl_an);
 181         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 182         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 183                   pcaps->eeer_value);
 184         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 185                   pcaps->link_fec_options);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 187                   pcaps->module_compliance_enforcement);
 188         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 189                   pcaps->extended_compliance_code);
 190         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 191                   pcaps->module_type[0]);
 192         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 193                   pcaps->module_type[1]);
 194         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 195                   pcaps->module_type[2]);
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203         }
 204
 205         return status;
 206 }
 207
 208 /**
 209  * ice_aq_get_link_topo_handle - get link topology node return status
 210  * @pi: port information structure
 211  * @node_type: requested node type
 212  * @cd: pointer to command details structure or NULL
 213  *
 214  * Get link topology node return status for specified node type (0x06E0)
 215  *
 216  * Node type cage can be used to determine if cage is present. If AQC
 217  * returns error (ENOENT), then no cage present. If no cage present, then
 218  * connection type is backplane or BASE-T.
 219  */
 220 static enum ice_status
 221 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 222                             struct ice_sq_cd *cd)
 223 {
 224         struct ice_aqc_get_link_topo *cmd;
 225         struct ice_aq_desc desc;
 226
 227         cmd = &desc.params.get_link_topo;
 228
 229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 230
 231         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 232                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 233
 234         /* set node type */
 235         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 236
 237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 238 }
 239
 240 /**
 241  * ice_is_media_cage_present
 242  * @pi: port information structure
 243  *
 244  * Returns true if media cage is present, else false. If no cage, then
 245  * media type is backplane or BASE-T.
 246  */
 247 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 248 {
 249         /* Node type cage can be used to determine if cage is present. If AQC
 250          * returns error (ENOENT), then no cage present. If no cage present then
 251          * connection type is backplane or BASE-T.
 252          */
 253         return !ice_aq_get_link_topo_handle(pi,
 254                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 255                                             NULL);
 256 }
 257
 258 /**
 259  * ice_get_media_type - Gets media type
 260  * @pi: port information structure
 261  */
 262 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 263 {
 264         struct ice_link_status *hw_link_info;
 265
 266         if (!pi)
 267                 return ICE_MEDIA_UNKNOWN;
 268
 269         hw_link_info = &pi->phy.link_info;
 270         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 271                 /* If more than one media type is selected, report unknown */
 272                 return ICE_MEDIA_UNKNOWN;
 273
 274         if (hw_link_info->phy_type_low) {
 275                 /* 1G SGMII is a special case where some DA cable PHYs
 276                  * may show this as an option when it really shouldn't
 277                  * be since SGMII is meant to be between a MAC and a PHY
 278                  * in a backplane. Try to detect this case and handle it
 279                  */
 280                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 281                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 282                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 283                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 284                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 285                         return ICE_MEDIA_DA;
 286
 287                 switch (hw_link_info->phy_type_low) {
 288                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 289                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 292                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 306                         return ICE_MEDIA_FIBER;
 307                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 315                         return ICE_MEDIA_FIBER;
 316                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 317                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 318                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 319                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 322                         return ICE_MEDIA_BASET;
 323                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 327                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 333                         return ICE_MEDIA_DA;
 334                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 335                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 336                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 339                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 340                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 341                         if (ice_is_media_cage_present(pi))
 342                                 return ICE_MEDIA_AUI;
 343                         /* fall-through */
 344                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 347                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 348                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 352                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 357                         return ICE_MEDIA_BACKPLANE;
 358                 }
 359         } else {
 360                 switch (hw_link_info->phy_type_high) {
 361                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 362                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 363                         if (ice_is_media_cage_present(pi))
 364                                 return ICE_MEDIA_AUI;
 365                         /* fall-through */
 366                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 367                         return ICE_MEDIA_BACKPLANE;
 368                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 369                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 370                         return ICE_MEDIA_FIBER;
 371                 }
 372         }
 373         return ICE_MEDIA_UNKNOWN;
 374 }
 375
 376 /**
 377  * ice_aq_get_link_info
 378  * @pi: port information structure
 379  * @ena_lse: enable/disable LinkStatusEvent reporting
 380  * @link: pointer to link status structure - optional
 381  * @cd: pointer to command details structure or NULL
 382  *
 383  * Get Link Status (0x607). Returns the link status of the adapter.
 384  */
 385 enum ice_status
 386 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 387                      struct ice_link_status *link, struct ice_sq_cd *cd)
 388 {
 389         struct ice_aqc_get_link_status_data link_data = { 0 };
 390         struct ice_aqc_get_link_status *resp;
 391         struct ice_link_status *li_old, *li;
 392         enum ice_media_type *hw_media_type;
 393         struct ice_fc_info *hw_fc_info;
 394         bool tx_pause, rx_pause;
 395         struct ice_aq_desc desc;
 396         enum ice_status status;
 397         struct ice_hw *hw;
 398         u16 cmd_flags;
 399
 400         if (!pi)
 401                 return ICE_ERR_PARAM;
 402         hw = pi->hw;
 403         li_old = &pi->phy.link_info_old;
 404         hw_media_type = &pi->phy.media_type;
 405         li = &pi->phy.link_info;
 406         hw_fc_info = &pi->fc;
 407
 408         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 409         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 410         resp = &desc.params.get_link_status;
 411         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 412         resp->lport_num = pi->lport;
 413
 414         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 415
 416         if (status != ICE_SUCCESS)
 417                 return status;
 418
 419         /* save off old link status information */
 420         *li_old = *li;
 421
 422         /* update current link status information */
 423         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 424         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 425         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 426         *hw_media_type = ice_get_media_type(pi);
 427         li->link_info = link_data.link_info;
 428         li->an_info = link_data.an_info;
 429         li->ext_info = link_data.ext_info;
 430         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 431         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 432         li->topo_media_conflict = link_data.topo_media_conflict;
 433         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 434                                       ICE_AQ_CFG_PACING_TYPE_M);
 435
 436         /* update fc info */
 437         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 438         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 439         if (tx_pause && rx_pause)
 440                 hw_fc_info->current_mode = ICE_FC_FULL;
 441         else if (tx_pause)
 442                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 443         else if (rx_pause)
 444                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 445         else
 446                 hw_fc_info->current_mode = ICE_FC_NONE;
 447
 448         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 449
 450         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 451         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 452         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 453                   (unsigned long long)li->phy_type_low);
 454         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 455                   (unsigned long long)li->phy_type_high);
 456         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 457         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 462         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 463                   li->max_frame_size);
 464         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 465
 466         /* save link status information */
 467         if (link)
 468                 *link = *li;
 469
 470         /* flag cleared so calling functions don't call AQ again */
 471         pi->phy.get_link_info = false;
 472
 473         return ICE_SUCCESS;
 474 }
 475
 476 /**
 477  * ice_fill_tx_timer_and_fc_thresh
 478  * @hw: pointer to the HW struct
 479  * @cmd: pointer to MAC cfg structure
 480  *
 481  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 482  * descriptor
 483  */
 484 static void
 485 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 486                                 struct ice_aqc_set_mac_cfg *cmd)
 487 {
 488         u16 fc_thres_val, tx_timer_val;
 489         u32 val;
 490
 491         /* We read back the transmit timer and fc threshold value of
 492          * LFC. Thus, we will use index =
 493          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 494          *
 495          * Also, because we are opearating on transmit timer and fc
 496          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 497          */
 498 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 499
 500         /* Retrieve the transmit timer */
 501         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 502         tx_timer_val = val &
 503                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 504         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 505
 506         /* Retrieve the fc threshold */
 507         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 508         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 509
 510         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 511 }
 512
 513 /**
 514  * ice_aq_set_mac_cfg
 515  * @hw: pointer to the HW struct
 516  * @max_frame_size: Maximum Frame Size to be supported
 517  * @cd: pointer to command details structure or NULL
 518  *
 519  * Set MAC configuration (0x0603)
 520  */
 521 enum ice_status
 522 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 523 {
 524         struct ice_aqc_set_mac_cfg *cmd;
 525         struct ice_aq_desc desc;
 526
 527         cmd = &desc.params.set_mac_cfg;
 528
 529         if (max_frame_size == 0)
 530                 return ICE_ERR_PARAM;
 531
 532         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 533
 534         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 535
 536         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 537
 538         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 539 }
 540
 541 /**
 542  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 543  * @hw: pointer to the HW struct
 544  */
 545 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 546 {
 547         struct ice_switch_info *sw;
 548         enum ice_status status;
 549
 550         hw->switch_info = (struct ice_switch_info *)
 551                           ice_malloc(hw, sizeof(*hw->switch_info));
 552
 553         sw = hw->switch_info;
 554
 555         if (!sw)
 556                 return ICE_ERR_NO_MEMORY;
 557
 558         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 559         sw->prof_res_bm_init = 0;
 560
 561         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 562         if (status) {
 563                 ice_free(hw, hw->switch_info);
 564                 return status;
 565         }
 566         return ICE_SUCCESS;
 567 }
 568
 569 /**
 570  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 571  * @hw: pointer to the HW struct
 572  * @sw: pointer to switch info struct for which function clears filters
 573  */
 574 static void
 575 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 576 {
 577         struct ice_vsi_list_map_info *v_pos_map;
 578         struct ice_vsi_list_map_info *v_tmp_map;
 579         struct ice_sw_recipe *recps;
 580         u8 i;
 581
 582         if (!sw)
 583                 return;
 584
 585         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 586                                  ice_vsi_list_map_info, list_entry) {
 587                 LIST_DEL(&v_pos_map->list_entry);
 588                 ice_free(hw, v_pos_map);
 589         }
 590         recps = sw->recp_list;
 591         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 592                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 593
 594                 recps[i].root_rid = i;
 595                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 596                                          &recps[i].rg_list, ice_recp_grp_entry,
 597                                          l_entry) {
 598                         LIST_DEL(&rg_entry->l_entry);
 599                         ice_free(hw, rg_entry);
 600                 }
 601
 602                 if (recps[i].adv_rule) {
 603                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 604                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 605
 606                         ice_destroy_lock(&recps[i].filt_rule_lock);
 607                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 608                                                  &recps[i].filt_rules,
 609                                                  ice_adv_fltr_mgmt_list_entry,
 610                                                  list_entry) {
 611                                 LIST_DEL(&lst_itr->list_entry);
 612                                 ice_free(hw, lst_itr->lkups);
 613                                 ice_free(hw, lst_itr);
 614                         }
 615                 } else {
 616                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 617
 618                         ice_destroy_lock(&recps[i].filt_rule_lock);
 619                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 620                                                  &recps[i].filt_rules,
 621                                                  ice_fltr_mgmt_list_entry,
 622                                                  list_entry) {
 623                                 LIST_DEL(&lst_itr->list_entry);
 624                                 ice_free(hw, lst_itr);
 625                         }
 626                 }
 627                 if (recps[i].root_buf)
 628                         ice_free(hw, recps[i].root_buf);
 629         }
 630         ice_rm_sw_replay_rule_info(hw, sw);
 631         ice_free(hw, sw->recp_list);
 632         ice_free(hw, sw);
 633 }
 634
 635 /**
 636  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 637  * @hw: pointer to the HW struct
 638  */
 639 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 640 {
 641         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 642 }
 643
 644 /**
 645  * ice_get_itr_intrl_gran
 646  * @hw: pointer to the HW struct
 647  *
 648  * Determines the ITR/INTRL granularities based on the maximum aggregate
 649  * bandwidth according to the device's configuration during power-on.
 650  */
 651 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 652 {
 653         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 654                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 655                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 656
 657         switch (max_agg_bw) {
 658         case ICE_MAX_AGG_BW_200G:
 659         case ICE_MAX_AGG_BW_100G:
 660         case ICE_MAX_AGG_BW_50G:
 661                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 662                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 663                 break;
 664         case ICE_MAX_AGG_BW_25G:
 665                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 666                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 667                 break;
 668         }
 669 }
 670
 671 /**
 672  * ice_print_rollback_msg - print FW rollback message
 673  * @hw: pointer to the hardware structure
 674  */
 675 void ice_print_rollback_msg(struct ice_hw *hw)
 676 {
 677         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 678         struct ice_nvm_info *nvm = &hw->nvm;
 679         struct ice_orom_info *orom;
 680
 681         orom = &nvm->orom;
 682
 683         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 684                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 685                  orom->build, orom->patch);
 686         ice_warn(hw,
 687                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 688                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 689 }
 690
 691 /**
 692  * ice_init_hw - main hardware initialization routine
 693  * @hw: pointer to the hardware structure
 694  */
 695 enum ice_status ice_init_hw(struct ice_hw *hw)
 696 {
 697         struct ice_aqc_get_phy_caps_data *pcaps;
 698         enum ice_status status;
 699         u16 mac_buf_len;
 700         void *mac_buf;
 701
 702         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 703
 704         /* Set MAC type based on DeviceID */
 705         status = ice_set_mac_type(hw);
 706         if (status)
 707                 return status;
 708
 709         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 710                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 711                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 712
 713         status = ice_reset(hw, ICE_RESET_PFR);
 714         if (status)
 715                 return status;
 716
 717         ice_get_itr_intrl_gran(hw);
 718
 719         status = ice_create_all_ctrlq(hw);
 720         if (status)
 721                 goto err_unroll_cqinit;
 722
 723         status = ice_init_nvm(hw);
 724         if (status)
 725                 goto err_unroll_cqinit;
 726
 727         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 728                 ice_print_rollback_msg(hw);
 729
 730         status = ice_clear_pf_cfg(hw);
 731         if (status)
 732                 goto err_unroll_cqinit;
 733
 734         /* Set bit to enable Flow Director filters */
 735         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 736         INIT_LIST_HEAD(&hw->fdir_list_head);
 737
 738         ice_clear_pxe_mode(hw);
 739
 740         status = ice_get_caps(hw);
 741         if (status)
 742                 goto err_unroll_cqinit;
 743
 744         hw->port_info = (struct ice_port_info *)
 745                         ice_malloc(hw, sizeof(*hw->port_info));
 746         if (!hw->port_info) {
 747                 status = ICE_ERR_NO_MEMORY;
 748                 goto err_unroll_cqinit;
 749         }
 750
 751         /* set the back pointer to HW */
 752         hw->port_info->hw = hw;
 753
 754         /* Initialize port_info struct with switch configuration data */
 755         status = ice_get_initial_sw_cfg(hw);
 756         if (status)
 757                 goto err_unroll_alloc;
 758
 759         hw->evb_veb = true;
 760         /* Query the allocated resources for Tx scheduler */
 761         status = ice_sched_query_res_alloc(hw);
 762         if (status) {
 763                 ice_debug(hw, ICE_DBG_SCHED,
 764                           "Failed to get scheduler allocated resources\n");
 765                 goto err_unroll_alloc;
 766         }
 767         ice_sched_get_psm_clk_freq(hw);
 768
 769         /* Initialize port_info struct with scheduler data */
 770         status = ice_sched_init_port(hw->port_info);
 771         if (status)
 772                 goto err_unroll_sched;
 773
 774         pcaps = (struct ice_aqc_get_phy_caps_data *)
 775                 ice_malloc(hw, sizeof(*pcaps));
 776         if (!pcaps) {
 777                 status = ICE_ERR_NO_MEMORY;
 778                 goto err_unroll_sched;
 779         }
 780
 781         /* Initialize port_info struct with PHY capabilities */
 782         status = ice_aq_get_phy_caps(hw->port_info, false,
 783                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 784         ice_free(hw, pcaps);
 785         if (status)
 786                 goto err_unroll_sched;
 787
 788         /* Initialize port_info struct with link information */
 789         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 790         if (status)
 791                 goto err_unroll_sched;
 792         /* need a valid SW entry point to build a Tx tree */
 793         if (!hw->sw_entry_point_layer) {
 794                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 795                 status = ICE_ERR_CFG;
 796                 goto err_unroll_sched;
 797         }
 798         INIT_LIST_HEAD(&hw->agg_list);
 799         /* Initialize max burst size */
 800         if (!hw->max_burst_size)
 801                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 802         status = ice_init_fltr_mgmt_struct(hw);
 803         if (status)
 804                 goto err_unroll_sched;
 805
 806         /* Get MAC information */
 807         /* A single port can report up to two (LAN and WoL) addresses */
 808         mac_buf = ice_calloc(hw, 2,
 809                              sizeof(struct ice_aqc_manage_mac_read_resp));
 810         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 811
 812         if (!mac_buf) {
 813                 status = ICE_ERR_NO_MEMORY;
 814                 goto err_unroll_fltr_mgmt_struct;
 815         }
 816
 817         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 818         ice_free(hw, mac_buf);
 819
 820         if (status)
 821                 goto err_unroll_fltr_mgmt_struct;
 822         /* enable jumbo frame support at MAC level */
 823         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 824         if (status)
 825                 goto err_unroll_fltr_mgmt_struct;
 826         /* Obtain counter base index which would be used by flow director */
 827         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 828         if (status)
 829                 goto err_unroll_fltr_mgmt_struct;
 830         status = ice_init_hw_tbls(hw);
 831         if (status)
 832                 goto err_unroll_fltr_mgmt_struct;
 833         ice_init_lock(&hw->tnl_lock);
 834         return ICE_SUCCESS;
 835
 836 err_unroll_fltr_mgmt_struct:
 837         ice_cleanup_fltr_mgmt_struct(hw);
 838 err_unroll_sched:
 839         ice_sched_cleanup_all(hw);
 840 err_unroll_alloc:
 841         ice_free(hw, hw->port_info);
 842         hw->port_info = NULL;
 843 err_unroll_cqinit:
 844         ice_destroy_all_ctrlq(hw);
 845         return status;
 846 }
 847
 848 /**
 849  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 850  * @hw: pointer to the hardware structure
 851  *
 852  * This should be called only during nominal operation, not as a result of
 853  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 854  * applicable initializations if it fails for any reason.
 855  */
 856 void ice_deinit_hw(struct ice_hw *hw)
 857 {
 858         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 859         ice_cleanup_fltr_mgmt_struct(hw);
 860
 861         ice_sched_cleanup_all(hw);
 862         ice_sched_clear_agg(hw);
 863         ice_free_seg(hw);
 864         ice_free_hw_tbls(hw);
 865         ice_destroy_lock(&hw->tnl_lock);
 866
 867         if (hw->port_info) {
 868                 ice_free(hw, hw->port_info);
 869                 hw->port_info = NULL;
 870         }
 871
 872         ice_destroy_all_ctrlq(hw);
 873
 874         /* Clear VSI contexts if not already cleared */
 875         ice_clear_all_vsi_ctx(hw);
 876 }
 877
 878 /**
 879  * ice_check_reset - Check to see if a global reset is complete
 880  * @hw: pointer to the hardware structure
 881  */
 882 enum ice_status ice_check_reset(struct ice_hw *hw)
 883 {
 884         u32 cnt, reg = 0, grst_timeout, uld_mask;
 885
 886         /* Poll for Device Active state in case a recent CORER, GLOBR,
 887          * or EMPR has occurred. The grst delay value is in 100ms units.
 888          * Add 1sec for outstanding AQ commands that can take a long time.
 889          */
 890         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 891                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 892
 893         for (cnt = 0; cnt < grst_timeout; cnt++) {
 894                 ice_msec_delay(100, true);
 895                 reg = rd32(hw, GLGEN_RSTAT);
 896                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 897                         break;
 898         }
 899
 900         if (cnt == grst_timeout) {
 901                 ice_debug(hw, ICE_DBG_INIT,
 902                           "Global reset polling failed to complete.\n");
 903                 return ICE_ERR_RESET_FAILED;
 904         }
 905
 906 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 907                                  GLNVM_ULD_PCIER_DONE_1_M |\
 908                                  GLNVM_ULD_CORER_DONE_M |\
 909                                  GLNVM_ULD_GLOBR_DONE_M |\
 910                                  GLNVM_ULD_POR_DONE_M |\
 911                                  GLNVM_ULD_POR_DONE_1_M |\
 912                                  GLNVM_ULD_PCIER_DONE_2_M)
 913
 914         uld_mask = ICE_RESET_DONE_MASK;
 915
 916         /* Device is Active; check Global Reset processes are done */
 917         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 918                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 919                 if (reg == uld_mask) {
 920                         ice_debug(hw, ICE_DBG_INIT,
 921                                   "Global reset processes done. %d\n", cnt);
 922                         break;
 923                 }
 924                 ice_msec_delay(10, true);
 925         }
 926
 927         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 928                 ice_debug(hw, ICE_DBG_INIT,
 929                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 930                           reg);
 931                 return ICE_ERR_RESET_FAILED;
 932         }
 933
 934         return ICE_SUCCESS;
 935 }
 936
 937 /**
 938  * ice_pf_reset - Reset the PF
 939  * @hw: pointer to the hardware structure
 940  *
 941  * If a global reset has been triggered, this function checks
 942  * for its completion and then issues the PF reset
 943  */
 944 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 945 {
 946         u32 cnt, reg;
 947
 948         /* If at function entry a global reset was already in progress, i.e.
 949          * state is not 'device active' or any of the reset done bits are not
 950          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 951          * global reset is done.
 952          */
 953         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 954             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 955                 /* poll on global reset currently in progress until done */
 956                 if (ice_check_reset(hw))
 957                         return ICE_ERR_RESET_FAILED;
 958
 959                 return ICE_SUCCESS;
 960         }
 961
 962         /* Reset the PF */
 963         reg = rd32(hw, PFGEN_CTRL);
 964
 965         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 966
 967         /* Wait for the PFR to complete. The wait time is the global config lock
 968          * timeout plus the PFR timeout which will account for a possible reset
 969          * that is occurring during a download package operation.
 970          */
 971         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 972              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 973                 reg = rd32(hw, PFGEN_CTRL);
 974                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 975                         break;
 976
 977                 ice_msec_delay(1, true);
 978         }
 979
 980         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 981                 ice_debug(hw, ICE_DBG_INIT,
 982                           "PF reset polling failed to complete.\n");
 983                 return ICE_ERR_RESET_FAILED;
 984         }
 985
 986         return ICE_SUCCESS;
 987 }
 988
 989 /**
 990  * ice_reset - Perform different types of reset
 991  * @hw: pointer to the hardware structure
 992  * @req: reset request
 993  *
 994  * This function triggers a reset as specified by the req parameter.
 995  *
 996  * Note:
 997  * If anything other than a PF reset is triggered, PXE mode is restored.
 998  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 999  * interface has been restored in the rebuild flow.
1000  */
1001 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1002 {
1003         u32 val = 0;
1004
1005         switch (req) {
1006         case ICE_RESET_PFR:
1007                 return ice_pf_reset(hw);
1008         case ICE_RESET_CORER:
1009                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1010                 val = GLGEN_RTRIG_CORER_M;
1011                 break;
1012         case ICE_RESET_GLOBR:
1013                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1014                 val = GLGEN_RTRIG_GLOBR_M;
1015                 break;
1016         default:
1017                 return ICE_ERR_PARAM;
1018         }
1019
1020         val |= rd32(hw, GLGEN_RTRIG);
1021         wr32(hw, GLGEN_RTRIG, val);
1022         ice_flush(hw);
1023
1024         /* wait for the FW to be ready */
1025         return ice_check_reset(hw);
1026 }
1027
1028 /**
1029  * ice_copy_rxq_ctx_to_hw
1030  * @hw: pointer to the hardware structure
1031  * @ice_rxq_ctx: pointer to the rxq context
1032  * @rxq_index: the index of the Rx queue
1033  *
1034  * Copies rxq context from dense structure to HW register space
1035  */
1036 static enum ice_status
1037 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1038 {
1039         u8 i;
1040
1041         if (!ice_rxq_ctx)
1042                 return ICE_ERR_BAD_PTR;
1043
1044         if (rxq_index > QRX_CTRL_MAX_INDEX)
1045                 return ICE_ERR_PARAM;
1046
1047         /* Copy each dword separately to HW */
1048         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1049                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1050                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1051
1052                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1053                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1054         }
1055
1056         return ICE_SUCCESS;
1057 }
1058
1059 /* LAN Rx Queue Context */
1060 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1061         /* Field                Width   LSB */
1062         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1063         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1064         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1065         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1066         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1067         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1068         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1069         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1070         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1071         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1072         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1073         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1074         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1075         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1076         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1077         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1078         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1079         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1080         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1081         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1082         { 0 }
1083 };
1084
1085 /**
1086  * ice_write_rxq_ctx
1087  * @hw: pointer to the hardware structure
1088  * @rlan_ctx: pointer to the rxq context
1089  * @rxq_index: the index of the Rx queue
1090  *
1091  * Converts rxq context from sparse to dense structure and then writes
1092  * it to HW register space and enables the hardware to prefetch descriptors
1093  * instead of only fetching them on demand
1094  */
1095 enum ice_status
1096 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1097                   u32 rxq_index)
1098 {
1099         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1100
1101         if (!rlan_ctx)
1102                 return ICE_ERR_BAD_PTR;
1103
1104         rlan_ctx->prefena = 1;
1105
1106         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1107         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1108 }
1109
1110 /**
1111  * ice_clear_rxq_ctx
1112  * @hw: pointer to the hardware structure
1113  * @rxq_index: the index of the Rx queue to clear
1114  *
1115  * Clears rxq context in HW register space
1116  */
1117 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1118 {
1119         u8 i;
1120
1121         if (rxq_index > QRX_CTRL_MAX_INDEX)
1122                 return ICE_ERR_PARAM;
1123
1124         /* Clear each dword register separately */
1125         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1126                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1127
1128         return ICE_SUCCESS;
1129 }
1130
1131 /* LAN Tx Queue Context */
1132 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1133                                     /* Field                    Width   LSB */
1134         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1135         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1136         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1137         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1138         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1139         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1140         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1141         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1142         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1143         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1144         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1145         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1146         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1147         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1148         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1149         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1150         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1151         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1152         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1153         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1154         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1155         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1156         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1157         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1158         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1159         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1160         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1161         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1162         { 0 }
1163 };
1164
1165 /**
1166  * ice_copy_tx_cmpltnq_ctx_to_hw
1167  * @hw: pointer to the hardware structure
1168  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1169  * @tx_cmpltnq_index: the index of the completion queue
1170  *
1171  * Copies Tx completion queue context from dense structure to HW register space
1172  */
1173 static enum ice_status
1174 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1175                               u32 tx_cmpltnq_index)
1176 {
1177         u8 i;
1178
1179         if (!ice_tx_cmpltnq_ctx)
1180                 return ICE_ERR_BAD_PTR;
1181
1182         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1183                 return ICE_ERR_PARAM;
1184
1185         /* Copy each dword separately to HW */
1186         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1187                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1188                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1189
1190                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1191                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1192         }
1193
1194         return ICE_SUCCESS;
1195 }
1196
1197 /* LAN Tx Completion Queue Context */
1198 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1199                                        /* Field                 Width   LSB */
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1205         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1206         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1207         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1208         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1209         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1210         { 0 }
1211 };
1212
1213 /**
1214  * ice_write_tx_cmpltnq_ctx
1215  * @hw: pointer to the hardware structure
1216  * @tx_cmpltnq_ctx: pointer to the completion queue context
1217  * @tx_cmpltnq_index: the index of the completion queue
1218  *
1219  * Converts completion queue context from sparse to dense structure and then
1220  * writes it to HW register space
1221  */
1222 enum ice_status
1223 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1224                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1225                          u32 tx_cmpltnq_index)
1226 {
1227         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1228
1229         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1230         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1231 }
1232
1233 /**
1234  * ice_clear_tx_cmpltnq_ctx
1235  * @hw: pointer to the hardware structure
1236  * @tx_cmpltnq_index: the index of the completion queue to clear
1237  *
1238  * Clears Tx completion queue context in HW register space
1239  */
1240 enum ice_status
1241 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1242 {
1243         u8 i;
1244
1245         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1246                 return ICE_ERR_PARAM;
1247
1248         /* Clear each dword register separately */
1249         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1250                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1251
1252         return ICE_SUCCESS;
1253 }
1254
1255 /**
1256  * ice_copy_tx_drbell_q_ctx_to_hw
1257  * @hw: pointer to the hardware structure
1258  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1259  * @tx_drbell_q_index: the index of the doorbell queue
1260  *
1261  * Copies doorbell queue context from dense structure to HW register space
1262  */
1263 static enum ice_status
1264 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1265                                u32 tx_drbell_q_index)
1266 {
1267         u8 i;
1268
1269         if (!ice_tx_drbell_q_ctx)
1270                 return ICE_ERR_BAD_PTR;
1271
1272         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1273                 return ICE_ERR_PARAM;
1274
1275         /* Copy each dword separately to HW */
1276         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1277                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1278                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1279
1280                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1281                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1282         }
1283
1284         return ICE_SUCCESS;
1285 }
1286
1287 /* LAN Tx Doorbell Queue Context info */
1288 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1289                                         /* Field                Width   LSB */
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1296         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1297         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1298         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1299         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1300         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1301         { 0 }
1302 };
1303
1304 /**
1305  * ice_write_tx_drbell_q_ctx
1306  * @hw: pointer to the hardware structure
1307  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1308  * @tx_drbell_q_index: the index of the doorbell queue
1309  *
1310  * Converts doorbell queue context from sparse to dense structure and then
1311  * writes it to HW register space
1312  */
1313 enum ice_status
1314 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1315                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1316                           u32 tx_drbell_q_index)
1317 {
1318         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1319
1320         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1321                     ice_tx_drbell_q_ctx_info);
1322         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1323 }
1324
1325 /**
1326  * ice_clear_tx_drbell_q_ctx
1327  * @hw: pointer to the hardware structure
1328  * @tx_drbell_q_index: the index of the doorbell queue to clear
1329  *
1330  * Clears doorbell queue context in HW register space
1331  */
1332 enum ice_status
1333 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1334 {
1335         u8 i;
1336
1337         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1338                 return ICE_ERR_PARAM;
1339
1340         /* Clear each dword register separately */
1341         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1342                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1343
1344         return ICE_SUCCESS;
1345 }
1346
1347 /* FW Admin Queue command wrappers */
1348
1349 /**
1350  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1351  * @hw: pointer to the HW struct
1352  * @desc: descriptor describing the command
1353  * @buf: buffer to use for indirect commands (NULL for direct commands)
1354  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1355  * @cd: pointer to command details structure
1356  *
1357  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1358  */
1359 enum ice_status
1360 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1361                 u16 buf_size, struct ice_sq_cd *cd)
1362 {
1363         if (hw->aq_send_cmd_fn) {
1364                 enum ice_status status = ICE_ERR_NOT_READY;
1365                 u16 retval = ICE_AQ_RC_OK;
1366
1367                 ice_acquire_lock(&hw->adminq.sq_lock);
1368                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1369                                         buf, buf_size)) {
1370                         retval = LE16_TO_CPU(desc->retval);
1371                         /* strip off FW internal code */
1372                         if (retval)
1373                                 retval &= 0xff;
1374                         if (retval == ICE_AQ_RC_OK)
1375                                 status = ICE_SUCCESS;
1376                         else
1377                                 status = ICE_ERR_AQ_ERROR;
1378                 }
1379
1380                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1381                 ice_release_lock(&hw->adminq.sq_lock);
1382
1383                 return status;
1384         }
1385         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1386 }
1387
1388 /**
1389  * ice_aq_get_fw_ver
1390  * @hw: pointer to the HW struct
1391  * @cd: pointer to command details structure or NULL
1392  *
1393  * Get the firmware version (0x0001) from the admin queue commands
1394  */
1395 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1396 {
1397         struct ice_aqc_get_ver *resp;
1398         struct ice_aq_desc desc;
1399         enum ice_status status;
1400
1401         resp = &desc.params.get_ver;
1402
1403         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1404
1405         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1406
1407         if (!status) {
1408                 hw->fw_branch = resp->fw_branch;
1409                 hw->fw_maj_ver = resp->fw_major;
1410                 hw->fw_min_ver = resp->fw_minor;
1411                 hw->fw_patch = resp->fw_patch;
1412                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1413                 hw->api_branch = resp->api_branch;
1414                 hw->api_maj_ver = resp->api_major;
1415                 hw->api_min_ver = resp->api_minor;
1416                 hw->api_patch = resp->api_patch;
1417         }
1418
1419         return status;
1420 }
1421
1422 /**
1423  * ice_aq_send_driver_ver
1424  * @hw: pointer to the HW struct
1425  * @dv: driver's major, minor version
1426  * @cd: pointer to command details structure or NULL
1427  *
1428  * Send the driver version (0x0002) to the firmware
1429  */
1430 enum ice_status
1431 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1432                        struct ice_sq_cd *cd)
1433 {
1434         struct ice_aqc_driver_ver *cmd;
1435         struct ice_aq_desc desc;
1436         u16 len;
1437
1438         cmd = &desc.params.driver_ver;
1439
1440         if (!dv)
1441                 return ICE_ERR_PARAM;
1442
1443         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1444
1445         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1446         cmd->major_ver = dv->major_ver;
1447         cmd->minor_ver = dv->minor_ver;
1448         cmd->build_ver = dv->build_ver;
1449         cmd->subbuild_ver = dv->subbuild_ver;
1450
1451         len = 0;
1452         while (len < sizeof(dv->driver_string) &&
1453                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1454                 len++;
1455
1456         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1457 }
1458
1459 /**
1460  * ice_aq_q_shutdown
1461  * @hw: pointer to the HW struct
1462  * @unloading: is the driver unloading itself
1463  *
1464  * Tell the Firmware that we're shutting down the AdminQ and whether
1465  * or not the driver is unloading as well (0x0003).
1466  */
1467 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1468 {
1469         struct ice_aqc_q_shutdown *cmd;
1470         struct ice_aq_desc desc;
1471
1472         cmd = &desc.params.q_shutdown;
1473
1474         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1475
1476         if (unloading)
1477                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1478
1479         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1480 }
1481
1482 /**
1483  * ice_aq_req_res
1484  * @hw: pointer to the HW struct
1485  * @res: resource ID
1486  * @access: access type
1487  * @sdp_number: resource number
1488  * @timeout: the maximum time in ms that the driver may hold the resource
1489  * @cd: pointer to command details structure or NULL
1490  *
1491  * Requests common resource using the admin queue commands (0x0008).
1492  * When attempting to acquire the Global Config Lock, the driver can
1493  * learn of three states:
1494  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1495  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1496  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1497  *                          successfully downloaded the package; the driver does
1498  *                          not have to download the package and can continue
1499  *                          loading
1500  *
1501  * Note that if the caller is in an acquire lock, perform action, release lock
1502  * phase of operation, it is possible that the FW may detect a timeout and issue
1503  * a CORER. In this case, the driver will receive a CORER interrupt and will
1504  * have to determine its cause. The calling thread that is handling this flow
1505  * will likely get an error propagated back to it indicating the Download
1506  * Package, Update Package or the Release Resource AQ commands timed out.
1507  */
1508 static enum ice_status
1509 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1510                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1511                struct ice_sq_cd *cd)
1512 {
1513         struct ice_aqc_req_res *cmd_resp;
1514         struct ice_aq_desc desc;
1515         enum ice_status status;
1516
1517         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1518
1519         cmd_resp = &desc.params.res_owner;
1520
1521         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1522
1523         cmd_resp->res_id = CPU_TO_LE16(res);
1524         cmd_resp->access_type = CPU_TO_LE16(access);
1525         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1526         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1527         *timeout = 0;
1528
1529         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1530
1531         /* The completion specifies the maximum time in ms that the driver
1532          * may hold the resource in the Timeout field.
1533          */
1534
1535         /* Global config lock response utilizes an additional status field.
1536          *
1537          * If the Global config lock resource is held by some other driver, the
1538          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1539          * and the timeout field indicates the maximum time the current owner
1540          * of the resource has to free it.
1541          */
1542         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1543                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1544                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1545                         return ICE_SUCCESS;
1546                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1547                            ICE_AQ_RES_GLBL_IN_PROG) {
1548                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1549                         return ICE_ERR_AQ_ERROR;
1550                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1551                            ICE_AQ_RES_GLBL_DONE) {
1552                         return ICE_ERR_AQ_NO_WORK;
1553                 }
1554
1555                 /* invalid FW response, force a timeout immediately */
1556                 *timeout = 0;
1557                 return ICE_ERR_AQ_ERROR;
1558         }
1559
1560         /* If the resource is held by some other driver, the command completes
1561          * with a busy return value and the timeout field indicates the maximum
1562          * time the current owner of the resource has to free it.
1563          */
1564         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1565                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1566
1567         return status;
1568 }
1569
1570 /**
1571  * ice_aq_release_res
1572  * @hw: pointer to the HW struct
1573  * @res: resource ID
1574  * @sdp_number: resource number
1575  * @cd: pointer to command details structure or NULL
1576  *
1577  * release common resource using the admin queue commands (0x0009)
1578  */
1579 static enum ice_status
1580 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1581                    struct ice_sq_cd *cd)
1582 {
1583         struct ice_aqc_req_res *cmd;
1584         struct ice_aq_desc desc;
1585
1586         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1587
1588         cmd = &desc.params.res_owner;
1589
1590         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1591
1592         cmd->res_id = CPU_TO_LE16(res);
1593         cmd->res_number = CPU_TO_LE32(sdp_number);
1594
1595         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1596 }
1597
1598 /**
1599  * ice_acquire_res
1600  * @hw: pointer to the HW structure
1601  * @res: resource ID
1602  * @access: access type (read or write)
1603  * @timeout: timeout in milliseconds
1604  *
1605  * This function will attempt to acquire the ownership of a resource.
1606  */
1607 enum ice_status
1608 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1609                 enum ice_aq_res_access_type access, u32 timeout)
1610 {
1611 #define ICE_RES_POLLING_DELAY_MS        10
1612         u32 delay = ICE_RES_POLLING_DELAY_MS;
1613         u32 time_left = timeout;
1614         enum ice_status status;
1615
1616         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1617
1618         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1619
1620         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1621          * previously acquired the resource and performed any necessary updates;
1622          * in this case the caller does not obtain the resource and has no
1623          * further work to do.
1624          */
1625         if (status == ICE_ERR_AQ_NO_WORK)
1626                 goto ice_acquire_res_exit;
1627
1628         if (status)
1629                 ice_debug(hw, ICE_DBG_RES,
1630                           "resource %d acquire type %d failed.\n", res, access);
1631
1632         /* If necessary, poll until the current lock owner timeouts */
1633         timeout = time_left;
1634         while (status && timeout && time_left) {
1635                 ice_msec_delay(delay, true);
1636                 timeout = (timeout > delay) ? timeout - delay : 0;
1637                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1638
1639                 if (status == ICE_ERR_AQ_NO_WORK)
1640                         /* lock free, but no work to do */
1641                         break;
1642
1643                 if (!status)
1644                         /* lock acquired */
1645                         break;
1646         }
1647         if (status && status != ICE_ERR_AQ_NO_WORK)
1648                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1649
1650 ice_acquire_res_exit:
1651         if (status == ICE_ERR_AQ_NO_WORK) {
1652                 if (access == ICE_RES_WRITE)
1653                         ice_debug(hw, ICE_DBG_RES,
1654                                   "resource indicates no work to do.\n");
1655                 else
1656                         ice_debug(hw, ICE_DBG_RES,
1657                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1658         }
1659         return status;
1660 }
1661
1662 /**
1663  * ice_release_res
1664  * @hw: pointer to the HW structure
1665  * @res: resource ID
1666  *
1667  * This function will release a resource using the proper Admin Command.
1668  */
1669 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1670 {
1671         enum ice_status status;
1672         u32 total_delay = 0;
1673
1674         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1675
1676         status = ice_aq_release_res(hw, res, 0, NULL);
1677
1678         /* there are some rare cases when trying to release the resource
1679          * results in an admin queue timeout, so handle them correctly
1680          */
1681         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1682                (total_delay < hw->adminq.sq_cmd_timeout)) {
1683                 ice_msec_delay(1, true);
1684                 status = ice_aq_release_res(hw, res, 0, NULL);
1685                 total_delay++;
1686         }
1687 }
1688
1689 /**
1690  * ice_aq_alloc_free_res - command to allocate/free resources
1691  * @hw: pointer to the HW struct
1692  * @num_entries: number of resource entries in buffer
1693  * @buf: Indirect buffer to hold data parameters and response
1694  * @buf_size: size of buffer for indirect commands
1695  * @opc: pass in the command opcode
1696  * @cd: pointer to command details structure or NULL
1697  *
1698  * Helper function to allocate/free resources using the admin queue commands
1699  */
1700 enum ice_status
1701 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1702                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1703                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1704 {
1705         struct ice_aqc_alloc_free_res_cmd *cmd;
1706         struct ice_aq_desc desc;
1707
1708         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1709
1710         cmd = &desc.params.sw_res_ctrl;
1711
1712         if (!buf)
1713                 return ICE_ERR_PARAM;
1714
1715         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1716                 return ICE_ERR_PARAM;
1717
1718         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1719
1720         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1721
1722         cmd->num_entries = CPU_TO_LE16(num_entries);
1723
1724         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1725 }
1726
1727 /**
1728  * ice_alloc_hw_res - allocate resource
1729  * @hw: pointer to the HW struct
1730  * @type: type of resource
1731  * @num: number of resources to allocate
1732  * @btm: allocate from bottom
1733  * @res: pointer to array that will receive the resources
1734  */
1735 enum ice_status
1736 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1737 {
1738         struct ice_aqc_alloc_free_res_elem *buf;
1739         enum ice_status status;
1740         u16 buf_len;
1741
1742         buf_len = ice_struct_size(buf, elem, num - 1);
1743         buf = (struct ice_aqc_alloc_free_res_elem *)
1744                 ice_malloc(hw, buf_len);
1745         if (!buf)
1746                 return ICE_ERR_NO_MEMORY;
1747
1748         /* Prepare buffer to allocate resource. */
1749         buf->num_elems = CPU_TO_LE16(num);
1750         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1751                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1752         if (btm)
1753                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1754
1755         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1756                                        ice_aqc_opc_alloc_res, NULL);
1757         if (status)
1758                 goto ice_alloc_res_exit;
1759
1760         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1761                    ICE_NONDMA_TO_NONDMA);
1762
1763 ice_alloc_res_exit:
1764         ice_free(hw, buf);
1765         return status;
1766 }
1767
1768 /**
1769  * ice_free_hw_res - free allocated HW resource
1770  * @hw: pointer to the HW struct
1771  * @type: type of resource to free
1772  * @num: number of resources
1773  * @res: pointer to array that contains the resources to free
1774  */
1775 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1776 {
1777         struct ice_aqc_alloc_free_res_elem *buf;
1778         enum ice_status status;
1779         u16 buf_len;
1780
1781         buf_len = ice_struct_size(buf, elem, num - 1);
1782         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1783         if (!buf)
1784                 return ICE_ERR_NO_MEMORY;
1785
1786         /* Prepare buffer to free resource. */
1787         buf->num_elems = CPU_TO_LE16(num);
1788         buf->res_type = CPU_TO_LE16(type);
1789         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1790                    ICE_NONDMA_TO_NONDMA);
1791
1792         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1793                                        ice_aqc_opc_free_res, NULL);
1794         if (status)
1795                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1796
1797         ice_free(hw, buf);
1798         return status;
1799 }
1800
1801 /**
1802  * ice_get_num_per_func - determine number of resources per PF
1803  * @hw: pointer to the HW structure
1804  * @max: value to be evenly split between each PF
1805  *
1806  * Determine the number of valid functions by going through the bitmap returned
1807  * from parsing capabilities and use this to calculate the number of resources
1808  * per PF based on the max value passed in.
1809  */
1810 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1811 {
1812         u8 funcs;
1813
1814 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1815         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1816                              ICE_CAPS_VALID_FUNCS_M);
1817
1818         if (!funcs)
1819                 return 0;
1820
1821         return max / funcs;
1822 }
1823
1824 /**
1825  * ice_parse_common_caps - parse common device/function capabilities
1826  * @hw: pointer to the HW struct
1827  * @caps: pointer to common capabilities structure
1828  * @elem: the capability element to parse
1829  * @prefix: message prefix for tracing capabilities
1830  *
1831  * Given a capability element, extract relevant details into the common
1832  * capability structure.
1833  *
1834  * Returns: true if the capability matches one of the common capability ids,
1835  * false otherwise.
1836  */
1837 static bool
1838 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1839                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1840 {
1841         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1842         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1843         u32 number = LE32_TO_CPU(elem->number);
1844         u16 cap = LE16_TO_CPU(elem->cap);
1845         bool found = true;
1846
1847         switch (cap) {
1848         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1849                 caps->valid_functions = number;
1850                 ice_debug(hw, ICE_DBG_INIT,
1851                           "%s: valid_functions (bitmap) = %d\n", prefix,
1852                           caps->valid_functions);
1853                 break;
1854         case ICE_AQC_CAPS_DCB:
1855                 caps->dcb = (number == 1);
1856                 caps->active_tc_bitmap = logical_id;
1857                 caps->maxtc = phys_id;
1858                 ice_debug(hw, ICE_DBG_INIT,
1859                           "%s: dcb = %d\n", prefix, caps->dcb);
1860                 ice_debug(hw, ICE_DBG_INIT,
1861                           "%s: active_tc_bitmap = %d\n", prefix,
1862                           caps->active_tc_bitmap);
1863                 ice_debug(hw, ICE_DBG_INIT,
1864                           "%s: maxtc = %d\n", prefix, caps->maxtc);
1865                 break;
1866         case ICE_AQC_CAPS_RSS:
1867                 caps->rss_table_size = number;
1868                 caps->rss_table_entry_width = logical_id;
1869                 ice_debug(hw, ICE_DBG_INIT,
1870                           "%s: rss_table_size = %d\n", prefix,
1871                           caps->rss_table_size);
1872                 ice_debug(hw, ICE_DBG_INIT,
1873                           "%s: rss_table_entry_width = %d\n", prefix,
1874                           caps->rss_table_entry_width);
1875                 break;
1876         case ICE_AQC_CAPS_RXQS:
1877                 caps->num_rxq = number;
1878                 caps->rxq_first_id = phys_id;
1879                 ice_debug(hw, ICE_DBG_INIT,
1880                           "%s: num_rxq = %d\n", prefix,
1881                           caps->num_rxq);
1882                 ice_debug(hw, ICE_DBG_INIT,
1883                           "%s: rxq_first_id = %d\n", prefix,
1884                           caps->rxq_first_id);
1885                 break;
1886         case ICE_AQC_CAPS_TXQS:
1887                 caps->num_txq = number;
1888                 caps->txq_first_id = phys_id;
1889                 ice_debug(hw, ICE_DBG_INIT,
1890                           "%s: num_txq = %d\n", prefix,
1891                           caps->num_txq);
1892                 ice_debug(hw, ICE_DBG_INIT,
1893                           "%s: txq_first_id = %d\n", prefix,
1894                           caps->txq_first_id);
1895                 break;
1896         case ICE_AQC_CAPS_MSIX:
1897                 caps->num_msix_vectors = number;
1898                 caps->msix_vector_first_id = phys_id;
1899                 ice_debug(hw, ICE_DBG_INIT,
1900                           "%s: num_msix_vectors = %d\n", prefix,
1901                           caps->num_msix_vectors);
1902                 ice_debug(hw, ICE_DBG_INIT,
1903                           "%s: msix_vector_first_id = %d\n", prefix,
1904                           caps->msix_vector_first_id);
1905                 break;
1906         case ICE_AQC_CAPS_MAX_MTU:
1907                 caps->max_mtu = number;
1908                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1909                           prefix, caps->max_mtu);
1910                 break;
1911         default:
1912                 /* Not one of the recognized common capabilities */
1913                 found = false;
1914         }
1915
1916         return found;
1917 }
1918
1919 /**
1920  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
1921  * @hw: pointer to the HW structure
1922  * @caps: pointer to capabilities structure to fix
1923  *
1924  * Re-calculate the capabilities that are dependent on the number of physical
1925  * ports; i.e. some features are not supported or function differently on
1926  * devices with more than 4 ports.
1927  */
1928 static void
1929 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
1930 {
1931         /* This assumes device capabilities are always scanned before function
1932          * capabilities during the initialization flow.
1933          */
1934         if (hw->dev_caps.num_funcs > 4) {
1935                 /* Max 4 TCs per port */
1936                 caps->maxtc = 4;
1937                 ice_debug(hw, ICE_DBG_INIT,
1938                           "reducing maxtc to %d (based on #ports)\n",
1939                           caps->maxtc);
1940         }
1941 }
1942
1943 /**
1944  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
1945  * @hw: pointer to the HW struct
1946  * @func_p: pointer to function capabilities structure
1947  * @cap: pointer to the capability element to parse
1948  *
1949  * Extract function capabilities for ICE_AQC_CAPS_VSI.
1950  */
1951 static void
1952 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1953                         struct ice_aqc_list_caps_elem *cap)
1954 {
1955         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
1956         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
1957                   LE32_TO_CPU(cap->number));
1958         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
1959                   func_p->guar_num_vsi);
1960 }
1961
1962 /**
1963  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
1964  * @hw: pointer to the HW struct
1965  * @func_p: pointer to function capabilities structure
1966  * @cap: pointer to the capability element to parse
1967  *
1968  * Extract function capabilities for ICE_AQC_CAPS_FD.
1969  */
1970 static void
1971 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1972                          struct ice_aqc_list_caps_elem *cap)
1973 {
1974         u32 reg_val, val;
1975
1976         if (hw->dcf_enabled)
1977                 return;
1978         reg_val = rd32(hw, GLQF_FD_SIZE);
1979         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1980                 GLQF_FD_SIZE_FD_GSIZE_S;
1981         func_p->fd_fltr_guar =
1982                 ice_get_num_per_func(hw, val);
1983         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1984                 GLQF_FD_SIZE_FD_BSIZE_S;
1985         func_p->fd_fltr_best_effort = val;
1986
1987         ice_debug(hw, ICE_DBG_INIT,
1988                   "func caps: fd_fltr_guar = %d\n",
1989                   func_p->fd_fltr_guar);
1990         ice_debug(hw, ICE_DBG_INIT,
1991                   "func caps: fd_fltr_best_effort = %d\n",
1992                   func_p->fd_fltr_best_effort);
1993 }
1994
1995 /**
1996  * ice_parse_func_caps - Parse function capabilities
1997  * @hw: pointer to the HW struct
1998  * @func_p: pointer to function capabilities structure
1999  * @buf: buffer containing the function capability records
2000  * @cap_count: the number of capabilities
2001  *
2002  * Helper function to parse function (0x000A) capabilities list. For
2003  * capabilities shared between device and function, this relies on
2004  * ice_parse_common_caps.
2005  *
2006  * Loop through the list of provided capabilities and extract the relevant
2007  * data into the function capabilities structured.
2008  */
2009 static void
2010 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2011                     void *buf, u32 cap_count)
2012 {
2013         struct ice_aqc_list_caps_elem *cap_resp;
2014         u32 i;
2015
2016         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2017
2018         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2019
2020         for (i = 0; i < cap_count; i++) {
2021                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2022                 bool found;
2023
2024                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2025                                               &cap_resp[i], "func caps");
2026
2027                 switch (cap) {
2028                 case ICE_AQC_CAPS_VSI:
2029                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2030                         break;
2031                 case ICE_AQC_CAPS_FD:
2032                         ice_parse_fdir_func_caps(hw, func_p, &cap_resp[i]);
2033                         break;
2034                 default:
2035                         /* Don't list common capabilities as unknown */
2036                         if (!found)
2037                                 ice_debug(hw, ICE_DBG_INIT,
2038                                           "func caps: unknown capability[%d]: 0x%x\n",
2039                                           i, cap);
2040                         break;
2041                 }
2042         }
2043
2044         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2045 }
2046
2047 /**
2048  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2049  * @hw: pointer to the HW struct
2050  * @dev_p: pointer to device capabilities structure
2051  * @cap: capability element to parse
2052  *
2053  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2054  */
2055 static void
2056 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2057                               struct ice_aqc_list_caps_elem *cap)
2058 {
2059         u32 number = LE32_TO_CPU(cap->number);
2060
2061         dev_p->num_funcs = ice_hweight32(number);
2062         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2063                   dev_p->num_funcs);
2064 }
2065
2066 /**
2067  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2068  * @hw: pointer to the HW struct
2069  * @dev_p: pointer to device capabilities structure
2070  * @cap: capability element to parse
2071  *
2072  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2073  */
2074 static void
2075 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2076                        struct ice_aqc_list_caps_elem *cap)
2077 {
2078         u32 number = LE32_TO_CPU(cap->number);
2079
2080         dev_p->num_vsi_allocd_to_host = number;
2081         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2082                   dev_p->num_vsi_allocd_to_host);
2083 }
2084
2085 /**
2086  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2087  * @hw: pointer to the HW struct
2088  * @dev_p: pointer to device capabilities structure
2089  * @cap: capability element to parse
2090  *
2091  * Parse ICE_AQC_CAPS_FD for device capabilities.
2092  */
2093 static void
2094 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2095                         struct ice_aqc_list_caps_elem *cap)
2096 {
2097         u32 number = LE32_TO_CPU(cap->number);
2098
2099         dev_p->num_flow_director_fltr = number;
2100         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2101                   dev_p->num_flow_director_fltr);
2102 }
2103
2104 /**
2105  * ice_parse_dev_caps - Parse device capabilities
2106  * @hw: pointer to the HW struct
2107  * @dev_p: pointer to device capabilities structure
2108  * @buf: buffer containing the device capability records
2109  * @cap_count: the number of capabilities
2110  *
2111  * Helper device to parse device (0x000B) capabilities list. For
2112  * capabilities shared between device and device, this relies on
2113  * ice_parse_common_caps.
2114  *
2115  * Loop through the list of provided capabilities and extract the relevant
2116  * data into the device capabilities structured.
2117  */
2118 static void
2119 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2120                    void *buf, u32 cap_count)
2121 {
2122         struct ice_aqc_list_caps_elem *cap_resp;
2123         u32 i;
2124
2125         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2126
2127         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2128
2129         for (i = 0; i < cap_count; i++) {
2130                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2131                 bool found;
2132
2133                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2134                                               &cap_resp[i], "dev caps");
2135
2136                 switch (cap) {
2137                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2138                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2139                         break;
2140                 case ICE_AQC_CAPS_VSI:
2141                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2142                         break;
2143                 case  ICE_AQC_CAPS_FD:
2144                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2145                         break;
2146                 default:
2147                         /* Don't list common capabilities as unknown */
2148                         if (!found)
2149                                 ice_debug(hw, ICE_DBG_INIT,
2150                                           "dev caps: unknown capability[%d]: 0x%x\n",
2151                                           i, cap);
2152                         break;
2153                 }
2154         }
2155
2156         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2157 }
2158
2159 /**
2160  * ice_aq_list_caps - query function/device capabilities
2161  * @hw: pointer to the HW struct
2162  * @buf: a buffer to hold the capabilities
2163  * @buf_size: size of the buffer
2164  * @cap_count: if not NULL, set to the number of capabilities reported
2165  * @opc: capabilities type to discover, device or function
2166  * @cd: pointer to command details structure or NULL
2167  *
2168  * Get the function (0x000A) or device (0x000B) capabilities description from
2169  * firmware and store it in the buffer.
2170  *
2171  * If the cap_count pointer is not NULL, then it is set to the number of
2172  * capabilities firmware will report. Note that if the buffer size is too
2173  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2174  * cap_count will still be updated in this case. It is recommended that the
2175  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2176  * firmware could return) to avoid this.
2177  */
2178 static enum ice_status
2179 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2180                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2181 {
2182         struct ice_aqc_list_caps *cmd;
2183         struct ice_aq_desc desc;
2184         enum ice_status status;
2185
2186         cmd = &desc.params.get_cap;
2187
2188         if (opc != ice_aqc_opc_list_func_caps &&
2189             opc != ice_aqc_opc_list_dev_caps)
2190                 return ICE_ERR_PARAM;
2191
2192         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2193         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2194
2195         if (cap_count)
2196                 *cap_count = LE32_TO_CPU(cmd->count);
2197
2198         return status;
2199 }
2200
2201 /**
2202  * ice_discover_dev_caps - Read and extract device capabilities
2203  * @hw: pointer to the hardware structure
2204  * @dev_caps: pointer to device capabilities structure
2205  *
2206  * Read the device capabilities and extract them into the dev_caps structure
2207  * for later use.
2208  */
2209 static enum ice_status
2210 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2211 {
2212         enum ice_status status;
2213         u32 cap_count = 0;
2214         void *cbuf;
2215
2216         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2217         if (!cbuf)
2218                 return ICE_ERR_NO_MEMORY;
2219
2220         /* Although the driver doesn't know the number of capabilities the
2221          * device will return, we can simply send a 4KB buffer, the maximum
2222          * possible size that firmware can return.
2223          */
2224         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2225
2226         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2227                                   ice_aqc_opc_list_dev_caps, NULL);
2228         if (!status)
2229                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2230         ice_free(hw, cbuf);
2231
2232         return status;
2233 }
2234
2235 /**
2236  * ice_discover_func_caps - Read and extract function capabilities
2237  * @hw: pointer to the hardware structure
2238  * @func_caps: pointer to function capabilities structure
2239  *
2240  * Read the function capabilities and extract them into the func_caps structure
2241  * for later use.
2242  */
2243 static enum ice_status
2244 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2245 {
2246         enum ice_status status;
2247         u32 cap_count = 0;
2248         void *cbuf;
2249
2250         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2251         if (!cbuf)
2252                 return ICE_ERR_NO_MEMORY;
2253
2254         /* Although the driver doesn't know the number of capabilities the
2255          * device will return, we can simply send a 4KB buffer, the maximum
2256          * possible size that firmware can return.
2257          */
2258         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2259
2260         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2261                                   ice_aqc_opc_list_func_caps, NULL);
2262         if (!status)
2263                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2264         ice_free(hw, cbuf);
2265
2266         return status;
2267 }
2268
2269 /**
2270  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2271  * @hw: pointer to the hardware structure
2272  */
2273 void ice_set_safe_mode_caps(struct ice_hw *hw)
2274 {
2275         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2276         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2277         u32 valid_func, rxq_first_id, txq_first_id;
2278         u32 msix_vector_first_id, max_mtu;
2279         u32 num_funcs;
2280
2281         /* cache some func_caps values that should be restored after memset */
2282         valid_func = func_caps->common_cap.valid_functions;
2283         txq_first_id = func_caps->common_cap.txq_first_id;
2284         rxq_first_id = func_caps->common_cap.rxq_first_id;
2285         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2286         max_mtu = func_caps->common_cap.max_mtu;
2287
2288         /* unset func capabilities */
2289         memset(func_caps, 0, sizeof(*func_caps));
2290
2291         /* restore cached values */
2292         func_caps->common_cap.valid_functions = valid_func;
2293         func_caps->common_cap.txq_first_id = txq_first_id;
2294         func_caps->common_cap.rxq_first_id = rxq_first_id;
2295         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2296         func_caps->common_cap.max_mtu = max_mtu;
2297
2298         /* one Tx and one Rx queue in safe mode */
2299         func_caps->common_cap.num_rxq = 1;
2300         func_caps->common_cap.num_txq = 1;
2301
2302         /* two MSIX vectors, one for traffic and one for misc causes */
2303         func_caps->common_cap.num_msix_vectors = 2;
2304         func_caps->guar_num_vsi = 1;
2305
2306         /* cache some dev_caps values that should be restored after memset */
2307         valid_func = dev_caps->common_cap.valid_functions;
2308         txq_first_id = dev_caps->common_cap.txq_first_id;
2309         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2310         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2311         max_mtu = dev_caps->common_cap.max_mtu;
2312         num_funcs = dev_caps->num_funcs;
2313
2314         /* unset dev capabilities */
2315         memset(dev_caps, 0, sizeof(*dev_caps));
2316
2317         /* restore cached values */
2318         dev_caps->common_cap.valid_functions = valid_func;
2319         dev_caps->common_cap.txq_first_id = txq_first_id;
2320         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2321         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2322         dev_caps->common_cap.max_mtu = max_mtu;
2323         dev_caps->num_funcs = num_funcs;
2324
2325         /* one Tx and one Rx queue per function in safe mode */
2326         dev_caps->common_cap.num_rxq = num_funcs;
2327         dev_caps->common_cap.num_txq = num_funcs;
2328
2329         /* two MSIX vectors per function */
2330         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2331 }
2332
2333 /**
2334  * ice_get_caps - get info about the HW
2335  * @hw: pointer to the hardware structure
2336  */
2337 enum ice_status ice_get_caps(struct ice_hw *hw)
2338 {
2339         enum ice_status status;
2340
2341         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2342         if (status)
2343                 return status;
2344
2345         return ice_discover_func_caps(hw, &hw->func_caps);
2346 }
2347
2348 /**
2349  * ice_aq_manage_mac_write - manage MAC address write command
2350  * @hw: pointer to the HW struct
2351  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2352  * @flags: flags to control write behavior
2353  * @cd: pointer to command details structure or NULL
2354  *
2355  * This function is used to write MAC address to the NVM (0x0108).
2356  */
2357 enum ice_status
2358 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2359                         struct ice_sq_cd *cd)
2360 {
2361         struct ice_aqc_manage_mac_write *cmd;
2362         struct ice_aq_desc desc;
2363
2364         cmd = &desc.params.mac_write;
2365         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2366
2367         cmd->flags = flags;
2368         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2369
2370         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2371 }
2372
2373 /**
2374  * ice_aq_clear_pxe_mode
2375  * @hw: pointer to the HW struct
2376  *
2377  * Tell the firmware that the driver is taking over from PXE (0x0110).
2378  */
2379 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2380 {
2381         struct ice_aq_desc desc;
2382
2383         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2384         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2385
2386         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2387 }
2388
2389 /**
2390  * ice_clear_pxe_mode - clear pxe operations mode
2391  * @hw: pointer to the HW struct
2392  *
2393  * Make sure all PXE mode settings are cleared, including things
2394  * like descriptor fetch/write-back mode.
2395  */
2396 void ice_clear_pxe_mode(struct ice_hw *hw)
2397 {
2398         if (ice_check_sq_alive(hw, &hw->adminq))
2399                 ice_aq_clear_pxe_mode(hw);
2400 }
2401
2402 /**
2403  * ice_get_link_speed_based_on_phy_type - returns link speed
2404  * @phy_type_low: lower part of phy_type
2405  * @phy_type_high: higher part of phy_type
2406  *
2407  * This helper function will convert an entry in PHY type structure
2408  * [phy_type_low, phy_type_high] to its corresponding link speed.
2409  * Note: In the structure of [phy_type_low, phy_type_high], there should
2410  * be one bit set, as this function will convert one PHY type to its
2411  * speed.
2412  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2413  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2414  */
2415 static u16
2416 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2417 {
2418         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2419         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2420
2421         switch (phy_type_low) {
2422         case ICE_PHY_TYPE_LOW_100BASE_TX:
2423         case ICE_PHY_TYPE_LOW_100M_SGMII:
2424                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2425                 break;
2426         case ICE_PHY_TYPE_LOW_1000BASE_T:
2427         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2428         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2429         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2430         case ICE_PHY_TYPE_LOW_1G_SGMII:
2431                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2432                 break;
2433         case ICE_PHY_TYPE_LOW_2500BASE_T:
2434         case ICE_PHY_TYPE_LOW_2500BASE_X:
2435         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2436                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2437                 break;
2438         case ICE_PHY_TYPE_LOW_5GBASE_T:
2439         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2440                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2441                 break;
2442         case ICE_PHY_TYPE_LOW_10GBASE_T:
2443         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2444         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2445         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2446         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2447         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2448         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2449                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2450                 break;
2451         case ICE_PHY_TYPE_LOW_25GBASE_T:
2452         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2453         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2454         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2455         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2456         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2457         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2458         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2459         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2460         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2461         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2462                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2463                 break;
2464         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2465         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2466         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2467         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2468         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2469         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2470                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2471                 break;
2472         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2473         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2474         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2475         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2476         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2477         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2478         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2479         case ICE_PHY_TYPE_LOW_50G_AUI2:
2480         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2481         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2482         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2483         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2484         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2485         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2486         case ICE_PHY_TYPE_LOW_50G_AUI1:
2487                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2488                 break;
2489         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2490         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2491         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2492         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2493         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2494         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2495         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2496         case ICE_PHY_TYPE_LOW_100G_AUI4:
2497         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2498         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2499         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2500         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2501         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2502                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2503                 break;
2504         default:
2505                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2506                 break;
2507         }
2508
2509         switch (phy_type_high) {
2510         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2511         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2512         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2513         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2514         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2515                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2516                 break;
2517         default:
2518                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2519                 break;
2520         }
2521
2522         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2523             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2524                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2525         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2526                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2527                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2528         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2529                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2530                 return speed_phy_type_low;
2531         else
2532                 return speed_phy_type_high;
2533 }
2534
2535 /**
2536  * ice_update_phy_type
2537  * @phy_type_low: pointer to the lower part of phy_type
2538  * @phy_type_high: pointer to the higher part of phy_type
2539  * @link_speeds_bitmap: targeted link speeds bitmap
2540  *
2541  * Note: For the link_speeds_bitmap structure, you can check it at
2542  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2543  * link_speeds_bitmap include multiple speeds.
2544  *
2545  * Each entry in this [phy_type_low, phy_type_high] structure will
2546  * present a certain link speed. This helper function will turn on bits
2547  * in [phy_type_low, phy_type_high] structure based on the value of
2548  * link_speeds_bitmap input parameter.
2549  */
2550 void
2551 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2552                     u16 link_speeds_bitmap)
2553 {
2554         u64 pt_high;
2555         u64 pt_low;
2556         int index;
2557         u16 speed;
2558
2559         /* We first check with low part of phy_type */
2560         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2561                 pt_low = BIT_ULL(index);
2562                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2563
2564                 if (link_speeds_bitmap & speed)
2565                         *phy_type_low |= BIT_ULL(index);
2566         }
2567
2568         /* We then check with high part of phy_type */
2569         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2570                 pt_high = BIT_ULL(index);
2571                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2572
2573                 if (link_speeds_bitmap & speed)
2574                         *phy_type_high |= BIT_ULL(index);
2575         }
2576 }
2577
2578 /**
2579  * ice_aq_set_phy_cfg
2580  * @hw: pointer to the HW struct
2581  * @pi: port info structure of the interested logical port
2582  * @cfg: structure with PHY configuration data to be set
2583  * @cd: pointer to command details structure or NULL
2584  *
2585  * Set the various PHY configuration parameters supported on the Port.
2586  * One or more of the Set PHY config parameters may be ignored in an MFP
2587  * mode as the PF may not have the privilege to set some of the PHY Config
2588  * parameters. This status will be indicated by the command response (0x0601).
2589  */
2590 enum ice_status
2591 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2592                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2593 {
2594         struct ice_aq_desc desc;
2595         enum ice_status status;
2596
2597         if (!cfg)
2598                 return ICE_ERR_PARAM;
2599
2600         /* Ensure that only valid bits of cfg->caps can be turned on. */
2601         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2602                 ice_debug(hw, ICE_DBG_PHY,
2603                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2604                           cfg->caps);
2605
2606                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2607         }
2608
2609         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2610         desc.params.set_phy.lport_num = pi->lport;
2611         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2612
2613         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2614         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2615                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2616         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2617                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2618         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2619         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2620                   cfg->low_power_ctrl_an);
2621         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2622         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2623         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2624                   cfg->link_fec_opt);
2625
2626         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2627
2628         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2629                 status = ICE_SUCCESS;
2630
2631         if (!status)
2632                 pi->phy.curr_user_phy_cfg = *cfg;
2633
2634         return status;
2635 }
2636
2637 /**
2638  * ice_update_link_info - update status of the HW network link
2639  * @pi: port info structure of the interested logical port
2640  */
2641 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2642 {
2643         struct ice_link_status *li;
2644         enum ice_status status;
2645
2646         if (!pi)
2647                 return ICE_ERR_PARAM;
2648
2649         li = &pi->phy.link_info;
2650
2651         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2652         if (status)
2653                 return status;
2654
2655         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2656                 struct ice_aqc_get_phy_caps_data *pcaps;
2657                 struct ice_hw *hw;
2658
2659                 hw = pi->hw;
2660                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2661                         ice_malloc(hw, sizeof(*pcaps));
2662                 if (!pcaps)
2663                         return ICE_ERR_NO_MEMORY;
2664
2665                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2666                                              pcaps, NULL);
2667
2668                 ice_free(hw, pcaps);
2669         }
2670
2671         return status;
2672 }
2673
2674 /**
2675  * ice_cache_phy_user_req
2676  * @pi: port information structure
2677  * @cache_data: PHY logging data
2678  * @cache_mode: PHY logging mode
2679  *
2680  * Log the user request on (FC, FEC, SPEED) for later user.
2681  */
2682 static void
2683 ice_cache_phy_user_req(struct ice_port_info *pi,
2684                        struct ice_phy_cache_mode_data cache_data,
2685                        enum ice_phy_cache_mode cache_mode)
2686 {
2687         if (!pi)
2688                 return;
2689
2690         switch (cache_mode) {
2691         case ICE_FC_MODE:
2692                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2693                 break;
2694         case ICE_SPEED_MODE:
2695                 pi->phy.curr_user_speed_req =
2696                         cache_data.data.curr_user_speed_req;
2697                 break;
2698         case ICE_FEC_MODE:
2699                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2700                 break;
2701         default:
2702                 break;
2703         }
2704 }
2705
2706 /**
2707  * ice_caps_to_fc_mode
2708  * @caps: PHY capabilities
2709  *
2710  * Convert PHY FC capabilities to ice FC mode
2711  */
2712 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2713 {
2714         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2715             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2716                 return ICE_FC_FULL;
2717
2718         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2719                 return ICE_FC_TX_PAUSE;
2720
2721         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2722                 return ICE_FC_RX_PAUSE;
2723
2724         return ICE_FC_NONE;
2725 }
2726
2727 /**
2728  * ice_caps_to_fec_mode
2729  * @caps: PHY capabilities
2730  * @fec_options: Link FEC options
2731  *
2732  * Convert PHY FEC capabilities to ice FEC mode
2733  */
2734 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2735 {
2736         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2737                 return ICE_FEC_AUTO;
2738
2739         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2740                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2741                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2742                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2743                 return ICE_FEC_BASER;
2744
2745         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2746                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2747                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2748                 return ICE_FEC_RS;
2749
2750         return ICE_FEC_NONE;
2751 }
2752
2753 static enum ice_status
2754 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2755                enum ice_fc_mode req_mode)
2756 {
2757         struct ice_phy_cache_mode_data cache_data;
2758         u8 pause_mask = 0x0;
2759
2760         if (!pi || !cfg)
2761                 return ICE_ERR_BAD_PTR;
2762
2763         switch (req_mode) {
2764         case ICE_FC_AUTO:
2765         {
2766                 struct ice_aqc_get_phy_caps_data *pcaps;
2767                 enum ice_status status;
2768
2769                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2770                         ice_malloc(pi->hw, sizeof(*pcaps));
2771                 if (!pcaps)
2772                         return ICE_ERR_NO_MEMORY;
2773
2774                 /* Query the value of FC that both the NIC and attached media
2775                  * can do.
2776                  */
2777                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2778                                              pcaps, NULL);
2779                 if (status) {
2780                         ice_free(pi->hw, pcaps);
2781                         return status;
2782                 }
2783
2784                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2785                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2786
2787                 ice_free(pi->hw, pcaps);
2788                 break;
2789         }
2790         case ICE_FC_FULL:
2791                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2792                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2793                 break;
2794         case ICE_FC_RX_PAUSE:
2795                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2796                 break;
2797         case ICE_FC_TX_PAUSE:
2798                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2799                 break;
2800         default:
2801                 break;
2802         }
2803
2804         /* clear the old pause settings */
2805         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2806                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2807
2808         /* set the new capabilities */
2809         cfg->caps |= pause_mask;
2810
2811         /* Cache user FC request */
2812         cache_data.data.curr_user_fc_req = req_mode;
2813         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2814
2815         return ICE_SUCCESS;
2816 }
2817
2818 /**
2819  * ice_set_fc
2820  * @pi: port information structure
2821  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2822  * @ena_auto_link_update: enable automatic link update
2823  *
2824  * Set the requested flow control mode.
2825  */
2826 enum ice_status
2827 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2828 {
2829         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2830         struct ice_aqc_get_phy_caps_data *pcaps;
2831         enum ice_status status;
2832         struct ice_hw *hw;
2833
2834         if (!pi || !aq_failures)
2835                 return ICE_ERR_BAD_PTR;
2836
2837         *aq_failures = 0;
2838         hw = pi->hw;
2839
2840         pcaps = (struct ice_aqc_get_phy_caps_data *)
2841                 ice_malloc(hw, sizeof(*pcaps));
2842         if (!pcaps)
2843                 return ICE_ERR_NO_MEMORY;
2844
2845         /* Get the current PHY config */
2846         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2847                                      NULL);
2848         if (status) {
2849                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2850                 goto out;
2851         }
2852
2853         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2854
2855         /* Configure the set PHY data */
2856         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2857         if (status) {
2858                 if (status != ICE_ERR_BAD_PTR)
2859                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2860
2861                 goto out;
2862         }
2863
2864         /* If the capabilities have changed, then set the new config */
2865         if (cfg.caps != pcaps->caps) {
2866                 int retry_count, retry_max = 10;
2867
2868                 /* Auto restart link so settings take effect */
2869                 if (ena_auto_link_update)
2870                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2871
2872                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2873                 if (status) {
2874                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2875                         goto out;
2876                 }
2877
2878                 /* Update the link info
2879                  * It sometimes takes a really long time for link to
2880                  * come back from the atomic reset. Thus, we wait a
2881                  * little bit.
2882                  */
2883                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2884                         status = ice_update_link_info(pi);
2885
2886                         if (status == ICE_SUCCESS)
2887                                 break;
2888
2889                         ice_msec_delay(100, true);
2890                 }
2891
2892                 if (status)
2893                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2894         }
2895
2896 out:
2897         ice_free(hw, pcaps);
2898         return status;
2899 }
2900
2901 /**
2902  * ice_phy_caps_equals_cfg
2903  * @phy_caps: PHY capabilities
2904  * @phy_cfg: PHY configuration
2905  *
2906  * Helper function to determine if PHY capabilities matches PHY
2907  * configuration
2908  */
2909 bool
2910 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2911                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2912 {
2913         u8 caps_mask, cfg_mask;
2914
2915         if (!phy_caps || !phy_cfg)
2916                 return false;
2917
2918         /* These bits are not common between capabilities and configuration.
2919          * Do not use them to determine equality.
2920          */
2921         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2922                                               ICE_AQC_PHY_EN_MOD_QUAL);
2923         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2924
2925         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2926             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2927             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2928             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2929             phy_caps->eee_cap != phy_cfg->eee_cap ||
2930             phy_caps->eeer_value != phy_cfg->eeer_value ||
2931             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2932                 return false;
2933
2934         return true;
2935 }
2936
2937 /**
2938  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2939  * @pi: port information structure
2940  * @caps: PHY ability structure to copy date from
2941  * @cfg: PHY configuration structure to copy data to
2942  *
2943  * Helper function to copy AQC PHY get ability data to PHY set configuration
2944  * data structure
2945  */
2946 void
2947 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2948                          struct ice_aqc_get_phy_caps_data *caps,
2949                          struct ice_aqc_set_phy_cfg_data *cfg)
2950 {
2951         if (!pi || !caps || !cfg)
2952                 return;
2953
2954         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2955         cfg->phy_type_low = caps->phy_type_low;
2956         cfg->phy_type_high = caps->phy_type_high;
2957         cfg->caps = caps->caps;
2958         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2959         cfg->eee_cap = caps->eee_cap;
2960         cfg->eeer_value = caps->eeer_value;
2961         cfg->link_fec_opt = caps->link_fec_options;
2962         cfg->module_compliance_enforcement =
2963                 caps->module_compliance_enforcement;
2964
2965         if (ice_fw_supports_link_override(pi->hw)) {
2966                 struct ice_link_default_override_tlv tlv;
2967
2968                 if (ice_get_link_default_override(&tlv, pi))
2969                         return;
2970
2971                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2972                         cfg->module_compliance_enforcement |=
2973                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2974         }
2975 }
2976
2977 /**
2978  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2979  * @pi: port information structure
2980  * @cfg: PHY configuration data to set FEC mode
2981  * @fec: FEC mode to configure
2982  */
2983 enum ice_status
2984 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2985                 enum ice_fec_mode fec)
2986 {
2987         struct ice_aqc_get_phy_caps_data *pcaps;
2988         enum ice_status status = ICE_SUCCESS;
2989         struct ice_hw *hw;
2990
2991         if (!pi || !cfg)
2992                 return ICE_ERR_BAD_PTR;
2993
2994         hw = pi->hw;
2995
2996         pcaps = (struct ice_aqc_get_phy_caps_data *)
2997                 ice_malloc(hw, sizeof(*pcaps));
2998         if (!pcaps)
2999                 return ICE_ERR_NO_MEMORY;
3000
3001         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
3002                                      NULL);
3003         if (status)
3004                 goto out;
3005
3006         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3007         cfg->link_fec_opt = pcaps->link_fec_options;
3008
3009         switch (fec) {
3010         case ICE_FEC_BASER:
3011                 /* Clear RS bits, and AND BASE-R ability
3012                  * bits and OR request bits.
3013                  */
3014                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3015                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3016                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3017                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3018                 break;
3019         case ICE_FEC_RS:
3020                 /* Clear BASE-R bits, and AND RS ability
3021                  * bits and OR request bits.
3022                  */
3023                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3024                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3025                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3026                 break;
3027         case ICE_FEC_NONE:
3028                 /* Clear all FEC option bits. */
3029                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3030                 break;
3031         case ICE_FEC_AUTO:
3032                 /* AND auto FEC bit, and all caps bits. */
3033                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3034                 cfg->link_fec_opt |= pcaps->link_fec_options;
3035                 break;
3036         default:
3037                 status = ICE_ERR_PARAM;
3038                 break;
3039         }
3040
3041         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3042                 struct ice_link_default_override_tlv tlv;
3043
3044                 if (ice_get_link_default_override(&tlv, pi))
3045                         goto out;
3046
3047                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3048                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3049                         cfg->link_fec_opt = tlv.fec_options;
3050         }
3051
3052 out:
3053         ice_free(hw, pcaps);
3054
3055         return status;
3056 }
3057
3058 /**
3059  * ice_get_link_status - get status of the HW network link
3060  * @pi: port information structure
3061  * @link_up: pointer to bool (true/false = linkup/linkdown)
3062  *
3063  * Variable link_up is true if link is up, false if link is down.
3064  * The variable link_up is invalid if status is non zero. As a
3065  * result of this call, link status reporting becomes enabled
3066  */
3067 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3068 {
3069         struct ice_phy_info *phy_info;
3070         enum ice_status status = ICE_SUCCESS;
3071
3072         if (!pi || !link_up)
3073                 return ICE_ERR_PARAM;
3074
3075         phy_info = &pi->phy;
3076
3077         if (phy_info->get_link_info) {
3078                 status = ice_update_link_info(pi);
3079
3080                 if (status)
3081                         ice_debug(pi->hw, ICE_DBG_LINK,
3082                                   "get link status error, status = %d\n",
3083                                   status);
3084         }
3085
3086         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3087
3088         return status;
3089 }
3090
3091 /**
3092  * ice_aq_set_link_restart_an
3093  * @pi: pointer to the port information structure
3094  * @ena_link: if true: enable link, if false: disable link
3095  * @cd: pointer to command details structure or NULL
3096  *
3097  * Sets up the link and restarts the Auto-Negotiation over the link.
3098  */
3099 enum ice_status
3100 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3101                            struct ice_sq_cd *cd)
3102 {
3103         struct ice_aqc_restart_an *cmd;
3104         struct ice_aq_desc desc;
3105
3106         cmd = &desc.params.restart_an;
3107
3108         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3109
3110         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3111         cmd->lport_num = pi->lport;
3112         if (ena_link)
3113                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3114         else
3115                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3116
3117         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3118 }
3119
3120 /**
3121  * ice_aq_set_event_mask
3122  * @hw: pointer to the HW struct
3123  * @port_num: port number of the physical function
3124  * @mask: event mask to be set
3125  * @cd: pointer to command details structure or NULL
3126  *
3127  * Set event mask (0x0613)
3128  */
3129 enum ice_status
3130 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3131                       struct ice_sq_cd *cd)
3132 {
3133         struct ice_aqc_set_event_mask *cmd;
3134         struct ice_aq_desc desc;
3135
3136         cmd = &desc.params.set_event_mask;
3137
3138         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3139
3140         cmd->lport_num = port_num;
3141
3142         cmd->event_mask = CPU_TO_LE16(mask);
3143         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3144 }
3145
3146 /**
3147  * ice_aq_set_mac_loopback
3148  * @hw: pointer to the HW struct
3149  * @ena_lpbk: Enable or Disable loopback
3150  * @cd: pointer to command details structure or NULL
3151  *
3152  * Enable/disable loopback on a given port
3153  */
3154 enum ice_status
3155 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3156 {
3157         struct ice_aqc_set_mac_lb *cmd;
3158         struct ice_aq_desc desc;
3159
3160         cmd = &desc.params.set_mac_lb;
3161
3162         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3163         if (ena_lpbk)
3164                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3165
3166         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3167 }
3168
3169 /**
3170  * ice_aq_set_port_id_led
3171  * @pi: pointer to the port information
3172  * @is_orig_mode: is this LED set to original mode (by the net-list)
3173  * @cd: pointer to command details structure or NULL
3174  *
3175  * Set LED value for the given port (0x06e9)
3176  */
3177 enum ice_status
3178 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3179                        struct ice_sq_cd *cd)
3180 {
3181         struct ice_aqc_set_port_id_led *cmd;
3182         struct ice_hw *hw = pi->hw;
3183         struct ice_aq_desc desc;
3184
3185         cmd = &desc.params.set_port_id_led;
3186
3187         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3188
3189         if (is_orig_mode)
3190                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3191         else
3192                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3193
3194         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3195 }
3196
3197 /**
3198  * ice_aq_sff_eeprom
3199  * @hw: pointer to the HW struct
3200  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3201  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3202  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3203  * @page: QSFP page
3204  * @set_page: set or ignore the page
3205  * @data: pointer to data buffer to be read/written to the I2C device.
3206  * @length: 1-16 for read, 1 for write.
3207  * @write: 0 read, 1 for write.
3208  * @cd: pointer to command details structure or NULL
3209  *
3210  * Read/Write SFF EEPROM (0x06EE)
3211  */
3212 enum ice_status
3213 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3214                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3215                   bool write, struct ice_sq_cd *cd)
3216 {
3217         struct ice_aqc_sff_eeprom *cmd;
3218         struct ice_aq_desc desc;
3219         enum ice_status status;
3220
3221         if (!data || (mem_addr & 0xff00))
3222                 return ICE_ERR_PARAM;
3223
3224         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3225         cmd = &desc.params.read_write_sff_param;
3226         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3227         cmd->lport_num = (u8)(lport & 0xff);
3228         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3229         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3230                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3231                                         ((set_page <<
3232                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3233                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3234         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3235         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3236         if (write)
3237                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3238
3239         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3240         return status;
3241 }
3242
3243 /**
3244  * __ice_aq_get_set_rss_lut
3245  * @hw: pointer to the hardware structure
3246  * @vsi_id: VSI FW index
3247  * @lut_type: LUT table type
3248  * @lut: pointer to the LUT buffer provided by the caller
3249  * @lut_size: size of the LUT buffer
3250  * @glob_lut_idx: global LUT index
3251  * @set: set true to set the table, false to get the table
3252  *
3253  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3254  */
3255 static enum ice_status
3256 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3257                          u16 lut_size, u8 glob_lut_idx, bool set)
3258 {
3259         struct ice_aqc_get_set_rss_lut *cmd_resp;
3260         struct ice_aq_desc desc;
3261         enum ice_status status;
3262         u16 flags = 0;
3263
3264         cmd_resp = &desc.params.get_set_rss_lut;
3265
3266         if (set) {
3267                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3268                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3269         } else {
3270                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3271         }
3272
3273         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3274                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3275                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3276                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3277
3278         switch (lut_type) {
3279         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3280         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3281         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3282                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3283                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3284                 break;
3285         default:
3286                 status = ICE_ERR_PARAM;
3287                 goto ice_aq_get_set_rss_lut_exit;
3288         }
3289
3290         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3291                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3292                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3293
3294                 if (!set)
3295                         goto ice_aq_get_set_rss_lut_send;
3296         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3297                 if (!set)
3298                         goto ice_aq_get_set_rss_lut_send;
3299         } else {
3300                 goto ice_aq_get_set_rss_lut_send;
3301         }
3302
3303         /* LUT size is only valid for Global and PF table types */
3304         switch (lut_size) {
3305         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3306                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3307                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3308                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3309                 break;
3310         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3311                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3312                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3313                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3314                 break;
3315         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3316                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3317                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3318                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3319                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3320                         break;
3321                 }
3322                 /* fall-through */
3323         default:
3324                 status = ICE_ERR_PARAM;
3325                 goto ice_aq_get_set_rss_lut_exit;
3326         }
3327
3328 ice_aq_get_set_rss_lut_send:
3329         cmd_resp->flags = CPU_TO_LE16(flags);
3330         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3331
3332 ice_aq_get_set_rss_lut_exit:
3333         return status;
3334 }
3335
3336 /**
3337  * ice_aq_get_rss_lut
3338  * @hw: pointer to the hardware structure
3339  * @vsi_handle: software VSI handle
3340  * @lut_type: LUT table type
3341  * @lut: pointer to the LUT buffer provided by the caller
3342  * @lut_size: size of the LUT buffer
3343  *
3344  * get the RSS lookup table, PF or VSI type
3345  */
3346 enum ice_status
3347 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3348                    u8 *lut, u16 lut_size)
3349 {
3350         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3351                 return ICE_ERR_PARAM;
3352
3353         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3354                                         lut_type, lut, lut_size, 0, false);
3355 }
3356
3357 /**
3358  * ice_aq_set_rss_lut
3359  * @hw: pointer to the hardware structure
3360  * @vsi_handle: software VSI handle
3361  * @lut_type: LUT table type
3362  * @lut: pointer to the LUT buffer provided by the caller
3363  * @lut_size: size of the LUT buffer
3364  *
3365  * set the RSS lookup table, PF or VSI type
3366  */
3367 enum ice_status
3368 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3369                    u8 *lut, u16 lut_size)
3370 {
3371         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3372                 return ICE_ERR_PARAM;
3373
3374         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3375                                         lut_type, lut, lut_size, 0, true);
3376 }
3377
3378 /**
3379  * __ice_aq_get_set_rss_key
3380  * @hw: pointer to the HW struct
3381  * @vsi_id: VSI FW index
3382  * @key: pointer to key info struct
3383  * @set: set true to set the key, false to get the key
3384  *
3385  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3386  */
3387 static enum
3388 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3389                                     struct ice_aqc_get_set_rss_keys *key,
3390                                     bool set)
3391 {
3392         struct ice_aqc_get_set_rss_key *cmd_resp;
3393         u16 key_size = sizeof(*key);
3394         struct ice_aq_desc desc;
3395
3396         cmd_resp = &desc.params.get_set_rss_key;
3397
3398         if (set) {
3399                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3400                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3401         } else {
3402                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3403         }
3404
3405         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3406                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3407                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3408                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3409
3410         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3411 }
3412
3413 /**
3414  * ice_aq_get_rss_key
3415  * @hw: pointer to the HW struct
3416  * @vsi_handle: software VSI handle
3417  * @key: pointer to key info struct
3418  *
3419  * get the RSS key per VSI
3420  */
3421 enum ice_status
3422 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3423                    struct ice_aqc_get_set_rss_keys *key)
3424 {
3425         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3426                 return ICE_ERR_PARAM;
3427
3428         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3429                                         key, false);
3430 }
3431
3432 /**
3433  * ice_aq_set_rss_key
3434  * @hw: pointer to the HW struct
3435  * @vsi_handle: software VSI handle
3436  * @keys: pointer to key info struct
3437  *
3438  * set the RSS key per VSI
3439  */
3440 enum ice_status
3441 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3442                    struct ice_aqc_get_set_rss_keys *keys)
3443 {
3444         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3445                 return ICE_ERR_PARAM;
3446
3447         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3448                                         keys, true);
3449 }
3450
3451 /**
3452  * ice_aq_add_lan_txq
3453  * @hw: pointer to the hardware structure
3454  * @num_qgrps: Number of added queue groups
3455  * @qg_list: list of queue groups to be added
3456  * @buf_size: size of buffer for indirect command
3457  * @cd: pointer to command details structure or NULL
3458  *
3459  * Add Tx LAN queue (0x0C30)
3460  *
3461  * NOTE:
3462  * Prior to calling add Tx LAN queue:
3463  * Initialize the following as part of the Tx queue context:
3464  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3465  * Cache profile and Packet shaper profile.
3466  *
3467  * After add Tx LAN queue AQ command is completed:
3468  * Interrupts should be associated with specific queues,
3469  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3470  * flow.
3471  */
3472 enum ice_status
3473 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3474                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3475                    struct ice_sq_cd *cd)
3476 {
3477         u16 i, sum_header_size, sum_q_size = 0;
3478         struct ice_aqc_add_tx_qgrp *list;
3479         struct ice_aqc_add_txqs *cmd;
3480         struct ice_aq_desc desc;
3481
3482         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3483
3484         cmd = &desc.params.add_txqs;
3485
3486         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3487
3488         if (!qg_list)
3489                 return ICE_ERR_PARAM;
3490
3491         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3492                 return ICE_ERR_PARAM;
3493
3494         sum_header_size = num_qgrps *
3495                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3496
3497         list = qg_list;
3498         for (i = 0; i < num_qgrps; i++) {
3499                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3500
3501                 sum_q_size += list->num_txqs * sizeof(*q);
3502                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3503         }
3504
3505         if (buf_size != (sum_header_size + sum_q_size))
3506                 return ICE_ERR_PARAM;
3507
3508         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3509
3510         cmd->num_qgrps = num_qgrps;
3511
3512         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3513 }
3514
3515 /**
3516  * ice_aq_dis_lan_txq
3517  * @hw: pointer to the hardware structure
3518  * @num_qgrps: number of groups in the list
3519  * @qg_list: the list of groups to disable
3520  * @buf_size: the total size of the qg_list buffer in bytes
3521  * @rst_src: if called due to reset, specifies the reset source
3522  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3523  * @cd: pointer to command details structure or NULL
3524  *
3525  * Disable LAN Tx queue (0x0C31)
3526  */
3527 static enum ice_status
3528 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3529                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3530                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3531                    struct ice_sq_cd *cd)
3532 {
3533         struct ice_aqc_dis_txqs *cmd;
3534         struct ice_aq_desc desc;
3535         enum ice_status status;
3536         u16 i, sz = 0;
3537
3538         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3539         cmd = &desc.params.dis_txqs;
3540         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3541
3542         /* qg_list can be NULL only in VM/VF reset flow */
3543         if (!qg_list && !rst_src)
3544                 return ICE_ERR_PARAM;
3545
3546         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3547                 return ICE_ERR_PARAM;
3548
3549         cmd->num_entries = num_qgrps;
3550
3551         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3552                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3553
3554         switch (rst_src) {
3555         case ICE_VM_RESET:
3556                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3557                 cmd->vmvf_and_timeout |=
3558                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3559                 break;
3560         case ICE_NO_RESET:
3561         default:
3562                 break;
3563         }
3564
3565         /* flush pipe on time out */
3566         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3567         /* If no queue group info, we are in a reset flow. Issue the AQ */
3568         if (!qg_list)
3569                 goto do_aq;
3570
3571         /* set RD bit to indicate that command buffer is provided by the driver
3572          * and it needs to be read by the firmware
3573          */
3574         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3575
3576         for (i = 0; i < num_qgrps; ++i) {
3577                 /* Calculate the size taken up by the queue IDs in this group */
3578                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3579
3580                 /* Add the size of the group header */
3581                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3582
3583                 /* If the num of queues is even, add 2 bytes of padding */
3584                 if ((qg_list[i].num_qs % 2) == 0)
3585                         sz += 2;
3586         }
3587
3588         if (buf_size != sz)
3589                 return ICE_ERR_PARAM;
3590
3591 do_aq:
3592         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3593         if (status) {
3594                 if (!qg_list)
3595                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3596                                   vmvf_num, hw->adminq.sq_last_status);
3597                 else
3598                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3599                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3600                                   hw->adminq.sq_last_status);
3601         }
3602         return status;
3603 }
3604
3605 /**
3606  * ice_aq_move_recfg_lan_txq
3607  * @hw: pointer to the hardware structure
3608  * @num_qs: number of queues to move/reconfigure
3609  * @is_move: true if this operation involves node movement
3610  * @is_tc_change: true if this operation involves a TC change
3611  * @subseq_call: true if this operation is a subsequent call
3612  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3613  * @timeout: timeout in units of 100 usec (valid values 0-50)
3614  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3615  * @buf: struct containing src/dest TEID and per-queue info
3616  * @buf_size: size of buffer for indirect command
3617  * @txqs_moved: out param, number of queues successfully moved
3618  * @cd: pointer to command details structure or NULL
3619  *
3620  * Move / Reconfigure Tx LAN queues (0x0C32)
3621  */
3622 enum ice_status
3623 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3624                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3625                           u8 timeout, u32 *blocked_cgds,
3626                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3627                           u8 *txqs_moved, struct ice_sq_cd *cd)
3628 {
3629         struct ice_aqc_move_txqs *cmd;
3630         struct ice_aq_desc desc;
3631         enum ice_status status;
3632
3633         cmd = &desc.params.move_txqs;
3634         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3635
3636 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3637         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3638                 return ICE_ERR_PARAM;
3639
3640         if (is_tc_change && !flush_pipe && !blocked_cgds)
3641                 return ICE_ERR_PARAM;
3642
3643         if (!is_move && !is_tc_change)
3644                 return ICE_ERR_PARAM;
3645
3646         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3647
3648         if (is_move)
3649                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3650
3651         if (is_tc_change)
3652                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3653
3654         if (subseq_call)
3655                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3656
3657         if (flush_pipe)
3658                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3659
3660         cmd->num_qs = num_qs;
3661         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3662                         ICE_AQC_Q_CMD_TIMEOUT_M);
3663
3664         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3665
3666         if (!status && txqs_moved)
3667                 *txqs_moved = cmd->num_qs;
3668
3669         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3670             is_tc_change && !flush_pipe)
3671                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3672
3673         return status;
3674 }
3675
3676 /* End of FW Admin Queue command wrappers */
3677
3678 /**
3679  * ice_write_byte - write a byte to a packed context structure
3680  * @src_ctx:  the context structure to read from
3681  * @dest_ctx: the context to be written to
3682  * @ce_info:  a description of the struct to be filled
3683  */
3684 static void
3685 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3686 {
3687         u8 src_byte, dest_byte, mask;
3688         u8 *from, *dest;
3689         u16 shift_width;
3690
3691         /* copy from the next struct field */
3692         from = src_ctx + ce_info->offset;
3693
3694         /* prepare the bits and mask */
3695         shift_width = ce_info->lsb % 8;
3696         mask = (u8)(BIT(ce_info->width) - 1);
3697
3698         src_byte = *from;
3699         src_byte &= mask;
3700
3701         /* shift to correct alignment */
3702         mask <<= shift_width;
3703         src_byte <<= shift_width;
3704
3705         /* get the current bits from the target bit string */
3706         dest = dest_ctx + (ce_info->lsb / 8);
3707
3708         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3709
3710         dest_byte &= ~mask;     /* get the bits not changing */
3711         dest_byte |= src_byte;  /* add in the new bits */
3712
3713         /* put it all back */
3714         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3715 }
3716
3717 /**
3718  * ice_write_word - write a word to a packed context structure
3719  * @src_ctx:  the context structure to read from
3720  * @dest_ctx: the context to be written to
3721  * @ce_info:  a description of the struct to be filled
3722  */
3723 static void
3724 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3725 {
3726         u16 src_word, mask;
3727         __le16 dest_word;
3728         u8 *from, *dest;
3729         u16 shift_width;
3730
3731         /* copy from the next struct field */
3732         from = src_ctx + ce_info->offset;
3733
3734         /* prepare the bits and mask */
3735         shift_width = ce_info->lsb % 8;
3736         mask = BIT(ce_info->width) - 1;
3737
3738         /* don't swizzle the bits until after the mask because the mask bits
3739          * will be in a different bit position on big endian machines
3740          */
3741         src_word = *(u16 *)from;
3742         src_word &= mask;
3743
3744         /* shift to correct alignment */
3745         mask <<= shift_width;
3746         src_word <<= shift_width;
3747
3748         /* get the current bits from the target bit string */
3749         dest = dest_ctx + (ce_info->lsb / 8);
3750
3751         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3752
3753         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3754         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3755
3756         /* put it all back */
3757         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3758 }
3759
3760 /**
3761  * ice_write_dword - write a dword to a packed context structure
3762  * @src_ctx:  the context structure to read from
3763  * @dest_ctx: the context to be written to
3764  * @ce_info:  a description of the struct to be filled
3765  */
3766 static void
3767 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3768 {
3769         u32 src_dword, mask;
3770         __le32 dest_dword;
3771         u8 *from, *dest;
3772         u16 shift_width;
3773
3774         /* copy from the next struct field */
3775         from = src_ctx + ce_info->offset;
3776
3777         /* prepare the bits and mask */
3778         shift_width = ce_info->lsb % 8;
3779
3780         /* if the field width is exactly 32 on an x86 machine, then the shift
3781          * operation will not work because the SHL instructions count is masked
3782          * to 5 bits so the shift will do nothing
3783          */
3784         if (ce_info->width < 32)
3785                 mask = BIT(ce_info->width) - 1;
3786         else
3787                 mask = (u32)~0;
3788
3789         /* don't swizzle the bits until after the mask because the mask bits
3790          * will be in a different bit position on big endian machines
3791          */
3792         src_dword = *(u32 *)from;
3793         src_dword &= mask;
3794
3795         /* shift to correct alignment */
3796         mask <<= shift_width;
3797         src_dword <<= shift_width;
3798
3799         /* get the current bits from the target bit string */
3800         dest = dest_ctx + (ce_info->lsb / 8);
3801
3802         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3803
3804         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3805         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3806
3807         /* put it all back */
3808         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3809 }
3810
3811 /**
3812  * ice_write_qword - write a qword to a packed context structure
3813  * @src_ctx:  the context structure to read from
3814  * @dest_ctx: the context to be written to
3815  * @ce_info:  a description of the struct to be filled
3816  */
3817 static void
3818 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3819 {
3820         u64 src_qword, mask;
3821         __le64 dest_qword;
3822         u8 *from, *dest;
3823         u16 shift_width;
3824
3825         /* copy from the next struct field */
3826         from = src_ctx + ce_info->offset;
3827
3828         /* prepare the bits and mask */
3829         shift_width = ce_info->lsb % 8;
3830
3831         /* if the field width is exactly 64 on an x86 machine, then the shift
3832          * operation will not work because the SHL instructions count is masked
3833          * to 6 bits so the shift will do nothing
3834          */
3835         if (ce_info->width < 64)
3836                 mask = BIT_ULL(ce_info->width) - 1;
3837         else
3838                 mask = (u64)~0;
3839
3840         /* don't swizzle the bits until after the mask because the mask bits
3841          * will be in a different bit position on big endian machines
3842          */
3843         src_qword = *(u64 *)from;
3844         src_qword &= mask;
3845
3846         /* shift to correct alignment */
3847         mask <<= shift_width;
3848         src_qword <<= shift_width;
3849
3850         /* get the current bits from the target bit string */
3851         dest = dest_ctx + (ce_info->lsb / 8);
3852
3853         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3854
3855         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3856         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3857
3858         /* put it all back */
3859         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3860 }
3861
3862 /**
3863  * ice_set_ctx - set context bits in packed structure
3864  * @hw: pointer to the hardware structure
3865  * @src_ctx:  pointer to a generic non-packed context structure
3866  * @dest_ctx: pointer to memory for the packed structure
3867  * @ce_info:  a description of the structure to be transformed
3868  */
3869 enum ice_status
3870 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3871             const struct ice_ctx_ele *ce_info)
3872 {
3873         int f;
3874
3875         for (f = 0; ce_info[f].width; f++) {
3876                 /* We have to deal with each element of the FW response
3877                  * using the correct size so that we are correct regardless
3878                  * of the endianness of the machine.
3879                  */
3880                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3881                         ice_debug(hw, ICE_DBG_QCTX,
3882                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3883                                   f, ce_info[f].width, ce_info[f].size_of);
3884                         continue;
3885                 }
3886                 switch (ce_info[f].size_of) {
3887                 case sizeof(u8):
3888                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3889                         break;
3890                 case sizeof(u16):
3891                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3892                         break;
3893                 case sizeof(u32):
3894                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3895                         break;
3896                 case sizeof(u64):
3897                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3898                         break;
3899                 default:
3900                         return ICE_ERR_INVAL_SIZE;
3901                 }
3902         }
3903
3904         return ICE_SUCCESS;
3905 }
3906
3907 /**
3908  * ice_read_byte - read context byte into struct
3909  * @src_ctx:  the context structure to read from
3910  * @dest_ctx: the context to be written to
3911  * @ce_info:  a description of the struct to be filled
3912  */
3913 static void
3914 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3915 {
3916         u8 dest_byte, mask;
3917         u8 *src, *target;
3918         u16 shift_width;
3919
3920         /* prepare the bits and mask */
3921         shift_width = ce_info->lsb % 8;
3922         mask = (u8)(BIT(ce_info->width) - 1);
3923
3924         /* shift to correct alignment */
3925         mask <<= shift_width;
3926
3927         /* get the current bits from the src bit string */
3928         src = src_ctx + (ce_info->lsb / 8);
3929
3930         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3931
3932         dest_byte &= ~(mask);
3933
3934         dest_byte >>= shift_width;
3935
3936         /* get the address from the struct field */
3937         target = dest_ctx + ce_info->offset;
3938
3939         /* put it back in the struct */
3940         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3941 }
3942
3943 /**
3944  * ice_read_word - read context word into struct
3945  * @src_ctx:  the context structure to read from
3946  * @dest_ctx: the context to be written to
3947  * @ce_info:  a description of the struct to be filled
3948  */
3949 static void
3950 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3951 {
3952         u16 dest_word, mask;
3953         u8 *src, *target;
3954         __le16 src_word;
3955         u16 shift_width;
3956
3957         /* prepare the bits and mask */
3958         shift_width = ce_info->lsb % 8;
3959         mask = BIT(ce_info->width) - 1;
3960
3961         /* shift to correct alignment */
3962         mask <<= shift_width;
3963
3964         /* get the current bits from the src bit string */
3965         src = src_ctx + (ce_info->lsb / 8);
3966
3967         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3968
3969         /* the data in the memory is stored as little endian so mask it
3970          * correctly
3971          */
3972         src_word &= ~(CPU_TO_LE16(mask));
3973
3974         /* get the data back into host order before shifting */
3975         dest_word = LE16_TO_CPU(src_word);
3976
3977         dest_word >>= shift_width;
3978
3979         /* get the address from the struct field */
3980         target = dest_ctx + ce_info->offset;
3981
3982         /* put it back in the struct */
3983         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3984 }
3985
3986 /**
3987  * ice_read_dword - read context dword into struct
3988  * @src_ctx:  the context structure to read from
3989  * @dest_ctx: the context to be written to
3990  * @ce_info:  a description of the struct to be filled
3991  */
3992 static void
3993 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3994 {
3995         u32 dest_dword, mask;
3996         __le32 src_dword;
3997         u8 *src, *target;
3998         u16 shift_width;
3999
4000         /* prepare the bits and mask */
4001         shift_width = ce_info->lsb % 8;
4002
4003         /* if the field width is exactly 32 on an x86 machine, then the shift
4004          * operation will not work because the SHL instructions count is masked
4005          * to 5 bits so the shift will do nothing
4006          */
4007         if (ce_info->width < 32)
4008                 mask = BIT(ce_info->width) - 1;
4009         else
4010                 mask = (u32)~0;
4011
4012         /* shift to correct alignment */
4013         mask <<= shift_width;
4014
4015         /* get the current bits from the src bit string */
4016         src = src_ctx + (ce_info->lsb / 8);
4017
4018         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4019
4020         /* the data in the memory is stored as little endian so mask it
4021          * correctly
4022          */
4023         src_dword &= ~(CPU_TO_LE32(mask));
4024
4025         /* get the data back into host order before shifting */
4026         dest_dword = LE32_TO_CPU(src_dword);
4027
4028         dest_dword >>= shift_width;
4029
4030         /* get the address from the struct field */
4031         target = dest_ctx + ce_info->offset;
4032
4033         /* put it back in the struct */
4034         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4035 }
4036
4037 /**
4038  * ice_read_qword - read context qword into struct
4039  * @src_ctx:  the context structure to read from
4040  * @dest_ctx: the context to be written to
4041  * @ce_info:  a description of the struct to be filled
4042  */
4043 static void
4044 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4045 {
4046         u64 dest_qword, mask;
4047         __le64 src_qword;
4048         u8 *src, *target;
4049         u16 shift_width;
4050
4051         /* prepare the bits and mask */
4052         shift_width = ce_info->lsb % 8;
4053
4054         /* if the field width is exactly 64 on an x86 machine, then the shift
4055          * operation will not work because the SHL instructions count is masked
4056          * to 6 bits so the shift will do nothing
4057          */
4058         if (ce_info->width < 64)
4059                 mask = BIT_ULL(ce_info->width) - 1;
4060         else
4061                 mask = (u64)~0;
4062
4063         /* shift to correct alignment */
4064         mask <<= shift_width;
4065
4066         /* get the current bits from the src bit string */
4067         src = src_ctx + (ce_info->lsb / 8);
4068
4069         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4070
4071         /* the data in the memory is stored as little endian so mask it
4072          * correctly
4073          */
4074         src_qword &= ~(CPU_TO_LE64(mask));
4075
4076         /* get the data back into host order before shifting */
4077         dest_qword = LE64_TO_CPU(src_qword);
4078
4079         dest_qword >>= shift_width;
4080
4081         /* get the address from the struct field */
4082         target = dest_ctx + ce_info->offset;
4083
4084         /* put it back in the struct */
4085         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4086 }
4087
4088 /**
4089  * ice_get_ctx - extract context bits from a packed structure
4090  * @src_ctx:  pointer to a generic packed context structure
4091  * @dest_ctx: pointer to a generic non-packed context structure
4092  * @ce_info:  a description of the structure to be read from
4093  */
4094 enum ice_status
4095 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4096 {
4097         int f;
4098
4099         for (f = 0; ce_info[f].width; f++) {
4100                 switch (ce_info[f].size_of) {
4101                 case 1:
4102                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4103                         break;
4104                 case 2:
4105                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4106                         break;
4107                 case 4:
4108                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4109                         break;
4110                 case 8:
4111                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4112                         break;
4113                 default:
4114                         /* nothing to do, just keep going */
4115                         break;
4116                 }
4117         }
4118
4119         return ICE_SUCCESS;
4120 }
4121
4122 /**
4123  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4124  * @hw: pointer to the HW struct
4125  * @vsi_handle: software VSI handle
4126  * @tc: TC number
4127  * @q_handle: software queue handle
4128  */
4129 struct ice_q_ctx *
4130 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4131 {
4132         struct ice_vsi_ctx *vsi;
4133         struct ice_q_ctx *q_ctx;
4134
4135         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4136         if (!vsi)
4137                 return NULL;
4138         if (q_handle >= vsi->num_lan_q_entries[tc])
4139                 return NULL;
4140         if (!vsi->lan_q_ctx[tc])
4141                 return NULL;
4142         q_ctx = vsi->lan_q_ctx[tc];
4143         return &q_ctx[q_handle];
4144 }
4145
4146 /**
4147  * ice_ena_vsi_txq
4148  * @pi: port information structure
4149  * @vsi_handle: software VSI handle
4150  * @tc: TC number
4151  * @q_handle: software queue handle
4152  * @num_qgrps: Number of added queue groups
4153  * @buf: list of queue groups to be added
4154  * @buf_size: size of buffer for indirect command
4155  * @cd: pointer to command details structure or NULL
4156  *
4157  * This function adds one LAN queue
4158  */
4159 enum ice_status
4160 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4161                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4162                 struct ice_sq_cd *cd)
4163 {
4164         struct ice_aqc_txsched_elem_data node = { 0 };
4165         struct ice_sched_node *parent;
4166         struct ice_q_ctx *q_ctx;
4167         enum ice_status status;
4168         struct ice_hw *hw;
4169
4170         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4171                 return ICE_ERR_CFG;
4172
4173         if (num_qgrps > 1 || buf->num_txqs > 1)
4174                 return ICE_ERR_MAX_LIMIT;
4175
4176         hw = pi->hw;
4177
4178         if (!ice_is_vsi_valid(hw, vsi_handle))
4179                 return ICE_ERR_PARAM;
4180
4181         ice_acquire_lock(&pi->sched_lock);
4182
4183         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4184         if (!q_ctx) {
4185                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4186                           q_handle);
4187                 status = ICE_ERR_PARAM;
4188                 goto ena_txq_exit;
4189         }
4190
4191         /* find a parent node */
4192         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4193                                             ICE_SCHED_NODE_OWNER_LAN);
4194         if (!parent) {
4195                 status = ICE_ERR_PARAM;
4196                 goto ena_txq_exit;
4197         }
4198
4199         buf->parent_teid = parent->info.node_teid;
4200         node.parent_teid = parent->info.node_teid;
4201         /* Mark that the values in the "generic" section as valid. The default
4202          * value in the "generic" section is zero. This means that :
4203          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4204          * - 0 priority among siblings, indicated by Bit 1-3.
4205          * - WFQ, indicated by Bit 4.
4206          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4207          * Bit 5-6.
4208          * - Bit 7 is reserved.
4209          * Without setting the generic section as valid in valid_sections, the
4210          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4211          */
4212         buf->txqs[0].info.valid_sections =
4213                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4214                 ICE_AQC_ELEM_VALID_EIR;
4215         buf->txqs[0].info.generic = 0;
4216         buf->txqs[0].info.cir_bw.bw_profile_idx =
4217                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4218         buf->txqs[0].info.cir_bw.bw_alloc =
4219                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4220         buf->txqs[0].info.eir_bw.bw_profile_idx =
4221                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4222         buf->txqs[0].info.eir_bw.bw_alloc =
4223                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4224
4225         /* add the LAN queue */
4226         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4227         if (status != ICE_SUCCESS) {
4228                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4229                           LE16_TO_CPU(buf->txqs[0].txq_id),
4230                           hw->adminq.sq_last_status);
4231                 goto ena_txq_exit;
4232         }
4233
4234         node.node_teid = buf->txqs[0].q_teid;
4235         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4236         q_ctx->q_handle = q_handle;
4237         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4238
4239         /* add a leaf node into scheduler tree queue layer */
4240         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4241         if (!status)
4242                 status = ice_sched_replay_q_bw(pi, q_ctx);
4243
4244 ena_txq_exit:
4245         ice_release_lock(&pi->sched_lock);
4246         return status;
4247 }
4248
4249 /**
4250  * ice_dis_vsi_txq
4251  * @pi: port information structure
4252  * @vsi_handle: software VSI handle
4253  * @tc: TC number
4254  * @num_queues: number of queues
4255  * @q_handles: pointer to software queue handle array
4256  * @q_ids: pointer to the q_id array
4257  * @q_teids: pointer to queue node teids
4258  * @rst_src: if called due to reset, specifies the reset source
4259  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4260  * @cd: pointer to command details structure or NULL
4261  *
4262  * This function removes queues and their corresponding nodes in SW DB
4263  */
4264 enum ice_status
4265 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4266                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4267                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4268                 struct ice_sq_cd *cd)
4269 {
4270         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4271         struct ice_aqc_dis_txq_item qg_list;
4272         struct ice_q_ctx *q_ctx;
4273         u16 i;
4274
4275         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4276                 return ICE_ERR_CFG;
4277
4278         if (!num_queues) {
4279                 /* if queue is disabled already yet the disable queue command
4280                  * has to be sent to complete the VF reset, then call
4281                  * ice_aq_dis_lan_txq without any queue information
4282                  */
4283                 if (rst_src)
4284                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
4285                                                   vmvf_num, NULL);
4286                 return ICE_ERR_CFG;
4287         }
4288
4289         ice_acquire_lock(&pi->sched_lock);
4290
4291         for (i = 0; i < num_queues; i++) {
4292                 struct ice_sched_node *node;
4293
4294                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4295                 if (!node)
4296                         continue;
4297                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
4298                 if (!q_ctx) {
4299                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4300                                   q_handles[i]);
4301                         continue;
4302                 }
4303                 if (q_ctx->q_handle != q_handles[i]) {
4304                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4305                                   q_ctx->q_handle, q_handles[i]);
4306                         continue;
4307                 }
4308                 qg_list.parent_teid = node->info.parent_teid;
4309                 qg_list.num_qs = 1;
4310                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4311                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4312                                             sizeof(qg_list), rst_src, vmvf_num,
4313                                             cd);
4314
4315                 if (status != ICE_SUCCESS)
4316                         break;
4317                 ice_free_sched_node(pi, node);
4318                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4319         }
4320         ice_release_lock(&pi->sched_lock);
4321         return status;
4322 }
4323
4324 /**
4325  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4326  * @pi: port information structure
4327  * @vsi_handle: software VSI handle
4328  * @tc_bitmap: TC bitmap
4329  * @maxqs: max queues array per TC
4330  * @owner: LAN or RDMA
4331  *
4332  * This function adds/updates the VSI queues per TC.
4333  */
4334 static enum ice_status
4335 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4336                u16 *maxqs, u8 owner)
4337 {
4338         enum ice_status status = ICE_SUCCESS;
4339         u8 i;
4340
4341         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4342                 return ICE_ERR_CFG;
4343
4344         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4345                 return ICE_ERR_PARAM;
4346
4347         ice_acquire_lock(&pi->sched_lock);
4348
4349         ice_for_each_traffic_class(i) {
4350                 /* configuration is possible only if TC node is present */
4351                 if (!ice_sched_get_tc_node(pi, i))
4352                         continue;
4353
4354                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4355                                            ice_is_tc_ena(tc_bitmap, i));
4356                 if (status)
4357                         break;
4358         }
4359
4360         ice_release_lock(&pi->sched_lock);
4361         return status;
4362 }
4363
4364 /**
4365  * ice_cfg_vsi_lan - configure VSI LAN queues
4366  * @pi: port information structure
4367  * @vsi_handle: software VSI handle
4368  * @tc_bitmap: TC bitmap
4369  * @max_lanqs: max LAN queues array per TC
4370  *
4371  * This function adds/updates the VSI LAN queues per TC.
4372  */
4373 enum ice_status
4374 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4375                 u16 *max_lanqs)
4376 {
4377         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4378                               ICE_SCHED_NODE_OWNER_LAN);
4379 }
4380
4381 /**
4382  * ice_is_main_vsi - checks whether the VSI is main VSI
4383  * @hw: pointer to the HW struct
4384  * @vsi_handle: VSI handle
4385  *
4386  * Checks whether the VSI is the main VSI (the first PF VSI created on
4387  * given PF).
4388  */
4389 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4390 {
4391         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4392 }
4393
4394 /**
4395  * ice_replay_pre_init - replay pre initialization
4396  * @hw: pointer to the HW struct
4397  * @sw: pointer to switch info struct for which function initializes filters
4398  *
4399  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4400  */
4401 static enum ice_status
4402 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4403 {
4404         u8 i;
4405
4406         /* Delete old entries from replay filter list head if there is any */
4407         ice_rm_sw_replay_rule_info(hw, sw);
4408         /* In start of replay, move entries into replay_rules list, it
4409          * will allow adding rules entries back to filt_rules list,
4410          * which is operational list.
4411          */
4412         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4413                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4414                                   &sw->recp_list[i].filt_replay_rules);
4415         ice_sched_replay_agg_vsi_preinit(hw);
4416
4417         return ice_sched_replay_tc_node_bw(hw->port_info);
4418 }
4419
4420 /**
4421  * ice_replay_vsi - replay VSI configuration
4422  * @hw: pointer to the HW struct
4423  * @vsi_handle: driver VSI handle
4424  *
4425  * Restore all VSI configuration after reset. It is required to call this
4426  * function with main VSI first.
4427  */
4428 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4429 {
4430         struct ice_switch_info *sw = hw->switch_info;
4431         struct ice_port_info *pi = hw->port_info;
4432         enum ice_status status;
4433
4434         if (!ice_is_vsi_valid(hw, vsi_handle))
4435                 return ICE_ERR_PARAM;
4436
4437         /* Replay pre-initialization if there is any */
4438         if (ice_is_main_vsi(hw, vsi_handle)) {
4439                 status = ice_replay_pre_init(hw, sw);
4440                 if (status)
4441                         return status;
4442         }
4443         /* Replay per VSI all RSS configurations */
4444         status = ice_replay_rss_cfg(hw, vsi_handle);
4445         if (status)
4446                 return status;
4447         /* Replay per VSI all filters */
4448         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4449         if (!status)
4450                 status = ice_replay_vsi_agg(hw, vsi_handle);
4451         return status;
4452 }
4453
4454 /**
4455  * ice_replay_post - post replay configuration cleanup
4456  * @hw: pointer to the HW struct
4457  *
4458  * Post replay cleanup.
4459  */
4460 void ice_replay_post(struct ice_hw *hw)
4461 {
4462         /* Delete old entries from replay filter list head */
4463         ice_rm_all_sw_replay_rule_info(hw);
4464         ice_sched_replay_agg(hw);
4465 }
4466
4467 /**
4468  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4469  * @hw: ptr to the hardware info
4470  * @reg: offset of 64 bit HW register to read from
4471  * @prev_stat_loaded: bool to specify if previous stats are loaded
4472  * @prev_stat: ptr to previous loaded stat value
4473  * @cur_stat: ptr to current stat value
4474  */
4475 void
4476 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4477                   u64 *prev_stat, u64 *cur_stat)
4478 {
4479         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4480
4481         /* device stats are not reset at PFR, they likely will not be zeroed
4482          * when the driver starts. Thus, save the value from the first read
4483          * without adding to the statistic value so that we report stats which
4484          * count up from zero.
4485          */
4486         if (!prev_stat_loaded) {
4487                 *prev_stat = new_data;
4488                 return;
4489         }
4490
4491         /* Calculate the difference between the new and old values, and then
4492          * add it to the software stat value.
4493          */
4494         if (new_data >= *prev_stat)
4495                 *cur_stat += new_data - *prev_stat;
4496         else
4497                 /* to manage the potential roll-over */
4498                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4499
4500         /* Update the previously stored value to prepare for next read */
4501         *prev_stat = new_data;
4502 }
4503
4504 /**
4505  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4506  * @hw: ptr to the hardware info
4507  * @reg: offset of HW register to read from
4508  * @prev_stat_loaded: bool to specify if previous stats are loaded
4509  * @prev_stat: ptr to previous loaded stat value
4510  * @cur_stat: ptr to current stat value
4511  */
4512 void
4513 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4514                   u64 *prev_stat, u64 *cur_stat)
4515 {
4516         u32 new_data;
4517
4518         new_data = rd32(hw, reg);
4519
4520         /* device stats are not reset at PFR, they likely will not be zeroed
4521          * when the driver starts. Thus, save the value from the first read
4522          * without adding to the statistic value so that we report stats which
4523          * count up from zero.
4524          */
4525         if (!prev_stat_loaded) {
4526                 *prev_stat = new_data;
4527                 return;
4528         }
4529
4530         /* Calculate the difference between the new and old values, and then
4531          * add it to the software stat value.
4532          */
4533         if (new_data >= *prev_stat)
4534                 *cur_stat += new_data - *prev_stat;
4535         else
4536                 /* to manage the potential roll-over */
4537                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4538
4539         /* Update the previously stored value to prepare for next read */
4540         *prev_stat = new_data;
4541 }
4542
4543 /**
4544  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4545  * @hw: ptr to the hardware info
4546  * @vsi_handle: VSI handle
4547  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4548  * @cur_stats: ptr to current stats structure
4549  *
4550  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4551  * thus cannot be read using the normal ice_stat_update32 function.
4552  *
4553  * Read the GLV_REPC register associated with the given VSI, and update the
4554  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4555  *
4556  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4557  * cleared each time it's read.
4558  *
4559  * Note that the GLV_RDPC register also counts the causes that would trigger
4560  * GLV_REPC. However, it does not give the finer grained detail about why the
4561  * packets are being dropped. The GLV_REPC values can be used to distinguish
4562  * whether Rx packets are dropped due to errors or due to no available
4563  * descriptors.
4564  */
4565 void
4566 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4567                      struct ice_eth_stats *cur_stats)
4568 {
4569         u16 vsi_num, no_desc, error_cnt;
4570         u32 repc;
4571
4572         if (!ice_is_vsi_valid(hw, vsi_handle))
4573                 return;
4574
4575         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4576
4577         /* If we haven't loaded stats yet, just clear the current value */
4578         if (!prev_stat_loaded) {
4579                 wr32(hw, GLV_REPC(vsi_num), 0);
4580                 return;
4581         }
4582
4583         repc = rd32(hw, GLV_REPC(vsi_num));
4584         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4585         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4586
4587         /* Clear the count by writing to the stats register */
4588         wr32(hw, GLV_REPC(vsi_num), 0);
4589
4590         cur_stats->rx_no_desc += no_desc;
4591         cur_stats->rx_errors += error_cnt;
4592 }
4593
4594 /**
4595  * ice_sched_query_elem - query element information from HW
4596  * @hw: pointer to the HW struct
4597  * @node_teid: node TEID to be queried
4598  * @buf: buffer to element information
4599  *
4600  * This function queries HW element information
4601  */
4602 enum ice_status
4603 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4604                      struct ice_aqc_txsched_elem_data *buf)
4605 {
4606         u16 buf_size, num_elem_ret = 0;
4607         enum ice_status status;
4608
4609         buf_size = sizeof(*buf);
4610         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4611         buf->node_teid = CPU_TO_LE32(node_teid);
4612         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4613                                           NULL);
4614         if (status != ICE_SUCCESS || num_elem_ret != 1)
4615                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4616         return status;
4617 }
4618
4619 /**
4620  * ice_get_fw_mode - returns FW mode
4621  * @hw: pointer to the HW struct
4622  */
4623 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4624 {
4625 #define ICE_FW_MODE_DBG_M BIT(0)
4626 #define ICE_FW_MODE_REC_M BIT(1)
4627 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4628         u32 fw_mode;
4629
4630         /* check the current FW mode */
4631         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4632
4633         if (fw_mode & ICE_FW_MODE_DBG_M)
4634                 return ICE_FW_MODE_DBG;
4635         else if (fw_mode & ICE_FW_MODE_REC_M)
4636                 return ICE_FW_MODE_REC;
4637         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4638                 return ICE_FW_MODE_ROLLBACK;
4639         else
4640                 return ICE_FW_MODE_NORMAL;
4641 }
4642
4643 /**
4644  * ice_fw_supports_link_override
4645  * @hw: pointer to the hardware structure
4646  *
4647  * Checks if the firmware supports link override
4648  */
4649 bool ice_fw_supports_link_override(struct ice_hw *hw)
4650 {
4651         /* Currently, only supported for E810 devices */
4652         if (hw->mac_type != ICE_MAC_E810)
4653                 return false;
4654
4655         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4656                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4657                         return true;
4658                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4659                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4660                         return true;
4661         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4662                 return true;
4663         }
4664
4665         return false;
4666 }
4667
4668 /**
4669  * ice_get_link_default_override
4670  * @ldo: pointer to the link default override struct
4671  * @pi: pointer to the port info struct
4672  *
4673  * Gets the link default override for a port
4674  */
4675 enum ice_status
4676 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4677                               struct ice_port_info *pi)
4678 {
4679         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4680         struct ice_hw *hw = pi->hw;
4681         enum ice_status status;
4682
4683         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4684                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4685         if (status) {
4686                 ice_debug(hw, ICE_DBG_INIT,
4687                           "Failed to read link override TLV.\n");
4688                 return status;
4689         }
4690
4691         /* Each port has its own config; calculate for our port */
4692         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4693                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4694
4695         /* link options first */
4696         status = ice_read_sr_word(hw, tlv_start, &buf);
4697         if (status) {
4698                 ice_debug(hw, ICE_DBG_INIT,
4699                           "Failed to read override link options.\n");
4700                 return status;
4701         }
4702         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4703         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4704                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4705
4706         /* link PHY config */
4707         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4708         status = ice_read_sr_word(hw, offset, &buf);
4709         if (status) {
4710                 ice_debug(hw, ICE_DBG_INIT,
4711                           "Failed to read override phy config.\n");
4712                 return status;
4713         }
4714         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4715
4716         /* PHY types low */
4717         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4718         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4719                 status = ice_read_sr_word(hw, (offset + i), &buf);
4720                 if (status) {
4721                         ice_debug(hw, ICE_DBG_INIT,
4722                                   "Failed to read override link options.\n");
4723                         return status;
4724                 }
4725                 /* shift 16 bits at a time to fill 64 bits */
4726                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4727         }
4728
4729         /* PHY types high */
4730         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4731                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4732         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4733                 status = ice_read_sr_word(hw, (offset + i), &buf);
4734                 if (status) {
4735                         ice_debug(hw, ICE_DBG_INIT,
4736                                   "Failed to read override link options.\n");
4737                         return status;
4738                 }
4739                 /* shift 16 bits at a time to fill 64 bits */
4740                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4741         }
4742
4743         return status;
4744 }
4745
4746 /**
4747  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4748  * @caps: get PHY capability data
4749  */
4750 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4751 {
4752         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4753             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4754                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4755                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4756                 return true;
4757
4758         return false;
4759 }
4760
4761 /**
4762  * ice_aq_set_lldp_mib - Set the LLDP MIB
4763  * @hw: pointer to the HW struct
4764  * @mib_type: Local, Remote or both Local and Remote MIBs
4765  * @buf: pointer to the caller-supplied buffer to store the MIB block
4766  * @buf_size: size of the buffer (in bytes)
4767  * @cd: pointer to command details structure or NULL
4768  *
4769  * Set the LLDP MIB. (0x0A08)
4770  */
4771 enum ice_status
4772 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4773                     struct ice_sq_cd *cd)
4774 {
4775         struct ice_aqc_lldp_set_local_mib *cmd;
4776         struct ice_aq_desc desc;
4777
4778         cmd = &desc.params.lldp_set_mib;
4779
4780         if (buf_size == 0 || !buf)
4781                 return ICE_ERR_PARAM;
4782
4783         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4784
4785         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4786         desc.datalen = CPU_TO_LE16(buf_size);
4787
4788         cmd->type = mib_type;
4789         cmd->length = CPU_TO_LE16(buf_size);
4790
4791         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4792 }