drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46         case ICE_DEV_ID_E823L_10G_BASE_T:
  47         case ICE_DEV_ID_E823L_1GBE:
  48         case ICE_DEV_ID_E823L_BACKPLANE:
  49         case ICE_DEV_ID_E823L_QSFP:
  50         case ICE_DEV_ID_E823L_SFP:
  51                 hw->mac_type = ICE_MAC_GENERIC;
  52                 break;
  53         default:
  54                 hw->mac_type = ICE_MAC_UNKNOWN;
  55                 break;
  56         }
  57
  58         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  59         return ICE_SUCCESS;
  60 }
  61
  62 /**
  63  * ice_clear_pf_cfg - Clear PF configuration
  64  * @hw: pointer to the hardware structure
  65  *
  66  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  67  * configuration, flow director filters, etc.).
  68  */
  69 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  70 {
  71         struct ice_aq_desc desc;
  72
  73         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  74
  75         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  76 }
  77
  78 /**
  79  * ice_aq_manage_mac_read - manage MAC address read command
  80  * @hw: pointer to the HW struct
  81  * @buf: a virtual buffer to hold the manage MAC read response
  82  * @buf_size: Size of the virtual buffer
  83  * @cd: pointer to command details structure or NULL
  84  *
  85  * This function is used to return per PF station MAC address (0x0107).
  86  * NOTE: Upon successful completion of this command, MAC address information
  87  * is returned in user specified buffer. Please interpret user specified
  88  * buffer as "manage_mac_read" response.
  89  * Response such as various MAC addresses are stored in HW struct (port.mac)
  90  * ice_discover_dev_caps is expected to be called before this function is
  91  * called.
  92  */
  93 static enum ice_status
  94 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  95                        struct ice_sq_cd *cd)
  96 {
  97         struct ice_aqc_manage_mac_read_resp *resp;
  98         struct ice_aqc_manage_mac_read *cmd;
  99         struct ice_aq_desc desc;
 100         enum ice_status status;
 101         u16 flags;
 102         u8 i;
 103
 104         cmd = &desc.params.mac_read;
 105
 106         if (buf_size < sizeof(*resp))
 107                 return ICE_ERR_BUF_TOO_SHORT;
 108
 109         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 110
 111         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 112         if (status)
 113                 return status;
 114
 115         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 116         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 117
 118         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 119                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 120                 return ICE_ERR_CFG;
 121         }
 122
 123         /* A single port can report up to two (LAN and WoL) addresses */
 124         for (i = 0; i < cmd->num_addr; i++)
 125                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 126                         ice_memcpy(hw->port_info->mac.lan_addr,
 127                                    resp[i].mac_addr, ETH_ALEN,
 128                                    ICE_DMA_TO_NONDMA);
 129                         ice_memcpy(hw->port_info->mac.perm_addr,
 130                                    resp[i].mac_addr,
 131                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 132                         break;
 133                 }
 134         return ICE_SUCCESS;
 135 }
 136
 137 /**
 138  * ice_aq_get_phy_caps - returns PHY capabilities
 139  * @pi: port information structure
 140  * @qual_mods: report qualified modules
 141  * @report_mode: report mode capabilities
 142  * @pcaps: structure for PHY capabilities to be filled
 143  * @cd: pointer to command details structure or NULL
 144  *
 145  * Returns the various PHY capabilities supported on the Port (0x0600)
 146  */
 147 enum ice_status
 148 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 149                     struct ice_aqc_get_phy_caps_data *pcaps,
 150                     struct ice_sq_cd *cd)
 151 {
 152         struct ice_aqc_get_phy_caps *cmd;
 153         u16 pcaps_size = sizeof(*pcaps);
 154         struct ice_aq_desc desc;
 155         enum ice_status status;
 156         struct ice_hw *hw;
 157
 158         cmd = &desc.params.get_phy;
 159
 160         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 161                 return ICE_ERR_PARAM;
 162         hw = pi->hw;
 163
 164         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 165
 166         if (qual_mods)
 167                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 168
 169         cmd->param0 |= CPU_TO_LE16(report_mode);
 170         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 171
 172         ice_debug(hw, ICE_DBG_LINK, "get phy caps - report_mode = 0x%x\n",
 173                   report_mode);
 174         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 175                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_low));
 176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 177                   (unsigned long long)LE64_TO_CPU(pcaps->phy_type_high));
 178         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", pcaps->caps);
 179         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
 180                   pcaps->low_power_ctrl_an);
 181         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", pcaps->eee_cap);
 182         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n",
 183                   pcaps->eeer_value);
 184         ice_debug(hw, ICE_DBG_LINK, "   link_fec_options = 0x%x\n",
 185                   pcaps->link_fec_options);
 186         ice_debug(hw, ICE_DBG_LINK, "   module_compliance_enforcement = 0x%x\n",
 187                   pcaps->module_compliance_enforcement);
 188         ice_debug(hw, ICE_DBG_LINK, "   extended_compliance_code = 0x%x\n",
 189                   pcaps->extended_compliance_code);
 190         ice_debug(hw, ICE_DBG_LINK, "   module_type[0] = 0x%x\n",
 191                   pcaps->module_type[0]);
 192         ice_debug(hw, ICE_DBG_LINK, "   module_type[1] = 0x%x\n",
 193                   pcaps->module_type[1]);
 194         ice_debug(hw, ICE_DBG_LINK, "   module_type[2] = 0x%x\n",
 195                   pcaps->module_type[2]);
 196
 197         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 198                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 199                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 200                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 201                            sizeof(pi->phy.link_info.module_type),
 202                            ICE_NONDMA_TO_NONDMA);
 203         }
 204
 205         return status;
 206 }
 207
 208 /**
 209  * ice_aq_get_link_topo_handle - get link topology node return status
 210  * @pi: port information structure
 211  * @node_type: requested node type
 212  * @cd: pointer to command details structure or NULL
 213  *
 214  * Get link topology node return status for specified node type (0x06E0)
 215  *
 216  * Node type cage can be used to determine if cage is present. If AQC
 217  * returns error (ENOENT), then no cage present. If no cage present, then
 218  * connection type is backplane or BASE-T.
 219  */
 220 static enum ice_status
 221 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 222                             struct ice_sq_cd *cd)
 223 {
 224         struct ice_aqc_get_link_topo *cmd;
 225         struct ice_aq_desc desc;
 226
 227         cmd = &desc.params.get_link_topo;
 228
 229         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 230
 231         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 232                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 233
 234         /* set node type */
 235         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 236
 237         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 238 }
 239
 240 /**
 241  * ice_is_media_cage_present
 242  * @pi: port information structure
 243  *
 244  * Returns true if media cage is present, else false. If no cage, then
 245  * media type is backplane or BASE-T.
 246  */
 247 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 248 {
 249         /* Node type cage can be used to determine if cage is present. If AQC
 250          * returns error (ENOENT), then no cage present. If no cage present then
 251          * connection type is backplane or BASE-T.
 252          */
 253         return !ice_aq_get_link_topo_handle(pi,
 254                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 255                                             NULL);
 256 }
 257
 258 /**
 259  * ice_get_media_type - Gets media type
 260  * @pi: port information structure
 261  */
 262 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 263 {
 264         struct ice_link_status *hw_link_info;
 265
 266         if (!pi)
 267                 return ICE_MEDIA_UNKNOWN;
 268
 269         hw_link_info = &pi->phy.link_info;
 270         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 271                 /* If more than one media type is selected, report unknown */
 272                 return ICE_MEDIA_UNKNOWN;
 273
 274         if (hw_link_info->phy_type_low) {
 275                 /* 1G SGMII is a special case where some DA cable PHYs
 276                  * may show this as an option when it really shouldn't
 277                  * be since SGMII is meant to be between a MAC and a PHY
 278                  * in a backplane. Try to detect this case and handle it
 279                  */
 280                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 281                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 282                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 283                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 284                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 285                         return ICE_MEDIA_DA;
 286
 287                 switch (hw_link_info->phy_type_low) {
 288                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 289                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 290                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 292                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 296                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 298                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 299                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 300                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 301                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 302                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 303                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 304                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 305                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 306                         return ICE_MEDIA_FIBER;
 307                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 308                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 309                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 310                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 311                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 312                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 313                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 314                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 315                         return ICE_MEDIA_FIBER;
 316                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 317                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 318                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 319                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 320                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 321                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 322                         return ICE_MEDIA_BASET;
 323                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 324                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 325                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 326                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 327                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 328                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 329                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 330                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 331                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 332                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 333                         return ICE_MEDIA_DA;
 334                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 335                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 336                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 337                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 338                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 339                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 340                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 341                         if (ice_is_media_cage_present(pi))
 342                                 return ICE_MEDIA_AUI;
 343                         /* fall-through */
 344                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 345                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 346                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 347                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 348                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 349                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 350                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 351                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 352                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 353                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 354                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 355                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 356                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 357                         return ICE_MEDIA_BACKPLANE;
 358                 }
 359         } else {
 360                 switch (hw_link_info->phy_type_high) {
 361                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 362                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 363                         if (ice_is_media_cage_present(pi))
 364                                 return ICE_MEDIA_AUI;
 365                         /* fall-through */
 366                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 367                         return ICE_MEDIA_BACKPLANE;
 368                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 369                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 370                         return ICE_MEDIA_FIBER;
 371                 }
 372         }
 373         return ICE_MEDIA_UNKNOWN;
 374 }
 375
 376 /**
 377  * ice_aq_get_link_info
 378  * @pi: port information structure
 379  * @ena_lse: enable/disable LinkStatusEvent reporting
 380  * @link: pointer to link status structure - optional
 381  * @cd: pointer to command details structure or NULL
 382  *
 383  * Get Link Status (0x607). Returns the link status of the adapter.
 384  */
 385 enum ice_status
 386 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 387                      struct ice_link_status *link, struct ice_sq_cd *cd)
 388 {
 389         struct ice_aqc_get_link_status_data link_data = { 0 };
 390         struct ice_aqc_get_link_status *resp;
 391         struct ice_link_status *li_old, *li;
 392         enum ice_media_type *hw_media_type;
 393         struct ice_fc_info *hw_fc_info;
 394         bool tx_pause, rx_pause;
 395         struct ice_aq_desc desc;
 396         enum ice_status status;
 397         struct ice_hw *hw;
 398         u16 cmd_flags;
 399
 400         if (!pi)
 401                 return ICE_ERR_PARAM;
 402         hw = pi->hw;
 403         li_old = &pi->phy.link_info_old;
 404         hw_media_type = &pi->phy.media_type;
 405         li = &pi->phy.link_info;
 406         hw_fc_info = &pi->fc;
 407
 408         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 409         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 410         resp = &desc.params.get_link_status;
 411         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 412         resp->lport_num = pi->lport;
 413
 414         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 415
 416         if (status != ICE_SUCCESS)
 417                 return status;
 418
 419         /* save off old link status information */
 420         *li_old = *li;
 421
 422         /* update current link status information */
 423         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 424         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 425         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 426         *hw_media_type = ice_get_media_type(pi);
 427         li->link_info = link_data.link_info;
 428         li->an_info = link_data.an_info;
 429         li->ext_info = link_data.ext_info;
 430         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 431         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 432         li->topo_media_conflict = link_data.topo_media_conflict;
 433         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 434                                       ICE_AQ_CFG_PACING_TYPE_M);
 435
 436         /* update fc info */
 437         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 438         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 439         if (tx_pause && rx_pause)
 440                 hw_fc_info->current_mode = ICE_FC_FULL;
 441         else if (tx_pause)
 442                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 443         else if (rx_pause)
 444                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 445         else
 446                 hw_fc_info->current_mode = ICE_FC_NONE;
 447
 448         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 449
 450         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 451         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 452         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 453                   (unsigned long long)li->phy_type_low);
 454         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 455                   (unsigned long long)li->phy_type_high);
 456         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 457         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 458         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 459         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 460         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 461         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 462         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 463                   li->max_frame_size);
 464         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 465
 466         /* save link status information */
 467         if (link)
 468                 *link = *li;
 469
 470         /* flag cleared so calling functions don't call AQ again */
 471         pi->phy.get_link_info = false;
 472
 473         return ICE_SUCCESS;
 474 }
 475
 476 /**
 477  * ice_fill_tx_timer_and_fc_thresh
 478  * @hw: pointer to the HW struct
 479  * @cmd: pointer to MAC cfg structure
 480  *
 481  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 482  * descriptor
 483  */
 484 static void
 485 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 486                                 struct ice_aqc_set_mac_cfg *cmd)
 487 {
 488         u16 fc_thres_val, tx_timer_val;
 489         u32 val;
 490
 491         /* We read back the transmit timer and fc threshold value of
 492          * LFC. Thus, we will use index =
 493          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 494          *
 495          * Also, because we are opearating on transmit timer and fc
 496          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 497          */
 498 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 499
 500         /* Retrieve the transmit timer */
 501         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 502         tx_timer_val = val &
 503                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 504         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 505
 506         /* Retrieve the fc threshold */
 507         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 508         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 509
 510         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 511 }
 512
 513 /**
 514  * ice_aq_set_mac_cfg
 515  * @hw: pointer to the HW struct
 516  * @max_frame_size: Maximum Frame Size to be supported
 517  * @cd: pointer to command details structure or NULL
 518  *
 519  * Set MAC configuration (0x0603)
 520  */
 521 enum ice_status
 522 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 523 {
 524         struct ice_aqc_set_mac_cfg *cmd;
 525         struct ice_aq_desc desc;
 526
 527         cmd = &desc.params.set_mac_cfg;
 528
 529         if (max_frame_size == 0)
 530                 return ICE_ERR_PARAM;
 531
 532         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 533
 534         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 535
 536         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 537
 538         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 539 }
 540
 541 /**
 542  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 543  * @hw: pointer to the HW struct
 544  */
 545 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 546 {
 547         struct ice_switch_info *sw;
 548         enum ice_status status;
 549
 550         hw->switch_info = (struct ice_switch_info *)
 551                           ice_malloc(hw, sizeof(*hw->switch_info));
 552
 553         sw = hw->switch_info;
 554
 555         if (!sw)
 556                 return ICE_ERR_NO_MEMORY;
 557
 558         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 559         sw->prof_res_bm_init = 0;
 560
 561         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 562         if (status) {
 563                 ice_free(hw, hw->switch_info);
 564                 return status;
 565         }
 566         return ICE_SUCCESS;
 567 }
 568
 569 /**
 570  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 571  * @hw: pointer to the HW struct
 572  * @sw: pointer to switch info struct for which function clears filters
 573  */
 574 static void
 575 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 576 {
 577         struct ice_vsi_list_map_info *v_pos_map;
 578         struct ice_vsi_list_map_info *v_tmp_map;
 579         struct ice_sw_recipe *recps;
 580         u8 i;
 581
 582         if (!sw)
 583                 return;
 584
 585         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 586                                  ice_vsi_list_map_info, list_entry) {
 587                 LIST_DEL(&v_pos_map->list_entry);
 588                 ice_free(hw, v_pos_map);
 589         }
 590         recps = sw->recp_list;
 591         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 592                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 593
 594                 recps[i].root_rid = i;
 595                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 596                                          &recps[i].rg_list, ice_recp_grp_entry,
 597                                          l_entry) {
 598                         LIST_DEL(&rg_entry->l_entry);
 599                         ice_free(hw, rg_entry);
 600                 }
 601
 602                 if (recps[i].adv_rule) {
 603                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 604                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 605
 606                         ice_destroy_lock(&recps[i].filt_rule_lock);
 607                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 608                                                  &recps[i].filt_rules,
 609                                                  ice_adv_fltr_mgmt_list_entry,
 610                                                  list_entry) {
 611                                 LIST_DEL(&lst_itr->list_entry);
 612                                 ice_free(hw, lst_itr->lkups);
 613                                 ice_free(hw, lst_itr);
 614                         }
 615                 } else {
 616                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 617
 618                         ice_destroy_lock(&recps[i].filt_rule_lock);
 619                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 620                                                  &recps[i].filt_rules,
 621                                                  ice_fltr_mgmt_list_entry,
 622                                                  list_entry) {
 623                                 LIST_DEL(&lst_itr->list_entry);
 624                                 ice_free(hw, lst_itr);
 625                         }
 626                 }
 627                 if (recps[i].root_buf)
 628                         ice_free(hw, recps[i].root_buf);
 629         }
 630         ice_rm_sw_replay_rule_info(hw, sw);
 631         ice_free(hw, sw->recp_list);
 632         ice_free(hw, sw);
 633 }
 634
 635 /**
 636  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 637  * @hw: pointer to the HW struct
 638  */
 639 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 640 {
 641         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 642 }
 643
 644 /**
 645  * ice_get_itr_intrl_gran
 646  * @hw: pointer to the HW struct
 647  *
 648  * Determines the ITR/INTRL granularities based on the maximum aggregate
 649  * bandwidth according to the device's configuration during power-on.
 650  */
 651 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 652 {
 653         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 654                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 655                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 656
 657         switch (max_agg_bw) {
 658         case ICE_MAX_AGG_BW_200G:
 659         case ICE_MAX_AGG_BW_100G:
 660         case ICE_MAX_AGG_BW_50G:
 661                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 662                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 663                 break;
 664         case ICE_MAX_AGG_BW_25G:
 665                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 666                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 667                 break;
 668         }
 669 }
 670
 671 /**
 672  * ice_print_rollback_msg - print FW rollback message
 673  * @hw: pointer to the hardware structure
 674  */
 675 void ice_print_rollback_msg(struct ice_hw *hw)
 676 {
 677         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 678         struct ice_nvm_info *nvm = &hw->nvm;
 679         struct ice_orom_info *orom;
 680
 681         orom = &nvm->orom;
 682
 683         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 684                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 685                  orom->build, orom->patch);
 686         ice_warn(hw,
 687                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 688                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 689 }
 690
 691 /**
 692  * ice_init_hw - main hardware initialization routine
 693  * @hw: pointer to the hardware structure
 694  */
 695 enum ice_status ice_init_hw(struct ice_hw *hw)
 696 {
 697         struct ice_aqc_get_phy_caps_data *pcaps;
 698         enum ice_status status;
 699         u16 mac_buf_len;
 700         void *mac_buf;
 701
 702         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 703
 704         /* Set MAC type based on DeviceID */
 705         status = ice_set_mac_type(hw);
 706         if (status)
 707                 return status;
 708
 709         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 710                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 711                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 712
 713         status = ice_reset(hw, ICE_RESET_PFR);
 714         if (status)
 715                 return status;
 716
 717         ice_get_itr_intrl_gran(hw);
 718
 719         status = ice_create_all_ctrlq(hw);
 720         if (status)
 721                 goto err_unroll_cqinit;
 722
 723         status = ice_init_nvm(hw);
 724         if (status)
 725                 goto err_unroll_cqinit;
 726
 727         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 728                 ice_print_rollback_msg(hw);
 729
 730         status = ice_clear_pf_cfg(hw);
 731         if (status)
 732                 goto err_unroll_cqinit;
 733
 734         /* Set bit to enable Flow Director filters */
 735         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 736         INIT_LIST_HEAD(&hw->fdir_list_head);
 737
 738         ice_clear_pxe_mode(hw);
 739
 740         status = ice_get_caps(hw);
 741         if (status)
 742                 goto err_unroll_cqinit;
 743
 744         hw->port_info = (struct ice_port_info *)
 745                         ice_malloc(hw, sizeof(*hw->port_info));
 746         if (!hw->port_info) {
 747                 status = ICE_ERR_NO_MEMORY;
 748                 goto err_unroll_cqinit;
 749         }
 750
 751         /* set the back pointer to HW */
 752         hw->port_info->hw = hw;
 753
 754         /* Initialize port_info struct with switch configuration data */
 755         status = ice_get_initial_sw_cfg(hw);
 756         if (status)
 757                 goto err_unroll_alloc;
 758
 759         hw->evb_veb = true;
 760         /* Query the allocated resources for Tx scheduler */
 761         status = ice_sched_query_res_alloc(hw);
 762         if (status) {
 763                 ice_debug(hw, ICE_DBG_SCHED, "Failed to get scheduler allocated resources\n");
 764                 goto err_unroll_alloc;
 765         }
 766         ice_sched_get_psm_clk_freq(hw);
 767
 768         /* Initialize port_info struct with scheduler data */
 769         status = ice_sched_init_port(hw->port_info);
 770         if (status)
 771                 goto err_unroll_sched;
 772         pcaps = (struct ice_aqc_get_phy_caps_data *)
 773                 ice_malloc(hw, sizeof(*pcaps));
 774         if (!pcaps) {
 775                 status = ICE_ERR_NO_MEMORY;
 776                 goto err_unroll_sched;
 777         }
 778
 779         /* Initialize port_info struct with PHY capabilities */
 780         status = ice_aq_get_phy_caps(hw->port_info, false,
 781                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 782         ice_free(hw, pcaps);
 783         if (status)
 784                 ice_debug(hw, ICE_DBG_PHY, "%s: Get PHY capabilities failed, continuing anyway\n",
 785                           __func__);
 786
 787         /* Initialize port_info struct with link information */
 788         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 789         if (status)
 790                 goto err_unroll_sched;
 791         /* need a valid SW entry point to build a Tx tree */
 792         if (!hw->sw_entry_point_layer) {
 793                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 794                 status = ICE_ERR_CFG;
 795                 goto err_unroll_sched;
 796         }
 797         INIT_LIST_HEAD(&hw->agg_list);
 798         /* Initialize max burst size */
 799         if (!hw->max_burst_size)
 800                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 801         status = ice_init_fltr_mgmt_struct(hw);
 802         if (status)
 803                 goto err_unroll_sched;
 804
 805         /* Get MAC information */
 806         /* A single port can report up to two (LAN and WoL) addresses */
 807         mac_buf = ice_calloc(hw, 2,
 808                              sizeof(struct ice_aqc_manage_mac_read_resp));
 809         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 810
 811         if (!mac_buf) {
 812                 status = ICE_ERR_NO_MEMORY;
 813                 goto err_unroll_fltr_mgmt_struct;
 814         }
 815
 816         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 817         ice_free(hw, mac_buf);
 818
 819         if (status)
 820                 goto err_unroll_fltr_mgmt_struct;
 821         /* enable jumbo frame support at MAC level */
 822         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 823         if (status)
 824                 goto err_unroll_fltr_mgmt_struct;
 825         /* Obtain counter base index which would be used by flow director */
 826         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 827         if (status)
 828                 goto err_unroll_fltr_mgmt_struct;
 829         status = ice_init_hw_tbls(hw);
 830         if (status)
 831                 goto err_unroll_fltr_mgmt_struct;
 832         ice_init_lock(&hw->tnl_lock);
 833         return ICE_SUCCESS;
 834
 835 err_unroll_fltr_mgmt_struct:
 836         ice_cleanup_fltr_mgmt_struct(hw);
 837 err_unroll_sched:
 838         ice_sched_cleanup_all(hw);
 839 err_unroll_alloc:
 840         ice_free(hw, hw->port_info);
 841         hw->port_info = NULL;
 842 err_unroll_cqinit:
 843         ice_destroy_all_ctrlq(hw);
 844         return status;
 845 }
 846
 847 /**
 848  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 849  * @hw: pointer to the hardware structure
 850  *
 851  * This should be called only during nominal operation, not as a result of
 852  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 853  * applicable initializations if it fails for any reason.
 854  */
 855 void ice_deinit_hw(struct ice_hw *hw)
 856 {
 857         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 858         ice_cleanup_fltr_mgmt_struct(hw);
 859
 860         ice_sched_cleanup_all(hw);
 861         ice_sched_clear_agg(hw);
 862         ice_free_seg(hw);
 863         ice_free_hw_tbls(hw);
 864         ice_destroy_lock(&hw->tnl_lock);
 865
 866         if (hw->port_info) {
 867                 ice_free(hw, hw->port_info);
 868                 hw->port_info = NULL;
 869         }
 870
 871         ice_destroy_all_ctrlq(hw);
 872
 873         /* Clear VSI contexts if not already cleared */
 874         ice_clear_all_vsi_ctx(hw);
 875 }
 876
 877 /**
 878  * ice_check_reset - Check to see if a global reset is complete
 879  * @hw: pointer to the hardware structure
 880  */
 881 enum ice_status ice_check_reset(struct ice_hw *hw)
 882 {
 883         u32 cnt, reg = 0, grst_timeout, uld_mask;
 884
 885         /* Poll for Device Active state in case a recent CORER, GLOBR,
 886          * or EMPR has occurred. The grst delay value is in 100ms units.
 887          * Add 1sec for outstanding AQ commands that can take a long time.
 888          */
 889         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 890                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
 891
 892         for (cnt = 0; cnt < grst_timeout; cnt++) {
 893                 ice_msec_delay(100, true);
 894                 reg = rd32(hw, GLGEN_RSTAT);
 895                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 896                         break;
 897         }
 898
 899         if (cnt == grst_timeout) {
 900                 ice_debug(hw, ICE_DBG_INIT, "Global reset polling failed to complete.\n");
 901                 return ICE_ERR_RESET_FAILED;
 902         }
 903
 904 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 905                                  GLNVM_ULD_PCIER_DONE_1_M |\
 906                                  GLNVM_ULD_CORER_DONE_M |\
 907                                  GLNVM_ULD_GLOBR_DONE_M |\
 908                                  GLNVM_ULD_POR_DONE_M |\
 909                                  GLNVM_ULD_POR_DONE_1_M |\
 910                                  GLNVM_ULD_PCIER_DONE_2_M)
 911
 912         uld_mask = ICE_RESET_DONE_MASK;
 913
 914         /* Device is Active; check Global Reset processes are done */
 915         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 916                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 917                 if (reg == uld_mask) {
 918                         ice_debug(hw, ICE_DBG_INIT, "Global reset processes done. %d\n", cnt);
 919                         break;
 920                 }
 921                 ice_msec_delay(10, true);
 922         }
 923
 924         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 925                 ice_debug(hw, ICE_DBG_INIT, "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 926                           reg);
 927                 return ICE_ERR_RESET_FAILED;
 928         }
 929
 930         return ICE_SUCCESS;
 931 }
 932
 933 /**
 934  * ice_pf_reset - Reset the PF
 935  * @hw: pointer to the hardware structure
 936  *
 937  * If a global reset has been triggered, this function checks
 938  * for its completion and then issues the PF reset
 939  */
 940 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 941 {
 942         u32 cnt, reg;
 943
 944         /* If at function entry a global reset was already in progress, i.e.
 945          * state is not 'device active' or any of the reset done bits are not
 946          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 947          * global reset is done.
 948          */
 949         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 950             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 951                 /* poll on global reset currently in progress until done */
 952                 if (ice_check_reset(hw))
 953                         return ICE_ERR_RESET_FAILED;
 954
 955                 return ICE_SUCCESS;
 956         }
 957
 958         /* Reset the PF */
 959         reg = rd32(hw, PFGEN_CTRL);
 960
 961         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 962
 963         /* Wait for the PFR to complete. The wait time is the global config lock
 964          * timeout plus the PFR timeout which will account for a possible reset
 965          * that is occurring during a download package operation.
 966          */
 967         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 968              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 969                 reg = rd32(hw, PFGEN_CTRL);
 970                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 971                         break;
 972
 973                 ice_msec_delay(1, true);
 974         }
 975
 976         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 977                 ice_debug(hw, ICE_DBG_INIT, "PF reset polling failed to complete.\n");
 978                 return ICE_ERR_RESET_FAILED;
 979         }
 980
 981         return ICE_SUCCESS;
 982 }
 983
 984 /**
 985  * ice_reset - Perform different types of reset
 986  * @hw: pointer to the hardware structure
 987  * @req: reset request
 988  *
 989  * This function triggers a reset as specified by the req parameter.
 990  *
 991  * Note:
 992  * If anything other than a PF reset is triggered, PXE mode is restored.
 993  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 994  * interface has been restored in the rebuild flow.
 995  */
 996 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
 997 {
 998         u32 val = 0;
 999
1000         switch (req) {
1001         case ICE_RESET_PFR:
1002                 return ice_pf_reset(hw);
1003         case ICE_RESET_CORER:
1004                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1005                 val = GLGEN_RTRIG_CORER_M;
1006                 break;
1007         case ICE_RESET_GLOBR:
1008                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1009                 val = GLGEN_RTRIG_GLOBR_M;
1010                 break;
1011         default:
1012                 return ICE_ERR_PARAM;
1013         }
1014
1015         val |= rd32(hw, GLGEN_RTRIG);
1016         wr32(hw, GLGEN_RTRIG, val);
1017         ice_flush(hw);
1018
1019         /* wait for the FW to be ready */
1020         return ice_check_reset(hw);
1021 }
1022
1023 /**
1024  * ice_copy_rxq_ctx_to_hw
1025  * @hw: pointer to the hardware structure
1026  * @ice_rxq_ctx: pointer to the rxq context
1027  * @rxq_index: the index of the Rx queue
1028  *
1029  * Copies rxq context from dense structure to HW register space
1030  */
1031 static enum ice_status
1032 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1033 {
1034         u8 i;
1035
1036         if (!ice_rxq_ctx)
1037                 return ICE_ERR_BAD_PTR;
1038
1039         if (rxq_index > QRX_CTRL_MAX_INDEX)
1040                 return ICE_ERR_PARAM;
1041
1042         /* Copy each dword separately to HW */
1043         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1044                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1045                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1046
1047                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1048                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1049         }
1050
1051         return ICE_SUCCESS;
1052 }
1053
1054 /* LAN Rx Queue Context */
1055 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1056         /* Field                Width   LSB */
1057         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1058         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1059         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1060         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1061         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1062         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1063         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1064         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1065         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1066         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1067         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1068         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1069         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1070         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1071         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1072         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1073         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1074         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1075         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1076         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1077         { 0 }
1078 };
1079
1080 /**
1081  * ice_write_rxq_ctx
1082  * @hw: pointer to the hardware structure
1083  * @rlan_ctx: pointer to the rxq context
1084  * @rxq_index: the index of the Rx queue
1085  *
1086  * Converts rxq context from sparse to dense structure and then writes
1087  * it to HW register space and enables the hardware to prefetch descriptors
1088  * instead of only fetching them on demand
1089  */
1090 enum ice_status
1091 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1092                   u32 rxq_index)
1093 {
1094         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1095
1096         if (!rlan_ctx)
1097                 return ICE_ERR_BAD_PTR;
1098
1099         rlan_ctx->prefena = 1;
1100
1101         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1102         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1103 }
1104
1105 /**
1106  * ice_clear_rxq_ctx
1107  * @hw: pointer to the hardware structure
1108  * @rxq_index: the index of the Rx queue to clear
1109  *
1110  * Clears rxq context in HW register space
1111  */
1112 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1113 {
1114         u8 i;
1115
1116         if (rxq_index > QRX_CTRL_MAX_INDEX)
1117                 return ICE_ERR_PARAM;
1118
1119         /* Clear each dword register separately */
1120         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1121                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1122
1123         return ICE_SUCCESS;
1124 }
1125
1126 /* LAN Tx Queue Context */
1127 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1128                                     /* Field                    Width   LSB */
1129         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1130         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1131         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1132         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1133         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1134         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1135         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1136         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1137         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1138         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1139         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1140         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1141         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1142         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1143         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1144         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1145         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1146         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1147         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1148         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1149         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1150         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1151         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1152         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1153         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1154         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1155         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1156         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1157         { 0 }
1158 };
1159
1160 /**
1161  * ice_copy_tx_cmpltnq_ctx_to_hw
1162  * @hw: pointer to the hardware structure
1163  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1164  * @tx_cmpltnq_index: the index of the completion queue
1165  *
1166  * Copies Tx completion queue context from dense structure to HW register space
1167  */
1168 static enum ice_status
1169 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1170                               u32 tx_cmpltnq_index)
1171 {
1172         u8 i;
1173
1174         if (!ice_tx_cmpltnq_ctx)
1175                 return ICE_ERR_BAD_PTR;
1176
1177         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1178                 return ICE_ERR_PARAM;
1179
1180         /* Copy each dword separately to HW */
1181         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1182                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1183                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1184
1185                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1186                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1187         }
1188
1189         return ICE_SUCCESS;
1190 }
1191
1192 /* LAN Tx Completion Queue Context */
1193 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1194                                        /* Field                 Width   LSB */
1195         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1196         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1197         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1198         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1199         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1200         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1201         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1202         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1203         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1204         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1205         { 0 }
1206 };
1207
1208 /**
1209  * ice_write_tx_cmpltnq_ctx
1210  * @hw: pointer to the hardware structure
1211  * @tx_cmpltnq_ctx: pointer to the completion queue context
1212  * @tx_cmpltnq_index: the index of the completion queue
1213  *
1214  * Converts completion queue context from sparse to dense structure and then
1215  * writes it to HW register space
1216  */
1217 enum ice_status
1218 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1219                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1220                          u32 tx_cmpltnq_index)
1221 {
1222         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1223
1224         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1225         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1226 }
1227
1228 /**
1229  * ice_clear_tx_cmpltnq_ctx
1230  * @hw: pointer to the hardware structure
1231  * @tx_cmpltnq_index: the index of the completion queue to clear
1232  *
1233  * Clears Tx completion queue context in HW register space
1234  */
1235 enum ice_status
1236 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1237 {
1238         u8 i;
1239
1240         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1241                 return ICE_ERR_PARAM;
1242
1243         /* Clear each dword register separately */
1244         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1245                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1246
1247         return ICE_SUCCESS;
1248 }
1249
1250 /**
1251  * ice_copy_tx_drbell_q_ctx_to_hw
1252  * @hw: pointer to the hardware structure
1253  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1254  * @tx_drbell_q_index: the index of the doorbell queue
1255  *
1256  * Copies doorbell queue context from dense structure to HW register space
1257  */
1258 static enum ice_status
1259 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1260                                u32 tx_drbell_q_index)
1261 {
1262         u8 i;
1263
1264         if (!ice_tx_drbell_q_ctx)
1265                 return ICE_ERR_BAD_PTR;
1266
1267         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1268                 return ICE_ERR_PARAM;
1269
1270         /* Copy each dword separately to HW */
1271         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1272                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1273                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1274
1275                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1276                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1277         }
1278
1279         return ICE_SUCCESS;
1280 }
1281
1282 /* LAN Tx Doorbell Queue Context info */
1283 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1284                                         /* Field                Width   LSB */
1285         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1286         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1287         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1288         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1289         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1290         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1291         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1292         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1293         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1294         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1295         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1296         { 0 }
1297 };
1298
1299 /**
1300  * ice_write_tx_drbell_q_ctx
1301  * @hw: pointer to the hardware structure
1302  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1303  * @tx_drbell_q_index: the index of the doorbell queue
1304  *
1305  * Converts doorbell queue context from sparse to dense structure and then
1306  * writes it to HW register space
1307  */
1308 enum ice_status
1309 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1310                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1311                           u32 tx_drbell_q_index)
1312 {
1313         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1314
1315         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1316                     ice_tx_drbell_q_ctx_info);
1317         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1318 }
1319
1320 /**
1321  * ice_clear_tx_drbell_q_ctx
1322  * @hw: pointer to the hardware structure
1323  * @tx_drbell_q_index: the index of the doorbell queue to clear
1324  *
1325  * Clears doorbell queue context in HW register space
1326  */
1327 enum ice_status
1328 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1329 {
1330         u8 i;
1331
1332         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1333                 return ICE_ERR_PARAM;
1334
1335         /* Clear each dword register separately */
1336         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1337                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1338
1339         return ICE_SUCCESS;
1340 }
1341
1342 /* FW Admin Queue command wrappers */
1343
1344 /**
1345  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1346  * @hw: pointer to the HW struct
1347  * @desc: descriptor describing the command
1348  * @buf: buffer to use for indirect commands (NULL for direct commands)
1349  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1350  * @cd: pointer to command details structure
1351  *
1352  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1353  */
1354 enum ice_status
1355 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1356                 u16 buf_size, struct ice_sq_cd *cd)
1357 {
1358         if (hw->aq_send_cmd_fn) {
1359                 enum ice_status status = ICE_ERR_NOT_READY;
1360                 u16 retval = ICE_AQ_RC_OK;
1361
1362                 ice_acquire_lock(&hw->adminq.sq_lock);
1363                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1364                                         buf, buf_size)) {
1365                         retval = LE16_TO_CPU(desc->retval);
1366                         /* strip off FW internal code */
1367                         if (retval)
1368                                 retval &= 0xff;
1369                         if (retval == ICE_AQ_RC_OK)
1370                                 status = ICE_SUCCESS;
1371                         else
1372                                 status = ICE_ERR_AQ_ERROR;
1373                 }
1374
1375                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1376                 ice_release_lock(&hw->adminq.sq_lock);
1377
1378                 return status;
1379         }
1380         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1381 }
1382
1383 /**
1384  * ice_aq_get_fw_ver
1385  * @hw: pointer to the HW struct
1386  * @cd: pointer to command details structure or NULL
1387  *
1388  * Get the firmware version (0x0001) from the admin queue commands
1389  */
1390 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1391 {
1392         struct ice_aqc_get_ver *resp;
1393         struct ice_aq_desc desc;
1394         enum ice_status status;
1395
1396         resp = &desc.params.get_ver;
1397
1398         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1399
1400         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1401
1402         if (!status) {
1403                 hw->fw_branch = resp->fw_branch;
1404                 hw->fw_maj_ver = resp->fw_major;
1405                 hw->fw_min_ver = resp->fw_minor;
1406                 hw->fw_patch = resp->fw_patch;
1407                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1408                 hw->api_branch = resp->api_branch;
1409                 hw->api_maj_ver = resp->api_major;
1410                 hw->api_min_ver = resp->api_minor;
1411                 hw->api_patch = resp->api_patch;
1412         }
1413
1414         return status;
1415 }
1416
1417 /**
1418  * ice_aq_send_driver_ver
1419  * @hw: pointer to the HW struct
1420  * @dv: driver's major, minor version
1421  * @cd: pointer to command details structure or NULL
1422  *
1423  * Send the driver version (0x0002) to the firmware
1424  */
1425 enum ice_status
1426 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1427                        struct ice_sq_cd *cd)
1428 {
1429         struct ice_aqc_driver_ver *cmd;
1430         struct ice_aq_desc desc;
1431         u16 len;
1432
1433         cmd = &desc.params.driver_ver;
1434
1435         if (!dv)
1436                 return ICE_ERR_PARAM;
1437
1438         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1439
1440         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1441         cmd->major_ver = dv->major_ver;
1442         cmd->minor_ver = dv->minor_ver;
1443         cmd->build_ver = dv->build_ver;
1444         cmd->subbuild_ver = dv->subbuild_ver;
1445
1446         len = 0;
1447         while (len < sizeof(dv->driver_string) &&
1448                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1449                 len++;
1450
1451         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1452 }
1453
1454 /**
1455  * ice_aq_q_shutdown
1456  * @hw: pointer to the HW struct
1457  * @unloading: is the driver unloading itself
1458  *
1459  * Tell the Firmware that we're shutting down the AdminQ and whether
1460  * or not the driver is unloading as well (0x0003).
1461  */
1462 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1463 {
1464         struct ice_aqc_q_shutdown *cmd;
1465         struct ice_aq_desc desc;
1466
1467         cmd = &desc.params.q_shutdown;
1468
1469         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1470
1471         if (unloading)
1472                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1473
1474         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1475 }
1476
1477 /**
1478  * ice_aq_req_res
1479  * @hw: pointer to the HW struct
1480  * @res: resource ID
1481  * @access: access type
1482  * @sdp_number: resource number
1483  * @timeout: the maximum time in ms that the driver may hold the resource
1484  * @cd: pointer to command details structure or NULL
1485  *
1486  * Requests common resource using the admin queue commands (0x0008).
1487  * When attempting to acquire the Global Config Lock, the driver can
1488  * learn of three states:
1489  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1490  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1491  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1492  *                          successfully downloaded the package; the driver does
1493  *                          not have to download the package and can continue
1494  *                          loading
1495  *
1496  * Note that if the caller is in an acquire lock, perform action, release lock
1497  * phase of operation, it is possible that the FW may detect a timeout and issue
1498  * a CORER. In this case, the driver will receive a CORER interrupt and will
1499  * have to determine its cause. The calling thread that is handling this flow
1500  * will likely get an error propagated back to it indicating the Download
1501  * Package, Update Package or the Release Resource AQ commands timed out.
1502  */
1503 static enum ice_status
1504 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1505                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1506                struct ice_sq_cd *cd)
1507 {
1508         struct ice_aqc_req_res *cmd_resp;
1509         struct ice_aq_desc desc;
1510         enum ice_status status;
1511
1512         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1513
1514         cmd_resp = &desc.params.res_owner;
1515
1516         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1517
1518         cmd_resp->res_id = CPU_TO_LE16(res);
1519         cmd_resp->access_type = CPU_TO_LE16(access);
1520         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1521         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1522         *timeout = 0;
1523
1524         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1525
1526         /* The completion specifies the maximum time in ms that the driver
1527          * may hold the resource in the Timeout field.
1528          */
1529
1530         /* Global config lock response utilizes an additional status field.
1531          *
1532          * If the Global config lock resource is held by some other driver, the
1533          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1534          * and the timeout field indicates the maximum time the current owner
1535          * of the resource has to free it.
1536          */
1537         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1538                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1539                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1540                         return ICE_SUCCESS;
1541                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1542                            ICE_AQ_RES_GLBL_IN_PROG) {
1543                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1544                         return ICE_ERR_AQ_ERROR;
1545                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1546                            ICE_AQ_RES_GLBL_DONE) {
1547                         return ICE_ERR_AQ_NO_WORK;
1548                 }
1549
1550                 /* invalid FW response, force a timeout immediately */
1551                 *timeout = 0;
1552                 return ICE_ERR_AQ_ERROR;
1553         }
1554
1555         /* If the resource is held by some other driver, the command completes
1556          * with a busy return value and the timeout field indicates the maximum
1557          * time the current owner of the resource has to free it.
1558          */
1559         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1560                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1561
1562         return status;
1563 }
1564
1565 /**
1566  * ice_aq_release_res
1567  * @hw: pointer to the HW struct
1568  * @res: resource ID
1569  * @sdp_number: resource number
1570  * @cd: pointer to command details structure or NULL
1571  *
1572  * release common resource using the admin queue commands (0x0009)
1573  */
1574 static enum ice_status
1575 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1576                    struct ice_sq_cd *cd)
1577 {
1578         struct ice_aqc_req_res *cmd;
1579         struct ice_aq_desc desc;
1580
1581         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1582
1583         cmd = &desc.params.res_owner;
1584
1585         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1586
1587         cmd->res_id = CPU_TO_LE16(res);
1588         cmd->res_number = CPU_TO_LE32(sdp_number);
1589
1590         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1591 }
1592
1593 /**
1594  * ice_acquire_res
1595  * @hw: pointer to the HW structure
1596  * @res: resource ID
1597  * @access: access type (read or write)
1598  * @timeout: timeout in milliseconds
1599  *
1600  * This function will attempt to acquire the ownership of a resource.
1601  */
1602 enum ice_status
1603 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1604                 enum ice_aq_res_access_type access, u32 timeout)
1605 {
1606 #define ICE_RES_POLLING_DELAY_MS        10
1607         u32 delay = ICE_RES_POLLING_DELAY_MS;
1608         u32 time_left = timeout;
1609         enum ice_status status;
1610
1611         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1612
1613         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1614
1615         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1616          * previously acquired the resource and performed any necessary updates;
1617          * in this case the caller does not obtain the resource and has no
1618          * further work to do.
1619          */
1620         if (status == ICE_ERR_AQ_NO_WORK)
1621                 goto ice_acquire_res_exit;
1622
1623         if (status)
1624                 ice_debug(hw, ICE_DBG_RES, "resource %d acquire type %d failed.\n", res, access);
1625
1626         /* If necessary, poll until the current lock owner timeouts */
1627         timeout = time_left;
1628         while (status && timeout && time_left) {
1629                 ice_msec_delay(delay, true);
1630                 timeout = (timeout > delay) ? timeout - delay : 0;
1631                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1632
1633                 if (status == ICE_ERR_AQ_NO_WORK)
1634                         /* lock free, but no work to do */
1635                         break;
1636
1637                 if (!status)
1638                         /* lock acquired */
1639                         break;
1640         }
1641         if (status && status != ICE_ERR_AQ_NO_WORK)
1642                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1643
1644 ice_acquire_res_exit:
1645         if (status == ICE_ERR_AQ_NO_WORK) {
1646                 if (access == ICE_RES_WRITE)
1647                         ice_debug(hw, ICE_DBG_RES, "resource indicates no work to do.\n");
1648                 else
1649                         ice_debug(hw, ICE_DBG_RES, "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1650         }
1651         return status;
1652 }
1653
1654 /**
1655  * ice_release_res
1656  * @hw: pointer to the HW structure
1657  * @res: resource ID
1658  *
1659  * This function will release a resource using the proper Admin Command.
1660  */
1661 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1662 {
1663         enum ice_status status;
1664         u32 total_delay = 0;
1665
1666         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1667
1668         status = ice_aq_release_res(hw, res, 0, NULL);
1669
1670         /* there are some rare cases when trying to release the resource
1671          * results in an admin queue timeout, so handle them correctly
1672          */
1673         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1674                (total_delay < hw->adminq.sq_cmd_timeout)) {
1675                 ice_msec_delay(1, true);
1676                 status = ice_aq_release_res(hw, res, 0, NULL);
1677                 total_delay++;
1678         }
1679 }
1680
1681 /**
1682  * ice_aq_alloc_free_res - command to allocate/free resources
1683  * @hw: pointer to the HW struct
1684  * @num_entries: number of resource entries in buffer
1685  * @buf: Indirect buffer to hold data parameters and response
1686  * @buf_size: size of buffer for indirect commands
1687  * @opc: pass in the command opcode
1688  * @cd: pointer to command details structure or NULL
1689  *
1690  * Helper function to allocate/free resources using the admin queue commands
1691  */
1692 enum ice_status
1693 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1694                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1695                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1696 {
1697         struct ice_aqc_alloc_free_res_cmd *cmd;
1698         struct ice_aq_desc desc;
1699
1700         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1701
1702         cmd = &desc.params.sw_res_ctrl;
1703
1704         if (!buf)
1705                 return ICE_ERR_PARAM;
1706
1707         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1708                 return ICE_ERR_PARAM;
1709
1710         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1711
1712         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1713
1714         cmd->num_entries = CPU_TO_LE16(num_entries);
1715
1716         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1717 }
1718
1719 /**
1720  * ice_alloc_hw_res - allocate resource
1721  * @hw: pointer to the HW struct
1722  * @type: type of resource
1723  * @num: number of resources to allocate
1724  * @btm: allocate from bottom
1725  * @res: pointer to array that will receive the resources
1726  */
1727 enum ice_status
1728 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1729 {
1730         struct ice_aqc_alloc_free_res_elem *buf;
1731         enum ice_status status;
1732         u16 buf_len;
1733
1734         buf_len = ice_struct_size(buf, elem, num);
1735         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1736         if (!buf)
1737                 return ICE_ERR_NO_MEMORY;
1738
1739         /* Prepare buffer to allocate resource. */
1740         buf->num_elems = CPU_TO_LE16(num);
1741         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1742                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1743         if (btm)
1744                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1745
1746         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1747                                        ice_aqc_opc_alloc_res, NULL);
1748         if (status)
1749                 goto ice_alloc_res_exit;
1750
1751         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
1752                    ICE_NONDMA_TO_NONDMA);
1753
1754 ice_alloc_res_exit:
1755         ice_free(hw, buf);
1756         return status;
1757 }
1758
1759 /**
1760  * ice_free_hw_res - free allocated HW resource
1761  * @hw: pointer to the HW struct
1762  * @type: type of resource to free
1763  * @num: number of resources
1764  * @res: pointer to array that contains the resources to free
1765  */
1766 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1767 {
1768         struct ice_aqc_alloc_free_res_elem *buf;
1769         enum ice_status status;
1770         u16 buf_len;
1771
1772         buf_len = ice_struct_size(buf, elem, num);
1773         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1774         if (!buf)
1775                 return ICE_ERR_NO_MEMORY;
1776
1777         /* Prepare buffer to free resource. */
1778         buf->num_elems = CPU_TO_LE16(num);
1779         buf->res_type = CPU_TO_LE16(type);
1780         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
1781                    ICE_NONDMA_TO_NONDMA);
1782
1783         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1784                                        ice_aqc_opc_free_res, NULL);
1785         if (status)
1786                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1787
1788         ice_free(hw, buf);
1789         return status;
1790 }
1791
1792 /**
1793  * ice_get_num_per_func - determine number of resources per PF
1794  * @hw: pointer to the HW structure
1795  * @max: value to be evenly split between each PF
1796  *
1797  * Determine the number of valid functions by going through the bitmap returned
1798  * from parsing capabilities and use this to calculate the number of resources
1799  * per PF based on the max value passed in.
1800  */
1801 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1802 {
1803         u8 funcs;
1804
1805 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1806         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1807                              ICE_CAPS_VALID_FUNCS_M);
1808
1809         if (!funcs)
1810                 return 0;
1811
1812         return max / funcs;
1813 }
1814
1815 /**
1816  * ice_parse_common_caps - parse common device/function capabilities
1817  * @hw: pointer to the HW struct
1818  * @caps: pointer to common capabilities structure
1819  * @elem: the capability element to parse
1820  * @prefix: message prefix for tracing capabilities
1821  *
1822  * Given a capability element, extract relevant details into the common
1823  * capability structure.
1824  *
1825  * Returns: true if the capability matches one of the common capability ids,
1826  * false otherwise.
1827  */
1828 static bool
1829 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
1830                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
1831 {
1832         u32 logical_id = LE32_TO_CPU(elem->logical_id);
1833         u32 phys_id = LE32_TO_CPU(elem->phys_id);
1834         u32 number = LE32_TO_CPU(elem->number);
1835         u16 cap = LE16_TO_CPU(elem->cap);
1836         bool found = true;
1837
1838         switch (cap) {
1839         case ICE_AQC_CAPS_VALID_FUNCTIONS:
1840                 caps->valid_functions = number;
1841                 ice_debug(hw, ICE_DBG_INIT, "%s: valid_functions (bitmap) = %d\n", prefix,
1842                           caps->valid_functions);
1843                 break;
1844         case ICE_AQC_CAPS_DCB:
1845                 caps->dcb = (number == 1);
1846                 caps->active_tc_bitmap = logical_id;
1847                 caps->maxtc = phys_id;
1848                 ice_debug(hw, ICE_DBG_INIT, "%s: dcb = %d\n", prefix, caps->dcb);
1849                 ice_debug(hw, ICE_DBG_INIT, "%s: active_tc_bitmap = %d\n", prefix,
1850                           caps->active_tc_bitmap);
1851                 ice_debug(hw, ICE_DBG_INIT, "%s: maxtc = %d\n", prefix, caps->maxtc);
1852                 break;
1853         case ICE_AQC_CAPS_RSS:
1854                 caps->rss_table_size = number;
1855                 caps->rss_table_entry_width = logical_id;
1856                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_size = %d\n", prefix,
1857                           caps->rss_table_size);
1858                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_entry_width = %d\n", prefix,
1859                           caps->rss_table_entry_width);
1860                 break;
1861         case ICE_AQC_CAPS_RXQS:
1862                 caps->num_rxq = number;
1863                 caps->rxq_first_id = phys_id;
1864                 ice_debug(hw, ICE_DBG_INIT, "%s: num_rxq = %d\n", prefix,
1865                           caps->num_rxq);
1866                 ice_debug(hw, ICE_DBG_INIT, "%s: rxq_first_id = %d\n", prefix,
1867                           caps->rxq_first_id);
1868                 break;
1869         case ICE_AQC_CAPS_TXQS:
1870                 caps->num_txq = number;
1871                 caps->txq_first_id = phys_id;
1872                 ice_debug(hw, ICE_DBG_INIT, "%s: num_txq = %d\n", prefix,
1873                           caps->num_txq);
1874                 ice_debug(hw, ICE_DBG_INIT, "%s: txq_first_id = %d\n", prefix,
1875                           caps->txq_first_id);
1876                 break;
1877         case ICE_AQC_CAPS_MSIX:
1878                 caps->num_msix_vectors = number;
1879                 caps->msix_vector_first_id = phys_id;
1880                 ice_debug(hw, ICE_DBG_INIT, "%s: num_msix_vectors = %d\n", prefix,
1881                           caps->num_msix_vectors);
1882                 ice_debug(hw, ICE_DBG_INIT, "%s: msix_vector_first_id = %d\n", prefix,
1883                           caps->msix_vector_first_id);
1884                 break;
1885         case ICE_AQC_CAPS_MAX_MTU:
1886                 caps->max_mtu = number;
1887                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1888                           prefix, caps->max_mtu);
1889                 break;
1890         default:
1891                 /* Not one of the recognized common capabilities */
1892                 found = false;
1893         }
1894
1895         return found;
1896 }
1897
1898 /**
1899  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
1900  * @hw: pointer to the HW structure
1901  * @caps: pointer to capabilities structure to fix
1902  *
1903  * Re-calculate the capabilities that are dependent on the number of physical
1904  * ports; i.e. some features are not supported or function differently on
1905  * devices with more than 4 ports.
1906  */
1907 static void
1908 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
1909 {
1910         /* This assumes device capabilities are always scanned before function
1911          * capabilities during the initialization flow.
1912          */
1913         if (hw->dev_caps.num_funcs > 4) {
1914                 /* Max 4 TCs per port */
1915                 caps->maxtc = 4;
1916                 ice_debug(hw, ICE_DBG_INIT, "reducing maxtc to %d (based on #ports)\n",
1917                           caps->maxtc);
1918         }
1919 }
1920
1921 /**
1922  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
1923  * @hw: pointer to the HW struct
1924  * @func_p: pointer to function capabilities structure
1925  * @cap: pointer to the capability element to parse
1926  *
1927  * Extract function capabilities for ICE_AQC_CAPS_VSI.
1928  */
1929 static void
1930 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1931                         struct ice_aqc_list_caps_elem *cap)
1932 {
1933         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
1934         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
1935                   LE32_TO_CPU(cap->number));
1936         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
1937                   func_p->guar_num_vsi);
1938 }
1939
1940 /**
1941  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
1942  * @hw: pointer to the HW struct
1943  * @func_p: pointer to function capabilities structure
1944  * @cap: pointer to the capability element to parse
1945  *
1946  * Extract function capabilities for ICE_AQC_CAPS_FD.
1947  */
1948 static void
1949 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1950                          struct ice_aqc_list_caps_elem *cap)
1951 {
1952         u32 reg_val, val;
1953
1954         if (hw->dcf_enabled)
1955                 return;
1956         reg_val = rd32(hw, GLQF_FD_SIZE);
1957         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1958                 GLQF_FD_SIZE_FD_GSIZE_S;
1959         func_p->fd_fltr_guar =
1960                 ice_get_num_per_func(hw, val);
1961         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1962                 GLQF_FD_SIZE_FD_BSIZE_S;
1963         func_p->fd_fltr_best_effort = val;
1964
1965         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_guar = %d\n",
1966                   func_p->fd_fltr_guar);
1967         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_best_effort = %d\n",
1968                   func_p->fd_fltr_best_effort);
1969 }
1970
1971 /**
1972  * ice_parse_func_caps - Parse function capabilities
1973  * @hw: pointer to the HW struct
1974  * @func_p: pointer to function capabilities structure
1975  * @buf: buffer containing the function capability records
1976  * @cap_count: the number of capabilities
1977  *
1978  * Helper function to parse function (0x000A) capabilities list. For
1979  * capabilities shared between device and function, this relies on
1980  * ice_parse_common_caps.
1981  *
1982  * Loop through the list of provided capabilities and extract the relevant
1983  * data into the function capabilities structured.
1984  */
1985 static void
1986 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
1987                     void *buf, u32 cap_count)
1988 {
1989         struct ice_aqc_list_caps_elem *cap_resp;
1990         u32 i;
1991
1992         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1993
1994         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
1995
1996         for (i = 0; i < cap_count; i++) {
1997                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
1998                 bool found;
1999
2000                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2001                                               &cap_resp[i], "func caps");
2002
2003                 switch (cap) {
2004                 case ICE_AQC_CAPS_VSI:
2005                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2006                         break;
2007                 case ICE_AQC_CAPS_FD:
2008                         ice_parse_fdir_func_caps(hw, func_p, &cap_resp[i]);
2009                         break;
2010                 default:
2011                         /* Don't list common capabilities as unknown */
2012                         if (!found)
2013                                 ice_debug(hw, ICE_DBG_INIT, "func caps: unknown capability[%d]: 0x%x\n",
2014                                           i, cap);
2015                         break;
2016                 }
2017         }
2018
2019         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2020 }
2021
2022 /**
2023  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2024  * @hw: pointer to the HW struct
2025  * @dev_p: pointer to device capabilities structure
2026  * @cap: capability element to parse
2027  *
2028  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2029  */
2030 static void
2031 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2032                               struct ice_aqc_list_caps_elem *cap)
2033 {
2034         u32 number = LE32_TO_CPU(cap->number);
2035
2036         dev_p->num_funcs = ice_hweight32(number);
2037         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2038                   dev_p->num_funcs);
2039 }
2040
2041 /**
2042  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2043  * @hw: pointer to the HW struct
2044  * @dev_p: pointer to device capabilities structure
2045  * @cap: capability element to parse
2046  *
2047  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2048  */
2049 static void
2050 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2051                        struct ice_aqc_list_caps_elem *cap)
2052 {
2053         u32 number = LE32_TO_CPU(cap->number);
2054
2055         dev_p->num_vsi_allocd_to_host = number;
2056         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2057                   dev_p->num_vsi_allocd_to_host);
2058 }
2059
2060 /**
2061  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2062  * @hw: pointer to the HW struct
2063  * @dev_p: pointer to device capabilities structure
2064  * @cap: capability element to parse
2065  *
2066  * Parse ICE_AQC_CAPS_FD for device capabilities.
2067  */
2068 static void
2069 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2070                         struct ice_aqc_list_caps_elem *cap)
2071 {
2072         u32 number = LE32_TO_CPU(cap->number);
2073
2074         dev_p->num_flow_director_fltr = number;
2075         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2076                   dev_p->num_flow_director_fltr);
2077 }
2078
2079 /**
2080  * ice_parse_dev_caps - Parse device capabilities
2081  * @hw: pointer to the HW struct
2082  * @dev_p: pointer to device capabilities structure
2083  * @buf: buffer containing the device capability records
2084  * @cap_count: the number of capabilities
2085  *
2086  * Helper device to parse device (0x000B) capabilities list. For
2087  * capabilities shared between device and function, this relies on
2088  * ice_parse_common_caps.
2089  *
2090  * Loop through the list of provided capabilities and extract the relevant
2091  * data into the device capabilities structured.
2092  */
2093 static void
2094 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2095                    void *buf, u32 cap_count)
2096 {
2097         struct ice_aqc_list_caps_elem *cap_resp;
2098         u32 i;
2099
2100         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2101
2102         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2103
2104         for (i = 0; i < cap_count; i++) {
2105                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2106                 bool found;
2107
2108                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2109                                               &cap_resp[i], "dev caps");
2110
2111                 switch (cap) {
2112                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2113                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2114                         break;
2115                 case ICE_AQC_CAPS_VSI:
2116                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2117                         break;
2118                 case  ICE_AQC_CAPS_FD:
2119                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2120                         break;
2121                 default:
2122                         /* Don't list common capabilities as unknown */
2123                         if (!found)
2124                                 ice_debug(hw, ICE_DBG_INIT, "dev caps: unknown capability[%d]: 0x%x\n",
2125                                           i, cap);
2126                         break;
2127                 }
2128         }
2129
2130         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2131 }
2132
2133 /**
2134  * ice_aq_list_caps - query function/device capabilities
2135  * @hw: pointer to the HW struct
2136  * @buf: a buffer to hold the capabilities
2137  * @buf_size: size of the buffer
2138  * @cap_count: if not NULL, set to the number of capabilities reported
2139  * @opc: capabilities type to discover, device or function
2140  * @cd: pointer to command details structure or NULL
2141  *
2142  * Get the function (0x000A) or device (0x000B) capabilities description from
2143  * firmware and store it in the buffer.
2144  *
2145  * If the cap_count pointer is not NULL, then it is set to the number of
2146  * capabilities firmware will report. Note that if the buffer size is too
2147  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2148  * cap_count will still be updated in this case. It is recommended that the
2149  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2150  * firmware could return) to avoid this.
2151  */
2152 static enum ice_status
2153 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2154                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2155 {
2156         struct ice_aqc_list_caps *cmd;
2157         struct ice_aq_desc desc;
2158         enum ice_status status;
2159
2160         cmd = &desc.params.get_cap;
2161
2162         if (opc != ice_aqc_opc_list_func_caps &&
2163             opc != ice_aqc_opc_list_dev_caps)
2164                 return ICE_ERR_PARAM;
2165
2166         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2167         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2168
2169         if (cap_count)
2170                 *cap_count = LE32_TO_CPU(cmd->count);
2171
2172         return status;
2173 }
2174
2175 /**
2176  * ice_discover_dev_caps - Read and extract device capabilities
2177  * @hw: pointer to the hardware structure
2178  * @dev_caps: pointer to device capabilities structure
2179  *
2180  * Read the device capabilities and extract them into the dev_caps structure
2181  * for later use.
2182  */
2183 static enum ice_status
2184 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2185 {
2186         enum ice_status status;
2187         u32 cap_count = 0;
2188         void *cbuf;
2189
2190         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2191         if (!cbuf)
2192                 return ICE_ERR_NO_MEMORY;
2193
2194         /* Although the driver doesn't know the number of capabilities the
2195          * device will return, we can simply send a 4KB buffer, the maximum
2196          * possible size that firmware can return.
2197          */
2198         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2199
2200         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2201                                   ice_aqc_opc_list_dev_caps, NULL);
2202         if (!status)
2203                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2204         ice_free(hw, cbuf);
2205
2206         return status;
2207 }
2208
2209 /**
2210  * ice_discover_func_caps - Read and extract function capabilities
2211  * @hw: pointer to the hardware structure
2212  * @func_caps: pointer to function capabilities structure
2213  *
2214  * Read the function capabilities and extract them into the func_caps structure
2215  * for later use.
2216  */
2217 static enum ice_status
2218 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2219 {
2220         enum ice_status status;
2221         u32 cap_count = 0;
2222         void *cbuf;
2223
2224         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2225         if (!cbuf)
2226                 return ICE_ERR_NO_MEMORY;
2227
2228         /* Although the driver doesn't know the number of capabilities the
2229          * device will return, we can simply send a 4KB buffer, the maximum
2230          * possible size that firmware can return.
2231          */
2232         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2233
2234         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2235                                   ice_aqc_opc_list_func_caps, NULL);
2236         if (!status)
2237                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2238         ice_free(hw, cbuf);
2239
2240         return status;
2241 }
2242
2243 /**
2244  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2245  * @hw: pointer to the hardware structure
2246  */
2247 void ice_set_safe_mode_caps(struct ice_hw *hw)
2248 {
2249         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2250         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2251         u32 valid_func, rxq_first_id, txq_first_id;
2252         u32 msix_vector_first_id, max_mtu;
2253         u32 num_funcs;
2254
2255         /* cache some func_caps values that should be restored after memset */
2256         valid_func = func_caps->common_cap.valid_functions;
2257         txq_first_id = func_caps->common_cap.txq_first_id;
2258         rxq_first_id = func_caps->common_cap.rxq_first_id;
2259         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2260         max_mtu = func_caps->common_cap.max_mtu;
2261
2262         /* unset func capabilities */
2263         memset(func_caps, 0, sizeof(*func_caps));
2264
2265         /* restore cached values */
2266         func_caps->common_cap.valid_functions = valid_func;
2267         func_caps->common_cap.txq_first_id = txq_first_id;
2268         func_caps->common_cap.rxq_first_id = rxq_first_id;
2269         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2270         func_caps->common_cap.max_mtu = max_mtu;
2271
2272         /* one Tx and one Rx queue in safe mode */
2273         func_caps->common_cap.num_rxq = 1;
2274         func_caps->common_cap.num_txq = 1;
2275
2276         /* two MSIX vectors, one for traffic and one for misc causes */
2277         func_caps->common_cap.num_msix_vectors = 2;
2278         func_caps->guar_num_vsi = 1;
2279
2280         /* cache some dev_caps values that should be restored after memset */
2281         valid_func = dev_caps->common_cap.valid_functions;
2282         txq_first_id = dev_caps->common_cap.txq_first_id;
2283         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2284         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2285         max_mtu = dev_caps->common_cap.max_mtu;
2286         num_funcs = dev_caps->num_funcs;
2287
2288         /* unset dev capabilities */
2289         memset(dev_caps, 0, sizeof(*dev_caps));
2290
2291         /* restore cached values */
2292         dev_caps->common_cap.valid_functions = valid_func;
2293         dev_caps->common_cap.txq_first_id = txq_first_id;
2294         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2295         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2296         dev_caps->common_cap.max_mtu = max_mtu;
2297         dev_caps->num_funcs = num_funcs;
2298
2299         /* one Tx and one Rx queue per function in safe mode */
2300         dev_caps->common_cap.num_rxq = num_funcs;
2301         dev_caps->common_cap.num_txq = num_funcs;
2302
2303         /* two MSIX vectors per function */
2304         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2305 }
2306
2307 /**
2308  * ice_get_caps - get info about the HW
2309  * @hw: pointer to the hardware structure
2310  */
2311 enum ice_status ice_get_caps(struct ice_hw *hw)
2312 {
2313         enum ice_status status;
2314
2315         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2316         if (status)
2317                 return status;
2318
2319         return ice_discover_func_caps(hw, &hw->func_caps);
2320 }
2321
2322 /**
2323  * ice_aq_manage_mac_write - manage MAC address write command
2324  * @hw: pointer to the HW struct
2325  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2326  * @flags: flags to control write behavior
2327  * @cd: pointer to command details structure or NULL
2328  *
2329  * This function is used to write MAC address to the NVM (0x0108).
2330  */
2331 enum ice_status
2332 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2333                         struct ice_sq_cd *cd)
2334 {
2335         struct ice_aqc_manage_mac_write *cmd;
2336         struct ice_aq_desc desc;
2337
2338         cmd = &desc.params.mac_write;
2339         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2340
2341         cmd->flags = flags;
2342         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2343
2344         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2345 }
2346
2347 /**
2348  * ice_aq_clear_pxe_mode
2349  * @hw: pointer to the HW struct
2350  *
2351  * Tell the firmware that the driver is taking over from PXE (0x0110).
2352  */
2353 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2354 {
2355         struct ice_aq_desc desc;
2356
2357         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2358         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2359
2360         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2361 }
2362
2363 /**
2364  * ice_clear_pxe_mode - clear pxe operations mode
2365  * @hw: pointer to the HW struct
2366  *
2367  * Make sure all PXE mode settings are cleared, including things
2368  * like descriptor fetch/write-back mode.
2369  */
2370 void ice_clear_pxe_mode(struct ice_hw *hw)
2371 {
2372         if (ice_check_sq_alive(hw, &hw->adminq))
2373                 ice_aq_clear_pxe_mode(hw);
2374 }
2375
2376 /**
2377  * ice_get_link_speed_based_on_phy_type - returns link speed
2378  * @phy_type_low: lower part of phy_type
2379  * @phy_type_high: higher part of phy_type
2380  *
2381  * This helper function will convert an entry in PHY type structure
2382  * [phy_type_low, phy_type_high] to its corresponding link speed.
2383  * Note: In the structure of [phy_type_low, phy_type_high], there should
2384  * be one bit set, as this function will convert one PHY type to its
2385  * speed.
2386  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2387  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2388  */
2389 static u16
2390 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2391 {
2392         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2393         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2394
2395         switch (phy_type_low) {
2396         case ICE_PHY_TYPE_LOW_100BASE_TX:
2397         case ICE_PHY_TYPE_LOW_100M_SGMII:
2398                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2399                 break;
2400         case ICE_PHY_TYPE_LOW_1000BASE_T:
2401         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2402         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2403         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2404         case ICE_PHY_TYPE_LOW_1G_SGMII:
2405                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2406                 break;
2407         case ICE_PHY_TYPE_LOW_2500BASE_T:
2408         case ICE_PHY_TYPE_LOW_2500BASE_X:
2409         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2410                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2411                 break;
2412         case ICE_PHY_TYPE_LOW_5GBASE_T:
2413         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2414                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2415                 break;
2416         case ICE_PHY_TYPE_LOW_10GBASE_T:
2417         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2418         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2419         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2420         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2421         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2422         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2423                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2424                 break;
2425         case ICE_PHY_TYPE_LOW_25GBASE_T:
2426         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2427         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2428         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2429         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2430         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2431         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2432         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2433         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2434         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2435         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2436                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2437                 break;
2438         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2439         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2440         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2441         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2442         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2443         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2444                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2445                 break;
2446         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2447         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2448         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2449         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2450         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2451         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2452         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2453         case ICE_PHY_TYPE_LOW_50G_AUI2:
2454         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2455         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2456         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2457         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2458         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2459         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2460         case ICE_PHY_TYPE_LOW_50G_AUI1:
2461                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2462                 break;
2463         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2464         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2465         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2466         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2467         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2468         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2469         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2470         case ICE_PHY_TYPE_LOW_100G_AUI4:
2471         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2472         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2473         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2474         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2475         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2476                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2477                 break;
2478         default:
2479                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2480                 break;
2481         }
2482
2483         switch (phy_type_high) {
2484         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2485         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2486         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2487         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2488         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2489                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2490                 break;
2491         default:
2492                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2493                 break;
2494         }
2495
2496         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2497             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2498                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2499         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2500                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2501                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2502         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2503                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2504                 return speed_phy_type_low;
2505         else
2506                 return speed_phy_type_high;
2507 }
2508
2509 /**
2510  * ice_update_phy_type
2511  * @phy_type_low: pointer to the lower part of phy_type
2512  * @phy_type_high: pointer to the higher part of phy_type
2513  * @link_speeds_bitmap: targeted link speeds bitmap
2514  *
2515  * Note: For the link_speeds_bitmap structure, you can check it at
2516  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2517  * link_speeds_bitmap include multiple speeds.
2518  *
2519  * Each entry in this [phy_type_low, phy_type_high] structure will
2520  * present a certain link speed. This helper function will turn on bits
2521  * in [phy_type_low, phy_type_high] structure based on the value of
2522  * link_speeds_bitmap input parameter.
2523  */
2524 void
2525 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2526                     u16 link_speeds_bitmap)
2527 {
2528         u64 pt_high;
2529         u64 pt_low;
2530         int index;
2531         u16 speed;
2532
2533         /* We first check with low part of phy_type */
2534         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2535                 pt_low = BIT_ULL(index);
2536                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2537
2538                 if (link_speeds_bitmap & speed)
2539                         *phy_type_low |= BIT_ULL(index);
2540         }
2541
2542         /* We then check with high part of phy_type */
2543         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2544                 pt_high = BIT_ULL(index);
2545                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2546
2547                 if (link_speeds_bitmap & speed)
2548                         *phy_type_high |= BIT_ULL(index);
2549         }
2550 }
2551
2552 /**
2553  * ice_aq_set_phy_cfg
2554  * @hw: pointer to the HW struct
2555  * @pi: port info structure of the interested logical port
2556  * @cfg: structure with PHY configuration data to be set
2557  * @cd: pointer to command details structure or NULL
2558  *
2559  * Set the various PHY configuration parameters supported on the Port.
2560  * One or more of the Set PHY config parameters may be ignored in an MFP
2561  * mode as the PF may not have the privilege to set some of the PHY Config
2562  * parameters. This status will be indicated by the command response (0x0601).
2563  */
2564 enum ice_status
2565 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2566                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2567 {
2568         struct ice_aq_desc desc;
2569         enum ice_status status;
2570
2571         if (!cfg)
2572                 return ICE_ERR_PARAM;
2573
2574         /* Ensure that only valid bits of cfg->caps can be turned on. */
2575         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2576                 ice_debug(hw, ICE_DBG_PHY, "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2577                           cfg->caps);
2578
2579                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2580         }
2581
2582         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2583         desc.params.set_phy.lport_num = pi->lport;
2584         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2585
2586         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
2587         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
2588                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2589         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
2590                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2591         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
2592         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
2593                   cfg->low_power_ctrl_an);
2594         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
2595         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
2596         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
2597                   cfg->link_fec_opt);
2598
2599         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2600
2601         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2602                 status = ICE_SUCCESS;
2603
2604         if (!status)
2605                 pi->phy.curr_user_phy_cfg = *cfg;
2606
2607         return status;
2608 }
2609
2610 /**
2611  * ice_update_link_info - update status of the HW network link
2612  * @pi: port info structure of the interested logical port
2613  */
2614 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2615 {
2616         struct ice_link_status *li;
2617         enum ice_status status;
2618
2619         if (!pi)
2620                 return ICE_ERR_PARAM;
2621
2622         li = &pi->phy.link_info;
2623
2624         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2625         if (status)
2626                 return status;
2627
2628         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2629                 struct ice_aqc_get_phy_caps_data *pcaps;
2630                 struct ice_hw *hw;
2631
2632                 hw = pi->hw;
2633                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2634                         ice_malloc(hw, sizeof(*pcaps));
2635                 if (!pcaps)
2636                         return ICE_ERR_NO_MEMORY;
2637
2638                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2639                                              pcaps, NULL);
2640
2641                 ice_free(hw, pcaps);
2642         }
2643
2644         return status;
2645 }
2646
2647 /**
2648  * ice_cache_phy_user_req
2649  * @pi: port information structure
2650  * @cache_data: PHY logging data
2651  * @cache_mode: PHY logging mode
2652  *
2653  * Log the user request on (FC, FEC, SPEED) for later user.
2654  */
2655 static void
2656 ice_cache_phy_user_req(struct ice_port_info *pi,
2657                        struct ice_phy_cache_mode_data cache_data,
2658                        enum ice_phy_cache_mode cache_mode)
2659 {
2660         if (!pi)
2661                 return;
2662
2663         switch (cache_mode) {
2664         case ICE_FC_MODE:
2665                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2666                 break;
2667         case ICE_SPEED_MODE:
2668                 pi->phy.curr_user_speed_req =
2669                         cache_data.data.curr_user_speed_req;
2670                 break;
2671         case ICE_FEC_MODE:
2672                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2673                 break;
2674         default:
2675                 break;
2676         }
2677 }
2678
2679 /**
2680  * ice_caps_to_fc_mode
2681  * @caps: PHY capabilities
2682  *
2683  * Convert PHY FC capabilities to ice FC mode
2684  */
2685 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2686 {
2687         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2688             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2689                 return ICE_FC_FULL;
2690
2691         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2692                 return ICE_FC_TX_PAUSE;
2693
2694         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2695                 return ICE_FC_RX_PAUSE;
2696
2697         return ICE_FC_NONE;
2698 }
2699
2700 /**
2701  * ice_caps_to_fec_mode
2702  * @caps: PHY capabilities
2703  * @fec_options: Link FEC options
2704  *
2705  * Convert PHY FEC capabilities to ice FEC mode
2706  */
2707 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2708 {
2709         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2710                 return ICE_FEC_AUTO;
2711
2712         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2713                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2714                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2715                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2716                 return ICE_FEC_BASER;
2717
2718         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2719                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2720                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2721                 return ICE_FEC_RS;
2722
2723         return ICE_FEC_NONE;
2724 }
2725
2726 /**
2727  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
2728  * @pi: port information structure
2729  * @cfg: PHY configuration data to set FC mode
2730  * @req_mode: FC mode to configure
2731  */
2732 static enum ice_status
2733 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2734                enum ice_fc_mode req_mode)
2735 {
2736         struct ice_phy_cache_mode_data cache_data;
2737         u8 pause_mask = 0x0;
2738
2739         if (!pi || !cfg)
2740                 return ICE_ERR_BAD_PTR;
2741
2742         switch (req_mode) {
2743         case ICE_FC_AUTO:
2744         {
2745                 struct ice_aqc_get_phy_caps_data *pcaps;
2746                 enum ice_status status;
2747
2748                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2749                         ice_malloc(pi->hw, sizeof(*pcaps));
2750                 if (!pcaps)
2751                         return ICE_ERR_NO_MEMORY;
2752
2753                 /* Query the value of FC that both the NIC and attached media
2754                  * can do.
2755                  */
2756                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2757                                              pcaps, NULL);
2758                 if (status) {
2759                         ice_free(pi->hw, pcaps);
2760                         return status;
2761                 }
2762
2763                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2764                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2765
2766                 ice_free(pi->hw, pcaps);
2767                 break;
2768         }
2769         case ICE_FC_FULL:
2770                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2771                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2772                 break;
2773         case ICE_FC_RX_PAUSE:
2774                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2775                 break;
2776         case ICE_FC_TX_PAUSE:
2777                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2778                 break;
2779         default:
2780                 break;
2781         }
2782
2783         /* clear the old pause settings */
2784         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2785                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2786
2787         /* set the new capabilities */
2788         cfg->caps |= pause_mask;
2789
2790         /* Cache user FC request */
2791         cache_data.data.curr_user_fc_req = req_mode;
2792         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2793
2794         return ICE_SUCCESS;
2795 }
2796
2797 /**
2798  * ice_set_fc
2799  * @pi: port information structure
2800  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2801  * @ena_auto_link_update: enable automatic link update
2802  *
2803  * Set the requested flow control mode.
2804  */
2805 enum ice_status
2806 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2807 {
2808         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2809         struct ice_aqc_get_phy_caps_data *pcaps;
2810         enum ice_status status;
2811         struct ice_hw *hw;
2812
2813         if (!pi || !aq_failures)
2814                 return ICE_ERR_BAD_PTR;
2815
2816         *aq_failures = 0;
2817         hw = pi->hw;
2818
2819         pcaps = (struct ice_aqc_get_phy_caps_data *)
2820                 ice_malloc(hw, sizeof(*pcaps));
2821         if (!pcaps)
2822                 return ICE_ERR_NO_MEMORY;
2823
2824         /* Get the current PHY config */
2825         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2826                                      NULL);
2827         if (status) {
2828                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2829                 goto out;
2830         }
2831
2832         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2833
2834         /* Configure the set PHY data */
2835         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2836         if (status) {
2837                 if (status != ICE_ERR_BAD_PTR)
2838                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2839
2840                 goto out;
2841         }
2842
2843         /* If the capabilities have changed, then set the new config */
2844         if (cfg.caps != pcaps->caps) {
2845                 int retry_count, retry_max = 10;
2846
2847                 /* Auto restart link so settings take effect */
2848                 if (ena_auto_link_update)
2849                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2850
2851                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2852                 if (status) {
2853                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2854                         goto out;
2855                 }
2856
2857                 /* Update the link info
2858                  * It sometimes takes a really long time for link to
2859                  * come back from the atomic reset. Thus, we wait a
2860                  * little bit.
2861                  */
2862                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2863                         status = ice_update_link_info(pi);
2864
2865                         if (status == ICE_SUCCESS)
2866                                 break;
2867
2868                         ice_msec_delay(100, true);
2869                 }
2870
2871                 if (status)
2872                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2873         }
2874
2875 out:
2876         ice_free(hw, pcaps);
2877         return status;
2878 }
2879
2880 /**
2881  * ice_phy_caps_equals_cfg
2882  * @phy_caps: PHY capabilities
2883  * @phy_cfg: PHY configuration
2884  *
2885  * Helper function to determine if PHY capabilities matches PHY
2886  * configuration
2887  */
2888 bool
2889 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2890                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2891 {
2892         u8 caps_mask, cfg_mask;
2893
2894         if (!phy_caps || !phy_cfg)
2895                 return false;
2896
2897         /* These bits are not common between capabilities and configuration.
2898          * Do not use them to determine equality.
2899          */
2900         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2901                                               ICE_AQC_PHY_EN_MOD_QUAL);
2902         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2903
2904         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2905             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2906             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2907             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2908             phy_caps->eee_cap != phy_cfg->eee_cap ||
2909             phy_caps->eeer_value != phy_cfg->eeer_value ||
2910             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2911                 return false;
2912
2913         return true;
2914 }
2915
2916 /**
2917  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2918  * @pi: port information structure
2919  * @caps: PHY ability structure to copy date from
2920  * @cfg: PHY configuration structure to copy data to
2921  *
2922  * Helper function to copy AQC PHY get ability data to PHY set configuration
2923  * data structure
2924  */
2925 void
2926 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2927                          struct ice_aqc_get_phy_caps_data *caps,
2928                          struct ice_aqc_set_phy_cfg_data *cfg)
2929 {
2930         if (!pi || !caps || !cfg)
2931                 return;
2932
2933         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2934         cfg->phy_type_low = caps->phy_type_low;
2935         cfg->phy_type_high = caps->phy_type_high;
2936         cfg->caps = caps->caps;
2937         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2938         cfg->eee_cap = caps->eee_cap;
2939         cfg->eeer_value = caps->eeer_value;
2940         cfg->link_fec_opt = caps->link_fec_options;
2941         cfg->module_compliance_enforcement =
2942                 caps->module_compliance_enforcement;
2943
2944         if (ice_fw_supports_link_override(pi->hw)) {
2945                 struct ice_link_default_override_tlv tlv;
2946
2947                 if (ice_get_link_default_override(&tlv, pi))
2948                         return;
2949
2950                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2951                         cfg->module_compliance_enforcement |=
2952                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2953         }
2954 }
2955
2956 /**
2957  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2958  * @pi: port information structure
2959  * @cfg: PHY configuration data to set FEC mode
2960  * @fec: FEC mode to configure
2961  */
2962 enum ice_status
2963 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2964                 enum ice_fec_mode fec)
2965 {
2966         struct ice_aqc_get_phy_caps_data *pcaps;
2967         enum ice_status status = ICE_SUCCESS;
2968         struct ice_hw *hw;
2969
2970         if (!pi || !cfg)
2971                 return ICE_ERR_BAD_PTR;
2972
2973         hw = pi->hw;
2974
2975         pcaps = (struct ice_aqc_get_phy_caps_data *)
2976                 ice_malloc(hw, sizeof(*pcaps));
2977         if (!pcaps)
2978                 return ICE_ERR_NO_MEMORY;
2979
2980         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
2981                                      NULL);
2982         if (status)
2983                 goto out;
2984
2985         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
2986         cfg->link_fec_opt = pcaps->link_fec_options;
2987
2988         switch (fec) {
2989         case ICE_FEC_BASER:
2990                 /* Clear RS bits, and AND BASE-R ability
2991                  * bits and OR request bits.
2992                  */
2993                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2994                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2995                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2996                         ICE_AQC_PHY_FEC_25G_KR_REQ;
2997                 break;
2998         case ICE_FEC_RS:
2999                 /* Clear BASE-R bits, and AND RS ability
3000                  * bits and OR request bits.
3001                  */
3002                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3003                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3004                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3005                 break;
3006         case ICE_FEC_NONE:
3007                 /* Clear all FEC option bits. */
3008                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3009                 break;
3010         case ICE_FEC_AUTO:
3011                 /* AND auto FEC bit, and all caps bits. */
3012                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3013                 cfg->link_fec_opt |= pcaps->link_fec_options;
3014                 break;
3015         default:
3016                 status = ICE_ERR_PARAM;
3017                 break;
3018         }
3019
3020         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
3021                 struct ice_link_default_override_tlv tlv;
3022
3023                 if (ice_get_link_default_override(&tlv, pi))
3024                         goto out;
3025
3026                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3027                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3028                         cfg->link_fec_opt = tlv.fec_options;
3029         }
3030
3031 out:
3032         ice_free(hw, pcaps);
3033
3034         return status;
3035 }
3036
3037 /**
3038  * ice_get_link_status - get status of the HW network link
3039  * @pi: port information structure
3040  * @link_up: pointer to bool (true/false = linkup/linkdown)
3041  *
3042  * Variable link_up is true if link is up, false if link is down.
3043  * The variable link_up is invalid if status is non zero. As a
3044  * result of this call, link status reporting becomes enabled
3045  */
3046 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3047 {
3048         struct ice_phy_info *phy_info;
3049         enum ice_status status = ICE_SUCCESS;
3050
3051         if (!pi || !link_up)
3052                 return ICE_ERR_PARAM;
3053
3054         phy_info = &pi->phy;
3055
3056         if (phy_info->get_link_info) {
3057                 status = ice_update_link_info(pi);
3058
3059                 if (status)
3060                         ice_debug(pi->hw, ICE_DBG_LINK, "get link status error, status = %d\n",
3061                                   status);
3062         }
3063
3064         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3065
3066         return status;
3067 }
3068
3069 /**
3070  * ice_aq_set_link_restart_an
3071  * @pi: pointer to the port information structure
3072  * @ena_link: if true: enable link, if false: disable link
3073  * @cd: pointer to command details structure or NULL
3074  *
3075  * Sets up the link and restarts the Auto-Negotiation over the link.
3076  */
3077 enum ice_status
3078 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3079                            struct ice_sq_cd *cd)
3080 {
3081         struct ice_aqc_restart_an *cmd;
3082         struct ice_aq_desc desc;
3083
3084         cmd = &desc.params.restart_an;
3085
3086         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3087
3088         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3089         cmd->lport_num = pi->lport;
3090         if (ena_link)
3091                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3092         else
3093                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3094
3095         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3096 }
3097
3098 /**
3099  * ice_aq_set_event_mask
3100  * @hw: pointer to the HW struct
3101  * @port_num: port number of the physical function
3102  * @mask: event mask to be set
3103  * @cd: pointer to command details structure or NULL
3104  *
3105  * Set event mask (0x0613)
3106  */
3107 enum ice_status
3108 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3109                       struct ice_sq_cd *cd)
3110 {
3111         struct ice_aqc_set_event_mask *cmd;
3112         struct ice_aq_desc desc;
3113
3114         cmd = &desc.params.set_event_mask;
3115
3116         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3117
3118         cmd->lport_num = port_num;
3119
3120         cmd->event_mask = CPU_TO_LE16(mask);
3121         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3122 }
3123
3124 /**
3125  * ice_aq_set_mac_loopback
3126  * @hw: pointer to the HW struct
3127  * @ena_lpbk: Enable or Disable loopback
3128  * @cd: pointer to command details structure or NULL
3129  *
3130  * Enable/disable loopback on a given port
3131  */
3132 enum ice_status
3133 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3134 {
3135         struct ice_aqc_set_mac_lb *cmd;
3136         struct ice_aq_desc desc;
3137
3138         cmd = &desc.params.set_mac_lb;
3139
3140         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3141         if (ena_lpbk)
3142                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3143
3144         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3145 }
3146
3147 /**
3148  * ice_aq_set_port_id_led
3149  * @pi: pointer to the port information
3150  * @is_orig_mode: is this LED set to original mode (by the net-list)
3151  * @cd: pointer to command details structure or NULL
3152  *
3153  * Set LED value for the given port (0x06e9)
3154  */
3155 enum ice_status
3156 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3157                        struct ice_sq_cd *cd)
3158 {
3159         struct ice_aqc_set_port_id_led *cmd;
3160         struct ice_hw *hw = pi->hw;
3161         struct ice_aq_desc desc;
3162
3163         cmd = &desc.params.set_port_id_led;
3164
3165         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3166
3167         if (is_orig_mode)
3168                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3169         else
3170                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3171
3172         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3173 }
3174
3175 /**
3176  * ice_aq_sff_eeprom
3177  * @hw: pointer to the HW struct
3178  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3179  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3180  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3181  * @page: QSFP page
3182  * @set_page: set or ignore the page
3183  * @data: pointer to data buffer to be read/written to the I2C device.
3184  * @length: 1-16 for read, 1 for write.
3185  * @write: 0 read, 1 for write.
3186  * @cd: pointer to command details structure or NULL
3187  *
3188  * Read/Write SFF EEPROM (0x06EE)
3189  */
3190 enum ice_status
3191 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3192                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3193                   bool write, struct ice_sq_cd *cd)
3194 {
3195         struct ice_aqc_sff_eeprom *cmd;
3196         struct ice_aq_desc desc;
3197         enum ice_status status;
3198
3199         if (!data || (mem_addr & 0xff00))
3200                 return ICE_ERR_PARAM;
3201
3202         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3203         cmd = &desc.params.read_write_sff_param;
3204         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
3205         cmd->lport_num = (u8)(lport & 0xff);
3206         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3207         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3208                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3209                                         ((set_page <<
3210                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3211                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3212         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3213         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3214         if (write)
3215                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3216
3217         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3218         return status;
3219 }
3220
3221 /**
3222  * __ice_aq_get_set_rss_lut
3223  * @hw: pointer to the hardware structure
3224  * @vsi_id: VSI FW index
3225  * @lut_type: LUT table type
3226  * @lut: pointer to the LUT buffer provided by the caller
3227  * @lut_size: size of the LUT buffer
3228  * @glob_lut_idx: global LUT index
3229  * @set: set true to set the table, false to get the table
3230  *
3231  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3232  */
3233 static enum ice_status
3234 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3235                          u16 lut_size, u8 glob_lut_idx, bool set)
3236 {
3237         struct ice_aqc_get_set_rss_lut *cmd_resp;
3238         struct ice_aq_desc desc;
3239         enum ice_status status;
3240         u16 flags = 0;
3241
3242         cmd_resp = &desc.params.get_set_rss_lut;
3243
3244         if (set) {
3245                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3246                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3247         } else {
3248                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3249         }
3250
3251         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3252                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3253                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3254                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3255
3256         switch (lut_type) {
3257         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3258         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3259         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3260                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3261                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3262                 break;
3263         default:
3264                 status = ICE_ERR_PARAM;
3265                 goto ice_aq_get_set_rss_lut_exit;
3266         }
3267
3268         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3269                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3270                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3271
3272                 if (!set)
3273                         goto ice_aq_get_set_rss_lut_send;
3274         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3275                 if (!set)
3276                         goto ice_aq_get_set_rss_lut_send;
3277         } else {
3278                 goto ice_aq_get_set_rss_lut_send;
3279         }
3280
3281         /* LUT size is only valid for Global and PF table types */
3282         switch (lut_size) {
3283         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3284                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3285                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3286                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3287                 break;
3288         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3289                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3290                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3291                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3292                 break;
3293         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3294                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3295                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3296                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3297                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3298                         break;
3299                 }
3300                 /* fall-through */
3301         default:
3302                 status = ICE_ERR_PARAM;
3303                 goto ice_aq_get_set_rss_lut_exit;
3304         }
3305
3306 ice_aq_get_set_rss_lut_send:
3307         cmd_resp->flags = CPU_TO_LE16(flags);
3308         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3309
3310 ice_aq_get_set_rss_lut_exit:
3311         return status;
3312 }
3313
3314 /**
3315  * ice_aq_get_rss_lut
3316  * @hw: pointer to the hardware structure
3317  * @vsi_handle: software VSI handle
3318  * @lut_type: LUT table type
3319  * @lut: pointer to the LUT buffer provided by the caller
3320  * @lut_size: size of the LUT buffer
3321  *
3322  * get the RSS lookup table, PF or VSI type
3323  */
3324 enum ice_status
3325 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3326                    u8 *lut, u16 lut_size)
3327 {
3328         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3329                 return ICE_ERR_PARAM;
3330
3331         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3332                                         lut_type, lut, lut_size, 0, false);
3333 }
3334
3335 /**
3336  * ice_aq_set_rss_lut
3337  * @hw: pointer to the hardware structure
3338  * @vsi_handle: software VSI handle
3339  * @lut_type: LUT table type
3340  * @lut: pointer to the LUT buffer provided by the caller
3341  * @lut_size: size of the LUT buffer
3342  *
3343  * set the RSS lookup table, PF or VSI type
3344  */
3345 enum ice_status
3346 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3347                    u8 *lut, u16 lut_size)
3348 {
3349         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3350                 return ICE_ERR_PARAM;
3351
3352         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3353                                         lut_type, lut, lut_size, 0, true);
3354 }
3355
3356 /**
3357  * __ice_aq_get_set_rss_key
3358  * @hw: pointer to the HW struct
3359  * @vsi_id: VSI FW index
3360  * @key: pointer to key info struct
3361  * @set: set true to set the key, false to get the key
3362  *
3363  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3364  */
3365 static enum
3366 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3367                                     struct ice_aqc_get_set_rss_keys *key,
3368                                     bool set)
3369 {
3370         struct ice_aqc_get_set_rss_key *cmd_resp;
3371         u16 key_size = sizeof(*key);
3372         struct ice_aq_desc desc;
3373
3374         cmd_resp = &desc.params.get_set_rss_key;
3375
3376         if (set) {
3377                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3378                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3379         } else {
3380                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3381         }
3382
3383         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3384                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3385                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3386                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3387
3388         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3389 }
3390
3391 /**
3392  * ice_aq_get_rss_key
3393  * @hw: pointer to the HW struct
3394  * @vsi_handle: software VSI handle
3395  * @key: pointer to key info struct
3396  *
3397  * get the RSS key per VSI
3398  */
3399 enum ice_status
3400 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3401                    struct ice_aqc_get_set_rss_keys *key)
3402 {
3403         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3404                 return ICE_ERR_PARAM;
3405
3406         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3407                                         key, false);
3408 }
3409
3410 /**
3411  * ice_aq_set_rss_key
3412  * @hw: pointer to the HW struct
3413  * @vsi_handle: software VSI handle
3414  * @keys: pointer to key info struct
3415  *
3416  * set the RSS key per VSI
3417  */
3418 enum ice_status
3419 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3420                    struct ice_aqc_get_set_rss_keys *keys)
3421 {
3422         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3423                 return ICE_ERR_PARAM;
3424
3425         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3426                                         keys, true);
3427 }
3428
3429 /**
3430  * ice_aq_add_lan_txq
3431  * @hw: pointer to the hardware structure
3432  * @num_qgrps: Number of added queue groups
3433  * @qg_list: list of queue groups to be added
3434  * @buf_size: size of buffer for indirect command
3435  * @cd: pointer to command details structure or NULL
3436  *
3437  * Add Tx LAN queue (0x0C30)
3438  *
3439  * NOTE:
3440  * Prior to calling add Tx LAN queue:
3441  * Initialize the following as part of the Tx queue context:
3442  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3443  * Cache profile and Packet shaper profile.
3444  *
3445  * After add Tx LAN queue AQ command is completed:
3446  * Interrupts should be associated with specific queues,
3447  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3448  * flow.
3449  */
3450 enum ice_status
3451 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3452                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3453                    struct ice_sq_cd *cd)
3454 {
3455         struct ice_aqc_add_tx_qgrp *list;
3456         struct ice_aqc_add_txqs *cmd;
3457         struct ice_aq_desc desc;
3458         u16 i, sum_size = 0;
3459
3460         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3461
3462         cmd = &desc.params.add_txqs;
3463
3464         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3465
3466         if (!qg_list)
3467                 return ICE_ERR_PARAM;
3468
3469         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3470                 return ICE_ERR_PARAM;
3471
3472         for (i = 0, list = qg_list; i < num_qgrps; i++) {
3473                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
3474                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
3475                                                       list->num_txqs);
3476         }
3477
3478         if (buf_size != sum_size)
3479                 return ICE_ERR_PARAM;
3480
3481         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3482
3483         cmd->num_qgrps = num_qgrps;
3484
3485         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3486 }
3487
3488 /**
3489  * ice_aq_dis_lan_txq
3490  * @hw: pointer to the hardware structure
3491  * @num_qgrps: number of groups in the list
3492  * @qg_list: the list of groups to disable
3493  * @buf_size: the total size of the qg_list buffer in bytes
3494  * @rst_src: if called due to reset, specifies the reset source
3495  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3496  * @cd: pointer to command details structure or NULL
3497  *
3498  * Disable LAN Tx queue (0x0C31)
3499  */
3500 static enum ice_status
3501 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3502                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3503                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3504                    struct ice_sq_cd *cd)
3505 {
3506         struct ice_aqc_dis_txq_item *item;
3507         struct ice_aqc_dis_txqs *cmd;
3508         struct ice_aq_desc desc;
3509         enum ice_status status;
3510         u16 i, sz = 0;
3511
3512         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3513         cmd = &desc.params.dis_txqs;
3514         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3515
3516         /* qg_list can be NULL only in VM/VF reset flow */
3517         if (!qg_list && !rst_src)
3518                 return ICE_ERR_PARAM;
3519
3520         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3521                 return ICE_ERR_PARAM;
3522
3523         cmd->num_entries = num_qgrps;
3524
3525         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3526                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3527
3528         switch (rst_src) {
3529         case ICE_VM_RESET:
3530                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3531                 cmd->vmvf_and_timeout |=
3532                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3533                 break;
3534         case ICE_NO_RESET:
3535         default:
3536                 break;
3537         }
3538
3539         /* flush pipe on time out */
3540         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3541         /* If no queue group info, we are in a reset flow. Issue the AQ */
3542         if (!qg_list)
3543                 goto do_aq;
3544
3545         /* set RD bit to indicate that command buffer is provided by the driver
3546          * and it needs to be read by the firmware
3547          */
3548         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3549
3550         for (i = 0, item = qg_list; i < num_qgrps; i++) {
3551                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
3552
3553                 /* If the num of queues is even, add 2 bytes of padding */
3554                 if ((item->num_qs % 2) == 0)
3555                         item_size += 2;
3556
3557                 sz += item_size;
3558
3559                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
3560         }
3561
3562         if (buf_size != sz)
3563                 return ICE_ERR_PARAM;
3564
3565 do_aq:
3566         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3567         if (status) {
3568                 if (!qg_list)
3569                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3570                                   vmvf_num, hw->adminq.sq_last_status);
3571                 else
3572                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3573                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3574                                   hw->adminq.sq_last_status);
3575         }
3576         return status;
3577 }
3578
3579 /**
3580  * ice_aq_move_recfg_lan_txq
3581  * @hw: pointer to the hardware structure
3582  * @num_qs: number of queues to move/reconfigure
3583  * @is_move: true if this operation involves node movement
3584  * @is_tc_change: true if this operation involves a TC change
3585  * @subseq_call: true if this operation is a subsequent call
3586  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3587  * @timeout: timeout in units of 100 usec (valid values 0-50)
3588  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3589  * @buf: struct containing src/dest TEID and per-queue info
3590  * @buf_size: size of buffer for indirect command
3591  * @txqs_moved: out param, number of queues successfully moved
3592  * @cd: pointer to command details structure or NULL
3593  *
3594  * Move / Reconfigure Tx LAN queues (0x0C32)
3595  */
3596 enum ice_status
3597 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3598                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3599                           u8 timeout, u32 *blocked_cgds,
3600                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3601                           u8 *txqs_moved, struct ice_sq_cd *cd)
3602 {
3603         struct ice_aqc_move_txqs *cmd;
3604         struct ice_aq_desc desc;
3605         enum ice_status status;
3606
3607         cmd = &desc.params.move_txqs;
3608         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3609
3610 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3611         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3612                 return ICE_ERR_PARAM;
3613
3614         if (is_tc_change && !flush_pipe && !blocked_cgds)
3615                 return ICE_ERR_PARAM;
3616
3617         if (!is_move && !is_tc_change)
3618                 return ICE_ERR_PARAM;
3619
3620         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3621
3622         if (is_move)
3623                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3624
3625         if (is_tc_change)
3626                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3627
3628         if (subseq_call)
3629                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3630
3631         if (flush_pipe)
3632                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3633
3634         cmd->num_qs = num_qs;
3635         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3636                         ICE_AQC_Q_CMD_TIMEOUT_M);
3637
3638         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3639
3640         if (!status && txqs_moved)
3641                 *txqs_moved = cmd->num_qs;
3642
3643         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3644             is_tc_change && !flush_pipe)
3645                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3646
3647         return status;
3648 }
3649
3650 /* End of FW Admin Queue command wrappers */
3651
3652 /**
3653  * ice_write_byte - write a byte to a packed context structure
3654  * @src_ctx:  the context structure to read from
3655  * @dest_ctx: the context to be written to
3656  * @ce_info:  a description of the struct to be filled
3657  */
3658 static void
3659 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3660 {
3661         u8 src_byte, dest_byte, mask;
3662         u8 *from, *dest;
3663         u16 shift_width;
3664
3665         /* copy from the next struct field */
3666         from = src_ctx + ce_info->offset;
3667
3668         /* prepare the bits and mask */
3669         shift_width = ce_info->lsb % 8;
3670         mask = (u8)(BIT(ce_info->width) - 1);
3671
3672         src_byte = *from;
3673         src_byte &= mask;
3674
3675         /* shift to correct alignment */
3676         mask <<= shift_width;
3677         src_byte <<= shift_width;
3678
3679         /* get the current bits from the target bit string */
3680         dest = dest_ctx + (ce_info->lsb / 8);
3681
3682         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3683
3684         dest_byte &= ~mask;     /* get the bits not changing */
3685         dest_byte |= src_byte;  /* add in the new bits */
3686
3687         /* put it all back */
3688         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3689 }
3690
3691 /**
3692  * ice_write_word - write a word to a packed context structure
3693  * @src_ctx:  the context structure to read from
3694  * @dest_ctx: the context to be written to
3695  * @ce_info:  a description of the struct to be filled
3696  */
3697 static void
3698 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3699 {
3700         u16 src_word, mask;
3701         __le16 dest_word;
3702         u8 *from, *dest;
3703         u16 shift_width;
3704
3705         /* copy from the next struct field */
3706         from = src_ctx + ce_info->offset;
3707
3708         /* prepare the bits and mask */
3709         shift_width = ce_info->lsb % 8;
3710         mask = BIT(ce_info->width) - 1;
3711
3712         /* don't swizzle the bits until after the mask because the mask bits
3713          * will be in a different bit position on big endian machines
3714          */
3715         src_word = *(u16 *)from;
3716         src_word &= mask;
3717
3718         /* shift to correct alignment */
3719         mask <<= shift_width;
3720         src_word <<= shift_width;
3721
3722         /* get the current bits from the target bit string */
3723         dest = dest_ctx + (ce_info->lsb / 8);
3724
3725         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3726
3727         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3728         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3729
3730         /* put it all back */
3731         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3732 }
3733
3734 /**
3735  * ice_write_dword - write a dword to a packed context structure
3736  * @src_ctx:  the context structure to read from
3737  * @dest_ctx: the context to be written to
3738  * @ce_info:  a description of the struct to be filled
3739  */
3740 static void
3741 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3742 {
3743         u32 src_dword, mask;
3744         __le32 dest_dword;
3745         u8 *from, *dest;
3746         u16 shift_width;
3747
3748         /* copy from the next struct field */
3749         from = src_ctx + ce_info->offset;
3750
3751         /* prepare the bits and mask */
3752         shift_width = ce_info->lsb % 8;
3753
3754         /* if the field width is exactly 32 on an x86 machine, then the shift
3755          * operation will not work because the SHL instructions count is masked
3756          * to 5 bits so the shift will do nothing
3757          */
3758         if (ce_info->width < 32)
3759                 mask = BIT(ce_info->width) - 1;
3760         else
3761                 mask = (u32)~0;
3762
3763         /* don't swizzle the bits until after the mask because the mask bits
3764          * will be in a different bit position on big endian machines
3765          */
3766         src_dword = *(u32 *)from;
3767         src_dword &= mask;
3768
3769         /* shift to correct alignment */
3770         mask <<= shift_width;
3771         src_dword <<= shift_width;
3772
3773         /* get the current bits from the target bit string */
3774         dest = dest_ctx + (ce_info->lsb / 8);
3775
3776         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3777
3778         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3779         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3780
3781         /* put it all back */
3782         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3783 }
3784
3785 /**
3786  * ice_write_qword - write a qword to a packed context structure
3787  * @src_ctx:  the context structure to read from
3788  * @dest_ctx: the context to be written to
3789  * @ce_info:  a description of the struct to be filled
3790  */
3791 static void
3792 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3793 {
3794         u64 src_qword, mask;
3795         __le64 dest_qword;
3796         u8 *from, *dest;
3797         u16 shift_width;
3798
3799         /* copy from the next struct field */
3800         from = src_ctx + ce_info->offset;
3801
3802         /* prepare the bits and mask */
3803         shift_width = ce_info->lsb % 8;
3804
3805         /* if the field width is exactly 64 on an x86 machine, then the shift
3806          * operation will not work because the SHL instructions count is masked
3807          * to 6 bits so the shift will do nothing
3808          */
3809         if (ce_info->width < 64)
3810                 mask = BIT_ULL(ce_info->width) - 1;
3811         else
3812                 mask = (u64)~0;
3813
3814         /* don't swizzle the bits until after the mask because the mask bits
3815          * will be in a different bit position on big endian machines
3816          */
3817         src_qword = *(u64 *)from;
3818         src_qword &= mask;
3819
3820         /* shift to correct alignment */
3821         mask <<= shift_width;
3822         src_qword <<= shift_width;
3823
3824         /* get the current bits from the target bit string */
3825         dest = dest_ctx + (ce_info->lsb / 8);
3826
3827         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3828
3829         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3830         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3831
3832         /* put it all back */
3833         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3834 }
3835
3836 /**
3837  * ice_set_ctx - set context bits in packed structure
3838  * @hw: pointer to the hardware structure
3839  * @src_ctx:  pointer to a generic non-packed context structure
3840  * @dest_ctx: pointer to memory for the packed structure
3841  * @ce_info:  a description of the structure to be transformed
3842  */
3843 enum ice_status
3844 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3845             const struct ice_ctx_ele *ce_info)
3846 {
3847         int f;
3848
3849         for (f = 0; ce_info[f].width; f++) {
3850                 /* We have to deal with each element of the FW response
3851                  * using the correct size so that we are correct regardless
3852                  * of the endianness of the machine.
3853                  */
3854                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3855                         ice_debug(hw, ICE_DBG_QCTX, "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3856                                   f, ce_info[f].width, ce_info[f].size_of);
3857                         continue;
3858                 }
3859                 switch (ce_info[f].size_of) {
3860                 case sizeof(u8):
3861                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3862                         break;
3863                 case sizeof(u16):
3864                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3865                         break;
3866                 case sizeof(u32):
3867                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3868                         break;
3869                 case sizeof(u64):
3870                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3871                         break;
3872                 default:
3873                         return ICE_ERR_INVAL_SIZE;
3874                 }
3875         }
3876
3877         return ICE_SUCCESS;
3878 }
3879
3880 /**
3881  * ice_read_byte - read context byte into struct
3882  * @src_ctx:  the context structure to read from
3883  * @dest_ctx: the context to be written to
3884  * @ce_info:  a description of the struct to be filled
3885  */
3886 static void
3887 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3888 {
3889         u8 dest_byte, mask;
3890         u8 *src, *target;
3891         u16 shift_width;
3892
3893         /* prepare the bits and mask */
3894         shift_width = ce_info->lsb % 8;
3895         mask = (u8)(BIT(ce_info->width) - 1);
3896
3897         /* shift to correct alignment */
3898         mask <<= shift_width;
3899
3900         /* get the current bits from the src bit string */
3901         src = src_ctx + (ce_info->lsb / 8);
3902
3903         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3904
3905         dest_byte &= ~(mask);
3906
3907         dest_byte >>= shift_width;
3908
3909         /* get the address from the struct field */
3910         target = dest_ctx + ce_info->offset;
3911
3912         /* put it back in the struct */
3913         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3914 }
3915
3916 /**
3917  * ice_read_word - read context word into struct
3918  * @src_ctx:  the context structure to read from
3919  * @dest_ctx: the context to be written to
3920  * @ce_info:  a description of the struct to be filled
3921  */
3922 static void
3923 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3924 {
3925         u16 dest_word, mask;
3926         u8 *src, *target;
3927         __le16 src_word;
3928         u16 shift_width;
3929
3930         /* prepare the bits and mask */
3931         shift_width = ce_info->lsb % 8;
3932         mask = BIT(ce_info->width) - 1;
3933
3934         /* shift to correct alignment */
3935         mask <<= shift_width;
3936
3937         /* get the current bits from the src bit string */
3938         src = src_ctx + (ce_info->lsb / 8);
3939
3940         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3941
3942         /* the data in the memory is stored as little endian so mask it
3943          * correctly
3944          */
3945         src_word &= ~(CPU_TO_LE16(mask));
3946
3947         /* get the data back into host order before shifting */
3948         dest_word = LE16_TO_CPU(src_word);
3949
3950         dest_word >>= shift_width;
3951
3952         /* get the address from the struct field */
3953         target = dest_ctx + ce_info->offset;
3954
3955         /* put it back in the struct */
3956         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3957 }
3958
3959 /**
3960  * ice_read_dword - read context dword into struct
3961  * @src_ctx:  the context structure to read from
3962  * @dest_ctx: the context to be written to
3963  * @ce_info:  a description of the struct to be filled
3964  */
3965 static void
3966 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3967 {
3968         u32 dest_dword, mask;
3969         __le32 src_dword;
3970         u8 *src, *target;
3971         u16 shift_width;
3972
3973         /* prepare the bits and mask */
3974         shift_width = ce_info->lsb % 8;
3975
3976         /* if the field width is exactly 32 on an x86 machine, then the shift
3977          * operation will not work because the SHL instructions count is masked
3978          * to 5 bits so the shift will do nothing
3979          */
3980         if (ce_info->width < 32)
3981                 mask = BIT(ce_info->width) - 1;
3982         else
3983                 mask = (u32)~0;
3984
3985         /* shift to correct alignment */
3986         mask <<= shift_width;
3987
3988         /* get the current bits from the src bit string */
3989         src = src_ctx + (ce_info->lsb / 8);
3990
3991         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3992
3993         /* the data in the memory is stored as little endian so mask it
3994          * correctly
3995          */
3996         src_dword &= ~(CPU_TO_LE32(mask));
3997
3998         /* get the data back into host order before shifting */
3999         dest_dword = LE32_TO_CPU(src_dword);
4000
4001         dest_dword >>= shift_width;
4002
4003         /* get the address from the struct field */
4004         target = dest_ctx + ce_info->offset;
4005
4006         /* put it back in the struct */
4007         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4008 }
4009
4010 /**
4011  * ice_read_qword - read context qword into struct
4012  * @src_ctx:  the context structure to read from
4013  * @dest_ctx: the context to be written to
4014  * @ce_info:  a description of the struct to be filled
4015  */
4016 static void
4017 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4018 {
4019         u64 dest_qword, mask;
4020         __le64 src_qword;
4021         u8 *src, *target;
4022         u16 shift_width;
4023
4024         /* prepare the bits and mask */
4025         shift_width = ce_info->lsb % 8;
4026
4027         /* if the field width is exactly 64 on an x86 machine, then the shift
4028          * operation will not work because the SHL instructions count is masked
4029          * to 6 bits so the shift will do nothing
4030          */
4031         if (ce_info->width < 64)
4032                 mask = BIT_ULL(ce_info->width) - 1;
4033         else
4034                 mask = (u64)~0;
4035
4036         /* shift to correct alignment */
4037         mask <<= shift_width;
4038
4039         /* get the current bits from the src bit string */
4040         src = src_ctx + (ce_info->lsb / 8);
4041
4042         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4043
4044         /* the data in the memory is stored as little endian so mask it
4045          * correctly
4046          */
4047         src_qword &= ~(CPU_TO_LE64(mask));
4048
4049         /* get the data back into host order before shifting */
4050         dest_qword = LE64_TO_CPU(src_qword);
4051
4052         dest_qword >>= shift_width;
4053
4054         /* get the address from the struct field */
4055         target = dest_ctx + ce_info->offset;
4056
4057         /* put it back in the struct */
4058         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4059 }
4060
4061 /**
4062  * ice_get_ctx - extract context bits from a packed structure
4063  * @src_ctx:  pointer to a generic packed context structure
4064  * @dest_ctx: pointer to a generic non-packed context structure
4065  * @ce_info:  a description of the structure to be read from
4066  */
4067 enum ice_status
4068 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4069 {
4070         int f;
4071
4072         for (f = 0; ce_info[f].width; f++) {
4073                 switch (ce_info[f].size_of) {
4074                 case 1:
4075                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4076                         break;
4077                 case 2:
4078                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4079                         break;
4080                 case 4:
4081                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4082                         break;
4083                 case 8:
4084                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4085                         break;
4086                 default:
4087                         /* nothing to do, just keep going */
4088                         break;
4089                 }
4090         }
4091
4092         return ICE_SUCCESS;
4093 }
4094
4095 /**
4096  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4097  * @hw: pointer to the HW struct
4098  * @vsi_handle: software VSI handle
4099  * @tc: TC number
4100  * @q_handle: software queue handle
4101  */
4102 struct ice_q_ctx *
4103 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4104 {
4105         struct ice_vsi_ctx *vsi;
4106         struct ice_q_ctx *q_ctx;
4107
4108         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4109         if (!vsi)
4110                 return NULL;
4111         if (q_handle >= vsi->num_lan_q_entries[tc])
4112                 return NULL;
4113         if (!vsi->lan_q_ctx[tc])
4114                 return NULL;
4115         q_ctx = vsi->lan_q_ctx[tc];
4116         return &q_ctx[q_handle];
4117 }
4118
4119 /**
4120  * ice_ena_vsi_txq
4121  * @pi: port information structure
4122  * @vsi_handle: software VSI handle
4123  * @tc: TC number
4124  * @q_handle: software queue handle
4125  * @num_qgrps: Number of added queue groups
4126  * @buf: list of queue groups to be added
4127  * @buf_size: size of buffer for indirect command
4128  * @cd: pointer to command details structure or NULL
4129  *
4130  * This function adds one LAN queue
4131  */
4132 enum ice_status
4133 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4134                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4135                 struct ice_sq_cd *cd)
4136 {
4137         struct ice_aqc_txsched_elem_data node = { 0 };
4138         struct ice_sched_node *parent;
4139         struct ice_q_ctx *q_ctx;
4140         enum ice_status status;
4141         struct ice_hw *hw;
4142
4143         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4144                 return ICE_ERR_CFG;
4145
4146         if (num_qgrps > 1 || buf->num_txqs > 1)
4147                 return ICE_ERR_MAX_LIMIT;
4148
4149         hw = pi->hw;
4150
4151         if (!ice_is_vsi_valid(hw, vsi_handle))
4152                 return ICE_ERR_PARAM;
4153
4154         ice_acquire_lock(&pi->sched_lock);
4155
4156         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4157         if (!q_ctx) {
4158                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4159                           q_handle);
4160                 status = ICE_ERR_PARAM;
4161                 goto ena_txq_exit;
4162         }
4163
4164         /* find a parent node */
4165         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4166                                             ICE_SCHED_NODE_OWNER_LAN);
4167         if (!parent) {
4168                 status = ICE_ERR_PARAM;
4169                 goto ena_txq_exit;
4170         }
4171
4172         buf->parent_teid = parent->info.node_teid;
4173         node.parent_teid = parent->info.node_teid;
4174         /* Mark that the values in the "generic" section as valid. The default
4175          * value in the "generic" section is zero. This means that :
4176          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4177          * - 0 priority among siblings, indicated by Bit 1-3.
4178          * - WFQ, indicated by Bit 4.
4179          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4180          * Bit 5-6.
4181          * - Bit 7 is reserved.
4182          * Without setting the generic section as valid in valid_sections, the
4183          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4184          */
4185         buf->txqs[0].info.valid_sections =
4186                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4187                 ICE_AQC_ELEM_VALID_EIR;
4188         buf->txqs[0].info.generic = 0;
4189         buf->txqs[0].info.cir_bw.bw_profile_idx =
4190                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4191         buf->txqs[0].info.cir_bw.bw_alloc =
4192                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4193         buf->txqs[0].info.eir_bw.bw_profile_idx =
4194                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4195         buf->txqs[0].info.eir_bw.bw_alloc =
4196                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4197
4198         /* add the LAN queue */
4199         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4200         if (status != ICE_SUCCESS) {
4201                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4202                           LE16_TO_CPU(buf->txqs[0].txq_id),
4203                           hw->adminq.sq_last_status);
4204                 goto ena_txq_exit;
4205         }
4206
4207         node.node_teid = buf->txqs[0].q_teid;
4208         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4209         q_ctx->q_handle = q_handle;
4210         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4211
4212         /* add a leaf node into scheduler tree queue layer */
4213         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4214         if (!status)
4215                 status = ice_sched_replay_q_bw(pi, q_ctx);
4216
4217 ena_txq_exit:
4218         ice_release_lock(&pi->sched_lock);
4219         return status;
4220 }
4221
4222 /**
4223  * ice_dis_vsi_txq
4224  * @pi: port information structure
4225  * @vsi_handle: software VSI handle
4226  * @tc: TC number
4227  * @num_queues: number of queues
4228  * @q_handles: pointer to software queue handle array
4229  * @q_ids: pointer to the q_id array
4230  * @q_teids: pointer to queue node teids
4231  * @rst_src: if called due to reset, specifies the reset source
4232  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4233  * @cd: pointer to command details structure or NULL
4234  *
4235  * This function removes queues and their corresponding nodes in SW DB
4236  */
4237 enum ice_status
4238 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4239                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4240                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4241                 struct ice_sq_cd *cd)
4242 {
4243         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4244         struct ice_aqc_dis_txq_item *qg_list;
4245         struct ice_q_ctx *q_ctx;
4246         struct ice_hw *hw;
4247         u16 i, buf_size;
4248
4249         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4250                 return ICE_ERR_CFG;
4251
4252         hw = pi->hw;
4253
4254         if (!num_queues) {
4255                 /* if queue is disabled already yet the disable queue command
4256                  * has to be sent to complete the VF reset, then call
4257                  * ice_aq_dis_lan_txq without any queue information
4258                  */
4259                 if (rst_src)
4260                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
4261                                                   vmvf_num, NULL);
4262                 return ICE_ERR_CFG;
4263         }
4264
4265         buf_size = ice_struct_size(qg_list, q_id, 1);
4266         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
4267         if (!qg_list)
4268                 return ICE_ERR_NO_MEMORY;
4269
4270         ice_acquire_lock(&pi->sched_lock);
4271
4272         for (i = 0; i < num_queues; i++) {
4273                 struct ice_sched_node *node;
4274
4275                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4276                 if (!node)
4277                         continue;
4278                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
4279                 if (!q_ctx) {
4280                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4281                                   q_handles[i]);
4282                         continue;
4283                 }
4284                 if (q_ctx->q_handle != q_handles[i]) {
4285                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4286                                   q_ctx->q_handle, q_handles[i]);
4287                         continue;
4288                 }
4289                 qg_list->parent_teid = node->info.parent_teid;
4290                 qg_list->num_qs = 1;
4291                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
4292                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
4293                                             vmvf_num, cd);
4294
4295                 if (status != ICE_SUCCESS)
4296                         break;
4297                 ice_free_sched_node(pi, node);
4298                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4299         }
4300         ice_release_lock(&pi->sched_lock);
4301         ice_free(hw, qg_list);
4302         return status;
4303 }
4304
4305 /**
4306  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4307  * @pi: port information structure
4308  * @vsi_handle: software VSI handle
4309  * @tc_bitmap: TC bitmap
4310  * @maxqs: max queues array per TC
4311  * @owner: LAN or RDMA
4312  *
4313  * This function adds/updates the VSI queues per TC.
4314  */
4315 static enum ice_status
4316 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4317                u16 *maxqs, u8 owner)
4318 {
4319         enum ice_status status = ICE_SUCCESS;
4320         u8 i;
4321
4322         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4323                 return ICE_ERR_CFG;
4324
4325         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4326                 return ICE_ERR_PARAM;
4327
4328         ice_acquire_lock(&pi->sched_lock);
4329
4330         ice_for_each_traffic_class(i) {
4331                 /* configuration is possible only if TC node is present */
4332                 if (!ice_sched_get_tc_node(pi, i))
4333                         continue;
4334
4335                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4336                                            ice_is_tc_ena(tc_bitmap, i));
4337                 if (status)
4338                         break;
4339         }
4340
4341         ice_release_lock(&pi->sched_lock);
4342         return status;
4343 }
4344
4345 /**
4346  * ice_cfg_vsi_lan - configure VSI LAN queues
4347  * @pi: port information structure
4348  * @vsi_handle: software VSI handle
4349  * @tc_bitmap: TC bitmap
4350  * @max_lanqs: max LAN queues array per TC
4351  *
4352  * This function adds/updates the VSI LAN queues per TC.
4353  */
4354 enum ice_status
4355 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4356                 u16 *max_lanqs)
4357 {
4358         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4359                               ICE_SCHED_NODE_OWNER_LAN);
4360 }
4361
4362 /**
4363  * ice_is_main_vsi - checks whether the VSI is main VSI
4364  * @hw: pointer to the HW struct
4365  * @vsi_handle: VSI handle
4366  *
4367  * Checks whether the VSI is the main VSI (the first PF VSI created on
4368  * given PF).
4369  */
4370 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4371 {
4372         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4373 }
4374
4375 /**
4376  * ice_replay_pre_init - replay pre initialization
4377  * @hw: pointer to the HW struct
4378  * @sw: pointer to switch info struct for which function initializes filters
4379  *
4380  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4381  */
4382 static enum ice_status
4383 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4384 {
4385         enum ice_status status;
4386         u8 i;
4387
4388         /* Delete old entries from replay filter list head if there is any */
4389         ice_rm_sw_replay_rule_info(hw, sw);
4390         /* In start of replay, move entries into replay_rules list, it
4391          * will allow adding rules entries back to filt_rules list,
4392          * which is operational list.
4393          */
4394         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4395                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4396                                   &sw->recp_list[i].filt_replay_rules);
4397         ice_sched_replay_agg_vsi_preinit(hw);
4398
4399         status = ice_sched_replay_root_node_bw(hw->port_info);
4400         if (status)
4401                 return status;
4402
4403         return ice_sched_replay_tc_node_bw(hw->port_info);
4404 }
4405
4406 /**
4407  * ice_replay_vsi - replay VSI configuration
4408  * @hw: pointer to the HW struct
4409  * @vsi_handle: driver VSI handle
4410  *
4411  * Restore all VSI configuration after reset. It is required to call this
4412  * function with main VSI first.
4413  */
4414 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4415 {
4416         struct ice_switch_info *sw = hw->switch_info;
4417         struct ice_port_info *pi = hw->port_info;
4418         enum ice_status status;
4419
4420         if (!ice_is_vsi_valid(hw, vsi_handle))
4421                 return ICE_ERR_PARAM;
4422
4423         /* Replay pre-initialization if there is any */
4424         if (ice_is_main_vsi(hw, vsi_handle)) {
4425                 status = ice_replay_pre_init(hw, sw);
4426                 if (status)
4427                         return status;
4428         }
4429         /* Replay per VSI all RSS configurations */
4430         status = ice_replay_rss_cfg(hw, vsi_handle);
4431         if (status)
4432                 return status;
4433         /* Replay per VSI all filters */
4434         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4435         if (!status)
4436                 status = ice_replay_vsi_agg(hw, vsi_handle);
4437         return status;
4438 }
4439
4440 /**
4441  * ice_replay_post - post replay configuration cleanup
4442  * @hw: pointer to the HW struct
4443  *
4444  * Post replay cleanup.
4445  */
4446 void ice_replay_post(struct ice_hw *hw)
4447 {
4448         /* Delete old entries from replay filter list head */
4449         ice_rm_all_sw_replay_rule_info(hw);
4450         ice_sched_replay_agg(hw);
4451 }
4452
4453 /**
4454  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4455  * @hw: ptr to the hardware info
4456  * @reg: offset of 64 bit HW register to read from
4457  * @prev_stat_loaded: bool to specify if previous stats are loaded
4458  * @prev_stat: ptr to previous loaded stat value
4459  * @cur_stat: ptr to current stat value
4460  */
4461 void
4462 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4463                   u64 *prev_stat, u64 *cur_stat)
4464 {
4465         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4466
4467         /* device stats are not reset at PFR, they likely will not be zeroed
4468          * when the driver starts. Thus, save the value from the first read
4469          * without adding to the statistic value so that we report stats which
4470          * count up from zero.
4471          */
4472         if (!prev_stat_loaded) {
4473                 *prev_stat = new_data;
4474                 return;
4475         }
4476
4477         /* Calculate the difference between the new and old values, and then
4478          * add it to the software stat value.
4479          */
4480         if (new_data >= *prev_stat)
4481                 *cur_stat += new_data - *prev_stat;
4482         else
4483                 /* to manage the potential roll-over */
4484                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4485
4486         /* Update the previously stored value to prepare for next read */
4487         *prev_stat = new_data;
4488 }
4489
4490 /**
4491  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4492  * @hw: ptr to the hardware info
4493  * @reg: offset of HW register to read from
4494  * @prev_stat_loaded: bool to specify if previous stats are loaded
4495  * @prev_stat: ptr to previous loaded stat value
4496  * @cur_stat: ptr to current stat value
4497  */
4498 void
4499 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4500                   u64 *prev_stat, u64 *cur_stat)
4501 {
4502         u32 new_data;
4503
4504         new_data = rd32(hw, reg);
4505
4506         /* device stats are not reset at PFR, they likely will not be zeroed
4507          * when the driver starts. Thus, save the value from the first read
4508          * without adding to the statistic value so that we report stats which
4509          * count up from zero.
4510          */
4511         if (!prev_stat_loaded) {
4512                 *prev_stat = new_data;
4513                 return;
4514         }
4515
4516         /* Calculate the difference between the new and old values, and then
4517          * add it to the software stat value.
4518          */
4519         if (new_data >= *prev_stat)
4520                 *cur_stat += new_data - *prev_stat;
4521         else
4522                 /* to manage the potential roll-over */
4523                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4524
4525         /* Update the previously stored value to prepare for next read */
4526         *prev_stat = new_data;
4527 }
4528
4529 /**
4530  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4531  * @hw: ptr to the hardware info
4532  * @vsi_handle: VSI handle
4533  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4534  * @cur_stats: ptr to current stats structure
4535  *
4536  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4537  * thus cannot be read using the normal ice_stat_update32 function.
4538  *
4539  * Read the GLV_REPC register associated with the given VSI, and update the
4540  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4541  *
4542  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4543  * cleared each time it's read.
4544  *
4545  * Note that the GLV_RDPC register also counts the causes that would trigger
4546  * GLV_REPC. However, it does not give the finer grained detail about why the
4547  * packets are being dropped. The GLV_REPC values can be used to distinguish
4548  * whether Rx packets are dropped due to errors or due to no available
4549  * descriptors.
4550  */
4551 void
4552 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4553                      struct ice_eth_stats *cur_stats)
4554 {
4555         u16 vsi_num, no_desc, error_cnt;
4556         u32 repc;
4557
4558         if (!ice_is_vsi_valid(hw, vsi_handle))
4559                 return;
4560
4561         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4562
4563         /* If we haven't loaded stats yet, just clear the current value */
4564         if (!prev_stat_loaded) {
4565                 wr32(hw, GLV_REPC(vsi_num), 0);
4566                 return;
4567         }
4568
4569         repc = rd32(hw, GLV_REPC(vsi_num));
4570         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4571         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4572
4573         /* Clear the count by writing to the stats register */
4574         wr32(hw, GLV_REPC(vsi_num), 0);
4575
4576         cur_stats->rx_no_desc += no_desc;
4577         cur_stats->rx_errors += error_cnt;
4578 }
4579
4580 /**
4581  * ice_sched_query_elem - query element information from HW
4582  * @hw: pointer to the HW struct
4583  * @node_teid: node TEID to be queried
4584  * @buf: buffer to element information
4585  *
4586  * This function queries HW element information
4587  */
4588 enum ice_status
4589 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4590                      struct ice_aqc_txsched_elem_data *buf)
4591 {
4592         u16 buf_size, num_elem_ret = 0;
4593         enum ice_status status;
4594
4595         buf_size = sizeof(*buf);
4596         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4597         buf->node_teid = CPU_TO_LE32(node_teid);
4598         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4599                                           NULL);
4600         if (status != ICE_SUCCESS || num_elem_ret != 1)
4601                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4602         return status;
4603 }
4604
4605 /**
4606  * ice_get_fw_mode - returns FW mode
4607  * @hw: pointer to the HW struct
4608  */
4609 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4610 {
4611 #define ICE_FW_MODE_DBG_M BIT(0)
4612 #define ICE_FW_MODE_REC_M BIT(1)
4613 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4614         u32 fw_mode;
4615
4616         /* check the current FW mode */
4617         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4618
4619         if (fw_mode & ICE_FW_MODE_DBG_M)
4620                 return ICE_FW_MODE_DBG;
4621         else if (fw_mode & ICE_FW_MODE_REC_M)
4622                 return ICE_FW_MODE_REC;
4623         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4624                 return ICE_FW_MODE_ROLLBACK;
4625         else
4626                 return ICE_FW_MODE_NORMAL;
4627 }
4628
4629 /**
4630  * ice_fw_supports_link_override
4631  * @hw: pointer to the hardware structure
4632  *
4633  * Checks if the firmware supports link override
4634  */
4635 bool ice_fw_supports_link_override(struct ice_hw *hw)
4636 {
4637         /* Currently, only supported for E810 devices */
4638         if (hw->mac_type != ICE_MAC_E810)
4639                 return false;
4640
4641         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4642                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4643                         return true;
4644                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4645                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4646                         return true;
4647         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4648                 return true;
4649         }
4650
4651         return false;
4652 }
4653
4654 /**
4655  * ice_get_link_default_override
4656  * @ldo: pointer to the link default override struct
4657  * @pi: pointer to the port info struct
4658  *
4659  * Gets the link default override for a port
4660  */
4661 enum ice_status
4662 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4663                               struct ice_port_info *pi)
4664 {
4665         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4666         struct ice_hw *hw = pi->hw;
4667         enum ice_status status;
4668
4669         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4670                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4671         if (status) {
4672                 ice_debug(hw, ICE_DBG_INIT, "Failed to read link override TLV.\n");
4673                 return status;
4674         }
4675
4676         /* Each port has its own config; calculate for our port */
4677         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4678                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4679
4680         /* link options first */
4681         status = ice_read_sr_word(hw, tlv_start, &buf);
4682         if (status) {
4683                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4684                 return status;
4685         }
4686         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4687         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4688                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4689
4690         /* link PHY config */
4691         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4692         status = ice_read_sr_word(hw, offset, &buf);
4693         if (status) {
4694                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override phy config.\n");
4695                 return status;
4696         }
4697         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4698
4699         /* PHY types low */
4700         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4701         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4702                 status = ice_read_sr_word(hw, (offset + i), &buf);
4703                 if (status) {
4704                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4705                         return status;
4706                 }
4707                 /* shift 16 bits at a time to fill 64 bits */
4708                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4709         }
4710
4711         /* PHY types high */
4712         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4713                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4714         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4715                 status = ice_read_sr_word(hw, (offset + i), &buf);
4716                 if (status) {
4717                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
4718                         return status;
4719                 }
4720                 /* shift 16 bits at a time to fill 64 bits */
4721                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4722         }
4723
4724         return status;
4725 }
4726
4727 /**
4728  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
4729  * @caps: get PHY capability data
4730  */
4731 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
4732 {
4733         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
4734             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
4735                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
4736                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
4737                 return true;
4738
4739         return false;
4740 }
4741
4742 /**
4743  * ice_aq_set_lldp_mib - Set the LLDP MIB
4744  * @hw: pointer to the HW struct
4745  * @mib_type: Local, Remote or both Local and Remote MIBs
4746  * @buf: pointer to the caller-supplied buffer to store the MIB block
4747  * @buf_size: size of the buffer (in bytes)
4748  * @cd: pointer to command details structure or NULL
4749  *
4750  * Set the LLDP MIB. (0x0A08)
4751  */
4752 enum ice_status
4753 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
4754                     struct ice_sq_cd *cd)
4755 {
4756         struct ice_aqc_lldp_set_local_mib *cmd;
4757         struct ice_aq_desc desc;
4758
4759         cmd = &desc.params.lldp_set_mib;
4760
4761         if (buf_size == 0 || !buf)
4762                 return ICE_ERR_PARAM;
4763
4764         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
4765
4766         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
4767         desc.datalen = CPU_TO_LE16(buf_size);
4768
4769         cmd->type = mib_type;
4770         cmd->length = CPU_TO_LE16(buf_size);
4771
4772         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4773 }
4774
4775 /**
4776  * ice_fw_supports_lldp_fltr - check NVM version supports lldp_fltr_ctrl
4777  * @hw: pointer to HW struct
4778  */
4779 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
4780 {
4781         if (hw->mac_type != ICE_MAC_E810)
4782                 return false;
4783
4784         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
4785                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
4786                         return true;
4787                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
4788                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
4789                         return true;
4790         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
4791                 return true;
4792         }
4793         return false;
4794 }
4795
4796 /**
4797  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
4798  * @hw: pointer to HW struct
4799  * @vsi_num: absolute HW index for VSI
4800  * @add: boolean for if adding or removing a filter
4801  */
4802 enum ice_status
4803 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
4804 {
4805         struct ice_aqc_lldp_filter_ctrl *cmd;
4806         struct ice_aq_desc desc;
4807
4808         cmd = &desc.params.lldp_filter_ctrl;
4809
4810         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
4811
4812         if (add)
4813                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
4814         else
4815                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
4816
4817         cmd->vsi_num = CPU_TO_LE16(vsi_num);
4818
4819         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
4820 }