drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * dump_phy_type - helper function that prints PHY type strings
  16  * @hw: pointer to the HW structure
  17  * @phy: 64 bit PHY type to decipher
  18  * @i: bit index within phy
  19  * @phy_string: string corresponding to bit i in phy
  20  * @prefix: prefix string to differentiate multiple dumps
  21  */
  22 static void
  23 dump_phy_type(struct ice_hw *hw, u64 phy, u8 i, const char *phy_string,
  24               const char *prefix)
  25 {
  26         if (phy & BIT_ULL(i))
  27                 ice_debug(hw, ICE_DBG_PHY, "%s: bit(%d): %s\n", prefix, i,
  28                           phy_string);
  29 }
  30
  31 /**
  32  * ice_dump_phy_type_low - helper function to dump phy_type_low
  33  * @hw: pointer to the HW structure
  34  * @low: 64 bit value for phy_type_low
  35  * @prefix: prefix string to differentiate multiple dumps
  36  */
  37 static void
  38 ice_dump_phy_type_low(struct ice_hw *hw, u64 low, const char *prefix)
  39 {
  40         ice_debug(hw, ICE_DBG_PHY, "%s: phy_type_low: 0x%016llx\n", prefix,
  41                   (unsigned long long)low);
  42
  43         dump_phy_type(hw, low, 0, "100BASE_TX", prefix);
  44         dump_phy_type(hw, low, 1, "100M_SGMII", prefix);
  45         dump_phy_type(hw, low, 2, "1000BASE_T", prefix);
  46         dump_phy_type(hw, low, 3, "1000BASE_SX", prefix);
  47         dump_phy_type(hw, low, 4, "1000BASE_LX", prefix);
  48         dump_phy_type(hw, low, 5, "1000BASE_KX", prefix);
  49         dump_phy_type(hw, low, 6, "1G_SGMII", prefix);
  50         dump_phy_type(hw, low, 7, "2500BASE_T", prefix);
  51         dump_phy_type(hw, low, 8, "2500BASE_X", prefix);
  52         dump_phy_type(hw, low, 9, "2500BASE_KX", prefix);
  53         dump_phy_type(hw, low, 10, "5GBASE_T", prefix);
  54         dump_phy_type(hw, low, 11, "5GBASE_KR", prefix);
  55         dump_phy_type(hw, low, 12, "10GBASE_T", prefix);
  56         dump_phy_type(hw, low, 13, "10G_SFI_DA", prefix);
  57         dump_phy_type(hw, low, 14, "10GBASE_SR", prefix);
  58         dump_phy_type(hw, low, 15, "10GBASE_LR", prefix);
  59         dump_phy_type(hw, low, 16, "10GBASE_KR_CR1", prefix);
  60         dump_phy_type(hw, low, 17, "10G_SFI_AOC_ACC", prefix);
  61         dump_phy_type(hw, low, 18, "10G_SFI_C2C", prefix);
  62         dump_phy_type(hw, low, 19, "25GBASE_T", prefix);
  63         dump_phy_type(hw, low, 20, "25GBASE_CR", prefix);
  64         dump_phy_type(hw, low, 21, "25GBASE_CR_S", prefix);
  65         dump_phy_type(hw, low, 22, "25GBASE_CR1", prefix);
  66         dump_phy_type(hw, low, 23, "25GBASE_SR", prefix);
  67         dump_phy_type(hw, low, 24, "25GBASE_LR", prefix);
  68         dump_phy_type(hw, low, 25, "25GBASE_KR", prefix);
  69         dump_phy_type(hw, low, 26, "25GBASE_KR_S", prefix);
  70         dump_phy_type(hw, low, 27, "25GBASE_KR1", prefix);
  71         dump_phy_type(hw, low, 28, "25G_AUI_AOC_ACC", prefix);
  72         dump_phy_type(hw, low, 29, "25G_AUI_C2C", prefix);
  73         dump_phy_type(hw, low, 30, "40GBASE_CR4", prefix);
  74         dump_phy_type(hw, low, 31, "40GBASE_SR4", prefix);
  75         dump_phy_type(hw, low, 32, "40GBASE_LR4", prefix);
  76         dump_phy_type(hw, low, 33, "40GBASE_KR4", prefix);
  77         dump_phy_type(hw, low, 34, "40G_XLAUI_AOC_ACC", prefix);
  78         dump_phy_type(hw, low, 35, "40G_XLAUI", prefix);
  79         dump_phy_type(hw, low, 36, "50GBASE_CR2", prefix);
  80         dump_phy_type(hw, low, 37, "50GBASE_SR2", prefix);
  81         dump_phy_type(hw, low, 38, "50GBASE_LR2", prefix);
  82         dump_phy_type(hw, low, 39, "50GBASE_KR2", prefix);
  83         dump_phy_type(hw, low, 40, "50G_LAUI2_AOC_ACC", prefix);
  84         dump_phy_type(hw, low, 41, "50G_LAUI2", prefix);
  85         dump_phy_type(hw, low, 42, "50G_AUI2_AOC_ACC", prefix);
  86         dump_phy_type(hw, low, 43, "50G_AUI2", prefix);
  87         dump_phy_type(hw, low, 44, "50GBASE_CP", prefix);
  88         dump_phy_type(hw, low, 45, "50GBASE_SR", prefix);
  89         dump_phy_type(hw, low, 46, "50GBASE_FR", prefix);
  90         dump_phy_type(hw, low, 47, "50GBASE_LR", prefix);
  91         dump_phy_type(hw, low, 48, "50GBASE_KR_PAM4", prefix);
  92         dump_phy_type(hw, low, 49, "50G_AUI1_AOC_ACC", prefix);
  93         dump_phy_type(hw, low, 50, "50G_AUI1", prefix);
  94         dump_phy_type(hw, low, 51, "100GBASE_CR4", prefix);
  95         dump_phy_type(hw, low, 52, "100GBASE_SR4", prefix);
  96         dump_phy_type(hw, low, 53, "100GBASE_LR4", prefix);
  97         dump_phy_type(hw, low, 54, "100GBASE_KR4", prefix);
  98         dump_phy_type(hw, low, 55, "100G_CAUI4_AOC_ACC", prefix);
  99         dump_phy_type(hw, low, 56, "100G_CAUI4", prefix);
 100         dump_phy_type(hw, low, 57, "100G_AUI4_AOC_ACC", prefix);
 101         dump_phy_type(hw, low, 58, "100G_AUI4", prefix);
 102         dump_phy_type(hw, low, 59, "100GBASE_CR_PAM4", prefix);
 103         dump_phy_type(hw, low, 60, "100GBASE_KR_PAM4", prefix);
 104         dump_phy_type(hw, low, 61, "100GBASE_CP2", prefix);
 105         dump_phy_type(hw, low, 62, "100GBASE_SR2", prefix);
 106         dump_phy_type(hw, low, 63, "100GBASE_DR", prefix);
 107 }
 108
 109 /**
 110  * ice_dump_phy_type_high - helper function to dump phy_type_high
 111  * @hw: pointer to the HW structure
 112  * @high: 64 bit value for phy_type_high
 113  * @prefix: prefix string to differentiate multiple dumps
 114  */
 115 static void
 116 ice_dump_phy_type_high(struct ice_hw *hw, u64 high, const char *prefix)
 117 {
 118         ice_debug(hw, ICE_DBG_PHY, "%s: phy_type_high: 0x%016llx\n", prefix,
 119                   (unsigned long long)high);
 120
 121         dump_phy_type(hw, high, 0, "100GBASE_KR2_PAM4", prefix);
 122         dump_phy_type(hw, high, 1, "100G_CAUI2_AOC_ACC", prefix);
 123         dump_phy_type(hw, high, 2, "100G_CAUI2", prefix);
 124         dump_phy_type(hw, high, 3, "100G_AUI2_AOC_ACC", prefix);
 125         dump_phy_type(hw, high, 4, "100G_AUI2", prefix);
 126 }
 127
 128 /**
 129  * ice_set_mac_type - Sets MAC type
 130  * @hw: pointer to the HW structure
 131  *
 132  * This function sets the MAC type of the adapter based on the
 133  * vendor ID and device ID stored in the HW structure.
 134  */
 135 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
 136 {
 137         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 138
 139         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
 140                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
 141
 142         switch (hw->device_id) {
 143         case ICE_DEV_ID_E810C_BACKPLANE:
 144         case ICE_DEV_ID_E810C_QSFP:
 145         case ICE_DEV_ID_E810C_SFP:
 146         case ICE_DEV_ID_E810_XXV_BACKPLANE:
 147         case ICE_DEV_ID_E810_XXV_QSFP:
 148         case ICE_DEV_ID_E810_XXV_SFP:
 149                 hw->mac_type = ICE_MAC_E810;
 150                 break;
 151         case ICE_DEV_ID_E822C_10G_BASE_T:
 152         case ICE_DEV_ID_E822C_BACKPLANE:
 153         case ICE_DEV_ID_E822C_QSFP:
 154         case ICE_DEV_ID_E822C_SFP:
 155         case ICE_DEV_ID_E822C_SGMII:
 156         case ICE_DEV_ID_E822L_10G_BASE_T:
 157         case ICE_DEV_ID_E822L_BACKPLANE:
 158         case ICE_DEV_ID_E822L_SFP:
 159         case ICE_DEV_ID_E822L_SGMII:
 160         case ICE_DEV_ID_E823L_10G_BASE_T:
 161         case ICE_DEV_ID_E823L_1GBE:
 162         case ICE_DEV_ID_E823L_BACKPLANE:
 163         case ICE_DEV_ID_E823L_QSFP:
 164         case ICE_DEV_ID_E823L_SFP:
 165         case ICE_DEV_ID_E823C_10G_BASE_T:
 166         case ICE_DEV_ID_E823C_BACKPLANE:
 167         case ICE_DEV_ID_E823C_QSFP:
 168         case ICE_DEV_ID_E823C_SFP:
 169         case ICE_DEV_ID_E823C_SGMII:
 170                 hw->mac_type = ICE_MAC_GENERIC;
 171                 break;
 172         default:
 173                 hw->mac_type = ICE_MAC_UNKNOWN;
 174                 break;
 175         }
 176
 177         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
 178         return ICE_SUCCESS;
 179 }
 180
 181 /**
 182  * ice_is_generic_mac
 183  * @hw: pointer to the hardware structure
 184  *
 185  * returns true if mac_type is ICE_MAC_GENERIC, false if not
 186  */
 187 bool ice_is_generic_mac(struct ice_hw *hw)
 188 {
 189         return hw->mac_type == ICE_MAC_GENERIC;
 190 }
 191
 192 /**
 193  * ice_is_e810
 194  * @hw: pointer to the hardware structure
 195  *
 196  * returns true if the device is E810 based, false if not.
 197  */
 198 bool ice_is_e810(struct ice_hw *hw)
 199 {
 200         return hw->mac_type == ICE_MAC_E810;
 201 }
 202
 203 /**
 204  * ice_is_e810t
 205  * @hw: pointer to the hardware structure
 206  *
 207  * returns true if the device is E810T based, false if not.
 208  */
 209 bool ice_is_e810t(struct ice_hw *hw)
 210 {
 211         return (hw->device_id == ICE_DEV_ID_E810C_SFP &&
 212                 hw->subsystem_device_id == ICE_SUBDEV_ID_E810T);
 213 }
 214
 215 /**
 216  * ice_clear_pf_cfg - Clear PF configuration
 217  * @hw: pointer to the hardware structure
 218  *
 219  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
 220  * configuration, flow director filters, etc.).
 221  */
 222 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
 223 {
 224         struct ice_aq_desc desc;
 225
 226         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
 227
 228         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
 229 }
 230
 231 /**
 232  * ice_aq_manage_mac_read - manage MAC address read command
 233  * @hw: pointer to the HW struct
 234  * @buf: a virtual buffer to hold the manage MAC read response
 235  * @buf_size: Size of the virtual buffer
 236  * @cd: pointer to command details structure or NULL
 237  *
 238  * This function is used to return per PF station MAC address (0x0107).
 239  * NOTE: Upon successful completion of this command, MAC address information
 240  * is returned in user specified buffer. Please interpret user specified
 241  * buffer as "manage_mac_read" response.
 242  * Response such as various MAC addresses are stored in HW struct (port.mac)
 243  * ice_discover_dev_caps is expected to be called before this function is
 244  * called.
 245  */
 246 static enum ice_status
 247 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
 248                        struct ice_sq_cd *cd)
 249 {
 250         struct ice_aqc_manage_mac_read_resp *resp;
 251         struct ice_aqc_manage_mac_read *cmd;
 252         struct ice_aq_desc desc;
 253         enum ice_status status;
 254         u16 flags;
 255         u8 i;
 256
 257         cmd = &desc.params.mac_read;
 258
 259         if (buf_size < sizeof(*resp))
 260                 return ICE_ERR_BUF_TOO_SHORT;
 261
 262         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 263
 264         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 265         if (status)
 266                 return status;
 267
 268         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 269         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 270
 271         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 272                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 273                 return ICE_ERR_CFG;
 274         }
 275
 276         /* A single port can report up to two (LAN and WoL) addresses */
 277         for (i = 0; i < cmd->num_addr; i++)
 278                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 279                         ice_memcpy(hw->port_info->mac.lan_addr,
 280                                    resp[i].mac_addr, ETH_ALEN,
 281                                    ICE_DMA_TO_NONDMA);
 282                         ice_memcpy(hw->port_info->mac.perm_addr,
 283                                    resp[i].mac_addr,
 284                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 285                         break;
 286                 }
 287         return ICE_SUCCESS;
 288 }
 289
 290 /**
 291  * ice_aq_get_phy_caps - returns PHY capabilities
 292  * @pi: port information structure
 293  * @qual_mods: report qualified modules
 294  * @report_mode: report mode capabilities
 295  * @pcaps: structure for PHY capabilities to be filled
 296  * @cd: pointer to command details structure or NULL
 297  *
 298  * Returns the various PHY capabilities supported on the Port (0x0600)
 299  */
 300 enum ice_status
 301 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 302                     struct ice_aqc_get_phy_caps_data *pcaps,
 303                     struct ice_sq_cd *cd)
 304 {
 305         struct ice_aqc_get_phy_caps *cmd;
 306         u16 pcaps_size = sizeof(*pcaps);
 307         struct ice_aq_desc desc;
 308         enum ice_status status;
 309         const char *prefix;
 310         struct ice_hw *hw;
 311
 312         cmd = &desc.params.get_phy;
 313
 314         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 315                 return ICE_ERR_PARAM;
 316         hw = pi->hw;
 317
 318         if (report_mode == ICE_AQC_REPORT_DFLT_CFG &&
 319             !ice_fw_supports_report_dflt_cfg(hw))
 320                 return ICE_ERR_PARAM;
 321
 322         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 323
 324         if (qual_mods)
 325                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 326
 327         cmd->param0 |= CPU_TO_LE16(report_mode);
 328         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 329
 330         ice_debug(hw, ICE_DBG_LINK, "get phy caps dump\n");
 331
 332         if (report_mode == ICE_AQC_REPORT_TOPO_CAP_MEDIA)
 333                 prefix = "phy_caps_media";
 334         else if (report_mode == ICE_AQC_REPORT_TOPO_CAP_NO_MEDIA)
 335                 prefix = "phy_caps_no_media";
 336         else if (report_mode == ICE_AQC_REPORT_ACTIVE_CFG)
 337                 prefix = "phy_caps_active";
 338         else if (report_mode == ICE_AQC_REPORT_DFLT_CFG)
 339                 prefix = "phy_caps_default";
 340         else
 341                 prefix = "phy_caps_invalid";
 342
 343         ice_dump_phy_type_low(hw, LE64_TO_CPU(pcaps->phy_type_low), prefix);
 344         ice_dump_phy_type_high(hw, LE64_TO_CPU(pcaps->phy_type_high), prefix);
 345
 346         ice_debug(hw, ICE_DBG_LINK, "%s: report_mode = 0x%x\n",
 347                   prefix, report_mode);
 348         ice_debug(hw, ICE_DBG_LINK, "%s: caps = 0x%x\n", prefix, pcaps->caps);
 349         ice_debug(hw, ICE_DBG_LINK, "%s: low_power_ctrl_an = 0x%x\n", prefix,
 350                   pcaps->low_power_ctrl_an);
 351         ice_debug(hw, ICE_DBG_LINK, "%s: eee_cap = 0x%x\n", prefix,
 352                   pcaps->eee_cap);
 353         ice_debug(hw, ICE_DBG_LINK, "%s: eeer_value = 0x%x\n", prefix,
 354                   pcaps->eeer_value);
 355         ice_debug(hw, ICE_DBG_LINK, "%s: link_fec_options = 0x%x\n", prefix,
 356                   pcaps->link_fec_options);
 357         ice_debug(hw, ICE_DBG_LINK, "%s: module_compliance_enforcement = 0x%x\n",
 358                   prefix, pcaps->module_compliance_enforcement);
 359         ice_debug(hw, ICE_DBG_LINK, "%s: extended_compliance_code = 0x%x\n",
 360                   prefix, pcaps->extended_compliance_code);
 361         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[0] = 0x%x\n", prefix,
 362                   pcaps->module_type[0]);
 363         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[1] = 0x%x\n", prefix,
 364                   pcaps->module_type[1]);
 365         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[2] = 0x%x\n", prefix,
 366                   pcaps->module_type[2]);
 367
 368         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP_MEDIA) {
 369                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 370                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 371                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 372                            sizeof(pi->phy.link_info.module_type),
 373                            ICE_NONDMA_TO_NONDMA);
 374         }
 375
 376         return status;
 377 }
 378
 379 /**
 380  * ice_aq_get_link_topo_handle - get link topology node return status
 381  * @pi: port information structure
 382  * @node_type: requested node type
 383  * @cd: pointer to command details structure or NULL
 384  *
 385  * Get link topology node return status for specified node type (0x06E0)
 386  *
 387  * Node type cage can be used to determine if cage is present. If AQC
 388  * returns error (ENOENT), then no cage present. If no cage present, then
 389  * connection type is backplane or BASE-T.
 390  */
 391 static enum ice_status
 392 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 393                             struct ice_sq_cd *cd)
 394 {
 395         struct ice_aqc_get_link_topo *cmd;
 396         struct ice_aq_desc desc;
 397
 398         cmd = &desc.params.get_link_topo;
 399
 400         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 401
 402         cmd->addr.topo_params.node_type_ctx =
 403                 (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 404                  ICE_AQC_LINK_TOPO_NODE_CTX_S);
 405
 406         /* set node type */
 407         cmd->addr.topo_params.node_type_ctx |=
 408                 (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 409
 410         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 411 }
 412
 413 /**
 414  * ice_is_media_cage_present
 415  * @pi: port information structure
 416  *
 417  * Returns true if media cage is present, else false. If no cage, then
 418  * media type is backplane or BASE-T.
 419  */
 420 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 421 {
 422         /* Node type cage can be used to determine if cage is present. If AQC
 423          * returns error (ENOENT), then no cage present. If no cage present then
 424          * connection type is backplane or BASE-T.
 425          */
 426         return !ice_aq_get_link_topo_handle(pi,
 427                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 428                                             NULL);
 429 }
 430
 431 /**
 432  * ice_get_media_type - Gets media type
 433  * @pi: port information structure
 434  */
 435 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 436 {
 437         struct ice_link_status *hw_link_info;
 438
 439         if (!pi)
 440                 return ICE_MEDIA_UNKNOWN;
 441
 442         hw_link_info = &pi->phy.link_info;
 443         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 444                 /* If more than one media type is selected, report unknown */
 445                 return ICE_MEDIA_UNKNOWN;
 446
 447         if (hw_link_info->phy_type_low) {
 448                 /* 1G SGMII is a special case where some DA cable PHYs
 449                  * may show this as an option when it really shouldn't
 450                  * be since SGMII is meant to be between a MAC and a PHY
 451                  * in a backplane. Try to detect this case and handle it
 452                  */
 453                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 454                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 455                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 456                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 457                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 458                         return ICE_MEDIA_DA;
 459
 460                 switch (hw_link_info->phy_type_low) {
 461                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 462                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 463                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 464                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 465                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 466                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 467                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 468                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 469                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 470                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 471                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 472                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 473                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 474                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 475                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 476                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 477                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 478                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 479                         return ICE_MEDIA_FIBER;
 480                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 481                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 482                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 483                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 484                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 485                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 486                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 487                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 488                         return ICE_MEDIA_FIBER;
 489                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 490                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 491                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 492                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 493                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 494                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 495                         return ICE_MEDIA_BASET;
 496                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 497                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 498                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 499                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 500                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 501                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 502                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 503                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 504                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 505                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 506                         return ICE_MEDIA_DA;
 507                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 508                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 509                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 510                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 511                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 512                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 513                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 514                         if (ice_is_media_cage_present(pi))
 515                                 return ICE_MEDIA_AUI;
 516                         /* fall-through */
 517                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 518                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 519                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 520                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 521                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 522                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 523                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 524                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 525                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 526                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 527                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 528                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 529                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 530                         return ICE_MEDIA_BACKPLANE;
 531                 }
 532         } else {
 533                 switch (hw_link_info->phy_type_high) {
 534                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 535                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 536                         if (ice_is_media_cage_present(pi))
 537                                 return ICE_MEDIA_AUI;
 538                         /* fall-through */
 539                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 540                         return ICE_MEDIA_BACKPLANE;
 541                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 542                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 543                         return ICE_MEDIA_FIBER;
 544                 }
 545         }
 546         return ICE_MEDIA_UNKNOWN;
 547 }
 548
 549 /**
 550  * ice_aq_get_link_info
 551  * @pi: port information structure
 552  * @ena_lse: enable/disable LinkStatusEvent reporting
 553  * @link: pointer to link status structure - optional
 554  * @cd: pointer to command details structure or NULL
 555  *
 556  * Get Link Status (0x607). Returns the link status of the adapter.
 557  */
 558 enum ice_status
 559 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 560                      struct ice_link_status *link, struct ice_sq_cd *cd)
 561 {
 562         struct ice_aqc_get_link_status_data link_data = { 0 };
 563         struct ice_aqc_get_link_status *resp;
 564         struct ice_link_status *li_old, *li;
 565         enum ice_media_type *hw_media_type;
 566         struct ice_fc_info *hw_fc_info;
 567         bool tx_pause, rx_pause;
 568         struct ice_aq_desc desc;
 569         enum ice_status status;
 570         struct ice_hw *hw;
 571         u16 cmd_flags;
 572
 573         if (!pi)
 574                 return ICE_ERR_PARAM;
 575         hw = pi->hw;
 576         li_old = &pi->phy.link_info_old;
 577         hw_media_type = &pi->phy.media_type;
 578         li = &pi->phy.link_info;
 579         hw_fc_info = &pi->fc;
 580
 581         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 582         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 583         resp = &desc.params.get_link_status;
 584         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 585         resp->lport_num = pi->lport;
 586
 587         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 588
 589         if (status != ICE_SUCCESS)
 590                 return status;
 591
 592         /* save off old link status information */
 593         *li_old = *li;
 594
 595         /* update current link status information */
 596         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 597         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 598         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 599         *hw_media_type = ice_get_media_type(pi);
 600         li->link_info = link_data.link_info;
 601         li->link_cfg_err = link_data.link_cfg_err;
 602         li->an_info = link_data.an_info;
 603         li->ext_info = link_data.ext_info;
 604         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 605         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 606         li->topo_media_conflict = link_data.topo_media_conflict;
 607         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 608                                       ICE_AQ_CFG_PACING_TYPE_M);
 609
 610         /* update fc info */
 611         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 612         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 613         if (tx_pause && rx_pause)
 614                 hw_fc_info->current_mode = ICE_FC_FULL;
 615         else if (tx_pause)
 616                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 617         else if (rx_pause)
 618                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 619         else
 620                 hw_fc_info->current_mode = ICE_FC_NONE;
 621
 622         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 623
 624         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 625         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 626         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 627                   (unsigned long long)li->phy_type_low);
 628         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 629                   (unsigned long long)li->phy_type_high);
 630         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 631         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 632         ice_debug(hw, ICE_DBG_LINK, "   link_cfg_err = 0x%x\n", li->link_cfg_err);
 633         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 634         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 635         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 636         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 637         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 638                   li->max_frame_size);
 639         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 640
 641         /* save link status information */
 642         if (link)
 643                 *link = *li;
 644
 645         /* flag cleared so calling functions don't call AQ again */
 646         pi->phy.get_link_info = false;
 647
 648         return ICE_SUCCESS;
 649 }
 650
 651 /**
 652  * ice_fill_tx_timer_and_fc_thresh
 653  * @hw: pointer to the HW struct
 654  * @cmd: pointer to MAC cfg structure
 655  *
 656  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 657  * descriptor
 658  */
 659 static void
 660 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 661                                 struct ice_aqc_set_mac_cfg *cmd)
 662 {
 663         u16 fc_thres_val, tx_timer_val;
 664         u32 val;
 665
 666         /* We read back the transmit timer and fc threshold value of
 667          * LFC. Thus, we will use index =
 668          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 669          *
 670          * Also, because we are opearating on transmit timer and fc
 671          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 672          */
 673 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 674
 675         /* Retrieve the transmit timer */
 676         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 677         tx_timer_val = val &
 678                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 679         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 680
 681         /* Retrieve the fc threshold */
 682         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 683         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 684
 685         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 686 }
 687
 688 /**
 689  * ice_aq_set_mac_cfg
 690  * @hw: pointer to the HW struct
 691  * @max_frame_size: Maximum Frame Size to be supported
 692  * @cd: pointer to command details structure or NULL
 693  *
 694  * Set MAC configuration (0x0603)
 695  */
 696 enum ice_status
 697 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 698 {
 699         struct ice_aqc_set_mac_cfg *cmd;
 700         struct ice_aq_desc desc;
 701
 702         cmd = &desc.params.set_mac_cfg;
 703
 704         if (max_frame_size == 0)
 705                 return ICE_ERR_PARAM;
 706
 707         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 708
 709         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 710
 711         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 712
 713         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 714 }
 715
 716 /**
 717  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 718  * @hw: pointer to the HW struct
 719  */
 720 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 721 {
 722         struct ice_switch_info *sw;
 723         enum ice_status status;
 724
 725         hw->switch_info = (struct ice_switch_info *)
 726                           ice_malloc(hw, sizeof(*hw->switch_info));
 727
 728         sw = hw->switch_info;
 729
 730         if (!sw)
 731                 return ICE_ERR_NO_MEMORY;
 732
 733         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 734         sw->prof_res_bm_init = 0;
 735
 736         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 737         if (status) {
 738                 ice_free(hw, hw->switch_info);
 739                 return status;
 740         }
 741         return ICE_SUCCESS;
 742 }
 743
 744 /**
 745  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 746  * @hw: pointer to the HW struct
 747  * @sw: pointer to switch info struct for which function clears filters
 748  */
 749 static void
 750 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 751 {
 752         struct ice_vsi_list_map_info *v_pos_map;
 753         struct ice_vsi_list_map_info *v_tmp_map;
 754         struct ice_sw_recipe *recps;
 755         u8 i;
 756
 757         if (!sw)
 758                 return;
 759
 760         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 761                                  ice_vsi_list_map_info, list_entry) {
 762                 LIST_DEL(&v_pos_map->list_entry);
 763                 ice_free(hw, v_pos_map);
 764         }
 765         recps = sw->recp_list;
 766         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 767                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 768
 769                 recps[i].root_rid = i;
 770                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 771                                          &recps[i].rg_list, ice_recp_grp_entry,
 772                                          l_entry) {
 773                         LIST_DEL(&rg_entry->l_entry);
 774                         ice_free(hw, rg_entry);
 775                 }
 776
 777                 if (recps[i].adv_rule) {
 778                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 779                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 780
 781                         ice_destroy_lock(&recps[i].filt_rule_lock);
 782                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 783                                                  &recps[i].filt_rules,
 784                                                  ice_adv_fltr_mgmt_list_entry,
 785                                                  list_entry) {
 786                                 LIST_DEL(&lst_itr->list_entry);
 787                                 ice_free(hw, lst_itr->lkups);
 788                                 ice_free(hw, lst_itr);
 789                         }
 790                 } else {
 791                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 792
 793                         ice_destroy_lock(&recps[i].filt_rule_lock);
 794                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 795                                                  &recps[i].filt_rules,
 796                                                  ice_fltr_mgmt_list_entry,
 797                                                  list_entry) {
 798                                 LIST_DEL(&lst_itr->list_entry);
 799                                 ice_free(hw, lst_itr);
 800                         }
 801                 }
 802                 if (recps[i].root_buf)
 803                         ice_free(hw, recps[i].root_buf);
 804         }
 805         ice_rm_sw_replay_rule_info(hw, sw);
 806         ice_free(hw, sw->recp_list);
 807         ice_free(hw, sw);
 808 }
 809
 810 /**
 811  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 812  * @hw: pointer to the HW struct
 813  */
 814 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 815 {
 816         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 817 }
 818
 819 /**
 820  * ice_get_itr_intrl_gran
 821  * @hw: pointer to the HW struct
 822  *
 823  * Determines the ITR/INTRL granularities based on the maximum aggregate
 824  * bandwidth according to the device's configuration during power-on.
 825  */
 826 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 827 {
 828         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 829                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 830                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 831
 832         switch (max_agg_bw) {
 833         case ICE_MAX_AGG_BW_200G:
 834         case ICE_MAX_AGG_BW_100G:
 835         case ICE_MAX_AGG_BW_50G:
 836                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 837                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 838                 break;
 839         case ICE_MAX_AGG_BW_25G:
 840                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 841                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 842                 break;
 843         }
 844 }
 845
 846 /**
 847  * ice_print_rollback_msg - print FW rollback message
 848  * @hw: pointer to the hardware structure
 849  */
 850 void ice_print_rollback_msg(struct ice_hw *hw)
 851 {
 852         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 853         struct ice_orom_info *orom;
 854         struct ice_nvm_info *nvm;
 855
 856         orom = &hw->flash.orom;
 857         nvm = &hw->flash.nvm;
 858
 859         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 860                  nvm->major, nvm->minor, nvm->eetrack, orom->major,
 861                  orom->build, orom->patch);
 862         ice_warn(hw,
 863                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 864                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 865 }
 866
 867 /**
 868  * ice_init_hw - main hardware initialization routine
 869  * @hw: pointer to the hardware structure
 870  */
 871 enum ice_status ice_init_hw(struct ice_hw *hw)
 872 {
 873         struct ice_aqc_get_phy_caps_data *pcaps;
 874         enum ice_status status;
 875         u16 mac_buf_len;
 876         void *mac_buf;
 877
 878         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 879
 880         /* Set MAC type based on DeviceID */
 881         status = ice_set_mac_type(hw);
 882         if (status)
 883                 return status;
 884
 885         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 886                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 887                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 888
 889         status = ice_reset(hw, ICE_RESET_PFR);
 890         if (status)
 891                 return status;
 892
 893         ice_get_itr_intrl_gran(hw);
 894
 895         status = ice_create_all_ctrlq(hw);
 896         if (status)
 897                 goto err_unroll_cqinit;
 898
 899         status = ice_init_nvm(hw);
 900         if (status)
 901                 goto err_unroll_cqinit;
 902
 903         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 904                 ice_print_rollback_msg(hw);
 905
 906         status = ice_clear_pf_cfg(hw);
 907         if (status)
 908                 goto err_unroll_cqinit;
 909
 910         /* Set bit to enable Flow Director filters */
 911         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 912         INIT_LIST_HEAD(&hw->fdir_list_head);
 913
 914         ice_clear_pxe_mode(hw);
 915
 916         status = ice_get_caps(hw);
 917         if (status)
 918                 goto err_unroll_cqinit;
 919
 920         hw->port_info = (struct ice_port_info *)
 921                         ice_malloc(hw, sizeof(*hw->port_info));
 922         if (!hw->port_info) {
 923                 status = ICE_ERR_NO_MEMORY;
 924                 goto err_unroll_cqinit;
 925         }
 926
 927         /* set the back pointer to HW */
 928         hw->port_info->hw = hw;
 929
 930         /* Initialize port_info struct with switch configuration data */
 931         status = ice_get_initial_sw_cfg(hw);
 932         if (status)
 933                 goto err_unroll_alloc;
 934
 935         hw->evb_veb = true;
 936         /* Query the allocated resources for Tx scheduler */
 937         status = ice_sched_query_res_alloc(hw);
 938         if (status) {
 939                 ice_debug(hw, ICE_DBG_SCHED, "Failed to get scheduler allocated resources\n");
 940                 goto err_unroll_alloc;
 941         }
 942         ice_sched_get_psm_clk_freq(hw);
 943
 944         /* Initialize port_info struct with scheduler data */
 945         status = ice_sched_init_port(hw->port_info);
 946         if (status)
 947                 goto err_unroll_sched;
 948         pcaps = (struct ice_aqc_get_phy_caps_data *)
 949                 ice_malloc(hw, sizeof(*pcaps));
 950         if (!pcaps) {
 951                 status = ICE_ERR_NO_MEMORY;
 952                 goto err_unroll_sched;
 953         }
 954
 955         /* Initialize port_info struct with PHY capabilities */
 956         status = ice_aq_get_phy_caps(hw->port_info, false,
 957                                      ICE_AQC_REPORT_TOPO_CAP_MEDIA, pcaps, NULL);
 958         ice_free(hw, pcaps);
 959         if (status)
 960                 ice_warn(hw, "Get PHY capabilities failed status = %d, continuing anyway\n",
 961                          status);
 962
 963         /* Initialize port_info struct with link information */
 964         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 965         if (status)
 966                 goto err_unroll_sched;
 967         /* need a valid SW entry point to build a Tx tree */
 968         if (!hw->sw_entry_point_layer) {
 969                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 970                 status = ICE_ERR_CFG;
 971                 goto err_unroll_sched;
 972         }
 973         INIT_LIST_HEAD(&hw->agg_list);
 974         /* Initialize max burst size */
 975         if (!hw->max_burst_size)
 976                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 977         status = ice_init_fltr_mgmt_struct(hw);
 978         if (status)
 979                 goto err_unroll_sched;
 980
 981         /* Get MAC information */
 982         /* A single port can report up to two (LAN and WoL) addresses */
 983         mac_buf = ice_calloc(hw, 2,
 984                              sizeof(struct ice_aqc_manage_mac_read_resp));
 985         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 986
 987         if (!mac_buf) {
 988                 status = ICE_ERR_NO_MEMORY;
 989                 goto err_unroll_fltr_mgmt_struct;
 990         }
 991
 992         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 993         ice_free(hw, mac_buf);
 994
 995         if (status)
 996                 goto err_unroll_fltr_mgmt_struct;
 997         /* Obtain counter base index which would be used by flow director */
 998         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 999         if (status)
1000                 goto err_unroll_fltr_mgmt_struct;
1001         status = ice_init_hw_tbls(hw);
1002         if (status)
1003                 goto err_unroll_fltr_mgmt_struct;
1004         ice_init_lock(&hw->tnl_lock);
1005
1006         return ICE_SUCCESS;
1007
1008 err_unroll_fltr_mgmt_struct:
1009         ice_cleanup_fltr_mgmt_struct(hw);
1010 err_unroll_sched:
1011         ice_sched_cleanup_all(hw);
1012 err_unroll_alloc:
1013         ice_free(hw, hw->port_info);
1014         hw->port_info = NULL;
1015 err_unroll_cqinit:
1016         ice_destroy_all_ctrlq(hw);
1017         return status;
1018 }
1019
1020 /**
1021  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
1022  * @hw: pointer to the hardware structure
1023  *
1024  * This should be called only during nominal operation, not as a result of
1025  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
1026  * applicable initializations if it fails for any reason.
1027  */
1028 void ice_deinit_hw(struct ice_hw *hw)
1029 {
1030         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
1031         ice_cleanup_fltr_mgmt_struct(hw);
1032
1033         ice_sched_cleanup_all(hw);
1034         ice_sched_clear_agg(hw);
1035         ice_free_seg(hw);
1036         ice_free_hw_tbls(hw);
1037         ice_destroy_lock(&hw->tnl_lock);
1038
1039         if (hw->port_info) {
1040                 ice_free(hw, hw->port_info);
1041                 hw->port_info = NULL;
1042         }
1043
1044         ice_destroy_all_ctrlq(hw);
1045
1046         /* Clear VSI contexts if not already cleared */
1047         ice_clear_all_vsi_ctx(hw);
1048 }
1049
1050 /**
1051  * ice_check_reset - Check to see if a global reset is complete
1052  * @hw: pointer to the hardware structure
1053  */
1054 enum ice_status ice_check_reset(struct ice_hw *hw)
1055 {
1056         u32 cnt, reg = 0, grst_timeout, uld_mask;
1057
1058         /* Poll for Device Active state in case a recent CORER, GLOBR,
1059          * or EMPR has occurred. The grst delay value is in 100ms units.
1060          * Add 1sec for outstanding AQ commands that can take a long time.
1061          */
1062         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
1063                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
1064
1065         for (cnt = 0; cnt < grst_timeout; cnt++) {
1066                 ice_msec_delay(100, true);
1067                 reg = rd32(hw, GLGEN_RSTAT);
1068                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
1069                         break;
1070         }
1071
1072         if (cnt == grst_timeout) {
1073                 ice_debug(hw, ICE_DBG_INIT, "Global reset polling failed to complete.\n");
1074                 return ICE_ERR_RESET_FAILED;
1075         }
1076
1077 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
1078                                  GLNVM_ULD_PCIER_DONE_1_M |\
1079                                  GLNVM_ULD_CORER_DONE_M |\
1080                                  GLNVM_ULD_GLOBR_DONE_M |\
1081                                  GLNVM_ULD_POR_DONE_M |\
1082                                  GLNVM_ULD_POR_DONE_1_M |\
1083                                  GLNVM_ULD_PCIER_DONE_2_M)
1084
1085         uld_mask = ICE_RESET_DONE_MASK;
1086
1087         /* Device is Active; check Global Reset processes are done */
1088         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1089                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
1090                 if (reg == uld_mask) {
1091                         ice_debug(hw, ICE_DBG_INIT, "Global reset processes done. %d\n", cnt);
1092                         break;
1093                 }
1094                 ice_msec_delay(10, true);
1095         }
1096
1097         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1098                 ice_debug(hw, ICE_DBG_INIT, "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
1099                           reg);
1100                 return ICE_ERR_RESET_FAILED;
1101         }
1102
1103         return ICE_SUCCESS;
1104 }
1105
1106 /**
1107  * ice_pf_reset - Reset the PF
1108  * @hw: pointer to the hardware structure
1109  *
1110  * If a global reset has been triggered, this function checks
1111  * for its completion and then issues the PF reset
1112  */
1113 static enum ice_status ice_pf_reset(struct ice_hw *hw)
1114 {
1115         u32 cnt, reg;
1116
1117         /* If at function entry a global reset was already in progress, i.e.
1118          * state is not 'device active' or any of the reset done bits are not
1119          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
1120          * global reset is done.
1121          */
1122         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
1123             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
1124                 /* poll on global reset currently in progress until done */
1125                 if (ice_check_reset(hw))
1126                         return ICE_ERR_RESET_FAILED;
1127
1128                 return ICE_SUCCESS;
1129         }
1130
1131         /* Reset the PF */
1132         reg = rd32(hw, PFGEN_CTRL);
1133
1134         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
1135
1136         /* Wait for the PFR to complete. The wait time is the global config lock
1137          * timeout plus the PFR timeout which will account for a possible reset
1138          * that is occurring during a download package operation.
1139          */
1140         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
1141              ICE_PF_RESET_WAIT_COUNT; cnt++) {
1142                 reg = rd32(hw, PFGEN_CTRL);
1143                 if (!(reg & PFGEN_CTRL_PFSWR_M))
1144                         break;
1145
1146                 ice_msec_delay(1, true);
1147         }
1148
1149         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1150                 ice_debug(hw, ICE_DBG_INIT, "PF reset polling failed to complete.\n");
1151                 return ICE_ERR_RESET_FAILED;
1152         }
1153
1154         return ICE_SUCCESS;
1155 }
1156
1157 /**
1158  * ice_reset - Perform different types of reset
1159  * @hw: pointer to the hardware structure
1160  * @req: reset request
1161  *
1162  * This function triggers a reset as specified by the req parameter.
1163  *
1164  * Note:
1165  * If anything other than a PF reset is triggered, PXE mode is restored.
1166  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1167  * interface has been restored in the rebuild flow.
1168  */
1169 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1170 {
1171         u32 val = 0;
1172
1173         switch (req) {
1174         case ICE_RESET_PFR:
1175                 return ice_pf_reset(hw);
1176         case ICE_RESET_CORER:
1177                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1178                 val = GLGEN_RTRIG_CORER_M;
1179                 break;
1180         case ICE_RESET_GLOBR:
1181                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1182                 val = GLGEN_RTRIG_GLOBR_M;
1183                 break;
1184         default:
1185                 return ICE_ERR_PARAM;
1186         }
1187
1188         val |= rd32(hw, GLGEN_RTRIG);
1189         wr32(hw, GLGEN_RTRIG, val);
1190         ice_flush(hw);
1191
1192         /* wait for the FW to be ready */
1193         return ice_check_reset(hw);
1194 }
1195
1196 /**
1197  * ice_copy_rxq_ctx_to_hw
1198  * @hw: pointer to the hardware structure
1199  * @ice_rxq_ctx: pointer to the rxq context
1200  * @rxq_index: the index of the Rx queue
1201  *
1202  * Copies rxq context from dense structure to HW register space
1203  */
1204 static enum ice_status
1205 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1206 {
1207         u8 i;
1208
1209         if (!ice_rxq_ctx)
1210                 return ICE_ERR_BAD_PTR;
1211
1212         if (rxq_index > QRX_CTRL_MAX_INDEX)
1213                 return ICE_ERR_PARAM;
1214
1215         /* Copy each dword separately to HW */
1216         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1217                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1218                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1219
1220                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1221                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1222         }
1223
1224         return ICE_SUCCESS;
1225 }
1226
1227 /* LAN Rx Queue Context */
1228 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1229         /* Field                Width   LSB */
1230         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1231         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1232         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1233         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1234         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1235         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1236         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1237         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1238         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1239         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1240         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1241         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1242         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1243         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1244         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1245         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1246         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1247         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1248         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1249         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1250         { 0 }
1251 };
1252
1253 /**
1254  * ice_write_rxq_ctx
1255  * @hw: pointer to the hardware structure
1256  * @rlan_ctx: pointer to the rxq context
1257  * @rxq_index: the index of the Rx queue
1258  *
1259  * Converts rxq context from sparse to dense structure and then writes
1260  * it to HW register space and enables the hardware to prefetch descriptors
1261  * instead of only fetching them on demand
1262  */
1263 enum ice_status
1264 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1265                   u32 rxq_index)
1266 {
1267         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1268
1269         if (!rlan_ctx)
1270                 return ICE_ERR_BAD_PTR;
1271
1272         rlan_ctx->prefena = 1;
1273
1274         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1275         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1276 }
1277
1278 /**
1279  * ice_clear_rxq_ctx
1280  * @hw: pointer to the hardware structure
1281  * @rxq_index: the index of the Rx queue to clear
1282  *
1283  * Clears rxq context in HW register space
1284  */
1285 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1286 {
1287         u8 i;
1288
1289         if (rxq_index > QRX_CTRL_MAX_INDEX)
1290                 return ICE_ERR_PARAM;
1291
1292         /* Clear each dword register separately */
1293         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1294                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1295
1296         return ICE_SUCCESS;
1297 }
1298
1299 /* LAN Tx Queue Context */
1300 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1301                                     /* Field                    Width   LSB */
1302         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1303         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1304         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1305         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1306         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1307         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1308         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1309         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1310         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1311         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1312         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1313         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1314         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1315         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1316         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1317         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1318         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1319         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1320         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1321         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1322         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1323         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1324         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1325         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1326         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1327         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1328         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1329         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1330         { 0 }
1331 };
1332
1333 /**
1334  * ice_copy_tx_cmpltnq_ctx_to_hw
1335  * @hw: pointer to the hardware structure
1336  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1337  * @tx_cmpltnq_index: the index of the completion queue
1338  *
1339  * Copies Tx completion queue context from dense structure to HW register space
1340  */
1341 static enum ice_status
1342 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1343                               u32 tx_cmpltnq_index)
1344 {
1345         u8 i;
1346
1347         if (!ice_tx_cmpltnq_ctx)
1348                 return ICE_ERR_BAD_PTR;
1349
1350         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1351                 return ICE_ERR_PARAM;
1352
1353         /* Copy each dword separately to HW */
1354         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1355                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1356                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1357
1358                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1359                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1360         }
1361
1362         return ICE_SUCCESS;
1363 }
1364
1365 /* LAN Tx Completion Queue Context */
1366 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1367                                        /* Field                 Width   LSB */
1368         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1369         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1370         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1371         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1372         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1373         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1374         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1375         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1376         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1377         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1378         { 0 }
1379 };
1380
1381 /**
1382  * ice_write_tx_cmpltnq_ctx
1383  * @hw: pointer to the hardware structure
1384  * @tx_cmpltnq_ctx: pointer to the completion queue context
1385  * @tx_cmpltnq_index: the index of the completion queue
1386  *
1387  * Converts completion queue context from sparse to dense structure and then
1388  * writes it to HW register space
1389  */
1390 enum ice_status
1391 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1392                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1393                          u32 tx_cmpltnq_index)
1394 {
1395         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1396
1397         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1398         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1399 }
1400
1401 /**
1402  * ice_clear_tx_cmpltnq_ctx
1403  * @hw: pointer to the hardware structure
1404  * @tx_cmpltnq_index: the index of the completion queue to clear
1405  *
1406  * Clears Tx completion queue context in HW register space
1407  */
1408 enum ice_status
1409 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1410 {
1411         u8 i;
1412
1413         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1414                 return ICE_ERR_PARAM;
1415
1416         /* Clear each dword register separately */
1417         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1418                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1419
1420         return ICE_SUCCESS;
1421 }
1422
1423 /**
1424  * ice_copy_tx_drbell_q_ctx_to_hw
1425  * @hw: pointer to the hardware structure
1426  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1427  * @tx_drbell_q_index: the index of the doorbell queue
1428  *
1429  * Copies doorbell queue context from dense structure to HW register space
1430  */
1431 static enum ice_status
1432 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1433                                u32 tx_drbell_q_index)
1434 {
1435         u8 i;
1436
1437         if (!ice_tx_drbell_q_ctx)
1438                 return ICE_ERR_BAD_PTR;
1439
1440         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1441                 return ICE_ERR_PARAM;
1442
1443         /* Copy each dword separately to HW */
1444         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1445                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1446                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1447
1448                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1449                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1450         }
1451
1452         return ICE_SUCCESS;
1453 }
1454
1455 /* LAN Tx Doorbell Queue Context info */
1456 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1457                                         /* Field                Width   LSB */
1458         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1459         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1460         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1461         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1462         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1463         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1464         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1465         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1466         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1467         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1468         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1469         { 0 }
1470 };
1471
1472 /**
1473  * ice_write_tx_drbell_q_ctx
1474  * @hw: pointer to the hardware structure
1475  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1476  * @tx_drbell_q_index: the index of the doorbell queue
1477  *
1478  * Converts doorbell queue context from sparse to dense structure and then
1479  * writes it to HW register space
1480  */
1481 enum ice_status
1482 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1483                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1484                           u32 tx_drbell_q_index)
1485 {
1486         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1487
1488         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1489                     ice_tx_drbell_q_ctx_info);
1490         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1491 }
1492
1493 /**
1494  * ice_clear_tx_drbell_q_ctx
1495  * @hw: pointer to the hardware structure
1496  * @tx_drbell_q_index: the index of the doorbell queue to clear
1497  *
1498  * Clears doorbell queue context in HW register space
1499  */
1500 enum ice_status
1501 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1502 {
1503         u8 i;
1504
1505         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1506                 return ICE_ERR_PARAM;
1507
1508         /* Clear each dword register separately */
1509         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1510                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1511
1512         return ICE_SUCCESS;
1513 }
1514
1515 /* Sideband Queue command wrappers */
1516
1517 /**
1518  * ice_get_sbq - returns the right control queue to use for sideband
1519  * @hw: pointer to the hardware structure
1520  */
1521 static struct ice_ctl_q_info *ice_get_sbq(struct ice_hw *hw)
1522 {
1523         if (!ice_is_generic_mac(hw))
1524                 return &hw->adminq;
1525         return &hw->sbq;
1526 }
1527
1528 /**
1529  * ice_sbq_send_cmd - send Sideband Queue command to Sideband Queue
1530  * @hw: pointer to the HW struct
1531  * @desc: descriptor describing the command
1532  * @buf: buffer to use for indirect commands (NULL for direct commands)
1533  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1534  * @cd: pointer to command details structure
1535  */
1536 static enum ice_status
1537 ice_sbq_send_cmd(struct ice_hw *hw, struct ice_sbq_cmd_desc *desc,
1538                  void *buf, u16 buf_size, struct ice_sq_cd *cd)
1539 {
1540         return ice_sq_send_cmd(hw, ice_get_sbq(hw), (struct ice_aq_desc *)desc,
1541                                buf, buf_size, cd);
1542 }
1543
1544 /**
1545  * ice_sbq_send_cmd_nolock - send Sideband Queue command to Sideband Queue
1546  *                           but do not lock sq_lock
1547  * @hw: pointer to the HW struct
1548  * @desc: descriptor describing the command
1549  * @buf: buffer to use for indirect commands (NULL for direct commands)
1550  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1551  * @cd: pointer to command details structure
1552  */
1553 static enum ice_status
1554 ice_sbq_send_cmd_nolock(struct ice_hw *hw, struct ice_sbq_cmd_desc *desc,
1555                         void *buf, u16 buf_size, struct ice_sq_cd *cd)
1556 {
1557         return ice_sq_send_cmd_nolock(hw, ice_get_sbq(hw),
1558                                       (struct ice_aq_desc *)desc, buf,
1559                                       buf_size, cd);
1560 }
1561
1562 /**
1563  * ice_sbq_rw_reg_lp - Fill Sideband Queue command, with lock parameter
1564  * @hw: pointer to the HW struct
1565  * @in: message info to be filled in descriptor
1566  * @lock: true to lock the sq_lock (the usual case); false if the sq_lock has
1567  *        already been locked at a higher level
1568  */
1569 enum ice_status ice_sbq_rw_reg_lp(struct ice_hw *hw,
1570                                   struct ice_sbq_msg_input *in, bool lock)
1571 {
1572         struct ice_sbq_cmd_desc desc = {0};
1573         struct ice_sbq_msg_req msg = {0};
1574         enum ice_status status;
1575         u16 msg_len;
1576
1577         msg_len = sizeof(msg);
1578
1579         msg.dest_dev = in->dest_dev;
1580         msg.opcode = in->opcode;
1581         msg.flags = ICE_SBQ_MSG_FLAGS;
1582         msg.sbe_fbe = ICE_SBQ_MSG_SBE_FBE;
1583         msg.msg_addr_low = CPU_TO_LE16(in->msg_addr_low);
1584         msg.msg_addr_high = CPU_TO_LE32(in->msg_addr_high);
1585
1586         if (in->opcode)
1587                 msg.data = CPU_TO_LE32(in->data);
1588         else
1589                 /* data read comes back in completion, so shorten the struct by
1590                  * sizeof(msg.data)
1591                  */
1592                 msg_len -= sizeof(msg.data);
1593
1594         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
1595         desc.opcode = CPU_TO_LE16(ice_sbq_opc_neigh_dev_req);
1596         desc.param0.cmd_len = CPU_TO_LE16(msg_len);
1597         if (lock)
1598                 status = ice_sbq_send_cmd(hw, &desc, &msg, msg_len, NULL);
1599         else
1600                 status = ice_sbq_send_cmd_nolock(hw, &desc, &msg, msg_len,
1601                                                  NULL);
1602         if (!status && !in->opcode)
1603                 in->data = LE32_TO_CPU
1604                         (((struct ice_sbq_msg_cmpl *)&msg)->data);
1605         return status;
1606 }
1607
1608 /**
1609  * ice_sbq_rw_reg - Fill Sideband Queue command
1610  * @hw: pointer to the HW struct
1611  * @in: message info to be filled in descriptor
1612  */
1613 enum ice_status ice_sbq_rw_reg(struct ice_hw *hw, struct ice_sbq_msg_input *in)
1614 {
1615         return ice_sbq_rw_reg_lp(hw, in, true);
1616 }
1617
1618 /**
1619  * ice_sbq_lock - Lock the sideband queue's sq_lock
1620  * @hw: pointer to the HW struct
1621  */
1622 void ice_sbq_lock(struct ice_hw *hw)
1623 {
1624         ice_acquire_lock(&ice_get_sbq(hw)->sq_lock);
1625 }
1626
1627 /**
1628  * ice_sbq_unlock - Unlock the sideband queue's sq_lock
1629  * @hw: pointer to the HW struct
1630  */
1631 void ice_sbq_unlock(struct ice_hw *hw)
1632 {
1633         ice_release_lock(&ice_get_sbq(hw)->sq_lock);
1634 }
1635
1636 /* FW Admin Queue command wrappers */
1637
1638 /**
1639  * ice_should_retry_sq_send_cmd
1640  * @opcode: AQ opcode
1641  *
1642  * Decide if we should retry the send command routine for the ATQ, depending
1643  * on the opcode.
1644  */
1645 static bool ice_should_retry_sq_send_cmd(u16 opcode)
1646 {
1647         switch (opcode) {
1648         case ice_aqc_opc_get_link_topo:
1649         case ice_aqc_opc_lldp_stop:
1650         case ice_aqc_opc_lldp_start:
1651         case ice_aqc_opc_lldp_filter_ctrl:
1652                 return true;
1653         }
1654
1655         return false;
1656 }
1657
1658 /**
1659  * ice_sq_send_cmd_retry - send command to Control Queue (ATQ)
1660  * @hw: pointer to the HW struct
1661  * @cq: pointer to the specific Control queue
1662  * @desc: prefilled descriptor describing the command
1663  * @buf: buffer to use for indirect commands (or NULL for direct commands)
1664  * @buf_size: size of buffer for indirect commands (or 0 for direct commands)
1665  * @cd: pointer to command details structure
1666  *
1667  * Retry sending the FW Admin Queue command, multiple times, to the FW Admin
1668  * Queue if the EBUSY AQ error is returned.
1669  */
1670 static enum ice_status
1671 ice_sq_send_cmd_retry(struct ice_hw *hw, struct ice_ctl_q_info *cq,
1672                       struct ice_aq_desc *desc, void *buf, u16 buf_size,
1673                       struct ice_sq_cd *cd)
1674 {
1675         struct ice_aq_desc desc_cpy;
1676         enum ice_status status;
1677         bool is_cmd_for_retry;
1678         u8 *buf_cpy = NULL;
1679         u8 idx = 0;
1680         u16 opcode;
1681
1682         opcode = LE16_TO_CPU(desc->opcode);
1683         is_cmd_for_retry = ice_should_retry_sq_send_cmd(opcode);
1684         ice_memset(&desc_cpy, 0, sizeof(desc_cpy), ICE_NONDMA_MEM);
1685
1686         if (is_cmd_for_retry) {
1687                 if (buf) {
1688                         buf_cpy = (u8 *)ice_malloc(hw, buf_size);
1689                         if (!buf_cpy)
1690                                 return ICE_ERR_NO_MEMORY;
1691                 }
1692
1693                 ice_memcpy(&desc_cpy, desc, sizeof(desc_cpy),
1694                            ICE_NONDMA_TO_NONDMA);
1695         }
1696
1697         do {
1698                 status = ice_sq_send_cmd(hw, cq, desc, buf, buf_size, cd);
1699
1700                 if (!is_cmd_for_retry || status == ICE_SUCCESS ||
1701                     hw->adminq.sq_last_status != ICE_AQ_RC_EBUSY)
1702                         break;
1703
1704                 if (buf_cpy)
1705                         ice_memcpy(buf, buf_cpy, buf_size,
1706                                    ICE_NONDMA_TO_NONDMA);
1707
1708                 ice_memcpy(desc, &desc_cpy, sizeof(desc_cpy),
1709                            ICE_NONDMA_TO_NONDMA);
1710
1711                 ice_msec_delay(ICE_SQ_SEND_DELAY_TIME_MS, false);
1712
1713         } while (++idx < ICE_SQ_SEND_MAX_EXECUTE);
1714
1715         if (buf_cpy)
1716                 ice_free(hw, buf_cpy);
1717
1718         return status;
1719 }
1720
1721 /**
1722  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1723  * @hw: pointer to the HW struct
1724  * @desc: descriptor describing the command
1725  * @buf: buffer to use for indirect commands (NULL for direct commands)
1726  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1727  * @cd: pointer to command details structure
1728  *
1729  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1730  */
1731 enum ice_status
1732 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1733                 u16 buf_size, struct ice_sq_cd *cd)
1734 {
1735         if (hw->aq_send_cmd_fn) {
1736                 enum ice_status status = ICE_ERR_NOT_READY;
1737                 u16 retval = ICE_AQ_RC_OK;
1738
1739                 ice_acquire_lock(&hw->adminq.sq_lock);
1740                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1741                                         buf, buf_size)) {
1742                         retval = LE16_TO_CPU(desc->retval);
1743                         /* strip off FW internal code */
1744                         if (retval)
1745                                 retval &= 0xff;
1746                         if (retval == ICE_AQ_RC_OK)
1747                                 status = ICE_SUCCESS;
1748                         else
1749                                 status = ICE_ERR_AQ_ERROR;
1750                 }
1751
1752                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1753                 ice_release_lock(&hw->adminq.sq_lock);
1754
1755                 return status;
1756         }
1757         return ice_sq_send_cmd_retry(hw, &hw->adminq, desc, buf, buf_size, cd);
1758 }
1759
1760 /**
1761  * ice_aq_get_fw_ver
1762  * @hw: pointer to the HW struct
1763  * @cd: pointer to command details structure or NULL
1764  *
1765  * Get the firmware version (0x0001) from the admin queue commands
1766  */
1767 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1768 {
1769         struct ice_aqc_get_ver *resp;
1770         struct ice_aq_desc desc;
1771         enum ice_status status;
1772
1773         resp = &desc.params.get_ver;
1774
1775         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1776
1777         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1778
1779         if (!status) {
1780                 hw->fw_branch = resp->fw_branch;
1781                 hw->fw_maj_ver = resp->fw_major;
1782                 hw->fw_min_ver = resp->fw_minor;
1783                 hw->fw_patch = resp->fw_patch;
1784                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1785                 hw->api_branch = resp->api_branch;
1786                 hw->api_maj_ver = resp->api_major;
1787                 hw->api_min_ver = resp->api_minor;
1788                 hw->api_patch = resp->api_patch;
1789         }
1790
1791         return status;
1792 }
1793
1794 /**
1795  * ice_aq_send_driver_ver
1796  * @hw: pointer to the HW struct
1797  * @dv: driver's major, minor version
1798  * @cd: pointer to command details structure or NULL
1799  *
1800  * Send the driver version (0x0002) to the firmware
1801  */
1802 enum ice_status
1803 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1804                        struct ice_sq_cd *cd)
1805 {
1806         struct ice_aqc_driver_ver *cmd;
1807         struct ice_aq_desc desc;
1808         u16 len;
1809
1810         cmd = &desc.params.driver_ver;
1811
1812         if (!dv)
1813                 return ICE_ERR_PARAM;
1814
1815         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1816
1817         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1818         cmd->major_ver = dv->major_ver;
1819         cmd->minor_ver = dv->minor_ver;
1820         cmd->build_ver = dv->build_ver;
1821         cmd->subbuild_ver = dv->subbuild_ver;
1822
1823         len = 0;
1824         while (len < sizeof(dv->driver_string) &&
1825                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1826                 len++;
1827
1828         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1829 }
1830
1831 /**
1832  * ice_aq_q_shutdown
1833  * @hw: pointer to the HW struct
1834  * @unloading: is the driver unloading itself
1835  *
1836  * Tell the Firmware that we're shutting down the AdminQ and whether
1837  * or not the driver is unloading as well (0x0003).
1838  */
1839 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1840 {
1841         struct ice_aqc_q_shutdown *cmd;
1842         struct ice_aq_desc desc;
1843
1844         cmd = &desc.params.q_shutdown;
1845
1846         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1847
1848         if (unloading)
1849                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1850
1851         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1852 }
1853
1854 /**
1855  * ice_aq_req_res
1856  * @hw: pointer to the HW struct
1857  * @res: resource ID
1858  * @access: access type
1859  * @sdp_number: resource number
1860  * @timeout: the maximum time in ms that the driver may hold the resource
1861  * @cd: pointer to command details structure or NULL
1862  *
1863  * Requests common resource using the admin queue commands (0x0008).
1864  * When attempting to acquire the Global Config Lock, the driver can
1865  * learn of three states:
1866  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1867  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1868  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1869  *                          successfully downloaded the package; the driver does
1870  *                          not have to download the package and can continue
1871  *                          loading
1872  *
1873  * Note that if the caller is in an acquire lock, perform action, release lock
1874  * phase of operation, it is possible that the FW may detect a timeout and issue
1875  * a CORER. In this case, the driver will receive a CORER interrupt and will
1876  * have to determine its cause. The calling thread that is handling this flow
1877  * will likely get an error propagated back to it indicating the Download
1878  * Package, Update Package or the Release Resource AQ commands timed out.
1879  */
1880 static enum ice_status
1881 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1882                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1883                struct ice_sq_cd *cd)
1884 {
1885         struct ice_aqc_req_res *cmd_resp;
1886         struct ice_aq_desc desc;
1887         enum ice_status status;
1888
1889         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1890
1891         cmd_resp = &desc.params.res_owner;
1892
1893         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1894
1895         cmd_resp->res_id = CPU_TO_LE16(res);
1896         cmd_resp->access_type = CPU_TO_LE16(access);
1897         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1898         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1899         *timeout = 0;
1900
1901         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1902
1903         /* The completion specifies the maximum time in ms that the driver
1904          * may hold the resource in the Timeout field.
1905          */
1906
1907         /* Global config lock response utilizes an additional status field.
1908          *
1909          * If the Global config lock resource is held by some other driver, the
1910          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1911          * and the timeout field indicates the maximum time the current owner
1912          * of the resource has to free it.
1913          */
1914         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1915                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1916                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1917                         return ICE_SUCCESS;
1918                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1919                            ICE_AQ_RES_GLBL_IN_PROG) {
1920                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1921                         return ICE_ERR_AQ_ERROR;
1922                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1923                            ICE_AQ_RES_GLBL_DONE) {
1924                         return ICE_ERR_AQ_NO_WORK;
1925                 }
1926
1927                 /* invalid FW response, force a timeout immediately */
1928                 *timeout = 0;
1929                 return ICE_ERR_AQ_ERROR;
1930         }
1931
1932         /* If the resource is held by some other driver, the command completes
1933          * with a busy return value and the timeout field indicates the maximum
1934          * time the current owner of the resource has to free it.
1935          */
1936         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1937                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1938
1939         return status;
1940 }
1941
1942 /**
1943  * ice_aq_release_res
1944  * @hw: pointer to the HW struct
1945  * @res: resource ID
1946  * @sdp_number: resource number
1947  * @cd: pointer to command details structure or NULL
1948  *
1949  * release common resource using the admin queue commands (0x0009)
1950  */
1951 static enum ice_status
1952 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1953                    struct ice_sq_cd *cd)
1954 {
1955         struct ice_aqc_req_res *cmd;
1956         struct ice_aq_desc desc;
1957
1958         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1959
1960         cmd = &desc.params.res_owner;
1961
1962         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1963
1964         cmd->res_id = CPU_TO_LE16(res);
1965         cmd->res_number = CPU_TO_LE32(sdp_number);
1966
1967         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1968 }
1969
1970 /**
1971  * ice_acquire_res
1972  * @hw: pointer to the HW structure
1973  * @res: resource ID
1974  * @access: access type (read or write)
1975  * @timeout: timeout in milliseconds
1976  *
1977  * This function will attempt to acquire the ownership of a resource.
1978  */
1979 enum ice_status
1980 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1981                 enum ice_aq_res_access_type access, u32 timeout)
1982 {
1983 #define ICE_RES_POLLING_DELAY_MS        10
1984         u32 delay = ICE_RES_POLLING_DELAY_MS;
1985         u32 time_left = timeout;
1986         enum ice_status status;
1987
1988         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1989
1990         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1991
1992         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1993          * previously acquired the resource and performed any necessary updates;
1994          * in this case the caller does not obtain the resource and has no
1995          * further work to do.
1996          */
1997         if (status == ICE_ERR_AQ_NO_WORK)
1998                 goto ice_acquire_res_exit;
1999
2000         if (status)
2001                 ice_debug(hw, ICE_DBG_RES, "resource %d acquire type %d failed.\n", res, access);
2002
2003         /* If necessary, poll until the current lock owner timeouts */
2004         timeout = time_left;
2005         while (status && timeout && time_left) {
2006                 ice_msec_delay(delay, true);
2007                 timeout = (timeout > delay) ? timeout - delay : 0;
2008                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
2009
2010                 if (status == ICE_ERR_AQ_NO_WORK)
2011                         /* lock free, but no work to do */
2012                         break;
2013
2014                 if (!status)
2015                         /* lock acquired */
2016                         break;
2017         }
2018         if (status && status != ICE_ERR_AQ_NO_WORK)
2019                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
2020
2021 ice_acquire_res_exit:
2022         if (status == ICE_ERR_AQ_NO_WORK) {
2023                 if (access == ICE_RES_WRITE)
2024                         ice_debug(hw, ICE_DBG_RES, "resource indicates no work to do.\n");
2025                 else
2026                         ice_debug(hw, ICE_DBG_RES, "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
2027         }
2028         return status;
2029 }
2030
2031 /**
2032  * ice_release_res
2033  * @hw: pointer to the HW structure
2034  * @res: resource ID
2035  *
2036  * This function will release a resource using the proper Admin Command.
2037  */
2038 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
2039 {
2040         enum ice_status status;
2041         u32 total_delay = 0;
2042
2043         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
2044
2045         status = ice_aq_release_res(hw, res, 0, NULL);
2046
2047         /* there are some rare cases when trying to release the resource
2048          * results in an admin queue timeout, so handle them correctly
2049          */
2050         while ((status == ICE_ERR_AQ_TIMEOUT) &&
2051                (total_delay < hw->adminq.sq_cmd_timeout)) {
2052                 ice_msec_delay(1, true);
2053                 status = ice_aq_release_res(hw, res, 0, NULL);
2054                 total_delay++;
2055         }
2056 }
2057
2058 /**
2059  * ice_aq_alloc_free_res - command to allocate/free resources
2060  * @hw: pointer to the HW struct
2061  * @num_entries: number of resource entries in buffer
2062  * @buf: Indirect buffer to hold data parameters and response
2063  * @buf_size: size of buffer for indirect commands
2064  * @opc: pass in the command opcode
2065  * @cd: pointer to command details structure or NULL
2066  *
2067  * Helper function to allocate/free resources using the admin queue commands
2068  */
2069 enum ice_status
2070 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
2071                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
2072                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2073 {
2074         struct ice_aqc_alloc_free_res_cmd *cmd;
2075         struct ice_aq_desc desc;
2076
2077         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
2078
2079         cmd = &desc.params.sw_res_ctrl;
2080
2081         if (!buf)
2082                 return ICE_ERR_PARAM;
2083
2084         if (buf_size < FLEX_ARRAY_SIZE(buf, elem, num_entries))
2085                 return ICE_ERR_PARAM;
2086
2087         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2088
2089         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2090
2091         cmd->num_entries = CPU_TO_LE16(num_entries);
2092
2093         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2094 }
2095
2096 /**
2097  * ice_alloc_hw_res - allocate resource
2098  * @hw: pointer to the HW struct
2099  * @type: type of resource
2100  * @num: number of resources to allocate
2101  * @btm: allocate from bottom
2102  * @res: pointer to array that will receive the resources
2103  */
2104 enum ice_status
2105 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
2106 {
2107         struct ice_aqc_alloc_free_res_elem *buf;
2108         enum ice_status status;
2109         u16 buf_len;
2110
2111         buf_len = ice_struct_size(buf, elem, num);
2112         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
2113         if (!buf)
2114                 return ICE_ERR_NO_MEMORY;
2115
2116         /* Prepare buffer to allocate resource. */
2117         buf->num_elems = CPU_TO_LE16(num);
2118         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
2119                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
2120         if (btm)
2121                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
2122
2123         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
2124                                        ice_aqc_opc_alloc_res, NULL);
2125         if (status)
2126                 goto ice_alloc_res_exit;
2127
2128         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
2129                    ICE_NONDMA_TO_NONDMA);
2130
2131 ice_alloc_res_exit:
2132         ice_free(hw, buf);
2133         return status;
2134 }
2135
2136 /**
2137  * ice_free_hw_res - free allocated HW resource
2138  * @hw: pointer to the HW struct
2139  * @type: type of resource to free
2140  * @num: number of resources
2141  * @res: pointer to array that contains the resources to free
2142  */
2143 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
2144 {
2145         struct ice_aqc_alloc_free_res_elem *buf;
2146         enum ice_status status;
2147         u16 buf_len;
2148
2149         buf_len = ice_struct_size(buf, elem, num);
2150         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
2151         if (!buf)
2152                 return ICE_ERR_NO_MEMORY;
2153
2154         /* Prepare buffer to free resource. */
2155         buf->num_elems = CPU_TO_LE16(num);
2156         buf->res_type = CPU_TO_LE16(type);
2157         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
2158                    ICE_NONDMA_TO_NONDMA);
2159
2160         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
2161                                        ice_aqc_opc_free_res, NULL);
2162         if (status)
2163                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
2164
2165         ice_free(hw, buf);
2166         return status;
2167 }
2168
2169 /**
2170  * ice_get_num_per_func - determine number of resources per PF
2171  * @hw: pointer to the HW structure
2172  * @max: value to be evenly split between each PF
2173  *
2174  * Determine the number of valid functions by going through the bitmap returned
2175  * from parsing capabilities and use this to calculate the number of resources
2176  * per PF based on the max value passed in.
2177  */
2178 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
2179 {
2180         u8 funcs;
2181
2182 #define ICE_CAPS_VALID_FUNCS_M  0xFF
2183         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
2184                              ICE_CAPS_VALID_FUNCS_M);
2185
2186         if (!funcs)
2187                 return 0;
2188
2189         return max / funcs;
2190 }
2191
2192 /**
2193  * ice_parse_common_caps - parse common device/function capabilities
2194  * @hw: pointer to the HW struct
2195  * @caps: pointer to common capabilities structure
2196  * @elem: the capability element to parse
2197  * @prefix: message prefix for tracing capabilities
2198  *
2199  * Given a capability element, extract relevant details into the common
2200  * capability structure.
2201  *
2202  * Returns: true if the capability matches one of the common capability ids,
2203  * false otherwise.
2204  */
2205 static bool
2206 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
2207                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
2208 {
2209         u32 logical_id = LE32_TO_CPU(elem->logical_id);
2210         u32 phys_id = LE32_TO_CPU(elem->phys_id);
2211         u32 number = LE32_TO_CPU(elem->number);
2212         u16 cap = LE16_TO_CPU(elem->cap);
2213         bool found = true;
2214
2215         switch (cap) {
2216         case ICE_AQC_CAPS_VALID_FUNCTIONS:
2217                 caps->valid_functions = number;
2218                 ice_debug(hw, ICE_DBG_INIT, "%s: valid_functions (bitmap) = %d\n", prefix,
2219                           caps->valid_functions);
2220                 break;
2221         case ICE_AQC_CAPS_DCB:
2222                 caps->dcb = (number == 1);
2223                 caps->active_tc_bitmap = logical_id;
2224                 caps->maxtc = phys_id;
2225                 ice_debug(hw, ICE_DBG_INIT, "%s: dcb = %d\n", prefix, caps->dcb);
2226                 ice_debug(hw, ICE_DBG_INIT, "%s: active_tc_bitmap = %d\n", prefix,
2227                           caps->active_tc_bitmap);
2228                 ice_debug(hw, ICE_DBG_INIT, "%s: maxtc = %d\n", prefix, caps->maxtc);
2229                 break;
2230         case ICE_AQC_CAPS_RSS:
2231                 caps->rss_table_size = number;
2232                 caps->rss_table_entry_width = logical_id;
2233                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_size = %d\n", prefix,
2234                           caps->rss_table_size);
2235                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_entry_width = %d\n", prefix,
2236                           caps->rss_table_entry_width);
2237                 break;
2238         case ICE_AQC_CAPS_RXQS:
2239                 caps->num_rxq = number;
2240                 caps->rxq_first_id = phys_id;
2241                 ice_debug(hw, ICE_DBG_INIT, "%s: num_rxq = %d\n", prefix,
2242                           caps->num_rxq);
2243                 ice_debug(hw, ICE_DBG_INIT, "%s: rxq_first_id = %d\n", prefix,
2244                           caps->rxq_first_id);
2245                 break;
2246         case ICE_AQC_CAPS_TXQS:
2247                 caps->num_txq = number;
2248                 caps->txq_first_id = phys_id;
2249                 ice_debug(hw, ICE_DBG_INIT, "%s: num_txq = %d\n", prefix,
2250                           caps->num_txq);
2251                 ice_debug(hw, ICE_DBG_INIT, "%s: txq_first_id = %d\n", prefix,
2252                           caps->txq_first_id);
2253                 break;
2254         case ICE_AQC_CAPS_MSIX:
2255                 caps->num_msix_vectors = number;
2256                 caps->msix_vector_first_id = phys_id;
2257                 ice_debug(hw, ICE_DBG_INIT, "%s: num_msix_vectors = %d\n", prefix,
2258                           caps->num_msix_vectors);
2259                 ice_debug(hw, ICE_DBG_INIT, "%s: msix_vector_first_id = %d\n", prefix,
2260                           caps->msix_vector_first_id);
2261                 break;
2262         case ICE_AQC_CAPS_NVM_MGMT:
2263                 caps->sec_rev_disabled =
2264                         (number & ICE_NVM_MGMT_SEC_REV_DISABLED) ?
2265                         true : false;
2266                 ice_debug(hw, ICE_DBG_INIT, "%s: sec_rev_disabled = %d\n", prefix,
2267                           caps->sec_rev_disabled);
2268                 caps->update_disabled =
2269                         (number & ICE_NVM_MGMT_UPDATE_DISABLED) ?
2270                         true : false;
2271                 ice_debug(hw, ICE_DBG_INIT, "%s: update_disabled = %d\n", prefix,
2272                           caps->update_disabled);
2273                 caps->nvm_unified_update =
2274                         (number & ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT) ?
2275                         true : false;
2276                 ice_debug(hw, ICE_DBG_INIT, "%s: nvm_unified_update = %d\n", prefix,
2277                           caps->nvm_unified_update);
2278                 break;
2279         case ICE_AQC_CAPS_MAX_MTU:
2280                 caps->max_mtu = number;
2281                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
2282                           prefix, caps->max_mtu);
2283                 break;
2284         case ICE_AQC_CAPS_PCIE_RESET_AVOIDANCE:
2285                 caps->pcie_reset_avoidance = (number > 0);
2286                 ice_debug(hw, ICE_DBG_INIT,
2287                           "%s: pcie_reset_avoidance = %d\n", prefix,
2288                           caps->pcie_reset_avoidance);
2289                 break;
2290         case ICE_AQC_CAPS_POST_UPDATE_RESET_RESTRICT:
2291                 caps->reset_restrict_support = (number == 1);
2292                 ice_debug(hw, ICE_DBG_INIT,
2293                           "%s: reset_restrict_support = %d\n", prefix,
2294                           caps->reset_restrict_support);
2295                 break;
2296         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG0:
2297         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG1:
2298         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG2:
2299         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG3:
2300         {
2301                 u8 index = cap - ICE_AQC_CAPS_EXT_TOPO_DEV_IMG0;
2302
2303                 caps->ext_topo_dev_img_ver_high[index] = number;
2304                 caps->ext_topo_dev_img_ver_low[index] = logical_id;
2305                 caps->ext_topo_dev_img_part_num[index] =
2306                         (phys_id & ICE_EXT_TOPO_DEV_IMG_PART_NUM_M) >>
2307                         ICE_EXT_TOPO_DEV_IMG_PART_NUM_S;
2308                 caps->ext_topo_dev_img_load_en[index] =
2309                         (phys_id & ICE_EXT_TOPO_DEV_IMG_LOAD_EN) != 0;
2310                 caps->ext_topo_dev_img_prog_en[index] =
2311                         (phys_id & ICE_EXT_TOPO_DEV_IMG_PROG_EN) != 0;
2312                 ice_debug(hw, ICE_DBG_INIT,
2313                           "%s: ext_topo_dev_img_ver_high[%d] = %d\n",
2314                           prefix, index,
2315                           caps->ext_topo_dev_img_ver_high[index]);
2316                 ice_debug(hw, ICE_DBG_INIT,
2317                           "%s: ext_topo_dev_img_ver_low[%d] = %d\n",
2318                           prefix, index,
2319                           caps->ext_topo_dev_img_ver_low[index]);
2320                 ice_debug(hw, ICE_DBG_INIT,
2321                           "%s: ext_topo_dev_img_part_num[%d] = %d\n",
2322                           prefix, index,
2323                           caps->ext_topo_dev_img_part_num[index]);
2324                 ice_debug(hw, ICE_DBG_INIT,
2325                           "%s: ext_topo_dev_img_load_en[%d] = %d\n",
2326                           prefix, index,
2327                           caps->ext_topo_dev_img_load_en[index]);
2328                 ice_debug(hw, ICE_DBG_INIT,
2329                           "%s: ext_topo_dev_img_prog_en[%d] = %d\n",
2330                           prefix, index,
2331                           caps->ext_topo_dev_img_prog_en[index]);
2332                 break;
2333         }
2334         default:
2335                 /* Not one of the recognized common capabilities */
2336                 found = false;
2337         }
2338
2339         return found;
2340 }
2341
2342 /**
2343  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
2344  * @hw: pointer to the HW structure
2345  * @caps: pointer to capabilities structure to fix
2346  *
2347  * Re-calculate the capabilities that are dependent on the number of physical
2348  * ports; i.e. some features are not supported or function differently on
2349  * devices with more than 4 ports.
2350  */
2351 static void
2352 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
2353 {
2354         /* This assumes device capabilities are always scanned before function
2355          * capabilities during the initialization flow.
2356          */
2357         if (hw->dev_caps.num_funcs > 4) {
2358                 /* Max 4 TCs per port */
2359                 caps->maxtc = 4;
2360                 ice_debug(hw, ICE_DBG_INIT, "reducing maxtc to %d (based on #ports)\n",
2361                           caps->maxtc);
2362         }
2363 }
2364
2365 /**
2366  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
2367  * @hw: pointer to the HW struct
2368  * @func_p: pointer to function capabilities structure
2369  * @cap: pointer to the capability element to parse
2370  *
2371  * Extract function capabilities for ICE_AQC_CAPS_VSI.
2372  */
2373 static void
2374 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2375                         struct ice_aqc_list_caps_elem *cap)
2376 {
2377         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
2378         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
2379                   LE32_TO_CPU(cap->number));
2380         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
2381                   func_p->guar_num_vsi);
2382 }
2383
2384 /**
2385  * ice_parse_1588_func_caps - Parse ICE_AQC_CAPS_1588 function caps
2386  * @hw: pointer to the HW struct
2387  * @func_p: pointer to function capabilities structure
2388  * @cap: pointer to the capability element to parse
2389  *
2390  * Extract function capabilities for ICE_AQC_CAPS_1588.
2391  */
2392 static void
2393 ice_parse_1588_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2394                          struct ice_aqc_list_caps_elem *cap)
2395 {
2396         struct ice_ts_func_info *info = &func_p->ts_func_info;
2397         u32 number = LE32_TO_CPU(cap->number);
2398
2399         info->ena = ((number & ICE_TS_FUNC_ENA_M) != 0);
2400         func_p->common_cap.ieee_1588 = info->ena;
2401
2402         info->src_tmr_owned = ((number & ICE_TS_SRC_TMR_OWND_M) != 0);
2403         info->tmr_ena = ((number & ICE_TS_TMR_ENA_M) != 0);
2404         info->tmr_index_owned = ((number & ICE_TS_TMR_IDX_OWND_M) != 0);
2405         info->tmr_index_assoc = ((number & ICE_TS_TMR_IDX_ASSOC_M) != 0);
2406
2407         info->clk_freq = (number & ICE_TS_CLK_FREQ_M) >> ICE_TS_CLK_FREQ_S;
2408         info->clk_src = ((number & ICE_TS_CLK_SRC_M) != 0);
2409
2410         if (info->clk_freq < NUM_ICE_TIME_REF_FREQ) {
2411                 info->time_ref = (enum ice_time_ref_freq)info->clk_freq;
2412         } else {
2413                 /* Unknown clock frequency, so assume a (probably incorrect)
2414                  * default to avoid out-of-bounds look ups of frequency
2415                  * related information.
2416                  */
2417                 ice_debug(hw, ICE_DBG_INIT, "1588 func caps: unknown clock frequency %u\n",
2418                           info->clk_freq);
2419                 info->time_ref = ICE_TIME_REF_FREQ_25_000;
2420         }
2421
2422         ice_debug(hw, ICE_DBG_INIT, "func caps: ieee_1588 = %u\n",
2423                   func_p->common_cap.ieee_1588);
2424         ice_debug(hw, ICE_DBG_INIT, "func caps: src_tmr_owned = %u\n",
2425                   info->src_tmr_owned);
2426         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_ena = %u\n",
2427                   info->tmr_ena);
2428         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_index_owned = %u\n",
2429                   info->tmr_index_owned);
2430         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_index_assoc = %u\n",
2431                   info->tmr_index_assoc);
2432         ice_debug(hw, ICE_DBG_INIT, "func caps: clk_freq = %u\n",
2433                   info->clk_freq);
2434         ice_debug(hw, ICE_DBG_INIT, "func caps: clk_src = %u\n",
2435                   info->clk_src);
2436 }
2437
2438 /**
2439  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
2440  * @hw: pointer to the HW struct
2441  * @func_p: pointer to function capabilities structure
2442  *
2443  * Extract function capabilities for ICE_AQC_CAPS_FD.
2444  */
2445 static void
2446 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p)
2447 {
2448         u32 reg_val, val;
2449
2450         if (hw->dcf_enabled)
2451                 return;
2452         reg_val = rd32(hw, GLQF_FD_SIZE);
2453         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2454                 GLQF_FD_SIZE_FD_GSIZE_S;
2455         func_p->fd_fltr_guar =
2456                 ice_get_num_per_func(hw, val);
2457         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2458                 GLQF_FD_SIZE_FD_BSIZE_S;
2459         func_p->fd_fltr_best_effort = val;
2460
2461         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_guar = %d\n",
2462                   func_p->fd_fltr_guar);
2463         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_best_effort = %d\n",
2464                   func_p->fd_fltr_best_effort);
2465 }
2466
2467 /**
2468  * ice_parse_func_caps - Parse function capabilities
2469  * @hw: pointer to the HW struct
2470  * @func_p: pointer to function capabilities structure
2471  * @buf: buffer containing the function capability records
2472  * @cap_count: the number of capabilities
2473  *
2474  * Helper function to parse function (0x000A) capabilities list. For
2475  * capabilities shared between device and function, this relies on
2476  * ice_parse_common_caps.
2477  *
2478  * Loop through the list of provided capabilities and extract the relevant
2479  * data into the function capabilities structured.
2480  */
2481 static void
2482 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2483                     void *buf, u32 cap_count)
2484 {
2485         struct ice_aqc_list_caps_elem *cap_resp;
2486         u32 i;
2487
2488         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2489
2490         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2491
2492         for (i = 0; i < cap_count; i++) {
2493                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2494                 bool found;
2495
2496                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2497                                               &cap_resp[i], "func caps");
2498
2499                 switch (cap) {
2500                 case ICE_AQC_CAPS_VSI:
2501                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2502                         break;
2503                 case ICE_AQC_CAPS_1588:
2504                         ice_parse_1588_func_caps(hw, func_p, &cap_resp[i]);
2505                         break;
2506                 case ICE_AQC_CAPS_FD:
2507                         ice_parse_fdir_func_caps(hw, func_p);
2508                         break;
2509                 default:
2510                         /* Don't list common capabilities as unknown */
2511                         if (!found)
2512                                 ice_debug(hw, ICE_DBG_INIT, "func caps: unknown capability[%d]: 0x%x\n",
2513                                           i, cap);
2514                         break;
2515                 }
2516         }
2517
2518         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2519 }
2520
2521 /**
2522  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2523  * @hw: pointer to the HW struct
2524  * @dev_p: pointer to device capabilities structure
2525  * @cap: capability element to parse
2526  *
2527  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2528  */
2529 static void
2530 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2531                               struct ice_aqc_list_caps_elem *cap)
2532 {
2533         u32 number = LE32_TO_CPU(cap->number);
2534
2535         dev_p->num_funcs = ice_hweight32(number);
2536         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2537                   dev_p->num_funcs);
2538 }
2539
2540 /**
2541  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2542  * @hw: pointer to the HW struct
2543  * @dev_p: pointer to device capabilities structure
2544  * @cap: capability element to parse
2545  *
2546  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2547  */
2548 static void
2549 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2550                        struct ice_aqc_list_caps_elem *cap)
2551 {
2552         u32 number = LE32_TO_CPU(cap->number);
2553
2554         dev_p->num_vsi_allocd_to_host = number;
2555         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2556                   dev_p->num_vsi_allocd_to_host);
2557 }
2558
2559 /**
2560  * ice_parse_1588_dev_caps - Parse ICE_AQC_CAPS_1588 device caps
2561  * @hw: pointer to the HW struct
2562  * @dev_p: pointer to device capabilities structure
2563  * @cap: capability element to parse
2564  *
2565  * Parse ICE_AQC_CAPS_1588 for device capabilities.
2566  */
2567 static void
2568 ice_parse_1588_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2569                         struct ice_aqc_list_caps_elem *cap)
2570 {
2571         struct ice_ts_dev_info *info = &dev_p->ts_dev_info;
2572         u32 logical_id = LE32_TO_CPU(cap->logical_id);
2573         u32 phys_id = LE32_TO_CPU(cap->phys_id);
2574         u32 number = LE32_TO_CPU(cap->number);
2575
2576         info->ena = ((number & ICE_TS_DEV_ENA_M) != 0);
2577         dev_p->common_cap.ieee_1588 = info->ena;
2578
2579         info->tmr0_owner = number & ICE_TS_TMR0_OWNR_M;
2580         info->tmr0_owned = ((number & ICE_TS_TMR0_OWND_M) != 0);
2581         info->tmr0_ena = ((number & ICE_TS_TMR0_ENA_M) != 0);
2582
2583         info->tmr1_owner = (number & ICE_TS_TMR1_OWNR_M) >> ICE_TS_TMR1_OWNR_S;
2584         info->tmr1_owned = ((number & ICE_TS_TMR1_OWND_M) != 0);
2585         info->tmr1_ena = ((number & ICE_TS_TMR1_ENA_M) != 0);
2586
2587         info->ena_ports = logical_id;
2588         info->tmr_own_map = phys_id;
2589
2590         ice_debug(hw, ICE_DBG_INIT, "dev caps: ieee_1588 = %u\n",
2591                   dev_p->common_cap.ieee_1588);
2592         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_owner = %u\n",
2593                   info->tmr0_owner);
2594         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_owned = %u\n",
2595                   info->tmr0_owned);
2596         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_ena = %u\n",
2597                   info->tmr0_ena);
2598         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_owner = %u\n",
2599                   info->tmr1_owner);
2600         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_owned = %u\n",
2601                   info->tmr1_owned);
2602         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_ena = %u\n",
2603                   info->tmr1_ena);
2604         ice_debug(hw, ICE_DBG_INIT, "dev caps: ieee_1588 ena_ports = %u\n",
2605                   info->ena_ports);
2606         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr_own_map = %u\n",
2607                   info->tmr_own_map);
2608 }
2609
2610 /**
2611  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2612  * @hw: pointer to the HW struct
2613  * @dev_p: pointer to device capabilities structure
2614  * @cap: capability element to parse
2615  *
2616  * Parse ICE_AQC_CAPS_FD for device capabilities.
2617  */
2618 static void
2619 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2620                         struct ice_aqc_list_caps_elem *cap)
2621 {
2622         u32 number = LE32_TO_CPU(cap->number);
2623
2624         dev_p->num_flow_director_fltr = number;
2625         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2626                   dev_p->num_flow_director_fltr);
2627 }
2628
2629 /**
2630  * ice_parse_dev_caps - Parse device capabilities
2631  * @hw: pointer to the HW struct
2632  * @dev_p: pointer to device capabilities structure
2633  * @buf: buffer containing the device capability records
2634  * @cap_count: the number of capabilities
2635  *
2636  * Helper device to parse device (0x000B) capabilities list. For
2637  * capabilities shared between device and function, this relies on
2638  * ice_parse_common_caps.
2639  *
2640  * Loop through the list of provided capabilities and extract the relevant
2641  * data into the device capabilities structured.
2642  */
2643 static void
2644 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2645                    void *buf, u32 cap_count)
2646 {
2647         struct ice_aqc_list_caps_elem *cap_resp;
2648         u32 i;
2649
2650         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2651
2652         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2653
2654         for (i = 0; i < cap_count; i++) {
2655                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2656                 bool found;
2657
2658                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2659                                               &cap_resp[i], "dev caps");
2660
2661                 switch (cap) {
2662                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2663                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2664                         break;
2665                 case ICE_AQC_CAPS_VSI:
2666                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2667                         break;
2668                 case ICE_AQC_CAPS_1588:
2669                         ice_parse_1588_dev_caps(hw, dev_p, &cap_resp[i]);
2670                         break;
2671                 case  ICE_AQC_CAPS_FD:
2672                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2673                         break;
2674                 default:
2675                         /* Don't list common capabilities as unknown */
2676                         if (!found)
2677                                 ice_debug(hw, ICE_DBG_INIT, "dev caps: unknown capability[%d]: 0x%x\n",
2678                                           i, cap);
2679                         break;
2680                 }
2681         }
2682
2683         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2684 }
2685
2686 /**
2687  * ice_aq_list_caps - query function/device capabilities
2688  * @hw: pointer to the HW struct
2689  * @buf: a buffer to hold the capabilities
2690  * @buf_size: size of the buffer
2691  * @cap_count: if not NULL, set to the number of capabilities reported
2692  * @opc: capabilities type to discover, device or function
2693  * @cd: pointer to command details structure or NULL
2694  *
2695  * Get the function (0x000A) or device (0x000B) capabilities description from
2696  * firmware and store it in the buffer.
2697  *
2698  * If the cap_count pointer is not NULL, then it is set to the number of
2699  * capabilities firmware will report. Note that if the buffer size is too
2700  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2701  * cap_count will still be updated in this case. It is recommended that the
2702  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2703  * firmware could return) to avoid this.
2704  */
2705 static enum ice_status
2706 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2707                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2708 {
2709         struct ice_aqc_list_caps *cmd;
2710         struct ice_aq_desc desc;
2711         enum ice_status status;
2712
2713         cmd = &desc.params.get_cap;
2714
2715         if (opc != ice_aqc_opc_list_func_caps &&
2716             opc != ice_aqc_opc_list_dev_caps)
2717                 return ICE_ERR_PARAM;
2718
2719         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2720         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2721
2722         if (cap_count)
2723                 *cap_count = LE32_TO_CPU(cmd->count);
2724
2725         return status;
2726 }
2727
2728 /**
2729  * ice_discover_dev_caps - Read and extract device capabilities
2730  * @hw: pointer to the hardware structure
2731  * @dev_caps: pointer to device capabilities structure
2732  *
2733  * Read the device capabilities and extract them into the dev_caps structure
2734  * for later use.
2735  */
2736 static enum ice_status
2737 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2738 {
2739         enum ice_status status;
2740         u32 cap_count = 0;
2741         void *cbuf;
2742
2743         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2744         if (!cbuf)
2745                 return ICE_ERR_NO_MEMORY;
2746
2747         /* Although the driver doesn't know the number of capabilities the
2748          * device will return, we can simply send a 4KB buffer, the maximum
2749          * possible size that firmware can return.
2750          */
2751         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2752
2753         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2754                                   ice_aqc_opc_list_dev_caps, NULL);
2755         if (!status)
2756                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2757         ice_free(hw, cbuf);
2758
2759         return status;
2760 }
2761
2762 /**
2763  * ice_discover_func_caps - Read and extract function capabilities
2764  * @hw: pointer to the hardware structure
2765  * @func_caps: pointer to function capabilities structure
2766  *
2767  * Read the function capabilities and extract them into the func_caps structure
2768  * for later use.
2769  */
2770 static enum ice_status
2771 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2772 {
2773         enum ice_status status;
2774         u32 cap_count = 0;
2775         void *cbuf;
2776
2777         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2778         if (!cbuf)
2779                 return ICE_ERR_NO_MEMORY;
2780
2781         /* Although the driver doesn't know the number of capabilities the
2782          * device will return, we can simply send a 4KB buffer, the maximum
2783          * possible size that firmware can return.
2784          */
2785         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2786
2787         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2788                                   ice_aqc_opc_list_func_caps, NULL);
2789         if (!status)
2790                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2791         ice_free(hw, cbuf);
2792
2793         return status;
2794 }
2795
2796 /**
2797  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2798  * @hw: pointer to the hardware structure
2799  */
2800 void ice_set_safe_mode_caps(struct ice_hw *hw)
2801 {
2802         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2803         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2804         struct ice_hw_common_caps cached_caps;
2805         u32 num_funcs;
2806
2807         /* cache some func_caps values that should be restored after memset */
2808         cached_caps = func_caps->common_cap;
2809
2810         /* unset func capabilities */
2811         memset(func_caps, 0, sizeof(*func_caps));
2812
2813 #define ICE_RESTORE_FUNC_CAP(name) \
2814         func_caps->common_cap.name = cached_caps.name
2815
2816         /* restore cached values */
2817         ICE_RESTORE_FUNC_CAP(valid_functions);
2818         ICE_RESTORE_FUNC_CAP(txq_first_id);
2819         ICE_RESTORE_FUNC_CAP(rxq_first_id);
2820         ICE_RESTORE_FUNC_CAP(msix_vector_first_id);
2821         ICE_RESTORE_FUNC_CAP(max_mtu);
2822         ICE_RESTORE_FUNC_CAP(nvm_unified_update);
2823
2824         /* one Tx and one Rx queue in safe mode */
2825         func_caps->common_cap.num_rxq = 1;
2826         func_caps->common_cap.num_txq = 1;
2827
2828         /* two MSIX vectors, one for traffic and one for misc causes */
2829         func_caps->common_cap.num_msix_vectors = 2;
2830         func_caps->guar_num_vsi = 1;
2831
2832         /* cache some dev_caps values that should be restored after memset */
2833         cached_caps = dev_caps->common_cap;
2834         num_funcs = dev_caps->num_funcs;
2835
2836         /* unset dev capabilities */
2837         memset(dev_caps, 0, sizeof(*dev_caps));
2838
2839 #define ICE_RESTORE_DEV_CAP(name) \
2840         dev_caps->common_cap.name = cached_caps.name
2841
2842         /* restore cached values */
2843         ICE_RESTORE_DEV_CAP(valid_functions);
2844         ICE_RESTORE_DEV_CAP(txq_first_id);
2845         ICE_RESTORE_DEV_CAP(rxq_first_id);
2846         ICE_RESTORE_DEV_CAP(msix_vector_first_id);
2847         ICE_RESTORE_DEV_CAP(max_mtu);
2848         ICE_RESTORE_DEV_CAP(nvm_unified_update);
2849         dev_caps->num_funcs = num_funcs;
2850
2851         /* one Tx and one Rx queue per function in safe mode */
2852         dev_caps->common_cap.num_rxq = num_funcs;
2853         dev_caps->common_cap.num_txq = num_funcs;
2854
2855         /* two MSIX vectors per function */
2856         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2857 }
2858
2859 /**
2860  * ice_get_caps - get info about the HW
2861  * @hw: pointer to the hardware structure
2862  */
2863 enum ice_status ice_get_caps(struct ice_hw *hw)
2864 {
2865         enum ice_status status;
2866
2867         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2868         if (status)
2869                 return status;
2870
2871         return ice_discover_func_caps(hw, &hw->func_caps);
2872 }
2873
2874 /**
2875  * ice_aq_manage_mac_write - manage MAC address write command
2876  * @hw: pointer to the HW struct
2877  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2878  * @flags: flags to control write behavior
2879  * @cd: pointer to command details structure or NULL
2880  *
2881  * This function is used to write MAC address to the NVM (0x0108).
2882  */
2883 enum ice_status
2884 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2885                         struct ice_sq_cd *cd)
2886 {
2887         struct ice_aqc_manage_mac_write *cmd;
2888         struct ice_aq_desc desc;
2889
2890         cmd = &desc.params.mac_write;
2891         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2892
2893         cmd->flags = flags;
2894         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_NONDMA);
2895
2896         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2897 }
2898
2899 /**
2900  * ice_aq_clear_pxe_mode
2901  * @hw: pointer to the HW struct
2902  *
2903  * Tell the firmware that the driver is taking over from PXE (0x0110).
2904  */
2905 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2906 {
2907         struct ice_aq_desc desc;
2908
2909         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2910         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2911
2912         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2913 }
2914
2915 /**
2916  * ice_clear_pxe_mode - clear pxe operations mode
2917  * @hw: pointer to the HW struct
2918  *
2919  * Make sure all PXE mode settings are cleared, including things
2920  * like descriptor fetch/write-back mode.
2921  */
2922 void ice_clear_pxe_mode(struct ice_hw *hw)
2923 {
2924         if (ice_check_sq_alive(hw, &hw->adminq))
2925                 ice_aq_clear_pxe_mode(hw);
2926 }
2927
2928 /**
2929  * ice_aq_set_port_params - set physical port parameters.
2930  * @pi: pointer to the port info struct
2931  * @bad_frame_vsi: defines the VSI to which bad frames are forwarded
2932  * @save_bad_pac: if set packets with errors are forwarded to the bad frames VSI
2933  * @pad_short_pac: if set transmit packets smaller than 60 bytes are padded
2934  * @double_vlan: if set double VLAN is enabled
2935  * @cd: pointer to command details structure or NULL
2936  *
2937  * Set Physical port parameters (0x0203)
2938  */
2939 enum ice_status
2940 ice_aq_set_port_params(struct ice_port_info *pi, u16 bad_frame_vsi,
2941                        bool save_bad_pac, bool pad_short_pac, bool double_vlan,
2942                        struct ice_sq_cd *cd)
2943
2944 {
2945         struct ice_aqc_set_port_params *cmd;
2946         struct ice_hw *hw = pi->hw;
2947         struct ice_aq_desc desc;
2948         u16 cmd_flags = 0;
2949
2950         cmd = &desc.params.set_port_params;
2951
2952         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_params);
2953         cmd->bad_frame_vsi = CPU_TO_LE16(bad_frame_vsi);
2954         if (save_bad_pac)
2955                 cmd_flags |= ICE_AQC_SET_P_PARAMS_SAVE_BAD_PACKETS;
2956         if (pad_short_pac)
2957                 cmd_flags |= ICE_AQC_SET_P_PARAMS_PAD_SHORT_PACKETS;
2958         if (double_vlan)
2959                 cmd_flags |= ICE_AQC_SET_P_PARAMS_DOUBLE_VLAN_ENA;
2960         cmd->cmd_flags = CPU_TO_LE16(cmd_flags);
2961
2962         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2963 }
2964
2965 /**
2966  * ice_get_link_speed_based_on_phy_type - returns link speed
2967  * @phy_type_low: lower part of phy_type
2968  * @phy_type_high: higher part of phy_type
2969  *
2970  * This helper function will convert an entry in PHY type structure
2971  * [phy_type_low, phy_type_high] to its corresponding link speed.
2972  * Note: In the structure of [phy_type_low, phy_type_high], there should
2973  * be one bit set, as this function will convert one PHY type to its
2974  * speed.
2975  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2976  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2977  */
2978 static u16
2979 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2980 {
2981         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2982         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2983
2984         switch (phy_type_low) {
2985         case ICE_PHY_TYPE_LOW_100BASE_TX:
2986         case ICE_PHY_TYPE_LOW_100M_SGMII:
2987                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2988                 break;
2989         case ICE_PHY_TYPE_LOW_1000BASE_T:
2990         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2991         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2992         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2993         case ICE_PHY_TYPE_LOW_1G_SGMII:
2994                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2995                 break;
2996         case ICE_PHY_TYPE_LOW_2500BASE_T:
2997         case ICE_PHY_TYPE_LOW_2500BASE_X:
2998         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2999                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
3000                 break;
3001         case ICE_PHY_TYPE_LOW_5GBASE_T:
3002         case ICE_PHY_TYPE_LOW_5GBASE_KR:
3003                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
3004                 break;
3005         case ICE_PHY_TYPE_LOW_10GBASE_T:
3006         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
3007         case ICE_PHY_TYPE_LOW_10GBASE_SR:
3008         case ICE_PHY_TYPE_LOW_10GBASE_LR:
3009         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
3010         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
3011         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
3012                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
3013                 break;
3014         case ICE_PHY_TYPE_LOW_25GBASE_T:
3015         case ICE_PHY_TYPE_LOW_25GBASE_CR:
3016         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
3017         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
3018         case ICE_PHY_TYPE_LOW_25GBASE_SR:
3019         case ICE_PHY_TYPE_LOW_25GBASE_LR:
3020         case ICE_PHY_TYPE_LOW_25GBASE_KR:
3021         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
3022         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
3023         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
3024         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
3025                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
3026                 break;
3027         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
3028         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
3029         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
3030         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
3031         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
3032         case ICE_PHY_TYPE_LOW_40G_XLAUI:
3033                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
3034                 break;
3035         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
3036         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
3037         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
3038         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
3039         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
3040         case ICE_PHY_TYPE_LOW_50G_LAUI2:
3041         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
3042         case ICE_PHY_TYPE_LOW_50G_AUI2:
3043         case ICE_PHY_TYPE_LOW_50GBASE_CP:
3044         case ICE_PHY_TYPE_LOW_50GBASE_SR:
3045         case ICE_PHY_TYPE_LOW_50GBASE_FR:
3046         case ICE_PHY_TYPE_LOW_50GBASE_LR:
3047         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
3048         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
3049         case ICE_PHY_TYPE_LOW_50G_AUI1:
3050                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
3051                 break;
3052         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
3053         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
3054         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
3055         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
3056         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
3057         case ICE_PHY_TYPE_LOW_100G_CAUI4:
3058         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
3059         case ICE_PHY_TYPE_LOW_100G_AUI4:
3060         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
3061         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
3062         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
3063         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
3064         case ICE_PHY_TYPE_LOW_100GBASE_DR:
3065                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
3066                 break;
3067         default:
3068                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
3069                 break;
3070         }
3071
3072         switch (phy_type_high) {
3073         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
3074         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
3075         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
3076         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
3077         case ICE_PHY_TYPE_HIGH_100G_AUI2:
3078                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
3079                 break;
3080         default:
3081                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
3082                 break;
3083         }
3084
3085         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
3086             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
3087                 return ICE_AQ_LINK_SPEED_UNKNOWN;
3088         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
3089                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
3090                 return ICE_AQ_LINK_SPEED_UNKNOWN;
3091         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
3092                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
3093                 return speed_phy_type_low;
3094         else
3095                 return speed_phy_type_high;
3096 }
3097
3098 /**
3099  * ice_update_phy_type
3100  * @phy_type_low: pointer to the lower part of phy_type
3101  * @phy_type_high: pointer to the higher part of phy_type
3102  * @link_speeds_bitmap: targeted link speeds bitmap
3103  *
3104  * Note: For the link_speeds_bitmap structure, you can check it at
3105  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
3106  * link_speeds_bitmap include multiple speeds.
3107  *
3108  * Each entry in this [phy_type_low, phy_type_high] structure will
3109  * present a certain link speed. This helper function will turn on bits
3110  * in [phy_type_low, phy_type_high] structure based on the value of
3111  * link_speeds_bitmap input parameter.
3112  */
3113 void
3114 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
3115                     u16 link_speeds_bitmap)
3116 {
3117         u64 pt_high;
3118         u64 pt_low;
3119         int index;
3120         u16 speed;
3121
3122         /* We first check with low part of phy_type */
3123         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
3124                 pt_low = BIT_ULL(index);
3125                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
3126
3127                 if (link_speeds_bitmap & speed)
3128                         *phy_type_low |= BIT_ULL(index);
3129         }
3130
3131         /* We then check with high part of phy_type */
3132         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
3133                 pt_high = BIT_ULL(index);
3134                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
3135
3136                 if (link_speeds_bitmap & speed)
3137                         *phy_type_high |= BIT_ULL(index);
3138         }
3139 }
3140
3141 /**
3142  * ice_aq_set_phy_cfg
3143  * @hw: pointer to the HW struct
3144  * @pi: port info structure of the interested logical port
3145  * @cfg: structure with PHY configuration data to be set
3146  * @cd: pointer to command details structure or NULL
3147  *
3148  * Set the various PHY configuration parameters supported on the Port.
3149  * One or more of the Set PHY config parameters may be ignored in an MFP
3150  * mode as the PF may not have the privilege to set some of the PHY Config
3151  * parameters. This status will be indicated by the command response (0x0601).
3152  */
3153 enum ice_status
3154 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
3155                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
3156 {
3157         struct ice_aq_desc desc;
3158         enum ice_status status;
3159
3160         if (!cfg)
3161                 return ICE_ERR_PARAM;
3162
3163         /* Ensure that only valid bits of cfg->caps can be turned on. */
3164         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
3165                 ice_debug(hw, ICE_DBG_PHY, "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
3166                           cfg->caps);
3167
3168                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
3169         }
3170
3171         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
3172         desc.params.set_phy.lport_num = pi->lport;
3173         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3174
3175         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
3176         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
3177                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
3178         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
3179                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
3180         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
3181         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
3182                   cfg->low_power_ctrl_an);
3183         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
3184         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
3185         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
3186                   cfg->link_fec_opt);
3187
3188         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
3189
3190         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
3191                 status = ICE_SUCCESS;
3192
3193         if (!status)
3194                 pi->phy.curr_user_phy_cfg = *cfg;
3195
3196         return status;
3197 }
3198
3199 /**
3200  * ice_update_link_info - update status of the HW network link
3201  * @pi: port info structure of the interested logical port
3202  */
3203 enum ice_status ice_update_link_info(struct ice_port_info *pi)
3204 {
3205         struct ice_link_status *li;
3206         enum ice_status status;
3207
3208         if (!pi)
3209                 return ICE_ERR_PARAM;
3210
3211         li = &pi->phy.link_info;
3212
3213         status = ice_aq_get_link_info(pi, true, NULL, NULL);
3214         if (status)
3215                 return status;
3216
3217         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
3218                 struct ice_aqc_get_phy_caps_data *pcaps;
3219                 struct ice_hw *hw;
3220
3221                 hw = pi->hw;
3222                 pcaps = (struct ice_aqc_get_phy_caps_data *)
3223                         ice_malloc(hw, sizeof(*pcaps));
3224                 if (!pcaps)
3225                         return ICE_ERR_NO_MEMORY;
3226
3227                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
3228                                              pcaps, NULL);
3229
3230                 if (status == ICE_SUCCESS)
3231                         ice_memcpy(li->module_type, &pcaps->module_type,
3232                                    sizeof(li->module_type),
3233                                    ICE_NONDMA_TO_NONDMA);
3234
3235                 ice_free(hw, pcaps);
3236         }
3237
3238         return status;
3239 }
3240
3241 /**
3242  * ice_cache_phy_user_req
3243  * @pi: port information structure
3244  * @cache_data: PHY logging data
3245  * @cache_mode: PHY logging mode
3246  *
3247  * Log the user request on (FC, FEC, SPEED) for later user.
3248  */
3249 static void
3250 ice_cache_phy_user_req(struct ice_port_info *pi,
3251                        struct ice_phy_cache_mode_data cache_data,
3252                        enum ice_phy_cache_mode cache_mode)
3253 {
3254         if (!pi)
3255                 return;
3256
3257         switch (cache_mode) {
3258         case ICE_FC_MODE:
3259                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
3260                 break;
3261         case ICE_SPEED_MODE:
3262                 pi->phy.curr_user_speed_req =
3263                         cache_data.data.curr_user_speed_req;
3264                 break;
3265         case ICE_FEC_MODE:
3266                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
3267                 break;
3268         default:
3269                 break;
3270         }
3271 }
3272
3273 /**
3274  * ice_caps_to_fc_mode
3275  * @caps: PHY capabilities
3276  *
3277  * Convert PHY FC capabilities to ice FC mode
3278  */
3279 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
3280 {
3281         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
3282             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
3283                 return ICE_FC_FULL;
3284
3285         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
3286                 return ICE_FC_TX_PAUSE;
3287
3288         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
3289                 return ICE_FC_RX_PAUSE;
3290
3291         return ICE_FC_NONE;
3292 }
3293
3294 /**
3295  * ice_caps_to_fec_mode
3296  * @caps: PHY capabilities
3297  * @fec_options: Link FEC options
3298  *
3299  * Convert PHY FEC capabilities to ice FEC mode
3300  */
3301 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
3302 {
3303         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
3304                 return ICE_FEC_AUTO;
3305
3306         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3307                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3308                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
3309                            ICE_AQC_PHY_FEC_25G_KR_REQ))
3310                 return ICE_FEC_BASER;
3311
3312         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3313                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
3314                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
3315                 return ICE_FEC_RS;
3316
3317         return ICE_FEC_NONE;
3318 }
3319
3320 /**
3321  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
3322  * @pi: port information structure
3323  * @cfg: PHY configuration data to set FC mode
3324  * @req_mode: FC mode to configure
3325  */
3326 static enum ice_status
3327 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3328                enum ice_fc_mode req_mode)
3329 {
3330         struct ice_phy_cache_mode_data cache_data;
3331         u8 pause_mask = 0x0;
3332
3333         if (!pi || !cfg)
3334                 return ICE_ERR_BAD_PTR;
3335
3336         switch (req_mode) {
3337         case ICE_FC_AUTO:
3338         {
3339                 struct ice_aqc_get_phy_caps_data *pcaps;
3340                 enum ice_status status;
3341
3342                 pcaps = (struct ice_aqc_get_phy_caps_data *)
3343                         ice_malloc(pi->hw, sizeof(*pcaps));
3344                 if (!pcaps)
3345                         return ICE_ERR_NO_MEMORY;
3346
3347                 /* Query the value of FC that both the NIC and attached media
3348                  * can do.
3349                  */
3350                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
3351                                              pcaps, NULL);
3352                 if (status) {
3353                         ice_free(pi->hw, pcaps);
3354                         return status;
3355                 }
3356
3357                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3358                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3359
3360                 ice_free(pi->hw, pcaps);
3361                 break;
3362         }
3363         case ICE_FC_FULL:
3364                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3365                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3366                 break;
3367         case ICE_FC_RX_PAUSE:
3368                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3369                 break;
3370         case ICE_FC_TX_PAUSE:
3371                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3372                 break;
3373         default:
3374                 break;
3375         }
3376
3377         /* clear the old pause settings */
3378         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
3379                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
3380
3381         /* set the new capabilities */
3382         cfg->caps |= pause_mask;
3383
3384         /* Cache user FC request */
3385         cache_data.data.curr_user_fc_req = req_mode;
3386         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
3387
3388         return ICE_SUCCESS;
3389 }
3390
3391 /**
3392  * ice_set_fc
3393  * @pi: port information structure
3394  * @aq_failures: pointer to status code, specific to ice_set_fc routine
3395  * @ena_auto_link_update: enable automatic link update
3396  *
3397  * Set the requested flow control mode.
3398  */
3399 enum ice_status
3400 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
3401 {
3402         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
3403         struct ice_aqc_get_phy_caps_data *pcaps;
3404         enum ice_status status;
3405         struct ice_hw *hw;
3406
3407         if (!pi || !aq_failures)
3408                 return ICE_ERR_BAD_PTR;
3409
3410         *aq_failures = 0;
3411         hw = pi->hw;
3412
3413         pcaps = (struct ice_aqc_get_phy_caps_data *)
3414                 ice_malloc(hw, sizeof(*pcaps));
3415         if (!pcaps)
3416                 return ICE_ERR_NO_MEMORY;
3417
3418         /* Get the current PHY config */
3419         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_ACTIVE_CFG,
3420                                      pcaps, NULL);
3421
3422         if (status) {
3423                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
3424                 goto out;
3425         }
3426
3427         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
3428
3429         /* Configure the set PHY data */
3430         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
3431         if (status) {
3432                 if (status != ICE_ERR_BAD_PTR)
3433                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
3434
3435                 goto out;
3436         }
3437
3438         /* If the capabilities have changed, then set the new config */
3439         if (cfg.caps != pcaps->caps) {
3440                 int retry_count, retry_max = 10;
3441
3442                 /* Auto restart link so settings take effect */
3443                 if (ena_auto_link_update)
3444                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
3445
3446                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
3447                 if (status) {
3448                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
3449                         goto out;
3450                 }
3451
3452                 /* Update the link info
3453                  * It sometimes takes a really long time for link to
3454                  * come back from the atomic reset. Thus, we wait a
3455                  * little bit.
3456                  */
3457                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
3458                         status = ice_update_link_info(pi);
3459
3460                         if (status == ICE_SUCCESS)
3461                                 break;
3462
3463                         ice_msec_delay(100, true);
3464                 }
3465
3466                 if (status)
3467                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
3468         }
3469
3470 out:
3471         ice_free(hw, pcaps);
3472         return status;
3473 }
3474
3475 /**
3476  * ice_phy_caps_equals_cfg
3477  * @phy_caps: PHY capabilities
3478  * @phy_cfg: PHY configuration
3479  *
3480  * Helper function to determine if PHY capabilities matches PHY
3481  * configuration
3482  */
3483 bool
3484 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
3485                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
3486 {
3487         u8 caps_mask, cfg_mask;
3488
3489         if (!phy_caps || !phy_cfg)
3490                 return false;
3491
3492         /* These bits are not common between capabilities and configuration.
3493          * Do not use them to determine equality.
3494          */
3495         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
3496                                               ICE_AQC_PHY_EN_MOD_QUAL);
3497         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
3498
3499         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
3500             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
3501             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
3502             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
3503             phy_caps->eee_cap != phy_cfg->eee_cap ||
3504             phy_caps->eeer_value != phy_cfg->eeer_value ||
3505             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
3506                 return false;
3507
3508         return true;
3509 }
3510
3511 /**
3512  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
3513  * @pi: port information structure
3514  * @caps: PHY ability structure to copy date from
3515  * @cfg: PHY configuration structure to copy data to
3516  *
3517  * Helper function to copy AQC PHY get ability data to PHY set configuration
3518  * data structure
3519  */
3520 void
3521 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
3522                          struct ice_aqc_get_phy_caps_data *caps,
3523                          struct ice_aqc_set_phy_cfg_data *cfg)
3524 {
3525         if (!pi || !caps || !cfg)
3526                 return;
3527
3528         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
3529         cfg->phy_type_low = caps->phy_type_low;
3530         cfg->phy_type_high = caps->phy_type_high;
3531         cfg->caps = caps->caps;
3532         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
3533         cfg->eee_cap = caps->eee_cap;
3534         cfg->eeer_value = caps->eeer_value;
3535         cfg->link_fec_opt = caps->link_fec_options;
3536         cfg->module_compliance_enforcement =
3537                 caps->module_compliance_enforcement;
3538 }
3539
3540 /**
3541  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
3542  * @pi: port information structure
3543  * @cfg: PHY configuration data to set FEC mode
3544  * @fec: FEC mode to configure
3545  */
3546 enum ice_status
3547 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3548                 enum ice_fec_mode fec)
3549 {
3550         struct ice_aqc_get_phy_caps_data *pcaps;
3551         enum ice_status status = ICE_SUCCESS;
3552         struct ice_hw *hw;
3553
3554         if (!pi || !cfg)
3555                 return ICE_ERR_BAD_PTR;
3556
3557         hw = pi->hw;
3558
3559         pcaps = (struct ice_aqc_get_phy_caps_data *)
3560                 ice_malloc(hw, sizeof(*pcaps));
3561         if (!pcaps)
3562                 return ICE_ERR_NO_MEMORY;
3563
3564         status = ice_aq_get_phy_caps(pi, false,
3565                                      (ice_fw_supports_report_dflt_cfg(hw) ?
3566                                       ICE_AQC_REPORT_DFLT_CFG :
3567                                       ICE_AQC_REPORT_TOPO_CAP_MEDIA), pcaps, NULL);
3568
3569         if (status)
3570                 goto out;
3571
3572         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3573         cfg->link_fec_opt = pcaps->link_fec_options;
3574
3575         switch (fec) {
3576         case ICE_FEC_BASER:
3577                 /* Clear RS bits, and AND BASE-R ability
3578                  * bits and OR request bits.
3579                  */
3580                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3581                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3582                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3583                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3584                 break;
3585         case ICE_FEC_RS:
3586                 /* Clear BASE-R bits, and AND RS ability
3587                  * bits and OR request bits.
3588                  */
3589                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3590                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3591                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3592                 break;
3593         case ICE_FEC_NONE:
3594                 /* Clear all FEC option bits. */
3595                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3596                 break;
3597         case ICE_FEC_AUTO:
3598                 /* AND auto FEC bit, and all caps bits. */
3599                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3600                 cfg->link_fec_opt |= pcaps->link_fec_options;
3601                 break;
3602         default:
3603                 status = ICE_ERR_PARAM;
3604                 break;
3605         }
3606
3607         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw) &&
3608             !ice_fw_supports_report_dflt_cfg(pi->hw)) {
3609                 struct ice_link_default_override_tlv tlv;
3610
3611                 if (ice_get_link_default_override(&tlv, pi))
3612                         goto out;
3613
3614                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3615                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3616                         cfg->link_fec_opt = tlv.fec_options;
3617         }
3618
3619 out:
3620         ice_free(hw, pcaps);
3621
3622         return status;
3623 }
3624
3625 /**
3626  * ice_get_link_status - get status of the HW network link
3627  * @pi: port information structure
3628  * @link_up: pointer to bool (true/false = linkup/linkdown)
3629  *
3630  * Variable link_up is true if link is up, false if link is down.
3631  * The variable link_up is invalid if status is non zero. As a
3632  * result of this call, link status reporting becomes enabled
3633  */
3634 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3635 {
3636         struct ice_phy_info *phy_info;
3637         enum ice_status status = ICE_SUCCESS;
3638
3639         if (!pi || !link_up)
3640                 return ICE_ERR_PARAM;
3641
3642         phy_info = &pi->phy;
3643
3644         if (phy_info->get_link_info) {
3645                 status = ice_update_link_info(pi);
3646
3647                 if (status)
3648                         ice_debug(pi->hw, ICE_DBG_LINK, "get link status error, status = %d\n",
3649                                   status);
3650         }
3651
3652         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3653
3654         return status;
3655 }
3656
3657 /**
3658  * ice_aq_set_link_restart_an
3659  * @pi: pointer to the port information structure
3660  * @ena_link: if true: enable link, if false: disable link
3661  * @cd: pointer to command details structure or NULL
3662  *
3663  * Sets up the link and restarts the Auto-Negotiation over the link.
3664  */
3665 enum ice_status
3666 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3667                            struct ice_sq_cd *cd)
3668 {
3669         struct ice_aqc_restart_an *cmd;
3670         struct ice_aq_desc desc;
3671
3672         cmd = &desc.params.restart_an;
3673
3674         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3675
3676         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3677         cmd->lport_num = pi->lport;
3678         if (ena_link)
3679                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3680         else
3681                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3682
3683         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3684 }
3685
3686 /**
3687  * ice_aq_set_event_mask
3688  * @hw: pointer to the HW struct
3689  * @port_num: port number of the physical function
3690  * @mask: event mask to be set
3691  * @cd: pointer to command details structure or NULL
3692  *
3693  * Set event mask (0x0613)
3694  */
3695 enum ice_status
3696 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3697                       struct ice_sq_cd *cd)
3698 {
3699         struct ice_aqc_set_event_mask *cmd;
3700         struct ice_aq_desc desc;
3701
3702         cmd = &desc.params.set_event_mask;
3703
3704         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3705
3706         cmd->lport_num = port_num;
3707
3708         cmd->event_mask = CPU_TO_LE16(mask);
3709         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3710 }
3711
3712 /**
3713  * ice_aq_set_mac_loopback
3714  * @hw: pointer to the HW struct
3715  * @ena_lpbk: Enable or Disable loopback
3716  * @cd: pointer to command details structure or NULL
3717  *
3718  * Enable/disable loopback on a given port
3719  */
3720 enum ice_status
3721 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3722 {
3723         struct ice_aqc_set_mac_lb *cmd;
3724         struct ice_aq_desc desc;
3725
3726         cmd = &desc.params.set_mac_lb;
3727
3728         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3729         if (ena_lpbk)
3730                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3731
3732         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3733 }
3734
3735 /**
3736  * ice_aq_set_port_id_led
3737  * @pi: pointer to the port information
3738  * @is_orig_mode: is this LED set to original mode (by the net-list)
3739  * @cd: pointer to command details structure or NULL
3740  *
3741  * Set LED value for the given port (0x06e9)
3742  */
3743 enum ice_status
3744 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3745                        struct ice_sq_cd *cd)
3746 {
3747         struct ice_aqc_set_port_id_led *cmd;
3748         struct ice_hw *hw = pi->hw;
3749         struct ice_aq_desc desc;
3750
3751         cmd = &desc.params.set_port_id_led;
3752
3753         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3754
3755         if (is_orig_mode)
3756                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3757         else
3758                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3759
3760         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3761 }
3762
3763 /**
3764  * ice_aq_sff_eeprom
3765  * @hw: pointer to the HW struct
3766  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3767  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3768  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3769  * @page: QSFP page
3770  * @set_page: set or ignore the page
3771  * @data: pointer to data buffer to be read/written to the I2C device.
3772  * @length: 1-16 for read, 1 for write.
3773  * @write: 0 read, 1 for write.
3774  * @cd: pointer to command details structure or NULL
3775  *
3776  * Read/Write SFF EEPROM (0x06EE)
3777  */
3778 enum ice_status
3779 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3780                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3781                   bool write, struct ice_sq_cd *cd)
3782 {
3783         struct ice_aqc_sff_eeprom *cmd;
3784         struct ice_aq_desc desc;
3785         enum ice_status status;
3786
3787         if (!data || (mem_addr & 0xff00))
3788                 return ICE_ERR_PARAM;
3789
3790         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3791         cmd = &desc.params.read_write_sff_param;
3792         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
3793         cmd->lport_num = (u8)(lport & 0xff);
3794         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3795         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3796                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3797                                         ((set_page <<
3798                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3799                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3800         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3801         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3802         if (write)
3803                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3804
3805         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3806         return status;
3807 }
3808
3809 /**
3810  * ice_aq_prog_topo_dev_nvm
3811  * @hw: pointer to the hardware structure
3812  * @topo_params: pointer to structure storing topology parameters for a device
3813  * @cd: pointer to command details structure or NULL
3814  *
3815  * Program Topology Device NVM (0x06F2)
3816  *
3817  */
3818 enum ice_status
3819 ice_aq_prog_topo_dev_nvm(struct ice_hw *hw,
3820                          struct ice_aqc_link_topo_params *topo_params,
3821                          struct ice_sq_cd *cd)
3822 {
3823         struct ice_aqc_prog_topo_dev_nvm *cmd;
3824         struct ice_aq_desc desc;
3825
3826         cmd = &desc.params.prog_topo_dev_nvm;
3827
3828         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_prog_topo_dev_nvm);
3829
3830         ice_memcpy(&cmd->topo_params, topo_params, sizeof(*topo_params),
3831                    ICE_NONDMA_TO_NONDMA);
3832
3833         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3834 }
3835
3836 /**
3837  * ice_aq_read_topo_dev_nvm
3838  * @hw: pointer to the hardware structure
3839  * @topo_params: pointer to structure storing topology parameters for a device
3840  * @start_address: byte offset in the topology device NVM
3841  * @data: pointer to data buffer
3842  * @data_size: number of bytes to be read from the topology device NVM
3843  * @cd: pointer to command details structure or NULL
3844  * Read Topology Device NVM (0x06F3)
3845  *
3846  */
3847 enum ice_status
3848 ice_aq_read_topo_dev_nvm(struct ice_hw *hw,
3849                          struct ice_aqc_link_topo_params *topo_params,
3850                          u32 start_address, u8 *data, u8 data_size,
3851                          struct ice_sq_cd *cd)
3852 {
3853         struct ice_aqc_read_topo_dev_nvm *cmd;
3854         struct ice_aq_desc desc;
3855         enum ice_status status;
3856
3857         if (!data || data_size == 0 ||
3858             data_size > ICE_AQC_READ_TOPO_DEV_NVM_DATA_READ_SIZE)
3859                 return ICE_ERR_PARAM;
3860
3861         cmd = &desc.params.read_topo_dev_nvm;
3862
3863         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_read_topo_dev_nvm);
3864
3865         desc.datalen = data_size;
3866         ice_memcpy(&cmd->topo_params, topo_params, sizeof(*topo_params),
3867                    ICE_NONDMA_TO_NONDMA);
3868         cmd->start_address = CPU_TO_LE32(start_address);
3869
3870         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3871         if (status)
3872                 return status;
3873
3874         ice_memcpy(data, cmd->data_read, data_size, ICE_NONDMA_TO_NONDMA);
3875
3876         return ICE_SUCCESS;
3877 }
3878
3879 /**
3880  * __ice_aq_get_set_rss_lut
3881  * @hw: pointer to the hardware structure
3882  * @params: RSS LUT parameters
3883  * @set: set true to set the table, false to get the table
3884  *
3885  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3886  */
3887 static enum ice_status
3888 __ice_aq_get_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *params, bool set)
3889 {
3890         u16 flags = 0, vsi_id, lut_type, lut_size, glob_lut_idx, vsi_handle;
3891         struct ice_aqc_get_set_rss_lut *cmd_resp;
3892         struct ice_aq_desc desc;
3893         enum ice_status status;
3894         u8 *lut;
3895
3896         if (!params)
3897                 return ICE_ERR_PARAM;
3898
3899         vsi_handle = params->vsi_handle;
3900         lut = params->lut;
3901
3902         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3903                 return ICE_ERR_PARAM;
3904
3905         lut_size = params->lut_size;
3906         lut_type = params->lut_type;
3907         glob_lut_idx = params->global_lut_id;
3908         vsi_id = ice_get_hw_vsi_num(hw, vsi_handle);
3909
3910         cmd_resp = &desc.params.get_set_rss_lut;
3911
3912         if (set) {
3913                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3914                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3915         } else {
3916                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3917         }
3918
3919         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3920                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3921                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3922                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3923
3924         switch (lut_type) {
3925         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3926         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3927         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3928                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3929                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3930                 break;
3931         default:
3932                 status = ICE_ERR_PARAM;
3933                 goto ice_aq_get_set_rss_lut_exit;
3934         }
3935
3936         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3937                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3938                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3939
3940                 if (!set)
3941                         goto ice_aq_get_set_rss_lut_send;
3942         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3943                 if (!set)
3944                         goto ice_aq_get_set_rss_lut_send;
3945         } else {
3946                 goto ice_aq_get_set_rss_lut_send;
3947         }
3948
3949         /* LUT size is only valid for Global and PF table types */
3950         switch (lut_size) {
3951         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3952                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3953                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3954                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3955                 break;
3956         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3957                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3958                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3959                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3960                 break;
3961         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3962                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3963                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3964                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3965                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3966                         break;
3967                 }
3968                 /* fall-through */
3969         default:
3970                 status = ICE_ERR_PARAM;
3971                 goto ice_aq_get_set_rss_lut_exit;
3972         }
3973
3974 ice_aq_get_set_rss_lut_send:
3975         cmd_resp->flags = CPU_TO_LE16(flags);
3976         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3977
3978 ice_aq_get_set_rss_lut_exit:
3979         return status;
3980 }
3981
3982 /**
3983  * ice_aq_get_rss_lut
3984  * @hw: pointer to the hardware structure
3985  * @get_params: RSS LUT parameters used to specify which RSS LUT to get
3986  *
3987  * get the RSS lookup table, PF or VSI type
3988  */
3989 enum ice_status
3990 ice_aq_get_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *get_params)
3991 {
3992         return __ice_aq_get_set_rss_lut(hw, get_params, false);
3993 }
3994
3995 /**
3996  * ice_aq_set_rss_lut
3997  * @hw: pointer to the hardware structure
3998  * @set_params: RSS LUT parameters used to specify how to set the RSS LUT
3999  *
4000  * set the RSS lookup table, PF or VSI type
4001  */
4002 enum ice_status
4003 ice_aq_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *set_params)
4004 {
4005         return __ice_aq_get_set_rss_lut(hw, set_params, true);
4006 }
4007
4008 /**
4009  * __ice_aq_get_set_rss_key
4010  * @hw: pointer to the HW struct
4011  * @vsi_id: VSI FW index
4012  * @key: pointer to key info struct
4013  * @set: set true to set the key, false to get the key
4014  *
4015  * get (0x0B04) or set (0x0B02) the RSS key per VSI
4016  */
4017 static enum
4018 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
4019                                     struct ice_aqc_get_set_rss_keys *key,
4020                                     bool set)
4021 {
4022         struct ice_aqc_get_set_rss_key *cmd_resp;
4023         u16 key_size = sizeof(*key);
4024         struct ice_aq_desc desc;
4025
4026         cmd_resp = &desc.params.get_set_rss_key;
4027
4028         if (set) {
4029                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
4030                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4031         } else {
4032                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
4033         }
4034
4035         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
4036                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
4037                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
4038                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
4039
4040         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
4041 }
4042
4043 /**
4044  * ice_aq_get_rss_key
4045  * @hw: pointer to the HW struct
4046  * @vsi_handle: software VSI handle
4047  * @key: pointer to key info struct
4048  *
4049  * get the RSS key per VSI
4050  */
4051 enum ice_status
4052 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
4053                    struct ice_aqc_get_set_rss_keys *key)
4054 {
4055         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
4056                 return ICE_ERR_PARAM;
4057
4058         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
4059                                         key, false);
4060 }
4061
4062 /**
4063  * ice_aq_set_rss_key
4064  * @hw: pointer to the HW struct
4065  * @vsi_handle: software VSI handle
4066  * @keys: pointer to key info struct
4067  *
4068  * set the RSS key per VSI
4069  */
4070 enum ice_status
4071 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
4072                    struct ice_aqc_get_set_rss_keys *keys)
4073 {
4074         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
4075                 return ICE_ERR_PARAM;
4076
4077         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
4078                                         keys, true);
4079 }
4080
4081 /**
4082  * ice_aq_add_lan_txq
4083  * @hw: pointer to the hardware structure
4084  * @num_qgrps: Number of added queue groups
4085  * @qg_list: list of queue groups to be added
4086  * @buf_size: size of buffer for indirect command
4087  * @cd: pointer to command details structure or NULL
4088  *
4089  * Add Tx LAN queue (0x0C30)
4090  *
4091  * NOTE:
4092  * Prior to calling add Tx LAN queue:
4093  * Initialize the following as part of the Tx queue context:
4094  * Completion queue ID if the queue uses Completion queue, Quanta profile,
4095  * Cache profile and Packet shaper profile.
4096  *
4097  * After add Tx LAN queue AQ command is completed:
4098  * Interrupts should be associated with specific queues,
4099  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
4100  * flow.
4101  */
4102 enum ice_status
4103 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
4104                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
4105                    struct ice_sq_cd *cd)
4106 {
4107         struct ice_aqc_add_tx_qgrp *list;
4108         struct ice_aqc_add_txqs *cmd;
4109         struct ice_aq_desc desc;
4110         u16 i, sum_size = 0;
4111
4112         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
4113
4114         cmd = &desc.params.add_txqs;
4115
4116         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
4117
4118         if (!qg_list)
4119                 return ICE_ERR_PARAM;
4120
4121         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
4122                 return ICE_ERR_PARAM;
4123
4124         for (i = 0, list = qg_list; i < num_qgrps; i++) {
4125                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
4126                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
4127                                                       list->num_txqs);
4128         }
4129
4130         if (buf_size != sum_size)
4131                 return ICE_ERR_PARAM;
4132
4133         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4134
4135         cmd->num_qgrps = num_qgrps;
4136
4137         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
4138 }
4139
4140 /**
4141  * ice_aq_dis_lan_txq
4142  * @hw: pointer to the hardware structure
4143  * @num_qgrps: number of groups in the list
4144  * @qg_list: the list of groups to disable
4145  * @buf_size: the total size of the qg_list buffer in bytes
4146  * @rst_src: if called due to reset, specifies the reset source
4147  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4148  * @cd: pointer to command details structure or NULL
4149  *
4150  * Disable LAN Tx queue (0x0C31)
4151  */
4152 static enum ice_status
4153 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
4154                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
4155                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
4156                    struct ice_sq_cd *cd)
4157 {
4158         struct ice_aqc_dis_txq_item *item;
4159         struct ice_aqc_dis_txqs *cmd;
4160         struct ice_aq_desc desc;
4161         enum ice_status status;
4162         u16 i, sz = 0;
4163
4164         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
4165         cmd = &desc.params.dis_txqs;
4166         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
4167
4168         /* qg_list can be NULL only in VM/VF reset flow */
4169         if (!qg_list && !rst_src)
4170                 return ICE_ERR_PARAM;
4171
4172         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
4173                 return ICE_ERR_PARAM;
4174
4175         cmd->num_entries = num_qgrps;
4176
4177         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
4178                                             ICE_AQC_Q_DIS_TIMEOUT_M);
4179
4180         switch (rst_src) {
4181         case ICE_VM_RESET:
4182                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
4183                 cmd->vmvf_and_timeout |=
4184                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
4185                 break;
4186         case ICE_NO_RESET:
4187         default:
4188                 break;
4189         }
4190
4191         /* flush pipe on time out */
4192         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
4193         /* If no queue group info, we are in a reset flow. Issue the AQ */
4194         if (!qg_list)
4195                 goto do_aq;
4196
4197         /* set RD bit to indicate that command buffer is provided by the driver
4198          * and it needs to be read by the firmware
4199          */
4200         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4201
4202         for (i = 0, item = qg_list; i < num_qgrps; i++) {
4203                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
4204
4205                 /* If the num of queues is even, add 2 bytes of padding */
4206                 if ((item->num_qs % 2) == 0)
4207                         item_size += 2;
4208
4209                 sz += item_size;
4210
4211                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
4212         }
4213
4214         if (buf_size != sz)
4215                 return ICE_ERR_PARAM;
4216
4217 do_aq:
4218         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
4219         if (status) {
4220                 if (!qg_list)
4221                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
4222                                   vmvf_num, hw->adminq.sq_last_status);
4223                 else
4224                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
4225                                   LE16_TO_CPU(qg_list[0].q_id[0]),
4226                                   hw->adminq.sq_last_status);
4227         }
4228         return status;
4229 }
4230
4231 /**
4232  * ice_aq_move_recfg_lan_txq
4233  * @hw: pointer to the hardware structure
4234  * @num_qs: number of queues to move/reconfigure
4235  * @is_move: true if this operation involves node movement
4236  * @is_tc_change: true if this operation involves a TC change
4237  * @subseq_call: true if this operation is a subsequent call
4238  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
4239  * @timeout: timeout in units of 100 usec (valid values 0-50)
4240  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
4241  * @buf: struct containing src/dest TEID and per-queue info
4242  * @buf_size: size of buffer for indirect command
4243  * @txqs_moved: out param, number of queues successfully moved
4244  * @cd: pointer to command details structure or NULL
4245  *
4246  * Move / Reconfigure Tx LAN queues (0x0C32)
4247  */
4248 enum ice_status
4249 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
4250                           bool is_tc_change, bool subseq_call, bool flush_pipe,
4251                           u8 timeout, u32 *blocked_cgds,
4252                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
4253                           u8 *txqs_moved, struct ice_sq_cd *cd)
4254 {
4255         struct ice_aqc_move_txqs *cmd;
4256         struct ice_aq_desc desc;
4257         enum ice_status status;
4258
4259         cmd = &desc.params.move_txqs;
4260         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
4261
4262 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
4263         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
4264                 return ICE_ERR_PARAM;
4265
4266         if (is_tc_change && !flush_pipe && !blocked_cgds)
4267                 return ICE_ERR_PARAM;
4268
4269         if (!is_move && !is_tc_change)
4270                 return ICE_ERR_PARAM;
4271
4272         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4273
4274         if (is_move)
4275                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
4276
4277         if (is_tc_change)
4278                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
4279
4280         if (subseq_call)
4281                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
4282
4283         if (flush_pipe)
4284                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
4285
4286         cmd->num_qs = num_qs;
4287         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
4288                         ICE_AQC_Q_CMD_TIMEOUT_M);
4289
4290         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4291
4292         if (!status && txqs_moved)
4293                 *txqs_moved = cmd->num_qs;
4294
4295         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
4296             is_tc_change && !flush_pipe)
4297                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
4298
4299         return status;
4300 }
4301
4302 /* End of FW Admin Queue command wrappers */
4303
4304 /**
4305  * ice_write_byte - write a byte to a packed context structure
4306  * @src_ctx:  the context structure to read from
4307  * @dest_ctx: the context to be written to
4308  * @ce_info:  a description of the struct to be filled
4309  */
4310 static void
4311 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4312 {
4313         u8 src_byte, dest_byte, mask;
4314         u8 *from, *dest;
4315         u16 shift_width;
4316
4317         /* copy from the next struct field */
4318         from = src_ctx + ce_info->offset;
4319
4320         /* prepare the bits and mask */
4321         shift_width = ce_info->lsb % 8;
4322         mask = (u8)(BIT(ce_info->width) - 1);
4323
4324         src_byte = *from;
4325         src_byte &= mask;
4326
4327         /* shift to correct alignment */
4328         mask <<= shift_width;
4329         src_byte <<= shift_width;
4330
4331         /* get the current bits from the target bit string */
4332         dest = dest_ctx + (ce_info->lsb / 8);
4333
4334         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
4335
4336         dest_byte &= ~mask;     /* get the bits not changing */
4337         dest_byte |= src_byte;  /* add in the new bits */
4338
4339         /* put it all back */
4340         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
4341 }
4342
4343 /**
4344  * ice_write_word - write a word to a packed context structure
4345  * @src_ctx:  the context structure to read from
4346  * @dest_ctx: the context to be written to
4347  * @ce_info:  a description of the struct to be filled
4348  */
4349 static void
4350 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4351 {
4352         u16 src_word, mask;
4353         __le16 dest_word;
4354         u8 *from, *dest;
4355         u16 shift_width;
4356
4357         /* copy from the next struct field */
4358         from = src_ctx + ce_info->offset;
4359
4360         /* prepare the bits and mask */
4361         shift_width = ce_info->lsb % 8;
4362         mask = BIT(ce_info->width) - 1;
4363
4364         /* don't swizzle the bits until after the mask because the mask bits
4365          * will be in a different bit position on big endian machines
4366          */
4367         src_word = *(u16 *)from;
4368         src_word &= mask;
4369
4370         /* shift to correct alignment */
4371         mask <<= shift_width;
4372         src_word <<= shift_width;
4373
4374         /* get the current bits from the target bit string */
4375         dest = dest_ctx + (ce_info->lsb / 8);
4376
4377         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
4378
4379         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
4380         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
4381
4382         /* put it all back */
4383         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4384 }
4385
4386 /**
4387  * ice_write_dword - write a dword to a packed context structure
4388  * @src_ctx:  the context structure to read from
4389  * @dest_ctx: the context to be written to
4390  * @ce_info:  a description of the struct to be filled
4391  */
4392 static void
4393 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4394 {
4395         u32 src_dword, mask;
4396         __le32 dest_dword;
4397         u8 *from, *dest;
4398         u16 shift_width;
4399
4400         /* copy from the next struct field */
4401         from = src_ctx + ce_info->offset;
4402
4403         /* prepare the bits and mask */
4404         shift_width = ce_info->lsb % 8;
4405
4406         /* if the field width is exactly 32 on an x86 machine, then the shift
4407          * operation will not work because the SHL instructions count is masked
4408          * to 5 bits so the shift will do nothing
4409          */
4410         if (ce_info->width < 32)
4411                 mask = BIT(ce_info->width) - 1;
4412         else
4413                 mask = (u32)~0;
4414
4415         /* don't swizzle the bits until after the mask because the mask bits
4416          * will be in a different bit position on big endian machines
4417          */
4418         src_dword = *(u32 *)from;
4419         src_dword &= mask;
4420
4421         /* shift to correct alignment */
4422         mask <<= shift_width;
4423         src_dword <<= shift_width;
4424
4425         /* get the current bits from the target bit string */
4426         dest = dest_ctx + (ce_info->lsb / 8);
4427
4428         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
4429
4430         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
4431         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
4432
4433         /* put it all back */
4434         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4435 }
4436
4437 /**
4438  * ice_write_qword - write a qword to a packed context structure
4439  * @src_ctx:  the context structure to read from
4440  * @dest_ctx: the context to be written to
4441  * @ce_info:  a description of the struct to be filled
4442  */
4443 static void
4444 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4445 {
4446         u64 src_qword, mask;
4447         __le64 dest_qword;
4448         u8 *from, *dest;
4449         u16 shift_width;
4450
4451         /* copy from the next struct field */
4452         from = src_ctx + ce_info->offset;
4453
4454         /* prepare the bits and mask */
4455         shift_width = ce_info->lsb % 8;
4456
4457         /* if the field width is exactly 64 on an x86 machine, then the shift
4458          * operation will not work because the SHL instructions count is masked
4459          * to 6 bits so the shift will do nothing
4460          */
4461         if (ce_info->width < 64)
4462                 mask = BIT_ULL(ce_info->width) - 1;
4463         else
4464                 mask = (u64)~0;
4465
4466         /* don't swizzle the bits until after the mask because the mask bits
4467          * will be in a different bit position on big endian machines
4468          */
4469         src_qword = *(u64 *)from;
4470         src_qword &= mask;
4471
4472         /* shift to correct alignment */
4473         mask <<= shift_width;
4474         src_qword <<= shift_width;
4475
4476         /* get the current bits from the target bit string */
4477         dest = dest_ctx + (ce_info->lsb / 8);
4478
4479         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
4480
4481         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
4482         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
4483
4484         /* put it all back */
4485         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4486 }
4487
4488 /**
4489  * ice_set_ctx - set context bits in packed structure
4490  * @hw: pointer to the hardware structure
4491  * @src_ctx:  pointer to a generic non-packed context structure
4492  * @dest_ctx: pointer to memory for the packed structure
4493  * @ce_info:  a description of the structure to be transformed
4494  */
4495 enum ice_status
4496 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
4497             const struct ice_ctx_ele *ce_info)
4498 {
4499         int f;
4500
4501         for (f = 0; ce_info[f].width; f++) {
4502                 /* We have to deal with each element of the FW response
4503                  * using the correct size so that we are correct regardless
4504                  * of the endianness of the machine.
4505                  */
4506                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
4507                         ice_debug(hw, ICE_DBG_QCTX, "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
4508                                   f, ce_info[f].width, ce_info[f].size_of);
4509                         continue;
4510                 }
4511                 switch (ce_info[f].size_of) {
4512                 case sizeof(u8):
4513                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
4514                         break;
4515                 case sizeof(u16):
4516                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
4517                         break;
4518                 case sizeof(u32):
4519                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
4520                         break;
4521                 case sizeof(u64):
4522                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
4523                         break;
4524                 default:
4525                         return ICE_ERR_INVAL_SIZE;
4526                 }
4527         }
4528
4529         return ICE_SUCCESS;
4530 }
4531
4532 /**
4533  * ice_aq_get_internal_data
4534  * @hw: pointer to the hardware structure
4535  * @cluster_id: specific cluster to dump
4536  * @table_id: table ID within cluster
4537  * @start: index of line in the block to read
4538  * @buf: dump buffer
4539  * @buf_size: dump buffer size
4540  * @ret_buf_size: return buffer size (returned by FW)
4541  * @ret_next_table: next block to read (returned by FW)
4542  * @ret_next_index: next index to read (returned by FW)
4543  * @cd: pointer to command details structure
4544  *
4545  * Get internal FW/HW data (0xFF08) for debug purposes.
4546  */
4547 enum ice_status
4548 ice_aq_get_internal_data(struct ice_hw *hw, u8 cluster_id, u16 table_id,
4549                          u32 start, void *buf, u16 buf_size, u16 *ret_buf_size,
4550                          u16 *ret_next_table, u32 *ret_next_index,
4551                          struct ice_sq_cd *cd)
4552 {
4553         struct ice_aqc_debug_dump_internals *cmd;
4554         struct ice_aq_desc desc;
4555         enum ice_status status;
4556
4557         cmd = &desc.params.debug_dump;
4558
4559         if (buf_size == 0 || !buf)
4560                 return ICE_ERR_PARAM;
4561
4562         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_debug_dump_internals);
4563
4564         cmd->cluster_id = cluster_id;
4565         cmd->table_id = CPU_TO_LE16(table_id);
4566         cmd->idx = CPU_TO_LE32(start);
4567
4568         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4569
4570         if (!status) {
4571                 if (ret_buf_size)
4572                         *ret_buf_size = LE16_TO_CPU(desc.datalen);
4573                 if (ret_next_table)
4574                         *ret_next_table = LE16_TO_CPU(cmd->table_id);
4575                 if (ret_next_index)
4576                         *ret_next_index = LE32_TO_CPU(cmd->idx);
4577         }
4578
4579         return status;
4580 }
4581
4582 /**
4583  * ice_read_byte - read context byte into struct
4584  * @src_ctx:  the context structure to read from
4585  * @dest_ctx: the context to be written to
4586  * @ce_info:  a description of the struct to be filled
4587  */
4588 static void
4589 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4590 {
4591         u8 dest_byte, mask;
4592         u8 *src, *target;
4593         u16 shift_width;
4594
4595         /* prepare the bits and mask */
4596         shift_width = ce_info->lsb % 8;
4597         mask = (u8)(BIT(ce_info->width) - 1);
4598
4599         /* shift to correct alignment */
4600         mask <<= shift_width;
4601
4602         /* get the current bits from the src bit string */
4603         src = src_ctx + (ce_info->lsb / 8);
4604
4605         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
4606
4607         dest_byte &= ~(mask);
4608
4609         dest_byte >>= shift_width;
4610
4611         /* get the address from the struct field */
4612         target = dest_ctx + ce_info->offset;
4613
4614         /* put it back in the struct */
4615         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
4616 }
4617
4618 /**
4619  * ice_read_word - read context word into struct
4620  * @src_ctx:  the context structure to read from
4621  * @dest_ctx: the context to be written to
4622  * @ce_info:  a description of the struct to be filled
4623  */
4624 static void
4625 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4626 {
4627         u16 dest_word, mask;
4628         u8 *src, *target;
4629         __le16 src_word;
4630         u16 shift_width;
4631
4632         /* prepare the bits and mask */
4633         shift_width = ce_info->lsb % 8;
4634         mask = BIT(ce_info->width) - 1;
4635
4636         /* shift to correct alignment */
4637         mask <<= shift_width;
4638
4639         /* get the current bits from the src bit string */
4640         src = src_ctx + (ce_info->lsb / 8);
4641
4642         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
4643
4644         /* the data in the memory is stored as little endian so mask it
4645          * correctly
4646          */
4647         src_word &= ~(CPU_TO_LE16(mask));
4648
4649         /* get the data back into host order before shifting */
4650         dest_word = LE16_TO_CPU(src_word);
4651
4652         dest_word >>= shift_width;
4653
4654         /* get the address from the struct field */
4655         target = dest_ctx + ce_info->offset;
4656
4657         /* put it back in the struct */
4658         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4659 }
4660
4661 /**
4662  * ice_read_dword - read context dword into struct
4663  * @src_ctx:  the context structure to read from
4664  * @dest_ctx: the context to be written to
4665  * @ce_info:  a description of the struct to be filled
4666  */
4667 static void
4668 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4669 {
4670         u32 dest_dword, mask;
4671         __le32 src_dword;
4672         u8 *src, *target;
4673         u16 shift_width;
4674
4675         /* prepare the bits and mask */
4676         shift_width = ce_info->lsb % 8;
4677
4678         /* if the field width is exactly 32 on an x86 machine, then the shift
4679          * operation will not work because the SHL instructions count is masked
4680          * to 5 bits so the shift will do nothing
4681          */
4682         if (ce_info->width < 32)
4683                 mask = BIT(ce_info->width) - 1;
4684         else
4685                 mask = (u32)~0;
4686
4687         /* shift to correct alignment */
4688         mask <<= shift_width;
4689
4690         /* get the current bits from the src bit string */
4691         src = src_ctx + (ce_info->lsb / 8);
4692
4693         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4694
4695         /* the data in the memory is stored as little endian so mask it
4696          * correctly
4697          */
4698         src_dword &= ~(CPU_TO_LE32(mask));
4699
4700         /* get the data back into host order before shifting */
4701         dest_dword = LE32_TO_CPU(src_dword);
4702
4703         dest_dword >>= shift_width;
4704
4705         /* get the address from the struct field */
4706         target = dest_ctx + ce_info->offset;
4707
4708         /* put it back in the struct */
4709         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4710 }
4711
4712 /**
4713  * ice_read_qword - read context qword into struct
4714  * @src_ctx:  the context structure to read from
4715  * @dest_ctx: the context to be written to
4716  * @ce_info:  a description of the struct to be filled
4717  */
4718 static void
4719 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4720 {
4721         u64 dest_qword, mask;
4722         __le64 src_qword;
4723         u8 *src, *target;
4724         u16 shift_width;
4725
4726         /* prepare the bits and mask */
4727         shift_width = ce_info->lsb % 8;
4728
4729         /* if the field width is exactly 64 on an x86 machine, then the shift
4730          * operation will not work because the SHL instructions count is masked
4731          * to 6 bits so the shift will do nothing
4732          */
4733         if (ce_info->width < 64)
4734                 mask = BIT_ULL(ce_info->width) - 1;
4735         else
4736                 mask = (u64)~0;
4737
4738         /* shift to correct alignment */
4739         mask <<= shift_width;
4740
4741         /* get the current bits from the src bit string */
4742         src = src_ctx + (ce_info->lsb / 8);
4743
4744         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4745
4746         /* the data in the memory is stored as little endian so mask it
4747          * correctly
4748          */
4749         src_qword &= ~(CPU_TO_LE64(mask));
4750
4751         /* get the data back into host order before shifting */
4752         dest_qword = LE64_TO_CPU(src_qword);
4753
4754         dest_qword >>= shift_width;
4755
4756         /* get the address from the struct field */
4757         target = dest_ctx + ce_info->offset;
4758
4759         /* put it back in the struct */
4760         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4761 }
4762
4763 /**
4764  * ice_get_ctx - extract context bits from a packed structure
4765  * @src_ctx:  pointer to a generic packed context structure
4766  * @dest_ctx: pointer to a generic non-packed context structure
4767  * @ce_info:  a description of the structure to be read from
4768  */
4769 enum ice_status
4770 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4771 {
4772         int f;
4773
4774         for (f = 0; ce_info[f].width; f++) {
4775                 switch (ce_info[f].size_of) {
4776                 case 1:
4777                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4778                         break;
4779                 case 2:
4780                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4781                         break;
4782                 case 4:
4783                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4784                         break;
4785                 case 8:
4786                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4787                         break;
4788                 default:
4789                         /* nothing to do, just keep going */
4790                         break;
4791                 }
4792         }
4793
4794         return ICE_SUCCESS;
4795 }
4796
4797 /**
4798  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4799  * @hw: pointer to the HW struct
4800  * @vsi_handle: software VSI handle
4801  * @tc: TC number
4802  * @q_handle: software queue handle
4803  */
4804 struct ice_q_ctx *
4805 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4806 {
4807         struct ice_vsi_ctx *vsi;
4808         struct ice_q_ctx *q_ctx;
4809
4810         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4811         if (!vsi)
4812                 return NULL;
4813         if (q_handle >= vsi->num_lan_q_entries[tc])
4814                 return NULL;
4815         if (!vsi->lan_q_ctx[tc])
4816                 return NULL;
4817         q_ctx = vsi->lan_q_ctx[tc];
4818         return &q_ctx[q_handle];
4819 }
4820
4821 /**
4822  * ice_ena_vsi_txq
4823  * @pi: port information structure
4824  * @vsi_handle: software VSI handle
4825  * @tc: TC number
4826  * @q_handle: software queue handle
4827  * @num_qgrps: Number of added queue groups
4828  * @buf: list of queue groups to be added
4829  * @buf_size: size of buffer for indirect command
4830  * @cd: pointer to command details structure or NULL
4831  *
4832  * This function adds one LAN queue
4833  */
4834 enum ice_status
4835 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4836                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4837                 struct ice_sq_cd *cd)
4838 {
4839         struct ice_aqc_txsched_elem_data node = { 0 };
4840         struct ice_sched_node *parent;
4841         struct ice_q_ctx *q_ctx;
4842         enum ice_status status;
4843         struct ice_hw *hw;
4844
4845         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4846                 return ICE_ERR_CFG;
4847
4848         if (num_qgrps > 1 || buf->num_txqs > 1)
4849                 return ICE_ERR_MAX_LIMIT;
4850
4851         hw = pi->hw;
4852
4853         if (!ice_is_vsi_valid(hw, vsi_handle))
4854                 return ICE_ERR_PARAM;
4855
4856         ice_acquire_lock(&pi->sched_lock);
4857
4858         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4859         if (!q_ctx) {
4860                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4861                           q_handle);
4862                 status = ICE_ERR_PARAM;
4863                 goto ena_txq_exit;
4864         }
4865
4866         /* find a parent node */
4867         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4868                                             ICE_SCHED_NODE_OWNER_LAN);
4869         if (!parent) {
4870                 status = ICE_ERR_PARAM;
4871                 goto ena_txq_exit;
4872         }
4873
4874         buf->parent_teid = parent->info.node_teid;
4875         node.parent_teid = parent->info.node_teid;
4876         /* Mark that the values in the "generic" section as valid. The default
4877          * value in the "generic" section is zero. This means that :
4878          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4879          * - 0 priority among siblings, indicated by Bit 1-3.
4880          * - WFQ, indicated by Bit 4.
4881          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4882          * Bit 5-6.
4883          * - Bit 7 is reserved.
4884          * Without setting the generic section as valid in valid_sections, the
4885          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4886          */
4887         buf->txqs[0].info.valid_sections =
4888                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4889                 ICE_AQC_ELEM_VALID_EIR;
4890         buf->txqs[0].info.generic = 0;
4891         buf->txqs[0].info.cir_bw.bw_profile_idx =
4892                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4893         buf->txqs[0].info.cir_bw.bw_alloc =
4894                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4895         buf->txqs[0].info.eir_bw.bw_profile_idx =
4896                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4897         buf->txqs[0].info.eir_bw.bw_alloc =
4898                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4899
4900         /* add the LAN queue */
4901         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4902         if (status != ICE_SUCCESS) {
4903                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4904                           LE16_TO_CPU(buf->txqs[0].txq_id),
4905                           hw->adminq.sq_last_status);
4906                 goto ena_txq_exit;
4907         }
4908
4909         node.node_teid = buf->txqs[0].q_teid;
4910         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4911         q_ctx->q_handle = q_handle;
4912         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4913
4914         /* add a leaf node into scheduler tree queue layer */
4915         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4916         if (!status)
4917                 status = ice_sched_replay_q_bw(pi, q_ctx);
4918
4919 ena_txq_exit:
4920         ice_release_lock(&pi->sched_lock);
4921         return status;
4922 }
4923
4924 /**
4925  * ice_dis_vsi_txq
4926  * @pi: port information structure
4927  * @vsi_handle: software VSI handle
4928  * @tc: TC number
4929  * @num_queues: number of queues
4930  * @q_handles: pointer to software queue handle array
4931  * @q_ids: pointer to the q_id array
4932  * @q_teids: pointer to queue node teids
4933  * @rst_src: if called due to reset, specifies the reset source
4934  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4935  * @cd: pointer to command details structure or NULL
4936  *
4937  * This function removes queues and their corresponding nodes in SW DB
4938  */
4939 enum ice_status
4940 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4941                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4942                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4943                 struct ice_sq_cd *cd)
4944 {
4945         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4946         struct ice_aqc_dis_txq_item *qg_list;
4947         struct ice_q_ctx *q_ctx;
4948         struct ice_hw *hw;
4949         u16 i, buf_size;
4950
4951         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4952                 return ICE_ERR_CFG;
4953
4954         hw = pi->hw;
4955
4956         if (!num_queues) {
4957                 /* if queue is disabled already yet the disable queue command
4958                  * has to be sent to complete the VF reset, then call
4959                  * ice_aq_dis_lan_txq without any queue information
4960                  */
4961                 if (rst_src)
4962                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
4963                                                   vmvf_num, NULL);
4964                 return ICE_ERR_CFG;
4965         }
4966
4967         buf_size = ice_struct_size(qg_list, q_id, 1);
4968         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
4969         if (!qg_list)
4970                 return ICE_ERR_NO_MEMORY;
4971
4972         ice_acquire_lock(&pi->sched_lock);
4973
4974         for (i = 0; i < num_queues; i++) {
4975                 struct ice_sched_node *node;
4976
4977                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4978                 if (!node)
4979                         continue;
4980                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
4981                 if (!q_ctx) {
4982                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4983                                   q_handles[i]);
4984                         continue;
4985                 }
4986                 if (q_ctx->q_handle != q_handles[i]) {
4987                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4988                                   q_ctx->q_handle, q_handles[i]);
4989                         continue;
4990                 }
4991                 qg_list->parent_teid = node->info.parent_teid;
4992                 qg_list->num_qs = 1;
4993                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
4994                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
4995                                             vmvf_num, cd);
4996
4997                 if (status != ICE_SUCCESS)
4998                         break;
4999                 ice_free_sched_node(pi, node);
5000                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
5001         }
5002         ice_release_lock(&pi->sched_lock);
5003         ice_free(hw, qg_list);
5004         return status;
5005 }
5006
5007 /**
5008  * ice_cfg_vsi_qs - configure the new/existing VSI queues
5009  * @pi: port information structure
5010  * @vsi_handle: software VSI handle
5011  * @tc_bitmap: TC bitmap
5012  * @maxqs: max queues array per TC
5013  * @owner: LAN or RDMA
5014  *
5015  * This function adds/updates the VSI queues per TC.
5016  */
5017 static enum ice_status
5018 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
5019                u16 *maxqs, u8 owner)
5020 {
5021         enum ice_status status = ICE_SUCCESS;
5022         u8 i;
5023
5024         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
5025                 return ICE_ERR_CFG;
5026
5027         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
5028                 return ICE_ERR_PARAM;
5029
5030         ice_acquire_lock(&pi->sched_lock);
5031
5032         ice_for_each_traffic_class(i) {
5033                 /* configuration is possible only if TC node is present */
5034                 if (!ice_sched_get_tc_node(pi, i))
5035                         continue;
5036
5037                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
5038                                            ice_is_tc_ena(tc_bitmap, i));
5039                 if (status)
5040                         break;
5041         }
5042
5043         ice_release_lock(&pi->sched_lock);
5044         return status;
5045 }
5046
5047 /**
5048  * ice_cfg_vsi_lan - configure VSI LAN queues
5049  * @pi: port information structure
5050  * @vsi_handle: software VSI handle
5051  * @tc_bitmap: TC bitmap
5052  * @max_lanqs: max LAN queues array per TC
5053  *
5054  * This function adds/updates the VSI LAN queues per TC.
5055  */
5056 enum ice_status
5057 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
5058                 u16 *max_lanqs)
5059 {
5060         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
5061                               ICE_SCHED_NODE_OWNER_LAN);
5062 }
5063
5064 /**
5065  * ice_is_main_vsi - checks whether the VSI is main VSI
5066  * @hw: pointer to the HW struct
5067  * @vsi_handle: VSI handle
5068  *
5069  * Checks whether the VSI is the main VSI (the first PF VSI created on
5070  * given PF).
5071  */
5072 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
5073 {
5074         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
5075 }
5076
5077 /**
5078  * ice_replay_pre_init - replay pre initialization
5079  * @hw: pointer to the HW struct
5080  * @sw: pointer to switch info struct for which function initializes filters
5081  *
5082  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
5083  */
5084 enum ice_status
5085 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
5086 {
5087         enum ice_status status;
5088         u8 i;
5089
5090         /* Delete old entries from replay filter list head if there is any */
5091         ice_rm_sw_replay_rule_info(hw, sw);
5092         /* In start of replay, move entries into replay_rules list, it
5093          * will allow adding rules entries back to filt_rules list,
5094          * which is operational list.
5095          */
5096         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
5097                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
5098                                   &sw->recp_list[i].filt_replay_rules);
5099         ice_sched_replay_agg_vsi_preinit(hw);
5100
5101         status = ice_sched_replay_root_node_bw(hw->port_info);
5102         if (status)
5103                 return status;
5104
5105         return ice_sched_replay_tc_node_bw(hw->port_info);
5106 }
5107
5108 /**
5109  * ice_replay_vsi - replay VSI configuration
5110  * @hw: pointer to the HW struct
5111  * @vsi_handle: driver VSI handle
5112  *
5113  * Restore all VSI configuration after reset. It is required to call this
5114  * function with main VSI first.
5115  */
5116 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
5117 {
5118         struct ice_switch_info *sw = hw->switch_info;
5119         struct ice_port_info *pi = hw->port_info;
5120         enum ice_status status;
5121
5122         if (!ice_is_vsi_valid(hw, vsi_handle))
5123                 return ICE_ERR_PARAM;
5124
5125         /* Replay pre-initialization if there is any */
5126         if (ice_is_main_vsi(hw, vsi_handle)) {
5127                 status = ice_replay_pre_init(hw, sw);
5128                 if (status)
5129                         return status;
5130         }
5131         /* Replay per VSI all RSS configurations */
5132         status = ice_replay_rss_cfg(hw, vsi_handle);
5133         if (status)
5134                 return status;
5135         /* Replay per VSI all filters */
5136         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
5137         if (!status)
5138                 status = ice_replay_vsi_agg(hw, vsi_handle);
5139         return status;
5140 }
5141
5142 /**
5143  * ice_replay_post - post replay configuration cleanup
5144  * @hw: pointer to the HW struct
5145  *
5146  * Post replay cleanup.
5147  */
5148 void ice_replay_post(struct ice_hw *hw)
5149 {
5150         /* Delete old entries from replay filter list head */
5151         ice_rm_all_sw_replay_rule_info(hw);
5152         ice_sched_replay_agg(hw);
5153 }
5154
5155 /**
5156  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
5157  * @hw: ptr to the hardware info
5158  * @reg: offset of 64 bit HW register to read from
5159  * @prev_stat_loaded: bool to specify if previous stats are loaded
5160  * @prev_stat: ptr to previous loaded stat value
5161  * @cur_stat: ptr to current stat value
5162  */
5163 void
5164 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
5165                   u64 *prev_stat, u64 *cur_stat)
5166 {
5167         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
5168
5169         /* device stats are not reset at PFR, they likely will not be zeroed
5170          * when the driver starts. Thus, save the value from the first read
5171          * without adding to the statistic value so that we report stats which
5172          * count up from zero.
5173          */
5174         if (!prev_stat_loaded) {
5175                 *prev_stat = new_data;
5176                 return;
5177         }
5178
5179         /* Calculate the difference between the new and old values, and then
5180          * add it to the software stat value.
5181          */
5182         if (new_data >= *prev_stat)
5183                 *cur_stat += new_data - *prev_stat;
5184         else
5185                 /* to manage the potential roll-over */
5186                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
5187
5188         /* Update the previously stored value to prepare for next read */
5189         *prev_stat = new_data;
5190 }
5191
5192 /**
5193  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
5194  * @hw: ptr to the hardware info
5195  * @reg: offset of HW register to read from
5196  * @prev_stat_loaded: bool to specify if previous stats are loaded
5197  * @prev_stat: ptr to previous loaded stat value
5198  * @cur_stat: ptr to current stat value
5199  */
5200 void
5201 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
5202                   u64 *prev_stat, u64 *cur_stat)
5203 {
5204         u32 new_data;
5205
5206         new_data = rd32(hw, reg);
5207
5208         /* device stats are not reset at PFR, they likely will not be zeroed
5209          * when the driver starts. Thus, save the value from the first read
5210          * without adding to the statistic value so that we report stats which
5211          * count up from zero.
5212          */
5213         if (!prev_stat_loaded) {
5214                 *prev_stat = new_data;
5215                 return;
5216         }
5217
5218         /* Calculate the difference between the new and old values, and then
5219          * add it to the software stat value.
5220          */
5221         if (new_data >= *prev_stat)
5222                 *cur_stat += new_data - *prev_stat;
5223         else
5224                 /* to manage the potential roll-over */
5225                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
5226
5227         /* Update the previously stored value to prepare for next read */
5228         *prev_stat = new_data;
5229 }
5230
5231 /**
5232  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
5233  * @hw: ptr to the hardware info
5234  * @vsi_handle: VSI handle
5235  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
5236  * @cur_stats: ptr to current stats structure
5237  *
5238  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
5239  * thus cannot be read using the normal ice_stat_update32 function.
5240  *
5241  * Read the GLV_REPC register associated with the given VSI, and update the
5242  * rx_no_desc and rx_error values in the ice_eth_stats structure.
5243  *
5244  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
5245  * cleared each time it's read.
5246  *
5247  * Note that the GLV_RDPC register also counts the causes that would trigger
5248  * GLV_REPC. However, it does not give the finer grained detail about why the
5249  * packets are being dropped. The GLV_REPC values can be used to distinguish
5250  * whether Rx packets are dropped due to errors or due to no available
5251  * descriptors.
5252  */
5253 void
5254 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
5255                      struct ice_eth_stats *cur_stats)
5256 {
5257         u16 vsi_num, no_desc, error_cnt;
5258         u32 repc;
5259
5260         if (!ice_is_vsi_valid(hw, vsi_handle))
5261                 return;
5262
5263         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
5264
5265         /* If we haven't loaded stats yet, just clear the current value */
5266         if (!prev_stat_loaded) {
5267                 wr32(hw, GLV_REPC(vsi_num), 0);
5268                 return;
5269         }
5270
5271         repc = rd32(hw, GLV_REPC(vsi_num));
5272         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
5273         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
5274
5275         /* Clear the count by writing to the stats register */
5276         wr32(hw, GLV_REPC(vsi_num), 0);
5277
5278         cur_stats->rx_no_desc += no_desc;
5279         cur_stats->rx_errors += error_cnt;
5280 }
5281
5282 /**
5283  * ice_sched_query_elem - query element information from HW
5284  * @hw: pointer to the HW struct
5285  * @node_teid: node TEID to be queried
5286  * @buf: buffer to element information
5287  *
5288  * This function queries HW element information
5289  */
5290 enum ice_status
5291 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
5292                      struct ice_aqc_txsched_elem_data *buf)
5293 {
5294         u16 buf_size, num_elem_ret = 0;
5295         enum ice_status status;
5296
5297         buf_size = sizeof(*buf);
5298         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
5299         buf->node_teid = CPU_TO_LE32(node_teid);
5300         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
5301                                           NULL);
5302         if (status != ICE_SUCCESS || num_elem_ret != 1)
5303                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
5304         return status;
5305 }
5306
5307 /**
5308  * ice_get_fw_mode - returns FW mode
5309  * @hw: pointer to the HW struct
5310  */
5311 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
5312 {
5313 #define ICE_FW_MODE_DBG_M BIT(0)
5314 #define ICE_FW_MODE_REC_M BIT(1)
5315 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
5316         u32 fw_mode;
5317
5318         /* check the current FW mode */
5319         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
5320
5321         if (fw_mode & ICE_FW_MODE_DBG_M)
5322                 return ICE_FW_MODE_DBG;
5323         else if (fw_mode & ICE_FW_MODE_REC_M)
5324                 return ICE_FW_MODE_REC;
5325         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
5326                 return ICE_FW_MODE_ROLLBACK;
5327         else
5328                 return ICE_FW_MODE_NORMAL;
5329 }
5330
5331 /**
5332  * ice_aq_read_i2c
5333  * @hw: pointer to the hw struct
5334  * @topo_addr: topology address for a device to communicate with
5335  * @bus_addr: 7-bit I2C bus address
5336  * @addr: I2C memory address (I2C offset) with up to 16 bits
5337  * @params: I2C parameters: bit [7] - Repeated start, bits [6:5] data offset size,
5338  *                          bit [4] - I2C address type, bits [3:0] - data size to read (0-16 bytes)
5339  * @data: pointer to data (0 to 16 bytes) to be read from the I2C device
5340  * @cd: pointer to command details structure or NULL
5341  *
5342  * Read I2C (0x06E2)
5343  */
5344 enum ice_status
5345 ice_aq_read_i2c(struct ice_hw *hw, struct ice_aqc_link_topo_addr topo_addr,
5346                 u16 bus_addr, __le16 addr, u8 params, u8 *data,
5347                 struct ice_sq_cd *cd)
5348 {
5349         struct ice_aq_desc desc = { 0 };
5350         struct ice_aqc_i2c *cmd;
5351         enum ice_status status;
5352         u8 data_size;
5353
5354         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_read_i2c);
5355         cmd = &desc.params.read_write_i2c;
5356
5357         if (!data)
5358                 return ICE_ERR_PARAM;
5359
5360         data_size = (params & ICE_AQC_I2C_DATA_SIZE_M) >> ICE_AQC_I2C_DATA_SIZE_S;
5361
5362         cmd->i2c_bus_addr = CPU_TO_LE16(bus_addr);
5363         cmd->topo_addr = topo_addr;
5364         cmd->i2c_params = params;
5365         cmd->i2c_addr = addr;
5366
5367         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5368         if (!status) {
5369                 struct ice_aqc_read_i2c_resp *resp;
5370                 u8 i;
5371
5372                 resp = &desc.params.read_i2c_resp;
5373                 for (i = 0; i < data_size; i++) {
5374                         *data = resp->i2c_data[i];
5375                         data++;
5376                 }
5377         }
5378
5379         return status;
5380 }
5381
5382 /**
5383  * ice_aq_write_i2c
5384  * @hw: pointer to the hw struct
5385  * @topo_addr: topology address for a device to communicate with
5386  * @bus_addr: 7-bit I2C bus address
5387  * @addr: I2C memory address (I2C offset) with up to 16 bits
5388  * @params: I2C parameters: bit [4] - I2C address type, bits [3:0] - data size to write (0-7 bytes)
5389  * @data: pointer to data (0 to 4 bytes) to be written to the I2C device
5390  * @cd: pointer to command details structure or NULL
5391  *
5392  * Write I2C (0x06E3)
5393  */
5394 enum ice_status
5395 ice_aq_write_i2c(struct ice_hw *hw, struct ice_aqc_link_topo_addr topo_addr,
5396                  u16 bus_addr, __le16 addr, u8 params, u8 *data,
5397                  struct ice_sq_cd *cd)
5398 {
5399         struct ice_aq_desc desc = { 0 };
5400         struct ice_aqc_i2c *cmd;
5401         u8 i, data_size;
5402
5403         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_write_i2c);
5404         cmd = &desc.params.read_write_i2c;
5405
5406         data_size = (params & ICE_AQC_I2C_DATA_SIZE_M) >> ICE_AQC_I2C_DATA_SIZE_S;
5407
5408         /* data_size limited to 4 */
5409         if (data_size > 4)
5410                 return ICE_ERR_PARAM;
5411
5412         cmd->i2c_bus_addr = CPU_TO_LE16(bus_addr);
5413         cmd->topo_addr = topo_addr;
5414         cmd->i2c_params = params;
5415         cmd->i2c_addr = addr;
5416
5417         for (i = 0; i < data_size; i++) {
5418                 cmd->i2c_data[i] = *data;
5419                 data++;
5420         }
5421
5422         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5423 }
5424
5425 /**
5426  * ice_aq_set_gpio
5427  * @hw: pointer to the hw struct
5428  * @gpio_ctrl_handle: GPIO controller node handle
5429  * @pin_idx: IO Number of the GPIO that needs to be set
5430  * @value: SW provide IO value to set in the LSB
5431  * @cd: pointer to command details structure or NULL
5432  *
5433  * Sends 0x06EC AQ command to set the GPIO pin state that's part of the topology
5434  */
5435 enum ice_status
5436 ice_aq_set_gpio(struct ice_hw *hw, u16 gpio_ctrl_handle, u8 pin_idx, bool value,
5437                 struct ice_sq_cd *cd)
5438 {
5439         struct ice_aqc_gpio *cmd;
5440         struct ice_aq_desc desc;
5441
5442         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_gpio);
5443         cmd = &desc.params.read_write_gpio;
5444         cmd->gpio_ctrl_handle = gpio_ctrl_handle;
5445         cmd->gpio_num = pin_idx;
5446         cmd->gpio_val = value ? 1 : 0;
5447
5448         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5449 }
5450
5451 /**
5452  * ice_aq_get_gpio
5453  * @hw: pointer to the hw struct
5454  * @gpio_ctrl_handle: GPIO controller node handle
5455  * @pin_idx: IO Number of the GPIO that needs to be set
5456  * @value: IO value read
5457  * @cd: pointer to command details structure or NULL
5458  *
5459  * Sends 0x06ED AQ command to get the value of a GPIO signal which is part of
5460  * the topology
5461  */
5462 enum ice_status
5463 ice_aq_get_gpio(struct ice_hw *hw, u16 gpio_ctrl_handle, u8 pin_idx,
5464                 bool *value, struct ice_sq_cd *cd)
5465 {
5466         struct ice_aqc_gpio *cmd;
5467         struct ice_aq_desc desc;
5468         enum ice_status status;
5469
5470         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_gpio);
5471         cmd = &desc.params.read_write_gpio;
5472         cmd->gpio_ctrl_handle = gpio_ctrl_handle;
5473         cmd->gpio_num = pin_idx;
5474
5475         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5476         if (status)
5477                 return status;
5478
5479         *value = !!cmd->gpio_val;
5480         return ICE_SUCCESS;
5481 }
5482
5483 /**
5484  * ice_fw_supports_link_override
5485  * @hw: pointer to the hardware structure
5486  *
5487  * Checks if the firmware supports link override
5488  */
5489 bool ice_fw_supports_link_override(struct ice_hw *hw)
5490 {
5491         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
5492                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
5493                         return true;
5494                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
5495                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
5496                         return true;
5497         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
5498                 return true;
5499         }
5500
5501         return false;
5502 }
5503
5504 /**
5505  * ice_get_link_default_override
5506  * @ldo: pointer to the link default override struct
5507  * @pi: pointer to the port info struct
5508  *
5509  * Gets the link default override for a port
5510  */
5511 enum ice_status
5512 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
5513                               struct ice_port_info *pi)
5514 {
5515         u16 i, tlv, tlv_len, tlv_start, buf, offset;
5516         struct ice_hw *hw = pi->hw;
5517         enum ice_status status;
5518
5519         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
5520                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
5521         if (status) {
5522                 ice_debug(hw, ICE_DBG_INIT, "Failed to read link override TLV.\n");
5523                 return status;
5524         }
5525
5526         /* Each port has its own config; calculate for our port */
5527         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
5528                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
5529
5530         /* link options first */
5531         status = ice_read_sr_word(hw, tlv_start, &buf);
5532         if (status) {
5533                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5534                 return status;
5535         }
5536         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
5537         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
5538                 ICE_LINK_OVERRIDE_PHY_CFG_S;
5539
5540         /* link PHY config */
5541         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
5542         status = ice_read_sr_word(hw, offset, &buf);
5543         if (status) {
5544                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override phy config.\n");
5545                 return status;
5546         }
5547         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
5548
5549         /* PHY types low */
5550         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
5551         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
5552                 status = ice_read_sr_word(hw, (offset + i), &buf);
5553                 if (status) {
5554                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5555                         return status;
5556                 }
5557                 /* shift 16 bits at a time to fill 64 bits */
5558                 ldo->phy_type_low |= ((u64)buf << (i * 16));
5559         }
5560
5561         /* PHY types high */
5562         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
5563                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
5564         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
5565                 status = ice_read_sr_word(hw, (offset + i), &buf);
5566                 if (status) {
5567                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5568                         return status;
5569                 }
5570                 /* shift 16 bits at a time to fill 64 bits */
5571                 ldo->phy_type_high |= ((u64)buf << (i * 16));
5572         }
5573
5574         return status;
5575 }
5576
5577 /**
5578  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
5579  * @caps: get PHY capability data
5580  */
5581 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
5582 {
5583         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
5584             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
5585                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
5586                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
5587                 return true;
5588
5589         return false;
5590 }
5591
5592 /**
5593  * ice_aq_set_lldp_mib - Set the LLDP MIB
5594  * @hw: pointer to the HW struct
5595  * @mib_type: Local, Remote or both Local and Remote MIBs
5596  * @buf: pointer to the caller-supplied buffer to store the MIB block
5597  * @buf_size: size of the buffer (in bytes)
5598  * @cd: pointer to command details structure or NULL
5599  *
5600  * Set the LLDP MIB. (0x0A08)
5601  */
5602 enum ice_status
5603 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
5604                     struct ice_sq_cd *cd)
5605 {
5606         struct ice_aqc_lldp_set_local_mib *cmd;
5607         struct ice_aq_desc desc;
5608
5609         cmd = &desc.params.lldp_set_mib;
5610
5611         if (buf_size == 0 || !buf)
5612                 return ICE_ERR_PARAM;
5613
5614         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
5615
5616         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
5617         desc.datalen = CPU_TO_LE16(buf_size);
5618
5619         cmd->type = mib_type;
5620         cmd->length = CPU_TO_LE16(buf_size);
5621
5622         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
5623 }
5624
5625 /**
5626  * ice_fw_supports_lldp_fltr_ctrl - check NVM version supports lldp_fltr_ctrl
5627  * @hw: pointer to HW struct
5628  */
5629 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
5630 {
5631         if (hw->mac_type != ICE_MAC_E810)
5632                 return false;
5633
5634         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
5635                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
5636                         return true;
5637                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
5638                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
5639                         return true;
5640         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
5641                 return true;
5642         }
5643         return false;
5644 }
5645
5646 /**
5647  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
5648  * @hw: pointer to HW struct
5649  * @vsi_num: absolute HW index for VSI
5650  * @add: boolean for if adding or removing a filter
5651  */
5652 enum ice_status
5653 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
5654 {
5655         struct ice_aqc_lldp_filter_ctrl *cmd;
5656         struct ice_aq_desc desc;
5657
5658         cmd = &desc.params.lldp_filter_ctrl;
5659
5660         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
5661
5662         if (add)
5663                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
5664         else
5665                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
5666
5667         cmd->vsi_num = CPU_TO_LE16(vsi_num);
5668
5669         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
5670 }
5671
5672 /**
5673  * ice_fw_supports_report_dflt_cfg
5674  * @hw: pointer to the hardware structure
5675  *
5676  * Checks if the firmware supports report default configuration
5677  */
5678 bool ice_fw_supports_report_dflt_cfg(struct ice_hw *hw)
5679 {
5680         if (hw->api_maj_ver == ICE_FW_API_REPORT_DFLT_CFG_MAJ) {
5681                 if (hw->api_min_ver > ICE_FW_API_REPORT_DFLT_CFG_MIN)
5682                         return true;
5683                 if (hw->api_min_ver == ICE_FW_API_REPORT_DFLT_CFG_MIN &&
5684                     hw->api_patch >= ICE_FW_API_REPORT_DFLT_CFG_PATCH)
5685                         return true;
5686         } else if (hw->api_maj_ver > ICE_FW_API_REPORT_DFLT_CFG_MAJ) {
5687                 return true;
5688         }
5689         return false;
5690 }