drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 200
  13
  14 #define ICE_PROG_FLEX_ENTRY(hw, rxdid, mdid, idx) \
  15         wr32((hw), GLFLXP_RXDID_FLX_WRD_##idx(rxdid), \
  16              ((ICE_RX_OPC_MDID << \
  17                GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_S) & \
  18               GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_M) | \
  19              (((mdid) << GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_S) & \
  20               GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_M))
  21
  22 #define ICE_PROG_FLEX_ENTRY_EXTRACT(hw, rxdid, protid, off, idx) \
  23         wr32((hw), GLFLXP_RXDID_FLX_WRD_##idx(rxdid), \
  24              ((ICE_RX_OPC_EXTRACT << \
  25                GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_S) & \
  26               GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_M) | \
  27              (((protid) << GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_S) & \
  28               GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_M) | \
  29              (((off) << GLFLXP_RXDID_FLX_WRD_##idx##_EXTRACTION_OFFSET_S) & \
  30               GLFLXP_RXDID_FLX_WRD_##idx##_EXTRACTION_OFFSET_M))
  31
  32 #define ICE_PROG_FLG_ENTRY(hw, rxdid, flg_0, flg_1, flg_2, flg_3, idx) \
  33         wr32((hw), GLFLXP_RXDID_FLAGS(rxdid, idx), \
  34              (((flg_0) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_S) & \
  35               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_M) | \
  36              (((flg_1) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_S) & \
  37               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_M) | \
  38              (((flg_2) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_S) & \
  39               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_M) | \
  40              (((flg_3) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_S) & \
  41               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_M))
  42
  43
  44 /**
  45  * ice_set_mac_type - Sets MAC type
  46  * @hw: pointer to the HW structure
  47  *
  48  * This function sets the MAC type of the adapter based on the
  49  * vendor ID and device ID stored in the HW structure.
  50  */
  51 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  52 {
  53         enum ice_status status = ICE_SUCCESS;
  54
  55         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  56
  57         if (hw->vendor_id == ICE_INTEL_VENDOR_ID) {
  58                 switch (hw->device_id) {
  59                 default:
  60                         hw->mac_type = ICE_MAC_GENERIC;
  61                         break;
  62                 }
  63         } else {
  64                 status = ICE_ERR_DEVICE_NOT_SUPPORTED;
  65         }
  66
  67         ice_debug(hw, ICE_DBG_INIT, "found mac_type: %d, status: %d\n",
  68                   hw->mac_type, status);
  69
  70         return status;
  71 }
  72
  73
  74 /**
  75  * ice_clear_pf_cfg - Clear PF configuration
  76  * @hw: pointer to the hardware structure
  77  *
  78  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  79  * configuration, flow director filters, etc.).
  80  */
  81 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  82 {
  83         struct ice_aq_desc desc;
  84
  85         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  86
  87         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  88 }
  89
  90 /**
  91  * ice_aq_manage_mac_read - manage MAC address read command
  92  * @hw: pointer to the HW struct
  93  * @buf: a virtual buffer to hold the manage MAC read response
  94  * @buf_size: Size of the virtual buffer
  95  * @cd: pointer to command details structure or NULL
  96  *
  97  * This function is used to return per PF station MAC address (0x0107).
  98  * NOTE: Upon successful completion of this command, MAC address information
  99  * is returned in user specified buffer. Please interpret user specified
 100  * buffer as "manage_mac_read" response.
 101  * Response such as various MAC addresses are stored in HW struct (port.mac)
 102  * ice_aq_discover_caps is expected to be called before this function is called.
 103  */
 104 static enum ice_status
 105 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
 106                        struct ice_sq_cd *cd)
 107 {
 108         struct ice_aqc_manage_mac_read_resp *resp;
 109         struct ice_aqc_manage_mac_read *cmd;
 110         struct ice_aq_desc desc;
 111         enum ice_status status;
 112         u16 flags;
 113         u8 i;
 114
 115         cmd = &desc.params.mac_read;
 116
 117         if (buf_size < sizeof(*resp))
 118                 return ICE_ERR_BUF_TOO_SHORT;
 119
 120         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 121
 122         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 123         if (status)
 124                 return status;
 125
 126         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 127         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 128
 129         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 130                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 131                 return ICE_ERR_CFG;
 132         }
 133
 134         /* A single port can report up to two (LAN and WoL) addresses */
 135         for (i = 0; i < cmd->num_addr; i++)
 136                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 137                         ice_memcpy(hw->port_info->mac.lan_addr,
 138                                    resp[i].mac_addr, ETH_ALEN,
 139                                    ICE_DMA_TO_NONDMA);
 140                         ice_memcpy(hw->port_info->mac.perm_addr,
 141                                    resp[i].mac_addr,
 142                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 143                         break;
 144                 }
 145
 146         return ICE_SUCCESS;
 147 }
 148
 149 /**
 150  * ice_aq_get_phy_caps - returns PHY capabilities
 151  * @pi: port information structure
 152  * @qual_mods: report qualified modules
 153  * @report_mode: report mode capabilities
 154  * @pcaps: structure for PHY capabilities to be filled
 155  * @cd: pointer to command details structure or NULL
 156  *
 157  * Returns the various PHY capabilities supported on the Port (0x0600)
 158  */
 159 enum ice_status
 160 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 161                     struct ice_aqc_get_phy_caps_data *pcaps,
 162                     struct ice_sq_cd *cd)
 163 {
 164         struct ice_aqc_get_phy_caps *cmd;
 165         u16 pcaps_size = sizeof(*pcaps);
 166         struct ice_aq_desc desc;
 167         enum ice_status status;
 168
 169         cmd = &desc.params.get_phy;
 170
 171         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 172                 return ICE_ERR_PARAM;
 173
 174         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 175
 176         if (qual_mods)
 177                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 178
 179         cmd->param0 |= CPU_TO_LE16(report_mode);
 180         status = ice_aq_send_cmd(pi->hw, &desc, pcaps, pcaps_size, cd);
 181
 182         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 183                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 184                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 185         }
 186
 187         return status;
 188 }
 189
 190 /**
 191  * ice_get_media_type - Gets media type
 192  * @pi: port information structure
 193  */
 194 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 195 {
 196         struct ice_link_status *hw_link_info;
 197
 198         if (!pi)
 199                 return ICE_MEDIA_UNKNOWN;
 200
 201         hw_link_info = &pi->phy.link_info;
 202         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 203                 /* If more than one media type is selected, report unknown */
 204                 return ICE_MEDIA_UNKNOWN;
 205
 206         if (hw_link_info->phy_type_low) {
 207                 switch (hw_link_info->phy_type_low) {
 208                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 209                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 210                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 211                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 212                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 213                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 214                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 215                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 216                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 217                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 218                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 219                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 220                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 221                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 222                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 223                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 224                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 225                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 226                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 227                         return ICE_MEDIA_FIBER;
 228                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 229                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 230                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 231                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 232                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 233                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 234                         return ICE_MEDIA_BASET;
 235                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 236                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 237                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 238                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 239                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 240                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 241                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 242                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 243                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 244                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 245                         return ICE_MEDIA_DA;
 246                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 247                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 248                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 249                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 250                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 251                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 252                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 253                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 254                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 255                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 256                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 257                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 258                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 259                         return ICE_MEDIA_BACKPLANE;
 260                 }
 261         } else {
 262                 switch (hw_link_info->phy_type_high) {
 263                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 264                         return ICE_MEDIA_BACKPLANE;
 265                 }
 266         }
 267         return ICE_MEDIA_UNKNOWN;
 268 }
 269
 270 /**
 271  * ice_aq_get_link_info
 272  * @pi: port information structure
 273  * @ena_lse: enable/disable LinkStatusEvent reporting
 274  * @link: pointer to link status structure - optional
 275  * @cd: pointer to command details structure or NULL
 276  *
 277  * Get Link Status (0x607). Returns the link status of the adapter.
 278  */
 279 enum ice_status
 280 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 281                      struct ice_link_status *link, struct ice_sq_cd *cd)
 282 {
 283         struct ice_aqc_get_link_status_data link_data = { 0 };
 284         struct ice_aqc_get_link_status *resp;
 285         struct ice_link_status *li_old, *li;
 286         enum ice_media_type *hw_media_type;
 287         struct ice_fc_info *hw_fc_info;
 288         bool tx_pause, rx_pause;
 289         struct ice_aq_desc desc;
 290         enum ice_status status;
 291         struct ice_hw *hw;
 292         u16 cmd_flags;
 293
 294         if (!pi)
 295                 return ICE_ERR_PARAM;
 296         hw = pi->hw;
 297         li_old = &pi->phy.link_info_old;
 298         hw_media_type = &pi->phy.media_type;
 299         li = &pi->phy.link_info;
 300         hw_fc_info = &pi->fc;
 301
 302         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 303         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 304         resp = &desc.params.get_link_status;
 305         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 306         resp->lport_num = pi->lport;
 307
 308         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 309
 310         if (status != ICE_SUCCESS)
 311                 return status;
 312
 313         /* save off old link status information */
 314         *li_old = *li;
 315
 316         /* update current link status information */
 317         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 318         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 319         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 320         *hw_media_type = ice_get_media_type(pi);
 321         li->link_info = link_data.link_info;
 322         li->an_info = link_data.an_info;
 323         li->ext_info = link_data.ext_info;
 324         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 325         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 326         li->topo_media_conflict = link_data.topo_media_conflict;
 327         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 328                                       ICE_AQ_CFG_PACING_TYPE_M);
 329
 330         /* update fc info */
 331         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 332         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 333         if (tx_pause && rx_pause)
 334                 hw_fc_info->current_mode = ICE_FC_FULL;
 335         else if (tx_pause)
 336                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 337         else if (rx_pause)
 338                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 339         else
 340                 hw_fc_info->current_mode = ICE_FC_NONE;
 341
 342         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 343
 344         ice_debug(hw, ICE_DBG_LINK, "link_speed = 0x%x\n", li->link_speed);
 345         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
 346                   (unsigned long long)li->phy_type_low);
 347         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
 348                   (unsigned long long)li->phy_type_high);
 349         ice_debug(hw, ICE_DBG_LINK, "media_type = 0x%x\n", *hw_media_type);
 350         ice_debug(hw, ICE_DBG_LINK, "link_info = 0x%x\n", li->link_info);
 351         ice_debug(hw, ICE_DBG_LINK, "an_info = 0x%x\n", li->an_info);
 352         ice_debug(hw, ICE_DBG_LINK, "ext_info = 0x%x\n", li->ext_info);
 353         ice_debug(hw, ICE_DBG_LINK, "lse_ena = 0x%x\n", li->lse_ena);
 354         ice_debug(hw, ICE_DBG_LINK, "max_frame = 0x%x\n", li->max_frame_size);
 355         ice_debug(hw, ICE_DBG_LINK, "pacing = 0x%x\n", li->pacing);
 356
 357         /* save link status information */
 358         if (link)
 359                 *link = *li;
 360
 361         /* flag cleared so calling functions don't call AQ again */
 362         pi->phy.get_link_info = false;
 363
 364         return ICE_SUCCESS;
 365 }
 366
 367 /**
 368  * ice_init_flex_flags
 369  * @hw: pointer to the hardware structure
 370  * @prof_id: Rx Descriptor Builder profile ID
 371  *
 372  * Function to initialize Rx flex flags
 373  */
 374 static void ice_init_flex_flags(struct ice_hw *hw, enum ice_rxdid prof_id)
 375 {
 376         u8 idx = 0;
 377
 378         /* Flex-flag fields (0-2) are programmed with FLG64 bits with layout:
 379          * flexiflags0[5:0] - TCP flags, is_packet_fragmented, is_packet_UDP_GRE
 380          * flexiflags1[3:0] - Not used for flag programming
 381          * flexiflags2[7:0] - Tunnel and VLAN types
 382          * 2 invalid fields in last index
 383          */
 384         switch (prof_id) {
 385         /* Rx flex flags are currently programmed for the NIC profiles only.
 386          * Different flag bit programming configurations can be added per
 387          * profile as needed.
 388          */
 389         case ICE_RXDID_FLEX_NIC:
 390         case ICE_RXDID_FLEX_NIC_2:
 391                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_FRG,
 392                                    ICE_FLG_UDP_GRE, ICE_FLG_PKT_DSI,
 393                                    ICE_FLG_FIN, idx++);
 394                 /* flex flag 1 is not used for flexi-flag programming, skipping
 395                  * these four FLG64 bits.
 396                  */
 397                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_SYN, ICE_FLG_RST,
 398                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx++);
 399                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_DSI,
 400                                    ICE_FLG_PKT_DSI, ICE_FLG_EVLAN_x8100,
 401                                    ICE_FLG_EVLAN_x9100, idx++);
 402                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_VLAN_x8100,
 403                                    ICE_FLG_TNL_VLAN, ICE_FLG_TNL_MAC,
 404                                    ICE_FLG_TNL0, idx++);
 405                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_TNL1, ICE_FLG_TNL2,
 406                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx);
 407                 break;
 408
 409         default:
 410                 ice_debug(hw, ICE_DBG_INIT,
 411                           "Flag programming for profile ID %d not supported\n",
 412                           prof_id);
 413         }
 414 }
 415
 416 /**
 417  * ice_init_flex_flds
 418  * @hw: pointer to the hardware structure
 419  * @prof_id: Rx Descriptor Builder profile ID
 420  *
 421  * Function to initialize flex descriptors
 422  */
 423 static void ice_init_flex_flds(struct ice_hw *hw, enum ice_rxdid prof_id)
 424 {
 425         enum ice_prot_id protid_0, protid_1;
 426         u16 offset_0, offset_1;
 427         enum ice_flex_mdid mdid;
 428
 429         switch (prof_id) {
 430         case ICE_RXDID_FLEX_NIC:
 431         case ICE_RXDID_FLEX_NIC_2:
 432                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_LOW, 0);
 433                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_HIGH, 1);
 434                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_LOWER, 2);
 435
 436                 mdid = (prof_id == ICE_RXDID_FLEX_NIC_2) ?
 437                         ICE_MDID_SRC_VSI : ICE_MDID_FLOW_ID_HIGH;
 438
 439                 ICE_PROG_FLEX_ENTRY(hw, prof_id, mdid, 3);
 440
 441                 ice_init_flex_flags(hw, prof_id);
 442                 break;
 443         case ICE_RXDID_COMMS_GENERIC:
 444         case ICE_RXDID_COMMS_AUX_VLAN:
 445         case ICE_RXDID_COMMS_AUX_IPV4:
 446         case ICE_RXDID_COMMS_AUX_IPV6:
 447         case ICE_RXDID_COMMS_AUX_IPV6_FLOW:
 448         case ICE_RXDID_COMMS_AUX_TCP:
 449                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_LOW, 0);
 450                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_HIGH, 1);
 451                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_LOWER, 2);
 452                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_HIGH, 3);
 453
 454                 if (prof_id == ICE_RXDID_COMMS_AUX_VLAN) {
 455                         /* FlexiMD.4: VLAN1 - single or EVLAN (first for QinQ).
 456                          * FlexiMD.5: VLAN2 - C-VLAN (second for QinQ).
 457                          */
 458                         protid_0 = ICE_PROT_EVLAN_O;
 459                         offset_0 = 0;
 460                         protid_1 = ICE_PROT_VLAN_O;
 461                         offset_1 = 0;
 462                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV4) {
 463                         /* FlexiMD.4: IPHDR1 - IPv4 header word 4, "TTL" and
 464                          * "Protocol" fields.
 465                          * FlexiMD.5: IPHDR0 - IPv4 header word 0, "Ver",
 466                          * "Hdr Len" and "Type of Service" fields.
 467                          */
 468                         protid_0 = ICE_PROT_IPV4_OF_OR_S;
 469                         offset_0 = 8;
 470                         protid_1 = ICE_PROT_IPV4_OF_OR_S;
 471                         offset_1 = 0;
 472                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV6) {
 473                         /* FlexiMD.4: IPHDR1 - IPv6 header word 3,
 474                          * "Next Header" and "Hop Limit" fields.
 475                          * FlexiMD.5: IPHDR0 - IPv6 header word 0,
 476                          * "Ver", "Traffic class" and high 4 bits of
 477                          * "Flow Label" fields.
 478                          */
 479                         protid_0 = ICE_PROT_IPV6_OF_OR_S;
 480                         offset_0 = 6;
 481                         protid_1 = ICE_PROT_IPV6_OF_OR_S;
 482                         offset_1 = 0;
 483                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV6_FLOW) {
 484                         /* FlexiMD.4: IPHDR1 - IPv6 header word 1,
 485                          * 16 low bits of the "Flow Label" field.
 486                          * FlexiMD.5: IPHDR0 - IPv6 header word 0,
 487                          * "Ver", "Traffic class" and high 4 bits
 488                          * of "Flow Label" fields.
 489                          */
 490                         protid_0 = ICE_PROT_IPV6_OF_OR_S;
 491                         offset_0 = 2;
 492                         protid_1 = ICE_PROT_IPV6_OF_OR_S;
 493                         offset_1 = 0;
 494                 } else if (prof_id == ICE_RXDID_COMMS_AUX_TCP) {
 495                         /* FlexiMD.4: TCPHDR - TCP header word 6,
 496                          * "Data Offset" and "Flags" fields.
 497                          * FlexiMD.5: Reserved
 498                          */
 499                         protid_0 = ICE_PROT_TCP_IL;
 500                         offset_0 = 12;
 501                         protid_1 = ICE_PROT_ID_INVAL;
 502                         offset_1 = 0;
 503                 } else {
 504                         protid_0 = ICE_PROT_ID_INVAL;
 505                         offset_0 = 0;
 506                         protid_1 = ICE_PROT_ID_INVAL;
 507                         offset_1 = 0;
 508                 }
 509
 510                 ICE_PROG_FLEX_ENTRY_EXTRACT(hw, prof_id,
 511                                             protid_0, offset_0, 4);
 512                 ICE_PROG_FLEX_ENTRY_EXTRACT(hw, prof_id,
 513                                             protid_1, offset_1, 5);
 514
 515                 ice_init_flex_flags(hw, prof_id);
 516                 break;
 517         default:
 518                 ice_debug(hw, ICE_DBG_INIT,
 519                           "Field init for profile ID %d not supported\n",
 520                           prof_id);
 521         }
 522 }
 523
 524 /**
 525  * ice_aq_set_mac_cfg
 526  * @hw: pointer to the HW struct
 527  * @max_frame_size: Maximum Frame Size to be supported
 528  * @cd: pointer to command details structure or NULL
 529  *
 530  * Set MAC configuration (0x0603)
 531  */
 532 enum ice_status
 533 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 534 {
 535         u16 fc_threshold_val, tx_timer_val;
 536         struct ice_aqc_set_mac_cfg *cmd;
 537         struct ice_aq_desc desc;
 538         u32 reg_val;
 539
 540         cmd = &desc.params.set_mac_cfg;
 541
 542         if (max_frame_size == 0)
 543                 return ICE_ERR_PARAM;
 544
 545         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 546
 547         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 548
 549         /* We read back the transmit timer and fc threshold value of
 550          * LFC. Thus, we will use index =
 551          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 552          *
 553          * Also, because we are opearating on transmit timer and fc
 554          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 555          */
 556 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 557
 558         /* Retrieve the transmit timer */
 559         reg_val = rd32(hw,
 560                        PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 561         tx_timer_val = reg_val &
 562                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 563         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 564
 565         /* Retrieve the fc threshold */
 566         reg_val = rd32(hw,
 567                        PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 568         fc_threshold_val = reg_val & MAKEMASK(0xFFFF, 0);
 569         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_threshold_val);
 570
 571         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 572 }
 573
 574 /**
 575  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 576  * @hw: pointer to the HW struct
 577  */
 578 static enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 579 {
 580         struct ice_switch_info *sw;
 581
 582         hw->switch_info = (struct ice_switch_info *)
 583                           ice_malloc(hw, sizeof(*hw->switch_info));
 584         sw = hw->switch_info;
 585
 586         if (!sw)
 587                 return ICE_ERR_NO_MEMORY;
 588
 589         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 590
 591         return ice_init_def_sw_recp(hw);
 592 }
 593
 594 /**
 595  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 596  * @hw: pointer to the HW struct
 597  */
 598 static void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 599 {
 600         struct ice_switch_info *sw = hw->switch_info;
 601         struct ice_vsi_list_map_info *v_pos_map;
 602         struct ice_vsi_list_map_info *v_tmp_map;
 603         struct ice_sw_recipe *recps;
 604         u8 i;
 605
 606         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 607                                  ice_vsi_list_map_info, list_entry) {
 608                 LIST_DEL(&v_pos_map->list_entry);
 609                 ice_free(hw, v_pos_map);
 610         }
 611         recps = hw->switch_info->recp_list;
 612         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 613                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 614
 615                 recps[i].root_rid = i;
 616                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 617                                          &recps[i].rg_list, ice_recp_grp_entry,
 618                                          l_entry) {
 619                         LIST_DEL(&rg_entry->l_entry);
 620                         ice_free(hw, rg_entry);
 621                 }
 622
 623                 if (recps[i].adv_rule) {
 624                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 625                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 626
 627                         ice_destroy_lock(&recps[i].filt_rule_lock);
 628                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 629                                                  &recps[i].filt_rules,
 630                                                  ice_adv_fltr_mgmt_list_entry,
 631                                                  list_entry) {
 632                                 LIST_DEL(&lst_itr->list_entry);
 633                                 ice_free(hw, lst_itr->lkups);
 634                                 ice_free(hw, lst_itr);
 635                         }
 636                 } else {
 637                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 638
 639                         ice_destroy_lock(&recps[i].filt_rule_lock);
 640                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 641                                                  &recps[i].filt_rules,
 642                                                  ice_fltr_mgmt_list_entry,
 643                                                  list_entry) {
 644                                 LIST_DEL(&lst_itr->list_entry);
 645                                 ice_free(hw, lst_itr);
 646                         }
 647                 }
 648                 if (recps[i].root_buf)
 649                         ice_free(hw, recps[i].root_buf);
 650         }
 651         ice_rm_all_sw_replay_rule_info(hw);
 652         ice_free(hw, sw->recp_list);
 653         ice_free(hw, sw);
 654 }
 655
 656 #define ICE_FW_LOG_DESC_SIZE(n) (sizeof(struct ice_aqc_fw_logging_data) + \
 657         (((n) - 1) * sizeof(((struct ice_aqc_fw_logging_data *)0)->entry)))
 658 #define ICE_FW_LOG_DESC_SIZE_MAX        \
 659         ICE_FW_LOG_DESC_SIZE(ICE_AQC_FW_LOG_ID_MAX)
 660
 661 /**
 662  * ice_get_fw_log_cfg - get FW logging configuration
 663  * @hw: pointer to the HW struct
 664  */
 665 static enum ice_status ice_get_fw_log_cfg(struct ice_hw *hw)
 666 {
 667         struct ice_aqc_fw_logging_data *config;
 668         struct ice_aq_desc desc;
 669         enum ice_status status;
 670         u16 size;
 671
 672         size = ICE_FW_LOG_DESC_SIZE_MAX;
 673         config = (struct ice_aqc_fw_logging_data *)ice_malloc(hw, size);
 674         if (!config)
 675                 return ICE_ERR_NO_MEMORY;
 676
 677         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_fw_logging_info);
 678
 679         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_BUF);
 680         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
 681
 682         status = ice_aq_send_cmd(hw, &desc, config, size, NULL);
 683         if (!status) {
 684                 u16 i;
 685
 686                 /* Save fw logging information into the HW structure */
 687                 for (i = 0; i < ICE_AQC_FW_LOG_ID_MAX; i++) {
 688                         u16 v, m, flgs;
 689
 690                         v = LE16_TO_CPU(config->entry[i]);
 691                         m = (v & ICE_AQC_FW_LOG_ID_M) >> ICE_AQC_FW_LOG_ID_S;
 692                         flgs = (v & ICE_AQC_FW_LOG_EN_M) >> ICE_AQC_FW_LOG_EN_S;
 693
 694                         if (m < ICE_AQC_FW_LOG_ID_MAX)
 695                                 hw->fw_log.evnts[m].cur = flgs;
 696                 }
 697         }
 698
 699         ice_free(hw, config);
 700
 701         return status;
 702 }
 703
 704 /**
 705  * ice_cfg_fw_log - configure FW logging
 706  * @hw: pointer to the HW struct
 707  * @enable: enable certain FW logging events if true, disable all if false
 708  *
 709  * This function enables/disables the FW logging via Rx CQ events and a UART
 710  * port based on predetermined configurations. FW logging via the Rx CQ can be
 711  * enabled/disabled for individual PF's. However, FW logging via the UART can
 712  * only be enabled/disabled for all PFs on the same device.
 713  *
 714  * To enable overall FW logging, the "cq_en" and "uart_en" enable bits in
 715  * hw->fw_log need to be set accordingly, e.g. based on user-provided input,
 716  * before initializing the device.
 717  *
 718  * When re/configuring FW logging, callers need to update the "cfg" elements of
 719  * the hw->fw_log.evnts array with the desired logging event configurations for
 720  * modules of interest. When disabling FW logging completely, the callers can
 721  * just pass false in the "enable" parameter. On completion, the function will
 722  * update the "cur" element of the hw->fw_log.evnts array with the resulting
 723  * logging event configurations of the modules that are being re/configured. FW
 724  * logging modules that are not part of a reconfiguration operation retain their
 725  * previous states.
 726  *
 727  * Before resetting the device, it is recommended that the driver disables FW
 728  * logging before shutting down the control queue. When disabling FW logging
 729  * ("enable" = false), the latest configurations of FW logging events stored in
 730  * hw->fw_log.evnts[] are not overridden to allow them to be reconfigured after
 731  * a device reset.
 732  *
 733  * When enabling FW logging to emit log messages via the Rx CQ during the
 734  * device's initialization phase, a mechanism alternative to interrupt handlers
 735  * needs to be used to extract FW log messages from the Rx CQ periodically and
 736  * to prevent the Rx CQ from being full and stalling other types of control
 737  * messages from FW to SW. Interrupts are typically disabled during the device's
 738  * initialization phase.
 739  */
 740 static enum ice_status ice_cfg_fw_log(struct ice_hw *hw, bool enable)
 741 {
 742         struct ice_aqc_fw_logging_data *data = NULL;
 743         struct ice_aqc_fw_logging *cmd;
 744         enum ice_status status = ICE_SUCCESS;
 745         u16 i, chgs = 0, len = 0;
 746         struct ice_aq_desc desc;
 747         u8 actv_evnts = 0;
 748         void *buf = NULL;
 749
 750         if (!hw->fw_log.cq_en && !hw->fw_log.uart_en)
 751                 return ICE_SUCCESS;
 752
 753         /* Disable FW logging only when the control queue is still responsive */
 754         if (!enable &&
 755             (!hw->fw_log.actv_evnts || !ice_check_sq_alive(hw, &hw->adminq)))
 756                 return ICE_SUCCESS;
 757
 758         /* Get current FW log settings */
 759         status = ice_get_fw_log_cfg(hw);
 760         if (status)
 761                 return status;
 762
 763         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_fw_logging);
 764         cmd = &desc.params.fw_logging;
 765
 766         /* Indicate which controls are valid */
 767         if (hw->fw_log.cq_en)
 768                 cmd->log_ctrl_valid |= ICE_AQC_FW_LOG_AQ_VALID;
 769
 770         if (hw->fw_log.uart_en)
 771                 cmd->log_ctrl_valid |= ICE_AQC_FW_LOG_UART_VALID;
 772
 773         if (enable) {
 774                 /* Fill in an array of entries with FW logging modules and
 775                  * logging events being reconfigured.
 776                  */
 777                 for (i = 0; i < ICE_AQC_FW_LOG_ID_MAX; i++) {
 778                         u16 val;
 779
 780                         /* Keep track of enabled event types */
 781                         actv_evnts |= hw->fw_log.evnts[i].cfg;
 782
 783                         if (hw->fw_log.evnts[i].cfg == hw->fw_log.evnts[i].cur)
 784                                 continue;
 785
 786                         if (!data) {
 787                                 data = (struct ice_aqc_fw_logging_data *)
 788                                         ice_malloc(hw,
 789                                                    ICE_FW_LOG_DESC_SIZE_MAX);
 790                                 if (!data)
 791                                         return ICE_ERR_NO_MEMORY;
 792                         }
 793
 794                         val = i << ICE_AQC_FW_LOG_ID_S;
 795                         val |= hw->fw_log.evnts[i].cfg << ICE_AQC_FW_LOG_EN_S;
 796                         data->entry[chgs++] = CPU_TO_LE16(val);
 797                 }
 798
 799                 /* Only enable FW logging if at least one module is specified.
 800                  * If FW logging is currently enabled but all modules are not
 801                  * enabled to emit log messages, disable FW logging altogether.
 802                  */
 803                 if (actv_evnts) {
 804                         /* Leave if there is effectively no change */
 805                         if (!chgs)
 806                                 goto out;
 807
 808                         if (hw->fw_log.cq_en)
 809                                 cmd->log_ctrl |= ICE_AQC_FW_LOG_AQ_EN;
 810
 811                         if (hw->fw_log.uart_en)
 812                                 cmd->log_ctrl |= ICE_AQC_FW_LOG_UART_EN;
 813
 814                         buf = data;
 815                         len = ICE_FW_LOG_DESC_SIZE(chgs);
 816                         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
 817                 }
 818         }
 819
 820         status = ice_aq_send_cmd(hw, &desc, buf, len, NULL);
 821         if (!status) {
 822                 /* Update the current configuration to reflect events enabled.
 823                  * hw->fw_log.cq_en and hw->fw_log.uart_en indicate if the FW
 824                  * logging mode is enabled for the device. They do not reflect
 825                  * actual modules being enabled to emit log messages. So, their
 826                  * values remain unchanged even when all modules are disabled.
 827                  */
 828                 u16 cnt = enable ? chgs : (u16)ICE_AQC_FW_LOG_ID_MAX;
 829
 830                 hw->fw_log.actv_evnts = actv_evnts;
 831                 for (i = 0; i < cnt; i++) {
 832                         u16 v, m;
 833
 834                         if (!enable) {
 835                                 /* When disabling all FW logging events as part
 836                                  * of device's de-initialization, the original
 837                                  * configurations are retained, and can be used
 838                                  * to reconfigure FW logging later if the device
 839                                  * is re-initialized.
 840                                  */
 841                                 hw->fw_log.evnts[i].cur = 0;
 842                                 continue;
 843                         }
 844
 845                         v = LE16_TO_CPU(data->entry[i]);
 846                         m = (v & ICE_AQC_FW_LOG_ID_M) >> ICE_AQC_FW_LOG_ID_S;
 847                         hw->fw_log.evnts[m].cur = hw->fw_log.evnts[m].cfg;
 848                 }
 849         }
 850
 851 out:
 852         if (data)
 853                 ice_free(hw, data);
 854
 855         return status;
 856 }
 857
 858 /**
 859  * ice_output_fw_log
 860  * @hw: pointer to the HW struct
 861  * @desc: pointer to the AQ message descriptor
 862  * @buf: pointer to the buffer accompanying the AQ message
 863  *
 864  * Formats a FW Log message and outputs it via the standard driver logs.
 865  */
 866 void ice_output_fw_log(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf)
 867 {
 868         ice_debug(hw, ICE_DBG_FW_LOG, "[ FW Log Msg Start ]\n");
 869         ice_debug_array(hw, ICE_DBG_FW_LOG, 16, 1, (u8 *)buf,
 870                         LE16_TO_CPU(desc->datalen));
 871         ice_debug(hw, ICE_DBG_FW_LOG, "[ FW Log Msg End ]\n");
 872 }
 873
 874 /**
 875  * ice_get_itr_intrl_gran - determine int/intrl granularity
 876  * @hw: pointer to the HW struct
 877  *
 878  * Determines the itr/intrl granularities based on the maximum aggregate
 879  * bandwidth according to the device's configuration during power-on.
 880  */
 881 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 882 {
 883         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 884                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 885                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 886
 887         switch (max_agg_bw) {
 888         case ICE_MAX_AGG_BW_200G:
 889         case ICE_MAX_AGG_BW_100G:
 890         case ICE_MAX_AGG_BW_50G:
 891                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 892                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 893                 break;
 894         case ICE_MAX_AGG_BW_25G:
 895                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 896                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 897                 break;
 898         }
 899 }
 900
 901 /**
 902  * ice_get_nvm_version - get cached NVM version data
 903  * @hw: pointer to the hardware structure
 904  * @oem_ver: 8 bit NVM version
 905  * @oem_build: 16 bit NVM build number
 906  * @oem_patch: 8 NVM patch number
 907  * @ver_hi: high 16 bits of the NVM version
 908  * @ver_lo: low 16 bits of the NVM version
 909  */
 910 void
 911 ice_get_nvm_version(struct ice_hw *hw, u8 *oem_ver, u16 *oem_build,
 912                     u8 *oem_patch, u8 *ver_hi, u8 *ver_lo)
 913 {
 914         struct ice_nvm_info *nvm = &hw->nvm;
 915
 916         *oem_ver = (u8)((nvm->oem_ver & ICE_OEM_VER_MASK) >> ICE_OEM_VER_SHIFT);
 917         *oem_patch = (u8)(nvm->oem_ver & ICE_OEM_VER_PATCH_MASK);
 918         *oem_build = (u16)((nvm->oem_ver & ICE_OEM_VER_BUILD_MASK) >>
 919                            ICE_OEM_VER_BUILD_SHIFT);
 920         *ver_hi = (nvm->ver & ICE_NVM_VER_HI_MASK) >> ICE_NVM_VER_HI_SHIFT;
 921         *ver_lo = (nvm->ver & ICE_NVM_VER_LO_MASK) >> ICE_NVM_VER_LO_SHIFT;
 922 }
 923
 924 /**
 925  * ice_print_rollback_msg - print FW rollback message
 926  * @hw: pointer to the hardware structure
 927  */
 928 void ice_print_rollback_msg(struct ice_hw *hw)
 929 {
 930         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 931         u8 oem_ver, oem_patch, ver_hi, ver_lo;
 932         u16 oem_build;
 933
 934         ice_get_nvm_version(hw, &oem_ver, &oem_build, &oem_patch, &ver_hi,
 935                             &ver_lo);
 936         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d", ver_hi,
 937                  ver_lo, hw->nvm.eetrack, oem_ver, oem_build, oem_patch);
 938
 939         ice_warn(hw,
 940                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode",
 941                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 942 }
 943
 944 /**
 945  * ice_init_hw - main hardware initialization routine
 946  * @hw: pointer to the hardware structure
 947  */
 948 enum ice_status ice_init_hw(struct ice_hw *hw)
 949 {
 950         struct ice_aqc_get_phy_caps_data *pcaps;
 951         enum ice_status status;
 952         u16 mac_buf_len;
 953         void *mac_buf;
 954
 955         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 956
 957
 958         /* Set MAC type based on DeviceID */
 959         status = ice_set_mac_type(hw);
 960         if (status)
 961                 return status;
 962
 963         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 964                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 965                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 966
 967
 968         status = ice_reset(hw, ICE_RESET_PFR);
 969         if (status)
 970                 return status;
 971
 972         ice_get_itr_intrl_gran(hw);
 973
 974
 975         status = ice_create_all_ctrlq(hw);
 976         if (status)
 977                 goto err_unroll_cqinit;
 978
 979         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 980                 ice_print_rollback_msg(hw);
 981
 982         /* Enable FW logging. Not fatal if this fails. */
 983         status = ice_cfg_fw_log(hw, true);
 984         if (status)
 985                 ice_debug(hw, ICE_DBG_INIT, "Failed to enable FW logging.\n");
 986
 987         status = ice_clear_pf_cfg(hw);
 988         if (status)
 989                 goto err_unroll_cqinit;
 990
 991         /* Set bit to enable Flow Director filters */
 992         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 993         INIT_LIST_HEAD(&hw->fdir_list_head);
 994
 995         ice_clear_pxe_mode(hw);
 996
 997         status = ice_init_nvm(hw);
 998         if (status)
 999                 goto err_unroll_cqinit;
1000
1001         status = ice_get_caps(hw);
1002         if (status)
1003                 goto err_unroll_cqinit;
1004
1005         hw->port_info = (struct ice_port_info *)
1006                         ice_malloc(hw, sizeof(*hw->port_info));
1007         if (!hw->port_info) {
1008                 status = ICE_ERR_NO_MEMORY;
1009                 goto err_unroll_cqinit;
1010         }
1011
1012         /* set the back pointer to HW */
1013         hw->port_info->hw = hw;
1014
1015         /* Initialize port_info struct with switch configuration data */
1016         status = ice_get_initial_sw_cfg(hw);
1017         if (status)
1018                 goto err_unroll_alloc;
1019
1020         hw->evb_veb = true;
1021
1022         /* Query the allocated resources for Tx scheduler */
1023         status = ice_sched_query_res_alloc(hw);
1024         if (status) {
1025                 ice_debug(hw, ICE_DBG_SCHED,
1026                           "Failed to get scheduler allocated resources\n");
1027                 goto err_unroll_alloc;
1028         }
1029
1030
1031         /* Initialize port_info struct with scheduler data */
1032         status = ice_sched_init_port(hw->port_info);
1033         if (status)
1034                 goto err_unroll_sched;
1035
1036         pcaps = (struct ice_aqc_get_phy_caps_data *)
1037                 ice_malloc(hw, sizeof(*pcaps));
1038         if (!pcaps) {
1039                 status = ICE_ERR_NO_MEMORY;
1040                 goto err_unroll_sched;
1041         }
1042
1043         /* Initialize port_info struct with PHY capabilities */
1044         status = ice_aq_get_phy_caps(hw->port_info, false,
1045                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
1046         ice_free(hw, pcaps);
1047         if (status)
1048                 goto err_unroll_sched;
1049
1050         /* Initialize port_info struct with link information */
1051         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
1052         if (status)
1053                 goto err_unroll_sched;
1054         /* need a valid SW entry point to build a Tx tree */
1055         if (!hw->sw_entry_point_layer) {
1056                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
1057                 status = ICE_ERR_CFG;
1058                 goto err_unroll_sched;
1059         }
1060         INIT_LIST_HEAD(&hw->agg_list);
1061         /* Initialize max burst size */
1062         if (!hw->max_burst_size)
1063                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
1064
1065         status = ice_init_fltr_mgmt_struct(hw);
1066         if (status)
1067                 goto err_unroll_sched;
1068
1069
1070         /* Get MAC information */
1071         /* A single port can report up to two (LAN and WoL) addresses */
1072         mac_buf = ice_calloc(hw, 2,
1073                              sizeof(struct ice_aqc_manage_mac_read_resp));
1074         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
1075
1076         if (!mac_buf) {
1077                 status = ICE_ERR_NO_MEMORY;
1078                 goto err_unroll_fltr_mgmt_struct;
1079         }
1080
1081         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
1082         ice_free(hw, mac_buf);
1083
1084         if (status)
1085                 goto err_unroll_fltr_mgmt_struct;
1086
1087         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC);
1088         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC_2);
1089         ice_init_flex_flds(hw, ICE_RXDID_COMMS_GENERIC);
1090         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_VLAN);
1091         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV4);
1092         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV6);
1093         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV6_FLOW);
1094         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_TCP);
1095         /* Obtain counter base index which would be used by flow director */
1096         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
1097         if (status)
1098                 goto err_unroll_fltr_mgmt_struct;
1099         status = ice_init_hw_tbls(hw);
1100         if (status)
1101                 goto err_unroll_fltr_mgmt_struct;
1102         return ICE_SUCCESS;
1103
1104 err_unroll_fltr_mgmt_struct:
1105         ice_cleanup_fltr_mgmt_struct(hw);
1106 err_unroll_sched:
1107         ice_sched_cleanup_all(hw);
1108 err_unroll_alloc:
1109         ice_free(hw, hw->port_info);
1110         hw->port_info = NULL;
1111 err_unroll_cqinit:
1112         ice_destroy_all_ctrlq(hw);
1113         return status;
1114 }
1115
1116 /**
1117  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
1118  * @hw: pointer to the hardware structure
1119  *
1120  * This should be called only during nominal operation, not as a result of
1121  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
1122  * applicable initializations if it fails for any reason.
1123  */
1124 void ice_deinit_hw(struct ice_hw *hw)
1125 {
1126         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
1127         ice_cleanup_fltr_mgmt_struct(hw);
1128
1129         ice_sched_cleanup_all(hw);
1130         ice_sched_clear_agg(hw);
1131         ice_free_seg(hw);
1132         ice_free_hw_tbls(hw);
1133
1134         if (hw->port_info) {
1135                 ice_free(hw, hw->port_info);
1136                 hw->port_info = NULL;
1137         }
1138
1139         /* Attempt to disable FW logging before shutting down control queues */
1140         ice_cfg_fw_log(hw, false);
1141         ice_destroy_all_ctrlq(hw);
1142
1143         /* Clear VSI contexts if not already cleared */
1144         ice_clear_all_vsi_ctx(hw);
1145 }
1146
1147 /**
1148  * ice_check_reset - Check to see if a global reset is complete
1149  * @hw: pointer to the hardware structure
1150  */
1151 enum ice_status ice_check_reset(struct ice_hw *hw)
1152 {
1153         u32 cnt, reg = 0, grst_delay;
1154
1155         /* Poll for Device Active state in case a recent CORER, GLOBR,
1156          * or EMPR has occurred. The grst delay value is in 100ms units.
1157          * Add 1sec for outstanding AQ commands that can take a long time.
1158          */
1159         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
1160                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
1161
1162         for (cnt = 0; cnt < grst_delay; cnt++) {
1163                 ice_msec_delay(100, true);
1164                 reg = rd32(hw, GLGEN_RSTAT);
1165                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
1166                         break;
1167         }
1168
1169         if (cnt == grst_delay) {
1170                 ice_debug(hw, ICE_DBG_INIT,
1171                           "Global reset polling failed to complete.\n");
1172                 return ICE_ERR_RESET_FAILED;
1173         }
1174
1175 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_CORER_DONE_M | \
1176                                  GLNVM_ULD_GLOBR_DONE_M)
1177
1178         /* Device is Active; check Global Reset processes are done */
1179         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1180                 reg = rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK;
1181                 if (reg == ICE_RESET_DONE_MASK) {
1182                         ice_debug(hw, ICE_DBG_INIT,
1183                                   "Global reset processes done. %d\n", cnt);
1184                         break;
1185                 }
1186                 ice_msec_delay(10, true);
1187         }
1188
1189         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1190                 ice_debug(hw, ICE_DBG_INIT,
1191                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
1192                           reg);
1193                 return ICE_ERR_RESET_FAILED;
1194         }
1195
1196         return ICE_SUCCESS;
1197 }
1198
1199 /**
1200  * ice_pf_reset - Reset the PF
1201  * @hw: pointer to the hardware structure
1202  *
1203  * If a global reset has been triggered, this function checks
1204  * for its completion and then issues the PF reset
1205  */
1206 static enum ice_status ice_pf_reset(struct ice_hw *hw)
1207 {
1208         u32 cnt, reg;
1209
1210         /* If at function entry a global reset was already in progress, i.e.
1211          * state is not 'device active' or any of the reset done bits are not
1212          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
1213          * global reset is done.
1214          */
1215         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
1216             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
1217                 /* poll on global reset currently in progress until done */
1218                 if (ice_check_reset(hw))
1219                         return ICE_ERR_RESET_FAILED;
1220
1221                 return ICE_SUCCESS;
1222         }
1223
1224         /* Reset the PF */
1225         reg = rd32(hw, PFGEN_CTRL);
1226
1227         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
1228
1229         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1230                 reg = rd32(hw, PFGEN_CTRL);
1231                 if (!(reg & PFGEN_CTRL_PFSWR_M))
1232                         break;
1233
1234                 ice_msec_delay(1, true);
1235         }
1236
1237         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1238                 ice_debug(hw, ICE_DBG_INIT,
1239                           "PF reset polling failed to complete.\n");
1240                 return ICE_ERR_RESET_FAILED;
1241         }
1242
1243         return ICE_SUCCESS;
1244 }
1245
1246 /**
1247  * ice_reset - Perform different types of reset
1248  * @hw: pointer to the hardware structure
1249  * @req: reset request
1250  *
1251  * This function triggers a reset as specified by the req parameter.
1252  *
1253  * Note:
1254  * If anything other than a PF reset is triggered, PXE mode is restored.
1255  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1256  * interface has been restored in the rebuild flow.
1257  */
1258 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1259 {
1260         u32 val = 0;
1261
1262         switch (req) {
1263         case ICE_RESET_PFR:
1264                 return ice_pf_reset(hw);
1265         case ICE_RESET_CORER:
1266                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1267                 val = GLGEN_RTRIG_CORER_M;
1268                 break;
1269         case ICE_RESET_GLOBR:
1270                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1271                 val = GLGEN_RTRIG_GLOBR_M;
1272                 break;
1273         default:
1274                 return ICE_ERR_PARAM;
1275         }
1276
1277         val |= rd32(hw, GLGEN_RTRIG);
1278         wr32(hw, GLGEN_RTRIG, val);
1279         ice_flush(hw);
1280
1281
1282         /* wait for the FW to be ready */
1283         return ice_check_reset(hw);
1284 }
1285
1286
1287
1288 /**
1289  * ice_copy_rxq_ctx_to_hw
1290  * @hw: pointer to the hardware structure
1291  * @ice_rxq_ctx: pointer to the rxq context
1292  * @rxq_index: the index of the Rx queue
1293  *
1294  * Copies rxq context from dense structure to HW register space
1295  */
1296 static enum ice_status
1297 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1298 {
1299         u8 i;
1300
1301         if (!ice_rxq_ctx)
1302                 return ICE_ERR_BAD_PTR;
1303
1304         if (rxq_index > QRX_CTRL_MAX_INDEX)
1305                 return ICE_ERR_PARAM;
1306
1307         /* Copy each dword separately to HW */
1308         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1309                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1310                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1311
1312                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1313                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1314         }
1315
1316         return ICE_SUCCESS;
1317 }
1318
1319 /* LAN Rx Queue Context */
1320 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1321         /* Field                Width   LSB */
1322         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1323         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1324         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1325         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1326         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1327         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1328         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1329         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1330         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1331         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1332         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1333         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1334         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1335         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1336         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1337         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1338         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1339         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1340         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1341         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1342         { 0 }
1343 };
1344
1345 /**
1346  * ice_write_rxq_ctx
1347  * @hw: pointer to the hardware structure
1348  * @rlan_ctx: pointer to the rxq context
1349  * @rxq_index: the index of the Rx queue
1350  *
1351  * Converts rxq context from sparse to dense structure and then writes
1352  * it to HW register space and enables the hardware to prefetch descriptors
1353  * instead of only fetching them on demand
1354  */
1355 enum ice_status
1356 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1357                   u32 rxq_index)
1358 {
1359         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1360
1361         if (!rlan_ctx)
1362                 return ICE_ERR_BAD_PTR;
1363
1364         rlan_ctx->prefena = 1;
1365
1366         ice_set_ctx((u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1367         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1368 }
1369
1370 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1371 /**
1372  * ice_clear_rxq_ctx
1373  * @hw: pointer to the hardware structure
1374  * @rxq_index: the index of the Rx queue to clear
1375  *
1376  * Clears rxq context in HW register space
1377  */
1378 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1379 {
1380         u8 i;
1381
1382         if (rxq_index > QRX_CTRL_MAX_INDEX)
1383                 return ICE_ERR_PARAM;
1384
1385         /* Clear each dword register separately */
1386         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1387                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1388
1389         return ICE_SUCCESS;
1390 }
1391 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1392
1393 /* LAN Tx Queue Context */
1394 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1395                                     /* Field                    Width   LSB */
1396         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1397         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1398         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1399         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1400         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1401         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1402         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1403         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1404         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1405         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1406         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1407         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1408         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1409         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1410         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1411         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1412         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1413         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1414         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1415         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1416         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1417         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1418         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1419         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1420         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1421         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1422         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1423         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1424         { 0 }
1425 };
1426
1427 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1428 /**
1429  * ice_copy_tx_cmpltnq_ctx_to_hw
1430  * @hw: pointer to the hardware structure
1431  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1432  * @tx_cmpltnq_index: the index of the completion queue
1433  *
1434  * Copies Tx completion queue context from dense structure to HW register space
1435  */
1436 static enum ice_status
1437 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1438                               u32 tx_cmpltnq_index)
1439 {
1440         u8 i;
1441
1442         if (!ice_tx_cmpltnq_ctx)
1443                 return ICE_ERR_BAD_PTR;
1444
1445         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1446                 return ICE_ERR_PARAM;
1447
1448         /* Copy each dword separately to HW */
1449         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1450                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1451                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1452
1453                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1454                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1455         }
1456
1457         return ICE_SUCCESS;
1458 }
1459
1460 /* LAN Tx Completion Queue Context */
1461 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1462                                        /* Field                 Width   LSB */
1463         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1464         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1465         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1466         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1467         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1468         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1469         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1470         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1471         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1472         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1473         { 0 }
1474 };
1475
1476 /**
1477  * ice_write_tx_cmpltnq_ctx
1478  * @hw: pointer to the hardware structure
1479  * @tx_cmpltnq_ctx: pointer to the completion queue context
1480  * @tx_cmpltnq_index: the index of the completion queue
1481  *
1482  * Converts completion queue context from sparse to dense structure and then
1483  * writes it to HW register space
1484  */
1485 enum ice_status
1486 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1487                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1488                          u32 tx_cmpltnq_index)
1489 {
1490         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1491
1492         ice_set_ctx((u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1493         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1494 }
1495
1496 /**
1497  * ice_clear_tx_cmpltnq_ctx
1498  * @hw: pointer to the hardware structure
1499  * @tx_cmpltnq_index: the index of the completion queue to clear
1500  *
1501  * Clears Tx completion queue context in HW register space
1502  */
1503 enum ice_status
1504 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1505 {
1506         u8 i;
1507
1508         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1509                 return ICE_ERR_PARAM;
1510
1511         /* Clear each dword register separately */
1512         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1513                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1514
1515         return ICE_SUCCESS;
1516 }
1517
1518 /**
1519  * ice_copy_tx_drbell_q_ctx_to_hw
1520  * @hw: pointer to the hardware structure
1521  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1522  * @tx_drbell_q_index: the index of the doorbell queue
1523  *
1524  * Copies doorbell queue context from dense structure to HW register space
1525  */
1526 static enum ice_status
1527 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1528                                u32 tx_drbell_q_index)
1529 {
1530         u8 i;
1531
1532         if (!ice_tx_drbell_q_ctx)
1533                 return ICE_ERR_BAD_PTR;
1534
1535         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1536                 return ICE_ERR_PARAM;
1537
1538         /* Copy each dword separately to HW */
1539         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1540                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1541                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1542
1543                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1544                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1545         }
1546
1547         return ICE_SUCCESS;
1548 }
1549
1550 /* LAN Tx Doorbell Queue Context info */
1551 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1552                                         /* Field                Width   LSB */
1553         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1554         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1555         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1556         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1557         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1558         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1559         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1560         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1561         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1562         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1563         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1564         { 0 }
1565 };
1566
1567 /**
1568  * ice_write_tx_drbell_q_ctx
1569  * @hw: pointer to the hardware structure
1570  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1571  * @tx_drbell_q_index: the index of the doorbell queue
1572  *
1573  * Converts doorbell queue context from sparse to dense structure and then
1574  * writes it to HW register space
1575  */
1576 enum ice_status
1577 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1578                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1579                           u32 tx_drbell_q_index)
1580 {
1581         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1582
1583         ice_set_ctx((u8 *)tx_drbell_q_ctx, ctx_buf, ice_tx_drbell_q_ctx_info);
1584         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1585 }
1586
1587 /**
1588  * ice_clear_tx_drbell_q_ctx
1589  * @hw: pointer to the hardware structure
1590  * @tx_drbell_q_index: the index of the doorbell queue to clear
1591  *
1592  * Clears doorbell queue context in HW register space
1593  */
1594 enum ice_status
1595 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1596 {
1597         u8 i;
1598
1599         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1600                 return ICE_ERR_PARAM;
1601
1602         /* Clear each dword register separately */
1603         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1604                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1605
1606         return ICE_SUCCESS;
1607 }
1608 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1609
1610
1611 /* FW Admin Queue command wrappers */
1612
1613 /**
1614  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1615  * @hw: pointer to the HW struct
1616  * @desc: descriptor describing the command
1617  * @buf: buffer to use for indirect commands (NULL for direct commands)
1618  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1619  * @cd: pointer to command details structure
1620  *
1621  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1622  */
1623 enum ice_status
1624 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1625                 u16 buf_size, struct ice_sq_cd *cd)
1626 {
1627         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1628 }
1629
1630 /**
1631  * ice_aq_get_fw_ver
1632  * @hw: pointer to the HW struct
1633  * @cd: pointer to command details structure or NULL
1634  *
1635  * Get the firmware version (0x0001) from the admin queue commands
1636  */
1637 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1638 {
1639         struct ice_aqc_get_ver *resp;
1640         struct ice_aq_desc desc;
1641         enum ice_status status;
1642
1643         resp = &desc.params.get_ver;
1644
1645         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1646
1647         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1648
1649         if (!status) {
1650                 hw->fw_branch = resp->fw_branch;
1651                 hw->fw_maj_ver = resp->fw_major;
1652                 hw->fw_min_ver = resp->fw_minor;
1653                 hw->fw_patch = resp->fw_patch;
1654                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1655                 hw->api_branch = resp->api_branch;
1656                 hw->api_maj_ver = resp->api_major;
1657                 hw->api_min_ver = resp->api_minor;
1658                 hw->api_patch = resp->api_patch;
1659         }
1660
1661         return status;
1662 }
1663
1664 /**
1665  * ice_aq_send_driver_ver
1666  * @hw: pointer to the HW struct
1667  * @dv: driver's major, minor version
1668  * @cd: pointer to command details structure or NULL
1669  *
1670  * Send the driver version (0x0002) to the firmware
1671  */
1672 enum ice_status
1673 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1674                        struct ice_sq_cd *cd)
1675 {
1676         struct ice_aqc_driver_ver *cmd;
1677         struct ice_aq_desc desc;
1678         u16 len;
1679
1680         cmd = &desc.params.driver_ver;
1681
1682         if (!dv)
1683                 return ICE_ERR_PARAM;
1684
1685         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1686
1687         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1688         cmd->major_ver = dv->major_ver;
1689         cmd->minor_ver = dv->minor_ver;
1690         cmd->build_ver = dv->build_ver;
1691         cmd->subbuild_ver = dv->subbuild_ver;
1692
1693         len = 0;
1694         while (len < sizeof(dv->driver_string) &&
1695                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1696                 len++;
1697
1698         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1699 }
1700
1701 /**
1702  * ice_aq_q_shutdown
1703  * @hw: pointer to the HW struct
1704  * @unloading: is the driver unloading itself
1705  *
1706  * Tell the Firmware that we're shutting down the AdminQ and whether
1707  * or not the driver is unloading as well (0x0003).
1708  */
1709 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1710 {
1711         struct ice_aqc_q_shutdown *cmd;
1712         struct ice_aq_desc desc;
1713
1714         cmd = &desc.params.q_shutdown;
1715
1716         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1717
1718         if (unloading)
1719                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1720
1721         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1722 }
1723
1724 /**
1725  * ice_aq_req_res
1726  * @hw: pointer to the HW struct
1727  * @res: resource ID
1728  * @access: access type
1729  * @sdp_number: resource number
1730  * @timeout: the maximum time in ms that the driver may hold the resource
1731  * @cd: pointer to command details structure or NULL
1732  *
1733  * Requests common resource using the admin queue commands (0x0008).
1734  * When attempting to acquire the Global Config Lock, the driver can
1735  * learn of three states:
1736  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1737  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1738  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1739  *                          successfully downloaded the package; the driver does
1740  *                          not have to download the package and can continue
1741  *                          loading
1742  *
1743  * Note that if the caller is in an acquire lock, perform action, release lock
1744  * phase of operation, it is possible that the FW may detect a timeout and issue
1745  * a CORER. In this case, the driver will receive a CORER interrupt and will
1746  * have to determine its cause. The calling thread that is handling this flow
1747  * will likely get an error propagated back to it indicating the Download
1748  * Package, Update Package or the Release Resource AQ commands timed out.
1749  */
1750 static enum ice_status
1751 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1752                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1753                struct ice_sq_cd *cd)
1754 {
1755         struct ice_aqc_req_res *cmd_resp;
1756         struct ice_aq_desc desc;
1757         enum ice_status status;
1758
1759         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1760
1761         cmd_resp = &desc.params.res_owner;
1762
1763         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1764
1765         cmd_resp->res_id = CPU_TO_LE16(res);
1766         cmd_resp->access_type = CPU_TO_LE16(access);
1767         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1768         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1769         *timeout = 0;
1770
1771         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1772
1773         /* The completion specifies the maximum time in ms that the driver
1774          * may hold the resource in the Timeout field.
1775          */
1776
1777         /* Global config lock response utilizes an additional status field.
1778          *
1779          * If the Global config lock resource is held by some other driver, the
1780          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1781          * and the timeout field indicates the maximum time the current owner
1782          * of the resource has to free it.
1783          */
1784         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1785                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1786                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1787                         return ICE_SUCCESS;
1788                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1789                            ICE_AQ_RES_GLBL_IN_PROG) {
1790                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1791                         return ICE_ERR_AQ_ERROR;
1792                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1793                            ICE_AQ_RES_GLBL_DONE) {
1794                         return ICE_ERR_AQ_NO_WORK;
1795                 }
1796
1797                 /* invalid FW response, force a timeout immediately */
1798                 *timeout = 0;
1799                 return ICE_ERR_AQ_ERROR;
1800         }
1801
1802         /* If the resource is held by some other driver, the command completes
1803          * with a busy return value and the timeout field indicates the maximum
1804          * time the current owner of the resource has to free it.
1805          */
1806         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1807                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1808
1809         return status;
1810 }
1811
1812 /**
1813  * ice_aq_release_res
1814  * @hw: pointer to the HW struct
1815  * @res: resource ID
1816  * @sdp_number: resource number
1817  * @cd: pointer to command details structure or NULL
1818  *
1819  * release common resource using the admin queue commands (0x0009)
1820  */
1821 static enum ice_status
1822 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1823                    struct ice_sq_cd *cd)
1824 {
1825         struct ice_aqc_req_res *cmd;
1826         struct ice_aq_desc desc;
1827
1828         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1829
1830         cmd = &desc.params.res_owner;
1831
1832         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1833
1834         cmd->res_id = CPU_TO_LE16(res);
1835         cmd->res_number = CPU_TO_LE32(sdp_number);
1836
1837         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1838 }
1839
1840 /**
1841  * ice_acquire_res
1842  * @hw: pointer to the HW structure
1843  * @res: resource ID
1844  * @access: access type (read or write)
1845  * @timeout: timeout in milliseconds
1846  *
1847  * This function will attempt to acquire the ownership of a resource.
1848  */
1849 enum ice_status
1850 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1851                 enum ice_aq_res_access_type access, u32 timeout)
1852 {
1853 #define ICE_RES_POLLING_DELAY_MS        10
1854         u32 delay = ICE_RES_POLLING_DELAY_MS;
1855         u32 time_left = timeout;
1856         enum ice_status status;
1857
1858         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1859
1860         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1861
1862         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1863          * previously acquired the resource and performed any necessary updates;
1864          * in this case the caller does not obtain the resource and has no
1865          * further work to do.
1866          */
1867         if (status == ICE_ERR_AQ_NO_WORK)
1868                 goto ice_acquire_res_exit;
1869
1870         if (status)
1871                 ice_debug(hw, ICE_DBG_RES,
1872                           "resource %d acquire type %d failed.\n", res, access);
1873
1874         /* If necessary, poll until the current lock owner timeouts */
1875         timeout = time_left;
1876         while (status && timeout && time_left) {
1877                 ice_msec_delay(delay, true);
1878                 timeout = (timeout > delay) ? timeout - delay : 0;
1879                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1880
1881                 if (status == ICE_ERR_AQ_NO_WORK)
1882                         /* lock free, but no work to do */
1883                         break;
1884
1885                 if (!status)
1886                         /* lock acquired */
1887                         break;
1888         }
1889         if (status && status != ICE_ERR_AQ_NO_WORK)
1890                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1891
1892 ice_acquire_res_exit:
1893         if (status == ICE_ERR_AQ_NO_WORK) {
1894                 if (access == ICE_RES_WRITE)
1895                         ice_debug(hw, ICE_DBG_RES,
1896                                   "resource indicates no work to do.\n");
1897                 else
1898                         ice_debug(hw, ICE_DBG_RES,
1899                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1900         }
1901         return status;
1902 }
1903
1904 /**
1905  * ice_release_res
1906  * @hw: pointer to the HW structure
1907  * @res: resource ID
1908  *
1909  * This function will release a resource using the proper Admin Command.
1910  */
1911 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1912 {
1913         enum ice_status status;
1914         u32 total_delay = 0;
1915
1916         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1917
1918         status = ice_aq_release_res(hw, res, 0, NULL);
1919
1920         /* there are some rare cases when trying to release the resource
1921          * results in an admin queue timeout, so handle them correctly
1922          */
1923         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1924                (total_delay < hw->adminq.sq_cmd_timeout)) {
1925                 ice_msec_delay(1, true);
1926                 status = ice_aq_release_res(hw, res, 0, NULL);
1927                 total_delay++;
1928         }
1929 }
1930
1931 /**
1932  * ice_aq_alloc_free_res - command to allocate/free resources
1933  * @hw: pointer to the HW struct
1934  * @num_entries: number of resource entries in buffer
1935  * @buf: Indirect buffer to hold data parameters and response
1936  * @buf_size: size of buffer for indirect commands
1937  * @opc: pass in the command opcode
1938  * @cd: pointer to command details structure or NULL
1939  *
1940  * Helper function to allocate/free resources using the admin queue commands
1941  */
1942 enum ice_status
1943 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1944                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1945                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1946 {
1947         struct ice_aqc_alloc_free_res_cmd *cmd;
1948         struct ice_aq_desc desc;
1949
1950         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1951
1952         cmd = &desc.params.sw_res_ctrl;
1953
1954         if (!buf)
1955                 return ICE_ERR_PARAM;
1956
1957         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1958                 return ICE_ERR_PARAM;
1959
1960         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1961
1962         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1963
1964         cmd->num_entries = CPU_TO_LE16(num_entries);
1965
1966         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1967 }
1968
1969 /**
1970  * ice_alloc_hw_res - allocate resource
1971  * @hw: pointer to the HW struct
1972  * @type: type of resource
1973  * @num: number of resources to allocate
1974  * @btm: allocate from bottom
1975  * @res: pointer to array that will receive the resources
1976  */
1977 enum ice_status
1978 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1979 {
1980         struct ice_aqc_alloc_free_res_elem *buf;
1981         enum ice_status status;
1982         u16 buf_len;
1983
1984         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
1985         buf = (struct ice_aqc_alloc_free_res_elem *)
1986                 ice_malloc(hw, buf_len);
1987         if (!buf)
1988                 return ICE_ERR_NO_MEMORY;
1989
1990         /* Prepare buffer to allocate resource. */
1991         buf->num_elems = CPU_TO_LE16(num);
1992         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1993                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1994         if (btm)
1995                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1996
1997         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1998                                        ice_aqc_opc_alloc_res, NULL);
1999         if (status)
2000                 goto ice_alloc_res_exit;
2001
2002         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
2003                    ICE_NONDMA_TO_NONDMA);
2004
2005 ice_alloc_res_exit:
2006         ice_free(hw, buf);
2007         return status;
2008 }
2009
2010 /**
2011  * ice_free_hw_res - free allocated HW resource
2012  * @hw: pointer to the HW struct
2013  * @type: type of resource to free
2014  * @num: number of resources
2015  * @res: pointer to array that contains the resources to free
2016  */
2017 enum ice_status
2018 ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
2019 {
2020         struct ice_aqc_alloc_free_res_elem *buf;
2021         enum ice_status status;
2022         u16 buf_len;
2023
2024         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
2025         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
2026         if (!buf)
2027                 return ICE_ERR_NO_MEMORY;
2028
2029         /* Prepare buffer to free resource. */
2030         buf->num_elems = CPU_TO_LE16(num);
2031         buf->res_type = CPU_TO_LE16(type);
2032         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
2033                    ICE_NONDMA_TO_NONDMA);
2034
2035         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
2036                                        ice_aqc_opc_free_res, NULL);
2037         if (status)
2038                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
2039
2040         ice_free(hw, buf);
2041         return status;
2042 }
2043
2044 /**
2045  * ice_get_num_per_func - determine number of resources per PF
2046  * @hw: pointer to the HW structure
2047  * @max: value to be evenly split between each PF
2048  *
2049  * Determine the number of valid functions by going through the bitmap returned
2050  * from parsing capabilities and use this to calculate the number of resources
2051  * per PF based on the max value passed in.
2052  */
2053 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
2054 {
2055         u8 funcs;
2056
2057 #define ICE_CAPS_VALID_FUNCS_M  0xFF
2058         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
2059                              ICE_CAPS_VALID_FUNCS_M);
2060
2061         if (!funcs)
2062                 return 0;
2063
2064         return max / funcs;
2065 }
2066
2067 /**
2068  * ice_parse_caps - parse function/device capabilities
2069  * @hw: pointer to the HW struct
2070  * @buf: pointer to a buffer containing function/device capability records
2071  * @cap_count: number of capability records in the list
2072  * @opc: type of capabilities list to parse
2073  *
2074  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
2075  */
2076 static void
2077 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
2078                enum ice_adminq_opc opc)
2079 {
2080         struct ice_aqc_list_caps_elem *cap_resp;
2081         struct ice_hw_func_caps *func_p = NULL;
2082         struct ice_hw_dev_caps *dev_p = NULL;
2083         struct ice_hw_common_caps *caps;
2084         char const *prefix;
2085         u32 i;
2086
2087         if (!buf)
2088                 return;
2089
2090         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2091
2092         if (opc == ice_aqc_opc_list_dev_caps) {
2093                 dev_p = &hw->dev_caps;
2094                 caps = &dev_p->common_cap;
2095                 prefix = "dev cap";
2096         } else if (opc == ice_aqc_opc_list_func_caps) {
2097                 func_p = &hw->func_caps;
2098                 caps = &func_p->common_cap;
2099                 prefix = "func cap";
2100         } else {
2101                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
2102                 return;
2103         }
2104
2105         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
2106                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
2107                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
2108                 u32 number = LE32_TO_CPU(cap_resp->number);
2109                 u16 cap = LE16_TO_CPU(cap_resp->cap);
2110
2111                 switch (cap) {
2112                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2113                         caps->valid_functions = number;
2114                         ice_debug(hw, ICE_DBG_INIT,
2115                                   "%s: valid functions = %d\n", prefix,
2116                                   caps->valid_functions);
2117
2118                         /* store func count for resource management purposes */
2119                         if (dev_p)
2120                                 dev_p->num_funcs = ice_hweight32(number);
2121                         break;
2122                 case ICE_AQC_CAPS_VSI:
2123                         if (dev_p) {
2124                                 dev_p->num_vsi_allocd_to_host = number;
2125                                 ice_debug(hw, ICE_DBG_INIT,
2126                                           "%s: num VSI alloc to host = %d\n",
2127                                           prefix,
2128                                           dev_p->num_vsi_allocd_to_host);
2129                         } else if (func_p) {
2130                                 func_p->guar_num_vsi =
2131                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
2132                                 ice_debug(hw, ICE_DBG_INIT,
2133                                           "%s: num guaranteed VSI (fw) = %d\n",
2134                                           prefix, number);
2135                                 ice_debug(hw, ICE_DBG_INIT,
2136                                           "%s: num guaranteed VSI = %d\n",
2137                                           prefix, func_p->guar_num_vsi);
2138                         }
2139                         break;
2140                 case ICE_AQC_CAPS_DCB:
2141                         caps->dcb = (number == 1);
2142                         caps->active_tc_bitmap = logical_id;
2143                         caps->maxtc = phys_id;
2144                         ice_debug(hw, ICE_DBG_INIT,
2145                                   "%s: DCB = %d\n", prefix, caps->dcb);
2146                         ice_debug(hw, ICE_DBG_INIT,
2147                                   "%s: active TC bitmap = %d\n", prefix,
2148                                   caps->active_tc_bitmap);
2149                         ice_debug(hw, ICE_DBG_INIT,
2150                                   "%s: TC max = %d\n", prefix, caps->maxtc);
2151                         break;
2152                 case ICE_AQC_CAPS_RSS:
2153                         caps->rss_table_size = number;
2154                         caps->rss_table_entry_width = logical_id;
2155                         ice_debug(hw, ICE_DBG_INIT,
2156                                   "%s: RSS table size = %d\n", prefix,
2157                                   caps->rss_table_size);
2158                         ice_debug(hw, ICE_DBG_INIT,
2159                                   "%s: RSS table width = %d\n", prefix,
2160                                   caps->rss_table_entry_width);
2161                         break;
2162                 case ICE_AQC_CAPS_RXQS:
2163                         caps->num_rxq = number;
2164                         caps->rxq_first_id = phys_id;
2165                         ice_debug(hw, ICE_DBG_INIT,
2166                                   "%s: num Rx queues = %d\n", prefix,
2167                                   caps->num_rxq);
2168                         ice_debug(hw, ICE_DBG_INIT,
2169                                   "%s: Rx first queue ID = %d\n", prefix,
2170                                   caps->rxq_first_id);
2171                         break;
2172                 case ICE_AQC_CAPS_TXQS:
2173                         caps->num_txq = number;
2174                         caps->txq_first_id = phys_id;
2175                         ice_debug(hw, ICE_DBG_INIT,
2176                                   "%s: num Tx queues = %d\n", prefix,
2177                                   caps->num_txq);
2178                         ice_debug(hw, ICE_DBG_INIT,
2179                                   "%s: Tx first queue ID = %d\n", prefix,
2180                                   caps->txq_first_id);
2181                         break;
2182                 case ICE_AQC_CAPS_MSIX:
2183                         caps->num_msix_vectors = number;
2184                         caps->msix_vector_first_id = phys_id;
2185                         ice_debug(hw, ICE_DBG_INIT,
2186                                   "%s: MSIX vector count = %d\n", prefix,
2187                                   caps->num_msix_vectors);
2188                         ice_debug(hw, ICE_DBG_INIT,
2189                                   "%s: MSIX first vector index = %d\n", prefix,
2190                                   caps->msix_vector_first_id);
2191                         break;
2192                 case ICE_AQC_CAPS_FD:
2193                 {
2194                         u32 reg_val, val;
2195
2196                         if (dev_p) {
2197                                 dev_p->num_flow_director_fltr = number;
2198                                 ice_debug(hw, ICE_DBG_INIT,
2199                                           "%s: num FD filters = %d\n", prefix,
2200                                           dev_p->num_flow_director_fltr);
2201                         }
2202                         if (func_p) {
2203                                 reg_val = rd32(hw, GLQF_FD_SIZE);
2204                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2205                                       GLQF_FD_SIZE_FD_GSIZE_S;
2206                                 func_p->fd_fltr_guar =
2207                                         ice_get_num_per_func(hw, val);
2208                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2209                                       GLQF_FD_SIZE_FD_BSIZE_S;
2210                                 func_p->fd_fltr_best_effort = val;
2211                                 ice_debug(hw, ICE_DBG_INIT,
2212                                           "%s: num guaranteed FD filters = %d\n",
2213                                           prefix, func_p->fd_fltr_guar);
2214                                 ice_debug(hw, ICE_DBG_INIT,
2215                                           "%s: num best effort FD filters = %d\n",
2216                                           prefix, func_p->fd_fltr_best_effort);
2217                         }
2218                         break;
2219                 }
2220                 case ICE_AQC_CAPS_MAX_MTU:
2221                         caps->max_mtu = number;
2222                         ice_debug(hw, ICE_DBG_INIT, "%s: max MTU = %d\n",
2223                                   prefix, caps->max_mtu);
2224                         break;
2225                 default:
2226                         ice_debug(hw, ICE_DBG_INIT,
2227                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
2228                                   i, cap);
2229                         break;
2230                 }
2231         }
2232
2233         /* Re-calculate capabilities that are dependent on the number of
2234          * physical ports; i.e. some features are not supported or function
2235          * differently on devices with more than 4 ports.
2236          */
2237         if (hw->dev_caps.num_funcs > 4) {
2238                 /* Max 4 TCs per port */
2239                 caps->maxtc = 4;
2240                 ice_debug(hw, ICE_DBG_INIT,
2241                           "%s: TC max = %d (based on #ports)\n", prefix,
2242                           caps->maxtc);
2243         }
2244 }
2245
2246 /**
2247  * ice_aq_discover_caps - query function/device capabilities
2248  * @hw: pointer to the HW struct
2249  * @buf: a virtual buffer to hold the capabilities
2250  * @buf_size: Size of the virtual buffer
2251  * @cap_count: cap count needed if AQ err==ENOMEM
2252  * @opc: capabilities type to discover - pass in the command opcode
2253  * @cd: pointer to command details structure or NULL
2254  *
2255  * Get the function(0x000a)/device(0x000b) capabilities description from
2256  * the firmware.
2257  */
2258 static enum ice_status
2259 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2260                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2261 {
2262         struct ice_aqc_list_caps *cmd;
2263         struct ice_aq_desc desc;
2264         enum ice_status status;
2265
2266         cmd = &desc.params.get_cap;
2267
2268         if (opc != ice_aqc_opc_list_func_caps &&
2269             opc != ice_aqc_opc_list_dev_caps)
2270                 return ICE_ERR_PARAM;
2271
2272         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2273
2274         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2275         if (!status)
2276                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
2277         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2278                 *cap_count = LE32_TO_CPU(cmd->count);
2279         return status;
2280 }
2281
2282 /**
2283  * ice_discover_caps - get info about the HW
2284  * @hw: pointer to the hardware structure
2285  * @opc: capabilities type to discover - pass in the command opcode
2286  */
2287 static enum ice_status
2288 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2289 {
2290         enum ice_status status;
2291         u32 cap_count;
2292         u16 cbuf_len;
2293         u8 retries;
2294
2295         /* The driver doesn't know how many capabilities the device will return
2296          * so the buffer size required isn't known ahead of time. The driver
2297          * starts with cbuf_len and if this turns out to be insufficient, the
2298          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2299          * The driver then allocates the buffer based on the count and retries
2300          * the operation. So it follows that the retry count is 2.
2301          */
2302 #define ICE_GET_CAP_BUF_COUNT   40
2303 #define ICE_GET_CAP_RETRY_COUNT 2
2304
2305         cap_count = ICE_GET_CAP_BUF_COUNT;
2306         retries = ICE_GET_CAP_RETRY_COUNT;
2307
2308         do {
2309                 void *cbuf;
2310
2311                 cbuf_len = (u16)(cap_count *
2312                                  sizeof(struct ice_aqc_list_caps_elem));
2313                 cbuf = ice_malloc(hw, cbuf_len);
2314                 if (!cbuf)
2315                         return ICE_ERR_NO_MEMORY;
2316
2317                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2318                                               opc, NULL);
2319                 ice_free(hw, cbuf);
2320
2321                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2322                         break;
2323
2324                 /* If ENOMEM is returned, try again with bigger buffer */
2325         } while (--retries);
2326
2327         return status;
2328 }
2329
2330 /**
2331  * ice_get_caps - get info about the HW
2332  * @hw: pointer to the hardware structure
2333  */
2334 enum ice_status ice_get_caps(struct ice_hw *hw)
2335 {
2336         enum ice_status status;
2337
2338         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2339         if (!status)
2340                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2341
2342         return status;
2343 }
2344
2345 /**
2346  * ice_aq_manage_mac_write - manage MAC address write command
2347  * @hw: pointer to the HW struct
2348  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2349  * @flags: flags to control write behavior
2350  * @cd: pointer to command details structure or NULL
2351  *
2352  * This function is used to write MAC address to the NVM (0x0108).
2353  */
2354 enum ice_status
2355 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2356                         struct ice_sq_cd *cd)
2357 {
2358         struct ice_aqc_manage_mac_write *cmd;
2359         struct ice_aq_desc desc;
2360
2361         cmd = &desc.params.mac_write;
2362         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2363
2364         cmd->flags = flags;
2365
2366
2367         /* Prep values for flags, sah, sal */
2368         cmd->sah = HTONS(*((const u16 *)mac_addr));
2369         cmd->sal = HTONL(*((const u32 *)(mac_addr + 2)));
2370
2371         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2372 }
2373
2374 /**
2375  * ice_aq_clear_pxe_mode
2376  * @hw: pointer to the HW struct
2377  *
2378  * Tell the firmware that the driver is taking over from PXE (0x0110).
2379  */
2380 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2381 {
2382         struct ice_aq_desc desc;
2383
2384         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2385         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2386
2387         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2388 }
2389
2390 /**
2391  * ice_clear_pxe_mode - clear pxe operations mode
2392  * @hw: pointer to the HW struct
2393  *
2394  * Make sure all PXE mode settings are cleared, including things
2395  * like descriptor fetch/write-back mode.
2396  */
2397 void ice_clear_pxe_mode(struct ice_hw *hw)
2398 {
2399         if (ice_check_sq_alive(hw, &hw->adminq))
2400                 ice_aq_clear_pxe_mode(hw);
2401 }
2402
2403
2404 /**
2405  * ice_get_link_speed_based_on_phy_type - returns link speed
2406  * @phy_type_low: lower part of phy_type
2407  * @phy_type_high: higher part of phy_type
2408  *
2409  * This helper function will convert an entry in PHY type structure
2410  * [phy_type_low, phy_type_high] to its corresponding link speed.
2411  * Note: In the structure of [phy_type_low, phy_type_high], there should
2412  * be one bit set, as this function will convert one PHY type to its
2413  * speed.
2414  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2415  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2416  */
2417 static u16
2418 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2419 {
2420         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2421         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2422
2423         switch (phy_type_low) {
2424         case ICE_PHY_TYPE_LOW_100BASE_TX:
2425         case ICE_PHY_TYPE_LOW_100M_SGMII:
2426                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2427                 break;
2428         case ICE_PHY_TYPE_LOW_1000BASE_T:
2429         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2430         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2431         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2432         case ICE_PHY_TYPE_LOW_1G_SGMII:
2433                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2434                 break;
2435         case ICE_PHY_TYPE_LOW_2500BASE_T:
2436         case ICE_PHY_TYPE_LOW_2500BASE_X:
2437         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2438                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2439                 break;
2440         case ICE_PHY_TYPE_LOW_5GBASE_T:
2441         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2442                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2443                 break;
2444         case ICE_PHY_TYPE_LOW_10GBASE_T:
2445         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2446         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2447         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2448         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2449         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2450         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2451                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2452                 break;
2453         case ICE_PHY_TYPE_LOW_25GBASE_T:
2454         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2455         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2456         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2457         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2458         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2459         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2460         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2461         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2462         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2463         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2464                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2465                 break;
2466         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2467         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2468         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2469         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2470         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2471         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2472                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2473                 break;
2474         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2475         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2476         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2477         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2478         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2479         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2480         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2481         case ICE_PHY_TYPE_LOW_50G_AUI2:
2482         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2483         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2484         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2485         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2486         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2487         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2488         case ICE_PHY_TYPE_LOW_50G_AUI1:
2489                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2490                 break;
2491         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2492         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2493         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2494         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2495         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2496         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2497         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2498         case ICE_PHY_TYPE_LOW_100G_AUI4:
2499         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2500         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2501         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2502         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2503         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2504                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2505                 break;
2506         default:
2507                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2508                 break;
2509         }
2510
2511         switch (phy_type_high) {
2512         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2513         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2514         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2515         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2516         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2517                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2518                 break;
2519         default:
2520                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2521                 break;
2522         }
2523
2524         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2525             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2526                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2527         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2528                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2529                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2530         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2531                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2532                 return speed_phy_type_low;
2533         else
2534                 return speed_phy_type_high;
2535 }
2536
2537 /**
2538  * ice_update_phy_type
2539  * @phy_type_low: pointer to the lower part of phy_type
2540  * @phy_type_high: pointer to the higher part of phy_type
2541  * @link_speeds_bitmap: targeted link speeds bitmap
2542  *
2543  * Note: For the link_speeds_bitmap structure, you can check it at
2544  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2545  * link_speeds_bitmap include multiple speeds.
2546  *
2547  * Each entry in this [phy_type_low, phy_type_high] structure will
2548  * present a certain link speed. This helper function will turn on bits
2549  * in [phy_type_low, phy_type_high] structure based on the value of
2550  * link_speeds_bitmap input parameter.
2551  */
2552 void
2553 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2554                     u16 link_speeds_bitmap)
2555 {
2556         u64 pt_high;
2557         u64 pt_low;
2558         int index;
2559         u16 speed;
2560
2561         /* We first check with low part of phy_type */
2562         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2563                 pt_low = BIT_ULL(index);
2564                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2565
2566                 if (link_speeds_bitmap & speed)
2567                         *phy_type_low |= BIT_ULL(index);
2568         }
2569
2570         /* We then check with high part of phy_type */
2571         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2572                 pt_high = BIT_ULL(index);
2573                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2574
2575                 if (link_speeds_bitmap & speed)
2576                         *phy_type_high |= BIT_ULL(index);
2577         }
2578 }
2579
2580 /**
2581  * ice_aq_set_phy_cfg
2582  * @hw: pointer to the HW struct
2583  * @pi: port info structure of the interested logical port
2584  * @cfg: structure with PHY configuration data to be set
2585  * @cd: pointer to command details structure or NULL
2586  *
2587  * Set the various PHY configuration parameters supported on the Port.
2588  * One or more of the Set PHY config parameters may be ignored in an MFP
2589  * mode as the PF may not have the privilege to set some of the PHY Config
2590  * parameters. This status will be indicated by the command response (0x0601).
2591  */
2592 enum ice_status
2593 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2594                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2595 {
2596         struct ice_aq_desc desc;
2597         enum ice_status status;
2598
2599         if (!cfg)
2600                 return ICE_ERR_PARAM;
2601
2602         /* Ensure that only valid bits of cfg->caps can be turned on. */
2603         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2604                 ice_debug(hw, ICE_DBG_PHY,
2605                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2606                           cfg->caps);
2607
2608                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2609         }
2610
2611         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2612         desc.params.set_phy.lport_num = pi->lport;
2613         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2614
2615         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
2616                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2617         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
2618                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2619         ice_debug(hw, ICE_DBG_LINK, "caps = 0x%x\n", cfg->caps);
2620         ice_debug(hw, ICE_DBG_LINK, "low_power_ctrl = 0x%x\n",
2621                   cfg->low_power_ctrl);
2622         ice_debug(hw, ICE_DBG_LINK, "eee_cap = 0x%x\n", cfg->eee_cap);
2623         ice_debug(hw, ICE_DBG_LINK, "eeer_value = 0x%x\n", cfg->eeer_value);
2624         ice_debug(hw, ICE_DBG_LINK, "link_fec_opt = 0x%x\n", cfg->link_fec_opt);
2625
2626         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2627
2628         if (!status)
2629                 pi->phy.curr_user_phy_cfg = *cfg;
2630
2631         return status;
2632 }
2633
2634 /**
2635  * ice_update_link_info - update status of the HW network link
2636  * @pi: port info structure of the interested logical port
2637  */
2638 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2639 {
2640         struct ice_link_status *li;
2641         enum ice_status status;
2642
2643         if (!pi)
2644                 return ICE_ERR_PARAM;
2645
2646         li = &pi->phy.link_info;
2647
2648         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2649         if (status)
2650                 return status;
2651
2652         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2653                 struct ice_aqc_get_phy_caps_data *pcaps;
2654                 struct ice_hw *hw;
2655
2656                 hw = pi->hw;
2657                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2658                         ice_malloc(hw, sizeof(*pcaps));
2659                 if (!pcaps)
2660                         return ICE_ERR_NO_MEMORY;
2661
2662                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2663                                              pcaps, NULL);
2664                 if (status == ICE_SUCCESS)
2665                         ice_memcpy(li->module_type, &pcaps->module_type,
2666                                    sizeof(li->module_type),
2667                                    ICE_NONDMA_TO_NONDMA);
2668
2669                 ice_free(hw, pcaps);
2670         }
2671
2672         return status;
2673 }
2674
2675 /**
2676  * ice_cache_phy_user_req
2677  * @pi: port information structure
2678  * @cache_data: PHY logging data
2679  * @cache_mode: PHY logging mode
2680  *
2681  * Log the user request on (FC, FEC, SPEED) for later user.
2682  */
2683 static void
2684 ice_cache_phy_user_req(struct ice_port_info *pi,
2685                        struct ice_phy_cache_mode_data cache_data,
2686                        enum ice_phy_cache_mode cache_mode)
2687 {
2688         if (!pi)
2689                 return;
2690
2691         switch (cache_mode) {
2692         case ICE_FC_MODE:
2693                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2694                 break;
2695         case ICE_SPEED_MODE:
2696                 pi->phy.curr_user_speed_req =
2697                         cache_data.data.curr_user_speed_req;
2698                 break;
2699         case ICE_FEC_MODE:
2700                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2701                 break;
2702         default:
2703                 break;
2704         }
2705 }
2706
2707 /**
2708  * ice_set_fc
2709  * @pi: port information structure
2710  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2711  * @ena_auto_link_update: enable automatic link update
2712  *
2713  * Set the requested flow control mode.
2714  */
2715 enum ice_status
2716 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2717 {
2718         struct ice_aqc_set_phy_cfg_data cfg = { 0 };
2719         struct ice_phy_cache_mode_data cache_data;
2720         struct ice_aqc_get_phy_caps_data *pcaps;
2721         enum ice_status status;
2722         u8 pause_mask = 0x0;
2723         struct ice_hw *hw;
2724
2725         if (!pi)
2726                 return ICE_ERR_PARAM;
2727         hw = pi->hw;
2728         *aq_failures = ICE_SET_FC_AQ_FAIL_NONE;
2729
2730         /* Cache user FC request */
2731         cache_data.data.curr_user_fc_req = pi->fc.req_mode;
2732         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2733
2734         switch (pi->fc.req_mode) {
2735         case ICE_FC_FULL:
2736                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2737                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2738                 break;
2739         case ICE_FC_RX_PAUSE:
2740                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2741                 break;
2742         case ICE_FC_TX_PAUSE:
2743                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2744                 break;
2745         default:
2746                 break;
2747         }
2748
2749         pcaps = (struct ice_aqc_get_phy_caps_data *)
2750                 ice_malloc(hw, sizeof(*pcaps));
2751         if (!pcaps)
2752                 return ICE_ERR_NO_MEMORY;
2753
2754         /* Get the current PHY config */
2755         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2756                                      NULL);
2757         if (status) {
2758                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2759                 goto out;
2760         }
2761
2762         /* clear the old pause settings */
2763         cfg.caps = pcaps->caps & ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2764                                    ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2765
2766         /* set the new capabilities */
2767         cfg.caps |= pause_mask;
2768
2769         /* If the capabilities have changed, then set the new config */
2770         if (cfg.caps != pcaps->caps) {
2771                 int retry_count, retry_max = 10;
2772
2773                 /* Auto restart link so settings take effect */
2774                 if (ena_auto_link_update)
2775                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2776                 /* Copy over all the old settings */
2777                 cfg.phy_type_high = pcaps->phy_type_high;
2778                 cfg.phy_type_low = pcaps->phy_type_low;
2779                 cfg.low_power_ctrl = pcaps->low_power_ctrl;
2780                 cfg.eee_cap = pcaps->eee_cap;
2781                 cfg.eeer_value = pcaps->eeer_value;
2782                 cfg.link_fec_opt = pcaps->link_fec_options;
2783
2784                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2785                 if (status) {
2786                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2787                         goto out;
2788                 }
2789
2790                 /* Update the link info
2791                  * It sometimes takes a really long time for link to
2792                  * come back from the atomic reset. Thus, we wait a
2793                  * little bit.
2794                  */
2795                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2796                         status = ice_update_link_info(pi);
2797
2798                         if (status == ICE_SUCCESS)
2799                                 break;
2800
2801                         ice_msec_delay(100, true);
2802                 }
2803
2804                 if (status)
2805                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2806         }
2807
2808 out:
2809         ice_free(hw, pcaps);
2810         return status;
2811 }
2812
2813 /**
2814  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2815  * @caps: PHY ability structure to copy date from
2816  * @cfg: PHY configuration structure to copy data to
2817  *
2818  * Helper function to copy AQC PHY get ability data to PHY set configuration
2819  * data structure
2820  */
2821 void
2822 ice_copy_phy_caps_to_cfg(struct ice_aqc_get_phy_caps_data *caps,
2823                          struct ice_aqc_set_phy_cfg_data *cfg)
2824 {
2825         if (!caps || !cfg)
2826                 return;
2827
2828         cfg->phy_type_low = caps->phy_type_low;
2829         cfg->phy_type_high = caps->phy_type_high;
2830         cfg->caps = caps->caps;
2831         cfg->low_power_ctrl = caps->low_power_ctrl;
2832         cfg->eee_cap = caps->eee_cap;
2833         cfg->eeer_value = caps->eeer_value;
2834         cfg->link_fec_opt = caps->link_fec_options;
2835 }
2836
2837 /**
2838  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2839  * @cfg: PHY configuration data to set FEC mode
2840  * @fec: FEC mode to configure
2841  *
2842  * Caller should copy ice_aqc_get_phy_caps_data.caps ICE_AQC_PHY_EN_AUTO_FEC
2843  * (bit 7) and ice_aqc_get_phy_caps_data.link_fec_options to cfg.caps
2844  * ICE_AQ_PHY_ENA_AUTO_FEC (bit 7) and cfg.link_fec_options before calling.
2845  */
2846 void
2847 ice_cfg_phy_fec(struct ice_aqc_set_phy_cfg_data *cfg, enum ice_fec_mode fec)
2848 {
2849         switch (fec) {
2850         case ICE_FEC_BASER:
2851                 /* Clear RS bits, and AND BASE-R ability
2852                  * bits and OR request bits.
2853                  */
2854                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2855                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2856                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2857                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2858                 break;
2859         case ICE_FEC_RS:
2860                 /* Clear BASE-R bits, and AND RS ability
2861                  * bits and OR request bits.
2862                  */
2863                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2864                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2865                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2866                 break;
2867         case ICE_FEC_NONE:
2868                 /* Clear all FEC option bits. */
2869                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2870                 break;
2871         case ICE_FEC_AUTO:
2872                 /* AND auto FEC bit, and all caps bits. */
2873                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2874                 break;
2875         }
2876 }
2877
2878 /**
2879  * ice_get_link_status - get status of the HW network link
2880  * @pi: port information structure
2881  * @link_up: pointer to bool (true/false = linkup/linkdown)
2882  *
2883  * Variable link_up is true if link is up, false if link is down.
2884  * The variable link_up is invalid if status is non zero. As a
2885  * result of this call, link status reporting becomes enabled
2886  */
2887 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2888 {
2889         struct ice_phy_info *phy_info;
2890         enum ice_status status = ICE_SUCCESS;
2891
2892         if (!pi || !link_up)
2893                 return ICE_ERR_PARAM;
2894
2895         phy_info = &pi->phy;
2896
2897         if (phy_info->get_link_info) {
2898                 status = ice_update_link_info(pi);
2899
2900                 if (status)
2901                         ice_debug(pi->hw, ICE_DBG_LINK,
2902                                   "get link status error, status = %d\n",
2903                                   status);
2904         }
2905
2906         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2907
2908         return status;
2909 }
2910
2911 /**
2912  * ice_aq_set_link_restart_an
2913  * @pi: pointer to the port information structure
2914  * @ena_link: if true: enable link, if false: disable link
2915  * @cd: pointer to command details structure or NULL
2916  *
2917  * Sets up the link and restarts the Auto-Negotiation over the link.
2918  */
2919 enum ice_status
2920 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2921                            struct ice_sq_cd *cd)
2922 {
2923         struct ice_aqc_restart_an *cmd;
2924         struct ice_aq_desc desc;
2925
2926         cmd = &desc.params.restart_an;
2927
2928         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2929
2930         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2931         cmd->lport_num = pi->lport;
2932         if (ena_link)
2933                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2934         else
2935                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2936
2937         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2938 }
2939
2940 /**
2941  * ice_aq_set_event_mask
2942  * @hw: pointer to the HW struct
2943  * @port_num: port number of the physical function
2944  * @mask: event mask to be set
2945  * @cd: pointer to command details structure or NULL
2946  *
2947  * Set event mask (0x0613)
2948  */
2949 enum ice_status
2950 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2951                       struct ice_sq_cd *cd)
2952 {
2953         struct ice_aqc_set_event_mask *cmd;
2954         struct ice_aq_desc desc;
2955
2956         cmd = &desc.params.set_event_mask;
2957
2958         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2959
2960         cmd->lport_num = port_num;
2961
2962         cmd->event_mask = CPU_TO_LE16(mask);
2963         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2964 }
2965
2966 /**
2967  * ice_aq_set_mac_loopback
2968  * @hw: pointer to the HW struct
2969  * @ena_lpbk: Enable or Disable loopback
2970  * @cd: pointer to command details structure or NULL
2971  *
2972  * Enable/disable loopback on a given port
2973  */
2974 enum ice_status
2975 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2976 {
2977         struct ice_aqc_set_mac_lb *cmd;
2978         struct ice_aq_desc desc;
2979
2980         cmd = &desc.params.set_mac_lb;
2981
2982         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2983         if (ena_lpbk)
2984                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2985
2986         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2987 }
2988
2989
2990 /**
2991  * ice_aq_set_port_id_led
2992  * @pi: pointer to the port information
2993  * @is_orig_mode: is this LED set to original mode (by the net-list)
2994  * @cd: pointer to command details structure or NULL
2995  *
2996  * Set LED value for the given port (0x06e9)
2997  */
2998 enum ice_status
2999 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3000                        struct ice_sq_cd *cd)
3001 {
3002         struct ice_aqc_set_port_id_led *cmd;
3003         struct ice_hw *hw = pi->hw;
3004         struct ice_aq_desc desc;
3005
3006         cmd = &desc.params.set_port_id_led;
3007
3008         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3009
3010
3011         if (is_orig_mode)
3012                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3013         else
3014                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3015
3016         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3017 }
3018
3019 /**
3020  * __ice_aq_get_set_rss_lut
3021  * @hw: pointer to the hardware structure
3022  * @vsi_id: VSI FW index
3023  * @lut_type: LUT table type
3024  * @lut: pointer to the LUT buffer provided by the caller
3025  * @lut_size: size of the LUT buffer
3026  * @glob_lut_idx: global LUT index
3027  * @set: set true to set the table, false to get the table
3028  *
3029  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3030  */
3031 static enum ice_status
3032 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3033                          u16 lut_size, u8 glob_lut_idx, bool set)
3034 {
3035         struct ice_aqc_get_set_rss_lut *cmd_resp;
3036         struct ice_aq_desc desc;
3037         enum ice_status status;
3038         u16 flags = 0;
3039
3040         cmd_resp = &desc.params.get_set_rss_lut;
3041
3042         if (set) {
3043                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3044                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3045         } else {
3046                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3047         }
3048
3049         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3050                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3051                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3052                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3053
3054         switch (lut_type) {
3055         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3056         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3057         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3058                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3059                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3060                 break;
3061         default:
3062                 status = ICE_ERR_PARAM;
3063                 goto ice_aq_get_set_rss_lut_exit;
3064         }
3065
3066         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3067                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3068                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3069
3070                 if (!set)
3071                         goto ice_aq_get_set_rss_lut_send;
3072         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3073                 if (!set)
3074                         goto ice_aq_get_set_rss_lut_send;
3075         } else {
3076                 goto ice_aq_get_set_rss_lut_send;
3077         }
3078
3079         /* LUT size is only valid for Global and PF table types */
3080         switch (lut_size) {
3081         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3082                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3083                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3084                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3085                 break;
3086         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3087                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3088                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3089                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3090                 break;
3091         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3092                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3093                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3094                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3095                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3096                         break;
3097                 }
3098                 /* fall-through */
3099         default:
3100                 status = ICE_ERR_PARAM;
3101                 goto ice_aq_get_set_rss_lut_exit;
3102         }
3103
3104 ice_aq_get_set_rss_lut_send:
3105         cmd_resp->flags = CPU_TO_LE16(flags);
3106         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3107
3108 ice_aq_get_set_rss_lut_exit:
3109         return status;
3110 }
3111
3112 /**
3113  * ice_aq_get_rss_lut
3114  * @hw: pointer to the hardware structure
3115  * @vsi_handle: software VSI handle
3116  * @lut_type: LUT table type
3117  * @lut: pointer to the LUT buffer provided by the caller
3118  * @lut_size: size of the LUT buffer
3119  *
3120  * get the RSS lookup table, PF or VSI type
3121  */
3122 enum ice_status
3123 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3124                    u8 *lut, u16 lut_size)
3125 {
3126         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3127                 return ICE_ERR_PARAM;
3128
3129         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3130                                         lut_type, lut, lut_size, 0, false);
3131 }
3132
3133 /**
3134  * ice_aq_set_rss_lut
3135  * @hw: pointer to the hardware structure
3136  * @vsi_handle: software VSI handle
3137  * @lut_type: LUT table type
3138  * @lut: pointer to the LUT buffer provided by the caller
3139  * @lut_size: size of the LUT buffer
3140  *
3141  * set the RSS lookup table, PF or VSI type
3142  */
3143 enum ice_status
3144 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3145                    u8 *lut, u16 lut_size)
3146 {
3147         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3148                 return ICE_ERR_PARAM;
3149
3150         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3151                                         lut_type, lut, lut_size, 0, true);
3152 }
3153
3154 /**
3155  * __ice_aq_get_set_rss_key
3156  * @hw: pointer to the HW struct
3157  * @vsi_id: VSI FW index
3158  * @key: pointer to key info struct
3159  * @set: set true to set the key, false to get the key
3160  *
3161  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3162  */
3163 static enum
3164 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3165                                     struct ice_aqc_get_set_rss_keys *key,
3166                                     bool set)
3167 {
3168         struct ice_aqc_get_set_rss_key *cmd_resp;
3169         u16 key_size = sizeof(*key);
3170         struct ice_aq_desc desc;
3171
3172         cmd_resp = &desc.params.get_set_rss_key;
3173
3174         if (set) {
3175                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3176                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3177         } else {
3178                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3179         }
3180
3181         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3182                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3183                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3184                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3185
3186         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3187 }
3188
3189 /**
3190  * ice_aq_get_rss_key
3191  * @hw: pointer to the HW struct
3192  * @vsi_handle: software VSI handle
3193  * @key: pointer to key info struct
3194  *
3195  * get the RSS key per VSI
3196  */
3197 enum ice_status
3198 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3199                    struct ice_aqc_get_set_rss_keys *key)
3200 {
3201         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3202                 return ICE_ERR_PARAM;
3203
3204         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3205                                         key, false);
3206 }
3207
3208 /**
3209  * ice_aq_set_rss_key
3210  * @hw: pointer to the HW struct
3211  * @vsi_handle: software VSI handle
3212  * @keys: pointer to key info struct
3213  *
3214  * set the RSS key per VSI
3215  */
3216 enum ice_status
3217 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3218                    struct ice_aqc_get_set_rss_keys *keys)
3219 {
3220         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3221                 return ICE_ERR_PARAM;
3222
3223         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3224                                         keys, true);
3225 }
3226
3227 /**
3228  * ice_aq_add_lan_txq
3229  * @hw: pointer to the hardware structure
3230  * @num_qgrps: Number of added queue groups
3231  * @qg_list: list of queue groups to be added
3232  * @buf_size: size of buffer for indirect command
3233  * @cd: pointer to command details structure or NULL
3234  *
3235  * Add Tx LAN queue (0x0C30)
3236  *
3237  * NOTE:
3238  * Prior to calling add Tx LAN queue:
3239  * Initialize the following as part of the Tx queue context:
3240  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3241  * Cache profile and Packet shaper profile.
3242  *
3243  * After add Tx LAN queue AQ command is completed:
3244  * Interrupts should be associated with specific queues,
3245  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3246  * flow.
3247  */
3248 enum ice_status
3249 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3250                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3251                    struct ice_sq_cd *cd)
3252 {
3253         u16 i, sum_header_size, sum_q_size = 0;
3254         struct ice_aqc_add_tx_qgrp *list;
3255         struct ice_aqc_add_txqs *cmd;
3256         struct ice_aq_desc desc;
3257
3258         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3259
3260         cmd = &desc.params.add_txqs;
3261
3262         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3263
3264         if (!qg_list)
3265                 return ICE_ERR_PARAM;
3266
3267         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3268                 return ICE_ERR_PARAM;
3269
3270         sum_header_size = num_qgrps *
3271                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3272
3273         list = qg_list;
3274         for (i = 0; i < num_qgrps; i++) {
3275                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3276
3277                 sum_q_size += list->num_txqs * sizeof(*q);
3278                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3279         }
3280
3281         if (buf_size != (sum_header_size + sum_q_size))
3282                 return ICE_ERR_PARAM;
3283
3284         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3285
3286         cmd->num_qgrps = num_qgrps;
3287
3288         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3289 }
3290
3291 /**
3292  * ice_aq_dis_lan_txq
3293  * @hw: pointer to the hardware structure
3294  * @num_qgrps: number of groups in the list
3295  * @qg_list: the list of groups to disable
3296  * @buf_size: the total size of the qg_list buffer in bytes
3297  * @rst_src: if called due to reset, specifies the reset source
3298  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3299  * @cd: pointer to command details structure or NULL
3300  *
3301  * Disable LAN Tx queue (0x0C31)
3302  */
3303 static enum ice_status
3304 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3305                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3306                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3307                    struct ice_sq_cd *cd)
3308 {
3309         struct ice_aqc_dis_txqs *cmd;
3310         struct ice_aq_desc desc;
3311         enum ice_status status;
3312         u16 i, sz = 0;
3313
3314         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3315         cmd = &desc.params.dis_txqs;
3316         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3317
3318         /* qg_list can be NULL only in VM/VF reset flow */
3319         if (!qg_list && !rst_src)
3320                 return ICE_ERR_PARAM;
3321
3322         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3323                 return ICE_ERR_PARAM;
3324
3325         cmd->num_entries = num_qgrps;
3326
3327         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3328                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3329
3330         switch (rst_src) {
3331         case ICE_VM_RESET:
3332                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3333                 cmd->vmvf_and_timeout |=
3334                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3335                 break;
3336         case ICE_NO_RESET:
3337         default:
3338                 break;
3339         }
3340
3341         /* flush pipe on time out */
3342         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3343         /* If no queue group info, we are in a reset flow. Issue the AQ */
3344         if (!qg_list)
3345                 goto do_aq;
3346
3347         /* set RD bit to indicate that command buffer is provided by the driver
3348          * and it needs to be read by the firmware
3349          */
3350         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3351
3352         for (i = 0; i < num_qgrps; ++i) {
3353                 /* Calculate the size taken up by the queue IDs in this group */
3354                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3355
3356                 /* Add the size of the group header */
3357                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3358
3359                 /* If the num of queues is even, add 2 bytes of padding */
3360                 if ((qg_list[i].num_qs % 2) == 0)
3361                         sz += 2;
3362         }
3363
3364         if (buf_size != sz)
3365                 return ICE_ERR_PARAM;
3366
3367 do_aq:
3368         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3369         if (status) {
3370                 if (!qg_list)
3371                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3372                                   vmvf_num, hw->adminq.sq_last_status);
3373                 else
3374                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3375                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3376                                   hw->adminq.sq_last_status);
3377         }
3378         return status;
3379 }
3380
3381
3382 /* End of FW Admin Queue command wrappers */
3383
3384 /**
3385  * ice_write_byte - write a byte to a packed context structure
3386  * @src_ctx:  the context structure to read from
3387  * @dest_ctx: the context to be written to
3388  * @ce_info:  a description of the struct to be filled
3389  */
3390 static void
3391 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3392 {
3393         u8 src_byte, dest_byte, mask;
3394         u8 *from, *dest;
3395         u16 shift_width;
3396
3397         /* copy from the next struct field */
3398         from = src_ctx + ce_info->offset;
3399
3400         /* prepare the bits and mask */
3401         shift_width = ce_info->lsb % 8;
3402         mask = (u8)(BIT(ce_info->width) - 1);
3403
3404         src_byte = *from;
3405         src_byte &= mask;
3406
3407         /* shift to correct alignment */
3408         mask <<= shift_width;
3409         src_byte <<= shift_width;
3410
3411         /* get the current bits from the target bit string */
3412         dest = dest_ctx + (ce_info->lsb / 8);
3413
3414         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3415
3416         dest_byte &= ~mask;     /* get the bits not changing */
3417         dest_byte |= src_byte;  /* add in the new bits */
3418
3419         /* put it all back */
3420         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3421 }
3422
3423 /**
3424  * ice_write_word - write a word to a packed context structure
3425  * @src_ctx:  the context structure to read from
3426  * @dest_ctx: the context to be written to
3427  * @ce_info:  a description of the struct to be filled
3428  */
3429 static void
3430 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3431 {
3432         u16 src_word, mask;
3433         __le16 dest_word;
3434         u8 *from, *dest;
3435         u16 shift_width;
3436
3437         /* copy from the next struct field */
3438         from = src_ctx + ce_info->offset;
3439
3440         /* prepare the bits and mask */
3441         shift_width = ce_info->lsb % 8;
3442         mask = BIT(ce_info->width) - 1;
3443
3444         /* don't swizzle the bits until after the mask because the mask bits
3445          * will be in a different bit position on big endian machines
3446          */
3447         src_word = *(u16 *)from;
3448         src_word &= mask;
3449
3450         /* shift to correct alignment */
3451         mask <<= shift_width;
3452         src_word <<= shift_width;
3453
3454         /* get the current bits from the target bit string */
3455         dest = dest_ctx + (ce_info->lsb / 8);
3456
3457         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3458
3459         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3460         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3461
3462         /* put it all back */
3463         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3464 }
3465
3466 /**
3467  * ice_write_dword - write a dword to a packed context structure
3468  * @src_ctx:  the context structure to read from
3469  * @dest_ctx: the context to be written to
3470  * @ce_info:  a description of the struct to be filled
3471  */
3472 static void
3473 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3474 {
3475         u32 src_dword, mask;
3476         __le32 dest_dword;
3477         u8 *from, *dest;
3478         u16 shift_width;
3479
3480         /* copy from the next struct field */
3481         from = src_ctx + ce_info->offset;
3482
3483         /* prepare the bits and mask */
3484         shift_width = ce_info->lsb % 8;
3485
3486         /* if the field width is exactly 32 on an x86 machine, then the shift
3487          * operation will not work because the SHL instructions count is masked
3488          * to 5 bits so the shift will do nothing
3489          */
3490         if (ce_info->width < 32)
3491                 mask = BIT(ce_info->width) - 1;
3492         else
3493                 mask = (u32)~0;
3494
3495         /* don't swizzle the bits until after the mask because the mask bits
3496          * will be in a different bit position on big endian machines
3497          */
3498         src_dword = *(u32 *)from;
3499         src_dword &= mask;
3500
3501         /* shift to correct alignment */
3502         mask <<= shift_width;
3503         src_dword <<= shift_width;
3504
3505         /* get the current bits from the target bit string */
3506         dest = dest_ctx + (ce_info->lsb / 8);
3507
3508         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3509
3510         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3511         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3512
3513         /* put it all back */
3514         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3515 }
3516
3517 /**
3518  * ice_write_qword - write a qword to a packed context structure
3519  * @src_ctx:  the context structure to read from
3520  * @dest_ctx: the context to be written to
3521  * @ce_info:  a description of the struct to be filled
3522  */
3523 static void
3524 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3525 {
3526         u64 src_qword, mask;
3527         __le64 dest_qword;
3528         u8 *from, *dest;
3529         u16 shift_width;
3530
3531         /* copy from the next struct field */
3532         from = src_ctx + ce_info->offset;
3533
3534         /* prepare the bits and mask */
3535         shift_width = ce_info->lsb % 8;
3536
3537         /* if the field width is exactly 64 on an x86 machine, then the shift
3538          * operation will not work because the SHL instructions count is masked
3539          * to 6 bits so the shift will do nothing
3540          */
3541         if (ce_info->width < 64)
3542                 mask = BIT_ULL(ce_info->width) - 1;
3543         else
3544                 mask = (u64)~0;
3545
3546         /* don't swizzle the bits until after the mask because the mask bits
3547          * will be in a different bit position on big endian machines
3548          */
3549         src_qword = *(u64 *)from;
3550         src_qword &= mask;
3551
3552         /* shift to correct alignment */
3553         mask <<= shift_width;
3554         src_qword <<= shift_width;
3555
3556         /* get the current bits from the target bit string */
3557         dest = dest_ctx + (ce_info->lsb / 8);
3558
3559         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3560
3561         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3562         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3563
3564         /* put it all back */
3565         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3566 }
3567
3568 /**
3569  * ice_set_ctx - set context bits in packed structure
3570  * @src_ctx:  pointer to a generic non-packed context structure
3571  * @dest_ctx: pointer to memory for the packed structure
3572  * @ce_info:  a description of the structure to be transformed
3573  */
3574 enum ice_status
3575 ice_set_ctx(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3576 {
3577         int f;
3578
3579         for (f = 0; ce_info[f].width; f++) {
3580                 /* We have to deal with each element of the FW response
3581                  * using the correct size so that we are correct regardless
3582                  * of the endianness of the machine.
3583                  */
3584                 switch (ce_info[f].size_of) {
3585                 case sizeof(u8):
3586                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3587                         break;
3588                 case sizeof(u16):
3589                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3590                         break;
3591                 case sizeof(u32):
3592                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3593                         break;
3594                 case sizeof(u64):
3595                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3596                         break;
3597                 default:
3598                         return ICE_ERR_INVAL_SIZE;
3599                 }
3600         }
3601
3602         return ICE_SUCCESS;
3603 }
3604
3605
3606
3607
3608 /**
3609  * ice_read_byte - read context byte into struct
3610  * @src_ctx:  the context structure to read from
3611  * @dest_ctx: the context to be written to
3612  * @ce_info:  a description of the struct to be filled
3613  */
3614 static void
3615 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3616 {
3617         u8 dest_byte, mask;
3618         u8 *src, *target;
3619         u16 shift_width;
3620
3621         /* prepare the bits and mask */
3622         shift_width = ce_info->lsb % 8;
3623         mask = (u8)(BIT(ce_info->width) - 1);
3624
3625         /* shift to correct alignment */
3626         mask <<= shift_width;
3627
3628         /* get the current bits from the src bit string */
3629         src = src_ctx + (ce_info->lsb / 8);
3630
3631         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3632
3633         dest_byte &= ~(mask);
3634
3635         dest_byte >>= shift_width;
3636
3637         /* get the address from the struct field */
3638         target = dest_ctx + ce_info->offset;
3639
3640         /* put it back in the struct */
3641         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3642 }
3643
3644 /**
3645  * ice_read_word - read context word into struct
3646  * @src_ctx:  the context structure to read from
3647  * @dest_ctx: the context to be written to
3648  * @ce_info:  a description of the struct to be filled
3649  */
3650 static void
3651 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3652 {
3653         u16 dest_word, mask;
3654         u8 *src, *target;
3655         __le16 src_word;
3656         u16 shift_width;
3657
3658         /* prepare the bits and mask */
3659         shift_width = ce_info->lsb % 8;
3660         mask = BIT(ce_info->width) - 1;
3661
3662         /* shift to correct alignment */
3663         mask <<= shift_width;
3664
3665         /* get the current bits from the src bit string */
3666         src = src_ctx + (ce_info->lsb / 8);
3667
3668         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3669
3670         /* the data in the memory is stored as little endian so mask it
3671          * correctly
3672          */
3673         src_word &= ~(CPU_TO_LE16(mask));
3674
3675         /* get the data back into host order before shifting */
3676         dest_word = LE16_TO_CPU(src_word);
3677
3678         dest_word >>= shift_width;
3679
3680         /* get the address from the struct field */
3681         target = dest_ctx + ce_info->offset;
3682
3683         /* put it back in the struct */
3684         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3685 }
3686
3687 /**
3688  * ice_read_dword - read context dword into struct
3689  * @src_ctx:  the context structure to read from
3690  * @dest_ctx: the context to be written to
3691  * @ce_info:  a description of the struct to be filled
3692  */
3693 static void
3694 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3695 {
3696         u32 dest_dword, mask;
3697         __le32 src_dword;
3698         u8 *src, *target;
3699         u16 shift_width;
3700
3701         /* prepare the bits and mask */
3702         shift_width = ce_info->lsb % 8;
3703
3704         /* if the field width is exactly 32 on an x86 machine, then the shift
3705          * operation will not work because the SHL instructions count is masked
3706          * to 5 bits so the shift will do nothing
3707          */
3708         if (ce_info->width < 32)
3709                 mask = BIT(ce_info->width) - 1;
3710         else
3711                 mask = (u32)~0;
3712
3713         /* shift to correct alignment */
3714         mask <<= shift_width;
3715
3716         /* get the current bits from the src bit string */
3717         src = src_ctx + (ce_info->lsb / 8);
3718
3719         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3720
3721         /* the data in the memory is stored as little endian so mask it
3722          * correctly
3723          */
3724         src_dword &= ~(CPU_TO_LE32(mask));
3725
3726         /* get the data back into host order before shifting */
3727         dest_dword = LE32_TO_CPU(src_dword);
3728
3729         dest_dword >>= shift_width;
3730
3731         /* get the address from the struct field */
3732         target = dest_ctx + ce_info->offset;
3733
3734         /* put it back in the struct */
3735         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3736 }
3737
3738 /**
3739  * ice_read_qword - read context qword into struct
3740  * @src_ctx:  the context structure to read from
3741  * @dest_ctx: the context to be written to
3742  * @ce_info:  a description of the struct to be filled
3743  */
3744 static void
3745 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3746 {
3747         u64 dest_qword, mask;
3748         __le64 src_qword;
3749         u8 *src, *target;
3750         u16 shift_width;
3751
3752         /* prepare the bits and mask */
3753         shift_width = ce_info->lsb % 8;
3754
3755         /* if the field width is exactly 64 on an x86 machine, then the shift
3756          * operation will not work because the SHL instructions count is masked
3757          * to 6 bits so the shift will do nothing
3758          */
3759         if (ce_info->width < 64)
3760                 mask = BIT_ULL(ce_info->width) - 1;
3761         else
3762                 mask = (u64)~0;
3763
3764         /* shift to correct alignment */
3765         mask <<= shift_width;
3766
3767         /* get the current bits from the src bit string */
3768         src = src_ctx + (ce_info->lsb / 8);
3769
3770         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3771
3772         /* the data in the memory is stored as little endian so mask it
3773          * correctly
3774          */
3775         src_qword &= ~(CPU_TO_LE64(mask));
3776
3777         /* get the data back into host order before shifting */
3778         dest_qword = LE64_TO_CPU(src_qword);
3779
3780         dest_qword >>= shift_width;
3781
3782         /* get the address from the struct field */
3783         target = dest_ctx + ce_info->offset;
3784
3785         /* put it back in the struct */
3786         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3787 }
3788
3789 /**
3790  * ice_get_ctx - extract context bits from a packed structure
3791  * @src_ctx:  pointer to a generic packed context structure
3792  * @dest_ctx: pointer to a generic non-packed context structure
3793  * @ce_info:  a description of the structure to be read from
3794  */
3795 enum ice_status
3796 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3797 {
3798         int f;
3799
3800         for (f = 0; ce_info[f].width; f++) {
3801                 switch (ce_info[f].size_of) {
3802                 case 1:
3803                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3804                         break;
3805                 case 2:
3806                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3807                         break;
3808                 case 4:
3809                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3810                         break;
3811                 case 8:
3812                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3813                         break;
3814                 default:
3815                         /* nothing to do, just keep going */
3816                         break;
3817                 }
3818         }
3819
3820         return ICE_SUCCESS;
3821 }
3822
3823 /**
3824  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3825  * @hw: pointer to the HW struct
3826  * @vsi_handle: software VSI handle
3827  * @tc: TC number
3828  * @q_handle: software queue handle
3829  */
3830 struct ice_q_ctx *
3831 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3832 {
3833         struct ice_vsi_ctx *vsi;
3834         struct ice_q_ctx *q_ctx;
3835
3836         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3837         if (!vsi)
3838                 return NULL;
3839         if (q_handle >= vsi->num_lan_q_entries[tc])
3840                 return NULL;
3841         if (!vsi->lan_q_ctx[tc])
3842                 return NULL;
3843         q_ctx = vsi->lan_q_ctx[tc];
3844         return &q_ctx[q_handle];
3845 }
3846
3847 /**
3848  * ice_ena_vsi_txq
3849  * @pi: port information structure
3850  * @vsi_handle: software VSI handle
3851  * @tc: TC number
3852  * @q_handle: software queue handle
3853  * @num_qgrps: Number of added queue groups
3854  * @buf: list of queue groups to be added
3855  * @buf_size: size of buffer for indirect command
3856  * @cd: pointer to command details structure or NULL
3857  *
3858  * This function adds one LAN queue
3859  */
3860 enum ice_status
3861 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3862                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3863                 struct ice_sq_cd *cd)
3864 {
3865         struct ice_aqc_txsched_elem_data node = { 0 };
3866         struct ice_sched_node *parent;
3867         struct ice_q_ctx *q_ctx;
3868         enum ice_status status;
3869         struct ice_hw *hw;
3870
3871         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3872                 return ICE_ERR_CFG;
3873
3874         if (num_qgrps > 1 || buf->num_txqs > 1)
3875                 return ICE_ERR_MAX_LIMIT;
3876
3877         hw = pi->hw;
3878
3879         if (!ice_is_vsi_valid(hw, vsi_handle))
3880                 return ICE_ERR_PARAM;
3881
3882         ice_acquire_lock(&pi->sched_lock);
3883
3884         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3885         if (!q_ctx) {
3886                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3887                           q_handle);
3888                 status = ICE_ERR_PARAM;
3889                 goto ena_txq_exit;
3890         }
3891
3892         /* find a parent node */
3893         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3894                                             ICE_SCHED_NODE_OWNER_LAN);
3895         if (!parent) {
3896                 status = ICE_ERR_PARAM;
3897                 goto ena_txq_exit;
3898         }
3899
3900         buf->parent_teid = parent->info.node_teid;
3901         node.parent_teid = parent->info.node_teid;
3902         /* Mark that the values in the "generic" section as valid. The default
3903          * value in the "generic" section is zero. This means that :
3904          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
3905          * - 0 priority among siblings, indicated by Bit 1-3.
3906          * - WFQ, indicated by Bit 4.
3907          * - 0 Adjustment value is used in PSM credit update flow, indicated by
3908          * Bit 5-6.
3909          * - Bit 7 is reserved.
3910          * Without setting the generic section as valid in valid_sections, the
3911          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
3912          */
3913         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
3914
3915         /* add the LAN queue */
3916         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
3917         if (status != ICE_SUCCESS) {
3918                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
3919                           LE16_TO_CPU(buf->txqs[0].txq_id),
3920                           hw->adminq.sq_last_status);
3921                 goto ena_txq_exit;
3922         }
3923
3924         node.node_teid = buf->txqs[0].q_teid;
3925         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
3926         q_ctx->q_handle = q_handle;
3927         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
3928
3929         /* add a leaf node into scheduler tree queue layer */
3930         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
3931         if (!status)
3932                 status = ice_sched_replay_q_bw(pi, q_ctx);
3933
3934 ena_txq_exit:
3935         ice_release_lock(&pi->sched_lock);
3936         return status;
3937 }
3938
3939 /**
3940  * ice_dis_vsi_txq
3941  * @pi: port information structure
3942  * @vsi_handle: software VSI handle
3943  * @tc: TC number
3944  * @num_queues: number of queues
3945  * @q_handles: pointer to software queue handle array
3946  * @q_ids: pointer to the q_id array
3947  * @q_teids: pointer to queue node teids
3948  * @rst_src: if called due to reset, specifies the reset source
3949  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3950  * @cd: pointer to command details structure or NULL
3951  *
3952  * This function removes queues and their corresponding nodes in SW DB
3953  */
3954 enum ice_status
3955 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
3956                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
3957                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
3958                 struct ice_sq_cd *cd)
3959 {
3960         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
3961         struct ice_aqc_dis_txq_item qg_list;
3962         struct ice_q_ctx *q_ctx;
3963         u16 i;
3964
3965         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3966                 return ICE_ERR_CFG;
3967
3968         if (!num_queues) {
3969                 /* if queue is disabled already yet the disable queue command
3970                  * has to be sent to complete the VF reset, then call
3971                  * ice_aq_dis_lan_txq without any queue information
3972                  */
3973                 if (rst_src)
3974                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
3975                                                   vmvf_num, NULL);
3976                 return ICE_ERR_CFG;
3977         }
3978
3979         ice_acquire_lock(&pi->sched_lock);
3980
3981         for (i = 0; i < num_queues; i++) {
3982                 struct ice_sched_node *node;
3983
3984                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
3985                 if (!node)
3986                         continue;
3987                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
3988                 if (!q_ctx) {
3989                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
3990                                   q_handles[i]);
3991                         continue;
3992                 }
3993                 if (q_ctx->q_handle != q_handles[i]) {
3994                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
3995                                   q_ctx->q_handle, q_handles[i]);
3996                         continue;
3997                 }
3998                 qg_list.parent_teid = node->info.parent_teid;
3999                 qg_list.num_qs = 1;
4000                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4001                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4002                                             sizeof(qg_list), rst_src, vmvf_num,
4003                                             cd);
4004
4005                 if (status != ICE_SUCCESS)
4006                         break;
4007                 ice_free_sched_node(pi, node);
4008                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4009         }
4010         ice_release_lock(&pi->sched_lock);
4011         return status;
4012 }
4013
4014 /**
4015  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4016  * @pi: port information structure
4017  * @vsi_handle: software VSI handle
4018  * @tc_bitmap: TC bitmap
4019  * @maxqs: max queues array per TC
4020  * @owner: LAN or RDMA
4021  *
4022  * This function adds/updates the VSI queues per TC.
4023  */
4024 static enum ice_status
4025 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
4026                u16 *maxqs, u8 owner)
4027 {
4028         enum ice_status status = ICE_SUCCESS;
4029         u8 i;
4030
4031         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4032                 return ICE_ERR_CFG;
4033
4034         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4035                 return ICE_ERR_PARAM;
4036
4037         ice_acquire_lock(&pi->sched_lock);
4038
4039         ice_for_each_traffic_class(i) {
4040                 /* configuration is possible only if TC node is present */
4041                 if (!ice_sched_get_tc_node(pi, i))
4042                         continue;
4043
4044                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4045                                            ice_is_tc_ena(tc_bitmap, i));
4046                 if (status)
4047                         break;
4048         }
4049
4050         ice_release_lock(&pi->sched_lock);
4051         return status;
4052 }
4053
4054 /**
4055  * ice_cfg_vsi_lan - configure VSI LAN queues
4056  * @pi: port information structure
4057  * @vsi_handle: software VSI handle
4058  * @tc_bitmap: TC bitmap
4059  * @max_lanqs: max LAN queues array per TC
4060  *
4061  * This function adds/updates the VSI LAN queues per TC.
4062  */
4063 enum ice_status
4064 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
4065                 u16 *max_lanqs)
4066 {
4067         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4068                               ICE_SCHED_NODE_OWNER_LAN);
4069 }
4070
4071
4072
4073 /**
4074  * ice_replay_pre_init - replay pre initialization
4075  * @hw: pointer to the HW struct
4076  *
4077  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4078  */
4079 static enum ice_status ice_replay_pre_init(struct ice_hw *hw)
4080 {
4081         struct ice_switch_info *sw = hw->switch_info;
4082         u8 i;
4083
4084         /* Delete old entries from replay filter list head if there is any */
4085         ice_rm_all_sw_replay_rule_info(hw);
4086         /* In start of replay, move entries into replay_rules list, it
4087          * will allow adding rules entries back to filt_rules list,
4088          * which is operational list.
4089          */
4090         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4091                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4092                                   &sw->recp_list[i].filt_replay_rules);
4093         ice_sched_replay_agg_vsi_preinit(hw);
4094
4095         return ice_sched_replay_tc_node_bw(hw);
4096 }
4097
4098 /**
4099  * ice_replay_vsi - replay VSI configuration
4100  * @hw: pointer to the HW struct
4101  * @vsi_handle: driver VSI handle
4102  *
4103  * Restore all VSI configuration after reset. It is required to call this
4104  * function with main VSI first.
4105  */
4106 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4107 {
4108         enum ice_status status;
4109
4110         if (!ice_is_vsi_valid(hw, vsi_handle))
4111                 return ICE_ERR_PARAM;
4112
4113         /* Replay pre-initialization if there is any */
4114         if (vsi_handle == ICE_MAIN_VSI_HANDLE) {
4115                 status = ice_replay_pre_init(hw);
4116                 if (status)
4117                         return status;
4118         }
4119         /* Replay per VSI all RSS configurations */
4120         status = ice_replay_rss_cfg(hw, vsi_handle);
4121         if (status)
4122                 return status;
4123         /* Replay per VSI all filters */
4124         status = ice_replay_vsi_all_fltr(hw, vsi_handle);
4125         if (!status)
4126                 status = ice_replay_vsi_agg(hw, vsi_handle);
4127         return status;
4128 }
4129
4130 /**
4131  * ice_replay_post - post replay configuration cleanup
4132  * @hw: pointer to the HW struct
4133  *
4134  * Post replay cleanup.
4135  */
4136 void ice_replay_post(struct ice_hw *hw)
4137 {
4138         /* Delete old entries from replay filter list head */
4139         ice_rm_all_sw_replay_rule_info(hw);
4140         ice_sched_replay_agg(hw);
4141 }
4142
4143 /**
4144  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4145  * @hw: ptr to the hardware info
4146  * @reg: offset of 64 bit HW register to read from
4147  * @prev_stat_loaded: bool to specify if previous stats are loaded
4148  * @prev_stat: ptr to previous loaded stat value
4149  * @cur_stat: ptr to current stat value
4150  */
4151 void
4152 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4153                   u64 *prev_stat, u64 *cur_stat)
4154 {
4155         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4156
4157         /* device stats are not reset at PFR, they likely will not be zeroed
4158          * when the driver starts. Thus, save the value from the first read
4159          * without adding to the statistic value so that we report stats which
4160          * count up from zero.
4161          */
4162         if (!prev_stat_loaded) {
4163                 *prev_stat = new_data;
4164                 return;
4165         }
4166
4167         /* Calculate the difference between the new and old values, and then
4168          * add it to the software stat value.
4169          */
4170         if (new_data >= *prev_stat)
4171                 *cur_stat += new_data - *prev_stat;
4172         else
4173                 /* to manage the potential roll-over */
4174                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4175
4176         /* Update the previously stored value to prepare for next read */
4177         *prev_stat = new_data;
4178 }
4179
4180 /**
4181  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4182  * @hw: ptr to the hardware info
4183  * @reg: offset of HW register to read from
4184  * @prev_stat_loaded: bool to specify if previous stats are loaded
4185  * @prev_stat: ptr to previous loaded stat value
4186  * @cur_stat: ptr to current stat value
4187  */
4188 void
4189 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4190                   u64 *prev_stat, u64 *cur_stat)
4191 {
4192         u32 new_data;
4193
4194         new_data = rd32(hw, reg);
4195
4196         /* device stats are not reset at PFR, they likely will not be zeroed
4197          * when the driver starts. Thus, save the value from the first read
4198          * without adding to the statistic value so that we report stats which
4199          * count up from zero.
4200          */
4201         if (!prev_stat_loaded) {
4202                 *prev_stat = new_data;
4203                 return;
4204         }
4205
4206         /* Calculate the difference between the new and old values, and then
4207          * add it to the software stat value.
4208          */
4209         if (new_data >= *prev_stat)
4210                 *cur_stat += new_data - *prev_stat;
4211         else
4212                 /* to manage the potential roll-over */
4213                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4214
4215         /* Update the previously stored value to prepare for next read */
4216         *prev_stat = new_data;
4217 }
4218
4219
4220 /**
4221  * ice_sched_query_elem - query element information from HW
4222  * @hw: pointer to the HW struct
4223  * @node_teid: node TEID to be queried
4224  * @buf: buffer to element information
4225  *
4226  * This function queries HW element information
4227  */
4228 enum ice_status
4229 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4230                      struct ice_aqc_get_elem *buf)
4231 {
4232         u16 buf_size, num_elem_ret = 0;
4233         enum ice_status status;
4234
4235         buf_size = sizeof(*buf);
4236         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4237         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4238         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4239                                           NULL);
4240         if (status != ICE_SUCCESS || num_elem_ret != 1)
4241                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4242         return status;
4243 }
4244
4245 /**
4246  * ice_get_fw_mode - returns FW mode
4247  * @hw: pointer to the HW struct
4248  */
4249 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4250 {
4251 #define ICE_FW_MODE_DBG_M BIT(0)
4252 #define ICE_FW_MODE_REC_M BIT(1)
4253 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4254         u32 fw_mode;
4255
4256         /* check the current FW mode */
4257         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4258
4259         if (fw_mode & ICE_FW_MODE_DBG_M)
4260                 return ICE_FW_MODE_DBG;
4261         else if (fw_mode & ICE_FW_MODE_REC_M)
4262                 return ICE_FW_MODE_REC;
4263         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4264                 return ICE_FW_MODE_ROLLBACK;
4265         else
4266                 return ICE_FW_MODE_NORMAL;
4267 }