drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46                 hw->mac_type = ICE_MAC_GENERIC;
  47                 break;
  48         default:
  49                 hw->mac_type = ICE_MAC_UNKNOWN;
  50                 break;
  51         }
  52
  53         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  54         return ICE_SUCCESS;
  55 }
  56
  57 /**
  58  * ice_clear_pf_cfg - Clear PF configuration
  59  * @hw: pointer to the hardware structure
  60  *
  61  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  62  * configuration, flow director filters, etc.).
  63  */
  64 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  65 {
  66         struct ice_aq_desc desc;
  67
  68         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  69
  70         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  71 }
  72
  73 /**
  74  * ice_aq_manage_mac_read - manage MAC address read command
  75  * @hw: pointer to the HW struct
  76  * @buf: a virtual buffer to hold the manage MAC read response
  77  * @buf_size: Size of the virtual buffer
  78  * @cd: pointer to command details structure or NULL
  79  *
  80  * This function is used to return per PF station MAC address (0x0107).
  81  * NOTE: Upon successful completion of this command, MAC address information
  82  * is returned in user specified buffer. Please interpret user specified
  83  * buffer as "manage_mac_read" response.
  84  * Response such as various MAC addresses are stored in HW struct (port.mac)
  85  * ice_aq_discover_caps is expected to be called before this function is called.
  86  */
  87 static enum ice_status
  88 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  89                        struct ice_sq_cd *cd)
  90 {
  91         struct ice_aqc_manage_mac_read_resp *resp;
  92         struct ice_aqc_manage_mac_read *cmd;
  93         struct ice_aq_desc desc;
  94         enum ice_status status;
  95         u16 flags;
  96         u8 i;
  97
  98         cmd = &desc.params.mac_read;
  99
 100         if (buf_size < sizeof(*resp))
 101                 return ICE_ERR_BUF_TOO_SHORT;
 102
 103         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 104
 105         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 106         if (status)
 107                 return status;
 108
 109         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 110         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 111
 112         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 113                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 114                 return ICE_ERR_CFG;
 115         }
 116
 117         /* A single port can report up to two (LAN and WoL) addresses */
 118         for (i = 0; i < cmd->num_addr; i++)
 119                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 120                         ice_memcpy(hw->port_info->mac.lan_addr,
 121                                    resp[i].mac_addr, ETH_ALEN,
 122                                    ICE_DMA_TO_NONDMA);
 123                         ice_memcpy(hw->port_info->mac.perm_addr,
 124                                    resp[i].mac_addr,
 125                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 126                         break;
 127                 }
 128         return ICE_SUCCESS;
 129 }
 130
 131 /**
 132  * ice_aq_get_phy_caps - returns PHY capabilities
 133  * @pi: port information structure
 134  * @qual_mods: report qualified modules
 135  * @report_mode: report mode capabilities
 136  * @pcaps: structure for PHY capabilities to be filled
 137  * @cd: pointer to command details structure or NULL
 138  *
 139  * Returns the various PHY capabilities supported on the Port (0x0600)
 140  */
 141 enum ice_status
 142 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 143                     struct ice_aqc_get_phy_caps_data *pcaps,
 144                     struct ice_sq_cd *cd)
 145 {
 146         struct ice_aqc_get_phy_caps *cmd;
 147         u16 pcaps_size = sizeof(*pcaps);
 148         struct ice_aq_desc desc;
 149         enum ice_status status;
 150
 151         cmd = &desc.params.get_phy;
 152
 153         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 154                 return ICE_ERR_PARAM;
 155
 156         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 157
 158         if (qual_mods)
 159                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 160
 161         cmd->param0 |= CPU_TO_LE16(report_mode);
 162         status = ice_aq_send_cmd(pi->hw, &desc, pcaps, pcaps_size, cd);
 163
 164         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 165                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 166                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 167         }
 168
 169         return status;
 170 }
 171
 172 /**
 173  * ice_aq_get_link_topo_handle - get link topology node return status
 174  * @pi: port information structure
 175  * @node_type: requested node type
 176  * @cd: pointer to command details structure or NULL
 177  *
 178  * Get link topology node return status for specified node type (0x06E0)
 179  *
 180  * Node type cage can be used to determine if cage is present. If AQC
 181  * returns error (ENOENT), then no cage present. If no cage present, then
 182  * connection type is backplane or BASE-T.
 183  */
 184 static enum ice_status
 185 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 186                             struct ice_sq_cd *cd)
 187 {
 188         struct ice_aqc_get_link_topo *cmd;
 189         struct ice_aq_desc desc;
 190
 191         cmd = &desc.params.get_link_topo;
 192
 193         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 194
 195         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 196                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 197
 198         /* set node type */
 199         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 200
 201         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 202 }
 203
 204 /**
 205  * ice_is_media_cage_present
 206  * @pi: port information structure
 207  *
 208  * Returns true if media cage is present, else false. If no cage, then
 209  * media type is backplane or BASE-T.
 210  */
 211 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 212 {
 213         /* Node type cage can be used to determine if cage is present. If AQC
 214          * returns error (ENOENT), then no cage present. If no cage present then
 215          * connection type is backplane or BASE-T.
 216          */
 217         return !ice_aq_get_link_topo_handle(pi,
 218                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 219                                             NULL);
 220 }
 221
 222 /**
 223  * ice_get_media_type - Gets media type
 224  * @pi: port information structure
 225  */
 226 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 227 {
 228         struct ice_link_status *hw_link_info;
 229
 230         if (!pi)
 231                 return ICE_MEDIA_UNKNOWN;
 232
 233         hw_link_info = &pi->phy.link_info;
 234         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 235                 /* If more than one media type is selected, report unknown */
 236                 return ICE_MEDIA_UNKNOWN;
 237
 238         if (hw_link_info->phy_type_low) {
 239                 switch (hw_link_info->phy_type_low) {
 240                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 241                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 242                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 243                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 244                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 245                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 246                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 247                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 248                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 249                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 250                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 251                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 252                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 253                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 254                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 255                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 256                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 257                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 258                         return ICE_MEDIA_FIBER;
 259                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 260                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 261                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 262                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 263                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 264                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 265                         return ICE_MEDIA_BASET;
 266                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 267                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 268                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 269                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 270                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 271                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 272                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 273                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 274                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 275                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 276                         return ICE_MEDIA_DA;
 277                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 278                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 279                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 280                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 281                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 282                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 283                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 284                         if (ice_is_media_cage_present(pi))
 285                                 return ICE_MEDIA_DA;
 286                         /* fall-through */
 287                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 288                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 289                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 290                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 291                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 292                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 293                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 294                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 295                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 296                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 297                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 298                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 299                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 300                         return ICE_MEDIA_BACKPLANE;
 301                 }
 302         } else {
 303                 switch (hw_link_info->phy_type_high) {
 304                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 305                         if (ice_is_media_cage_present(pi))
 306                                 return ICE_MEDIA_DA;
 307                         /* fall-through */
 308                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 309                         return ICE_MEDIA_BACKPLANE;
 310                 }
 311         }
 312         return ICE_MEDIA_UNKNOWN;
 313 }
 314
 315 /**
 316  * ice_aq_get_link_info
 317  * @pi: port information structure
 318  * @ena_lse: enable/disable LinkStatusEvent reporting
 319  * @link: pointer to link status structure - optional
 320  * @cd: pointer to command details structure or NULL
 321  *
 322  * Get Link Status (0x607). Returns the link status of the adapter.
 323  */
 324 enum ice_status
 325 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 326                      struct ice_link_status *link, struct ice_sq_cd *cd)
 327 {
 328         struct ice_aqc_get_link_status_data link_data = { 0 };
 329         struct ice_aqc_get_link_status *resp;
 330         struct ice_link_status *li_old, *li;
 331         enum ice_media_type *hw_media_type;
 332         struct ice_fc_info *hw_fc_info;
 333         bool tx_pause, rx_pause;
 334         struct ice_aq_desc desc;
 335         enum ice_status status;
 336         struct ice_hw *hw;
 337         u16 cmd_flags;
 338
 339         if (!pi)
 340                 return ICE_ERR_PARAM;
 341         hw = pi->hw;
 342         li_old = &pi->phy.link_info_old;
 343         hw_media_type = &pi->phy.media_type;
 344         li = &pi->phy.link_info;
 345         hw_fc_info = &pi->fc;
 346
 347         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 348         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 349         resp = &desc.params.get_link_status;
 350         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 351         resp->lport_num = pi->lport;
 352
 353         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 354
 355         if (status != ICE_SUCCESS)
 356                 return status;
 357
 358         /* save off old link status information */
 359         *li_old = *li;
 360
 361         /* update current link status information */
 362         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 363         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 364         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 365         *hw_media_type = ice_get_media_type(pi);
 366         li->link_info = link_data.link_info;
 367         li->an_info = link_data.an_info;
 368         li->ext_info = link_data.ext_info;
 369         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 370         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 371         li->topo_media_conflict = link_data.topo_media_conflict;
 372         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 373                                       ICE_AQ_CFG_PACING_TYPE_M);
 374
 375         /* update fc info */
 376         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 377         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 378         if (tx_pause && rx_pause)
 379                 hw_fc_info->current_mode = ICE_FC_FULL;
 380         else if (tx_pause)
 381                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 382         else if (rx_pause)
 383                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 384         else
 385                 hw_fc_info->current_mode = ICE_FC_NONE;
 386
 387         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 388
 389         ice_debug(hw, ICE_DBG_LINK, "link_speed = 0x%x\n", li->link_speed);
 390         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
 391                   (unsigned long long)li->phy_type_low);
 392         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
 393                   (unsigned long long)li->phy_type_high);
 394         ice_debug(hw, ICE_DBG_LINK, "media_type = 0x%x\n", *hw_media_type);
 395         ice_debug(hw, ICE_DBG_LINK, "link_info = 0x%x\n", li->link_info);
 396         ice_debug(hw, ICE_DBG_LINK, "an_info = 0x%x\n", li->an_info);
 397         ice_debug(hw, ICE_DBG_LINK, "ext_info = 0x%x\n", li->ext_info);
 398         ice_debug(hw, ICE_DBG_LINK, "lse_ena = 0x%x\n", li->lse_ena);
 399         ice_debug(hw, ICE_DBG_LINK, "max_frame = 0x%x\n", li->max_frame_size);
 400         ice_debug(hw, ICE_DBG_LINK, "pacing = 0x%x\n", li->pacing);
 401
 402         /* save link status information */
 403         if (link)
 404                 *link = *li;
 405
 406         /* flag cleared so calling functions don't call AQ again */
 407         pi->phy.get_link_info = false;
 408
 409         return ICE_SUCCESS;
 410 }
 411
 412 /**
 413  * ice_aq_set_mac_cfg
 414  * @hw: pointer to the HW struct
 415  * @max_frame_size: Maximum Frame Size to be supported
 416  * @cd: pointer to command details structure or NULL
 417  *
 418  * Set MAC configuration (0x0603)
 419  */
 420 enum ice_status
 421 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 422 {
 423         u16 fc_threshold_val, tx_timer_val;
 424         struct ice_aqc_set_mac_cfg *cmd;
 425         struct ice_aq_desc desc;
 426         u32 reg_val;
 427
 428         cmd = &desc.params.set_mac_cfg;
 429
 430         if (max_frame_size == 0)
 431                 return ICE_ERR_PARAM;
 432
 433         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 434
 435         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 436
 437         /* We read back the transmit timer and fc threshold value of
 438          * LFC. Thus, we will use index =
 439          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 440          *
 441          * Also, because we are opearating on transmit timer and fc
 442          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 443          */
 444 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 445
 446         /* Retrieve the transmit timer */
 447         reg_val = rd32(hw,
 448                        PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 449         tx_timer_val = reg_val &
 450                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 451         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 452
 453         /* Retrieve the fc threshold */
 454         reg_val = rd32(hw,
 455                        PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 456         fc_threshold_val = reg_val & MAKEMASK(0xFFFF, 0);
 457         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_threshold_val);
 458
 459         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 460 }
 461
 462 /**
 463  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 464  * @hw: pointer to the HW struct
 465  */
 466 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 467 {
 468         struct ice_switch_info *sw;
 469
 470         hw->switch_info = (struct ice_switch_info *)
 471                           ice_malloc(hw, sizeof(*hw->switch_info));
 472
 473         sw = hw->switch_info;
 474
 475         if (!sw)
 476                 return ICE_ERR_NO_MEMORY;
 477
 478         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 479
 480         return ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 481 }
 482
 483 /**
 484  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 485  * @hw: pointer to the HW struct
 486  */
 487 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 488 {
 489         struct ice_switch_info *sw = hw->switch_info;
 490         struct ice_vsi_list_map_info *v_pos_map;
 491         struct ice_vsi_list_map_info *v_tmp_map;
 492         struct ice_sw_recipe *recps;
 493         u8 i;
 494
 495         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 496                                  ice_vsi_list_map_info, list_entry) {
 497                 LIST_DEL(&v_pos_map->list_entry);
 498                 ice_free(hw, v_pos_map);
 499         }
 500         recps = hw->switch_info->recp_list;
 501         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 502                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 503
 504                 recps[i].root_rid = i;
 505                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 506                                          &recps[i].rg_list, ice_recp_grp_entry,
 507                                          l_entry) {
 508                         LIST_DEL(&rg_entry->l_entry);
 509                         ice_free(hw, rg_entry);
 510                 }
 511
 512                 if (recps[i].adv_rule) {
 513                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 514                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 515
 516                         ice_destroy_lock(&recps[i].filt_rule_lock);
 517                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 518                                                  &recps[i].filt_rules,
 519                                                  ice_adv_fltr_mgmt_list_entry,
 520                                                  list_entry) {
 521                                 LIST_DEL(&lst_itr->list_entry);
 522                                 ice_free(hw, lst_itr->lkups);
 523                                 ice_free(hw, lst_itr);
 524                         }
 525                 } else {
 526                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 527
 528                         ice_destroy_lock(&recps[i].filt_rule_lock);
 529                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 530                                                  &recps[i].filt_rules,
 531                                                  ice_fltr_mgmt_list_entry,
 532                                                  list_entry) {
 533                                 LIST_DEL(&lst_itr->list_entry);
 534                                 ice_free(hw, lst_itr);
 535                         }
 536                 }
 537                 if (recps[i].root_buf)
 538                         ice_free(hw, recps[i].root_buf);
 539         }
 540         ice_rm_all_sw_replay_rule_info(hw);
 541         ice_free(hw, sw->recp_list);
 542         ice_free(hw, sw);
 543 }
 544
 545 /**
 546  * ice_get_itr_intrl_gran
 547  * @hw: pointer to the HW struct
 548  *
 549  * Determines the ITR/INTRL granularities based on the maximum aggregate
 550  * bandwidth according to the device's configuration during power-on.
 551  */
 552 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 553 {
 554         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 555                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 556                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 557
 558         switch (max_agg_bw) {
 559         case ICE_MAX_AGG_BW_200G:
 560         case ICE_MAX_AGG_BW_100G:
 561         case ICE_MAX_AGG_BW_50G:
 562                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 563                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 564                 break;
 565         case ICE_MAX_AGG_BW_25G:
 566                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 567                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 568                 break;
 569         }
 570 }
 571
 572 /**
 573  * ice_print_rollback_msg - print FW rollback message
 574  * @hw: pointer to the hardware structure
 575  */
 576 void ice_print_rollback_msg(struct ice_hw *hw)
 577 {
 578         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 579         struct ice_nvm_info *nvm = &hw->nvm;
 580         struct ice_orom_info *orom;
 581
 582         orom = &nvm->orom;
 583
 584         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 585                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 586                  orom->build, orom->patch);
 587         ice_warn(hw,
 588                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 589                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 590 }
 591
 592 /**
 593  * ice_init_hw - main hardware initialization routine
 594  * @hw: pointer to the hardware structure
 595  */
 596 enum ice_status ice_init_hw(struct ice_hw *hw)
 597 {
 598         struct ice_aqc_get_phy_caps_data *pcaps;
 599         enum ice_status status;
 600         u16 mac_buf_len;
 601         void *mac_buf;
 602
 603         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 604
 605         /* Set MAC type based on DeviceID */
 606         status = ice_set_mac_type(hw);
 607         if (status)
 608                 return status;
 609
 610         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 611                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 612                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 613
 614         status = ice_reset(hw, ICE_RESET_PFR);
 615         if (status)
 616                 return status;
 617
 618         ice_get_itr_intrl_gran(hw);
 619
 620         status = ice_create_all_ctrlq(hw);
 621         if (status)
 622                 goto err_unroll_cqinit;
 623
 624         status = ice_init_nvm(hw);
 625         if (status)
 626                 goto err_unroll_cqinit;
 627
 628         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 629                 ice_print_rollback_msg(hw);
 630
 631         status = ice_clear_pf_cfg(hw);
 632         if (status)
 633                 goto err_unroll_cqinit;
 634
 635         /* Set bit to enable Flow Director filters */
 636         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 637         INIT_LIST_HEAD(&hw->fdir_list_head);
 638
 639         ice_clear_pxe_mode(hw);
 640
 641         status = ice_get_caps(hw);
 642         if (status)
 643                 goto err_unroll_cqinit;
 644
 645         hw->port_info = (struct ice_port_info *)
 646                         ice_malloc(hw, sizeof(*hw->port_info));
 647         if (!hw->port_info) {
 648                 status = ICE_ERR_NO_MEMORY;
 649                 goto err_unroll_cqinit;
 650         }
 651
 652         /* set the back pointer to HW */
 653         hw->port_info->hw = hw;
 654
 655         /* Initialize port_info struct with switch configuration data */
 656         status = ice_get_initial_sw_cfg(hw);
 657         if (status)
 658                 goto err_unroll_alloc;
 659
 660         hw->evb_veb = true;
 661         /* Query the allocated resources for Tx scheduler */
 662         status = ice_sched_query_res_alloc(hw);
 663         if (status) {
 664                 ice_debug(hw, ICE_DBG_SCHED,
 665                           "Failed to get scheduler allocated resources\n");
 666                 goto err_unroll_alloc;
 667         }
 668         ice_sched_get_psm_clk_freq(hw);
 669
 670         /* Initialize port_info struct with scheduler data */
 671         status = ice_sched_init_port(hw->port_info);
 672         if (status)
 673                 goto err_unroll_sched;
 674
 675         pcaps = (struct ice_aqc_get_phy_caps_data *)
 676                 ice_malloc(hw, sizeof(*pcaps));
 677         if (!pcaps) {
 678                 status = ICE_ERR_NO_MEMORY;
 679                 goto err_unroll_sched;
 680         }
 681
 682         /* Initialize port_info struct with PHY capabilities */
 683         status = ice_aq_get_phy_caps(hw->port_info, false,
 684                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 685         ice_free(hw, pcaps);
 686         if (status)
 687                 goto err_unroll_sched;
 688
 689         /* Initialize port_info struct with link information */
 690         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 691         if (status)
 692                 goto err_unroll_sched;
 693         /* need a valid SW entry point to build a Tx tree */
 694         if (!hw->sw_entry_point_layer) {
 695                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 696                 status = ICE_ERR_CFG;
 697                 goto err_unroll_sched;
 698         }
 699         INIT_LIST_HEAD(&hw->agg_list);
 700         /* Initialize max burst size */
 701         if (!hw->max_burst_size)
 702                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 703
 704         status = ice_init_fltr_mgmt_struct(hw);
 705         if (status)
 706                 goto err_unroll_sched;
 707
 708         /* Get MAC information */
 709         /* A single port can report up to two (LAN and WoL) addresses */
 710         mac_buf = ice_calloc(hw, 2,
 711                              sizeof(struct ice_aqc_manage_mac_read_resp));
 712         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 713
 714         if (!mac_buf) {
 715                 status = ICE_ERR_NO_MEMORY;
 716                 goto err_unroll_fltr_mgmt_struct;
 717         }
 718
 719         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 720         ice_free(hw, mac_buf);
 721
 722         if (status)
 723                 goto err_unroll_fltr_mgmt_struct;
 724         /* Obtain counter base index which would be used by flow director */
 725         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 726         if (status)
 727                 goto err_unroll_fltr_mgmt_struct;
 728         status = ice_init_hw_tbls(hw);
 729         if (status)
 730                 goto err_unroll_fltr_mgmt_struct;
 731         return ICE_SUCCESS;
 732
 733 err_unroll_fltr_mgmt_struct:
 734         ice_cleanup_fltr_mgmt_struct(hw);
 735 err_unroll_sched:
 736         ice_sched_cleanup_all(hw);
 737 err_unroll_alloc:
 738         ice_free(hw, hw->port_info);
 739         hw->port_info = NULL;
 740 err_unroll_cqinit:
 741         ice_destroy_all_ctrlq(hw);
 742         return status;
 743 }
 744
 745 /**
 746  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 747  * @hw: pointer to the hardware structure
 748  *
 749  * This should be called only during nominal operation, not as a result of
 750  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 751  * applicable initializations if it fails for any reason.
 752  */
 753 void ice_deinit_hw(struct ice_hw *hw)
 754 {
 755         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 756         ice_cleanup_fltr_mgmt_struct(hw);
 757
 758         ice_sched_cleanup_all(hw);
 759         ice_sched_clear_agg(hw);
 760         ice_free_seg(hw);
 761         ice_free_hw_tbls(hw);
 762
 763         if (hw->port_info) {
 764                 ice_free(hw, hw->port_info);
 765                 hw->port_info = NULL;
 766         }
 767
 768         ice_destroy_all_ctrlq(hw);
 769
 770         /* Clear VSI contexts if not already cleared */
 771         ice_clear_all_vsi_ctx(hw);
 772 }
 773
 774 /**
 775  * ice_check_reset - Check to see if a global reset is complete
 776  * @hw: pointer to the hardware structure
 777  */
 778 enum ice_status ice_check_reset(struct ice_hw *hw)
 779 {
 780         u32 cnt, reg = 0, grst_delay, uld_mask;
 781
 782         /* Poll for Device Active state in case a recent CORER, GLOBR,
 783          * or EMPR has occurred. The grst delay value is in 100ms units.
 784          * Add 1sec for outstanding AQ commands that can take a long time.
 785          */
 786         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 787                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
 788
 789         for (cnt = 0; cnt < grst_delay; cnt++) {
 790                 ice_msec_delay(100, true);
 791                 reg = rd32(hw, GLGEN_RSTAT);
 792                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 793                         break;
 794         }
 795
 796         if (cnt == grst_delay) {
 797                 ice_debug(hw, ICE_DBG_INIT,
 798                           "Global reset polling failed to complete.\n");
 799                 return ICE_ERR_RESET_FAILED;
 800         }
 801
 802 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 803                                  GLNVM_ULD_PCIER_DONE_1_M |\
 804                                  GLNVM_ULD_CORER_DONE_M |\
 805                                  GLNVM_ULD_GLOBR_DONE_M |\
 806                                  GLNVM_ULD_POR_DONE_M |\
 807                                  GLNVM_ULD_POR_DONE_1_M |\
 808                                  GLNVM_ULD_PCIER_DONE_2_M)
 809
 810         uld_mask = ICE_RESET_DONE_MASK;
 811
 812         /* Device is Active; check Global Reset processes are done */
 813         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 814                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 815                 if (reg == uld_mask) {
 816                         ice_debug(hw, ICE_DBG_INIT,
 817                                   "Global reset processes done. %d\n", cnt);
 818                         break;
 819                 }
 820                 ice_msec_delay(10, true);
 821         }
 822
 823         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 824                 ice_debug(hw, ICE_DBG_INIT,
 825                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 826                           reg);
 827                 return ICE_ERR_RESET_FAILED;
 828         }
 829
 830         return ICE_SUCCESS;
 831 }
 832
 833 /**
 834  * ice_pf_reset - Reset the PF
 835  * @hw: pointer to the hardware structure
 836  *
 837  * If a global reset has been triggered, this function checks
 838  * for its completion and then issues the PF reset
 839  */
 840 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 841 {
 842         u32 cnt, reg;
 843
 844         /* If at function entry a global reset was already in progress, i.e.
 845          * state is not 'device active' or any of the reset done bits are not
 846          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 847          * global reset is done.
 848          */
 849         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 850             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 851                 /* poll on global reset currently in progress until done */
 852                 if (ice_check_reset(hw))
 853                         return ICE_ERR_RESET_FAILED;
 854
 855                 return ICE_SUCCESS;
 856         }
 857
 858         /* Reset the PF */
 859         reg = rd32(hw, PFGEN_CTRL);
 860
 861         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 862
 863         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 864                 reg = rd32(hw, PFGEN_CTRL);
 865                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 866                         break;
 867
 868                 ice_msec_delay(1, true);
 869         }
 870
 871         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 872                 ice_debug(hw, ICE_DBG_INIT,
 873                           "PF reset polling failed to complete.\n");
 874                 return ICE_ERR_RESET_FAILED;
 875         }
 876
 877         return ICE_SUCCESS;
 878 }
 879
 880 /**
 881  * ice_reset - Perform different types of reset
 882  * @hw: pointer to the hardware structure
 883  * @req: reset request
 884  *
 885  * This function triggers a reset as specified by the req parameter.
 886  *
 887  * Note:
 888  * If anything other than a PF reset is triggered, PXE mode is restored.
 889  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 890  * interface has been restored in the rebuild flow.
 891  */
 892 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
 893 {
 894         u32 val = 0;
 895
 896         switch (req) {
 897         case ICE_RESET_PFR:
 898                 return ice_pf_reset(hw);
 899         case ICE_RESET_CORER:
 900                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
 901                 val = GLGEN_RTRIG_CORER_M;
 902                 break;
 903         case ICE_RESET_GLOBR:
 904                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
 905                 val = GLGEN_RTRIG_GLOBR_M;
 906                 break;
 907         default:
 908                 return ICE_ERR_PARAM;
 909         }
 910
 911         val |= rd32(hw, GLGEN_RTRIG);
 912         wr32(hw, GLGEN_RTRIG, val);
 913         ice_flush(hw);
 914
 915         /* wait for the FW to be ready */
 916         return ice_check_reset(hw);
 917 }
 918
 919 /**
 920  * ice_copy_rxq_ctx_to_hw
 921  * @hw: pointer to the hardware structure
 922  * @ice_rxq_ctx: pointer to the rxq context
 923  * @rxq_index: the index of the Rx queue
 924  *
 925  * Copies rxq context from dense structure to HW register space
 926  */
 927 static enum ice_status
 928 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
 929 {
 930         u8 i;
 931
 932         if (!ice_rxq_ctx)
 933                 return ICE_ERR_BAD_PTR;
 934
 935         if (rxq_index > QRX_CTRL_MAX_INDEX)
 936                 return ICE_ERR_PARAM;
 937
 938         /* Copy each dword separately to HW */
 939         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
 940                 wr32(hw, QRX_CONTEXT(i, rxq_index),
 941                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
 942
 943                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
 944                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
 945         }
 946
 947         return ICE_SUCCESS;
 948 }
 949
 950 /* LAN Rx Queue Context */
 951 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
 952         /* Field                Width   LSB */
 953         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
 954         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
 955         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
 956         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
 957         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
 958         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
 959         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
 960         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
 961         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
 962         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
 963         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
 964         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
 965         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
 966         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
 967         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
 968         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
 969         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
 970         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
 971         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
 972         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
 973         { 0 }
 974 };
 975
 976 /**
 977  * ice_write_rxq_ctx
 978  * @hw: pointer to the hardware structure
 979  * @rlan_ctx: pointer to the rxq context
 980  * @rxq_index: the index of the Rx queue
 981  *
 982  * Converts rxq context from sparse to dense structure and then writes
 983  * it to HW register space and enables the hardware to prefetch descriptors
 984  * instead of only fetching them on demand
 985  */
 986 enum ice_status
 987 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
 988                   u32 rxq_index)
 989 {
 990         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
 991
 992         if (!rlan_ctx)
 993                 return ICE_ERR_BAD_PTR;
 994
 995         rlan_ctx->prefena = 1;
 996
 997         ice_set_ctx((u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
 998         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
 999 }
1000
1001 /**
1002  * ice_clear_rxq_ctx
1003  * @hw: pointer to the hardware structure
1004  * @rxq_index: the index of the Rx queue to clear
1005  *
1006  * Clears rxq context in HW register space
1007  */
1008 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1009 {
1010         u8 i;
1011
1012         if (rxq_index > QRX_CTRL_MAX_INDEX)
1013                 return ICE_ERR_PARAM;
1014
1015         /* Clear each dword register separately */
1016         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1017                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1018
1019         return ICE_SUCCESS;
1020 }
1021
1022 /* LAN Tx Queue Context */
1023 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1024                                     /* Field                    Width   LSB */
1025         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1026         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1027         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1028         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1029         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1030         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1031         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1032         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1033         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1034         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1035         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1036         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1037         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1038         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1039         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1040         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1041         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1042         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1043         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1044         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1045         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1046         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1047         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1048         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1049         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1050         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1051         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1052         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1053         { 0 }
1054 };
1055
1056 /**
1057  * ice_copy_tx_cmpltnq_ctx_to_hw
1058  * @hw: pointer to the hardware structure
1059  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1060  * @tx_cmpltnq_index: the index of the completion queue
1061  *
1062  * Copies Tx completion queue context from dense structure to HW register space
1063  */
1064 static enum ice_status
1065 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1066                               u32 tx_cmpltnq_index)
1067 {
1068         u8 i;
1069
1070         if (!ice_tx_cmpltnq_ctx)
1071                 return ICE_ERR_BAD_PTR;
1072
1073         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1074                 return ICE_ERR_PARAM;
1075
1076         /* Copy each dword separately to HW */
1077         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1078                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1079                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1080
1081                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1082                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1083         }
1084
1085         return ICE_SUCCESS;
1086 }
1087
1088 /* LAN Tx Completion Queue Context */
1089 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1090                                        /* Field                 Width   LSB */
1091         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1092         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1093         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1094         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1095         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1096         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1097         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1098         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1099         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1100         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1101         { 0 }
1102 };
1103
1104 /**
1105  * ice_write_tx_cmpltnq_ctx
1106  * @hw: pointer to the hardware structure
1107  * @tx_cmpltnq_ctx: pointer to the completion queue context
1108  * @tx_cmpltnq_index: the index of the completion queue
1109  *
1110  * Converts completion queue context from sparse to dense structure and then
1111  * writes it to HW register space
1112  */
1113 enum ice_status
1114 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1115                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1116                          u32 tx_cmpltnq_index)
1117 {
1118         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1119
1120         ice_set_ctx((u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1121         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1122 }
1123
1124 /**
1125  * ice_clear_tx_cmpltnq_ctx
1126  * @hw: pointer to the hardware structure
1127  * @tx_cmpltnq_index: the index of the completion queue to clear
1128  *
1129  * Clears Tx completion queue context in HW register space
1130  */
1131 enum ice_status
1132 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1133 {
1134         u8 i;
1135
1136         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1137                 return ICE_ERR_PARAM;
1138
1139         /* Clear each dword register separately */
1140         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1141                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1142
1143         return ICE_SUCCESS;
1144 }
1145
1146 /**
1147  * ice_copy_tx_drbell_q_ctx_to_hw
1148  * @hw: pointer to the hardware structure
1149  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1150  * @tx_drbell_q_index: the index of the doorbell queue
1151  *
1152  * Copies doorbell queue context from dense structure to HW register space
1153  */
1154 static enum ice_status
1155 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1156                                u32 tx_drbell_q_index)
1157 {
1158         u8 i;
1159
1160         if (!ice_tx_drbell_q_ctx)
1161                 return ICE_ERR_BAD_PTR;
1162
1163         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1164                 return ICE_ERR_PARAM;
1165
1166         /* Copy each dword separately to HW */
1167         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1168                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1169                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1170
1171                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1172                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1173         }
1174
1175         return ICE_SUCCESS;
1176 }
1177
1178 /* LAN Tx Doorbell Queue Context info */
1179 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1180                                         /* Field                Width   LSB */
1181         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1182         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1183         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1184         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1185         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1186         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1187         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1188         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1189         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1190         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1191         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1192         { 0 }
1193 };
1194
1195 /**
1196  * ice_write_tx_drbell_q_ctx
1197  * @hw: pointer to the hardware structure
1198  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1199  * @tx_drbell_q_index: the index of the doorbell queue
1200  *
1201  * Converts doorbell queue context from sparse to dense structure and then
1202  * writes it to HW register space
1203  */
1204 enum ice_status
1205 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1206                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1207                           u32 tx_drbell_q_index)
1208 {
1209         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1210
1211         ice_set_ctx((u8 *)tx_drbell_q_ctx, ctx_buf, ice_tx_drbell_q_ctx_info);
1212         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1213 }
1214
1215 /**
1216  * ice_clear_tx_drbell_q_ctx
1217  * @hw: pointer to the hardware structure
1218  * @tx_drbell_q_index: the index of the doorbell queue to clear
1219  *
1220  * Clears doorbell queue context in HW register space
1221  */
1222 enum ice_status
1223 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1224 {
1225         u8 i;
1226
1227         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1228                 return ICE_ERR_PARAM;
1229
1230         /* Clear each dword register separately */
1231         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1232                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1233
1234         return ICE_SUCCESS;
1235 }
1236
1237 /* FW Admin Queue command wrappers */
1238
1239 /**
1240  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1241  * @hw: pointer to the HW struct
1242  * @desc: descriptor describing the command
1243  * @buf: buffer to use for indirect commands (NULL for direct commands)
1244  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1245  * @cd: pointer to command details structure
1246  *
1247  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1248  */
1249 enum ice_status
1250 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1251                 u16 buf_size, struct ice_sq_cd *cd)
1252 {
1253         if (hw->aq_send_cmd_fn) {
1254                 enum ice_status status = ICE_ERR_NOT_READY;
1255                 u16 retval = ICE_AQ_RC_OK;
1256
1257                 ice_acquire_lock(&hw->adminq.sq_lock);
1258                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1259                                         buf, buf_size)) {
1260                         retval = LE16_TO_CPU(desc->retval);
1261                         /* strip off FW internal code */
1262                         if (retval)
1263                                 retval &= 0xff;
1264                         if (retval == ICE_AQ_RC_OK)
1265                                 status = ICE_SUCCESS;
1266                         else
1267                                 status = ICE_ERR_AQ_ERROR;
1268                 }
1269
1270                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1271                 ice_release_lock(&hw->adminq.sq_lock);
1272
1273                 return status;
1274         }
1275         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1276 }
1277
1278 /**
1279  * ice_aq_get_fw_ver
1280  * @hw: pointer to the HW struct
1281  * @cd: pointer to command details structure or NULL
1282  *
1283  * Get the firmware version (0x0001) from the admin queue commands
1284  */
1285 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1286 {
1287         struct ice_aqc_get_ver *resp;
1288         struct ice_aq_desc desc;
1289         enum ice_status status;
1290
1291         resp = &desc.params.get_ver;
1292
1293         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1294
1295         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1296
1297         if (!status) {
1298                 hw->fw_branch = resp->fw_branch;
1299                 hw->fw_maj_ver = resp->fw_major;
1300                 hw->fw_min_ver = resp->fw_minor;
1301                 hw->fw_patch = resp->fw_patch;
1302                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1303                 hw->api_branch = resp->api_branch;
1304                 hw->api_maj_ver = resp->api_major;
1305                 hw->api_min_ver = resp->api_minor;
1306                 hw->api_patch = resp->api_patch;
1307         }
1308
1309         return status;
1310 }
1311
1312 /**
1313  * ice_aq_send_driver_ver
1314  * @hw: pointer to the HW struct
1315  * @dv: driver's major, minor version
1316  * @cd: pointer to command details structure or NULL
1317  *
1318  * Send the driver version (0x0002) to the firmware
1319  */
1320 enum ice_status
1321 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1322                        struct ice_sq_cd *cd)
1323 {
1324         struct ice_aqc_driver_ver *cmd;
1325         struct ice_aq_desc desc;
1326         u16 len;
1327
1328         cmd = &desc.params.driver_ver;
1329
1330         if (!dv)
1331                 return ICE_ERR_PARAM;
1332
1333         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1334
1335         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1336         cmd->major_ver = dv->major_ver;
1337         cmd->minor_ver = dv->minor_ver;
1338         cmd->build_ver = dv->build_ver;
1339         cmd->subbuild_ver = dv->subbuild_ver;
1340
1341         len = 0;
1342         while (len < sizeof(dv->driver_string) &&
1343                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1344                 len++;
1345
1346         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1347 }
1348
1349 /**
1350  * ice_aq_q_shutdown
1351  * @hw: pointer to the HW struct
1352  * @unloading: is the driver unloading itself
1353  *
1354  * Tell the Firmware that we're shutting down the AdminQ and whether
1355  * or not the driver is unloading as well (0x0003).
1356  */
1357 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1358 {
1359         struct ice_aqc_q_shutdown *cmd;
1360         struct ice_aq_desc desc;
1361
1362         cmd = &desc.params.q_shutdown;
1363
1364         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1365
1366         if (unloading)
1367                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1368
1369         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1370 }
1371
1372 /**
1373  * ice_aq_req_res
1374  * @hw: pointer to the HW struct
1375  * @res: resource ID
1376  * @access: access type
1377  * @sdp_number: resource number
1378  * @timeout: the maximum time in ms that the driver may hold the resource
1379  * @cd: pointer to command details structure or NULL
1380  *
1381  * Requests common resource using the admin queue commands (0x0008).
1382  * When attempting to acquire the Global Config Lock, the driver can
1383  * learn of three states:
1384  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1385  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1386  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1387  *                          successfully downloaded the package; the driver does
1388  *                          not have to download the package and can continue
1389  *                          loading
1390  *
1391  * Note that if the caller is in an acquire lock, perform action, release lock
1392  * phase of operation, it is possible that the FW may detect a timeout and issue
1393  * a CORER. In this case, the driver will receive a CORER interrupt and will
1394  * have to determine its cause. The calling thread that is handling this flow
1395  * will likely get an error propagated back to it indicating the Download
1396  * Package, Update Package or the Release Resource AQ commands timed out.
1397  */
1398 static enum ice_status
1399 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1400                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1401                struct ice_sq_cd *cd)
1402 {
1403         struct ice_aqc_req_res *cmd_resp;
1404         struct ice_aq_desc desc;
1405         enum ice_status status;
1406
1407         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1408
1409         cmd_resp = &desc.params.res_owner;
1410
1411         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1412
1413         cmd_resp->res_id = CPU_TO_LE16(res);
1414         cmd_resp->access_type = CPU_TO_LE16(access);
1415         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1416         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1417         *timeout = 0;
1418
1419         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1420
1421         /* The completion specifies the maximum time in ms that the driver
1422          * may hold the resource in the Timeout field.
1423          */
1424
1425         /* Global config lock response utilizes an additional status field.
1426          *
1427          * If the Global config lock resource is held by some other driver, the
1428          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1429          * and the timeout field indicates the maximum time the current owner
1430          * of the resource has to free it.
1431          */
1432         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1433                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1434                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1435                         return ICE_SUCCESS;
1436                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1437                            ICE_AQ_RES_GLBL_IN_PROG) {
1438                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1439                         return ICE_ERR_AQ_ERROR;
1440                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1441                            ICE_AQ_RES_GLBL_DONE) {
1442                         return ICE_ERR_AQ_NO_WORK;
1443                 }
1444
1445                 /* invalid FW response, force a timeout immediately */
1446                 *timeout = 0;
1447                 return ICE_ERR_AQ_ERROR;
1448         }
1449
1450         /* If the resource is held by some other driver, the command completes
1451          * with a busy return value and the timeout field indicates the maximum
1452          * time the current owner of the resource has to free it.
1453          */
1454         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1455                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1456
1457         return status;
1458 }
1459
1460 /**
1461  * ice_aq_release_res
1462  * @hw: pointer to the HW struct
1463  * @res: resource ID
1464  * @sdp_number: resource number
1465  * @cd: pointer to command details structure or NULL
1466  *
1467  * release common resource using the admin queue commands (0x0009)
1468  */
1469 static enum ice_status
1470 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1471                    struct ice_sq_cd *cd)
1472 {
1473         struct ice_aqc_req_res *cmd;
1474         struct ice_aq_desc desc;
1475
1476         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1477
1478         cmd = &desc.params.res_owner;
1479
1480         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1481
1482         cmd->res_id = CPU_TO_LE16(res);
1483         cmd->res_number = CPU_TO_LE32(sdp_number);
1484
1485         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1486 }
1487
1488 /**
1489  * ice_acquire_res
1490  * @hw: pointer to the HW structure
1491  * @res: resource ID
1492  * @access: access type (read or write)
1493  * @timeout: timeout in milliseconds
1494  *
1495  * This function will attempt to acquire the ownership of a resource.
1496  */
1497 enum ice_status
1498 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1499                 enum ice_aq_res_access_type access, u32 timeout)
1500 {
1501 #define ICE_RES_POLLING_DELAY_MS        10
1502         u32 delay = ICE_RES_POLLING_DELAY_MS;
1503         u32 time_left = timeout;
1504         enum ice_status status;
1505
1506         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1507
1508         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1509
1510         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1511          * previously acquired the resource and performed any necessary updates;
1512          * in this case the caller does not obtain the resource and has no
1513          * further work to do.
1514          */
1515         if (status == ICE_ERR_AQ_NO_WORK)
1516                 goto ice_acquire_res_exit;
1517
1518         if (status)
1519                 ice_debug(hw, ICE_DBG_RES,
1520                           "resource %d acquire type %d failed.\n", res, access);
1521
1522         /* If necessary, poll until the current lock owner timeouts */
1523         timeout = time_left;
1524         while (status && timeout && time_left) {
1525                 ice_msec_delay(delay, true);
1526                 timeout = (timeout > delay) ? timeout - delay : 0;
1527                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1528
1529                 if (status == ICE_ERR_AQ_NO_WORK)
1530                         /* lock free, but no work to do */
1531                         break;
1532
1533                 if (!status)
1534                         /* lock acquired */
1535                         break;
1536         }
1537         if (status && status != ICE_ERR_AQ_NO_WORK)
1538                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1539
1540 ice_acquire_res_exit:
1541         if (status == ICE_ERR_AQ_NO_WORK) {
1542                 if (access == ICE_RES_WRITE)
1543                         ice_debug(hw, ICE_DBG_RES,
1544                                   "resource indicates no work to do.\n");
1545                 else
1546                         ice_debug(hw, ICE_DBG_RES,
1547                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1548         }
1549         return status;
1550 }
1551
1552 /**
1553  * ice_release_res
1554  * @hw: pointer to the HW structure
1555  * @res: resource ID
1556  *
1557  * This function will release a resource using the proper Admin Command.
1558  */
1559 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1560 {
1561         enum ice_status status;
1562         u32 total_delay = 0;
1563
1564         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1565
1566         status = ice_aq_release_res(hw, res, 0, NULL);
1567
1568         /* there are some rare cases when trying to release the resource
1569          * results in an admin queue timeout, so handle them correctly
1570          */
1571         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1572                (total_delay < hw->adminq.sq_cmd_timeout)) {
1573                 ice_msec_delay(1, true);
1574                 status = ice_aq_release_res(hw, res, 0, NULL);
1575                 total_delay++;
1576         }
1577 }
1578
1579 /**
1580  * ice_aq_alloc_free_res - command to allocate/free resources
1581  * @hw: pointer to the HW struct
1582  * @num_entries: number of resource entries in buffer
1583  * @buf: Indirect buffer to hold data parameters and response
1584  * @buf_size: size of buffer for indirect commands
1585  * @opc: pass in the command opcode
1586  * @cd: pointer to command details structure or NULL
1587  *
1588  * Helper function to allocate/free resources using the admin queue commands
1589  */
1590 enum ice_status
1591 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1592                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1593                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1594 {
1595         struct ice_aqc_alloc_free_res_cmd *cmd;
1596         struct ice_aq_desc desc;
1597
1598         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1599
1600         cmd = &desc.params.sw_res_ctrl;
1601
1602         if (!buf)
1603                 return ICE_ERR_PARAM;
1604
1605         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1606                 return ICE_ERR_PARAM;
1607
1608         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1609
1610         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1611
1612         cmd->num_entries = CPU_TO_LE16(num_entries);
1613
1614         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1615 }
1616
1617 /**
1618  * ice_alloc_hw_res - allocate resource
1619  * @hw: pointer to the HW struct
1620  * @type: type of resource
1621  * @num: number of resources to allocate
1622  * @btm: allocate from bottom
1623  * @res: pointer to array that will receive the resources
1624  */
1625 enum ice_status
1626 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1627 {
1628         struct ice_aqc_alloc_free_res_elem *buf;
1629         enum ice_status status;
1630         u16 buf_len;
1631
1632         buf_len = ice_struct_size(buf, elem, num - 1);
1633         buf = (struct ice_aqc_alloc_free_res_elem *)
1634                 ice_malloc(hw, buf_len);
1635         if (!buf)
1636                 return ICE_ERR_NO_MEMORY;
1637
1638         /* Prepare buffer to allocate resource. */
1639         buf->num_elems = CPU_TO_LE16(num);
1640         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1641                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1642         if (btm)
1643                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1644
1645         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1646                                        ice_aqc_opc_alloc_res, NULL);
1647         if (status)
1648                 goto ice_alloc_res_exit;
1649
1650         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1651                    ICE_NONDMA_TO_NONDMA);
1652
1653 ice_alloc_res_exit:
1654         ice_free(hw, buf);
1655         return status;
1656 }
1657
1658 /**
1659  * ice_free_hw_res - free allocated HW resource
1660  * @hw: pointer to the HW struct
1661  * @type: type of resource to free
1662  * @num: number of resources
1663  * @res: pointer to array that contains the resources to free
1664  */
1665 enum ice_status
1666 ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1667 {
1668         struct ice_aqc_alloc_free_res_elem *buf;
1669         enum ice_status status;
1670         u16 buf_len;
1671
1672         buf_len = ice_struct_size(buf, elem, num - 1);
1673         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1674         if (!buf)
1675                 return ICE_ERR_NO_MEMORY;
1676
1677         /* Prepare buffer to free resource. */
1678         buf->num_elems = CPU_TO_LE16(num);
1679         buf->res_type = CPU_TO_LE16(type);
1680         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1681                    ICE_NONDMA_TO_NONDMA);
1682
1683         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1684                                        ice_aqc_opc_free_res, NULL);
1685         if (status)
1686                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1687
1688         ice_free(hw, buf);
1689         return status;
1690 }
1691
1692 /**
1693  * ice_get_num_per_func - determine number of resources per PF
1694  * @hw: pointer to the HW structure
1695  * @max: value to be evenly split between each PF
1696  *
1697  * Determine the number of valid functions by going through the bitmap returned
1698  * from parsing capabilities and use this to calculate the number of resources
1699  * per PF based on the max value passed in.
1700  */
1701 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1702 {
1703         u8 funcs;
1704
1705 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1706         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1707                              ICE_CAPS_VALID_FUNCS_M);
1708
1709         if (!funcs)
1710                 return 0;
1711
1712         return max / funcs;
1713 }
1714
1715 /**
1716  * ice_parse_caps - parse function/device capabilities
1717  * @hw: pointer to the HW struct
1718  * @buf: pointer to a buffer containing function/device capability records
1719  * @cap_count: number of capability records in the list
1720  * @opc: type of capabilities list to parse
1721  *
1722  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1723  */
1724 static void
1725 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1726                enum ice_adminq_opc opc)
1727 {
1728         struct ice_aqc_list_caps_elem *cap_resp;
1729         struct ice_hw_func_caps *func_p = NULL;
1730         struct ice_hw_dev_caps *dev_p = NULL;
1731         struct ice_hw_common_caps *caps;
1732         char const *prefix;
1733         u32 i;
1734
1735         if (!buf)
1736                 return;
1737
1738         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1739
1740         if (opc == ice_aqc_opc_list_dev_caps) {
1741                 dev_p = &hw->dev_caps;
1742                 caps = &dev_p->common_cap;
1743                 prefix = "dev cap";
1744         } else if (opc == ice_aqc_opc_list_func_caps) {
1745                 func_p = &hw->func_caps;
1746                 caps = &func_p->common_cap;
1747                 prefix = "func cap";
1748         } else {
1749                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1750                 return;
1751         }
1752
1753         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1754                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1755                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1756                 u32 number = LE32_TO_CPU(cap_resp->number);
1757                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1758
1759                 switch (cap) {
1760                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1761                         caps->valid_functions = number;
1762                         ice_debug(hw, ICE_DBG_INIT,
1763                                   "%s: valid_functions (bitmap) = %d\n", prefix,
1764                                   caps->valid_functions);
1765
1766                         /* store func count for resource management purposes */
1767                         if (dev_p)
1768                                 dev_p->num_funcs = ice_hweight32(number);
1769                         break;
1770                 case ICE_AQC_CAPS_VSI:
1771                         if (dev_p) {
1772                                 dev_p->num_vsi_allocd_to_host = number;
1773                                 ice_debug(hw, ICE_DBG_INIT,
1774                                           "%s: num_vsi_allocd_to_host = %d\n",
1775                                           prefix,
1776                                           dev_p->num_vsi_allocd_to_host);
1777                         } else if (func_p) {
1778                                 func_p->guar_num_vsi =
1779                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
1780                                 ice_debug(hw, ICE_DBG_INIT,
1781                                           "%s: guar_num_vsi (fw) = %d\n",
1782                                           prefix, number);
1783                                 ice_debug(hw, ICE_DBG_INIT,
1784                                           "%s: guar_num_vsi = %d\n",
1785                                           prefix, func_p->guar_num_vsi);
1786                         }
1787                         break;
1788                 case ICE_AQC_CAPS_DCB:
1789                         caps->dcb = (number == 1);
1790                         caps->active_tc_bitmap = logical_id;
1791                         caps->maxtc = phys_id;
1792                         ice_debug(hw, ICE_DBG_INIT,
1793                                   "%s: dcb = %d\n", prefix, caps->dcb);
1794                         ice_debug(hw, ICE_DBG_INIT,
1795                                   "%s: active_tc_bitmap = %d\n", prefix,
1796                                   caps->active_tc_bitmap);
1797                         ice_debug(hw, ICE_DBG_INIT,
1798                                   "%s: maxtc = %d\n", prefix, caps->maxtc);
1799                         break;
1800                 case ICE_AQC_CAPS_RSS:
1801                         caps->rss_table_size = number;
1802                         caps->rss_table_entry_width = logical_id;
1803                         ice_debug(hw, ICE_DBG_INIT,
1804                                   "%s: rss_table_size = %d\n", prefix,
1805                                   caps->rss_table_size);
1806                         ice_debug(hw, ICE_DBG_INIT,
1807                                   "%s: rss_table_entry_width = %d\n", prefix,
1808                                   caps->rss_table_entry_width);
1809                         break;
1810                 case ICE_AQC_CAPS_RXQS:
1811                         caps->num_rxq = number;
1812                         caps->rxq_first_id = phys_id;
1813                         ice_debug(hw, ICE_DBG_INIT,
1814                                   "%s: num_rxq = %d\n", prefix,
1815                                   caps->num_rxq);
1816                         ice_debug(hw, ICE_DBG_INIT,
1817                                   "%s: rxq_first_id = %d\n", prefix,
1818                                   caps->rxq_first_id);
1819                         break;
1820                 case ICE_AQC_CAPS_TXQS:
1821                         caps->num_txq = number;
1822                         caps->txq_first_id = phys_id;
1823                         ice_debug(hw, ICE_DBG_INIT,
1824                                   "%s: num_txq = %d\n", prefix,
1825                                   caps->num_txq);
1826                         ice_debug(hw, ICE_DBG_INIT,
1827                                   "%s: txq_first_id = %d\n", prefix,
1828                                   caps->txq_first_id);
1829                         break;
1830                 case ICE_AQC_CAPS_MSIX:
1831                         caps->num_msix_vectors = number;
1832                         caps->msix_vector_first_id = phys_id;
1833                         ice_debug(hw, ICE_DBG_INIT,
1834                                   "%s: num_msix_vectors = %d\n", prefix,
1835                                   caps->num_msix_vectors);
1836                         ice_debug(hw, ICE_DBG_INIT,
1837                                   "%s: msix_vector_first_id = %d\n", prefix,
1838                                   caps->msix_vector_first_id);
1839                         break;
1840                 case ICE_AQC_CAPS_FD:
1841                 {
1842                         u32 reg_val, val;
1843
1844                         if (dev_p) {
1845                                 dev_p->num_flow_director_fltr = number;
1846                                 ice_debug(hw, ICE_DBG_INIT,
1847                                           "%s: num_flow_director_fltr = %d\n",
1848                                           prefix,
1849                                           dev_p->num_flow_director_fltr);
1850                         }
1851                         if (func_p) {
1852                                 if (hw->dcf_enabled)
1853                                         break;
1854                                 reg_val = rd32(hw, GLQF_FD_SIZE);
1855                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1856                                       GLQF_FD_SIZE_FD_GSIZE_S;
1857                                 func_p->fd_fltr_guar =
1858                                         ice_get_num_per_func(hw, val);
1859                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1860                                       GLQF_FD_SIZE_FD_BSIZE_S;
1861                                 func_p->fd_fltr_best_effort = val;
1862                                 ice_debug(hw, ICE_DBG_INIT,
1863                                           "%s: fd_fltr_guar = %d\n",
1864                                           prefix, func_p->fd_fltr_guar);
1865                                 ice_debug(hw, ICE_DBG_INIT,
1866                                           "%s: fd_fltr_best_effort = %d\n",
1867                                           prefix, func_p->fd_fltr_best_effort);
1868                         }
1869                         break;
1870                 }
1871                 case ICE_AQC_CAPS_MAX_MTU:
1872                         caps->max_mtu = number;
1873                         ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1874                                   prefix, caps->max_mtu);
1875                         break;
1876                 default:
1877                         ice_debug(hw, ICE_DBG_INIT,
1878                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
1879                                   i, cap);
1880                         break;
1881                 }
1882         }
1883
1884         /* Re-calculate capabilities that are dependent on the number of
1885          * physical ports; i.e. some features are not supported or function
1886          * differently on devices with more than 4 ports.
1887          */
1888         if (hw->dev_caps.num_funcs > 4) {
1889                 /* Max 4 TCs per port */
1890                 caps->maxtc = 4;
1891                 ice_debug(hw, ICE_DBG_INIT,
1892                           "%s: maxtc = %d (based on #ports)\n", prefix,
1893                           caps->maxtc);
1894         }
1895 }
1896
1897 /**
1898  * ice_aq_discover_caps - query function/device capabilities
1899  * @hw: pointer to the HW struct
1900  * @buf: a virtual buffer to hold the capabilities
1901  * @buf_size: Size of the virtual buffer
1902  * @cap_count: cap count needed if AQ err==ENOMEM
1903  * @opc: capabilities type to discover - pass in the command opcode
1904  * @cd: pointer to command details structure or NULL
1905  *
1906  * Get the function(0x000a)/device(0x000b) capabilities description from
1907  * the firmware.
1908  */
1909 static enum ice_status
1910 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
1911                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1912 {
1913         struct ice_aqc_list_caps *cmd;
1914         struct ice_aq_desc desc;
1915         enum ice_status status;
1916
1917         cmd = &desc.params.get_cap;
1918
1919         if (opc != ice_aqc_opc_list_func_caps &&
1920             opc != ice_aqc_opc_list_dev_caps)
1921                 return ICE_ERR_PARAM;
1922
1923         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1924
1925         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1926         if (!status)
1927                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
1928         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
1929                 *cap_count = LE32_TO_CPU(cmd->count);
1930         return status;
1931 }
1932
1933 /**
1934  * ice_discover_caps - get info about the HW
1935  * @hw: pointer to the hardware structure
1936  * @opc: capabilities type to discover - pass in the command opcode
1937  */
1938 static enum ice_status
1939 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
1940 {
1941         enum ice_status status;
1942         u32 cap_count;
1943         u16 cbuf_len;
1944         u8 retries;
1945
1946         /* The driver doesn't know how many capabilities the device will return
1947          * so the buffer size required isn't known ahead of time. The driver
1948          * starts with cbuf_len and if this turns out to be insufficient, the
1949          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
1950          * The driver then allocates the buffer based on the count and retries
1951          * the operation. So it follows that the retry count is 2.
1952          */
1953 #define ICE_GET_CAP_BUF_COUNT   40
1954 #define ICE_GET_CAP_RETRY_COUNT 2
1955
1956         cap_count = ICE_GET_CAP_BUF_COUNT;
1957         retries = ICE_GET_CAP_RETRY_COUNT;
1958
1959         do {
1960                 void *cbuf;
1961
1962                 cbuf_len = (u16)(cap_count *
1963                                  sizeof(struct ice_aqc_list_caps_elem));
1964                 cbuf = ice_malloc(hw, cbuf_len);
1965                 if (!cbuf)
1966                         return ICE_ERR_NO_MEMORY;
1967
1968                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
1969                                               opc, NULL);
1970                 ice_free(hw, cbuf);
1971
1972                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
1973                         break;
1974
1975                 /* If ENOMEM is returned, try again with bigger buffer */
1976         } while (--retries);
1977
1978         return status;
1979 }
1980
1981 /**
1982  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
1983  * @hw: pointer to the hardware structure
1984  */
1985 void ice_set_safe_mode_caps(struct ice_hw *hw)
1986 {
1987         struct ice_hw_func_caps *func_caps = &hw->func_caps;
1988         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
1989         u32 valid_func, rxq_first_id, txq_first_id;
1990         u32 msix_vector_first_id, max_mtu;
1991         u32 num_funcs;
1992
1993         /* cache some func_caps values that should be restored after memset */
1994         valid_func = func_caps->common_cap.valid_functions;
1995         txq_first_id = func_caps->common_cap.txq_first_id;
1996         rxq_first_id = func_caps->common_cap.rxq_first_id;
1997         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
1998         max_mtu = func_caps->common_cap.max_mtu;
1999
2000         /* unset func capabilities */
2001         memset(func_caps, 0, sizeof(*func_caps));
2002
2003         /* restore cached values */
2004         func_caps->common_cap.valid_functions = valid_func;
2005         func_caps->common_cap.txq_first_id = txq_first_id;
2006         func_caps->common_cap.rxq_first_id = rxq_first_id;
2007         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2008         func_caps->common_cap.max_mtu = max_mtu;
2009
2010         /* one Tx and one Rx queue in safe mode */
2011         func_caps->common_cap.num_rxq = 1;
2012         func_caps->common_cap.num_txq = 1;
2013
2014         /* two MSIX vectors, one for traffic and one for misc causes */
2015         func_caps->common_cap.num_msix_vectors = 2;
2016         func_caps->guar_num_vsi = 1;
2017
2018         /* cache some dev_caps values that should be restored after memset */
2019         valid_func = dev_caps->common_cap.valid_functions;
2020         txq_first_id = dev_caps->common_cap.txq_first_id;
2021         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2022         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2023         max_mtu = dev_caps->common_cap.max_mtu;
2024         num_funcs = dev_caps->num_funcs;
2025
2026         /* unset dev capabilities */
2027         memset(dev_caps, 0, sizeof(*dev_caps));
2028
2029         /* restore cached values */
2030         dev_caps->common_cap.valid_functions = valid_func;
2031         dev_caps->common_cap.txq_first_id = txq_first_id;
2032         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2033         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2034         dev_caps->common_cap.max_mtu = max_mtu;
2035         dev_caps->num_funcs = num_funcs;
2036
2037         /* one Tx and one Rx queue per function in safe mode */
2038         dev_caps->common_cap.num_rxq = num_funcs;
2039         dev_caps->common_cap.num_txq = num_funcs;
2040
2041         /* two MSIX vectors per function */
2042         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2043 }
2044
2045 /**
2046  * ice_get_caps - get info about the HW
2047  * @hw: pointer to the hardware structure
2048  */
2049 enum ice_status ice_get_caps(struct ice_hw *hw)
2050 {
2051         enum ice_status status;
2052
2053         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2054         if (!status)
2055                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2056
2057         return status;
2058 }
2059
2060 /**
2061  * ice_aq_manage_mac_write - manage MAC address write command
2062  * @hw: pointer to the HW struct
2063  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2064  * @flags: flags to control write behavior
2065  * @cd: pointer to command details structure or NULL
2066  *
2067  * This function is used to write MAC address to the NVM (0x0108).
2068  */
2069 enum ice_status
2070 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2071                         struct ice_sq_cd *cd)
2072 {
2073         struct ice_aqc_manage_mac_write *cmd;
2074         struct ice_aq_desc desc;
2075
2076         cmd = &desc.params.mac_write;
2077         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2078
2079         cmd->flags = flags;
2080
2081         /* Prep values for flags, sah, sal */
2082         cmd->sah = HTONS(*((const u16 *)mac_addr));
2083         cmd->sal = HTONL(*((const u32 *)(mac_addr + 2)));
2084
2085         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2086 }
2087
2088 /**
2089  * ice_aq_clear_pxe_mode
2090  * @hw: pointer to the HW struct
2091  *
2092  * Tell the firmware that the driver is taking over from PXE (0x0110).
2093  */
2094 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2095 {
2096         struct ice_aq_desc desc;
2097
2098         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2099         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2100
2101         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2102 }
2103
2104 /**
2105  * ice_clear_pxe_mode - clear pxe operations mode
2106  * @hw: pointer to the HW struct
2107  *
2108  * Make sure all PXE mode settings are cleared, including things
2109  * like descriptor fetch/write-back mode.
2110  */
2111 void ice_clear_pxe_mode(struct ice_hw *hw)
2112 {
2113         if (ice_check_sq_alive(hw, &hw->adminq))
2114                 ice_aq_clear_pxe_mode(hw);
2115 }
2116
2117 /**
2118  * ice_get_link_speed_based_on_phy_type - returns link speed
2119  * @phy_type_low: lower part of phy_type
2120  * @phy_type_high: higher part of phy_type
2121  *
2122  * This helper function will convert an entry in PHY type structure
2123  * [phy_type_low, phy_type_high] to its corresponding link speed.
2124  * Note: In the structure of [phy_type_low, phy_type_high], there should
2125  * be one bit set, as this function will convert one PHY type to its
2126  * speed.
2127  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2128  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2129  */
2130 static u16
2131 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2132 {
2133         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2134         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2135
2136         switch (phy_type_low) {
2137         case ICE_PHY_TYPE_LOW_100BASE_TX:
2138         case ICE_PHY_TYPE_LOW_100M_SGMII:
2139                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2140                 break;
2141         case ICE_PHY_TYPE_LOW_1000BASE_T:
2142         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2143         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2144         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2145         case ICE_PHY_TYPE_LOW_1G_SGMII:
2146                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2147                 break;
2148         case ICE_PHY_TYPE_LOW_2500BASE_T:
2149         case ICE_PHY_TYPE_LOW_2500BASE_X:
2150         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2151                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2152                 break;
2153         case ICE_PHY_TYPE_LOW_5GBASE_T:
2154         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2155                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2156                 break;
2157         case ICE_PHY_TYPE_LOW_10GBASE_T:
2158         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2159         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2160         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2161         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2162         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2163         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2164                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2165                 break;
2166         case ICE_PHY_TYPE_LOW_25GBASE_T:
2167         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2168         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2169         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2170         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2171         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2172         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2173         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2174         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2175         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2176         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2177                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2178                 break;
2179         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2180         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2181         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2182         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2183         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2184         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2185                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2186                 break;
2187         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2188         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2189         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2190         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2191         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2192         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2193         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2194         case ICE_PHY_TYPE_LOW_50G_AUI2:
2195         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2196         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2197         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2198         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2199         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2200         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2201         case ICE_PHY_TYPE_LOW_50G_AUI1:
2202                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2203                 break;
2204         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2205         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2206         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2207         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2208         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2209         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2210         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2211         case ICE_PHY_TYPE_LOW_100G_AUI4:
2212         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2213         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2214         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2215         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2216         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2217                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2218                 break;
2219         default:
2220                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2221                 break;
2222         }
2223
2224         switch (phy_type_high) {
2225         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2226         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2227         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2228         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2229         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2230                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2231                 break;
2232         default:
2233                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2234                 break;
2235         }
2236
2237         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2238             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2239                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2240         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2241                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2242                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2243         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2244                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2245                 return speed_phy_type_low;
2246         else
2247                 return speed_phy_type_high;
2248 }
2249
2250 /**
2251  * ice_update_phy_type
2252  * @phy_type_low: pointer to the lower part of phy_type
2253  * @phy_type_high: pointer to the higher part of phy_type
2254  * @link_speeds_bitmap: targeted link speeds bitmap
2255  *
2256  * Note: For the link_speeds_bitmap structure, you can check it at
2257  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2258  * link_speeds_bitmap include multiple speeds.
2259  *
2260  * Each entry in this [phy_type_low, phy_type_high] structure will
2261  * present a certain link speed. This helper function will turn on bits
2262  * in [phy_type_low, phy_type_high] structure based on the value of
2263  * link_speeds_bitmap input parameter.
2264  */
2265 void
2266 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2267                     u16 link_speeds_bitmap)
2268 {
2269         u64 pt_high;
2270         u64 pt_low;
2271         int index;
2272         u16 speed;
2273
2274         /* We first check with low part of phy_type */
2275         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2276                 pt_low = BIT_ULL(index);
2277                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2278
2279                 if (link_speeds_bitmap & speed)
2280                         *phy_type_low |= BIT_ULL(index);
2281         }
2282
2283         /* We then check with high part of phy_type */
2284         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2285                 pt_high = BIT_ULL(index);
2286                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2287
2288                 if (link_speeds_bitmap & speed)
2289                         *phy_type_high |= BIT_ULL(index);
2290         }
2291 }
2292
2293 /**
2294  * ice_aq_set_phy_cfg
2295  * @hw: pointer to the HW struct
2296  * @pi: port info structure of the interested logical port
2297  * @cfg: structure with PHY configuration data to be set
2298  * @cd: pointer to command details structure or NULL
2299  *
2300  * Set the various PHY configuration parameters supported on the Port.
2301  * One or more of the Set PHY config parameters may be ignored in an MFP
2302  * mode as the PF may not have the privilege to set some of the PHY Config
2303  * parameters. This status will be indicated by the command response (0x0601).
2304  */
2305 enum ice_status
2306 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2307                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2308 {
2309         struct ice_aq_desc desc;
2310         enum ice_status status;
2311
2312         if (!cfg)
2313                 return ICE_ERR_PARAM;
2314
2315         /* Ensure that only valid bits of cfg->caps can be turned on. */
2316         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2317                 ice_debug(hw, ICE_DBG_PHY,
2318                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2319                           cfg->caps);
2320
2321                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2322         }
2323
2324         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2325         desc.params.set_phy.lport_num = pi->lport;
2326         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2327
2328         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
2329                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2330         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
2331                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2332         ice_debug(hw, ICE_DBG_LINK, "caps = 0x%x\n", cfg->caps);
2333         ice_debug(hw, ICE_DBG_LINK, "low_power_ctrl_an = 0x%x\n",
2334                   cfg->low_power_ctrl_an);
2335         ice_debug(hw, ICE_DBG_LINK, "eee_cap = 0x%x\n", cfg->eee_cap);
2336         ice_debug(hw, ICE_DBG_LINK, "eeer_value = 0x%x\n", cfg->eeer_value);
2337         ice_debug(hw, ICE_DBG_LINK, "link_fec_opt = 0x%x\n", cfg->link_fec_opt);
2338
2339         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2340
2341         if (!status)
2342                 pi->phy.curr_user_phy_cfg = *cfg;
2343
2344         return status;
2345 }
2346
2347 /**
2348  * ice_update_link_info - update status of the HW network link
2349  * @pi: port info structure of the interested logical port
2350  */
2351 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2352 {
2353         struct ice_link_status *li;
2354         enum ice_status status;
2355
2356         if (!pi)
2357                 return ICE_ERR_PARAM;
2358
2359         li = &pi->phy.link_info;
2360
2361         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2362         if (status)
2363                 return status;
2364
2365         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2366                 struct ice_aqc_get_phy_caps_data *pcaps;
2367                 struct ice_hw *hw;
2368
2369                 hw = pi->hw;
2370                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2371                         ice_malloc(hw, sizeof(*pcaps));
2372                 if (!pcaps)
2373                         return ICE_ERR_NO_MEMORY;
2374
2375                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2376                                              pcaps, NULL);
2377                 if (status == ICE_SUCCESS)
2378                         ice_memcpy(li->module_type, &pcaps->module_type,
2379                                    sizeof(li->module_type),
2380                                    ICE_NONDMA_TO_NONDMA);
2381
2382                 ice_free(hw, pcaps);
2383         }
2384
2385         return status;
2386 }
2387
2388 /**
2389  * ice_cache_phy_user_req
2390  * @pi: port information structure
2391  * @cache_data: PHY logging data
2392  * @cache_mode: PHY logging mode
2393  *
2394  * Log the user request on (FC, FEC, SPEED) for later user.
2395  */
2396 static void
2397 ice_cache_phy_user_req(struct ice_port_info *pi,
2398                        struct ice_phy_cache_mode_data cache_data,
2399                        enum ice_phy_cache_mode cache_mode)
2400 {
2401         if (!pi)
2402                 return;
2403
2404         switch (cache_mode) {
2405         case ICE_FC_MODE:
2406                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2407                 break;
2408         case ICE_SPEED_MODE:
2409                 pi->phy.curr_user_speed_req =
2410                         cache_data.data.curr_user_speed_req;
2411                 break;
2412         case ICE_FEC_MODE:
2413                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2414                 break;
2415         default:
2416                 break;
2417         }
2418 }
2419
2420 /**
2421  * ice_caps_to_fc_mode
2422  * @caps: PHY capabilities
2423  *
2424  * Convert PHY FC capabilities to ice FC mode
2425  */
2426 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2427 {
2428         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2429             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2430                 return ICE_FC_FULL;
2431
2432         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2433                 return ICE_FC_TX_PAUSE;
2434
2435         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2436                 return ICE_FC_RX_PAUSE;
2437
2438         return ICE_FC_NONE;
2439 }
2440
2441 /**
2442  * ice_caps_to_fec_mode
2443  * @caps: PHY capabilities
2444  * @fec_options: Link FEC options
2445  *
2446  * Convert PHY FEC capabilities to ice FEC mode
2447  */
2448 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2449 {
2450         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2451                 return ICE_FEC_AUTO;
2452
2453         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2454                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2455                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2456                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2457                 return ICE_FEC_BASER;
2458
2459         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2460                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2461                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2462                 return ICE_FEC_RS;
2463
2464         return ICE_FEC_NONE;
2465 }
2466
2467 /**
2468  * ice_set_fc
2469  * @pi: port information structure
2470  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2471  * @ena_auto_link_update: enable automatic link update
2472  *
2473  * Set the requested flow control mode.
2474  */
2475 enum ice_status
2476 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2477 {
2478         struct ice_aqc_set_phy_cfg_data cfg = { 0 };
2479         struct ice_phy_cache_mode_data cache_data;
2480         struct ice_aqc_get_phy_caps_data *pcaps;
2481         enum ice_status status;
2482         u8 pause_mask = 0x0;
2483         struct ice_hw *hw;
2484
2485         if (!pi || !aq_failures)
2486                 return ICE_ERR_PARAM;
2487
2488         hw = pi->hw;
2489         *aq_failures = ICE_SET_FC_AQ_FAIL_NONE;
2490
2491         /* Cache user FC request */
2492         cache_data.data.curr_user_fc_req = pi->fc.req_mode;
2493         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2494
2495         pcaps = (struct ice_aqc_get_phy_caps_data *)
2496                 ice_malloc(hw, sizeof(*pcaps));
2497         if (!pcaps)
2498                 return ICE_ERR_NO_MEMORY;
2499
2500         switch (pi->fc.req_mode) {
2501         case ICE_FC_AUTO:
2502                 /* Query the value of FC that both the NIC and attached media
2503                  * can do.
2504                  */
2505                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2506                                              pcaps, NULL);
2507                 if (status) {
2508                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2509                         goto out;
2510                 }
2511
2512                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2513                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2514                 break;
2515         case ICE_FC_FULL:
2516                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2517                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2518                 break;
2519         case ICE_FC_RX_PAUSE:
2520                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2521                 break;
2522         case ICE_FC_TX_PAUSE:
2523                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2524                 break;
2525         default:
2526                 break;
2527         }
2528
2529         /* Get the current PHY config */
2530         ice_memset(pcaps, 0, sizeof(*pcaps), ICE_NONDMA_MEM);
2531         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2532                                      NULL);
2533         if (status) {
2534                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2535                 goto out;
2536         }
2537
2538         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2539
2540         /* clear the old pause settings */
2541         cfg.caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2542                       ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2543
2544         /* set the new capabilities */
2545         cfg.caps |= pause_mask;
2546
2547         /* If the capabilities have changed, then set the new config */
2548         if (cfg.caps != pcaps->caps) {
2549                 int retry_count, retry_max = 10;
2550
2551                 /* Auto restart link so settings take effect */
2552                 if (ena_auto_link_update)
2553                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2554
2555                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2556                 if (status) {
2557                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2558                         goto out;
2559                 }
2560
2561                 /* Update the link info
2562                  * It sometimes takes a really long time for link to
2563                  * come back from the atomic reset. Thus, we wait a
2564                  * little bit.
2565                  */
2566                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2567                         status = ice_update_link_info(pi);
2568
2569                         if (status == ICE_SUCCESS)
2570                                 break;
2571
2572                         ice_msec_delay(100, true);
2573                 }
2574
2575                 if (status)
2576                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2577         }
2578
2579 out:
2580         ice_free(hw, pcaps);
2581         return status;
2582 }
2583
2584 /**
2585  * ice_phy_caps_equals_cfg
2586  * @phy_caps: PHY capabilities
2587  * @phy_cfg: PHY configuration
2588  *
2589  * Helper function to determine if PHY capabilities matches PHY
2590  * configuration
2591  */
2592 bool
2593 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2594                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2595 {
2596         u8 caps_mask, cfg_mask;
2597
2598         if (!phy_caps || !phy_cfg)
2599                 return false;
2600
2601         /* These bits are not common between capabilities and configuration.
2602          * Do not use them to determine equality.
2603          */
2604         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2605                                               ICE_AQC_PHY_EN_MOD_QUAL);
2606         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2607
2608         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2609             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2610             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2611             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2612             phy_caps->eee_cap != phy_cfg->eee_cap ||
2613             phy_caps->eeer_value != phy_cfg->eeer_value ||
2614             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2615                 return false;
2616
2617         return true;
2618 }
2619
2620 /**
2621  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2622  * @pi: port information structure
2623  * @caps: PHY ability structure to copy date from
2624  * @cfg: PHY configuration structure to copy data to
2625  *
2626  * Helper function to copy AQC PHY get ability data to PHY set configuration
2627  * data structure
2628  */
2629 void
2630 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2631                          struct ice_aqc_get_phy_caps_data *caps,
2632                          struct ice_aqc_set_phy_cfg_data *cfg)
2633 {
2634         if (!pi || !caps || !cfg)
2635                 return;
2636
2637         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2638         cfg->phy_type_low = caps->phy_type_low;
2639         cfg->phy_type_high = caps->phy_type_high;
2640         cfg->caps = caps->caps;
2641         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2642         cfg->eee_cap = caps->eee_cap;
2643         cfg->eeer_value = caps->eeer_value;
2644         cfg->link_fec_opt = caps->link_fec_options;
2645         cfg->module_compliance_enforcement =
2646                 caps->module_compliance_enforcement;
2647
2648         if (ice_fw_supports_link_override(pi->hw)) {
2649                 struct ice_link_default_override_tlv tlv;
2650
2651                 if (ice_get_link_default_override(&tlv, pi))
2652                         return;
2653
2654                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2655                         cfg->module_compliance_enforcement |=
2656                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2657         }
2658 }
2659
2660 /**
2661  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2662  * @pi: port information structure
2663  * @cfg: PHY configuration data to set FEC mode
2664  * @fec: FEC mode to configure
2665  */
2666 enum ice_status
2667 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2668                 enum ice_fec_mode fec)
2669 {
2670         struct ice_aqc_get_phy_caps_data *pcaps;
2671         enum ice_status status = ICE_SUCCESS;
2672         struct ice_hw *hw;
2673
2674         if (!pi || !cfg)
2675                 return ICE_ERR_BAD_PTR;
2676
2677         hw = pi->hw;
2678
2679         pcaps = (struct ice_aqc_get_phy_caps_data *)
2680                 ice_malloc(hw, sizeof(*pcaps));
2681         if (!pcaps)
2682                 return ICE_ERR_NO_MEMORY;
2683
2684         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
2685                                      NULL);
2686         if (status)
2687                 goto out;
2688
2689         switch (fec) {
2690         case ICE_FEC_BASER:
2691                 /* Clear RS bits, and AND BASE-R ability
2692                  * bits and OR request bits.
2693                  */
2694                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2695                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2696                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2697                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2698                 break;
2699         case ICE_FEC_RS:
2700                 /* Clear BASE-R bits, and AND RS ability
2701                  * bits and OR request bits.
2702                  */
2703                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2704                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2705                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2706                 break;
2707         case ICE_FEC_NONE:
2708                 /* Clear all FEC option bits. */
2709                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2710                 break;
2711         case ICE_FEC_AUTO:
2712                 /* AND auto FEC bit, and all caps bits. */
2713                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2714                 cfg->link_fec_opt |= pcaps->link_fec_options;
2715                 break;
2716         default:
2717                 status = ICE_ERR_PARAM;
2718                 break;
2719         }
2720
2721         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
2722                 struct ice_link_default_override_tlv tlv;
2723
2724                 if (ice_get_link_default_override(&tlv, pi))
2725                         goto out;
2726
2727                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
2728                     (tlv.options & ICE_LINK_OVERRIDE_EN))
2729                         cfg->link_fec_opt = tlv.fec_options;
2730         }
2731
2732 out:
2733         ice_free(hw, pcaps);
2734
2735         return status;
2736 }
2737
2738 /**
2739  * ice_get_link_status - get status of the HW network link
2740  * @pi: port information structure
2741  * @link_up: pointer to bool (true/false = linkup/linkdown)
2742  *
2743  * Variable link_up is true if link is up, false if link is down.
2744  * The variable link_up is invalid if status is non zero. As a
2745  * result of this call, link status reporting becomes enabled
2746  */
2747 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2748 {
2749         struct ice_phy_info *phy_info;
2750         enum ice_status status = ICE_SUCCESS;
2751
2752         if (!pi || !link_up)
2753                 return ICE_ERR_PARAM;
2754
2755         phy_info = &pi->phy;
2756
2757         if (phy_info->get_link_info) {
2758                 status = ice_update_link_info(pi);
2759
2760                 if (status)
2761                         ice_debug(pi->hw, ICE_DBG_LINK,
2762                                   "get link status error, status = %d\n",
2763                                   status);
2764         }
2765
2766         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2767
2768         return status;
2769 }
2770
2771 /**
2772  * ice_aq_set_link_restart_an
2773  * @pi: pointer to the port information structure
2774  * @ena_link: if true: enable link, if false: disable link
2775  * @cd: pointer to command details structure or NULL
2776  *
2777  * Sets up the link and restarts the Auto-Negotiation over the link.
2778  */
2779 enum ice_status
2780 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2781                            struct ice_sq_cd *cd)
2782 {
2783         struct ice_aqc_restart_an *cmd;
2784         struct ice_aq_desc desc;
2785
2786         cmd = &desc.params.restart_an;
2787
2788         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2789
2790         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2791         cmd->lport_num = pi->lport;
2792         if (ena_link)
2793                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2794         else
2795                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2796
2797         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2798 }
2799
2800 /**
2801  * ice_aq_set_event_mask
2802  * @hw: pointer to the HW struct
2803  * @port_num: port number of the physical function
2804  * @mask: event mask to be set
2805  * @cd: pointer to command details structure or NULL
2806  *
2807  * Set event mask (0x0613)
2808  */
2809 enum ice_status
2810 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2811                       struct ice_sq_cd *cd)
2812 {
2813         struct ice_aqc_set_event_mask *cmd;
2814         struct ice_aq_desc desc;
2815
2816         cmd = &desc.params.set_event_mask;
2817
2818         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2819
2820         cmd->lport_num = port_num;
2821
2822         cmd->event_mask = CPU_TO_LE16(mask);
2823         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2824 }
2825
2826 /**
2827  * ice_aq_set_mac_loopback
2828  * @hw: pointer to the HW struct
2829  * @ena_lpbk: Enable or Disable loopback
2830  * @cd: pointer to command details structure or NULL
2831  *
2832  * Enable/disable loopback on a given port
2833  */
2834 enum ice_status
2835 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2836 {
2837         struct ice_aqc_set_mac_lb *cmd;
2838         struct ice_aq_desc desc;
2839
2840         cmd = &desc.params.set_mac_lb;
2841
2842         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2843         if (ena_lpbk)
2844                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2845
2846         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2847 }
2848
2849 /**
2850  * ice_aq_set_port_id_led
2851  * @pi: pointer to the port information
2852  * @is_orig_mode: is this LED set to original mode (by the net-list)
2853  * @cd: pointer to command details structure or NULL
2854  *
2855  * Set LED value for the given port (0x06e9)
2856  */
2857 enum ice_status
2858 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
2859                        struct ice_sq_cd *cd)
2860 {
2861         struct ice_aqc_set_port_id_led *cmd;
2862         struct ice_hw *hw = pi->hw;
2863         struct ice_aq_desc desc;
2864
2865         cmd = &desc.params.set_port_id_led;
2866
2867         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
2868
2869         if (is_orig_mode)
2870                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
2871         else
2872                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
2873
2874         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2875 }
2876
2877 /**
2878  * ice_aq_sff_eeprom
2879  * @hw: pointer to the HW struct
2880  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
2881  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
2882  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
2883  * @page: QSFP page
2884  * @set_page: set or ignore the page
2885  * @data: pointer to data buffer to be read/written to the I2C device.
2886  * @length: 1-16 for read, 1 for write.
2887  * @write: 0 read, 1 for write.
2888  * @cd: pointer to command details structure or NULL
2889  *
2890  * Read/Write SFF EEPROM (0x06EE)
2891  */
2892 enum ice_status
2893 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
2894                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
2895                   bool write, struct ice_sq_cd *cd)
2896 {
2897         struct ice_aqc_sff_eeprom *cmd;
2898         struct ice_aq_desc desc;
2899         enum ice_status status;
2900
2901         if (!data || (mem_addr & 0xff00))
2902                 return ICE_ERR_PARAM;
2903
2904         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
2905         cmd = &desc.params.read_write_sff_param;
2906         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
2907         cmd->lport_num = (u8)(lport & 0xff);
2908         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
2909         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
2910                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
2911                                         ((set_page <<
2912                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
2913                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
2914         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
2915         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
2916         if (write)
2917                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
2918
2919         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
2920         return status;
2921 }
2922
2923 /**
2924  * __ice_aq_get_set_rss_lut
2925  * @hw: pointer to the hardware structure
2926  * @vsi_id: VSI FW index
2927  * @lut_type: LUT table type
2928  * @lut: pointer to the LUT buffer provided by the caller
2929  * @lut_size: size of the LUT buffer
2930  * @glob_lut_idx: global LUT index
2931  * @set: set true to set the table, false to get the table
2932  *
2933  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
2934  */
2935 static enum ice_status
2936 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
2937                          u16 lut_size, u8 glob_lut_idx, bool set)
2938 {
2939         struct ice_aqc_get_set_rss_lut *cmd_resp;
2940         struct ice_aq_desc desc;
2941         enum ice_status status;
2942         u16 flags = 0;
2943
2944         cmd_resp = &desc.params.get_set_rss_lut;
2945
2946         if (set) {
2947                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
2948                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2949         } else {
2950                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
2951         }
2952
2953         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
2954                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
2955                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
2956                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
2957
2958         switch (lut_type) {
2959         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
2960         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
2961         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
2962                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
2963                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
2964                 break;
2965         default:
2966                 status = ICE_ERR_PARAM;
2967                 goto ice_aq_get_set_rss_lut_exit;
2968         }
2969
2970         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
2971                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
2972                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
2973
2974                 if (!set)
2975                         goto ice_aq_get_set_rss_lut_send;
2976         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2977                 if (!set)
2978                         goto ice_aq_get_set_rss_lut_send;
2979         } else {
2980                 goto ice_aq_get_set_rss_lut_send;
2981         }
2982
2983         /* LUT size is only valid for Global and PF table types */
2984         switch (lut_size) {
2985         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
2986                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
2987                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2988                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2989                 break;
2990         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
2991                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
2992                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2993                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2994                 break;
2995         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
2996                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2997                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
2998                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2999                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3000                         break;
3001                 }
3002                 /* fall-through */
3003         default:
3004                 status = ICE_ERR_PARAM;
3005                 goto ice_aq_get_set_rss_lut_exit;
3006         }
3007
3008 ice_aq_get_set_rss_lut_send:
3009         cmd_resp->flags = CPU_TO_LE16(flags);
3010         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3011
3012 ice_aq_get_set_rss_lut_exit:
3013         return status;
3014 }
3015
3016 /**
3017  * ice_aq_get_rss_lut
3018  * @hw: pointer to the hardware structure
3019  * @vsi_handle: software VSI handle
3020  * @lut_type: LUT table type
3021  * @lut: pointer to the LUT buffer provided by the caller
3022  * @lut_size: size of the LUT buffer
3023  *
3024  * get the RSS lookup table, PF or VSI type
3025  */
3026 enum ice_status
3027 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3028                    u8 *lut, u16 lut_size)
3029 {
3030         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3031                 return ICE_ERR_PARAM;
3032
3033         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3034                                         lut_type, lut, lut_size, 0, false);
3035 }
3036
3037 /**
3038  * ice_aq_set_rss_lut
3039  * @hw: pointer to the hardware structure
3040  * @vsi_handle: software VSI handle
3041  * @lut_type: LUT table type
3042  * @lut: pointer to the LUT buffer provided by the caller
3043  * @lut_size: size of the LUT buffer
3044  *
3045  * set the RSS lookup table, PF or VSI type
3046  */
3047 enum ice_status
3048 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3049                    u8 *lut, u16 lut_size)
3050 {
3051         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3052                 return ICE_ERR_PARAM;
3053
3054         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3055                                         lut_type, lut, lut_size, 0, true);
3056 }
3057
3058 /**
3059  * __ice_aq_get_set_rss_key
3060  * @hw: pointer to the HW struct
3061  * @vsi_id: VSI FW index
3062  * @key: pointer to key info struct
3063  * @set: set true to set the key, false to get the key
3064  *
3065  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3066  */
3067 static enum
3068 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3069                                     struct ice_aqc_get_set_rss_keys *key,
3070                                     bool set)
3071 {
3072         struct ice_aqc_get_set_rss_key *cmd_resp;
3073         u16 key_size = sizeof(*key);
3074         struct ice_aq_desc desc;
3075
3076         cmd_resp = &desc.params.get_set_rss_key;
3077
3078         if (set) {
3079                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3080                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3081         } else {
3082                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3083         }
3084
3085         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3086                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3087                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3088                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3089
3090         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3091 }
3092
3093 /**
3094  * ice_aq_get_rss_key
3095  * @hw: pointer to the HW struct
3096  * @vsi_handle: software VSI handle
3097  * @key: pointer to key info struct
3098  *
3099  * get the RSS key per VSI
3100  */
3101 enum ice_status
3102 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3103                    struct ice_aqc_get_set_rss_keys *key)
3104 {
3105         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3106                 return ICE_ERR_PARAM;
3107
3108         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3109                                         key, false);
3110 }
3111
3112 /**
3113  * ice_aq_set_rss_key
3114  * @hw: pointer to the HW struct
3115  * @vsi_handle: software VSI handle
3116  * @keys: pointer to key info struct
3117  *
3118  * set the RSS key per VSI
3119  */
3120 enum ice_status
3121 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3122                    struct ice_aqc_get_set_rss_keys *keys)
3123 {
3124         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3125                 return ICE_ERR_PARAM;
3126
3127         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3128                                         keys, true);
3129 }
3130
3131 /**
3132  * ice_aq_add_lan_txq
3133  * @hw: pointer to the hardware structure
3134  * @num_qgrps: Number of added queue groups
3135  * @qg_list: list of queue groups to be added
3136  * @buf_size: size of buffer for indirect command
3137  * @cd: pointer to command details structure or NULL
3138  *
3139  * Add Tx LAN queue (0x0C30)
3140  *
3141  * NOTE:
3142  * Prior to calling add Tx LAN queue:
3143  * Initialize the following as part of the Tx queue context:
3144  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3145  * Cache profile and Packet shaper profile.
3146  *
3147  * After add Tx LAN queue AQ command is completed:
3148  * Interrupts should be associated with specific queues,
3149  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3150  * flow.
3151  */
3152 enum ice_status
3153 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3154                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3155                    struct ice_sq_cd *cd)
3156 {
3157         u16 i, sum_header_size, sum_q_size = 0;
3158         struct ice_aqc_add_tx_qgrp *list;
3159         struct ice_aqc_add_txqs *cmd;
3160         struct ice_aq_desc desc;
3161
3162         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3163
3164         cmd = &desc.params.add_txqs;
3165
3166         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3167
3168         if (!qg_list)
3169                 return ICE_ERR_PARAM;
3170
3171         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3172                 return ICE_ERR_PARAM;
3173
3174         sum_header_size = num_qgrps *
3175                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3176
3177         list = qg_list;
3178         for (i = 0; i < num_qgrps; i++) {
3179                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3180
3181                 sum_q_size += list->num_txqs * sizeof(*q);
3182                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3183         }
3184
3185         if (buf_size != (sum_header_size + sum_q_size))
3186                 return ICE_ERR_PARAM;
3187
3188         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3189
3190         cmd->num_qgrps = num_qgrps;
3191
3192         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3193 }
3194
3195 /**
3196  * ice_aq_dis_lan_txq
3197  * @hw: pointer to the hardware structure
3198  * @num_qgrps: number of groups in the list
3199  * @qg_list: the list of groups to disable
3200  * @buf_size: the total size of the qg_list buffer in bytes
3201  * @rst_src: if called due to reset, specifies the reset source
3202  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3203  * @cd: pointer to command details structure or NULL
3204  *
3205  * Disable LAN Tx queue (0x0C31)
3206  */
3207 static enum ice_status
3208 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3209                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3210                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3211                    struct ice_sq_cd *cd)
3212 {
3213         struct ice_aqc_dis_txqs *cmd;
3214         struct ice_aq_desc desc;
3215         enum ice_status status;
3216         u16 i, sz = 0;
3217
3218         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3219         cmd = &desc.params.dis_txqs;
3220         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3221
3222         /* qg_list can be NULL only in VM/VF reset flow */
3223         if (!qg_list && !rst_src)
3224                 return ICE_ERR_PARAM;
3225
3226         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3227                 return ICE_ERR_PARAM;
3228
3229         cmd->num_entries = num_qgrps;
3230
3231         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3232                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3233
3234         switch (rst_src) {
3235         case ICE_VM_RESET:
3236                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3237                 cmd->vmvf_and_timeout |=
3238                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3239                 break;
3240         case ICE_NO_RESET:
3241         default:
3242                 break;
3243         }
3244
3245         /* flush pipe on time out */
3246         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3247         /* If no queue group info, we are in a reset flow. Issue the AQ */
3248         if (!qg_list)
3249                 goto do_aq;
3250
3251         /* set RD bit to indicate that command buffer is provided by the driver
3252          * and it needs to be read by the firmware
3253          */
3254         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3255
3256         for (i = 0; i < num_qgrps; ++i) {
3257                 /* Calculate the size taken up by the queue IDs in this group */
3258                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3259
3260                 /* Add the size of the group header */
3261                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3262
3263                 /* If the num of queues is even, add 2 bytes of padding */
3264                 if ((qg_list[i].num_qs % 2) == 0)
3265                         sz += 2;
3266         }
3267
3268         if (buf_size != sz)
3269                 return ICE_ERR_PARAM;
3270
3271 do_aq:
3272         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3273         if (status) {
3274                 if (!qg_list)
3275                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3276                                   vmvf_num, hw->adminq.sq_last_status);
3277                 else
3278                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3279                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3280                                   hw->adminq.sq_last_status);
3281         }
3282         return status;
3283 }
3284
3285 /**
3286  * ice_aq_move_recfg_lan_txq
3287  * @hw: pointer to the hardware structure
3288  * @num_qs: number of queues to move/reconfigure
3289  * @is_move: true if this operation involves node movement
3290  * @is_tc_change: true if this operation involves a TC change
3291  * @subseq_call: true if this operation is a subsequent call
3292  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3293  * @timeout: timeout in units of 100 usec (valid values 0-50)
3294  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3295  * @buf: struct containing src/dest TEID and per-queue info
3296  * @buf_size: size of buffer for indirect command
3297  * @txqs_moved: out param, number of queues successfully moved
3298  * @cd: pointer to command details structure or NULL
3299  *
3300  * Move / Reconfigure Tx LAN queues (0x0C32)
3301  */
3302 enum ice_status
3303 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3304                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3305                           u8 timeout, u32 *blocked_cgds,
3306                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3307                           u8 *txqs_moved, struct ice_sq_cd *cd)
3308 {
3309         struct ice_aqc_move_txqs *cmd;
3310         struct ice_aq_desc desc;
3311         enum ice_status status;
3312
3313         cmd = &desc.params.move_txqs;
3314         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3315
3316 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3317         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3318                 return ICE_ERR_PARAM;
3319
3320         if (is_tc_change && !flush_pipe && !blocked_cgds)
3321                 return ICE_ERR_PARAM;
3322
3323         if (!is_move && !is_tc_change)
3324                 return ICE_ERR_PARAM;
3325
3326         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3327
3328         if (is_move)
3329                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3330
3331         if (is_tc_change)
3332                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3333
3334         if (subseq_call)
3335                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3336
3337         if (flush_pipe)
3338                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3339
3340         cmd->num_qs = num_qs;
3341         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3342                         ICE_AQC_Q_CMD_TIMEOUT_M);
3343
3344         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3345
3346         if (!status && txqs_moved)
3347                 *txqs_moved = cmd->num_qs;
3348
3349         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3350             is_tc_change && !flush_pipe)
3351                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3352
3353         return status;
3354 }
3355
3356 /* End of FW Admin Queue command wrappers */
3357
3358 /**
3359  * ice_write_byte - write a byte to a packed context structure
3360  * @src_ctx:  the context structure to read from
3361  * @dest_ctx: the context to be written to
3362  * @ce_info:  a description of the struct to be filled
3363  */
3364 static void
3365 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3366 {
3367         u8 src_byte, dest_byte, mask;
3368         u8 *from, *dest;
3369         u16 shift_width;
3370
3371         /* copy from the next struct field */
3372         from = src_ctx + ce_info->offset;
3373
3374         /* prepare the bits and mask */
3375         shift_width = ce_info->lsb % 8;
3376         mask = (u8)(BIT(ce_info->width) - 1);
3377
3378         src_byte = *from;
3379         src_byte &= mask;
3380
3381         /* shift to correct alignment */
3382         mask <<= shift_width;
3383         src_byte <<= shift_width;
3384
3385         /* get the current bits from the target bit string */
3386         dest = dest_ctx + (ce_info->lsb / 8);
3387
3388         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3389
3390         dest_byte &= ~mask;     /* get the bits not changing */
3391         dest_byte |= src_byte;  /* add in the new bits */
3392
3393         /* put it all back */
3394         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3395 }
3396
3397 /**
3398  * ice_write_word - write a word to a packed context structure
3399  * @src_ctx:  the context structure to read from
3400  * @dest_ctx: the context to be written to
3401  * @ce_info:  a description of the struct to be filled
3402  */
3403 static void
3404 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3405 {
3406         u16 src_word, mask;
3407         __le16 dest_word;
3408         u8 *from, *dest;
3409         u16 shift_width;
3410
3411         /* copy from the next struct field */
3412         from = src_ctx + ce_info->offset;
3413
3414         /* prepare the bits and mask */
3415         shift_width = ce_info->lsb % 8;
3416         mask = BIT(ce_info->width) - 1;
3417
3418         /* don't swizzle the bits until after the mask because the mask bits
3419          * will be in a different bit position on big endian machines
3420          */
3421         src_word = *(u16 *)from;
3422         src_word &= mask;
3423
3424         /* shift to correct alignment */
3425         mask <<= shift_width;
3426         src_word <<= shift_width;
3427
3428         /* get the current bits from the target bit string */
3429         dest = dest_ctx + (ce_info->lsb / 8);
3430
3431         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3432
3433         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3434         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3435
3436         /* put it all back */
3437         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3438 }
3439
3440 /**
3441  * ice_write_dword - write a dword to a packed context structure
3442  * @src_ctx:  the context structure to read from
3443  * @dest_ctx: the context to be written to
3444  * @ce_info:  a description of the struct to be filled
3445  */
3446 static void
3447 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3448 {
3449         u32 src_dword, mask;
3450         __le32 dest_dword;
3451         u8 *from, *dest;
3452         u16 shift_width;
3453
3454         /* copy from the next struct field */
3455         from = src_ctx + ce_info->offset;
3456
3457         /* prepare the bits and mask */
3458         shift_width = ce_info->lsb % 8;
3459
3460         /* if the field width is exactly 32 on an x86 machine, then the shift
3461          * operation will not work because the SHL instructions count is masked
3462          * to 5 bits so the shift will do nothing
3463          */
3464         if (ce_info->width < 32)
3465                 mask = BIT(ce_info->width) - 1;
3466         else
3467                 mask = (u32)~0;
3468
3469         /* don't swizzle the bits until after the mask because the mask bits
3470          * will be in a different bit position on big endian machines
3471          */
3472         src_dword = *(u32 *)from;
3473         src_dword &= mask;
3474
3475         /* shift to correct alignment */
3476         mask <<= shift_width;
3477         src_dword <<= shift_width;
3478
3479         /* get the current bits from the target bit string */
3480         dest = dest_ctx + (ce_info->lsb / 8);
3481
3482         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3483
3484         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3485         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3486
3487         /* put it all back */
3488         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3489 }
3490
3491 /**
3492  * ice_write_qword - write a qword to a packed context structure
3493  * @src_ctx:  the context structure to read from
3494  * @dest_ctx: the context to be written to
3495  * @ce_info:  a description of the struct to be filled
3496  */
3497 static void
3498 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3499 {
3500         u64 src_qword, mask;
3501         __le64 dest_qword;
3502         u8 *from, *dest;
3503         u16 shift_width;
3504
3505         /* copy from the next struct field */
3506         from = src_ctx + ce_info->offset;
3507
3508         /* prepare the bits and mask */
3509         shift_width = ce_info->lsb % 8;
3510
3511         /* if the field width is exactly 64 on an x86 machine, then the shift
3512          * operation will not work because the SHL instructions count is masked
3513          * to 6 bits so the shift will do nothing
3514          */
3515         if (ce_info->width < 64)
3516                 mask = BIT_ULL(ce_info->width) - 1;
3517         else
3518                 mask = (u64)~0;
3519
3520         /* don't swizzle the bits until after the mask because the mask bits
3521          * will be in a different bit position on big endian machines
3522          */
3523         src_qword = *(u64 *)from;
3524         src_qword &= mask;
3525
3526         /* shift to correct alignment */
3527         mask <<= shift_width;
3528         src_qword <<= shift_width;
3529
3530         /* get the current bits from the target bit string */
3531         dest = dest_ctx + (ce_info->lsb / 8);
3532
3533         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3534
3535         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3536         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3537
3538         /* put it all back */
3539         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3540 }
3541
3542 /**
3543  * ice_set_ctx - set context bits in packed structure
3544  * @src_ctx:  pointer to a generic non-packed context structure
3545  * @dest_ctx: pointer to memory for the packed structure
3546  * @ce_info:  a description of the structure to be transformed
3547  */
3548 enum ice_status
3549 ice_set_ctx(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3550 {
3551         int f;
3552
3553         for (f = 0; ce_info[f].width; f++) {
3554                 /* We have to deal with each element of the FW response
3555                  * using the correct size so that we are correct regardless
3556                  * of the endianness of the machine.
3557                  */
3558                 switch (ce_info[f].size_of) {
3559                 case sizeof(u8):
3560                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3561                         break;
3562                 case sizeof(u16):
3563                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3564                         break;
3565                 case sizeof(u32):
3566                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3567                         break;
3568                 case sizeof(u64):
3569                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3570                         break;
3571                 default:
3572                         return ICE_ERR_INVAL_SIZE;
3573                 }
3574         }
3575
3576         return ICE_SUCCESS;
3577 }
3578
3579 /**
3580  * ice_read_byte - read context byte into struct
3581  * @src_ctx:  the context structure to read from
3582  * @dest_ctx: the context to be written to
3583  * @ce_info:  a description of the struct to be filled
3584  */
3585 static void
3586 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3587 {
3588         u8 dest_byte, mask;
3589         u8 *src, *target;
3590         u16 shift_width;
3591
3592         /* prepare the bits and mask */
3593         shift_width = ce_info->lsb % 8;
3594         mask = (u8)(BIT(ce_info->width) - 1);
3595
3596         /* shift to correct alignment */
3597         mask <<= shift_width;
3598
3599         /* get the current bits from the src bit string */
3600         src = src_ctx + (ce_info->lsb / 8);
3601
3602         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3603
3604         dest_byte &= ~(mask);
3605
3606         dest_byte >>= shift_width;
3607
3608         /* get the address from the struct field */
3609         target = dest_ctx + ce_info->offset;
3610
3611         /* put it back in the struct */
3612         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3613 }
3614
3615 /**
3616  * ice_read_word - read context word into struct
3617  * @src_ctx:  the context structure to read from
3618  * @dest_ctx: the context to be written to
3619  * @ce_info:  a description of the struct to be filled
3620  */
3621 static void
3622 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3623 {
3624         u16 dest_word, mask;
3625         u8 *src, *target;
3626         __le16 src_word;
3627         u16 shift_width;
3628
3629         /* prepare the bits and mask */
3630         shift_width = ce_info->lsb % 8;
3631         mask = BIT(ce_info->width) - 1;
3632
3633         /* shift to correct alignment */
3634         mask <<= shift_width;
3635
3636         /* get the current bits from the src bit string */
3637         src = src_ctx + (ce_info->lsb / 8);
3638
3639         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3640
3641         /* the data in the memory is stored as little endian so mask it
3642          * correctly
3643          */
3644         src_word &= ~(CPU_TO_LE16(mask));
3645
3646         /* get the data back into host order before shifting */
3647         dest_word = LE16_TO_CPU(src_word);
3648
3649         dest_word >>= shift_width;
3650
3651         /* get the address from the struct field */
3652         target = dest_ctx + ce_info->offset;
3653
3654         /* put it back in the struct */
3655         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3656 }
3657
3658 /**
3659  * ice_read_dword - read context dword into struct
3660  * @src_ctx:  the context structure to read from
3661  * @dest_ctx: the context to be written to
3662  * @ce_info:  a description of the struct to be filled
3663  */
3664 static void
3665 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3666 {
3667         u32 dest_dword, mask;
3668         __le32 src_dword;
3669         u8 *src, *target;
3670         u16 shift_width;
3671
3672         /* prepare the bits and mask */
3673         shift_width = ce_info->lsb % 8;
3674
3675         /* if the field width is exactly 32 on an x86 machine, then the shift
3676          * operation will not work because the SHL instructions count is masked
3677          * to 5 bits so the shift will do nothing
3678          */
3679         if (ce_info->width < 32)
3680                 mask = BIT(ce_info->width) - 1;
3681         else
3682                 mask = (u32)~0;
3683
3684         /* shift to correct alignment */
3685         mask <<= shift_width;
3686
3687         /* get the current bits from the src bit string */
3688         src = src_ctx + (ce_info->lsb / 8);
3689
3690         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3691
3692         /* the data in the memory is stored as little endian so mask it
3693          * correctly
3694          */
3695         src_dword &= ~(CPU_TO_LE32(mask));
3696
3697         /* get the data back into host order before shifting */
3698         dest_dword = LE32_TO_CPU(src_dword);
3699
3700         dest_dword >>= shift_width;
3701
3702         /* get the address from the struct field */
3703         target = dest_ctx + ce_info->offset;
3704
3705         /* put it back in the struct */
3706         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3707 }
3708
3709 /**
3710  * ice_read_qword - read context qword into struct
3711  * @src_ctx:  the context structure to read from
3712  * @dest_ctx: the context to be written to
3713  * @ce_info:  a description of the struct to be filled
3714  */
3715 static void
3716 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3717 {
3718         u64 dest_qword, mask;
3719         __le64 src_qword;
3720         u8 *src, *target;
3721         u16 shift_width;
3722
3723         /* prepare the bits and mask */
3724         shift_width = ce_info->lsb % 8;
3725
3726         /* if the field width is exactly 64 on an x86 machine, then the shift
3727          * operation will not work because the SHL instructions count is masked
3728          * to 6 bits so the shift will do nothing
3729          */
3730         if (ce_info->width < 64)
3731                 mask = BIT_ULL(ce_info->width) - 1;
3732         else
3733                 mask = (u64)~0;
3734
3735         /* shift to correct alignment */
3736         mask <<= shift_width;
3737
3738         /* get the current bits from the src bit string */
3739         src = src_ctx + (ce_info->lsb / 8);
3740
3741         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3742
3743         /* the data in the memory is stored as little endian so mask it
3744          * correctly
3745          */
3746         src_qword &= ~(CPU_TO_LE64(mask));
3747
3748         /* get the data back into host order before shifting */
3749         dest_qword = LE64_TO_CPU(src_qword);
3750
3751         dest_qword >>= shift_width;
3752
3753         /* get the address from the struct field */
3754         target = dest_ctx + ce_info->offset;
3755
3756         /* put it back in the struct */
3757         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3758 }
3759
3760 /**
3761  * ice_get_ctx - extract context bits from a packed structure
3762  * @src_ctx:  pointer to a generic packed context structure
3763  * @dest_ctx: pointer to a generic non-packed context structure
3764  * @ce_info:  a description of the structure to be read from
3765  */
3766 enum ice_status
3767 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3768 {
3769         int f;
3770
3771         for (f = 0; ce_info[f].width; f++) {
3772                 switch (ce_info[f].size_of) {
3773                 case 1:
3774                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3775                         break;
3776                 case 2:
3777                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3778                         break;
3779                 case 4:
3780                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3781                         break;
3782                 case 8:
3783                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3784                         break;
3785                 default:
3786                         /* nothing to do, just keep going */
3787                         break;
3788                 }
3789         }
3790
3791         return ICE_SUCCESS;
3792 }
3793
3794 /**
3795  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3796  * @hw: pointer to the HW struct
3797  * @vsi_handle: software VSI handle
3798  * @tc: TC number
3799  * @q_handle: software queue handle
3800  */
3801 struct ice_q_ctx *
3802 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3803 {
3804         struct ice_vsi_ctx *vsi;
3805         struct ice_q_ctx *q_ctx;
3806
3807         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3808         if (!vsi)
3809                 return NULL;
3810         if (q_handle >= vsi->num_lan_q_entries[tc])
3811                 return NULL;
3812         if (!vsi->lan_q_ctx[tc])
3813                 return NULL;
3814         q_ctx = vsi->lan_q_ctx[tc];
3815         return &q_ctx[q_handle];
3816 }
3817
3818 /**
3819  * ice_ena_vsi_txq
3820  * @pi: port information structure
3821  * @vsi_handle: software VSI handle
3822  * @tc: TC number
3823  * @q_handle: software queue handle
3824  * @num_qgrps: Number of added queue groups
3825  * @buf: list of queue groups to be added
3826  * @buf_size: size of buffer for indirect command
3827  * @cd: pointer to command details structure or NULL
3828  *
3829  * This function adds one LAN queue
3830  */
3831 enum ice_status
3832 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3833                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3834                 struct ice_sq_cd *cd)
3835 {
3836         struct ice_aqc_txsched_elem_data node = { 0 };
3837         struct ice_sched_node *parent;
3838         struct ice_q_ctx *q_ctx;
3839         enum ice_status status;
3840         struct ice_hw *hw;
3841
3842         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3843                 return ICE_ERR_CFG;
3844
3845         if (num_qgrps > 1 || buf->num_txqs > 1)
3846                 return ICE_ERR_MAX_LIMIT;
3847
3848         hw = pi->hw;
3849
3850         if (!ice_is_vsi_valid(hw, vsi_handle))
3851                 return ICE_ERR_PARAM;
3852
3853         ice_acquire_lock(&pi->sched_lock);
3854
3855         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3856         if (!q_ctx) {
3857                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3858                           q_handle);
3859                 status = ICE_ERR_PARAM;
3860                 goto ena_txq_exit;
3861         }
3862
3863         /* find a parent node */
3864         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3865                                             ICE_SCHED_NODE_OWNER_LAN);
3866         if (!parent) {
3867                 status = ICE_ERR_PARAM;
3868                 goto ena_txq_exit;
3869         }
3870
3871         buf->parent_teid = parent->info.node_teid;
3872         node.parent_teid = parent->info.node_teid;
3873         /* Mark that the values in the "generic" section as valid. The default
3874          * value in the "generic" section is zero. This means that :
3875          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
3876          * - 0 priority among siblings, indicated by Bit 1-3.
3877          * - WFQ, indicated by Bit 4.
3878          * - 0 Adjustment value is used in PSM credit update flow, indicated by
3879          * Bit 5-6.
3880          * - Bit 7 is reserved.
3881          * Without setting the generic section as valid in valid_sections, the
3882          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
3883          */
3884         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
3885
3886         /* add the LAN queue */
3887         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
3888         if (status != ICE_SUCCESS) {
3889                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
3890                           LE16_TO_CPU(buf->txqs[0].txq_id),
3891                           hw->adminq.sq_last_status);
3892                 goto ena_txq_exit;
3893         }
3894
3895         node.node_teid = buf->txqs[0].q_teid;
3896         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
3897         q_ctx->q_handle = q_handle;
3898         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
3899
3900         /* add a leaf node into scheduler tree queue layer */
3901         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
3902         if (!status)
3903                 status = ice_sched_replay_q_bw(pi, q_ctx);
3904
3905 ena_txq_exit:
3906         ice_release_lock(&pi->sched_lock);
3907         return status;
3908 }
3909
3910 /**
3911  * ice_dis_vsi_txq
3912  * @pi: port information structure
3913  * @vsi_handle: software VSI handle
3914  * @tc: TC number
3915  * @num_queues: number of queues
3916  * @q_handles: pointer to software queue handle array
3917  * @q_ids: pointer to the q_id array
3918  * @q_teids: pointer to queue node teids
3919  * @rst_src: if called due to reset, specifies the reset source
3920  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3921  * @cd: pointer to command details structure or NULL
3922  *
3923  * This function removes queues and their corresponding nodes in SW DB
3924  */
3925 enum ice_status
3926 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
3927                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
3928                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
3929                 struct ice_sq_cd *cd)
3930 {
3931         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
3932         struct ice_aqc_dis_txq_item qg_list;
3933         struct ice_q_ctx *q_ctx;
3934         u16 i;
3935
3936         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3937                 return ICE_ERR_CFG;
3938
3939         if (!num_queues) {
3940                 /* if queue is disabled already yet the disable queue command
3941                  * has to be sent to complete the VF reset, then call
3942                  * ice_aq_dis_lan_txq without any queue information
3943                  */
3944                 if (rst_src)
3945                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
3946                                                   vmvf_num, NULL);
3947                 return ICE_ERR_CFG;
3948         }
3949
3950         ice_acquire_lock(&pi->sched_lock);
3951
3952         for (i = 0; i < num_queues; i++) {
3953                 struct ice_sched_node *node;
3954
3955                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
3956                 if (!node)
3957                         continue;
3958                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
3959                 if (!q_ctx) {
3960                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
3961                                   q_handles[i]);
3962                         continue;
3963                 }
3964                 if (q_ctx->q_handle != q_handles[i]) {
3965                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
3966                                   q_ctx->q_handle, q_handles[i]);
3967                         continue;
3968                 }
3969                 qg_list.parent_teid = node->info.parent_teid;
3970                 qg_list.num_qs = 1;
3971                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
3972                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
3973                                             sizeof(qg_list), rst_src, vmvf_num,
3974                                             cd);
3975
3976                 if (status != ICE_SUCCESS)
3977                         break;
3978                 ice_free_sched_node(pi, node);
3979                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
3980         }
3981         ice_release_lock(&pi->sched_lock);
3982         return status;
3983 }
3984
3985 /**
3986  * ice_cfg_vsi_qs - configure the new/existing VSI queues
3987  * @pi: port information structure
3988  * @vsi_handle: software VSI handle
3989  * @tc_bitmap: TC bitmap
3990  * @maxqs: max queues array per TC
3991  * @owner: LAN or RDMA
3992  *
3993  * This function adds/updates the VSI queues per TC.
3994  */
3995 static enum ice_status
3996 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
3997                u16 *maxqs, u8 owner)
3998 {
3999         enum ice_status status = ICE_SUCCESS;
4000         u8 i;
4001
4002         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4003                 return ICE_ERR_CFG;
4004
4005         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4006                 return ICE_ERR_PARAM;
4007
4008         ice_acquire_lock(&pi->sched_lock);
4009
4010         ice_for_each_traffic_class(i) {
4011                 /* configuration is possible only if TC node is present */
4012                 if (!ice_sched_get_tc_node(pi, i))
4013                         continue;
4014
4015                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4016                                            ice_is_tc_ena(tc_bitmap, i));
4017                 if (status)
4018                         break;
4019         }
4020
4021         ice_release_lock(&pi->sched_lock);
4022         return status;
4023 }
4024
4025 /**
4026  * ice_cfg_vsi_lan - configure VSI LAN queues
4027  * @pi: port information structure
4028  * @vsi_handle: software VSI handle
4029  * @tc_bitmap: TC bitmap
4030  * @max_lanqs: max LAN queues array per TC
4031  *
4032  * This function adds/updates the VSI LAN queues per TC.
4033  */
4034 enum ice_status
4035 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4036                 u16 *max_lanqs)
4037 {
4038         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4039                               ICE_SCHED_NODE_OWNER_LAN);
4040 }
4041
4042 /**
4043  * ice_replay_pre_init - replay pre initialization
4044  * @hw: pointer to the HW struct
4045  *
4046  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4047  */
4048 static enum ice_status ice_replay_pre_init(struct ice_hw *hw)
4049 {
4050         struct ice_switch_info *sw = hw->switch_info;
4051         u8 i;
4052
4053         /* Delete old entries from replay filter list head if there is any */
4054         ice_rm_all_sw_replay_rule_info(hw);
4055         /* In start of replay, move entries into replay_rules list, it
4056          * will allow adding rules entries back to filt_rules list,
4057          * which is operational list.
4058          */
4059         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4060                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4061                                   &sw->recp_list[i].filt_replay_rules);
4062         ice_sched_replay_agg_vsi_preinit(hw);
4063
4064         return ice_sched_replay_tc_node_bw(hw->port_info);
4065 }
4066
4067 /**
4068  * ice_replay_vsi - replay VSI configuration
4069  * @hw: pointer to the HW struct
4070  * @vsi_handle: driver VSI handle
4071  *
4072  * Restore all VSI configuration after reset. It is required to call this
4073  * function with main VSI first.
4074  */
4075 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4076 {
4077         enum ice_status status;
4078
4079         if (!ice_is_vsi_valid(hw, vsi_handle))
4080                 return ICE_ERR_PARAM;
4081
4082         /* Replay pre-initialization if there is any */
4083         if (vsi_handle == ICE_MAIN_VSI_HANDLE) {
4084                 status = ice_replay_pre_init(hw);
4085                 if (status)
4086                         return status;
4087         }
4088         /* Replay per VSI all RSS configurations */
4089         status = ice_replay_rss_cfg(hw, vsi_handle);
4090         if (status)
4091                 return status;
4092         /* Replay per VSI all filters */
4093         status = ice_replay_vsi_all_fltr(hw, vsi_handle);
4094         if (!status)
4095                 status = ice_replay_vsi_agg(hw, vsi_handle);
4096         return status;
4097 }
4098
4099 /**
4100  * ice_replay_post - post replay configuration cleanup
4101  * @hw: pointer to the HW struct
4102  *
4103  * Post replay cleanup.
4104  */
4105 void ice_replay_post(struct ice_hw *hw)
4106 {
4107         /* Delete old entries from replay filter list head */
4108         ice_rm_all_sw_replay_rule_info(hw);
4109         ice_sched_replay_agg(hw);
4110 }
4111
4112 /**
4113  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4114  * @hw: ptr to the hardware info
4115  * @reg: offset of 64 bit HW register to read from
4116  * @prev_stat_loaded: bool to specify if previous stats are loaded
4117  * @prev_stat: ptr to previous loaded stat value
4118  * @cur_stat: ptr to current stat value
4119  */
4120 void
4121 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4122                   u64 *prev_stat, u64 *cur_stat)
4123 {
4124         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4125
4126         /* device stats are not reset at PFR, they likely will not be zeroed
4127          * when the driver starts. Thus, save the value from the first read
4128          * without adding to the statistic value so that we report stats which
4129          * count up from zero.
4130          */
4131         if (!prev_stat_loaded) {
4132                 *prev_stat = new_data;
4133                 return;
4134         }
4135
4136         /* Calculate the difference between the new and old values, and then
4137          * add it to the software stat value.
4138          */
4139         if (new_data >= *prev_stat)
4140                 *cur_stat += new_data - *prev_stat;
4141         else
4142                 /* to manage the potential roll-over */
4143                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4144
4145         /* Update the previously stored value to prepare for next read */
4146         *prev_stat = new_data;
4147 }
4148
4149 /**
4150  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4151  * @hw: ptr to the hardware info
4152  * @reg: offset of HW register to read from
4153  * @prev_stat_loaded: bool to specify if previous stats are loaded
4154  * @prev_stat: ptr to previous loaded stat value
4155  * @cur_stat: ptr to current stat value
4156  */
4157 void
4158 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4159                   u64 *prev_stat, u64 *cur_stat)
4160 {
4161         u32 new_data;
4162
4163         new_data = rd32(hw, reg);
4164
4165         /* device stats are not reset at PFR, they likely will not be zeroed
4166          * when the driver starts. Thus, save the value from the first read
4167          * without adding to the statistic value so that we report stats which
4168          * count up from zero.
4169          */
4170         if (!prev_stat_loaded) {
4171                 *prev_stat = new_data;
4172                 return;
4173         }
4174
4175         /* Calculate the difference between the new and old values, and then
4176          * add it to the software stat value.
4177          */
4178         if (new_data >= *prev_stat)
4179                 *cur_stat += new_data - *prev_stat;
4180         else
4181                 /* to manage the potential roll-over */
4182                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4183
4184         /* Update the previously stored value to prepare for next read */
4185         *prev_stat = new_data;
4186 }
4187
4188 /**
4189  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4190  * @hw: ptr to the hardware info
4191  * @vsi_handle: VSI handle
4192  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4193  * @cur_stats: ptr to current stats structure
4194  *
4195  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4196  * thus cannot be read using the normal ice_stat_update32 function.
4197  *
4198  * Read the GLV_REPC register associated with the given VSI, and update the
4199  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4200  *
4201  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4202  * cleared each time it's read.
4203  *
4204  * Note that the GLV_RDPC register also counts the causes that would trigger
4205  * GLV_REPC. However, it does not give the finer grained detail about why the
4206  * packets are being dropped. The GLV_REPC values can be used to distinguish
4207  * whether Rx packets are dropped due to errors or due to no available
4208  * descriptors.
4209  */
4210 void
4211 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4212                      struct ice_eth_stats *cur_stats)
4213 {
4214         u16 vsi_num, no_desc, error_cnt;
4215         u32 repc;
4216
4217         if (!ice_is_vsi_valid(hw, vsi_handle))
4218                 return;
4219
4220         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4221
4222         /* If we haven't loaded stats yet, just clear the current value */
4223         if (!prev_stat_loaded) {
4224                 wr32(hw, GLV_REPC(vsi_num), 0);
4225                 return;
4226         }
4227
4228         repc = rd32(hw, GLV_REPC(vsi_num));
4229         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4230         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4231
4232         /* Clear the count by writing to the stats register */
4233         wr32(hw, GLV_REPC(vsi_num), 0);
4234
4235         cur_stats->rx_no_desc += no_desc;
4236         cur_stats->rx_errors += error_cnt;
4237 }
4238
4239 /**
4240  * ice_sched_query_elem - query element information from HW
4241  * @hw: pointer to the HW struct
4242  * @node_teid: node TEID to be queried
4243  * @buf: buffer to element information
4244  *
4245  * This function queries HW element information
4246  */
4247 enum ice_status
4248 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4249                      struct ice_aqc_get_elem *buf)
4250 {
4251         u16 buf_size, num_elem_ret = 0;
4252         enum ice_status status;
4253
4254         buf_size = sizeof(*buf);
4255         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4256         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4257         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4258                                           NULL);
4259         if (status != ICE_SUCCESS || num_elem_ret != 1)
4260                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4261         return status;
4262 }
4263
4264 /**
4265  * ice_get_fw_mode - returns FW mode
4266  * @hw: pointer to the HW struct
4267  */
4268 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4269 {
4270 #define ICE_FW_MODE_DBG_M BIT(0)
4271 #define ICE_FW_MODE_REC_M BIT(1)
4272 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4273         u32 fw_mode;
4274
4275         /* check the current FW mode */
4276         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4277
4278         if (fw_mode & ICE_FW_MODE_DBG_M)
4279                 return ICE_FW_MODE_DBG;
4280         else if (fw_mode & ICE_FW_MODE_REC_M)
4281                 return ICE_FW_MODE_REC;
4282         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4283                 return ICE_FW_MODE_ROLLBACK;
4284         else
4285                 return ICE_FW_MODE_NORMAL;
4286 }
4287
4288 /**
4289  * ice_fw_supports_link_override
4290  * @hw: pointer to the hardware structure
4291  *
4292  * Checks if the firmware supports link override
4293  */
4294 bool ice_fw_supports_link_override(struct ice_hw *hw)
4295 {
4296         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4297                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4298                         return true;
4299                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4300                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4301                         return true;
4302         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4303                 return true;
4304         }
4305
4306         return false;
4307 }
4308
4309 /**
4310  * ice_get_link_default_override
4311  * @ldo: pointer to the link default override struct
4312  * @pi: pointer to the port info struct
4313  *
4314  * Gets the link default override for a port
4315  */
4316 enum ice_status
4317 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4318                               struct ice_port_info *pi)
4319 {
4320         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4321         struct ice_hw *hw = pi->hw;
4322         enum ice_status status;
4323
4324         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4325                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4326         if (status) {
4327                 ice_debug(hw, ICE_DBG_INIT,
4328                           "Failed to read link override TLV.\n");
4329                 return status;
4330         }
4331
4332         /* Each port has its own config; calculate for our port */
4333         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4334                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4335
4336         /* link options first */
4337         status = ice_read_sr_word(hw, tlv_start, &buf);
4338         if (status) {
4339                 ice_debug(hw, ICE_DBG_INIT,
4340                           "Failed to read override link options.\n");
4341                 return status;
4342         }
4343         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4344         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4345                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4346
4347         /* link PHY config */
4348         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4349         status = ice_read_sr_word(hw, offset, &buf);
4350         if (status) {
4351                 ice_debug(hw, ICE_DBG_INIT,
4352                           "Failed to read override phy config.\n");
4353                 return status;
4354         }
4355         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4356
4357         /* PHY types low */
4358         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4359         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4360                 status = ice_read_sr_word(hw, (offset + i), &buf);
4361                 if (status) {
4362                         ice_debug(hw, ICE_DBG_INIT,
4363                                   "Failed to read override link options.\n");
4364                         return status;
4365                 }
4366                 /* shift 16 bits at a time to fill 64 bits */
4367                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4368         }
4369
4370         /* PHY types high */
4371         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4372                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4373         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4374                 status = ice_read_sr_word(hw, (offset + i), &buf);
4375                 if (status) {
4376                         ice_debug(hw, ICE_DBG_INIT,
4377                                   "Failed to read override link options.\n");
4378                         return status;
4379                 }
4380                 /* shift 16 bits at a time to fill 64 bits */
4381                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4382         }
4383
4384         return status;
4385 }