drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * dump_phy_type - helper function that prints PHY type strings
  16  * @hw: pointer to the HW structure
  17  * @phy: 64 bit PHY type to decipher
  18  * @i: bit index within phy
  19  * @phy_string: string corresponding to bit i in phy
  20  * @prefix: prefix string to differentiate multiple dumps
  21  */
  22 static void
  23 dump_phy_type(struct ice_hw *hw, u64 phy, u8 i, const char *phy_string,
  24               const char *prefix)
  25 {
  26         if (phy & BIT_ULL(i))
  27                 ice_debug(hw, ICE_DBG_PHY, "%s: bit(%d): %s\n", prefix, i,
  28                           phy_string);
  29 }
  30
  31 /**
  32  * ice_dump_phy_type_low - helper function to dump phy_type_low
  33  * @hw: pointer to the HW structure
  34  * @low: 64 bit value for phy_type_low
  35  * @prefix: prefix string to differentiate multiple dumps
  36  */
  37 static void
  38 ice_dump_phy_type_low(struct ice_hw *hw, u64 low, const char *prefix)
  39 {
  40         ice_debug(hw, ICE_DBG_PHY, "%s: phy_type_low: 0x%016llx\n", prefix,
  41                   (unsigned long long)low);
  42
  43         dump_phy_type(hw, low, 0, "100BASE_TX", prefix);
  44         dump_phy_type(hw, low, 1, "100M_SGMII", prefix);
  45         dump_phy_type(hw, low, 2, "1000BASE_T", prefix);
  46         dump_phy_type(hw, low, 3, "1000BASE_SX", prefix);
  47         dump_phy_type(hw, low, 4, "1000BASE_LX", prefix);
  48         dump_phy_type(hw, low, 5, "1000BASE_KX", prefix);
  49         dump_phy_type(hw, low, 6, "1G_SGMII", prefix);
  50         dump_phy_type(hw, low, 7, "2500BASE_T", prefix);
  51         dump_phy_type(hw, low, 8, "2500BASE_X", prefix);
  52         dump_phy_type(hw, low, 9, "2500BASE_KX", prefix);
  53         dump_phy_type(hw, low, 10, "5GBASE_T", prefix);
  54         dump_phy_type(hw, low, 11, "5GBASE_KR", prefix);
  55         dump_phy_type(hw, low, 12, "10GBASE_T", prefix);
  56         dump_phy_type(hw, low, 13, "10G_SFI_DA", prefix);
  57         dump_phy_type(hw, low, 14, "10GBASE_SR", prefix);
  58         dump_phy_type(hw, low, 15, "10GBASE_LR", prefix);
  59         dump_phy_type(hw, low, 16, "10GBASE_KR_CR1", prefix);
  60         dump_phy_type(hw, low, 17, "10G_SFI_AOC_ACC", prefix);
  61         dump_phy_type(hw, low, 18, "10G_SFI_C2C", prefix);
  62         dump_phy_type(hw, low, 19, "25GBASE_T", prefix);
  63         dump_phy_type(hw, low, 20, "25GBASE_CR", prefix);
  64         dump_phy_type(hw, low, 21, "25GBASE_CR_S", prefix);
  65         dump_phy_type(hw, low, 22, "25GBASE_CR1", prefix);
  66         dump_phy_type(hw, low, 23, "25GBASE_SR", prefix);
  67         dump_phy_type(hw, low, 24, "25GBASE_LR", prefix);
  68         dump_phy_type(hw, low, 25, "25GBASE_KR", prefix);
  69         dump_phy_type(hw, low, 26, "25GBASE_KR_S", prefix);
  70         dump_phy_type(hw, low, 27, "25GBASE_KR1", prefix);
  71         dump_phy_type(hw, low, 28, "25G_AUI_AOC_ACC", prefix);
  72         dump_phy_type(hw, low, 29, "25G_AUI_C2C", prefix);
  73         dump_phy_type(hw, low, 30, "40GBASE_CR4", prefix);
  74         dump_phy_type(hw, low, 31, "40GBASE_SR4", prefix);
  75         dump_phy_type(hw, low, 32, "40GBASE_LR4", prefix);
  76         dump_phy_type(hw, low, 33, "40GBASE_KR4", prefix);
  77         dump_phy_type(hw, low, 34, "40G_XLAUI_AOC_ACC", prefix);
  78         dump_phy_type(hw, low, 35, "40G_XLAUI", prefix);
  79         dump_phy_type(hw, low, 36, "50GBASE_CR2", prefix);
  80         dump_phy_type(hw, low, 37, "50GBASE_SR2", prefix);
  81         dump_phy_type(hw, low, 38, "50GBASE_LR2", prefix);
  82         dump_phy_type(hw, low, 39, "50GBASE_KR2", prefix);
  83         dump_phy_type(hw, low, 40, "50G_LAUI2_AOC_ACC", prefix);
  84         dump_phy_type(hw, low, 41, "50G_LAUI2", prefix);
  85         dump_phy_type(hw, low, 42, "50G_AUI2_AOC_ACC", prefix);
  86         dump_phy_type(hw, low, 43, "50G_AUI2", prefix);
  87         dump_phy_type(hw, low, 44, "50GBASE_CP", prefix);
  88         dump_phy_type(hw, low, 45, "50GBASE_SR", prefix);
  89         dump_phy_type(hw, low, 46, "50GBASE_FR", prefix);
  90         dump_phy_type(hw, low, 47, "50GBASE_LR", prefix);
  91         dump_phy_type(hw, low, 48, "50GBASE_KR_PAM4", prefix);
  92         dump_phy_type(hw, low, 49, "50G_AUI1_AOC_ACC", prefix);
  93         dump_phy_type(hw, low, 50, "50G_AUI1", prefix);
  94         dump_phy_type(hw, low, 51, "100GBASE_CR4", prefix);
  95         dump_phy_type(hw, low, 52, "100GBASE_SR4", prefix);
  96         dump_phy_type(hw, low, 53, "100GBASE_LR4", prefix);
  97         dump_phy_type(hw, low, 54, "100GBASE_KR4", prefix);
  98         dump_phy_type(hw, low, 55, "100G_CAUI4_AOC_ACC", prefix);
  99         dump_phy_type(hw, low, 56, "100G_CAUI4", prefix);
 100         dump_phy_type(hw, low, 57, "100G_AUI4_AOC_ACC", prefix);
 101         dump_phy_type(hw, low, 58, "100G_AUI4", prefix);
 102         dump_phy_type(hw, low, 59, "100GBASE_CR_PAM4", prefix);
 103         dump_phy_type(hw, low, 60, "100GBASE_KR_PAM4", prefix);
 104         dump_phy_type(hw, low, 61, "100GBASE_CP2", prefix);
 105         dump_phy_type(hw, low, 62, "100GBASE_SR2", prefix);
 106         dump_phy_type(hw, low, 63, "100GBASE_DR", prefix);
 107 }
 108
 109 /**
 110  * ice_dump_phy_type_high - helper function to dump phy_type_high
 111  * @hw: pointer to the HW structure
 112  * @high: 64 bit value for phy_type_high
 113  * @prefix: prefix string to differentiate multiple dumps
 114  */
 115 static void
 116 ice_dump_phy_type_high(struct ice_hw *hw, u64 high, const char *prefix)
 117 {
 118         ice_debug(hw, ICE_DBG_PHY, "%s: phy_type_high: 0x%016llx\n", prefix,
 119                   (unsigned long long)high);
 120
 121         dump_phy_type(hw, high, 0, "100GBASE_KR2_PAM4", prefix);
 122         dump_phy_type(hw, high, 1, "100G_CAUI2_AOC_ACC", prefix);
 123         dump_phy_type(hw, high, 2, "100G_CAUI2", prefix);
 124         dump_phy_type(hw, high, 3, "100G_AUI2_AOC_ACC", prefix);
 125         dump_phy_type(hw, high, 4, "100G_AUI2", prefix);
 126 }
 127
 128 /**
 129  * ice_set_mac_type - Sets MAC type
 130  * @hw: pointer to the HW structure
 131  *
 132  * This function sets the MAC type of the adapter based on the
 133  * vendor ID and device ID stored in the HW structure.
 134  */
 135 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
 136 {
 137         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 138
 139         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
 140                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
 141
 142         switch (hw->device_id) {
 143         case ICE_DEV_ID_E810C_BACKPLANE:
 144         case ICE_DEV_ID_E810C_QSFP:
 145         case ICE_DEV_ID_E810C_SFP:
 146         case ICE_DEV_ID_E810_XXV_BACKPLANE:
 147         case ICE_DEV_ID_E810_XXV_QSFP:
 148         case ICE_DEV_ID_E810_XXV_SFP:
 149                 hw->mac_type = ICE_MAC_E810;
 150                 break;
 151         case ICE_DEV_ID_E822C_10G_BASE_T:
 152         case ICE_DEV_ID_E822C_BACKPLANE:
 153         case ICE_DEV_ID_E822C_QSFP:
 154         case ICE_DEV_ID_E822C_SFP:
 155         case ICE_DEV_ID_E822C_SGMII:
 156         case ICE_DEV_ID_E822L_10G_BASE_T:
 157         case ICE_DEV_ID_E822L_BACKPLANE:
 158         case ICE_DEV_ID_E822L_SFP:
 159         case ICE_DEV_ID_E822L_SGMII:
 160         case ICE_DEV_ID_E823L_10G_BASE_T:
 161         case ICE_DEV_ID_E823L_1GBE:
 162         case ICE_DEV_ID_E823L_BACKPLANE:
 163         case ICE_DEV_ID_E823L_QSFP:
 164         case ICE_DEV_ID_E823L_SFP:
 165         case ICE_DEV_ID_E823C_10G_BASE_T:
 166         case ICE_DEV_ID_E823C_BACKPLANE:
 167         case ICE_DEV_ID_E823C_QSFP:
 168         case ICE_DEV_ID_E823C_SFP:
 169         case ICE_DEV_ID_E823C_SGMII:
 170                 hw->mac_type = ICE_MAC_GENERIC;
 171                 break;
 172         default:
 173                 hw->mac_type = ICE_MAC_UNKNOWN;
 174                 break;
 175         }
 176
 177         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
 178         return ICE_SUCCESS;
 179 }
 180
 181 /**
 182  * ice_is_generic_mac
 183  * @hw: pointer to the hardware structure
 184  *
 185  * returns true if mac_type is ICE_MAC_GENERIC, false if not
 186  */
 187 bool ice_is_generic_mac(struct ice_hw *hw)
 188 {
 189         return hw->mac_type == ICE_MAC_GENERIC;
 190 }
 191
 192 /**
 193  * ice_is_e810
 194  * @hw: pointer to the hardware structure
 195  *
 196  * returns true if the device is E810 based, false if not.
 197  */
 198 bool ice_is_e810(struct ice_hw *hw)
 199 {
 200         return hw->mac_type == ICE_MAC_E810;
 201 }
 202
 203 /**
 204  * ice_is_e810t
 205  * @hw: pointer to the hardware structure
 206  *
 207  * returns true if the device is E810T based, false if not.
 208  */
 209 bool ice_is_e810t(struct ice_hw *hw)
 210 {
 211         switch (hw->device_id) {
 212         case ICE_DEV_ID_E810C_SFP:
 213                 if (hw->subsystem_device_id == ICE_SUBDEV_ID_E810T ||
 214                     hw->subsystem_device_id == ICE_SUBDEV_ID_E810T2)
 215                         return true;
 216                 break;
 217         case ICE_DEV_ID_E810C_QSFP:
 218                 if (hw->subsystem_device_id == ICE_SUBDEV_ID_E810T2)
 219                         return true;
 220                 break;
 221         default:
 222                 break;
 223         }
 224
 225         return false;
 226 }
 227
 228 /**
 229  * ice_clear_pf_cfg - Clear PF configuration
 230  * @hw: pointer to the hardware structure
 231  *
 232  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
 233  * configuration, flow director filters, etc.).
 234  */
 235 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
 236 {
 237         struct ice_aq_desc desc;
 238
 239         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
 240
 241         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
 242 }
 243
 244 /**
 245  * ice_aq_manage_mac_read - manage MAC address read command
 246  * @hw: pointer to the HW struct
 247  * @buf: a virtual buffer to hold the manage MAC read response
 248  * @buf_size: Size of the virtual buffer
 249  * @cd: pointer to command details structure or NULL
 250  *
 251  * This function is used to return per PF station MAC address (0x0107).
 252  * NOTE: Upon successful completion of this command, MAC address information
 253  * is returned in user specified buffer. Please interpret user specified
 254  * buffer as "manage_mac_read" response.
 255  * Response such as various MAC addresses are stored in HW struct (port.mac)
 256  * ice_discover_dev_caps is expected to be called before this function is
 257  * called.
 258  */
 259 static enum ice_status
 260 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
 261                        struct ice_sq_cd *cd)
 262 {
 263         struct ice_aqc_manage_mac_read_resp *resp;
 264         struct ice_aqc_manage_mac_read *cmd;
 265         struct ice_aq_desc desc;
 266         enum ice_status status;
 267         u16 flags;
 268         u8 i;
 269
 270         cmd = &desc.params.mac_read;
 271
 272         if (buf_size < sizeof(*resp))
 273                 return ICE_ERR_BUF_TOO_SHORT;
 274
 275         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 276
 277         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 278         if (status)
 279                 return status;
 280
 281         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 282         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 283
 284         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 285                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 286                 return ICE_ERR_CFG;
 287         }
 288
 289         /* A single port can report up to two (LAN and WoL) addresses */
 290         for (i = 0; i < cmd->num_addr; i++)
 291                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 292                         ice_memcpy(hw->port_info->mac.lan_addr,
 293                                    resp[i].mac_addr, ETH_ALEN,
 294                                    ICE_DMA_TO_NONDMA);
 295                         ice_memcpy(hw->port_info->mac.perm_addr,
 296                                    resp[i].mac_addr,
 297                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 298                         break;
 299                 }
 300         return ICE_SUCCESS;
 301 }
 302
 303 /**
 304  * ice_aq_get_phy_caps - returns PHY capabilities
 305  * @pi: port information structure
 306  * @qual_mods: report qualified modules
 307  * @report_mode: report mode capabilities
 308  * @pcaps: structure for PHY capabilities to be filled
 309  * @cd: pointer to command details structure or NULL
 310  *
 311  * Returns the various PHY capabilities supported on the Port (0x0600)
 312  */
 313 enum ice_status
 314 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 315                     struct ice_aqc_get_phy_caps_data *pcaps,
 316                     struct ice_sq_cd *cd)
 317 {
 318         struct ice_aqc_get_phy_caps *cmd;
 319         u16 pcaps_size = sizeof(*pcaps);
 320         struct ice_aq_desc desc;
 321         enum ice_status status;
 322         const char *prefix;
 323         struct ice_hw *hw;
 324
 325         cmd = &desc.params.get_phy;
 326
 327         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 328                 return ICE_ERR_PARAM;
 329         hw = pi->hw;
 330
 331         if (report_mode == ICE_AQC_REPORT_DFLT_CFG &&
 332             !ice_fw_supports_report_dflt_cfg(hw))
 333                 return ICE_ERR_PARAM;
 334
 335         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 336
 337         if (qual_mods)
 338                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 339
 340         cmd->param0 |= CPU_TO_LE16(report_mode);
 341         status = ice_aq_send_cmd(hw, &desc, pcaps, pcaps_size, cd);
 342
 343         ice_debug(hw, ICE_DBG_LINK, "get phy caps dump\n");
 344
 345         if (report_mode == ICE_AQC_REPORT_TOPO_CAP_MEDIA)
 346                 prefix = "phy_caps_media";
 347         else if (report_mode == ICE_AQC_REPORT_TOPO_CAP_NO_MEDIA)
 348                 prefix = "phy_caps_no_media";
 349         else if (report_mode == ICE_AQC_REPORT_ACTIVE_CFG)
 350                 prefix = "phy_caps_active";
 351         else if (report_mode == ICE_AQC_REPORT_DFLT_CFG)
 352                 prefix = "phy_caps_default";
 353         else
 354                 prefix = "phy_caps_invalid";
 355
 356         ice_dump_phy_type_low(hw, LE64_TO_CPU(pcaps->phy_type_low), prefix);
 357         ice_dump_phy_type_high(hw, LE64_TO_CPU(pcaps->phy_type_high), prefix);
 358
 359         ice_debug(hw, ICE_DBG_LINK, "%s: report_mode = 0x%x\n",
 360                   prefix, report_mode);
 361         ice_debug(hw, ICE_DBG_LINK, "%s: caps = 0x%x\n", prefix, pcaps->caps);
 362         ice_debug(hw, ICE_DBG_LINK, "%s: low_power_ctrl_an = 0x%x\n", prefix,
 363                   pcaps->low_power_ctrl_an);
 364         ice_debug(hw, ICE_DBG_LINK, "%s: eee_cap = 0x%x\n", prefix,
 365                   pcaps->eee_cap);
 366         ice_debug(hw, ICE_DBG_LINK, "%s: eeer_value = 0x%x\n", prefix,
 367                   pcaps->eeer_value);
 368         ice_debug(hw, ICE_DBG_LINK, "%s: link_fec_options = 0x%x\n", prefix,
 369                   pcaps->link_fec_options);
 370         ice_debug(hw, ICE_DBG_LINK, "%s: module_compliance_enforcement = 0x%x\n",
 371                   prefix, pcaps->module_compliance_enforcement);
 372         ice_debug(hw, ICE_DBG_LINK, "%s: extended_compliance_code = 0x%x\n",
 373                   prefix, pcaps->extended_compliance_code);
 374         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[0] = 0x%x\n", prefix,
 375                   pcaps->module_type[0]);
 376         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[1] = 0x%x\n", prefix,
 377                   pcaps->module_type[1]);
 378         ice_debug(hw, ICE_DBG_LINK, "%s: module_type[2] = 0x%x\n", prefix,
 379                   pcaps->module_type[2]);
 380
 381         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP_MEDIA) {
 382                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 383                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 384                 ice_memcpy(pi->phy.link_info.module_type, &pcaps->module_type,
 385                            sizeof(pi->phy.link_info.module_type),
 386                            ICE_NONDMA_TO_NONDMA);
 387         }
 388
 389         return status;
 390 }
 391
 392 /**
 393  * ice_aq_get_link_topo_handle - get link topology node return status
 394  * @pi: port information structure
 395  * @node_type: requested node type
 396  * @cd: pointer to command details structure or NULL
 397  *
 398  * Get link topology node return status for specified node type (0x06E0)
 399  *
 400  * Node type cage can be used to determine if cage is present. If AQC
 401  * returns error (ENOENT), then no cage present. If no cage present, then
 402  * connection type is backplane or BASE-T.
 403  */
 404 static enum ice_status
 405 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 406                             struct ice_sq_cd *cd)
 407 {
 408         struct ice_aqc_get_link_topo *cmd;
 409         struct ice_aq_desc desc;
 410
 411         cmd = &desc.params.get_link_topo;
 412
 413         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 414
 415         cmd->addr.topo_params.node_type_ctx =
 416                 (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 417                  ICE_AQC_LINK_TOPO_NODE_CTX_S);
 418
 419         /* set node type */
 420         cmd->addr.topo_params.node_type_ctx |=
 421                 (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 422
 423         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 424 }
 425
 426 /**
 427  * ice_is_media_cage_present
 428  * @pi: port information structure
 429  *
 430  * Returns true if media cage is present, else false. If no cage, then
 431  * media type is backplane or BASE-T.
 432  */
 433 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 434 {
 435         /* Node type cage can be used to determine if cage is present. If AQC
 436          * returns error (ENOENT), then no cage present. If no cage present then
 437          * connection type is backplane or BASE-T.
 438          */
 439         return !ice_aq_get_link_topo_handle(pi,
 440                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 441                                             NULL);
 442 }
 443
 444 /**
 445  * ice_get_media_type - Gets media type
 446  * @pi: port information structure
 447  */
 448 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 449 {
 450         struct ice_link_status *hw_link_info;
 451
 452         if (!pi)
 453                 return ICE_MEDIA_UNKNOWN;
 454
 455         hw_link_info = &pi->phy.link_info;
 456         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 457                 /* If more than one media type is selected, report unknown */
 458                 return ICE_MEDIA_UNKNOWN;
 459
 460         if (hw_link_info->phy_type_low) {
 461                 /* 1G SGMII is a special case where some DA cable PHYs
 462                  * may show this as an option when it really shouldn't
 463                  * be since SGMII is meant to be between a MAC and a PHY
 464                  * in a backplane. Try to detect this case and handle it
 465                  */
 466                 if (hw_link_info->phy_type_low == ICE_PHY_TYPE_LOW_1G_SGMII &&
 467                     (hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 468                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE ||
 469                     hw_link_info->module_type[ICE_AQC_MOD_TYPE_IDENT] ==
 470                     ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE))
 471                         return ICE_MEDIA_DA;
 472
 473                 switch (hw_link_info->phy_type_low) {
 474                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 475                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 476                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 477                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 478                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 479                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 480                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 481                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 482                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 483                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 484                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 485                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 486                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 487                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 488                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 489                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 490                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 491                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 492                         return ICE_MEDIA_FIBER;
 493                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 494                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 495                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 496                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 497                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 498                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 499                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 500                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 501                         return ICE_MEDIA_FIBER;
 502                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 503                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 504                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 505                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 506                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 507                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 508                         return ICE_MEDIA_BASET;
 509                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 510                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 511                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 512                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 513                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 514                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 515                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 516                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 517                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 518                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 519                         return ICE_MEDIA_DA;
 520                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 521                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 522                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 523                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 524                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 525                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 526                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 527                         if (ice_is_media_cage_present(pi))
 528                                 return ICE_MEDIA_AUI;
 529                         /* fall-through */
 530                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 531                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 532                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 533                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 534                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 535                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 536                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 537                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 538                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 539                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 540                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 541                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 542                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 543                         return ICE_MEDIA_BACKPLANE;
 544                 }
 545         } else {
 546                 switch (hw_link_info->phy_type_high) {
 547                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 548                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 549                         if (ice_is_media_cage_present(pi))
 550                                 return ICE_MEDIA_AUI;
 551                         /* fall-through */
 552                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 553                         return ICE_MEDIA_BACKPLANE;
 554                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 555                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 556                         return ICE_MEDIA_FIBER;
 557                 }
 558         }
 559         return ICE_MEDIA_UNKNOWN;
 560 }
 561
 562 /**
 563  * ice_aq_get_link_info
 564  * @pi: port information structure
 565  * @ena_lse: enable/disable LinkStatusEvent reporting
 566  * @link: pointer to link status structure - optional
 567  * @cd: pointer to command details structure or NULL
 568  *
 569  * Get Link Status (0x607). Returns the link status of the adapter.
 570  */
 571 enum ice_status
 572 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 573                      struct ice_link_status *link, struct ice_sq_cd *cd)
 574 {
 575         struct ice_aqc_get_link_status_data link_data = { 0 };
 576         struct ice_aqc_get_link_status *resp;
 577         struct ice_link_status *li_old, *li;
 578         enum ice_media_type *hw_media_type;
 579         struct ice_fc_info *hw_fc_info;
 580         bool tx_pause, rx_pause;
 581         struct ice_aq_desc desc;
 582         enum ice_status status;
 583         struct ice_hw *hw;
 584         u16 cmd_flags;
 585
 586         if (!pi)
 587                 return ICE_ERR_PARAM;
 588         hw = pi->hw;
 589         li_old = &pi->phy.link_info_old;
 590         hw_media_type = &pi->phy.media_type;
 591         li = &pi->phy.link_info;
 592         hw_fc_info = &pi->fc;
 593
 594         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 595         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 596         resp = &desc.params.get_link_status;
 597         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 598         resp->lport_num = pi->lport;
 599
 600         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 601
 602         if (status != ICE_SUCCESS)
 603                 return status;
 604
 605         /* save off old link status information */
 606         *li_old = *li;
 607
 608         /* update current link status information */
 609         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 610         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 611         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 612         *hw_media_type = ice_get_media_type(pi);
 613         li->link_info = link_data.link_info;
 614         li->link_cfg_err = link_data.link_cfg_err;
 615         li->an_info = link_data.an_info;
 616         li->ext_info = link_data.ext_info;
 617         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 618         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 619         li->topo_media_conflict = link_data.topo_media_conflict;
 620         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 621                                       ICE_AQ_CFG_PACING_TYPE_M);
 622
 623         /* update fc info */
 624         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 625         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 626         if (tx_pause && rx_pause)
 627                 hw_fc_info->current_mode = ICE_FC_FULL;
 628         else if (tx_pause)
 629                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 630         else if (rx_pause)
 631                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 632         else
 633                 hw_fc_info->current_mode = ICE_FC_NONE;
 634
 635         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 636
 637         ice_debug(hw, ICE_DBG_LINK, "get link info\n");
 638         ice_debug(hw, ICE_DBG_LINK, "   link_speed = 0x%x\n", li->link_speed);
 639         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
 640                   (unsigned long long)li->phy_type_low);
 641         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
 642                   (unsigned long long)li->phy_type_high);
 643         ice_debug(hw, ICE_DBG_LINK, "   media_type = 0x%x\n", *hw_media_type);
 644         ice_debug(hw, ICE_DBG_LINK, "   link_info = 0x%x\n", li->link_info);
 645         ice_debug(hw, ICE_DBG_LINK, "   link_cfg_err = 0x%x\n", li->link_cfg_err);
 646         ice_debug(hw, ICE_DBG_LINK, "   an_info = 0x%x\n", li->an_info);
 647         ice_debug(hw, ICE_DBG_LINK, "   ext_info = 0x%x\n", li->ext_info);
 648         ice_debug(hw, ICE_DBG_LINK, "   fec_info = 0x%x\n", li->fec_info);
 649         ice_debug(hw, ICE_DBG_LINK, "   lse_ena = 0x%x\n", li->lse_ena);
 650         ice_debug(hw, ICE_DBG_LINK, "   max_frame = 0x%x\n",
 651                   li->max_frame_size);
 652         ice_debug(hw, ICE_DBG_LINK, "   pacing = 0x%x\n", li->pacing);
 653
 654         /* save link status information */
 655         if (link)
 656                 *link = *li;
 657
 658         /* flag cleared so calling functions don't call AQ again */
 659         pi->phy.get_link_info = false;
 660
 661         return ICE_SUCCESS;
 662 }
 663
 664 /**
 665  * ice_fill_tx_timer_and_fc_thresh
 666  * @hw: pointer to the HW struct
 667  * @cmd: pointer to MAC cfg structure
 668  *
 669  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 670  * descriptor
 671  */
 672 static void
 673 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 674                                 struct ice_aqc_set_mac_cfg *cmd)
 675 {
 676         u16 fc_thres_val, tx_timer_val;
 677         u32 val;
 678
 679         /* We read back the transmit timer and fc threshold value of
 680          * LFC. Thus, we will use index =
 681          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 682          *
 683          * Also, because we are opearating on transmit timer and fc
 684          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 685          */
 686 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 687
 688         /* Retrieve the transmit timer */
 689         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 690         tx_timer_val = val &
 691                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 692         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 693
 694         /* Retrieve the fc threshold */
 695         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 696         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 697
 698         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 699 }
 700
 701 /**
 702  * ice_aq_set_mac_cfg
 703  * @hw: pointer to the HW struct
 704  * @max_frame_size: Maximum Frame Size to be supported
 705  * @cd: pointer to command details structure or NULL
 706  *
 707  * Set MAC configuration (0x0603)
 708  */
 709 enum ice_status
 710 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 711 {
 712         struct ice_aqc_set_mac_cfg *cmd;
 713         struct ice_aq_desc desc;
 714
 715         cmd = &desc.params.set_mac_cfg;
 716
 717         if (max_frame_size == 0)
 718                 return ICE_ERR_PARAM;
 719
 720         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 721
 722         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 723
 724         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 725
 726         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 727 }
 728
 729 /**
 730  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 731  * @hw: pointer to the HW struct
 732  */
 733 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 734 {
 735         struct ice_switch_info *sw;
 736         enum ice_status status;
 737
 738         hw->switch_info = (struct ice_switch_info *)
 739                           ice_malloc(hw, sizeof(*hw->switch_info));
 740
 741         sw = hw->switch_info;
 742
 743         if (!sw)
 744                 return ICE_ERR_NO_MEMORY;
 745
 746         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 747         sw->prof_res_bm_init = 0;
 748
 749         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 750         if (status) {
 751                 ice_free(hw, hw->switch_info);
 752                 return status;
 753         }
 754         return ICE_SUCCESS;
 755 }
 756
 757 /**
 758  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 759  * @hw: pointer to the HW struct
 760  * @sw: pointer to switch info struct for which function clears filters
 761  */
 762 static void
 763 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 764 {
 765         struct ice_vsi_list_map_info *v_pos_map;
 766         struct ice_vsi_list_map_info *v_tmp_map;
 767         struct ice_sw_recipe *recps;
 768         u8 i;
 769
 770         if (!sw)
 771                 return;
 772
 773         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 774                                  ice_vsi_list_map_info, list_entry) {
 775                 LIST_DEL(&v_pos_map->list_entry);
 776                 ice_free(hw, v_pos_map);
 777         }
 778         recps = sw->recp_list;
 779         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 780                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 781
 782                 recps[i].root_rid = i;
 783                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 784                                          &recps[i].rg_list, ice_recp_grp_entry,
 785                                          l_entry) {
 786                         LIST_DEL(&rg_entry->l_entry);
 787                         ice_free(hw, rg_entry);
 788                 }
 789
 790                 if (recps[i].adv_rule) {
 791                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 792                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 793
 794                         ice_destroy_lock(&recps[i].filt_rule_lock);
 795                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 796                                                  &recps[i].filt_rules,
 797                                                  ice_adv_fltr_mgmt_list_entry,
 798                                                  list_entry) {
 799                                 LIST_DEL(&lst_itr->list_entry);
 800                                 ice_free(hw, lst_itr->lkups);
 801                                 ice_free(hw, lst_itr);
 802                         }
 803                 } else {
 804                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 805
 806                         ice_destroy_lock(&recps[i].filt_rule_lock);
 807                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 808                                                  &recps[i].filt_rules,
 809                                                  ice_fltr_mgmt_list_entry,
 810                                                  list_entry) {
 811                                 LIST_DEL(&lst_itr->list_entry);
 812                                 ice_free(hw, lst_itr);
 813                         }
 814                 }
 815                 if (recps[i].root_buf)
 816                         ice_free(hw, recps[i].root_buf);
 817         }
 818         ice_rm_sw_replay_rule_info(hw, sw);
 819         ice_free(hw, sw->recp_list);
 820         ice_free(hw, sw);
 821 }
 822
 823 /**
 824  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 825  * @hw: pointer to the HW struct
 826  */
 827 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 828 {
 829         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 830 }
 831
 832 /**
 833  * ice_get_itr_intrl_gran
 834  * @hw: pointer to the HW struct
 835  *
 836  * Determines the ITR/INTRL granularities based on the maximum aggregate
 837  * bandwidth according to the device's configuration during power-on.
 838  */
 839 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 840 {
 841         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 842                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 843                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 844
 845         switch (max_agg_bw) {
 846         case ICE_MAX_AGG_BW_200G:
 847         case ICE_MAX_AGG_BW_100G:
 848         case ICE_MAX_AGG_BW_50G:
 849                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 850                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 851                 break;
 852         case ICE_MAX_AGG_BW_25G:
 853                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 854                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 855                 break;
 856         }
 857 }
 858
 859 /**
 860  * ice_print_rollback_msg - print FW rollback message
 861  * @hw: pointer to the hardware structure
 862  */
 863 void ice_print_rollback_msg(struct ice_hw *hw)
 864 {
 865         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 866         struct ice_orom_info *orom;
 867         struct ice_nvm_info *nvm;
 868
 869         orom = &hw->flash.orom;
 870         nvm = &hw->flash.nvm;
 871
 872         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 873                  nvm->major, nvm->minor, nvm->eetrack, orom->major,
 874                  orom->build, orom->patch);
 875         ice_warn(hw,
 876                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 877                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 878 }
 879
 880 /**
 881  * ice_set_umac_shared
 882  * @hw: pointer to the hw struct
 883  *
 884  * Set boolean flag to allow unicast MAC sharing
 885  */
 886 void ice_set_umac_shared(struct ice_hw *hw)
 887 {
 888         hw->umac_shared = true;
 889 }
 890
 891 /**
 892  * ice_init_hw - main hardware initialization routine
 893  * @hw: pointer to the hardware structure
 894  */
 895 enum ice_status ice_init_hw(struct ice_hw *hw)
 896 {
 897         struct ice_aqc_get_phy_caps_data *pcaps;
 898         enum ice_status status;
 899         u16 mac_buf_len;
 900         void *mac_buf;
 901
 902         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 903
 904         /* Set MAC type based on DeviceID */
 905         status = ice_set_mac_type(hw);
 906         if (status)
 907                 return status;
 908
 909         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 910                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 911                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 912
 913         status = ice_reset(hw, ICE_RESET_PFR);
 914         if (status)
 915                 return status;
 916
 917         ice_get_itr_intrl_gran(hw);
 918
 919         status = ice_create_all_ctrlq(hw);
 920         if (status)
 921                 goto err_unroll_cqinit;
 922
 923         status = ice_init_nvm(hw);
 924         if (status)
 925                 goto err_unroll_cqinit;
 926
 927         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 928                 ice_print_rollback_msg(hw);
 929
 930         status = ice_clear_pf_cfg(hw);
 931         if (status)
 932                 goto err_unroll_cqinit;
 933
 934         /* Set bit to enable Flow Director filters */
 935         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 936         INIT_LIST_HEAD(&hw->fdir_list_head);
 937
 938         ice_clear_pxe_mode(hw);
 939
 940         status = ice_get_caps(hw);
 941         if (status)
 942                 goto err_unroll_cqinit;
 943
 944         hw->port_info = (struct ice_port_info *)
 945                         ice_malloc(hw, sizeof(*hw->port_info));
 946         if (!hw->port_info) {
 947                 status = ICE_ERR_NO_MEMORY;
 948                 goto err_unroll_cqinit;
 949         }
 950
 951         /* set the back pointer to HW */
 952         hw->port_info->hw = hw;
 953
 954         /* Initialize port_info struct with switch configuration data */
 955         status = ice_get_initial_sw_cfg(hw);
 956         if (status)
 957                 goto err_unroll_alloc;
 958
 959         hw->evb_veb = true;
 960         /* Query the allocated resources for Tx scheduler */
 961         status = ice_sched_query_res_alloc(hw);
 962         if (status) {
 963                 ice_debug(hw, ICE_DBG_SCHED, "Failed to get scheduler allocated resources\n");
 964                 goto err_unroll_alloc;
 965         }
 966         ice_sched_get_psm_clk_freq(hw);
 967
 968         /* Initialize port_info struct with scheduler data */
 969         status = ice_sched_init_port(hw->port_info);
 970         if (status)
 971                 goto err_unroll_sched;
 972         pcaps = (struct ice_aqc_get_phy_caps_data *)
 973                 ice_malloc(hw, sizeof(*pcaps));
 974         if (!pcaps) {
 975                 status = ICE_ERR_NO_MEMORY;
 976                 goto err_unroll_sched;
 977         }
 978
 979         /* Initialize port_info struct with PHY capabilities */
 980         status = ice_aq_get_phy_caps(hw->port_info, false,
 981                                      ICE_AQC_REPORT_TOPO_CAP_MEDIA, pcaps, NULL);
 982         ice_free(hw, pcaps);
 983         if (status)
 984                 ice_warn(hw, "Get PHY capabilities failed status = %d, continuing anyway\n",
 985                          status);
 986
 987         /* Initialize port_info struct with link information */
 988         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 989         if (status)
 990                 goto err_unroll_sched;
 991         /* need a valid SW entry point to build a Tx tree */
 992         if (!hw->sw_entry_point_layer) {
 993                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 994                 status = ICE_ERR_CFG;
 995                 goto err_unroll_sched;
 996         }
 997         INIT_LIST_HEAD(&hw->agg_list);
 998         /* Initialize max burst size */
 999         if (!hw->max_burst_size)
1000                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
1001         status = ice_init_fltr_mgmt_struct(hw);
1002         if (status)
1003                 goto err_unroll_sched;
1004
1005         /* Get MAC information */
1006         /* A single port can report up to two (LAN and WoL) addresses */
1007         mac_buf = ice_calloc(hw, 2,
1008                              sizeof(struct ice_aqc_manage_mac_read_resp));
1009         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
1010
1011         if (!mac_buf) {
1012                 status = ICE_ERR_NO_MEMORY;
1013                 goto err_unroll_fltr_mgmt_struct;
1014         }
1015
1016         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
1017         ice_free(hw, mac_buf);
1018
1019         if (status)
1020                 goto err_unroll_fltr_mgmt_struct;
1021
1022         /* enable jumbo frame support at MAC level */
1023         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
1024         if (status)
1025                 goto err_unroll_fltr_mgmt_struct;
1026
1027         /* Obtain counter base index which would be used by flow director */
1028         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
1029         if (status)
1030                 goto err_unroll_fltr_mgmt_struct;
1031         status = ice_init_hw_tbls(hw);
1032         if (status)
1033                 goto err_unroll_fltr_mgmt_struct;
1034         ice_init_lock(&hw->tnl_lock);
1035
1036         return ICE_SUCCESS;
1037
1038 err_unroll_fltr_mgmt_struct:
1039         ice_cleanup_fltr_mgmt_struct(hw);
1040 err_unroll_sched:
1041         ice_sched_cleanup_all(hw);
1042 err_unroll_alloc:
1043         ice_free(hw, hw->port_info);
1044         hw->port_info = NULL;
1045 err_unroll_cqinit:
1046         ice_destroy_all_ctrlq(hw);
1047         return status;
1048 }
1049
1050 /**
1051  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
1052  * @hw: pointer to the hardware structure
1053  *
1054  * This should be called only during nominal operation, not as a result of
1055  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
1056  * applicable initializations if it fails for any reason.
1057  */
1058 void ice_deinit_hw(struct ice_hw *hw)
1059 {
1060         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
1061         ice_cleanup_fltr_mgmt_struct(hw);
1062
1063         ice_sched_cleanup_all(hw);
1064         ice_sched_clear_agg(hw);
1065         ice_free_seg(hw);
1066         ice_free_hw_tbls(hw);
1067         ice_destroy_lock(&hw->tnl_lock);
1068
1069         if (hw->port_info) {
1070                 ice_free(hw, hw->port_info);
1071                 hw->port_info = NULL;
1072         }
1073
1074         ice_destroy_all_ctrlq(hw);
1075
1076         /* Clear VSI contexts if not already cleared */
1077         ice_clear_all_vsi_ctx(hw);
1078 }
1079
1080 /**
1081  * ice_check_reset - Check to see if a global reset is complete
1082  * @hw: pointer to the hardware structure
1083  */
1084 enum ice_status ice_check_reset(struct ice_hw *hw)
1085 {
1086         u32 cnt, reg = 0, grst_timeout, uld_mask;
1087
1088         /* Poll for Device Active state in case a recent CORER, GLOBR,
1089          * or EMPR has occurred. The grst delay value is in 100ms units.
1090          * Add 1sec for outstanding AQ commands that can take a long time.
1091          */
1092         grst_timeout = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
1093                         GLGEN_RSTCTL_GRSTDEL_S) + 10;
1094
1095         for (cnt = 0; cnt < grst_timeout; cnt++) {
1096                 ice_msec_delay(100, true);
1097                 reg = rd32(hw, GLGEN_RSTAT);
1098                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
1099                         break;
1100         }
1101
1102         if (cnt == grst_timeout) {
1103                 ice_debug(hw, ICE_DBG_INIT, "Global reset polling failed to complete.\n");
1104                 return ICE_ERR_RESET_FAILED;
1105         }
1106
1107 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
1108                                  GLNVM_ULD_PCIER_DONE_1_M |\
1109                                  GLNVM_ULD_CORER_DONE_M |\
1110                                  GLNVM_ULD_GLOBR_DONE_M |\
1111                                  GLNVM_ULD_POR_DONE_M |\
1112                                  GLNVM_ULD_POR_DONE_1_M |\
1113                                  GLNVM_ULD_PCIER_DONE_2_M)
1114
1115         uld_mask = ICE_RESET_DONE_MASK;
1116
1117         /* Device is Active; check Global Reset processes are done */
1118         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1119                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
1120                 if (reg == uld_mask) {
1121                         ice_debug(hw, ICE_DBG_INIT, "Global reset processes done. %d\n", cnt);
1122                         break;
1123                 }
1124                 ice_msec_delay(10, true);
1125         }
1126
1127         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1128                 ice_debug(hw, ICE_DBG_INIT, "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
1129                           reg);
1130                 return ICE_ERR_RESET_FAILED;
1131         }
1132
1133         return ICE_SUCCESS;
1134 }
1135
1136 /**
1137  * ice_pf_reset - Reset the PF
1138  * @hw: pointer to the hardware structure
1139  *
1140  * If a global reset has been triggered, this function checks
1141  * for its completion and then issues the PF reset
1142  */
1143 static enum ice_status ice_pf_reset(struct ice_hw *hw)
1144 {
1145         u32 cnt, reg;
1146
1147         /* If at function entry a global reset was already in progress, i.e.
1148          * state is not 'device active' or any of the reset done bits are not
1149          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
1150          * global reset is done.
1151          */
1152         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
1153             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
1154                 /* poll on global reset currently in progress until done */
1155                 if (ice_check_reset(hw))
1156                         return ICE_ERR_RESET_FAILED;
1157
1158                 return ICE_SUCCESS;
1159         }
1160
1161         /* Reset the PF */
1162         reg = rd32(hw, PFGEN_CTRL);
1163
1164         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
1165
1166         /* Wait for the PFR to complete. The wait time is the global config lock
1167          * timeout plus the PFR timeout which will account for a possible reset
1168          * that is occurring during a download package operation.
1169          */
1170         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
1171              ICE_PF_RESET_WAIT_COUNT; cnt++) {
1172                 reg = rd32(hw, PFGEN_CTRL);
1173                 if (!(reg & PFGEN_CTRL_PFSWR_M))
1174                         break;
1175
1176                 ice_msec_delay(1, true);
1177         }
1178
1179         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1180                 ice_debug(hw, ICE_DBG_INIT, "PF reset polling failed to complete.\n");
1181                 return ICE_ERR_RESET_FAILED;
1182         }
1183
1184         return ICE_SUCCESS;
1185 }
1186
1187 /**
1188  * ice_reset - Perform different types of reset
1189  * @hw: pointer to the hardware structure
1190  * @req: reset request
1191  *
1192  * This function triggers a reset as specified by the req parameter.
1193  *
1194  * Note:
1195  * If anything other than a PF reset is triggered, PXE mode is restored.
1196  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1197  * interface has been restored in the rebuild flow.
1198  */
1199 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1200 {
1201         u32 val = 0;
1202
1203         switch (req) {
1204         case ICE_RESET_PFR:
1205                 return ice_pf_reset(hw);
1206         case ICE_RESET_CORER:
1207                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1208                 val = GLGEN_RTRIG_CORER_M;
1209                 break;
1210         case ICE_RESET_GLOBR:
1211                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1212                 val = GLGEN_RTRIG_GLOBR_M;
1213                 break;
1214         default:
1215                 return ICE_ERR_PARAM;
1216         }
1217
1218         val |= rd32(hw, GLGEN_RTRIG);
1219         wr32(hw, GLGEN_RTRIG, val);
1220         ice_flush(hw);
1221
1222         /* wait for the FW to be ready */
1223         return ice_check_reset(hw);
1224 }
1225
1226 /**
1227  * ice_copy_rxq_ctx_to_hw
1228  * @hw: pointer to the hardware structure
1229  * @ice_rxq_ctx: pointer to the rxq context
1230  * @rxq_index: the index of the Rx queue
1231  *
1232  * Copies rxq context from dense structure to HW register space
1233  */
1234 static enum ice_status
1235 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1236 {
1237         u8 i;
1238
1239         if (!ice_rxq_ctx)
1240                 return ICE_ERR_BAD_PTR;
1241
1242         if (rxq_index > QRX_CTRL_MAX_INDEX)
1243                 return ICE_ERR_PARAM;
1244
1245         /* Copy each dword separately to HW */
1246         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1247                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1248                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1249
1250                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1251                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1252         }
1253
1254         return ICE_SUCCESS;
1255 }
1256
1257 /* LAN Rx Queue Context */
1258 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1259         /* Field                Width   LSB */
1260         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1261         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1262         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1263         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1264         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1265         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1266         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1267         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1268         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1269         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1270         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1271         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1272         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1273         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1274         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1275         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1276         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1277         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1278         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1279         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1280         { 0 }
1281 };
1282
1283 /**
1284  * ice_write_rxq_ctx
1285  * @hw: pointer to the hardware structure
1286  * @rlan_ctx: pointer to the rxq context
1287  * @rxq_index: the index of the Rx queue
1288  *
1289  * Converts rxq context from sparse to dense structure and then writes
1290  * it to HW register space and enables the hardware to prefetch descriptors
1291  * instead of only fetching them on demand
1292  */
1293 enum ice_status
1294 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1295                   u32 rxq_index)
1296 {
1297         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1298
1299         if (!rlan_ctx)
1300                 return ICE_ERR_BAD_PTR;
1301
1302         rlan_ctx->prefena = 1;
1303
1304         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1305         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1306 }
1307
1308 /**
1309  * ice_clear_rxq_ctx
1310  * @hw: pointer to the hardware structure
1311  * @rxq_index: the index of the Rx queue to clear
1312  *
1313  * Clears rxq context in HW register space
1314  */
1315 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1316 {
1317         u8 i;
1318
1319         if (rxq_index > QRX_CTRL_MAX_INDEX)
1320                 return ICE_ERR_PARAM;
1321
1322         /* Clear each dword register separately */
1323         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1324                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1325
1326         return ICE_SUCCESS;
1327 }
1328
1329 /* LAN Tx Queue Context */
1330 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1331                                     /* Field                    Width   LSB */
1332         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1333         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1334         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1335         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1336         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1337         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1338         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1339         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1340         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1341         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1342         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1343         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1344         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1345         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1346         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1347         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1348         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1349         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1350         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1351         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1352         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1353         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1354         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1355         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1356         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1357         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1358         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1359         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1360         { 0 }
1361 };
1362
1363 /**
1364  * ice_copy_tx_cmpltnq_ctx_to_hw
1365  * @hw: pointer to the hardware structure
1366  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1367  * @tx_cmpltnq_index: the index of the completion queue
1368  *
1369  * Copies Tx completion queue context from dense structure to HW register space
1370  */
1371 static enum ice_status
1372 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1373                               u32 tx_cmpltnq_index)
1374 {
1375         u8 i;
1376
1377         if (!ice_tx_cmpltnq_ctx)
1378                 return ICE_ERR_BAD_PTR;
1379
1380         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1381                 return ICE_ERR_PARAM;
1382
1383         /* Copy each dword separately to HW */
1384         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1385                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1386                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1387
1388                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1389                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1390         }
1391
1392         return ICE_SUCCESS;
1393 }
1394
1395 /* LAN Tx Completion Queue Context */
1396 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1397                                        /* Field                 Width   LSB */
1398         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1399         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1400         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1401         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1402         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1403         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1404         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1405         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1406         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1407         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1408         { 0 }
1409 };
1410
1411 /**
1412  * ice_write_tx_cmpltnq_ctx
1413  * @hw: pointer to the hardware structure
1414  * @tx_cmpltnq_ctx: pointer to the completion queue context
1415  * @tx_cmpltnq_index: the index of the completion queue
1416  *
1417  * Converts completion queue context from sparse to dense structure and then
1418  * writes it to HW register space
1419  */
1420 enum ice_status
1421 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1422                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1423                          u32 tx_cmpltnq_index)
1424 {
1425         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1426
1427         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1428         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1429 }
1430
1431 /**
1432  * ice_clear_tx_cmpltnq_ctx
1433  * @hw: pointer to the hardware structure
1434  * @tx_cmpltnq_index: the index of the completion queue to clear
1435  *
1436  * Clears Tx completion queue context in HW register space
1437  */
1438 enum ice_status
1439 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1440 {
1441         u8 i;
1442
1443         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1444                 return ICE_ERR_PARAM;
1445
1446         /* Clear each dword register separately */
1447         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1448                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1449
1450         return ICE_SUCCESS;
1451 }
1452
1453 /**
1454  * ice_copy_tx_drbell_q_ctx_to_hw
1455  * @hw: pointer to the hardware structure
1456  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1457  * @tx_drbell_q_index: the index of the doorbell queue
1458  *
1459  * Copies doorbell queue context from dense structure to HW register space
1460  */
1461 static enum ice_status
1462 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1463                                u32 tx_drbell_q_index)
1464 {
1465         u8 i;
1466
1467         if (!ice_tx_drbell_q_ctx)
1468                 return ICE_ERR_BAD_PTR;
1469
1470         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1471                 return ICE_ERR_PARAM;
1472
1473         /* Copy each dword separately to HW */
1474         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1475                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1476                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1477
1478                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1479                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1480         }
1481
1482         return ICE_SUCCESS;
1483 }
1484
1485 /* LAN Tx Doorbell Queue Context info */
1486 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1487                                         /* Field                Width   LSB */
1488         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1489         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1490         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1491         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1492         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1493         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1494         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1495         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1496         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1497         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1498         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1499         { 0 }
1500 };
1501
1502 /**
1503  * ice_write_tx_drbell_q_ctx
1504  * @hw: pointer to the hardware structure
1505  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1506  * @tx_drbell_q_index: the index of the doorbell queue
1507  *
1508  * Converts doorbell queue context from sparse to dense structure and then
1509  * writes it to HW register space
1510  */
1511 enum ice_status
1512 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1513                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1514                           u32 tx_drbell_q_index)
1515 {
1516         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1517
1518         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1519                     ice_tx_drbell_q_ctx_info);
1520         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1521 }
1522
1523 /**
1524  * ice_clear_tx_drbell_q_ctx
1525  * @hw: pointer to the hardware structure
1526  * @tx_drbell_q_index: the index of the doorbell queue to clear
1527  *
1528  * Clears doorbell queue context in HW register space
1529  */
1530 enum ice_status
1531 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1532 {
1533         u8 i;
1534
1535         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1536                 return ICE_ERR_PARAM;
1537
1538         /* Clear each dword register separately */
1539         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1540                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1541
1542         return ICE_SUCCESS;
1543 }
1544
1545 /* Sideband Queue command wrappers */
1546
1547 /**
1548  * ice_get_sbq - returns the right control queue to use for sideband
1549  * @hw: pointer to the hardware structure
1550  */
1551 static struct ice_ctl_q_info *ice_get_sbq(struct ice_hw *hw)
1552 {
1553         if (!ice_is_generic_mac(hw))
1554                 return &hw->adminq;
1555         return &hw->sbq;
1556 }
1557
1558 /**
1559  * ice_sbq_send_cmd - send Sideband Queue command to Sideband Queue
1560  * @hw: pointer to the HW struct
1561  * @desc: descriptor describing the command
1562  * @buf: buffer to use for indirect commands (NULL for direct commands)
1563  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1564  * @cd: pointer to command details structure
1565  */
1566 static enum ice_status
1567 ice_sbq_send_cmd(struct ice_hw *hw, struct ice_sbq_cmd_desc *desc,
1568                  void *buf, u16 buf_size, struct ice_sq_cd *cd)
1569 {
1570         return ice_sq_send_cmd(hw, ice_get_sbq(hw), (struct ice_aq_desc *)desc,
1571                                buf, buf_size, cd);
1572 }
1573
1574 /**
1575  * ice_sbq_send_cmd_nolock - send Sideband Queue command to Sideband Queue
1576  *                           but do not lock sq_lock
1577  * @hw: pointer to the HW struct
1578  * @desc: descriptor describing the command
1579  * @buf: buffer to use for indirect commands (NULL for direct commands)
1580  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1581  * @cd: pointer to command details structure
1582  */
1583 static enum ice_status
1584 ice_sbq_send_cmd_nolock(struct ice_hw *hw, struct ice_sbq_cmd_desc *desc,
1585                         void *buf, u16 buf_size, struct ice_sq_cd *cd)
1586 {
1587         return ice_sq_send_cmd_nolock(hw, ice_get_sbq(hw),
1588                                       (struct ice_aq_desc *)desc, buf,
1589                                       buf_size, cd);
1590 }
1591
1592 /**
1593  * ice_sbq_rw_reg_lp - Fill Sideband Queue command, with lock parameter
1594  * @hw: pointer to the HW struct
1595  * @in: message info to be filled in descriptor
1596  * @lock: true to lock the sq_lock (the usual case); false if the sq_lock has
1597  *        already been locked at a higher level
1598  */
1599 enum ice_status ice_sbq_rw_reg_lp(struct ice_hw *hw,
1600                                   struct ice_sbq_msg_input *in, bool lock)
1601 {
1602         struct ice_sbq_cmd_desc desc = {0};
1603         struct ice_sbq_msg_req msg = {0};
1604         enum ice_status status;
1605         u16 msg_len;
1606
1607         msg_len = sizeof(msg);
1608
1609         msg.dest_dev = in->dest_dev;
1610         msg.opcode = in->opcode;
1611         msg.flags = ICE_SBQ_MSG_FLAGS;
1612         msg.sbe_fbe = ICE_SBQ_MSG_SBE_FBE;
1613         msg.msg_addr_low = CPU_TO_LE16(in->msg_addr_low);
1614         msg.msg_addr_high = CPU_TO_LE32(in->msg_addr_high);
1615
1616         if (in->opcode)
1617                 msg.data = CPU_TO_LE32(in->data);
1618         else
1619                 /* data read comes back in completion, so shorten the struct by
1620                  * sizeof(msg.data)
1621                  */
1622                 msg_len -= sizeof(msg.data);
1623
1624         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
1625         desc.opcode = CPU_TO_LE16(ice_sbq_opc_neigh_dev_req);
1626         desc.param0.cmd_len = CPU_TO_LE16(msg_len);
1627         if (lock)
1628                 status = ice_sbq_send_cmd(hw, &desc, &msg, msg_len, NULL);
1629         else
1630                 status = ice_sbq_send_cmd_nolock(hw, &desc, &msg, msg_len,
1631                                                  NULL);
1632         if (!status && !in->opcode)
1633                 in->data = LE32_TO_CPU
1634                         (((struct ice_sbq_msg_cmpl *)&msg)->data);
1635         return status;
1636 }
1637
1638 /**
1639  * ice_sbq_rw_reg - Fill Sideband Queue command
1640  * @hw: pointer to the HW struct
1641  * @in: message info to be filled in descriptor
1642  */
1643 enum ice_status ice_sbq_rw_reg(struct ice_hw *hw, struct ice_sbq_msg_input *in)
1644 {
1645         return ice_sbq_rw_reg_lp(hw, in, true);
1646 }
1647
1648 /**
1649  * ice_sbq_lock - Lock the sideband queue's sq_lock
1650  * @hw: pointer to the HW struct
1651  */
1652 void ice_sbq_lock(struct ice_hw *hw)
1653 {
1654         ice_acquire_lock(&ice_get_sbq(hw)->sq_lock);
1655 }
1656
1657 /**
1658  * ice_sbq_unlock - Unlock the sideband queue's sq_lock
1659  * @hw: pointer to the HW struct
1660  */
1661 void ice_sbq_unlock(struct ice_hw *hw)
1662 {
1663         ice_release_lock(&ice_get_sbq(hw)->sq_lock);
1664 }
1665
1666 /* FW Admin Queue command wrappers */
1667
1668 /**
1669  * ice_should_retry_sq_send_cmd
1670  * @opcode: AQ opcode
1671  *
1672  * Decide if we should retry the send command routine for the ATQ, depending
1673  * on the opcode.
1674  */
1675 static bool ice_should_retry_sq_send_cmd(u16 opcode)
1676 {
1677         switch (opcode) {
1678         case ice_aqc_opc_get_link_topo:
1679         case ice_aqc_opc_lldp_stop:
1680         case ice_aqc_opc_lldp_start:
1681         case ice_aqc_opc_lldp_filter_ctrl:
1682                 return true;
1683         }
1684
1685         return false;
1686 }
1687
1688 /**
1689  * ice_sq_send_cmd_retry - send command to Control Queue (ATQ)
1690  * @hw: pointer to the HW struct
1691  * @cq: pointer to the specific Control queue
1692  * @desc: prefilled descriptor describing the command
1693  * @buf: buffer to use for indirect commands (or NULL for direct commands)
1694  * @buf_size: size of buffer for indirect commands (or 0 for direct commands)
1695  * @cd: pointer to command details structure
1696  *
1697  * Retry sending the FW Admin Queue command, multiple times, to the FW Admin
1698  * Queue if the EBUSY AQ error is returned.
1699  */
1700 static enum ice_status
1701 ice_sq_send_cmd_retry(struct ice_hw *hw, struct ice_ctl_q_info *cq,
1702                       struct ice_aq_desc *desc, void *buf, u16 buf_size,
1703                       struct ice_sq_cd *cd)
1704 {
1705         struct ice_aq_desc desc_cpy;
1706         enum ice_status status;
1707         bool is_cmd_for_retry;
1708         u8 *buf_cpy = NULL;
1709         u8 idx = 0;
1710         u16 opcode;
1711
1712         opcode = LE16_TO_CPU(desc->opcode);
1713         is_cmd_for_retry = ice_should_retry_sq_send_cmd(opcode);
1714         ice_memset(&desc_cpy, 0, sizeof(desc_cpy), ICE_NONDMA_MEM);
1715
1716         if (is_cmd_for_retry) {
1717                 if (buf) {
1718                         buf_cpy = (u8 *)ice_malloc(hw, buf_size);
1719                         if (!buf_cpy)
1720                                 return ICE_ERR_NO_MEMORY;
1721                 }
1722
1723                 ice_memcpy(&desc_cpy, desc, sizeof(desc_cpy),
1724                            ICE_NONDMA_TO_NONDMA);
1725         }
1726
1727         do {
1728                 status = ice_sq_send_cmd(hw, cq, desc, buf, buf_size, cd);
1729
1730                 if (!is_cmd_for_retry || status == ICE_SUCCESS ||
1731                     hw->adminq.sq_last_status != ICE_AQ_RC_EBUSY)
1732                         break;
1733
1734                 if (buf_cpy)
1735                         ice_memcpy(buf, buf_cpy, buf_size,
1736                                    ICE_NONDMA_TO_NONDMA);
1737
1738                 ice_memcpy(desc, &desc_cpy, sizeof(desc_cpy),
1739                            ICE_NONDMA_TO_NONDMA);
1740
1741                 ice_msec_delay(ICE_SQ_SEND_DELAY_TIME_MS, false);
1742
1743         } while (++idx < ICE_SQ_SEND_MAX_EXECUTE);
1744
1745         if (buf_cpy)
1746                 ice_free(hw, buf_cpy);
1747
1748         return status;
1749 }
1750
1751 /**
1752  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1753  * @hw: pointer to the HW struct
1754  * @desc: descriptor describing the command
1755  * @buf: buffer to use for indirect commands (NULL for direct commands)
1756  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1757  * @cd: pointer to command details structure
1758  *
1759  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1760  */
1761 enum ice_status
1762 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1763                 u16 buf_size, struct ice_sq_cd *cd)
1764 {
1765         if (hw->aq_send_cmd_fn) {
1766                 enum ice_status status = ICE_ERR_NOT_READY;
1767                 u16 retval = ICE_AQ_RC_OK;
1768
1769                 ice_acquire_lock(&hw->adminq.sq_lock);
1770                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1771                                         buf, buf_size)) {
1772                         retval = LE16_TO_CPU(desc->retval);
1773                         /* strip off FW internal code */
1774                         if (retval)
1775                                 retval &= 0xff;
1776                         if (retval == ICE_AQ_RC_OK)
1777                                 status = ICE_SUCCESS;
1778                         else
1779                                 status = ICE_ERR_AQ_ERROR;
1780                 }
1781
1782                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1783                 ice_release_lock(&hw->adminq.sq_lock);
1784
1785                 return status;
1786         }
1787         return ice_sq_send_cmd_retry(hw, &hw->adminq, desc, buf, buf_size, cd);
1788 }
1789
1790 /**
1791  * ice_aq_get_fw_ver
1792  * @hw: pointer to the HW struct
1793  * @cd: pointer to command details structure or NULL
1794  *
1795  * Get the firmware version (0x0001) from the admin queue commands
1796  */
1797 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1798 {
1799         struct ice_aqc_get_ver *resp;
1800         struct ice_aq_desc desc;
1801         enum ice_status status;
1802
1803         resp = &desc.params.get_ver;
1804
1805         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1806
1807         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1808
1809         if (!status) {
1810                 hw->fw_branch = resp->fw_branch;
1811                 hw->fw_maj_ver = resp->fw_major;
1812                 hw->fw_min_ver = resp->fw_minor;
1813                 hw->fw_patch = resp->fw_patch;
1814                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1815                 hw->api_branch = resp->api_branch;
1816                 hw->api_maj_ver = resp->api_major;
1817                 hw->api_min_ver = resp->api_minor;
1818                 hw->api_patch = resp->api_patch;
1819         }
1820
1821         return status;
1822 }
1823
1824 /**
1825  * ice_aq_send_driver_ver
1826  * @hw: pointer to the HW struct
1827  * @dv: driver's major, minor version
1828  * @cd: pointer to command details structure or NULL
1829  *
1830  * Send the driver version (0x0002) to the firmware
1831  */
1832 enum ice_status
1833 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1834                        struct ice_sq_cd *cd)
1835 {
1836         struct ice_aqc_driver_ver *cmd;
1837         struct ice_aq_desc desc;
1838         u16 len;
1839
1840         cmd = &desc.params.driver_ver;
1841
1842         if (!dv)
1843                 return ICE_ERR_PARAM;
1844
1845         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1846
1847         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1848         cmd->major_ver = dv->major_ver;
1849         cmd->minor_ver = dv->minor_ver;
1850         cmd->build_ver = dv->build_ver;
1851         cmd->subbuild_ver = dv->subbuild_ver;
1852
1853         len = 0;
1854         while (len < sizeof(dv->driver_string) &&
1855                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1856                 len++;
1857
1858         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1859 }
1860
1861 /**
1862  * ice_aq_q_shutdown
1863  * @hw: pointer to the HW struct
1864  * @unloading: is the driver unloading itself
1865  *
1866  * Tell the Firmware that we're shutting down the AdminQ and whether
1867  * or not the driver is unloading as well (0x0003).
1868  */
1869 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1870 {
1871         struct ice_aqc_q_shutdown *cmd;
1872         struct ice_aq_desc desc;
1873
1874         cmd = &desc.params.q_shutdown;
1875
1876         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1877
1878         if (unloading)
1879                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1880
1881         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1882 }
1883
1884 /**
1885  * ice_aq_req_res
1886  * @hw: pointer to the HW struct
1887  * @res: resource ID
1888  * @access: access type
1889  * @sdp_number: resource number
1890  * @timeout: the maximum time in ms that the driver may hold the resource
1891  * @cd: pointer to command details structure or NULL
1892  *
1893  * Requests common resource using the admin queue commands (0x0008).
1894  * When attempting to acquire the Global Config Lock, the driver can
1895  * learn of three states:
1896  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1897  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1898  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1899  *                          successfully downloaded the package; the driver does
1900  *                          not have to download the package and can continue
1901  *                          loading
1902  *
1903  * Note that if the caller is in an acquire lock, perform action, release lock
1904  * phase of operation, it is possible that the FW may detect a timeout and issue
1905  * a CORER. In this case, the driver will receive a CORER interrupt and will
1906  * have to determine its cause. The calling thread that is handling this flow
1907  * will likely get an error propagated back to it indicating the Download
1908  * Package, Update Package or the Release Resource AQ commands timed out.
1909  */
1910 static enum ice_status
1911 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1912                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1913                struct ice_sq_cd *cd)
1914 {
1915         struct ice_aqc_req_res *cmd_resp;
1916         struct ice_aq_desc desc;
1917         enum ice_status status;
1918
1919         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1920
1921         cmd_resp = &desc.params.res_owner;
1922
1923         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1924
1925         cmd_resp->res_id = CPU_TO_LE16(res);
1926         cmd_resp->access_type = CPU_TO_LE16(access);
1927         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1928         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1929         *timeout = 0;
1930
1931         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1932
1933         /* The completion specifies the maximum time in ms that the driver
1934          * may hold the resource in the Timeout field.
1935          */
1936
1937         /* Global config lock response utilizes an additional status field.
1938          *
1939          * If the Global config lock resource is held by some other driver, the
1940          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1941          * and the timeout field indicates the maximum time the current owner
1942          * of the resource has to free it.
1943          */
1944         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1945                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1946                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1947                         return ICE_SUCCESS;
1948                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1949                            ICE_AQ_RES_GLBL_IN_PROG) {
1950                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1951                         return ICE_ERR_AQ_ERROR;
1952                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1953                            ICE_AQ_RES_GLBL_DONE) {
1954                         return ICE_ERR_AQ_NO_WORK;
1955                 }
1956
1957                 /* invalid FW response, force a timeout immediately */
1958                 *timeout = 0;
1959                 return ICE_ERR_AQ_ERROR;
1960         }
1961
1962         /* If the resource is held by some other driver, the command completes
1963          * with a busy return value and the timeout field indicates the maximum
1964          * time the current owner of the resource has to free it.
1965          */
1966         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1967                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1968
1969         return status;
1970 }
1971
1972 /**
1973  * ice_aq_release_res
1974  * @hw: pointer to the HW struct
1975  * @res: resource ID
1976  * @sdp_number: resource number
1977  * @cd: pointer to command details structure or NULL
1978  *
1979  * release common resource using the admin queue commands (0x0009)
1980  */
1981 static enum ice_status
1982 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1983                    struct ice_sq_cd *cd)
1984 {
1985         struct ice_aqc_req_res *cmd;
1986         struct ice_aq_desc desc;
1987
1988         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1989
1990         cmd = &desc.params.res_owner;
1991
1992         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1993
1994         cmd->res_id = CPU_TO_LE16(res);
1995         cmd->res_number = CPU_TO_LE32(sdp_number);
1996
1997         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1998 }
1999
2000 /**
2001  * ice_acquire_res
2002  * @hw: pointer to the HW structure
2003  * @res: resource ID
2004  * @access: access type (read or write)
2005  * @timeout: timeout in milliseconds
2006  *
2007  * This function will attempt to acquire the ownership of a resource.
2008  */
2009 enum ice_status
2010 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
2011                 enum ice_aq_res_access_type access, u32 timeout)
2012 {
2013 #define ICE_RES_POLLING_DELAY_MS        10
2014         u32 delay = ICE_RES_POLLING_DELAY_MS;
2015         u32 time_left = timeout;
2016         enum ice_status status;
2017
2018         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
2019
2020         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
2021
2022         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
2023          * previously acquired the resource and performed any necessary updates;
2024          * in this case the caller does not obtain the resource and has no
2025          * further work to do.
2026          */
2027         if (status == ICE_ERR_AQ_NO_WORK)
2028                 goto ice_acquire_res_exit;
2029
2030         if (status)
2031                 ice_debug(hw, ICE_DBG_RES, "resource %d acquire type %d failed.\n", res, access);
2032
2033         /* If necessary, poll until the current lock owner timeouts */
2034         timeout = time_left;
2035         while (status && timeout && time_left) {
2036                 ice_msec_delay(delay, true);
2037                 timeout = (timeout > delay) ? timeout - delay : 0;
2038                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
2039
2040                 if (status == ICE_ERR_AQ_NO_WORK)
2041                         /* lock free, but no work to do */
2042                         break;
2043
2044                 if (!status)
2045                         /* lock acquired */
2046                         break;
2047         }
2048         if (status && status != ICE_ERR_AQ_NO_WORK)
2049                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
2050
2051 ice_acquire_res_exit:
2052         if (status == ICE_ERR_AQ_NO_WORK) {
2053                 if (access == ICE_RES_WRITE)
2054                         ice_debug(hw, ICE_DBG_RES, "resource indicates no work to do.\n");
2055                 else
2056                         ice_debug(hw, ICE_DBG_RES, "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
2057         }
2058         return status;
2059 }
2060
2061 /**
2062  * ice_release_res
2063  * @hw: pointer to the HW structure
2064  * @res: resource ID
2065  *
2066  * This function will release a resource using the proper Admin Command.
2067  */
2068 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
2069 {
2070         enum ice_status status;
2071         u32 total_delay = 0;
2072
2073         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
2074
2075         status = ice_aq_release_res(hw, res, 0, NULL);
2076
2077         /* there are some rare cases when trying to release the resource
2078          * results in an admin queue timeout, so handle them correctly
2079          */
2080         while ((status == ICE_ERR_AQ_TIMEOUT) &&
2081                (total_delay < hw->adminq.sq_cmd_timeout)) {
2082                 ice_msec_delay(1, true);
2083                 status = ice_aq_release_res(hw, res, 0, NULL);
2084                 total_delay++;
2085         }
2086 }
2087
2088 /**
2089  * ice_aq_alloc_free_res - command to allocate/free resources
2090  * @hw: pointer to the HW struct
2091  * @num_entries: number of resource entries in buffer
2092  * @buf: Indirect buffer to hold data parameters and response
2093  * @buf_size: size of buffer for indirect commands
2094  * @opc: pass in the command opcode
2095  * @cd: pointer to command details structure or NULL
2096  *
2097  * Helper function to allocate/free resources using the admin queue commands
2098  */
2099 enum ice_status
2100 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
2101                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
2102                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2103 {
2104         struct ice_aqc_alloc_free_res_cmd *cmd;
2105         struct ice_aq_desc desc;
2106
2107         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
2108
2109         cmd = &desc.params.sw_res_ctrl;
2110
2111         if (!buf)
2112                 return ICE_ERR_PARAM;
2113
2114         if (buf_size < FLEX_ARRAY_SIZE(buf, elem, num_entries))
2115                 return ICE_ERR_PARAM;
2116
2117         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2118
2119         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2120
2121         cmd->num_entries = CPU_TO_LE16(num_entries);
2122
2123         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2124 }
2125
2126 /**
2127  * ice_alloc_hw_res - allocate resource
2128  * @hw: pointer to the HW struct
2129  * @type: type of resource
2130  * @num: number of resources to allocate
2131  * @btm: allocate from bottom
2132  * @res: pointer to array that will receive the resources
2133  */
2134 enum ice_status
2135 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
2136 {
2137         struct ice_aqc_alloc_free_res_elem *buf;
2138         enum ice_status status;
2139         u16 buf_len;
2140
2141         buf_len = ice_struct_size(buf, elem, num);
2142         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
2143         if (!buf)
2144                 return ICE_ERR_NO_MEMORY;
2145
2146         /* Prepare buffer to allocate resource. */
2147         buf->num_elems = CPU_TO_LE16(num);
2148         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
2149                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
2150         if (btm)
2151                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
2152
2153         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
2154                                        ice_aqc_opc_alloc_res, NULL);
2155         if (status)
2156                 goto ice_alloc_res_exit;
2157
2158         ice_memcpy(res, buf->elem, sizeof(*buf->elem) * num,
2159                    ICE_NONDMA_TO_NONDMA);
2160
2161 ice_alloc_res_exit:
2162         ice_free(hw, buf);
2163         return status;
2164 }
2165
2166 /**
2167  * ice_free_hw_res - free allocated HW resource
2168  * @hw: pointer to the HW struct
2169  * @type: type of resource to free
2170  * @num: number of resources
2171  * @res: pointer to array that contains the resources to free
2172  */
2173 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
2174 {
2175         struct ice_aqc_alloc_free_res_elem *buf;
2176         enum ice_status status;
2177         u16 buf_len;
2178
2179         buf_len = ice_struct_size(buf, elem, num);
2180         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
2181         if (!buf)
2182                 return ICE_ERR_NO_MEMORY;
2183
2184         /* Prepare buffer to free resource. */
2185         buf->num_elems = CPU_TO_LE16(num);
2186         buf->res_type = CPU_TO_LE16(type);
2187         ice_memcpy(buf->elem, res, sizeof(*buf->elem) * num,
2188                    ICE_NONDMA_TO_NONDMA);
2189
2190         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
2191                                        ice_aqc_opc_free_res, NULL);
2192         if (status)
2193                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
2194
2195         ice_free(hw, buf);
2196         return status;
2197 }
2198
2199 /**
2200  * ice_get_num_per_func - determine number of resources per PF
2201  * @hw: pointer to the HW structure
2202  * @max: value to be evenly split between each PF
2203  *
2204  * Determine the number of valid functions by going through the bitmap returned
2205  * from parsing capabilities and use this to calculate the number of resources
2206  * per PF based on the max value passed in.
2207  */
2208 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
2209 {
2210         u8 funcs;
2211
2212 #define ICE_CAPS_VALID_FUNCS_M  0xFF
2213         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
2214                              ICE_CAPS_VALID_FUNCS_M);
2215
2216         if (!funcs)
2217                 return 0;
2218
2219         return max / funcs;
2220 }
2221
2222 /**
2223  * ice_parse_common_caps - parse common device/function capabilities
2224  * @hw: pointer to the HW struct
2225  * @caps: pointer to common capabilities structure
2226  * @elem: the capability element to parse
2227  * @prefix: message prefix for tracing capabilities
2228  *
2229  * Given a capability element, extract relevant details into the common
2230  * capability structure.
2231  *
2232  * Returns: true if the capability matches one of the common capability ids,
2233  * false otherwise.
2234  */
2235 static bool
2236 ice_parse_common_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps,
2237                       struct ice_aqc_list_caps_elem *elem, const char *prefix)
2238 {
2239         u32 logical_id = LE32_TO_CPU(elem->logical_id);
2240         u32 phys_id = LE32_TO_CPU(elem->phys_id);
2241         u32 number = LE32_TO_CPU(elem->number);
2242         u16 cap = LE16_TO_CPU(elem->cap);
2243         bool found = true;
2244
2245         switch (cap) {
2246         case ICE_AQC_CAPS_VALID_FUNCTIONS:
2247                 caps->valid_functions = number;
2248                 ice_debug(hw, ICE_DBG_INIT, "%s: valid_functions (bitmap) = %d\n", prefix,
2249                           caps->valid_functions);
2250                 break;
2251         case ICE_AQC_CAPS_DCB:
2252                 caps->dcb = (number == 1);
2253                 caps->active_tc_bitmap = logical_id;
2254                 caps->maxtc = phys_id;
2255                 ice_debug(hw, ICE_DBG_INIT, "%s: dcb = %d\n", prefix, caps->dcb);
2256                 ice_debug(hw, ICE_DBG_INIT, "%s: active_tc_bitmap = %d\n", prefix,
2257                           caps->active_tc_bitmap);
2258                 ice_debug(hw, ICE_DBG_INIT, "%s: maxtc = %d\n", prefix, caps->maxtc);
2259                 break;
2260         case ICE_AQC_CAPS_RSS:
2261                 caps->rss_table_size = number;
2262                 caps->rss_table_entry_width = logical_id;
2263                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_size = %d\n", prefix,
2264                           caps->rss_table_size);
2265                 ice_debug(hw, ICE_DBG_INIT, "%s: rss_table_entry_width = %d\n", prefix,
2266                           caps->rss_table_entry_width);
2267                 break;
2268         case ICE_AQC_CAPS_RXQS:
2269                 caps->num_rxq = number;
2270                 caps->rxq_first_id = phys_id;
2271                 ice_debug(hw, ICE_DBG_INIT, "%s: num_rxq = %d\n", prefix,
2272                           caps->num_rxq);
2273                 ice_debug(hw, ICE_DBG_INIT, "%s: rxq_first_id = %d\n", prefix,
2274                           caps->rxq_first_id);
2275                 break;
2276         case ICE_AQC_CAPS_TXQS:
2277                 caps->num_txq = number;
2278                 caps->txq_first_id = phys_id;
2279                 ice_debug(hw, ICE_DBG_INIT, "%s: num_txq = %d\n", prefix,
2280                           caps->num_txq);
2281                 ice_debug(hw, ICE_DBG_INIT, "%s: txq_first_id = %d\n", prefix,
2282                           caps->txq_first_id);
2283                 break;
2284         case ICE_AQC_CAPS_MSIX:
2285                 caps->num_msix_vectors = number;
2286                 caps->msix_vector_first_id = phys_id;
2287                 ice_debug(hw, ICE_DBG_INIT, "%s: num_msix_vectors = %d\n", prefix,
2288                           caps->num_msix_vectors);
2289                 ice_debug(hw, ICE_DBG_INIT, "%s: msix_vector_first_id = %d\n", prefix,
2290                           caps->msix_vector_first_id);
2291                 break;
2292         case ICE_AQC_CAPS_NVM_MGMT:
2293                 caps->sec_rev_disabled =
2294                         (number & ICE_NVM_MGMT_SEC_REV_DISABLED) ?
2295                         true : false;
2296                 ice_debug(hw, ICE_DBG_INIT, "%s: sec_rev_disabled = %d\n", prefix,
2297                           caps->sec_rev_disabled);
2298                 caps->update_disabled =
2299                         (number & ICE_NVM_MGMT_UPDATE_DISABLED) ?
2300                         true : false;
2301                 ice_debug(hw, ICE_DBG_INIT, "%s: update_disabled = %d\n", prefix,
2302                           caps->update_disabled);
2303                 caps->nvm_unified_update =
2304                         (number & ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT) ?
2305                         true : false;
2306                 ice_debug(hw, ICE_DBG_INIT, "%s: nvm_unified_update = %d\n", prefix,
2307                           caps->nvm_unified_update);
2308                 break;
2309         case ICE_AQC_CAPS_MAX_MTU:
2310                 caps->max_mtu = number;
2311                 ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
2312                           prefix, caps->max_mtu);
2313                 break;
2314         case ICE_AQC_CAPS_PCIE_RESET_AVOIDANCE:
2315                 caps->pcie_reset_avoidance = (number > 0);
2316                 ice_debug(hw, ICE_DBG_INIT,
2317                           "%s: pcie_reset_avoidance = %d\n", prefix,
2318                           caps->pcie_reset_avoidance);
2319                 break;
2320         case ICE_AQC_CAPS_POST_UPDATE_RESET_RESTRICT:
2321                 caps->reset_restrict_support = (number == 1);
2322                 ice_debug(hw, ICE_DBG_INIT,
2323                           "%s: reset_restrict_support = %d\n", prefix,
2324                           caps->reset_restrict_support);
2325                 break;
2326         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG0:
2327         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG1:
2328         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG2:
2329         case ICE_AQC_CAPS_EXT_TOPO_DEV_IMG3:
2330         {
2331                 u8 index = cap - ICE_AQC_CAPS_EXT_TOPO_DEV_IMG0;
2332
2333                 caps->ext_topo_dev_img_ver_high[index] = number;
2334                 caps->ext_topo_dev_img_ver_low[index] = logical_id;
2335                 caps->ext_topo_dev_img_part_num[index] =
2336                         (phys_id & ICE_EXT_TOPO_DEV_IMG_PART_NUM_M) >>
2337                         ICE_EXT_TOPO_DEV_IMG_PART_NUM_S;
2338                 caps->ext_topo_dev_img_load_en[index] =
2339                         (phys_id & ICE_EXT_TOPO_DEV_IMG_LOAD_EN) != 0;
2340                 caps->ext_topo_dev_img_prog_en[index] =
2341                         (phys_id & ICE_EXT_TOPO_DEV_IMG_PROG_EN) != 0;
2342                 ice_debug(hw, ICE_DBG_INIT,
2343                           "%s: ext_topo_dev_img_ver_high[%d] = %d\n",
2344                           prefix, index,
2345                           caps->ext_topo_dev_img_ver_high[index]);
2346                 ice_debug(hw, ICE_DBG_INIT,
2347                           "%s: ext_topo_dev_img_ver_low[%d] = %d\n",
2348                           prefix, index,
2349                           caps->ext_topo_dev_img_ver_low[index]);
2350                 ice_debug(hw, ICE_DBG_INIT,
2351                           "%s: ext_topo_dev_img_part_num[%d] = %d\n",
2352                           prefix, index,
2353                           caps->ext_topo_dev_img_part_num[index]);
2354                 ice_debug(hw, ICE_DBG_INIT,
2355                           "%s: ext_topo_dev_img_load_en[%d] = %d\n",
2356                           prefix, index,
2357                           caps->ext_topo_dev_img_load_en[index]);
2358                 ice_debug(hw, ICE_DBG_INIT,
2359                           "%s: ext_topo_dev_img_prog_en[%d] = %d\n",
2360                           prefix, index,
2361                           caps->ext_topo_dev_img_prog_en[index]);
2362                 break;
2363         }
2364         default:
2365                 /* Not one of the recognized common capabilities */
2366                 found = false;
2367         }
2368
2369         return found;
2370 }
2371
2372 /**
2373  * ice_recalc_port_limited_caps - Recalculate port limited capabilities
2374  * @hw: pointer to the HW structure
2375  * @caps: pointer to capabilities structure to fix
2376  *
2377  * Re-calculate the capabilities that are dependent on the number of physical
2378  * ports; i.e. some features are not supported or function differently on
2379  * devices with more than 4 ports.
2380  */
2381 static void
2382 ice_recalc_port_limited_caps(struct ice_hw *hw, struct ice_hw_common_caps *caps)
2383 {
2384         /* This assumes device capabilities are always scanned before function
2385          * capabilities during the initialization flow.
2386          */
2387         if (hw->dev_caps.num_funcs > 4) {
2388                 /* Max 4 TCs per port */
2389                 caps->maxtc = 4;
2390                 ice_debug(hw, ICE_DBG_INIT, "reducing maxtc to %d (based on #ports)\n",
2391                           caps->maxtc);
2392         }
2393 }
2394
2395 /**
2396  * ice_parse_vsi_func_caps - Parse ICE_AQC_CAPS_VSI function caps
2397  * @hw: pointer to the HW struct
2398  * @func_p: pointer to function capabilities structure
2399  * @cap: pointer to the capability element to parse
2400  *
2401  * Extract function capabilities for ICE_AQC_CAPS_VSI.
2402  */
2403 static void
2404 ice_parse_vsi_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2405                         struct ice_aqc_list_caps_elem *cap)
2406 {
2407         func_p->guar_num_vsi = ice_get_num_per_func(hw, ICE_MAX_VSI);
2408         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi (fw) = %d\n",
2409                   LE32_TO_CPU(cap->number));
2410         ice_debug(hw, ICE_DBG_INIT, "func caps: guar_num_vsi = %d\n",
2411                   func_p->guar_num_vsi);
2412 }
2413
2414 /**
2415  * ice_parse_1588_func_caps - Parse ICE_AQC_CAPS_1588 function caps
2416  * @hw: pointer to the HW struct
2417  * @func_p: pointer to function capabilities structure
2418  * @cap: pointer to the capability element to parse
2419  *
2420  * Extract function capabilities for ICE_AQC_CAPS_1588.
2421  */
2422 static void
2423 ice_parse_1588_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2424                          struct ice_aqc_list_caps_elem *cap)
2425 {
2426         struct ice_ts_func_info *info = &func_p->ts_func_info;
2427         u32 number = LE32_TO_CPU(cap->number);
2428
2429         info->ena = ((number & ICE_TS_FUNC_ENA_M) != 0);
2430         func_p->common_cap.ieee_1588 = info->ena;
2431
2432         info->src_tmr_owned = ((number & ICE_TS_SRC_TMR_OWND_M) != 0);
2433         info->tmr_ena = ((number & ICE_TS_TMR_ENA_M) != 0);
2434         info->tmr_index_owned = ((number & ICE_TS_TMR_IDX_OWND_M) != 0);
2435         info->tmr_index_assoc = ((number & ICE_TS_TMR_IDX_ASSOC_M) != 0);
2436
2437         info->clk_freq = (number & ICE_TS_CLK_FREQ_M) >> ICE_TS_CLK_FREQ_S;
2438         info->clk_src = ((number & ICE_TS_CLK_SRC_M) != 0);
2439
2440         if (info->clk_freq < NUM_ICE_TIME_REF_FREQ) {
2441                 info->time_ref = (enum ice_time_ref_freq)info->clk_freq;
2442         } else {
2443                 /* Unknown clock frequency, so assume a (probably incorrect)
2444                  * default to avoid out-of-bounds look ups of frequency
2445                  * related information.
2446                  */
2447                 ice_debug(hw, ICE_DBG_INIT, "1588 func caps: unknown clock frequency %u\n",
2448                           info->clk_freq);
2449                 info->time_ref = ICE_TIME_REF_FREQ_25_000;
2450         }
2451
2452         ice_debug(hw, ICE_DBG_INIT, "func caps: ieee_1588 = %u\n",
2453                   func_p->common_cap.ieee_1588);
2454         ice_debug(hw, ICE_DBG_INIT, "func caps: src_tmr_owned = %u\n",
2455                   info->src_tmr_owned);
2456         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_ena = %u\n",
2457                   info->tmr_ena);
2458         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_index_owned = %u\n",
2459                   info->tmr_index_owned);
2460         ice_debug(hw, ICE_DBG_INIT, "func caps: tmr_index_assoc = %u\n",
2461                   info->tmr_index_assoc);
2462         ice_debug(hw, ICE_DBG_INIT, "func caps: clk_freq = %u\n",
2463                   info->clk_freq);
2464         ice_debug(hw, ICE_DBG_INIT, "func caps: clk_src = %u\n",
2465                   info->clk_src);
2466 }
2467
2468 /**
2469  * ice_parse_fdir_func_caps - Parse ICE_AQC_CAPS_FD function caps
2470  * @hw: pointer to the HW struct
2471  * @func_p: pointer to function capabilities structure
2472  *
2473  * Extract function capabilities for ICE_AQC_CAPS_FD.
2474  */
2475 static void
2476 ice_parse_fdir_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p)
2477 {
2478         u32 reg_val, val;
2479
2480         if (hw->dcf_enabled)
2481                 return;
2482         reg_val = rd32(hw, GLQF_FD_SIZE);
2483         val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2484                 GLQF_FD_SIZE_FD_GSIZE_S;
2485         func_p->fd_fltr_guar =
2486                 ice_get_num_per_func(hw, val);
2487         val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2488                 GLQF_FD_SIZE_FD_BSIZE_S;
2489         func_p->fd_fltr_best_effort = val;
2490
2491         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_guar = %d\n",
2492                   func_p->fd_fltr_guar);
2493         ice_debug(hw, ICE_DBG_INIT, "func caps: fd_fltr_best_effort = %d\n",
2494                   func_p->fd_fltr_best_effort);
2495 }
2496
2497 /**
2498  * ice_parse_func_caps - Parse function capabilities
2499  * @hw: pointer to the HW struct
2500  * @func_p: pointer to function capabilities structure
2501  * @buf: buffer containing the function capability records
2502  * @cap_count: the number of capabilities
2503  *
2504  * Helper function to parse function (0x000A) capabilities list. For
2505  * capabilities shared between device and function, this relies on
2506  * ice_parse_common_caps.
2507  *
2508  * Loop through the list of provided capabilities and extract the relevant
2509  * data into the function capabilities structured.
2510  */
2511 static void
2512 ice_parse_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_p,
2513                     void *buf, u32 cap_count)
2514 {
2515         struct ice_aqc_list_caps_elem *cap_resp;
2516         u32 i;
2517
2518         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2519
2520         ice_memset(func_p, 0, sizeof(*func_p), ICE_NONDMA_MEM);
2521
2522         for (i = 0; i < cap_count; i++) {
2523                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2524                 bool found;
2525
2526                 found = ice_parse_common_caps(hw, &func_p->common_cap,
2527                                               &cap_resp[i], "func caps");
2528
2529                 switch (cap) {
2530                 case ICE_AQC_CAPS_VSI:
2531                         ice_parse_vsi_func_caps(hw, func_p, &cap_resp[i]);
2532                         break;
2533                 case ICE_AQC_CAPS_1588:
2534                         ice_parse_1588_func_caps(hw, func_p, &cap_resp[i]);
2535                         break;
2536                 case ICE_AQC_CAPS_FD:
2537                         ice_parse_fdir_func_caps(hw, func_p);
2538                         break;
2539                 default:
2540                         /* Don't list common capabilities as unknown */
2541                         if (!found)
2542                                 ice_debug(hw, ICE_DBG_INIT, "func caps: unknown capability[%d]: 0x%x\n",
2543                                           i, cap);
2544                         break;
2545                 }
2546         }
2547
2548         ice_recalc_port_limited_caps(hw, &func_p->common_cap);
2549 }
2550
2551 /**
2552  * ice_func_id_to_logical_id - map from function id to logical pf id
2553  * @active_function_bitmap: active function bitmap
2554  * @pf_id: function number of device
2555  */
2556 static int ice_func_id_to_logical_id(u32 active_function_bitmap, u8 pf_id)
2557 {
2558         u8 logical_id = 0;
2559         u8 i;
2560
2561         for (i = 0; i < pf_id; i++)
2562                 if (active_function_bitmap & BIT(i))
2563                         logical_id++;
2564
2565         return logical_id;
2566 }
2567
2568 /**
2569  * ice_parse_valid_functions_cap - Parse ICE_AQC_CAPS_VALID_FUNCTIONS caps
2570  * @hw: pointer to the HW struct
2571  * @dev_p: pointer to device capabilities structure
2572  * @cap: capability element to parse
2573  *
2574  * Parse ICE_AQC_CAPS_VALID_FUNCTIONS for device capabilities.
2575  */
2576 static void
2577 ice_parse_valid_functions_cap(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2578                               struct ice_aqc_list_caps_elem *cap)
2579 {
2580         u32 number = LE32_TO_CPU(cap->number);
2581
2582         dev_p->num_funcs = ice_hweight32(number);
2583         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_funcs = %d\n",
2584                   dev_p->num_funcs);
2585
2586         hw->logical_pf_id = ice_func_id_to_logical_id(number, hw->pf_id);
2587 }
2588
2589 /**
2590  * ice_parse_vsi_dev_caps - Parse ICE_AQC_CAPS_VSI device caps
2591  * @hw: pointer to the HW struct
2592  * @dev_p: pointer to device capabilities structure
2593  * @cap: capability element to parse
2594  *
2595  * Parse ICE_AQC_CAPS_VSI for device capabilities.
2596  */
2597 static void
2598 ice_parse_vsi_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2599                        struct ice_aqc_list_caps_elem *cap)
2600 {
2601         u32 number = LE32_TO_CPU(cap->number);
2602
2603         dev_p->num_vsi_allocd_to_host = number;
2604         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_vsi_allocd_to_host = %d\n",
2605                   dev_p->num_vsi_allocd_to_host);
2606 }
2607
2608 /**
2609  * ice_parse_1588_dev_caps - Parse ICE_AQC_CAPS_1588 device caps
2610  * @hw: pointer to the HW struct
2611  * @dev_p: pointer to device capabilities structure
2612  * @cap: capability element to parse
2613  *
2614  * Parse ICE_AQC_CAPS_1588 for device capabilities.
2615  */
2616 static void
2617 ice_parse_1588_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2618                         struct ice_aqc_list_caps_elem *cap)
2619 {
2620         struct ice_ts_dev_info *info = &dev_p->ts_dev_info;
2621         u32 logical_id = LE32_TO_CPU(cap->logical_id);
2622         u32 phys_id = LE32_TO_CPU(cap->phys_id);
2623         u32 number = LE32_TO_CPU(cap->number);
2624
2625         info->ena = ((number & ICE_TS_DEV_ENA_M) != 0);
2626         dev_p->common_cap.ieee_1588 = info->ena;
2627
2628         info->tmr0_owner = number & ICE_TS_TMR0_OWNR_M;
2629         info->tmr0_owned = ((number & ICE_TS_TMR0_OWND_M) != 0);
2630         info->tmr0_ena = ((number & ICE_TS_TMR0_ENA_M) != 0);
2631
2632         info->tmr1_owner = (number & ICE_TS_TMR1_OWNR_M) >> ICE_TS_TMR1_OWNR_S;
2633         info->tmr1_owned = ((number & ICE_TS_TMR1_OWND_M) != 0);
2634         info->tmr1_ena = ((number & ICE_TS_TMR1_ENA_M) != 0);
2635
2636         info->ena_ports = logical_id;
2637         info->tmr_own_map = phys_id;
2638
2639         ice_debug(hw, ICE_DBG_INIT, "dev caps: ieee_1588 = %u\n",
2640                   dev_p->common_cap.ieee_1588);
2641         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_owner = %u\n",
2642                   info->tmr0_owner);
2643         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_owned = %u\n",
2644                   info->tmr0_owned);
2645         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr0_ena = %u\n",
2646                   info->tmr0_ena);
2647         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_owner = %u\n",
2648                   info->tmr1_owner);
2649         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_owned = %u\n",
2650                   info->tmr1_owned);
2651         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr1_ena = %u\n",
2652                   info->tmr1_ena);
2653         ice_debug(hw, ICE_DBG_INIT, "dev caps: ieee_1588 ena_ports = %u\n",
2654                   info->ena_ports);
2655         ice_debug(hw, ICE_DBG_INIT, "dev caps: tmr_own_map = %u\n",
2656                   info->tmr_own_map);
2657 }
2658
2659 /**
2660  * ice_parse_fdir_dev_caps - Parse ICE_AQC_CAPS_FD device caps
2661  * @hw: pointer to the HW struct
2662  * @dev_p: pointer to device capabilities structure
2663  * @cap: capability element to parse
2664  *
2665  * Parse ICE_AQC_CAPS_FD for device capabilities.
2666  */
2667 static void
2668 ice_parse_fdir_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2669                         struct ice_aqc_list_caps_elem *cap)
2670 {
2671         u32 number = LE32_TO_CPU(cap->number);
2672
2673         dev_p->num_flow_director_fltr = number;
2674         ice_debug(hw, ICE_DBG_INIT, "dev caps: num_flow_director_fltr = %d\n",
2675                   dev_p->num_flow_director_fltr);
2676 }
2677
2678 /**
2679  * ice_parse_dev_caps - Parse device capabilities
2680  * @hw: pointer to the HW struct
2681  * @dev_p: pointer to device capabilities structure
2682  * @buf: buffer containing the device capability records
2683  * @cap_count: the number of capabilities
2684  *
2685  * Helper device to parse device (0x000B) capabilities list. For
2686  * capabilities shared between device and function, this relies on
2687  * ice_parse_common_caps.
2688  *
2689  * Loop through the list of provided capabilities and extract the relevant
2690  * data into the device capabilities structured.
2691  */
2692 static void
2693 ice_parse_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_p,
2694                    void *buf, u32 cap_count)
2695 {
2696         struct ice_aqc_list_caps_elem *cap_resp;
2697         u32 i;
2698
2699         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
2700
2701         ice_memset(dev_p, 0, sizeof(*dev_p), ICE_NONDMA_MEM);
2702
2703         for (i = 0; i < cap_count; i++) {
2704                 u16 cap = LE16_TO_CPU(cap_resp[i].cap);
2705                 bool found;
2706
2707                 found = ice_parse_common_caps(hw, &dev_p->common_cap,
2708                                               &cap_resp[i], "dev caps");
2709
2710                 switch (cap) {
2711                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
2712                         ice_parse_valid_functions_cap(hw, dev_p, &cap_resp[i]);
2713                         break;
2714                 case ICE_AQC_CAPS_VSI:
2715                         ice_parse_vsi_dev_caps(hw, dev_p, &cap_resp[i]);
2716                         break;
2717                 case ICE_AQC_CAPS_1588:
2718                         ice_parse_1588_dev_caps(hw, dev_p, &cap_resp[i]);
2719                         break;
2720                 case  ICE_AQC_CAPS_FD:
2721                         ice_parse_fdir_dev_caps(hw, dev_p, &cap_resp[i]);
2722                         break;
2723                 default:
2724                         /* Don't list common capabilities as unknown */
2725                         if (!found)
2726                                 ice_debug(hw, ICE_DBG_INIT, "dev caps: unknown capability[%d]: 0x%x\n",
2727                                           i, cap);
2728                         break;
2729                 }
2730         }
2731
2732         ice_recalc_port_limited_caps(hw, &dev_p->common_cap);
2733 }
2734
2735 /**
2736  * ice_aq_list_caps - query function/device capabilities
2737  * @hw: pointer to the HW struct
2738  * @buf: a buffer to hold the capabilities
2739  * @buf_size: size of the buffer
2740  * @cap_count: if not NULL, set to the number of capabilities reported
2741  * @opc: capabilities type to discover, device or function
2742  * @cd: pointer to command details structure or NULL
2743  *
2744  * Get the function (0x000A) or device (0x000B) capabilities description from
2745  * firmware and store it in the buffer.
2746  *
2747  * If the cap_count pointer is not NULL, then it is set to the number of
2748  * capabilities firmware will report. Note that if the buffer size is too
2749  * small, it is possible the command will return ICE_AQ_ERR_ENOMEM. The
2750  * cap_count will still be updated in this case. It is recommended that the
2751  * buffer size be set to ICE_AQ_MAX_BUF_LEN (the largest possible buffer that
2752  * firmware could return) to avoid this.
2753  */
2754 static enum ice_status
2755 ice_aq_list_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2756                  enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2757 {
2758         struct ice_aqc_list_caps *cmd;
2759         struct ice_aq_desc desc;
2760         enum ice_status status;
2761
2762         cmd = &desc.params.get_cap;
2763
2764         if (opc != ice_aqc_opc_list_func_caps &&
2765             opc != ice_aqc_opc_list_dev_caps)
2766                 return ICE_ERR_PARAM;
2767
2768         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2769         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2770
2771         if (cap_count)
2772                 *cap_count = LE32_TO_CPU(cmd->count);
2773
2774         return status;
2775 }
2776
2777 /**
2778  * ice_discover_dev_caps - Read and extract device capabilities
2779  * @hw: pointer to the hardware structure
2780  * @dev_caps: pointer to device capabilities structure
2781  *
2782  * Read the device capabilities and extract them into the dev_caps structure
2783  * for later use.
2784  */
2785 static enum ice_status
2786 ice_discover_dev_caps(struct ice_hw *hw, struct ice_hw_dev_caps *dev_caps)
2787 {
2788         enum ice_status status;
2789         u32 cap_count = 0;
2790         void *cbuf;
2791
2792         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2793         if (!cbuf)
2794                 return ICE_ERR_NO_MEMORY;
2795
2796         /* Although the driver doesn't know the number of capabilities the
2797          * device will return, we can simply send a 4KB buffer, the maximum
2798          * possible size that firmware can return.
2799          */
2800         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2801
2802         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2803                                   ice_aqc_opc_list_dev_caps, NULL);
2804         if (!status)
2805                 ice_parse_dev_caps(hw, dev_caps, cbuf, cap_count);
2806         ice_free(hw, cbuf);
2807
2808         return status;
2809 }
2810
2811 /**
2812  * ice_discover_func_caps - Read and extract function capabilities
2813  * @hw: pointer to the hardware structure
2814  * @func_caps: pointer to function capabilities structure
2815  *
2816  * Read the function capabilities and extract them into the func_caps structure
2817  * for later use.
2818  */
2819 static enum ice_status
2820 ice_discover_func_caps(struct ice_hw *hw, struct ice_hw_func_caps *func_caps)
2821 {
2822         enum ice_status status;
2823         u32 cap_count = 0;
2824         void *cbuf;
2825
2826         cbuf = ice_malloc(hw, ICE_AQ_MAX_BUF_LEN);
2827         if (!cbuf)
2828                 return ICE_ERR_NO_MEMORY;
2829
2830         /* Although the driver doesn't know the number of capabilities the
2831          * device will return, we can simply send a 4KB buffer, the maximum
2832          * possible size that firmware can return.
2833          */
2834         cap_count = ICE_AQ_MAX_BUF_LEN / sizeof(struct ice_aqc_list_caps_elem);
2835
2836         status = ice_aq_list_caps(hw, cbuf, ICE_AQ_MAX_BUF_LEN, &cap_count,
2837                                   ice_aqc_opc_list_func_caps, NULL);
2838         if (!status)
2839                 ice_parse_func_caps(hw, func_caps, cbuf, cap_count);
2840         ice_free(hw, cbuf);
2841
2842         return status;
2843 }
2844
2845 /**
2846  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2847  * @hw: pointer to the hardware structure
2848  */
2849 void ice_set_safe_mode_caps(struct ice_hw *hw)
2850 {
2851         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2852         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2853         struct ice_hw_common_caps cached_caps;
2854         u32 num_funcs;
2855
2856         /* cache some func_caps values that should be restored after memset */
2857         cached_caps = func_caps->common_cap;
2858
2859         /* unset func capabilities */
2860         memset(func_caps, 0, sizeof(*func_caps));
2861
2862 #define ICE_RESTORE_FUNC_CAP(name) \
2863         func_caps->common_cap.name = cached_caps.name
2864
2865         /* restore cached values */
2866         ICE_RESTORE_FUNC_CAP(valid_functions);
2867         ICE_RESTORE_FUNC_CAP(txq_first_id);
2868         ICE_RESTORE_FUNC_CAP(rxq_first_id);
2869         ICE_RESTORE_FUNC_CAP(msix_vector_first_id);
2870         ICE_RESTORE_FUNC_CAP(max_mtu);
2871         ICE_RESTORE_FUNC_CAP(nvm_unified_update);
2872
2873         /* one Tx and one Rx queue in safe mode */
2874         func_caps->common_cap.num_rxq = 1;
2875         func_caps->common_cap.num_txq = 1;
2876
2877         /* two MSIX vectors, one for traffic and one for misc causes */
2878         func_caps->common_cap.num_msix_vectors = 2;
2879         func_caps->guar_num_vsi = 1;
2880
2881         /* cache some dev_caps values that should be restored after memset */
2882         cached_caps = dev_caps->common_cap;
2883         num_funcs = dev_caps->num_funcs;
2884
2885         /* unset dev capabilities */
2886         memset(dev_caps, 0, sizeof(*dev_caps));
2887
2888 #define ICE_RESTORE_DEV_CAP(name) \
2889         dev_caps->common_cap.name = cached_caps.name
2890
2891         /* restore cached values */
2892         ICE_RESTORE_DEV_CAP(valid_functions);
2893         ICE_RESTORE_DEV_CAP(txq_first_id);
2894         ICE_RESTORE_DEV_CAP(rxq_first_id);
2895         ICE_RESTORE_DEV_CAP(msix_vector_first_id);
2896         ICE_RESTORE_DEV_CAP(max_mtu);
2897         ICE_RESTORE_DEV_CAP(nvm_unified_update);
2898         dev_caps->num_funcs = num_funcs;
2899
2900         /* one Tx and one Rx queue per function in safe mode */
2901         dev_caps->common_cap.num_rxq = num_funcs;
2902         dev_caps->common_cap.num_txq = num_funcs;
2903
2904         /* two MSIX vectors per function */
2905         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2906 }
2907
2908 /**
2909  * ice_get_caps - get info about the HW
2910  * @hw: pointer to the hardware structure
2911  */
2912 enum ice_status ice_get_caps(struct ice_hw *hw)
2913 {
2914         enum ice_status status;
2915
2916         status = ice_discover_dev_caps(hw, &hw->dev_caps);
2917         if (status)
2918                 return status;
2919
2920         return ice_discover_func_caps(hw, &hw->func_caps);
2921 }
2922
2923 /**
2924  * ice_aq_manage_mac_write - manage MAC address write command
2925  * @hw: pointer to the HW struct
2926  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2927  * @flags: flags to control write behavior
2928  * @cd: pointer to command details structure or NULL
2929  *
2930  * This function is used to write MAC address to the NVM (0x0108).
2931  */
2932 enum ice_status
2933 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2934                         struct ice_sq_cd *cd)
2935 {
2936         struct ice_aqc_manage_mac_write *cmd;
2937         struct ice_aq_desc desc;
2938
2939         cmd = &desc.params.mac_write;
2940         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2941
2942         cmd->flags = flags;
2943         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_NONDMA);
2944
2945         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2946 }
2947
2948 /**
2949  * ice_aq_clear_pxe_mode
2950  * @hw: pointer to the HW struct
2951  *
2952  * Tell the firmware that the driver is taking over from PXE (0x0110).
2953  */
2954 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2955 {
2956         struct ice_aq_desc desc;
2957
2958         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2959         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2960
2961         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2962 }
2963
2964 /**
2965  * ice_clear_pxe_mode - clear pxe operations mode
2966  * @hw: pointer to the HW struct
2967  *
2968  * Make sure all PXE mode settings are cleared, including things
2969  * like descriptor fetch/write-back mode.
2970  */
2971 void ice_clear_pxe_mode(struct ice_hw *hw)
2972 {
2973         if (ice_check_sq_alive(hw, &hw->adminq))
2974                 ice_aq_clear_pxe_mode(hw);
2975 }
2976
2977 /**
2978  * ice_aq_set_port_params - set physical port parameters.
2979  * @pi: pointer to the port info struct
2980  * @bad_frame_vsi: defines the VSI to which bad frames are forwarded
2981  * @save_bad_pac: if set packets with errors are forwarded to the bad frames VSI
2982  * @pad_short_pac: if set transmit packets smaller than 60 bytes are padded
2983  * @double_vlan: if set double VLAN is enabled
2984  * @cd: pointer to command details structure or NULL
2985  *
2986  * Set Physical port parameters (0x0203)
2987  */
2988 enum ice_status
2989 ice_aq_set_port_params(struct ice_port_info *pi, u16 bad_frame_vsi,
2990                        bool save_bad_pac, bool pad_short_pac, bool double_vlan,
2991                        struct ice_sq_cd *cd)
2992
2993 {
2994         struct ice_aqc_set_port_params *cmd;
2995         struct ice_hw *hw = pi->hw;
2996         struct ice_aq_desc desc;
2997         u16 cmd_flags = 0;
2998
2999         cmd = &desc.params.set_port_params;
3000
3001         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_params);
3002         cmd->bad_frame_vsi = CPU_TO_LE16(bad_frame_vsi);
3003         if (save_bad_pac)
3004                 cmd_flags |= ICE_AQC_SET_P_PARAMS_SAVE_BAD_PACKETS;
3005         if (pad_short_pac)
3006                 cmd_flags |= ICE_AQC_SET_P_PARAMS_PAD_SHORT_PACKETS;
3007         if (double_vlan)
3008                 cmd_flags |= ICE_AQC_SET_P_PARAMS_DOUBLE_VLAN_ENA;
3009         cmd->cmd_flags = CPU_TO_LE16(cmd_flags);
3010
3011         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3012 }
3013
3014 /**
3015  * ice_is_100m_speed_supported
3016  * @hw: pointer to the HW struct
3017  *
3018  * returns true if 100M speeds are supported by the device,
3019  * false otherwise.
3020  */
3021 bool ice_is_100m_speed_supported(struct ice_hw *hw)
3022 {
3023         switch (hw->device_id) {
3024         case ICE_DEV_ID_E822C_10G_BASE_T:
3025         case ICE_DEV_ID_E822C_SGMII:
3026         case ICE_DEV_ID_E822L_10G_BASE_T:
3027         case ICE_DEV_ID_E822L_SGMII:
3028         case ICE_DEV_ID_E823L_10G_BASE_T:
3029         case ICE_DEV_ID_E823L_1GBE:
3030                 return true;
3031         default:
3032                 return false;
3033         }
3034 }
3035
3036 /**
3037  * ice_get_link_speed_based_on_phy_type - returns link speed
3038  * @phy_type_low: lower part of phy_type
3039  * @phy_type_high: higher part of phy_type
3040  *
3041  * This helper function will convert an entry in PHY type structure
3042  * [phy_type_low, phy_type_high] to its corresponding link speed.
3043  * Note: In the structure of [phy_type_low, phy_type_high], there should
3044  * be one bit set, as this function will convert one PHY type to its
3045  * speed.
3046  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
3047  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
3048  */
3049 static u16
3050 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
3051 {
3052         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
3053         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
3054
3055         switch (phy_type_low) {
3056         case ICE_PHY_TYPE_LOW_100BASE_TX:
3057         case ICE_PHY_TYPE_LOW_100M_SGMII:
3058                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
3059                 break;
3060         case ICE_PHY_TYPE_LOW_1000BASE_T:
3061         case ICE_PHY_TYPE_LOW_1000BASE_SX:
3062         case ICE_PHY_TYPE_LOW_1000BASE_LX:
3063         case ICE_PHY_TYPE_LOW_1000BASE_KX:
3064         case ICE_PHY_TYPE_LOW_1G_SGMII:
3065                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
3066                 break;
3067         case ICE_PHY_TYPE_LOW_2500BASE_T:
3068         case ICE_PHY_TYPE_LOW_2500BASE_X:
3069         case ICE_PHY_TYPE_LOW_2500BASE_KX:
3070                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
3071                 break;
3072         case ICE_PHY_TYPE_LOW_5GBASE_T:
3073         case ICE_PHY_TYPE_LOW_5GBASE_KR:
3074                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
3075                 break;
3076         case ICE_PHY_TYPE_LOW_10GBASE_T:
3077         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
3078         case ICE_PHY_TYPE_LOW_10GBASE_SR:
3079         case ICE_PHY_TYPE_LOW_10GBASE_LR:
3080         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
3081         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
3082         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
3083                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
3084                 break;
3085         case ICE_PHY_TYPE_LOW_25GBASE_T:
3086         case ICE_PHY_TYPE_LOW_25GBASE_CR:
3087         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
3088         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
3089         case ICE_PHY_TYPE_LOW_25GBASE_SR:
3090         case ICE_PHY_TYPE_LOW_25GBASE_LR:
3091         case ICE_PHY_TYPE_LOW_25GBASE_KR:
3092         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
3093         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
3094         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
3095         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
3096                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
3097                 break;
3098         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
3099         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
3100         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
3101         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
3102         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
3103         case ICE_PHY_TYPE_LOW_40G_XLAUI:
3104                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
3105                 break;
3106         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
3107         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
3108         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
3109         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
3110         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
3111         case ICE_PHY_TYPE_LOW_50G_LAUI2:
3112         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
3113         case ICE_PHY_TYPE_LOW_50G_AUI2:
3114         case ICE_PHY_TYPE_LOW_50GBASE_CP:
3115         case ICE_PHY_TYPE_LOW_50GBASE_SR:
3116         case ICE_PHY_TYPE_LOW_50GBASE_FR:
3117         case ICE_PHY_TYPE_LOW_50GBASE_LR:
3118         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
3119         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
3120         case ICE_PHY_TYPE_LOW_50G_AUI1:
3121                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
3122                 break;
3123         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
3124         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
3125         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
3126         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
3127         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
3128         case ICE_PHY_TYPE_LOW_100G_CAUI4:
3129         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
3130         case ICE_PHY_TYPE_LOW_100G_AUI4:
3131         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
3132         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
3133         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
3134         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
3135         case ICE_PHY_TYPE_LOW_100GBASE_DR:
3136                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
3137                 break;
3138         default:
3139                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
3140                 break;
3141         }
3142
3143         switch (phy_type_high) {
3144         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
3145         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
3146         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
3147         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
3148         case ICE_PHY_TYPE_HIGH_100G_AUI2:
3149                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
3150                 break;
3151         default:
3152                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
3153                 break;
3154         }
3155
3156         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
3157             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
3158                 return ICE_AQ_LINK_SPEED_UNKNOWN;
3159         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
3160                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
3161                 return ICE_AQ_LINK_SPEED_UNKNOWN;
3162         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
3163                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
3164                 return speed_phy_type_low;
3165         else
3166                 return speed_phy_type_high;
3167 }
3168
3169 /**
3170  * ice_update_phy_type
3171  * @phy_type_low: pointer to the lower part of phy_type
3172  * @phy_type_high: pointer to the higher part of phy_type
3173  * @link_speeds_bitmap: targeted link speeds bitmap
3174  *
3175  * Note: For the link_speeds_bitmap structure, you can check it at
3176  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
3177  * link_speeds_bitmap include multiple speeds.
3178  *
3179  * Each entry in this [phy_type_low, phy_type_high] structure will
3180  * present a certain link speed. This helper function will turn on bits
3181  * in [phy_type_low, phy_type_high] structure based on the value of
3182  * link_speeds_bitmap input parameter.
3183  */
3184 void
3185 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
3186                     u16 link_speeds_bitmap)
3187 {
3188         u64 pt_high;
3189         u64 pt_low;
3190         int index;
3191         u16 speed;
3192
3193         /* We first check with low part of phy_type */
3194         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
3195                 pt_low = BIT_ULL(index);
3196                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
3197
3198                 if (link_speeds_bitmap & speed)
3199                         *phy_type_low |= BIT_ULL(index);
3200         }
3201
3202         /* We then check with high part of phy_type */
3203         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
3204                 pt_high = BIT_ULL(index);
3205                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
3206
3207                 if (link_speeds_bitmap & speed)
3208                         *phy_type_high |= BIT_ULL(index);
3209         }
3210 }
3211
3212 /**
3213  * ice_aq_set_phy_cfg
3214  * @hw: pointer to the HW struct
3215  * @pi: port info structure of the interested logical port
3216  * @cfg: structure with PHY configuration data to be set
3217  * @cd: pointer to command details structure or NULL
3218  *
3219  * Set the various PHY configuration parameters supported on the Port.
3220  * One or more of the Set PHY config parameters may be ignored in an MFP
3221  * mode as the PF may not have the privilege to set some of the PHY Config
3222  * parameters. This status will be indicated by the command response (0x0601).
3223  */
3224 enum ice_status
3225 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
3226                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
3227 {
3228         struct ice_aq_desc desc;
3229         enum ice_status status;
3230
3231         if (!cfg)
3232                 return ICE_ERR_PARAM;
3233
3234         /* Ensure that only valid bits of cfg->caps can be turned on. */
3235         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
3236                 ice_debug(hw, ICE_DBG_PHY, "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
3237                           cfg->caps);
3238
3239                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
3240         }
3241
3242         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
3243         desc.params.set_phy.lport_num = pi->lport;
3244         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3245
3246         ice_debug(hw, ICE_DBG_LINK, "set phy cfg\n");
3247         ice_debug(hw, ICE_DBG_LINK, "   phy_type_low = 0x%llx\n",
3248                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
3249         ice_debug(hw, ICE_DBG_LINK, "   phy_type_high = 0x%llx\n",
3250                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
3251         ice_debug(hw, ICE_DBG_LINK, "   caps = 0x%x\n", cfg->caps);
3252         ice_debug(hw, ICE_DBG_LINK, "   low_power_ctrl_an = 0x%x\n",
3253                   cfg->low_power_ctrl_an);
3254         ice_debug(hw, ICE_DBG_LINK, "   eee_cap = 0x%x\n", cfg->eee_cap);
3255         ice_debug(hw, ICE_DBG_LINK, "   eeer_value = 0x%x\n", cfg->eeer_value);
3256         ice_debug(hw, ICE_DBG_LINK, "   link_fec_opt = 0x%x\n",
3257                   cfg->link_fec_opt);
3258
3259         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
3260
3261         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
3262                 status = ICE_SUCCESS;
3263
3264         if (!status)
3265                 pi->phy.curr_user_phy_cfg = *cfg;
3266
3267         return status;
3268 }
3269
3270 /**
3271  * ice_update_link_info - update status of the HW network link
3272  * @pi: port info structure of the interested logical port
3273  */
3274 enum ice_status ice_update_link_info(struct ice_port_info *pi)
3275 {
3276         struct ice_link_status *li;
3277         enum ice_status status;
3278
3279         if (!pi)
3280                 return ICE_ERR_PARAM;
3281
3282         li = &pi->phy.link_info;
3283
3284         status = ice_aq_get_link_info(pi, true, NULL, NULL);
3285         if (status)
3286                 return status;
3287
3288         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
3289                 struct ice_aqc_get_phy_caps_data *pcaps;
3290                 struct ice_hw *hw;
3291
3292                 hw = pi->hw;
3293                 pcaps = (struct ice_aqc_get_phy_caps_data *)
3294                         ice_malloc(hw, sizeof(*pcaps));
3295                 if (!pcaps)
3296                         return ICE_ERR_NO_MEMORY;
3297
3298                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
3299                                              pcaps, NULL);
3300
3301                 if (status == ICE_SUCCESS)
3302                         ice_memcpy(li->module_type, &pcaps->module_type,
3303                                    sizeof(li->module_type),
3304                                    ICE_NONDMA_TO_NONDMA);
3305
3306                 ice_free(hw, pcaps);
3307         }
3308
3309         return status;
3310 }
3311
3312 /**
3313  * ice_cache_phy_user_req
3314  * @pi: port information structure
3315  * @cache_data: PHY logging data
3316  * @cache_mode: PHY logging mode
3317  *
3318  * Log the user request on (FC, FEC, SPEED) for later user.
3319  */
3320 static void
3321 ice_cache_phy_user_req(struct ice_port_info *pi,
3322                        struct ice_phy_cache_mode_data cache_data,
3323                        enum ice_phy_cache_mode cache_mode)
3324 {
3325         if (!pi)
3326                 return;
3327
3328         switch (cache_mode) {
3329         case ICE_FC_MODE:
3330                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
3331                 break;
3332         case ICE_SPEED_MODE:
3333                 pi->phy.curr_user_speed_req =
3334                         cache_data.data.curr_user_speed_req;
3335                 break;
3336         case ICE_FEC_MODE:
3337                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
3338                 break;
3339         default:
3340                 break;
3341         }
3342 }
3343
3344 /**
3345  * ice_caps_to_fc_mode
3346  * @caps: PHY capabilities
3347  *
3348  * Convert PHY FC capabilities to ice FC mode
3349  */
3350 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
3351 {
3352         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
3353             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
3354                 return ICE_FC_FULL;
3355
3356         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
3357                 return ICE_FC_TX_PAUSE;
3358
3359         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
3360                 return ICE_FC_RX_PAUSE;
3361
3362         return ICE_FC_NONE;
3363 }
3364
3365 /**
3366  * ice_caps_to_fec_mode
3367  * @caps: PHY capabilities
3368  * @fec_options: Link FEC options
3369  *
3370  * Convert PHY FEC capabilities to ice FEC mode
3371  */
3372 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
3373 {
3374         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
3375                 return ICE_FEC_AUTO;
3376
3377         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3378                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3379                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
3380                            ICE_AQC_PHY_FEC_25G_KR_REQ))
3381                 return ICE_FEC_BASER;
3382
3383         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3384                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
3385                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
3386                 return ICE_FEC_RS;
3387
3388         return ICE_FEC_NONE;
3389 }
3390
3391 /**
3392  * ice_cfg_phy_fc - Configure PHY FC data based on FC mode
3393  * @pi: port information structure
3394  * @cfg: PHY configuration data to set FC mode
3395  * @req_mode: FC mode to configure
3396  */
3397 static enum ice_status
3398 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3399                enum ice_fc_mode req_mode)
3400 {
3401         struct ice_phy_cache_mode_data cache_data;
3402         u8 pause_mask = 0x0;
3403
3404         if (!pi || !cfg)
3405                 return ICE_ERR_BAD_PTR;
3406
3407         switch (req_mode) {
3408         case ICE_FC_AUTO:
3409         {
3410                 struct ice_aqc_get_phy_caps_data *pcaps;
3411                 enum ice_status status;
3412
3413                 pcaps = (struct ice_aqc_get_phy_caps_data *)
3414                         ice_malloc(pi->hw, sizeof(*pcaps));
3415                 if (!pcaps)
3416                         return ICE_ERR_NO_MEMORY;
3417
3418                 /* Query the value of FC that both the NIC and attached media
3419                  * can do.
3420                  */
3421                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
3422                                              pcaps, NULL);
3423                 if (status) {
3424                         ice_free(pi->hw, pcaps);
3425                         return status;
3426                 }
3427
3428                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3429                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3430
3431                 ice_free(pi->hw, pcaps);
3432                 break;
3433         }
3434         case ICE_FC_FULL:
3435                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3436                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3437                 break;
3438         case ICE_FC_RX_PAUSE:
3439                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
3440                 break;
3441         case ICE_FC_TX_PAUSE:
3442                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
3443                 break;
3444         default:
3445                 break;
3446         }
3447
3448         /* clear the old pause settings */
3449         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
3450                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
3451
3452         /* set the new capabilities */
3453         cfg->caps |= pause_mask;
3454
3455         /* Cache user FC request */
3456         cache_data.data.curr_user_fc_req = req_mode;
3457         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
3458
3459         return ICE_SUCCESS;
3460 }
3461
3462 /**
3463  * ice_set_fc
3464  * @pi: port information structure
3465  * @aq_failures: pointer to status code, specific to ice_set_fc routine
3466  * @ena_auto_link_update: enable automatic link update
3467  *
3468  * Set the requested flow control mode.
3469  */
3470 enum ice_status
3471 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
3472 {
3473         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
3474         struct ice_aqc_get_phy_caps_data *pcaps;
3475         enum ice_status status;
3476         struct ice_hw *hw;
3477
3478         if (!pi || !aq_failures)
3479                 return ICE_ERR_BAD_PTR;
3480
3481         *aq_failures = 0;
3482         hw = pi->hw;
3483
3484         pcaps = (struct ice_aqc_get_phy_caps_data *)
3485                 ice_malloc(hw, sizeof(*pcaps));
3486         if (!pcaps)
3487                 return ICE_ERR_NO_MEMORY;
3488
3489         /* Get the current PHY config */
3490         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_ACTIVE_CFG,
3491                                      pcaps, NULL);
3492
3493         if (status) {
3494                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
3495                 goto out;
3496         }
3497
3498         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
3499
3500         /* Configure the set PHY data */
3501         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
3502         if (status) {
3503                 if (status != ICE_ERR_BAD_PTR)
3504                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
3505
3506                 goto out;
3507         }
3508
3509         /* If the capabilities have changed, then set the new config */
3510         if (cfg.caps != pcaps->caps) {
3511                 int retry_count, retry_max = 10;
3512
3513                 /* Auto restart link so settings take effect */
3514                 if (ena_auto_link_update)
3515                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
3516
3517                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
3518                 if (status) {
3519                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
3520                         goto out;
3521                 }
3522
3523                 /* Update the link info
3524                  * It sometimes takes a really long time for link to
3525                  * come back from the atomic reset. Thus, we wait a
3526                  * little bit.
3527                  */
3528                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
3529                         status = ice_update_link_info(pi);
3530
3531                         if (status == ICE_SUCCESS)
3532                                 break;
3533
3534                         ice_msec_delay(100, true);
3535                 }
3536
3537                 if (status)
3538                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
3539         }
3540
3541 out:
3542         ice_free(hw, pcaps);
3543         return status;
3544 }
3545
3546 /**
3547  * ice_phy_caps_equals_cfg
3548  * @phy_caps: PHY capabilities
3549  * @phy_cfg: PHY configuration
3550  *
3551  * Helper function to determine if PHY capabilities matches PHY
3552  * configuration
3553  */
3554 bool
3555 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
3556                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
3557 {
3558         u8 caps_mask, cfg_mask;
3559
3560         if (!phy_caps || !phy_cfg)
3561                 return false;
3562
3563         /* These bits are not common between capabilities and configuration.
3564          * Do not use them to determine equality.
3565          */
3566         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
3567                                               ICE_AQC_PHY_EN_MOD_QUAL);
3568         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
3569
3570         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
3571             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
3572             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
3573             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
3574             phy_caps->eee_cap != phy_cfg->eee_cap ||
3575             phy_caps->eeer_value != phy_cfg->eeer_value ||
3576             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
3577                 return false;
3578
3579         return true;
3580 }
3581
3582 /**
3583  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
3584  * @pi: port information structure
3585  * @caps: PHY ability structure to copy data from
3586  * @cfg: PHY configuration structure to copy data to
3587  *
3588  * Helper function to copy AQC PHY get ability data to PHY set configuration
3589  * data structure
3590  */
3591 void
3592 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
3593                          struct ice_aqc_get_phy_caps_data *caps,
3594                          struct ice_aqc_set_phy_cfg_data *cfg)
3595 {
3596         if (!pi || !caps || !cfg)
3597                 return;
3598
3599         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
3600         cfg->phy_type_low = caps->phy_type_low;
3601         cfg->phy_type_high = caps->phy_type_high;
3602         cfg->caps = caps->caps;
3603         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
3604         cfg->eee_cap = caps->eee_cap;
3605         cfg->eeer_value = caps->eeer_value;
3606         cfg->link_fec_opt = caps->link_fec_options;
3607         cfg->module_compliance_enforcement =
3608                 caps->module_compliance_enforcement;
3609 }
3610
3611 /**
3612  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
3613  * @pi: port information structure
3614  * @cfg: PHY configuration data to set FEC mode
3615  * @fec: FEC mode to configure
3616  */
3617 enum ice_status
3618 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
3619                 enum ice_fec_mode fec)
3620 {
3621         struct ice_aqc_get_phy_caps_data *pcaps;
3622         enum ice_status status = ICE_SUCCESS;
3623         struct ice_hw *hw;
3624
3625         if (!pi || !cfg)
3626                 return ICE_ERR_BAD_PTR;
3627
3628         hw = pi->hw;
3629
3630         pcaps = (struct ice_aqc_get_phy_caps_data *)
3631                 ice_malloc(hw, sizeof(*pcaps));
3632         if (!pcaps)
3633                 return ICE_ERR_NO_MEMORY;
3634
3635         status = ice_aq_get_phy_caps(pi, false,
3636                                      (ice_fw_supports_report_dflt_cfg(hw) ?
3637                                       ICE_AQC_REPORT_DFLT_CFG :
3638                                       ICE_AQC_REPORT_TOPO_CAP_MEDIA), pcaps, NULL);
3639
3640         if (status)
3641                 goto out;
3642
3643         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
3644         cfg->link_fec_opt = pcaps->link_fec_options;
3645
3646         switch (fec) {
3647         case ICE_FEC_BASER:
3648                 /* Clear RS bits, and AND BASE-R ability
3649                  * bits and OR request bits.
3650                  */
3651                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
3652                         ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
3653                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
3654                         ICE_AQC_PHY_FEC_25G_KR_REQ;
3655                 break;
3656         case ICE_FEC_RS:
3657                 /* Clear BASE-R bits, and AND RS ability
3658                  * bits and OR request bits.
3659                  */
3660                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
3661                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
3662                         ICE_AQC_PHY_FEC_25G_RS_544_REQ;
3663                 break;
3664         case ICE_FEC_NONE:
3665                 /* Clear all FEC option bits. */
3666                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
3667                 break;
3668         case ICE_FEC_AUTO:
3669                 /* AND auto FEC bit, and all caps bits. */
3670                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
3671                 cfg->link_fec_opt |= pcaps->link_fec_options;
3672                 break;
3673         default:
3674                 status = ICE_ERR_PARAM;
3675                 break;
3676         }
3677
3678         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw) &&
3679             !ice_fw_supports_report_dflt_cfg(pi->hw)) {
3680                 struct ice_link_default_override_tlv tlv;
3681
3682                 if (ice_get_link_default_override(&tlv, pi))
3683                         goto out;
3684
3685                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
3686                     (tlv.options & ICE_LINK_OVERRIDE_EN))
3687                         cfg->link_fec_opt = tlv.fec_options;
3688         }
3689
3690 out:
3691         ice_free(hw, pcaps);
3692
3693         return status;
3694 }
3695
3696 /**
3697  * ice_get_link_status - get status of the HW network link
3698  * @pi: port information structure
3699  * @link_up: pointer to bool (true/false = linkup/linkdown)
3700  *
3701  * Variable link_up is true if link is up, false if link is down.
3702  * The variable link_up is invalid if status is non zero. As a
3703  * result of this call, link status reporting becomes enabled
3704  */
3705 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
3706 {
3707         struct ice_phy_info *phy_info;
3708         enum ice_status status = ICE_SUCCESS;
3709
3710         if (!pi || !link_up)
3711                 return ICE_ERR_PARAM;
3712
3713         phy_info = &pi->phy;
3714
3715         if (phy_info->get_link_info) {
3716                 status = ice_update_link_info(pi);
3717
3718                 if (status)
3719                         ice_debug(pi->hw, ICE_DBG_LINK, "get link status error, status = %d\n",
3720                                   status);
3721         }
3722
3723         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
3724
3725         return status;
3726 }
3727
3728 /**
3729  * ice_aq_set_link_restart_an
3730  * @pi: pointer to the port information structure
3731  * @ena_link: if true: enable link, if false: disable link
3732  * @cd: pointer to command details structure or NULL
3733  *
3734  * Sets up the link and restarts the Auto-Negotiation over the link.
3735  */
3736 enum ice_status
3737 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
3738                            struct ice_sq_cd *cd)
3739 {
3740         struct ice_aqc_restart_an *cmd;
3741         struct ice_aq_desc desc;
3742
3743         cmd = &desc.params.restart_an;
3744
3745         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
3746
3747         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
3748         cmd->lport_num = pi->lport;
3749         if (ena_link)
3750                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
3751         else
3752                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
3753
3754         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
3755 }
3756
3757 /**
3758  * ice_aq_set_event_mask
3759  * @hw: pointer to the HW struct
3760  * @port_num: port number of the physical function
3761  * @mask: event mask to be set
3762  * @cd: pointer to command details structure or NULL
3763  *
3764  * Set event mask (0x0613)
3765  */
3766 enum ice_status
3767 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
3768                       struct ice_sq_cd *cd)
3769 {
3770         struct ice_aqc_set_event_mask *cmd;
3771         struct ice_aq_desc desc;
3772
3773         cmd = &desc.params.set_event_mask;
3774
3775         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
3776
3777         cmd->lport_num = port_num;
3778
3779         cmd->event_mask = CPU_TO_LE16(mask);
3780         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3781 }
3782
3783 /**
3784  * ice_aq_set_mac_loopback
3785  * @hw: pointer to the HW struct
3786  * @ena_lpbk: Enable or Disable loopback
3787  * @cd: pointer to command details structure or NULL
3788  *
3789  * Enable/disable loopback on a given port
3790  */
3791 enum ice_status
3792 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
3793 {
3794         struct ice_aqc_set_mac_lb *cmd;
3795         struct ice_aq_desc desc;
3796
3797         cmd = &desc.params.set_mac_lb;
3798
3799         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
3800         if (ena_lpbk)
3801                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
3802
3803         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3804 }
3805
3806 /**
3807  * ice_aq_set_port_id_led
3808  * @pi: pointer to the port information
3809  * @is_orig_mode: is this LED set to original mode (by the net-list)
3810  * @cd: pointer to command details structure or NULL
3811  *
3812  * Set LED value for the given port (0x06e9)
3813  */
3814 enum ice_status
3815 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
3816                        struct ice_sq_cd *cd)
3817 {
3818         struct ice_aqc_set_port_id_led *cmd;
3819         struct ice_hw *hw = pi->hw;
3820         struct ice_aq_desc desc;
3821
3822         cmd = &desc.params.set_port_id_led;
3823
3824         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
3825
3826         if (is_orig_mode)
3827                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
3828         else
3829                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
3830
3831         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3832 }
3833
3834 /**
3835  * ice_aq_sff_eeprom
3836  * @hw: pointer to the HW struct
3837  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
3838  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
3839  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
3840  * @page: QSFP page
3841  * @set_page: set or ignore the page
3842  * @data: pointer to data buffer to be read/written to the I2C device.
3843  * @length: 1-16 for read, 1 for write.
3844  * @write: 0 read, 1 for write.
3845  * @cd: pointer to command details structure or NULL
3846  *
3847  * Read/Write SFF EEPROM (0x06EE)
3848  */
3849 enum ice_status
3850 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
3851                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
3852                   bool write, struct ice_sq_cd *cd)
3853 {
3854         struct ice_aqc_sff_eeprom *cmd;
3855         struct ice_aq_desc desc;
3856         enum ice_status status;
3857
3858         if (!data || (mem_addr & 0xff00))
3859                 return ICE_ERR_PARAM;
3860
3861         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
3862         cmd = &desc.params.read_write_sff_param;
3863         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD);
3864         cmd->lport_num = (u8)(lport & 0xff);
3865         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
3866         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
3867                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
3868                                         ((set_page <<
3869                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
3870                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
3871         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
3872         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
3873         if (write)
3874                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3875
3876         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3877         return status;
3878 }
3879
3880 /**
3881  * ice_aq_prog_topo_dev_nvm
3882  * @hw: pointer to the hardware structure
3883  * @topo_params: pointer to structure storing topology parameters for a device
3884  * @cd: pointer to command details structure or NULL
3885  *
3886  * Program Topology Device NVM (0x06F2)
3887  *
3888  */
3889 enum ice_status
3890 ice_aq_prog_topo_dev_nvm(struct ice_hw *hw,
3891                          struct ice_aqc_link_topo_params *topo_params,
3892                          struct ice_sq_cd *cd)
3893 {
3894         struct ice_aqc_prog_topo_dev_nvm *cmd;
3895         struct ice_aq_desc desc;
3896
3897         cmd = &desc.params.prog_topo_dev_nvm;
3898
3899         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_prog_topo_dev_nvm);
3900
3901         ice_memcpy(&cmd->topo_params, topo_params, sizeof(*topo_params),
3902                    ICE_NONDMA_TO_NONDMA);
3903
3904         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3905 }
3906
3907 /**
3908  * ice_aq_read_topo_dev_nvm
3909  * @hw: pointer to the hardware structure
3910  * @topo_params: pointer to structure storing topology parameters for a device
3911  * @start_address: byte offset in the topology device NVM
3912  * @data: pointer to data buffer
3913  * @data_size: number of bytes to be read from the topology device NVM
3914  * @cd: pointer to command details structure or NULL
3915  * Read Topology Device NVM (0x06F3)
3916  *
3917  */
3918 enum ice_status
3919 ice_aq_read_topo_dev_nvm(struct ice_hw *hw,
3920                          struct ice_aqc_link_topo_params *topo_params,
3921                          u32 start_address, u8 *data, u8 data_size,
3922                          struct ice_sq_cd *cd)
3923 {
3924         struct ice_aqc_read_topo_dev_nvm *cmd;
3925         struct ice_aq_desc desc;
3926         enum ice_status status;
3927
3928         if (!data || data_size == 0 ||
3929             data_size > ICE_AQC_READ_TOPO_DEV_NVM_DATA_READ_SIZE)
3930                 return ICE_ERR_PARAM;
3931
3932         cmd = &desc.params.read_topo_dev_nvm;
3933
3934         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_read_topo_dev_nvm);
3935
3936         desc.datalen = data_size;
3937         ice_memcpy(&cmd->topo_params, topo_params, sizeof(*topo_params),
3938                    ICE_NONDMA_TO_NONDMA);
3939         cmd->start_address = CPU_TO_LE32(start_address);
3940
3941         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
3942         if (status)
3943                 return status;
3944
3945         ice_memcpy(data, cmd->data_read, data_size, ICE_NONDMA_TO_NONDMA);
3946
3947         return ICE_SUCCESS;
3948 }
3949
3950 /**
3951  * __ice_aq_get_set_rss_lut
3952  * @hw: pointer to the hardware structure
3953  * @params: RSS LUT parameters
3954  * @set: set true to set the table, false to get the table
3955  *
3956  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3957  */
3958 static enum ice_status
3959 __ice_aq_get_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *params, bool set)
3960 {
3961         u16 flags = 0, vsi_id, lut_type, lut_size, glob_lut_idx, vsi_handle;
3962         struct ice_aqc_get_set_rss_lut *cmd_resp;
3963         struct ice_aq_desc desc;
3964         enum ice_status status;
3965         u8 *lut;
3966
3967         if (!params)
3968                 return ICE_ERR_PARAM;
3969
3970         vsi_handle = params->vsi_handle;
3971         lut = params->lut;
3972
3973         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3974                 return ICE_ERR_PARAM;
3975
3976         lut_size = params->lut_size;
3977         lut_type = params->lut_type;
3978         glob_lut_idx = params->global_lut_id;
3979         vsi_id = ice_get_hw_vsi_num(hw, vsi_handle);
3980
3981         cmd_resp = &desc.params.get_set_rss_lut;
3982
3983         if (set) {
3984                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3985                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3986         } else {
3987                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3988         }
3989
3990         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3991                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3992                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3993                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3994
3995         switch (lut_type) {
3996         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3997         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3998         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3999                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
4000                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
4001                 break;
4002         default:
4003                 status = ICE_ERR_PARAM;
4004                 goto ice_aq_get_set_rss_lut_exit;
4005         }
4006
4007         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
4008                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
4009                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
4010
4011                 if (!set)
4012                         goto ice_aq_get_set_rss_lut_send;
4013         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
4014                 if (!set)
4015                         goto ice_aq_get_set_rss_lut_send;
4016         } else {
4017                 goto ice_aq_get_set_rss_lut_send;
4018         }
4019
4020         /* LUT size is only valid for Global and PF table types */
4021         switch (lut_size) {
4022         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
4023                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
4024                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
4025                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
4026                 break;
4027         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
4028                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
4029                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
4030                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
4031                 break;
4032         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
4033                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
4034                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
4035                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
4036                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
4037                         break;
4038                 }
4039                 /* fall-through */
4040         default:
4041                 status = ICE_ERR_PARAM;
4042                 goto ice_aq_get_set_rss_lut_exit;
4043         }
4044
4045 ice_aq_get_set_rss_lut_send:
4046         cmd_resp->flags = CPU_TO_LE16(flags);
4047         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
4048
4049 ice_aq_get_set_rss_lut_exit:
4050         return status;
4051 }
4052
4053 /**
4054  * ice_aq_get_rss_lut
4055  * @hw: pointer to the hardware structure
4056  * @get_params: RSS LUT parameters used to specify which RSS LUT to get
4057  *
4058  * get the RSS lookup table, PF or VSI type
4059  */
4060 enum ice_status
4061 ice_aq_get_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *get_params)
4062 {
4063         return __ice_aq_get_set_rss_lut(hw, get_params, false);
4064 }
4065
4066 /**
4067  * ice_aq_set_rss_lut
4068  * @hw: pointer to the hardware structure
4069  * @set_params: RSS LUT parameters used to specify how to set the RSS LUT
4070  *
4071  * set the RSS lookup table, PF or VSI type
4072  */
4073 enum ice_status
4074 ice_aq_set_rss_lut(struct ice_hw *hw, struct ice_aq_get_set_rss_lut_params *set_params)
4075 {
4076         return __ice_aq_get_set_rss_lut(hw, set_params, true);
4077 }
4078
4079 /**
4080  * __ice_aq_get_set_rss_key
4081  * @hw: pointer to the HW struct
4082  * @vsi_id: VSI FW index
4083  * @key: pointer to key info struct
4084  * @set: set true to set the key, false to get the key
4085  *
4086  * get (0x0B04) or set (0x0B02) the RSS key per VSI
4087  */
4088 static enum
4089 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
4090                                     struct ice_aqc_get_set_rss_keys *key,
4091                                     bool set)
4092 {
4093         struct ice_aqc_get_set_rss_key *cmd_resp;
4094         u16 key_size = sizeof(*key);
4095         struct ice_aq_desc desc;
4096
4097         cmd_resp = &desc.params.get_set_rss_key;
4098
4099         if (set) {
4100                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
4101                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4102         } else {
4103                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
4104         }
4105
4106         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
4107                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
4108                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
4109                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
4110
4111         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
4112 }
4113
4114 /**
4115  * ice_aq_get_rss_key
4116  * @hw: pointer to the HW struct
4117  * @vsi_handle: software VSI handle
4118  * @key: pointer to key info struct
4119  *
4120  * get the RSS key per VSI
4121  */
4122 enum ice_status
4123 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
4124                    struct ice_aqc_get_set_rss_keys *key)
4125 {
4126         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
4127                 return ICE_ERR_PARAM;
4128
4129         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
4130                                         key, false);
4131 }
4132
4133 /**
4134  * ice_aq_set_rss_key
4135  * @hw: pointer to the HW struct
4136  * @vsi_handle: software VSI handle
4137  * @keys: pointer to key info struct
4138  *
4139  * set the RSS key per VSI
4140  */
4141 enum ice_status
4142 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
4143                    struct ice_aqc_get_set_rss_keys *keys)
4144 {
4145         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
4146                 return ICE_ERR_PARAM;
4147
4148         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
4149                                         keys, true);
4150 }
4151
4152 /**
4153  * ice_aq_add_lan_txq
4154  * @hw: pointer to the hardware structure
4155  * @num_qgrps: Number of added queue groups
4156  * @qg_list: list of queue groups to be added
4157  * @buf_size: size of buffer for indirect command
4158  * @cd: pointer to command details structure or NULL
4159  *
4160  * Add Tx LAN queue (0x0C30)
4161  *
4162  * NOTE:
4163  * Prior to calling add Tx LAN queue:
4164  * Initialize the following as part of the Tx queue context:
4165  * Completion queue ID if the queue uses Completion queue, Quanta profile,
4166  * Cache profile and Packet shaper profile.
4167  *
4168  * After add Tx LAN queue AQ command is completed:
4169  * Interrupts should be associated with specific queues,
4170  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
4171  * flow.
4172  */
4173 enum ice_status
4174 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
4175                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
4176                    struct ice_sq_cd *cd)
4177 {
4178         struct ice_aqc_add_tx_qgrp *list;
4179         struct ice_aqc_add_txqs *cmd;
4180         struct ice_aq_desc desc;
4181         u16 i, sum_size = 0;
4182
4183         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
4184
4185         cmd = &desc.params.add_txqs;
4186
4187         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
4188
4189         if (!qg_list)
4190                 return ICE_ERR_PARAM;
4191
4192         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
4193                 return ICE_ERR_PARAM;
4194
4195         for (i = 0, list = qg_list; i < num_qgrps; i++) {
4196                 sum_size += ice_struct_size(list, txqs, list->num_txqs);
4197                 list = (struct ice_aqc_add_tx_qgrp *)(list->txqs +
4198                                                       list->num_txqs);
4199         }
4200
4201         if (buf_size != sum_size)
4202                 return ICE_ERR_PARAM;
4203
4204         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4205
4206         cmd->num_qgrps = num_qgrps;
4207
4208         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
4209 }
4210
4211 /**
4212  * ice_aq_dis_lan_txq
4213  * @hw: pointer to the hardware structure
4214  * @num_qgrps: number of groups in the list
4215  * @qg_list: the list of groups to disable
4216  * @buf_size: the total size of the qg_list buffer in bytes
4217  * @rst_src: if called due to reset, specifies the reset source
4218  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4219  * @cd: pointer to command details structure or NULL
4220  *
4221  * Disable LAN Tx queue (0x0C31)
4222  */
4223 static enum ice_status
4224 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
4225                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
4226                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
4227                    struct ice_sq_cd *cd)
4228 {
4229         struct ice_aqc_dis_txq_item *item;
4230         struct ice_aqc_dis_txqs *cmd;
4231         struct ice_aq_desc desc;
4232         enum ice_status status;
4233         u16 i, sz = 0;
4234
4235         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
4236         cmd = &desc.params.dis_txqs;
4237         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
4238
4239         /* qg_list can be NULL only in VM/VF reset flow */
4240         if (!qg_list && !rst_src)
4241                 return ICE_ERR_PARAM;
4242
4243         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
4244                 return ICE_ERR_PARAM;
4245
4246         cmd->num_entries = num_qgrps;
4247
4248         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
4249                                             ICE_AQC_Q_DIS_TIMEOUT_M);
4250
4251         switch (rst_src) {
4252         case ICE_VM_RESET:
4253                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
4254                 cmd->vmvf_and_timeout |=
4255                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
4256                 break;
4257         case ICE_NO_RESET:
4258         default:
4259                 break;
4260         }
4261
4262         /* flush pipe on time out */
4263         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
4264         /* If no queue group info, we are in a reset flow. Issue the AQ */
4265         if (!qg_list)
4266                 goto do_aq;
4267
4268         /* set RD bit to indicate that command buffer is provided by the driver
4269          * and it needs to be read by the firmware
4270          */
4271         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4272
4273         for (i = 0, item = qg_list; i < num_qgrps; i++) {
4274                 u16 item_size = ice_struct_size(item, q_id, item->num_qs);
4275
4276                 /* If the num of queues is even, add 2 bytes of padding */
4277                 if ((item->num_qs % 2) == 0)
4278                         item_size += 2;
4279
4280                 sz += item_size;
4281
4282                 item = (struct ice_aqc_dis_txq_item *)((u8 *)item + item_size);
4283         }
4284
4285         if (buf_size != sz)
4286                 return ICE_ERR_PARAM;
4287
4288 do_aq:
4289         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
4290         if (status) {
4291                 if (!qg_list)
4292                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
4293                                   vmvf_num, hw->adminq.sq_last_status);
4294                 else
4295                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
4296                                   LE16_TO_CPU(qg_list[0].q_id[0]),
4297                                   hw->adminq.sq_last_status);
4298         }
4299         return status;
4300 }
4301
4302 /**
4303  * ice_aq_move_recfg_lan_txq
4304  * @hw: pointer to the hardware structure
4305  * @num_qs: number of queues to move/reconfigure
4306  * @is_move: true if this operation involves node movement
4307  * @is_tc_change: true if this operation involves a TC change
4308  * @subseq_call: true if this operation is a subsequent call
4309  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
4310  * @timeout: timeout in units of 100 usec (valid values 0-50)
4311  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
4312  * @buf: struct containing src/dest TEID and per-queue info
4313  * @buf_size: size of buffer for indirect command
4314  * @txqs_moved: out param, number of queues successfully moved
4315  * @cd: pointer to command details structure or NULL
4316  *
4317  * Move / Reconfigure Tx LAN queues (0x0C32)
4318  */
4319 enum ice_status
4320 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
4321                           bool is_tc_change, bool subseq_call, bool flush_pipe,
4322                           u8 timeout, u32 *blocked_cgds,
4323                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
4324                           u8 *txqs_moved, struct ice_sq_cd *cd)
4325 {
4326         struct ice_aqc_move_txqs *cmd;
4327         struct ice_aq_desc desc;
4328         enum ice_status status;
4329
4330         cmd = &desc.params.move_txqs;
4331         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
4332
4333 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
4334         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
4335                 return ICE_ERR_PARAM;
4336
4337         if (is_tc_change && !flush_pipe && !blocked_cgds)
4338                 return ICE_ERR_PARAM;
4339
4340         if (!is_move && !is_tc_change)
4341                 return ICE_ERR_PARAM;
4342
4343         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
4344
4345         if (is_move)
4346                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
4347
4348         if (is_tc_change)
4349                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
4350
4351         if (subseq_call)
4352                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
4353
4354         if (flush_pipe)
4355                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
4356
4357         cmd->num_qs = num_qs;
4358         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
4359                         ICE_AQC_Q_CMD_TIMEOUT_M);
4360
4361         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4362
4363         if (!status && txqs_moved)
4364                 *txqs_moved = cmd->num_qs;
4365
4366         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
4367             is_tc_change && !flush_pipe)
4368                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
4369
4370         return status;
4371 }
4372
4373 /* End of FW Admin Queue command wrappers */
4374
4375 /**
4376  * ice_write_byte - write a byte to a packed context structure
4377  * @src_ctx:  the context structure to read from
4378  * @dest_ctx: the context to be written to
4379  * @ce_info:  a description of the struct to be filled
4380  */
4381 static void
4382 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4383 {
4384         u8 src_byte, dest_byte, mask;
4385         u8 *from, *dest;
4386         u16 shift_width;
4387
4388         /* copy from the next struct field */
4389         from = src_ctx + ce_info->offset;
4390
4391         /* prepare the bits and mask */
4392         shift_width = ce_info->lsb % 8;
4393         mask = (u8)(BIT(ce_info->width) - 1);
4394
4395         src_byte = *from;
4396         src_byte &= mask;
4397
4398         /* shift to correct alignment */
4399         mask <<= shift_width;
4400         src_byte <<= shift_width;
4401
4402         /* get the current bits from the target bit string */
4403         dest = dest_ctx + (ce_info->lsb / 8);
4404
4405         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
4406
4407         dest_byte &= ~mask;     /* get the bits not changing */
4408         dest_byte |= src_byte;  /* add in the new bits */
4409
4410         /* put it all back */
4411         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
4412 }
4413
4414 /**
4415  * ice_write_word - write a word to a packed context structure
4416  * @src_ctx:  the context structure to read from
4417  * @dest_ctx: the context to be written to
4418  * @ce_info:  a description of the struct to be filled
4419  */
4420 static void
4421 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4422 {
4423         u16 src_word, mask;
4424         __le16 dest_word;
4425         u8 *from, *dest;
4426         u16 shift_width;
4427
4428         /* copy from the next struct field */
4429         from = src_ctx + ce_info->offset;
4430
4431         /* prepare the bits and mask */
4432         shift_width = ce_info->lsb % 8;
4433         mask = BIT(ce_info->width) - 1;
4434
4435         /* don't swizzle the bits until after the mask because the mask bits
4436          * will be in a different bit position on big endian machines
4437          */
4438         src_word = *(u16 *)from;
4439         src_word &= mask;
4440
4441         /* shift to correct alignment */
4442         mask <<= shift_width;
4443         src_word <<= shift_width;
4444
4445         /* get the current bits from the target bit string */
4446         dest = dest_ctx + (ce_info->lsb / 8);
4447
4448         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
4449
4450         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
4451         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
4452
4453         /* put it all back */
4454         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4455 }
4456
4457 /**
4458  * ice_write_dword - write a dword to a packed context structure
4459  * @src_ctx:  the context structure to read from
4460  * @dest_ctx: the context to be written to
4461  * @ce_info:  a description of the struct to be filled
4462  */
4463 static void
4464 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4465 {
4466         u32 src_dword, mask;
4467         __le32 dest_dword;
4468         u8 *from, *dest;
4469         u16 shift_width;
4470
4471         /* copy from the next struct field */
4472         from = src_ctx + ce_info->offset;
4473
4474         /* prepare the bits and mask */
4475         shift_width = ce_info->lsb % 8;
4476
4477         /* if the field width is exactly 32 on an x86 machine, then the shift
4478          * operation will not work because the SHL instructions count is masked
4479          * to 5 bits so the shift will do nothing
4480          */
4481         if (ce_info->width < 32)
4482                 mask = BIT(ce_info->width) - 1;
4483         else
4484                 mask = (u32)~0;
4485
4486         /* don't swizzle the bits until after the mask because the mask bits
4487          * will be in a different bit position on big endian machines
4488          */
4489         src_dword = *(u32 *)from;
4490         src_dword &= mask;
4491
4492         /* shift to correct alignment */
4493         mask <<= shift_width;
4494         src_dword <<= shift_width;
4495
4496         /* get the current bits from the target bit string */
4497         dest = dest_ctx + (ce_info->lsb / 8);
4498
4499         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
4500
4501         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
4502         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
4503
4504         /* put it all back */
4505         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4506 }
4507
4508 /**
4509  * ice_write_qword - write a qword to a packed context structure
4510  * @src_ctx:  the context structure to read from
4511  * @dest_ctx: the context to be written to
4512  * @ce_info:  a description of the struct to be filled
4513  */
4514 static void
4515 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
4516 {
4517         u64 src_qword, mask;
4518         __le64 dest_qword;
4519         u8 *from, *dest;
4520         u16 shift_width;
4521
4522         /* copy from the next struct field */
4523         from = src_ctx + ce_info->offset;
4524
4525         /* prepare the bits and mask */
4526         shift_width = ce_info->lsb % 8;
4527
4528         /* if the field width is exactly 64 on an x86 machine, then the shift
4529          * operation will not work because the SHL instructions count is masked
4530          * to 6 bits so the shift will do nothing
4531          */
4532         if (ce_info->width < 64)
4533                 mask = BIT_ULL(ce_info->width) - 1;
4534         else
4535                 mask = (u64)~0;
4536
4537         /* don't swizzle the bits until after the mask because the mask bits
4538          * will be in a different bit position on big endian machines
4539          */
4540         src_qword = *(u64 *)from;
4541         src_qword &= mask;
4542
4543         /* shift to correct alignment */
4544         mask <<= shift_width;
4545         src_qword <<= shift_width;
4546
4547         /* get the current bits from the target bit string */
4548         dest = dest_ctx + (ce_info->lsb / 8);
4549
4550         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
4551
4552         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
4553         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
4554
4555         /* put it all back */
4556         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4557 }
4558
4559 /**
4560  * ice_set_ctx - set context bits in packed structure
4561  * @hw: pointer to the hardware structure
4562  * @src_ctx:  pointer to a generic non-packed context structure
4563  * @dest_ctx: pointer to memory for the packed structure
4564  * @ce_info:  a description of the structure to be transformed
4565  */
4566 enum ice_status
4567 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
4568             const struct ice_ctx_ele *ce_info)
4569 {
4570         int f;
4571
4572         for (f = 0; ce_info[f].width; f++) {
4573                 /* We have to deal with each element of the FW response
4574                  * using the correct size so that we are correct regardless
4575                  * of the endianness of the machine.
4576                  */
4577                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
4578                         ice_debug(hw, ICE_DBG_QCTX, "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
4579                                   f, ce_info[f].width, ce_info[f].size_of);
4580                         continue;
4581                 }
4582                 switch (ce_info[f].size_of) {
4583                 case sizeof(u8):
4584                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
4585                         break;
4586                 case sizeof(u16):
4587                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
4588                         break;
4589                 case sizeof(u32):
4590                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
4591                         break;
4592                 case sizeof(u64):
4593                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
4594                         break;
4595                 default:
4596                         return ICE_ERR_INVAL_SIZE;
4597                 }
4598         }
4599
4600         return ICE_SUCCESS;
4601 }
4602
4603 /**
4604  * ice_aq_get_internal_data
4605  * @hw: pointer to the hardware structure
4606  * @cluster_id: specific cluster to dump
4607  * @table_id: table ID within cluster
4608  * @start: index of line in the block to read
4609  * @buf: dump buffer
4610  * @buf_size: dump buffer size
4611  * @ret_buf_size: return buffer size (returned by FW)
4612  * @ret_next_table: next block to read (returned by FW)
4613  * @ret_next_index: next index to read (returned by FW)
4614  * @cd: pointer to command details structure
4615  *
4616  * Get internal FW/HW data (0xFF08) for debug purposes.
4617  */
4618 enum ice_status
4619 ice_aq_get_internal_data(struct ice_hw *hw, u8 cluster_id, u16 table_id,
4620                          u32 start, void *buf, u16 buf_size, u16 *ret_buf_size,
4621                          u16 *ret_next_table, u32 *ret_next_index,
4622                          struct ice_sq_cd *cd)
4623 {
4624         struct ice_aqc_debug_dump_internals *cmd;
4625         struct ice_aq_desc desc;
4626         enum ice_status status;
4627
4628         cmd = &desc.params.debug_dump;
4629
4630         if (buf_size == 0 || !buf)
4631                 return ICE_ERR_PARAM;
4632
4633         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_debug_dump_internals);
4634
4635         cmd->cluster_id = cluster_id;
4636         cmd->table_id = CPU_TO_LE16(table_id);
4637         cmd->idx = CPU_TO_LE32(start);
4638
4639         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
4640
4641         if (!status) {
4642                 if (ret_buf_size)
4643                         *ret_buf_size = LE16_TO_CPU(desc.datalen);
4644                 if (ret_next_table)
4645                         *ret_next_table = LE16_TO_CPU(cmd->table_id);
4646                 if (ret_next_index)
4647                         *ret_next_index = LE32_TO_CPU(cmd->idx);
4648         }
4649
4650         return status;
4651 }
4652
4653 /**
4654  * ice_read_byte - read context byte into struct
4655  * @src_ctx:  the context structure to read from
4656  * @dest_ctx: the context to be written to
4657  * @ce_info:  a description of the struct to be filled
4658  */
4659 static void
4660 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4661 {
4662         u8 dest_byte, mask;
4663         u8 *src, *target;
4664         u16 shift_width;
4665
4666         /* prepare the bits and mask */
4667         shift_width = ce_info->lsb % 8;
4668         mask = (u8)(BIT(ce_info->width) - 1);
4669
4670         /* shift to correct alignment */
4671         mask <<= shift_width;
4672
4673         /* get the current bits from the src bit string */
4674         src = src_ctx + (ce_info->lsb / 8);
4675
4676         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
4677
4678         dest_byte &= ~(mask);
4679
4680         dest_byte >>= shift_width;
4681
4682         /* get the address from the struct field */
4683         target = dest_ctx + ce_info->offset;
4684
4685         /* put it back in the struct */
4686         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
4687 }
4688
4689 /**
4690  * ice_read_word - read context word into struct
4691  * @src_ctx:  the context structure to read from
4692  * @dest_ctx: the context to be written to
4693  * @ce_info:  a description of the struct to be filled
4694  */
4695 static void
4696 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4697 {
4698         u16 dest_word, mask;
4699         u8 *src, *target;
4700         __le16 src_word;
4701         u16 shift_width;
4702
4703         /* prepare the bits and mask */
4704         shift_width = ce_info->lsb % 8;
4705         mask = BIT(ce_info->width) - 1;
4706
4707         /* shift to correct alignment */
4708         mask <<= shift_width;
4709
4710         /* get the current bits from the src bit string */
4711         src = src_ctx + (ce_info->lsb / 8);
4712
4713         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
4714
4715         /* the data in the memory is stored as little endian so mask it
4716          * correctly
4717          */
4718         src_word &= ~(CPU_TO_LE16(mask));
4719
4720         /* get the data back into host order before shifting */
4721         dest_word = LE16_TO_CPU(src_word);
4722
4723         dest_word >>= shift_width;
4724
4725         /* get the address from the struct field */
4726         target = dest_ctx + ce_info->offset;
4727
4728         /* put it back in the struct */
4729         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
4730 }
4731
4732 /**
4733  * ice_read_dword - read context dword into struct
4734  * @src_ctx:  the context structure to read from
4735  * @dest_ctx: the context to be written to
4736  * @ce_info:  a description of the struct to be filled
4737  */
4738 static void
4739 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4740 {
4741         u32 dest_dword, mask;
4742         __le32 src_dword;
4743         u8 *src, *target;
4744         u16 shift_width;
4745
4746         /* prepare the bits and mask */
4747         shift_width = ce_info->lsb % 8;
4748
4749         /* if the field width is exactly 32 on an x86 machine, then the shift
4750          * operation will not work because the SHL instructions count is masked
4751          * to 5 bits so the shift will do nothing
4752          */
4753         if (ce_info->width < 32)
4754                 mask = BIT(ce_info->width) - 1;
4755         else
4756                 mask = (u32)~0;
4757
4758         /* shift to correct alignment */
4759         mask <<= shift_width;
4760
4761         /* get the current bits from the src bit string */
4762         src = src_ctx + (ce_info->lsb / 8);
4763
4764         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
4765
4766         /* the data in the memory is stored as little endian so mask it
4767          * correctly
4768          */
4769         src_dword &= ~(CPU_TO_LE32(mask));
4770
4771         /* get the data back into host order before shifting */
4772         dest_dword = LE32_TO_CPU(src_dword);
4773
4774         dest_dword >>= shift_width;
4775
4776         /* get the address from the struct field */
4777         target = dest_ctx + ce_info->offset;
4778
4779         /* put it back in the struct */
4780         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
4781 }
4782
4783 /**
4784  * ice_read_qword - read context qword into struct
4785  * @src_ctx:  the context structure to read from
4786  * @dest_ctx: the context to be written to
4787  * @ce_info:  a description of the struct to be filled
4788  */
4789 static void
4790 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4791 {
4792         u64 dest_qword, mask;
4793         __le64 src_qword;
4794         u8 *src, *target;
4795         u16 shift_width;
4796
4797         /* prepare the bits and mask */
4798         shift_width = ce_info->lsb % 8;
4799
4800         /* if the field width is exactly 64 on an x86 machine, then the shift
4801          * operation will not work because the SHL instructions count is masked
4802          * to 6 bits so the shift will do nothing
4803          */
4804         if (ce_info->width < 64)
4805                 mask = BIT_ULL(ce_info->width) - 1;
4806         else
4807                 mask = (u64)~0;
4808
4809         /* shift to correct alignment */
4810         mask <<= shift_width;
4811
4812         /* get the current bits from the src bit string */
4813         src = src_ctx + (ce_info->lsb / 8);
4814
4815         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
4816
4817         /* the data in the memory is stored as little endian so mask it
4818          * correctly
4819          */
4820         src_qword &= ~(CPU_TO_LE64(mask));
4821
4822         /* get the data back into host order before shifting */
4823         dest_qword = LE64_TO_CPU(src_qword);
4824
4825         dest_qword >>= shift_width;
4826
4827         /* get the address from the struct field */
4828         target = dest_ctx + ce_info->offset;
4829
4830         /* put it back in the struct */
4831         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
4832 }
4833
4834 /**
4835  * ice_get_ctx - extract context bits from a packed structure
4836  * @src_ctx:  pointer to a generic packed context structure
4837  * @dest_ctx: pointer to a generic non-packed context structure
4838  * @ce_info:  a description of the structure to be read from
4839  */
4840 enum ice_status
4841 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
4842 {
4843         int f;
4844
4845         for (f = 0; ce_info[f].width; f++) {
4846                 switch (ce_info[f].size_of) {
4847                 case 1:
4848                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
4849                         break;
4850                 case 2:
4851                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
4852                         break;
4853                 case 4:
4854                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
4855                         break;
4856                 case 8:
4857                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
4858                         break;
4859                 default:
4860                         /* nothing to do, just keep going */
4861                         break;
4862                 }
4863         }
4864
4865         return ICE_SUCCESS;
4866 }
4867
4868 /**
4869  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
4870  * @hw: pointer to the HW struct
4871  * @vsi_handle: software VSI handle
4872  * @tc: TC number
4873  * @q_handle: software queue handle
4874  */
4875 struct ice_q_ctx *
4876 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
4877 {
4878         struct ice_vsi_ctx *vsi;
4879         struct ice_q_ctx *q_ctx;
4880
4881         vsi = ice_get_vsi_ctx(hw, vsi_handle);
4882         if (!vsi)
4883                 return NULL;
4884         if (q_handle >= vsi->num_lan_q_entries[tc])
4885                 return NULL;
4886         if (!vsi->lan_q_ctx[tc])
4887                 return NULL;
4888         q_ctx = vsi->lan_q_ctx[tc];
4889         return &q_ctx[q_handle];
4890 }
4891
4892 /**
4893  * ice_ena_vsi_txq
4894  * @pi: port information structure
4895  * @vsi_handle: software VSI handle
4896  * @tc: TC number
4897  * @q_handle: software queue handle
4898  * @num_qgrps: Number of added queue groups
4899  * @buf: list of queue groups to be added
4900  * @buf_size: size of buffer for indirect command
4901  * @cd: pointer to command details structure or NULL
4902  *
4903  * This function adds one LAN queue
4904  */
4905 enum ice_status
4906 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
4907                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
4908                 struct ice_sq_cd *cd)
4909 {
4910         struct ice_aqc_txsched_elem_data node = { 0 };
4911         struct ice_sched_node *parent;
4912         struct ice_q_ctx *q_ctx;
4913         enum ice_status status;
4914         struct ice_hw *hw;
4915
4916         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4917                 return ICE_ERR_CFG;
4918
4919         if (num_qgrps > 1 || buf->num_txqs > 1)
4920                 return ICE_ERR_MAX_LIMIT;
4921
4922         hw = pi->hw;
4923
4924         if (!ice_is_vsi_valid(hw, vsi_handle))
4925                 return ICE_ERR_PARAM;
4926
4927         ice_acquire_lock(&pi->sched_lock);
4928
4929         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
4930         if (!q_ctx) {
4931                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
4932                           q_handle);
4933                 status = ICE_ERR_PARAM;
4934                 goto ena_txq_exit;
4935         }
4936
4937         /* find a parent node */
4938         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
4939                                             ICE_SCHED_NODE_OWNER_LAN);
4940         if (!parent) {
4941                 status = ICE_ERR_PARAM;
4942                 goto ena_txq_exit;
4943         }
4944
4945         buf->parent_teid = parent->info.node_teid;
4946         node.parent_teid = parent->info.node_teid;
4947         /* Mark that the values in the "generic" section as valid. The default
4948          * value in the "generic" section is zero. This means that :
4949          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
4950          * - 0 priority among siblings, indicated by Bit 1-3.
4951          * - WFQ, indicated by Bit 4.
4952          * - 0 Adjustment value is used in PSM credit update flow, indicated by
4953          * Bit 5-6.
4954          * - Bit 7 is reserved.
4955          * Without setting the generic section as valid in valid_sections, the
4956          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
4957          */
4958         buf->txqs[0].info.valid_sections =
4959                 ICE_AQC_ELEM_VALID_GENERIC | ICE_AQC_ELEM_VALID_CIR |
4960                 ICE_AQC_ELEM_VALID_EIR;
4961         buf->txqs[0].info.generic = 0;
4962         buf->txqs[0].info.cir_bw.bw_profile_idx =
4963                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4964         buf->txqs[0].info.cir_bw.bw_alloc =
4965                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4966         buf->txqs[0].info.eir_bw.bw_profile_idx =
4967                 CPU_TO_LE16(ICE_SCHED_DFLT_RL_PROF_ID);
4968         buf->txqs[0].info.eir_bw.bw_alloc =
4969                 CPU_TO_LE16(ICE_SCHED_DFLT_BW_WT);
4970
4971         /* add the LAN queue */
4972         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
4973         if (status != ICE_SUCCESS) {
4974                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
4975                           LE16_TO_CPU(buf->txqs[0].txq_id),
4976                           hw->adminq.sq_last_status);
4977                 goto ena_txq_exit;
4978         }
4979
4980         node.node_teid = buf->txqs[0].q_teid;
4981         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
4982         q_ctx->q_handle = q_handle;
4983         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
4984
4985         /* add a leaf node into scheduler tree queue layer */
4986         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
4987         if (!status)
4988                 status = ice_sched_replay_q_bw(pi, q_ctx);
4989
4990 ena_txq_exit:
4991         ice_release_lock(&pi->sched_lock);
4992         return status;
4993 }
4994
4995 /**
4996  * ice_dis_vsi_txq
4997  * @pi: port information structure
4998  * @vsi_handle: software VSI handle
4999  * @tc: TC number
5000  * @num_queues: number of queues
5001  * @q_handles: pointer to software queue handle array
5002  * @q_ids: pointer to the q_id array
5003  * @q_teids: pointer to queue node teids
5004  * @rst_src: if called due to reset, specifies the reset source
5005  * @vmvf_num: the relative VM or VF number that is undergoing the reset
5006  * @cd: pointer to command details structure or NULL
5007  *
5008  * This function removes queues and their corresponding nodes in SW DB
5009  */
5010 enum ice_status
5011 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
5012                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
5013                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
5014                 struct ice_sq_cd *cd)
5015 {
5016         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
5017         struct ice_aqc_dis_txq_item *qg_list;
5018         struct ice_q_ctx *q_ctx;
5019         struct ice_hw *hw;
5020         u16 i, buf_size;
5021
5022         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
5023                 return ICE_ERR_CFG;
5024
5025         hw = pi->hw;
5026
5027         if (!num_queues) {
5028                 /* if queue is disabled already yet the disable queue command
5029                  * has to be sent to complete the VF reset, then call
5030                  * ice_aq_dis_lan_txq without any queue information
5031                  */
5032                 if (rst_src)
5033                         return ice_aq_dis_lan_txq(hw, 0, NULL, 0, rst_src,
5034                                                   vmvf_num, NULL);
5035                 return ICE_ERR_CFG;
5036         }
5037
5038         buf_size = ice_struct_size(qg_list, q_id, 1);
5039         qg_list = (struct ice_aqc_dis_txq_item *)ice_malloc(hw, buf_size);
5040         if (!qg_list)
5041                 return ICE_ERR_NO_MEMORY;
5042
5043         ice_acquire_lock(&pi->sched_lock);
5044
5045         for (i = 0; i < num_queues; i++) {
5046                 struct ice_sched_node *node;
5047
5048                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
5049                 if (!node)
5050                         continue;
5051                 q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handles[i]);
5052                 if (!q_ctx) {
5053                         ice_debug(hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
5054                                   q_handles[i]);
5055                         continue;
5056                 }
5057                 if (q_ctx->q_handle != q_handles[i]) {
5058                         ice_debug(hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
5059                                   q_ctx->q_handle, q_handles[i]);
5060                         continue;
5061                 }
5062                 qg_list->parent_teid = node->info.parent_teid;
5063                 qg_list->num_qs = 1;
5064                 qg_list->q_id[0] = CPU_TO_LE16(q_ids[i]);
5065                 status = ice_aq_dis_lan_txq(hw, 1, qg_list, buf_size, rst_src,
5066                                             vmvf_num, cd);
5067
5068                 if (status != ICE_SUCCESS)
5069                         break;
5070                 ice_free_sched_node(pi, node);
5071                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
5072         }
5073         ice_release_lock(&pi->sched_lock);
5074         ice_free(hw, qg_list);
5075         return status;
5076 }
5077
5078 /**
5079  * ice_cfg_vsi_qs - configure the new/existing VSI queues
5080  * @pi: port information structure
5081  * @vsi_handle: software VSI handle
5082  * @tc_bitmap: TC bitmap
5083  * @maxqs: max queues array per TC
5084  * @owner: LAN or RDMA
5085  *
5086  * This function adds/updates the VSI queues per TC.
5087  */
5088 static enum ice_status
5089 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
5090                u16 *maxqs, u8 owner)
5091 {
5092         enum ice_status status = ICE_SUCCESS;
5093         u8 i;
5094
5095         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
5096                 return ICE_ERR_CFG;
5097
5098         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
5099                 return ICE_ERR_PARAM;
5100
5101         ice_acquire_lock(&pi->sched_lock);
5102
5103         ice_for_each_traffic_class(i) {
5104                 /* configuration is possible only if TC node is present */
5105                 if (!ice_sched_get_tc_node(pi, i))
5106                         continue;
5107
5108                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
5109                                            ice_is_tc_ena(tc_bitmap, i));
5110                 if (status)
5111                         break;
5112         }
5113
5114         ice_release_lock(&pi->sched_lock);
5115         return status;
5116 }
5117
5118 /**
5119  * ice_cfg_vsi_lan - configure VSI LAN queues
5120  * @pi: port information structure
5121  * @vsi_handle: software VSI handle
5122  * @tc_bitmap: TC bitmap
5123  * @max_lanqs: max LAN queues array per TC
5124  *
5125  * This function adds/updates the VSI LAN queues per TC.
5126  */
5127 enum ice_status
5128 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
5129                 u16 *max_lanqs)
5130 {
5131         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
5132                               ICE_SCHED_NODE_OWNER_LAN);
5133 }
5134
5135 /**
5136  * ice_is_main_vsi - checks whether the VSI is main VSI
5137  * @hw: pointer to the HW struct
5138  * @vsi_handle: VSI handle
5139  *
5140  * Checks whether the VSI is the main VSI (the first PF VSI created on
5141  * given PF).
5142  */
5143 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
5144 {
5145         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
5146 }
5147
5148 /**
5149  * ice_replay_pre_init - replay pre initialization
5150  * @hw: pointer to the HW struct
5151  * @sw: pointer to switch info struct for which function initializes filters
5152  *
5153  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
5154  */
5155 enum ice_status
5156 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
5157 {
5158         enum ice_status status;
5159         u8 i;
5160
5161         /* Delete old entries from replay filter list head if there is any */
5162         ice_rm_sw_replay_rule_info(hw, sw);
5163         /* In start of replay, move entries into replay_rules list, it
5164          * will allow adding rules entries back to filt_rules list,
5165          * which is operational list.
5166          */
5167         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
5168                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
5169                                   &sw->recp_list[i].filt_replay_rules);
5170         ice_sched_replay_agg_vsi_preinit(hw);
5171
5172         status = ice_sched_replay_root_node_bw(hw->port_info);
5173         if (status)
5174                 return status;
5175
5176         return ice_sched_replay_tc_node_bw(hw->port_info);
5177 }
5178
5179 /**
5180  * ice_replay_vsi - replay VSI configuration
5181  * @hw: pointer to the HW struct
5182  * @vsi_handle: driver VSI handle
5183  *
5184  * Restore all VSI configuration after reset. It is required to call this
5185  * function with main VSI first.
5186  */
5187 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
5188 {
5189         struct ice_switch_info *sw = hw->switch_info;
5190         struct ice_port_info *pi = hw->port_info;
5191         enum ice_status status;
5192
5193         if (!ice_is_vsi_valid(hw, vsi_handle))
5194                 return ICE_ERR_PARAM;
5195
5196         /* Replay pre-initialization if there is any */
5197         if (ice_is_main_vsi(hw, vsi_handle)) {
5198                 status = ice_replay_pre_init(hw, sw);
5199                 if (status)
5200                         return status;
5201         }
5202         /* Replay per VSI all RSS configurations */
5203         status = ice_replay_rss_cfg(hw, vsi_handle);
5204         if (status)
5205                 return status;
5206         /* Replay per VSI all filters */
5207         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
5208         if (!status)
5209                 status = ice_replay_vsi_agg(hw, vsi_handle);
5210         return status;
5211 }
5212
5213 /**
5214  * ice_replay_post - post replay configuration cleanup
5215  * @hw: pointer to the HW struct
5216  *
5217  * Post replay cleanup.
5218  */
5219 void ice_replay_post(struct ice_hw *hw)
5220 {
5221         /* Delete old entries from replay filter list head */
5222         ice_rm_all_sw_replay_rule_info(hw);
5223         ice_sched_replay_agg(hw);
5224 }
5225
5226 /**
5227  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
5228  * @hw: ptr to the hardware info
5229  * @reg: offset of 64 bit HW register to read from
5230  * @prev_stat_loaded: bool to specify if previous stats are loaded
5231  * @prev_stat: ptr to previous loaded stat value
5232  * @cur_stat: ptr to current stat value
5233  */
5234 void
5235 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
5236                   u64 *prev_stat, u64 *cur_stat)
5237 {
5238         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
5239
5240         /* device stats are not reset at PFR, they likely will not be zeroed
5241          * when the driver starts. Thus, save the value from the first read
5242          * without adding to the statistic value so that we report stats which
5243          * count up from zero.
5244          */
5245         if (!prev_stat_loaded) {
5246                 *prev_stat = new_data;
5247                 return;
5248         }
5249
5250         /* Calculate the difference between the new and old values, and then
5251          * add it to the software stat value.
5252          */
5253         if (new_data >= *prev_stat)
5254                 *cur_stat += new_data - *prev_stat;
5255         else
5256                 /* to manage the potential roll-over */
5257                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
5258
5259         /* Update the previously stored value to prepare for next read */
5260         *prev_stat = new_data;
5261 }
5262
5263 /**
5264  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
5265  * @hw: ptr to the hardware info
5266  * @reg: offset of HW register to read from
5267  * @prev_stat_loaded: bool to specify if previous stats are loaded
5268  * @prev_stat: ptr to previous loaded stat value
5269  * @cur_stat: ptr to current stat value
5270  */
5271 void
5272 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
5273                   u64 *prev_stat, u64 *cur_stat)
5274 {
5275         u32 new_data;
5276
5277         new_data = rd32(hw, reg);
5278
5279         /* device stats are not reset at PFR, they likely will not be zeroed
5280          * when the driver starts. Thus, save the value from the first read
5281          * without adding to the statistic value so that we report stats which
5282          * count up from zero.
5283          */
5284         if (!prev_stat_loaded) {
5285                 *prev_stat = new_data;
5286                 return;
5287         }
5288
5289         /* Calculate the difference between the new and old values, and then
5290          * add it to the software stat value.
5291          */
5292         if (new_data >= *prev_stat)
5293                 *cur_stat += new_data - *prev_stat;
5294         else
5295                 /* to manage the potential roll-over */
5296                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
5297
5298         /* Update the previously stored value to prepare for next read */
5299         *prev_stat = new_data;
5300 }
5301
5302 /**
5303  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
5304  * @hw: ptr to the hardware info
5305  * @vsi_handle: VSI handle
5306  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
5307  * @cur_stats: ptr to current stats structure
5308  *
5309  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
5310  * thus cannot be read using the normal ice_stat_update32 function.
5311  *
5312  * Read the GLV_REPC register associated with the given VSI, and update the
5313  * rx_no_desc and rx_error values in the ice_eth_stats structure.
5314  *
5315  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
5316  * cleared each time it's read.
5317  *
5318  * Note that the GLV_RDPC register also counts the causes that would trigger
5319  * GLV_REPC. However, it does not give the finer grained detail about why the
5320  * packets are being dropped. The GLV_REPC values can be used to distinguish
5321  * whether Rx packets are dropped due to errors or due to no available
5322  * descriptors.
5323  */
5324 void
5325 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
5326                      struct ice_eth_stats *cur_stats)
5327 {
5328         u16 vsi_num, no_desc, error_cnt;
5329         u32 repc;
5330
5331         if (!ice_is_vsi_valid(hw, vsi_handle))
5332                 return;
5333
5334         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
5335
5336         /* If we haven't loaded stats yet, just clear the current value */
5337         if (!prev_stat_loaded) {
5338                 wr32(hw, GLV_REPC(vsi_num), 0);
5339                 return;
5340         }
5341
5342         repc = rd32(hw, GLV_REPC(vsi_num));
5343         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
5344         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
5345
5346         /* Clear the count by writing to the stats register */
5347         wr32(hw, GLV_REPC(vsi_num), 0);
5348
5349         cur_stats->rx_no_desc += no_desc;
5350         cur_stats->rx_errors += error_cnt;
5351 }
5352
5353 /**
5354  * ice_sched_query_elem - query element information from HW
5355  * @hw: pointer to the HW struct
5356  * @node_teid: node TEID to be queried
5357  * @buf: buffer to element information
5358  *
5359  * This function queries HW element information
5360  */
5361 enum ice_status
5362 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
5363                      struct ice_aqc_txsched_elem_data *buf)
5364 {
5365         u16 buf_size, num_elem_ret = 0;
5366         enum ice_status status;
5367
5368         buf_size = sizeof(*buf);
5369         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
5370         buf->node_teid = CPU_TO_LE32(node_teid);
5371         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
5372                                           NULL);
5373         if (status != ICE_SUCCESS || num_elem_ret != 1)
5374                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
5375         return status;
5376 }
5377
5378 /**
5379  * ice_get_fw_mode - returns FW mode
5380  * @hw: pointer to the HW struct
5381  */
5382 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
5383 {
5384 #define ICE_FW_MODE_DBG_M BIT(0)
5385 #define ICE_FW_MODE_REC_M BIT(1)
5386 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
5387         u32 fw_mode;
5388
5389         /* check the current FW mode */
5390         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
5391
5392         if (fw_mode & ICE_FW_MODE_DBG_M)
5393                 return ICE_FW_MODE_DBG;
5394         else if (fw_mode & ICE_FW_MODE_REC_M)
5395                 return ICE_FW_MODE_REC;
5396         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
5397                 return ICE_FW_MODE_ROLLBACK;
5398         else
5399                 return ICE_FW_MODE_NORMAL;
5400 }
5401
5402 /**
5403  * ice_aq_read_i2c
5404  * @hw: pointer to the hw struct
5405  * @topo_addr: topology address for a device to communicate with
5406  * @bus_addr: 7-bit I2C bus address
5407  * @addr: I2C memory address (I2C offset) with up to 16 bits
5408  * @params: I2C parameters: bit [7] - Repeated start, bits [6:5] data offset size,
5409  *                          bit [4] - I2C address type, bits [3:0] - data size to read (0-16 bytes)
5410  * @data: pointer to data (0 to 16 bytes) to be read from the I2C device
5411  * @cd: pointer to command details structure or NULL
5412  *
5413  * Read I2C (0x06E2)
5414  */
5415 enum ice_status
5416 ice_aq_read_i2c(struct ice_hw *hw, struct ice_aqc_link_topo_addr topo_addr,
5417                 u16 bus_addr, __le16 addr, u8 params, u8 *data,
5418                 struct ice_sq_cd *cd)
5419 {
5420         struct ice_aq_desc desc = { 0 };
5421         struct ice_aqc_i2c *cmd;
5422         enum ice_status status;
5423         u8 data_size;
5424
5425         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_read_i2c);
5426         cmd = &desc.params.read_write_i2c;
5427
5428         if (!data)
5429                 return ICE_ERR_PARAM;
5430
5431         data_size = (params & ICE_AQC_I2C_DATA_SIZE_M) >> ICE_AQC_I2C_DATA_SIZE_S;
5432
5433         cmd->i2c_bus_addr = CPU_TO_LE16(bus_addr);
5434         cmd->topo_addr = topo_addr;
5435         cmd->i2c_params = params;
5436         cmd->i2c_addr = addr;
5437
5438         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5439         if (!status) {
5440                 struct ice_aqc_read_i2c_resp *resp;
5441                 u8 i;
5442
5443                 resp = &desc.params.read_i2c_resp;
5444                 for (i = 0; i < data_size; i++) {
5445                         *data = resp->i2c_data[i];
5446                         data++;
5447                 }
5448         }
5449
5450         return status;
5451 }
5452
5453 /**
5454  * ice_aq_write_i2c
5455  * @hw: pointer to the hw struct
5456  * @topo_addr: topology address for a device to communicate with
5457  * @bus_addr: 7-bit I2C bus address
5458  * @addr: I2C memory address (I2C offset) with up to 16 bits
5459  * @params: I2C parameters: bit [4] - I2C address type, bits [3:0] - data size to write (0-7 bytes)
5460  * @data: pointer to data (0 to 4 bytes) to be written to the I2C device
5461  * @cd: pointer to command details structure or NULL
5462  *
5463  * Write I2C (0x06E3)
5464  */
5465 enum ice_status
5466 ice_aq_write_i2c(struct ice_hw *hw, struct ice_aqc_link_topo_addr topo_addr,
5467                  u16 bus_addr, __le16 addr, u8 params, u8 *data,
5468                  struct ice_sq_cd *cd)
5469 {
5470         struct ice_aq_desc desc = { 0 };
5471         struct ice_aqc_i2c *cmd;
5472         u8 i, data_size;
5473
5474         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_write_i2c);
5475         cmd = &desc.params.read_write_i2c;
5476
5477         data_size = (params & ICE_AQC_I2C_DATA_SIZE_M) >> ICE_AQC_I2C_DATA_SIZE_S;
5478
5479         /* data_size limited to 4 */
5480         if (data_size > 4)
5481                 return ICE_ERR_PARAM;
5482
5483         cmd->i2c_bus_addr = CPU_TO_LE16(bus_addr);
5484         cmd->topo_addr = topo_addr;
5485         cmd->i2c_params = params;
5486         cmd->i2c_addr = addr;
5487
5488         for (i = 0; i < data_size; i++) {
5489                 cmd->i2c_data[i] = *data;
5490                 data++;
5491         }
5492
5493         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5494 }
5495
5496 /**
5497  * ice_aq_set_gpio
5498  * @hw: pointer to the hw struct
5499  * @gpio_ctrl_handle: GPIO controller node handle
5500  * @pin_idx: IO Number of the GPIO that needs to be set
5501  * @value: SW provide IO value to set in the LSB
5502  * @cd: pointer to command details structure or NULL
5503  *
5504  * Sends 0x06EC AQ command to set the GPIO pin state that's part of the topology
5505  */
5506 enum ice_status
5507 ice_aq_set_gpio(struct ice_hw *hw, u16 gpio_ctrl_handle, u8 pin_idx, bool value,
5508                 struct ice_sq_cd *cd)
5509 {
5510         struct ice_aqc_gpio *cmd;
5511         struct ice_aq_desc desc;
5512
5513         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_gpio);
5514         cmd = &desc.params.read_write_gpio;
5515         cmd->gpio_ctrl_handle = gpio_ctrl_handle;
5516         cmd->gpio_num = pin_idx;
5517         cmd->gpio_val = value ? 1 : 0;
5518
5519         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5520 }
5521
5522 /**
5523  * ice_aq_get_gpio
5524  * @hw: pointer to the hw struct
5525  * @gpio_ctrl_handle: GPIO controller node handle
5526  * @pin_idx: IO Number of the GPIO that needs to be set
5527  * @value: IO value read
5528  * @cd: pointer to command details structure or NULL
5529  *
5530  * Sends 0x06ED AQ command to get the value of a GPIO signal which is part of
5531  * the topology
5532  */
5533 enum ice_status
5534 ice_aq_get_gpio(struct ice_hw *hw, u16 gpio_ctrl_handle, u8 pin_idx,
5535                 bool *value, struct ice_sq_cd *cd)
5536 {
5537         struct ice_aqc_gpio *cmd;
5538         struct ice_aq_desc desc;
5539         enum ice_status status;
5540
5541         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_gpio);
5542         cmd = &desc.params.read_write_gpio;
5543         cmd->gpio_ctrl_handle = gpio_ctrl_handle;
5544         cmd->gpio_num = pin_idx;
5545
5546         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
5547         if (status)
5548                 return status;
5549
5550         *value = !!cmd->gpio_val;
5551         return ICE_SUCCESS;
5552 }
5553
5554 /**
5555  * ice_fw_supports_link_override
5556  * @hw: pointer to the hardware structure
5557  *
5558  * Checks if the firmware supports link override
5559  */
5560 bool ice_fw_supports_link_override(struct ice_hw *hw)
5561 {
5562         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
5563                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
5564                         return true;
5565                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
5566                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
5567                         return true;
5568         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
5569                 return true;
5570         }
5571
5572         return false;
5573 }
5574
5575 /**
5576  * ice_get_link_default_override
5577  * @ldo: pointer to the link default override struct
5578  * @pi: pointer to the port info struct
5579  *
5580  * Gets the link default override for a port
5581  */
5582 enum ice_status
5583 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
5584                               struct ice_port_info *pi)
5585 {
5586         u16 i, tlv, tlv_len, tlv_start, buf, offset;
5587         struct ice_hw *hw = pi->hw;
5588         enum ice_status status;
5589
5590         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
5591                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
5592         if (status) {
5593                 ice_debug(hw, ICE_DBG_INIT, "Failed to read link override TLV.\n");
5594                 return status;
5595         }
5596
5597         /* Each port has its own config; calculate for our port */
5598         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
5599                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
5600
5601         /* link options first */
5602         status = ice_read_sr_word(hw, tlv_start, &buf);
5603         if (status) {
5604                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5605                 return status;
5606         }
5607         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
5608         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
5609                 ICE_LINK_OVERRIDE_PHY_CFG_S;
5610
5611         /* link PHY config */
5612         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
5613         status = ice_read_sr_word(hw, offset, &buf);
5614         if (status) {
5615                 ice_debug(hw, ICE_DBG_INIT, "Failed to read override phy config.\n");
5616                 return status;
5617         }
5618         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
5619
5620         /* PHY types low */
5621         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
5622         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
5623                 status = ice_read_sr_word(hw, (offset + i), &buf);
5624                 if (status) {
5625                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5626                         return status;
5627                 }
5628                 /* shift 16 bits at a time to fill 64 bits */
5629                 ldo->phy_type_low |= ((u64)buf << (i * 16));
5630         }
5631
5632         /* PHY types high */
5633         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
5634                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
5635         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
5636                 status = ice_read_sr_word(hw, (offset + i), &buf);
5637                 if (status) {
5638                         ice_debug(hw, ICE_DBG_INIT, "Failed to read override link options.\n");
5639                         return status;
5640                 }
5641                 /* shift 16 bits at a time to fill 64 bits */
5642                 ldo->phy_type_high |= ((u64)buf << (i * 16));
5643         }
5644
5645         return status;
5646 }
5647
5648 /**
5649  * ice_is_phy_caps_an_enabled - check if PHY capabilities autoneg is enabled
5650  * @caps: get PHY capability data
5651  */
5652 bool ice_is_phy_caps_an_enabled(struct ice_aqc_get_phy_caps_data *caps)
5653 {
5654         if (caps->caps & ICE_AQC_PHY_AN_MODE ||
5655             caps->low_power_ctrl_an & (ICE_AQC_PHY_AN_EN_CLAUSE28 |
5656                                        ICE_AQC_PHY_AN_EN_CLAUSE73 |
5657                                        ICE_AQC_PHY_AN_EN_CLAUSE37))
5658                 return true;
5659
5660         return false;
5661 }
5662
5663 /**
5664  * ice_aq_set_lldp_mib - Set the LLDP MIB
5665  * @hw: pointer to the HW struct
5666  * @mib_type: Local, Remote or both Local and Remote MIBs
5667  * @buf: pointer to the caller-supplied buffer to store the MIB block
5668  * @buf_size: size of the buffer (in bytes)
5669  * @cd: pointer to command details structure or NULL
5670  *
5671  * Set the LLDP MIB. (0x0A08)
5672  */
5673 enum ice_status
5674 ice_aq_set_lldp_mib(struct ice_hw *hw, u8 mib_type, void *buf, u16 buf_size,
5675                     struct ice_sq_cd *cd)
5676 {
5677         struct ice_aqc_lldp_set_local_mib *cmd;
5678         struct ice_aq_desc desc;
5679
5680         cmd = &desc.params.lldp_set_mib;
5681
5682         if (buf_size == 0 || !buf)
5683                 return ICE_ERR_PARAM;
5684
5685         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_set_local_mib);
5686
5687         desc.flags |= CPU_TO_LE16((u16)ICE_AQ_FLAG_RD);
5688         desc.datalen = CPU_TO_LE16(buf_size);
5689
5690         cmd->type = mib_type;
5691         cmd->length = CPU_TO_LE16(buf_size);
5692
5693         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
5694 }
5695
5696 /**
5697  * ice_fw_supports_lldp_fltr_ctrl - check NVM version supports lldp_fltr_ctrl
5698  * @hw: pointer to HW struct
5699  */
5700 bool ice_fw_supports_lldp_fltr_ctrl(struct ice_hw *hw)
5701 {
5702         if (hw->mac_type != ICE_MAC_E810)
5703                 return false;
5704
5705         if (hw->api_maj_ver == ICE_FW_API_LLDP_FLTR_MAJ) {
5706                 if (hw->api_min_ver > ICE_FW_API_LLDP_FLTR_MIN)
5707                         return true;
5708                 if (hw->api_min_ver == ICE_FW_API_LLDP_FLTR_MIN &&
5709                     hw->api_patch >= ICE_FW_API_LLDP_FLTR_PATCH)
5710                         return true;
5711         } else if (hw->api_maj_ver > ICE_FW_API_LLDP_FLTR_MAJ) {
5712                 return true;
5713         }
5714         return false;
5715 }
5716
5717 /**
5718  * ice_lldp_fltr_add_remove - add or remove a LLDP Rx switch filter
5719  * @hw: pointer to HW struct
5720  * @vsi_num: absolute HW index for VSI
5721  * @add: boolean for if adding or removing a filter
5722  */
5723 enum ice_status
5724 ice_lldp_fltr_add_remove(struct ice_hw *hw, u16 vsi_num, bool add)
5725 {
5726         struct ice_aqc_lldp_filter_ctrl *cmd;
5727         struct ice_aq_desc desc;
5728
5729         cmd = &desc.params.lldp_filter_ctrl;
5730
5731         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_lldp_filter_ctrl);
5732
5733         if (add)
5734                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_ADD;
5735         else
5736                 cmd->cmd_flags = ICE_AQC_LLDP_FILTER_ACTION_DELETE;
5737
5738         cmd->vsi_num = CPU_TO_LE16(vsi_num);
5739
5740         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
5741 }
5742
5743 /**
5744  * ice_fw_supports_report_dflt_cfg
5745  * @hw: pointer to the hardware structure
5746  *
5747  * Checks if the firmware supports report default configuration
5748  */
5749 bool ice_fw_supports_report_dflt_cfg(struct ice_hw *hw)
5750 {
5751         if (hw->api_maj_ver == ICE_FW_API_REPORT_DFLT_CFG_MAJ) {
5752                 if (hw->api_min_ver > ICE_FW_API_REPORT_DFLT_CFG_MIN)
5753                         return true;
5754                 if (hw->api_min_ver == ICE_FW_API_REPORT_DFLT_CFG_MIN &&
5755                     hw->api_patch >= ICE_FW_API_REPORT_DFLT_CFG_PATCH)
5756                         return true;
5757         } else if (hw->api_maj_ver > ICE_FW_API_REPORT_DFLT_CFG_MAJ) {
5758                 return true;
5759         }
5760         return false;
5761 }