drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 200
  13
  14 #define ICE_PROG_FLEX_ENTRY(hw, rxdid, mdid, idx) \
  15         wr32((hw), GLFLXP_RXDID_FLX_WRD_##idx(rxdid), \
  16              ((ICE_RX_OPC_MDID << \
  17                GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_S) & \
  18               GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_M) | \
  19              (((mdid) << GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_S) & \
  20               GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_M))
  21
  22 #define ICE_PROG_FLEX_ENTRY_EXTRACT(hw, rxdid, protid, off, idx) \
  23         wr32((hw), GLFLXP_RXDID_FLX_WRD_##idx(rxdid), \
  24              ((ICE_RX_OPC_EXTRACT << \
  25                GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_S) & \
  26               GLFLXP_RXDID_FLX_WRD_##idx##_RXDID_OPCODE_M) | \
  27              (((protid) << GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_S) & \
  28               GLFLXP_RXDID_FLX_WRD_##idx##_PROT_MDID_M) | \
  29              (((off) << GLFLXP_RXDID_FLX_WRD_##idx##_EXTRACTION_OFFSET_S) & \
  30               GLFLXP_RXDID_FLX_WRD_##idx##_EXTRACTION_OFFSET_M))
  31
  32 #define ICE_PROG_FLG_ENTRY(hw, rxdid, flg_0, flg_1, flg_2, flg_3, idx) \
  33         wr32((hw), GLFLXP_RXDID_FLAGS(rxdid, idx), \
  34              (((flg_0) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_S) & \
  35               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_M) | \
  36              (((flg_1) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_S) & \
  37               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_1_M) | \
  38              (((flg_2) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_S) & \
  39               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_2_M) | \
  40              (((flg_3) << GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_S) & \
  41               GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_3_M))
  42
  43
  44 /**
  45  * ice_set_mac_type - Sets MAC type
  46  * @hw: pointer to the HW structure
  47  *
  48  * This function sets the MAC type of the adapter based on the
  49  * vendor ID and device ID stored in the HW structure.
  50  */
  51 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  52 {
  53         enum ice_status status = ICE_SUCCESS;
  54
  55         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  56
  57         if (hw->vendor_id == ICE_INTEL_VENDOR_ID) {
  58                 switch (hw->device_id) {
  59                 default:
  60                         hw->mac_type = ICE_MAC_GENERIC;
  61                         break;
  62                 }
  63         } else {
  64                 status = ICE_ERR_DEVICE_NOT_SUPPORTED;
  65         }
  66
  67         ice_debug(hw, ICE_DBG_INIT, "found mac_type: %d, status: %d\n",
  68                   hw->mac_type, status);
  69
  70         return status;
  71 }
  72
  73
  74 /**
  75  * ice_clear_pf_cfg - Clear PF configuration
  76  * @hw: pointer to the hardware structure
  77  *
  78  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  79  * configuration, flow director filters, etc.).
  80  */
  81 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  82 {
  83         struct ice_aq_desc desc;
  84
  85         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  86
  87         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  88 }
  89
  90 /**
  91  * ice_aq_manage_mac_read - manage MAC address read command
  92  * @hw: pointer to the HW struct
  93  * @buf: a virtual buffer to hold the manage MAC read response
  94  * @buf_size: Size of the virtual buffer
  95  * @cd: pointer to command details structure or NULL
  96  *
  97  * This function is used to return per PF station MAC address (0x0107).
  98  * NOTE: Upon successful completion of this command, MAC address information
  99  * is returned in user specified buffer. Please interpret user specified
 100  * buffer as "manage_mac_read" response.
 101  * Response such as various MAC addresses are stored in HW struct (port.mac)
 102  * ice_aq_discover_caps is expected to be called before this function is called.
 103  */
 104 static enum ice_status
 105 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
 106                        struct ice_sq_cd *cd)
 107 {
 108         struct ice_aqc_manage_mac_read_resp *resp;
 109         struct ice_aqc_manage_mac_read *cmd;
 110         struct ice_aq_desc desc;
 111         enum ice_status status;
 112         u16 flags;
 113         u8 i;
 114
 115         cmd = &desc.params.mac_read;
 116
 117         if (buf_size < sizeof(*resp))
 118                 return ICE_ERR_BUF_TOO_SHORT;
 119
 120         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 121
 122         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 123         if (status)
 124                 return status;
 125
 126         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 127         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 128
 129         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 130                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 131                 return ICE_ERR_CFG;
 132         }
 133
 134         /* A single port can report up to two (LAN and WoL) addresses */
 135         for (i = 0; i < cmd->num_addr; i++)
 136                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 137                         ice_memcpy(hw->port_info->mac.lan_addr,
 138                                    resp[i].mac_addr, ETH_ALEN,
 139                                    ICE_DMA_TO_NONDMA);
 140                         ice_memcpy(hw->port_info->mac.perm_addr,
 141                                    resp[i].mac_addr,
 142                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 143                         break;
 144                 }
 145
 146         return ICE_SUCCESS;
 147 }
 148
 149 /**
 150  * ice_aq_get_phy_caps - returns PHY capabilities
 151  * @pi: port information structure
 152  * @qual_mods: report qualified modules
 153  * @report_mode: report mode capabilities
 154  * @pcaps: structure for PHY capabilities to be filled
 155  * @cd: pointer to command details structure or NULL
 156  *
 157  * Returns the various PHY capabilities supported on the Port (0x0600)
 158  */
 159 enum ice_status
 160 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 161                     struct ice_aqc_get_phy_caps_data *pcaps,
 162                     struct ice_sq_cd *cd)
 163 {
 164         struct ice_aqc_get_phy_caps *cmd;
 165         u16 pcaps_size = sizeof(*pcaps);
 166         struct ice_aq_desc desc;
 167         enum ice_status status;
 168
 169         cmd = &desc.params.get_phy;
 170
 171         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 172                 return ICE_ERR_PARAM;
 173
 174         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 175
 176         if (qual_mods)
 177                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 178
 179         cmd->param0 |= CPU_TO_LE16(report_mode);
 180         status = ice_aq_send_cmd(pi->hw, &desc, pcaps, pcaps_size, cd);
 181
 182         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 183                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 184                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 185         }
 186
 187         return status;
 188 }
 189
 190 /**
 191  * ice_get_media_type - Gets media type
 192  * @pi: port information structure
 193  */
 194 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 195 {
 196         struct ice_link_status *hw_link_info;
 197
 198         if (!pi)
 199                 return ICE_MEDIA_UNKNOWN;
 200
 201         hw_link_info = &pi->phy.link_info;
 202         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 203                 /* If more than one media type is selected, report unknown */
 204                 return ICE_MEDIA_UNKNOWN;
 205
 206         if (hw_link_info->phy_type_low) {
 207                 switch (hw_link_info->phy_type_low) {
 208                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 209                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 210                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 211                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 212                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 213                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 214                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 215                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 216                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 217                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 218                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 219                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 220                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 221                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 222                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 223                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 224                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 225                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 226                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 227                         return ICE_MEDIA_FIBER;
 228                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 229                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 230                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 231                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 232                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 233                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 234                         return ICE_MEDIA_BASET;
 235                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 236                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 237                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 238                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 239                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 240                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 241                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 242                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 243                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 244                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 245                         return ICE_MEDIA_DA;
 246                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 247                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 248                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 249                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 250                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 251                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 252                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 253                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 254                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 255                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 256                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 257                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 258                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 259                         return ICE_MEDIA_BACKPLANE;
 260                 }
 261         } else {
 262                 switch (hw_link_info->phy_type_high) {
 263                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 264                         return ICE_MEDIA_BACKPLANE;
 265                 }
 266         }
 267         return ICE_MEDIA_UNKNOWN;
 268 }
 269
 270 /**
 271  * ice_aq_get_link_info
 272  * @pi: port information structure
 273  * @ena_lse: enable/disable LinkStatusEvent reporting
 274  * @link: pointer to link status structure - optional
 275  * @cd: pointer to command details structure or NULL
 276  *
 277  * Get Link Status (0x607). Returns the link status of the adapter.
 278  */
 279 enum ice_status
 280 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 281                      struct ice_link_status *link, struct ice_sq_cd *cd)
 282 {
 283         struct ice_aqc_get_link_status_data link_data = { 0 };
 284         struct ice_aqc_get_link_status *resp;
 285         struct ice_link_status *li_old, *li;
 286         enum ice_media_type *hw_media_type;
 287         struct ice_fc_info *hw_fc_info;
 288         bool tx_pause, rx_pause;
 289         struct ice_aq_desc desc;
 290         enum ice_status status;
 291         struct ice_hw *hw;
 292         u16 cmd_flags;
 293
 294         if (!pi)
 295                 return ICE_ERR_PARAM;
 296         hw = pi->hw;
 297         li_old = &pi->phy.link_info_old;
 298         hw_media_type = &pi->phy.media_type;
 299         li = &pi->phy.link_info;
 300         hw_fc_info = &pi->fc;
 301
 302         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 303         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 304         resp = &desc.params.get_link_status;
 305         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 306         resp->lport_num = pi->lport;
 307
 308         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 309
 310         if (status != ICE_SUCCESS)
 311                 return status;
 312
 313         /* save off old link status information */
 314         *li_old = *li;
 315
 316         /* update current link status information */
 317         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 318         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 319         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 320         *hw_media_type = ice_get_media_type(pi);
 321         li->link_info = link_data.link_info;
 322         li->an_info = link_data.an_info;
 323         li->ext_info = link_data.ext_info;
 324         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 325         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 326         li->topo_media_conflict = link_data.topo_media_conflict;
 327         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 328                                       ICE_AQ_CFG_PACING_TYPE_M);
 329
 330         /* update fc info */
 331         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 332         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 333         if (tx_pause && rx_pause)
 334                 hw_fc_info->current_mode = ICE_FC_FULL;
 335         else if (tx_pause)
 336                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 337         else if (rx_pause)
 338                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 339         else
 340                 hw_fc_info->current_mode = ICE_FC_NONE;
 341
 342         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 343
 344         ice_debug(hw, ICE_DBG_LINK, "link_speed = 0x%x\n", li->link_speed);
 345         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
 346                   (unsigned long long)li->phy_type_low);
 347         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
 348                   (unsigned long long)li->phy_type_high);
 349         ice_debug(hw, ICE_DBG_LINK, "media_type = 0x%x\n", *hw_media_type);
 350         ice_debug(hw, ICE_DBG_LINK, "link_info = 0x%x\n", li->link_info);
 351         ice_debug(hw, ICE_DBG_LINK, "an_info = 0x%x\n", li->an_info);
 352         ice_debug(hw, ICE_DBG_LINK, "ext_info = 0x%x\n", li->ext_info);
 353         ice_debug(hw, ICE_DBG_LINK, "lse_ena = 0x%x\n", li->lse_ena);
 354         ice_debug(hw, ICE_DBG_LINK, "max_frame = 0x%x\n", li->max_frame_size);
 355         ice_debug(hw, ICE_DBG_LINK, "pacing = 0x%x\n", li->pacing);
 356
 357         /* save link status information */
 358         if (link)
 359                 *link = *li;
 360
 361         /* flag cleared so calling functions don't call AQ again */
 362         pi->phy.get_link_info = false;
 363
 364         return ICE_SUCCESS;
 365 }
 366
 367 /**
 368  * ice_init_flex_flags
 369  * @hw: pointer to the hardware structure
 370  * @prof_id: Rx Descriptor Builder profile ID
 371  *
 372  * Function to initialize Rx flex flags
 373  */
 374 static void ice_init_flex_flags(struct ice_hw *hw, enum ice_rxdid prof_id)
 375 {
 376         u8 idx = 0;
 377
 378         /* Flex-flag fields (0-2) are programmed with FLG64 bits with layout:
 379          * flexiflags0[5:0] - TCP flags, is_packet_fragmented, is_packet_UDP_GRE
 380          * flexiflags1[3:0] - Not used for flag programming
 381          * flexiflags2[7:0] - Tunnel and VLAN types
 382          * 2 invalid fields in last index
 383          */
 384         switch (prof_id) {
 385         /* Rx flex flags are currently programmed for the NIC profiles only.
 386          * Different flag bit programming configurations can be added per
 387          * profile as needed.
 388          */
 389         case ICE_RXDID_FLEX_NIC:
 390         case ICE_RXDID_FLEX_NIC_2:
 391                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_FRG,
 392                                    ICE_FLG_UDP_GRE, ICE_FLG_PKT_DSI,
 393                                    ICE_FLG_FIN, idx++);
 394                 /* flex flag 1 is not used for flexi-flag programming, skipping
 395                  * these four FLG64 bits.
 396                  */
 397                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_SYN, ICE_FLG_RST,
 398                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx++);
 399                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_PKT_DSI,
 400                                    ICE_FLG_PKT_DSI, ICE_FLG_EVLAN_x8100,
 401                                    ICE_FLG_EVLAN_x9100, idx++);
 402                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_VLAN_x8100,
 403                                    ICE_FLG_TNL_VLAN, ICE_FLG_TNL_MAC,
 404                                    ICE_FLG_TNL0, idx++);
 405                 ICE_PROG_FLG_ENTRY(hw, prof_id, ICE_FLG_TNL1, ICE_FLG_TNL2,
 406                                    ICE_FLG_PKT_DSI, ICE_FLG_PKT_DSI, idx);
 407                 break;
 408
 409         default:
 410                 ice_debug(hw, ICE_DBG_INIT,
 411                           "Flag programming for profile ID %d not supported\n",
 412                           prof_id);
 413         }
 414 }
 415
 416 /**
 417  * ice_init_flex_flds
 418  * @hw: pointer to the hardware structure
 419  * @prof_id: Rx Descriptor Builder profile ID
 420  *
 421  * Function to initialize flex descriptors
 422  */
 423 static void ice_init_flex_flds(struct ice_hw *hw, enum ice_rxdid prof_id)
 424 {
 425         enum ice_prot_id protid_0, protid_1;
 426         u16 offset_0, offset_1;
 427         enum ice_flex_mdid mdid;
 428
 429         switch (prof_id) {
 430         case ICE_RXDID_FLEX_NIC:
 431         case ICE_RXDID_FLEX_NIC_2:
 432                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_LOW, 0);
 433                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_HIGH, 1);
 434                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_LOWER, 2);
 435
 436                 mdid = (prof_id == ICE_RXDID_FLEX_NIC_2) ?
 437                         ICE_MDID_SRC_VSI : ICE_MDID_FLOW_ID_HIGH;
 438
 439                 ICE_PROG_FLEX_ENTRY(hw, prof_id, mdid, 3);
 440
 441                 ice_init_flex_flags(hw, prof_id);
 442                 break;
 443         case ICE_RXDID_COMMS_GENERIC:
 444         case ICE_RXDID_COMMS_AUX_VLAN:
 445         case ICE_RXDID_COMMS_AUX_IPV4:
 446         case ICE_RXDID_COMMS_AUX_IPV6:
 447         case ICE_RXDID_COMMS_AUX_IPV6_FLOW:
 448         case ICE_RXDID_COMMS_AUX_TCP:
 449                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_LOW, 0);
 450                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_RX_HASH_HIGH, 1);
 451                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_LOWER, 2);
 452                 ICE_PROG_FLEX_ENTRY(hw, prof_id, ICE_MDID_FLOW_ID_HIGH, 3);
 453
 454                 if (prof_id == ICE_RXDID_COMMS_AUX_VLAN) {
 455                         /* FlexiMD.4: VLAN1 - single or EVLAN (first for QinQ).
 456                          * FlexiMD.5: VLAN2 - C-VLAN (second for QinQ).
 457                          */
 458                         protid_0 = ICE_PROT_EVLAN_O;
 459                         offset_0 = 0;
 460                         protid_1 = ICE_PROT_VLAN_O;
 461                         offset_1 = 0;
 462                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV4) {
 463                         /* FlexiMD.4: IPHDR1 - IPv4 header word 4, "TTL" and
 464                          * "Protocol" fields.
 465                          * FlexiMD.5: IPHDR0 - IPv4 header word 0, "Ver",
 466                          * "Hdr Len" and "Type of Service" fields.
 467                          */
 468                         protid_0 = ICE_PROT_IPV4_OF_OR_S;
 469                         offset_0 = 8;
 470                         protid_1 = ICE_PROT_IPV4_OF_OR_S;
 471                         offset_1 = 0;
 472                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV6) {
 473                         /* FlexiMD.4: IPHDR1 - IPv6 header word 3,
 474                          * "Next Header" and "Hop Limit" fields.
 475                          * FlexiMD.5: IPHDR0 - IPv6 header word 0,
 476                          * "Ver", "Traffic class" and high 4 bits of
 477                          * "Flow Label" fields.
 478                          */
 479                         protid_0 = ICE_PROT_IPV6_OF_OR_S;
 480                         offset_0 = 6;
 481                         protid_1 = ICE_PROT_IPV6_OF_OR_S;
 482                         offset_1 = 0;
 483                 } else if (prof_id == ICE_RXDID_COMMS_AUX_IPV6_FLOW) {
 484                         /* FlexiMD.4: IPHDR1 - IPv6 header word 1,
 485                          * 16 low bits of the "Flow Label" field.
 486                          * FlexiMD.5: IPHDR0 - IPv6 header word 0,
 487                          * "Ver", "Traffic class" and high 4 bits
 488                          * of "Flow Label" fields.
 489                          */
 490                         protid_0 = ICE_PROT_IPV6_OF_OR_S;
 491                         offset_0 = 2;
 492                         protid_1 = ICE_PROT_IPV6_OF_OR_S;
 493                         offset_1 = 0;
 494                 } else if (prof_id == ICE_RXDID_COMMS_AUX_TCP) {
 495                         /* FlexiMD.4: TCPHDR - TCP header word 6,
 496                          * "Data Offset" and "Flags" fields.
 497                          * FlexiMD.5: Reserved
 498                          */
 499                         protid_0 = ICE_PROT_TCP_IL;
 500                         offset_0 = 12;
 501                         protid_1 = ICE_PROT_ID_INVAL;
 502                         offset_1 = 0;
 503                 } else {
 504                         protid_0 = ICE_PROT_ID_INVAL;
 505                         offset_0 = 0;
 506                         protid_1 = ICE_PROT_ID_INVAL;
 507                         offset_1 = 0;
 508                 }
 509
 510                 ICE_PROG_FLEX_ENTRY_EXTRACT(hw, prof_id,
 511                                             protid_0, offset_0, 4);
 512                 ICE_PROG_FLEX_ENTRY_EXTRACT(hw, prof_id,
 513                                             protid_1, offset_1, 5);
 514
 515                 ice_init_flex_flags(hw, prof_id);
 516                 break;
 517         default:
 518                 ice_debug(hw, ICE_DBG_INIT,
 519                           "Field init for profile ID %d not supported\n",
 520                           prof_id);
 521         }
 522 }
 523
 524 /**
 525  * ice_aq_set_mac_cfg
 526  * @hw: pointer to the HW struct
 527  * @max_frame_size: Maximum Frame Size to be supported
 528  * @cd: pointer to command details structure or NULL
 529  *
 530  * Set MAC configuration (0x0603)
 531  */
 532 enum ice_status
 533 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 534 {
 535         u16 fc_threshold_val, tx_timer_val;
 536         struct ice_aqc_set_mac_cfg *cmd;
 537         struct ice_aq_desc desc;
 538         u32 reg_val;
 539
 540         cmd = &desc.params.set_mac_cfg;
 541
 542         if (max_frame_size == 0)
 543                 return ICE_ERR_PARAM;
 544
 545         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 546
 547         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 548
 549         /* We read back the transmit timer and fc threshold value of
 550          * LFC. Thus, we will use index =
 551          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 552          *
 553          * Also, because we are opearating on transmit timer and fc
 554          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 555          */
 556 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 557
 558         /* Retrieve the transmit timer */
 559         reg_val = rd32(hw,
 560                        PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 561         tx_timer_val = reg_val &
 562                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 563         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 564
 565         /* Retrieve the fc threshold */
 566         reg_val = rd32(hw,
 567                        PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 568         fc_threshold_val = reg_val & MAKEMASK(0xFFFF, 0);
 569         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_threshold_val);
 570
 571         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 572 }
 573
 574 /**
 575  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 576  * @hw: pointer to the HW struct
 577  */
 578 static enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 579 {
 580         struct ice_switch_info *sw;
 581
 582         hw->switch_info = (struct ice_switch_info *)
 583                           ice_malloc(hw, sizeof(*hw->switch_info));
 584         sw = hw->switch_info;
 585
 586         if (!sw)
 587                 return ICE_ERR_NO_MEMORY;
 588
 589         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 590
 591         return ice_init_def_sw_recp(hw);
 592 }
 593
 594 /**
 595  * ice_cleanup_fltr_mgmt_struct - cleanup filter management list and locks
 596  * @hw: pointer to the HW struct
 597  */
 598 static void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 599 {
 600         struct ice_switch_info *sw = hw->switch_info;
 601         struct ice_vsi_list_map_info *v_pos_map;
 602         struct ice_vsi_list_map_info *v_tmp_map;
 603         struct ice_sw_recipe *recps;
 604         u8 i;
 605
 606         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 607                                  ice_vsi_list_map_info, list_entry) {
 608                 LIST_DEL(&v_pos_map->list_entry);
 609                 ice_free(hw, v_pos_map);
 610         }
 611         recps = hw->switch_info->recp_list;
 612         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 613                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 614
 615                 recps[i].root_rid = i;
 616                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 617                                          &recps[i].rg_list, ice_recp_grp_entry,
 618                                          l_entry) {
 619                         LIST_DEL(&rg_entry->l_entry);
 620                         ice_free(hw, rg_entry);
 621                 }
 622
 623                 if (recps[i].adv_rule) {
 624                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 625                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 626
 627                         ice_destroy_lock(&recps[i].filt_rule_lock);
 628                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 629                                                  &recps[i].filt_rules,
 630                                                  ice_adv_fltr_mgmt_list_entry,
 631                                                  list_entry) {
 632                                 LIST_DEL(&lst_itr->list_entry);
 633                                 ice_free(hw, lst_itr->lkups);
 634                                 ice_free(hw, lst_itr);
 635                         }
 636                 } else {
 637                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 638
 639                         ice_destroy_lock(&recps[i].filt_rule_lock);
 640                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 641                                                  &recps[i].filt_rules,
 642                                                  ice_fltr_mgmt_list_entry,
 643                                                  list_entry) {
 644                                 LIST_DEL(&lst_itr->list_entry);
 645                                 ice_free(hw, lst_itr);
 646                         }
 647                 }
 648                 if (recps[i].root_buf)
 649                         ice_free(hw, recps[i].root_buf);
 650         }
 651         ice_rm_all_sw_replay_rule_info(hw);
 652         ice_free(hw, sw->recp_list);
 653         ice_free(hw, sw);
 654 }
 655
 656
 657 /**
 658  * ice_get_itr_intrl_gran - determine int/intrl granularity
 659  * @hw: pointer to the HW struct
 660  *
 661  * Determines the itr/intrl granularities based on the maximum aggregate
 662  * bandwidth according to the device's configuration during power-on.
 663  */
 664 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 665 {
 666         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 667                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 668                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 669
 670         switch (max_agg_bw) {
 671         case ICE_MAX_AGG_BW_200G:
 672         case ICE_MAX_AGG_BW_100G:
 673         case ICE_MAX_AGG_BW_50G:
 674                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 675                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 676                 break;
 677         case ICE_MAX_AGG_BW_25G:
 678                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 679                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 680                 break;
 681         }
 682 }
 683
 684 /**
 685  * ice_get_nvm_version - get cached NVM version data
 686  * @hw: pointer to the hardware structure
 687  * @oem_ver: 8 bit NVM version
 688  * @oem_build: 16 bit NVM build number
 689  * @oem_patch: 8 NVM patch number
 690  * @ver_hi: high 16 bits of the NVM version
 691  * @ver_lo: low 16 bits of the NVM version
 692  */
 693 void
 694 ice_get_nvm_version(struct ice_hw *hw, u8 *oem_ver, u16 *oem_build,
 695                     u8 *oem_patch, u8 *ver_hi, u8 *ver_lo)
 696 {
 697         struct ice_nvm_info *nvm = &hw->nvm;
 698
 699         *oem_ver = (u8)((nvm->oem_ver & ICE_OEM_VER_MASK) >> ICE_OEM_VER_SHIFT);
 700         *oem_patch = (u8)(nvm->oem_ver & ICE_OEM_VER_PATCH_MASK);
 701         *oem_build = (u16)((nvm->oem_ver & ICE_OEM_VER_BUILD_MASK) >>
 702                            ICE_OEM_VER_BUILD_SHIFT);
 703         *ver_hi = (nvm->ver & ICE_NVM_VER_HI_MASK) >> ICE_NVM_VER_HI_SHIFT;
 704         *ver_lo = (nvm->ver & ICE_NVM_VER_LO_MASK) >> ICE_NVM_VER_LO_SHIFT;
 705 }
 706
 707 /**
 708  * ice_print_rollback_msg - print FW rollback message
 709  * @hw: pointer to the hardware structure
 710  */
 711 void ice_print_rollback_msg(struct ice_hw *hw)
 712 {
 713         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 714         u8 oem_ver, oem_patch, ver_hi, ver_lo;
 715         u16 oem_build;
 716
 717         ice_get_nvm_version(hw, &oem_ver, &oem_build, &oem_patch, &ver_hi,
 718                             &ver_lo);
 719         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d", ver_hi,
 720                  ver_lo, hw->nvm.eetrack, oem_ver, oem_build, oem_patch);
 721
 722         ice_warn(hw,
 723                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode",
 724                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 725 }
 726
 727 /**
 728  * ice_init_hw - main hardware initialization routine
 729  * @hw: pointer to the hardware structure
 730  */
 731 enum ice_status ice_init_hw(struct ice_hw *hw)
 732 {
 733         struct ice_aqc_get_phy_caps_data *pcaps;
 734         enum ice_status status;
 735         u16 mac_buf_len;
 736         void *mac_buf;
 737
 738         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 739
 740
 741         /* Set MAC type based on DeviceID */
 742         status = ice_set_mac_type(hw);
 743         if (status)
 744                 return status;
 745
 746         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 747                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 748                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 749
 750
 751         status = ice_reset(hw, ICE_RESET_PFR);
 752         if (status)
 753                 return status;
 754
 755         ice_get_itr_intrl_gran(hw);
 756
 757
 758         status = ice_create_all_ctrlq(hw);
 759         if (status)
 760                 goto err_unroll_cqinit;
 761
 762         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 763                 ice_print_rollback_msg(hw);
 764
 765
 766         status = ice_clear_pf_cfg(hw);
 767         if (status)
 768                 goto err_unroll_cqinit;
 769
 770         /* Set bit to enable Flow Director filters */
 771         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 772         INIT_LIST_HEAD(&hw->fdir_list_head);
 773
 774         ice_clear_pxe_mode(hw);
 775
 776         status = ice_init_nvm(hw);
 777         if (status)
 778                 goto err_unroll_cqinit;
 779
 780         status = ice_get_caps(hw);
 781         if (status)
 782                 goto err_unroll_cqinit;
 783
 784         hw->port_info = (struct ice_port_info *)
 785                         ice_malloc(hw, sizeof(*hw->port_info));
 786         if (!hw->port_info) {
 787                 status = ICE_ERR_NO_MEMORY;
 788                 goto err_unroll_cqinit;
 789         }
 790
 791         /* set the back pointer to HW */
 792         hw->port_info->hw = hw;
 793
 794         /* Initialize port_info struct with switch configuration data */
 795         status = ice_get_initial_sw_cfg(hw);
 796         if (status)
 797                 goto err_unroll_alloc;
 798
 799         hw->evb_veb = true;
 800
 801         /* Query the allocated resources for Tx scheduler */
 802         status = ice_sched_query_res_alloc(hw);
 803         if (status) {
 804                 ice_debug(hw, ICE_DBG_SCHED,
 805                           "Failed to get scheduler allocated resources\n");
 806                 goto err_unroll_alloc;
 807         }
 808
 809
 810         /* Initialize port_info struct with scheduler data */
 811         status = ice_sched_init_port(hw->port_info);
 812         if (status)
 813                 goto err_unroll_sched;
 814
 815         pcaps = (struct ice_aqc_get_phy_caps_data *)
 816                 ice_malloc(hw, sizeof(*pcaps));
 817         if (!pcaps) {
 818                 status = ICE_ERR_NO_MEMORY;
 819                 goto err_unroll_sched;
 820         }
 821
 822         /* Initialize port_info struct with PHY capabilities */
 823         status = ice_aq_get_phy_caps(hw->port_info, false,
 824                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 825         ice_free(hw, pcaps);
 826         if (status)
 827                 goto err_unroll_sched;
 828
 829         /* Initialize port_info struct with link information */
 830         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 831         if (status)
 832                 goto err_unroll_sched;
 833         /* need a valid SW entry point to build a Tx tree */
 834         if (!hw->sw_entry_point_layer) {
 835                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 836                 status = ICE_ERR_CFG;
 837                 goto err_unroll_sched;
 838         }
 839         INIT_LIST_HEAD(&hw->agg_list);
 840         /* Initialize max burst size */
 841         if (!hw->max_burst_size)
 842                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 843
 844         status = ice_init_fltr_mgmt_struct(hw);
 845         if (status)
 846                 goto err_unroll_sched;
 847
 848
 849         /* Get MAC information */
 850         /* A single port can report up to two (LAN and WoL) addresses */
 851         mac_buf = ice_calloc(hw, 2,
 852                              sizeof(struct ice_aqc_manage_mac_read_resp));
 853         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 854
 855         if (!mac_buf) {
 856                 status = ICE_ERR_NO_MEMORY;
 857                 goto err_unroll_fltr_mgmt_struct;
 858         }
 859
 860         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 861         ice_free(hw, mac_buf);
 862
 863         if (status)
 864                 goto err_unroll_fltr_mgmt_struct;
 865
 866         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC);
 867         ice_init_flex_flds(hw, ICE_RXDID_FLEX_NIC_2);
 868         ice_init_flex_flds(hw, ICE_RXDID_COMMS_GENERIC);
 869         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_VLAN);
 870         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV4);
 871         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV6);
 872         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_IPV6_FLOW);
 873         ice_init_flex_flds(hw, ICE_RXDID_COMMS_AUX_TCP);
 874         /* Obtain counter base index which would be used by flow director */
 875         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 876         if (status)
 877                 goto err_unroll_fltr_mgmt_struct;
 878         status = ice_init_hw_tbls(hw);
 879         if (status)
 880                 goto err_unroll_fltr_mgmt_struct;
 881         return ICE_SUCCESS;
 882
 883 err_unroll_fltr_mgmt_struct:
 884         ice_cleanup_fltr_mgmt_struct(hw);
 885 err_unroll_sched:
 886         ice_sched_cleanup_all(hw);
 887 err_unroll_alloc:
 888         ice_free(hw, hw->port_info);
 889         hw->port_info = NULL;
 890 err_unroll_cqinit:
 891         ice_destroy_all_ctrlq(hw);
 892         return status;
 893 }
 894
 895 /**
 896  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 897  * @hw: pointer to the hardware structure
 898  *
 899  * This should be called only during nominal operation, not as a result of
 900  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 901  * applicable initializations if it fails for any reason.
 902  */
 903 void ice_deinit_hw(struct ice_hw *hw)
 904 {
 905         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 906         ice_cleanup_fltr_mgmt_struct(hw);
 907
 908         ice_sched_cleanup_all(hw);
 909         ice_sched_clear_agg(hw);
 910         ice_free_seg(hw);
 911         ice_free_hw_tbls(hw);
 912
 913         if (hw->port_info) {
 914                 ice_free(hw, hw->port_info);
 915                 hw->port_info = NULL;
 916         }
 917
 918         ice_destroy_all_ctrlq(hw);
 919
 920         /* Clear VSI contexts if not already cleared */
 921         ice_clear_all_vsi_ctx(hw);
 922 }
 923
 924 /**
 925  * ice_check_reset - Check to see if a global reset is complete
 926  * @hw: pointer to the hardware structure
 927  */
 928 enum ice_status ice_check_reset(struct ice_hw *hw)
 929 {
 930         u32 cnt, reg = 0, grst_delay;
 931
 932         /* Poll for Device Active state in case a recent CORER, GLOBR,
 933          * or EMPR has occurred. The grst delay value is in 100ms units.
 934          * Add 1sec for outstanding AQ commands that can take a long time.
 935          */
 936         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 937                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
 938
 939         for (cnt = 0; cnt < grst_delay; cnt++) {
 940                 ice_msec_delay(100, true);
 941                 reg = rd32(hw, GLGEN_RSTAT);
 942                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 943                         break;
 944         }
 945
 946         if (cnt == grst_delay) {
 947                 ice_debug(hw, ICE_DBG_INIT,
 948                           "Global reset polling failed to complete.\n");
 949                 return ICE_ERR_RESET_FAILED;
 950         }
 951
 952 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_CORER_DONE_M | \
 953                                  GLNVM_ULD_GLOBR_DONE_M)
 954
 955         /* Device is Active; check Global Reset processes are done */
 956         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 957                 reg = rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK;
 958                 if (reg == ICE_RESET_DONE_MASK) {
 959                         ice_debug(hw, ICE_DBG_INIT,
 960                                   "Global reset processes done. %d\n", cnt);
 961                         break;
 962                 }
 963                 ice_msec_delay(10, true);
 964         }
 965
 966         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 967                 ice_debug(hw, ICE_DBG_INIT,
 968                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 969                           reg);
 970                 return ICE_ERR_RESET_FAILED;
 971         }
 972
 973         return ICE_SUCCESS;
 974 }
 975
 976 /**
 977  * ice_pf_reset - Reset the PF
 978  * @hw: pointer to the hardware structure
 979  *
 980  * If a global reset has been triggered, this function checks
 981  * for its completion and then issues the PF reset
 982  */
 983 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 984 {
 985         u32 cnt, reg;
 986
 987         /* If at function entry a global reset was already in progress, i.e.
 988          * state is not 'device active' or any of the reset done bits are not
 989          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 990          * global reset is done.
 991          */
 992         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 993             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 994                 /* poll on global reset currently in progress until done */
 995                 if (ice_check_reset(hw))
 996                         return ICE_ERR_RESET_FAILED;
 997
 998                 return ICE_SUCCESS;
 999         }
1000
1001         /* Reset the PF */
1002         reg = rd32(hw, PFGEN_CTRL);
1003
1004         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
1005
1006         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
1007                 reg = rd32(hw, PFGEN_CTRL);
1008                 if (!(reg & PFGEN_CTRL_PFSWR_M))
1009                         break;
1010
1011                 ice_msec_delay(1, true);
1012         }
1013
1014         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
1015                 ice_debug(hw, ICE_DBG_INIT,
1016                           "PF reset polling failed to complete.\n");
1017                 return ICE_ERR_RESET_FAILED;
1018         }
1019
1020         return ICE_SUCCESS;
1021 }
1022
1023 /**
1024  * ice_reset - Perform different types of reset
1025  * @hw: pointer to the hardware structure
1026  * @req: reset request
1027  *
1028  * This function triggers a reset as specified by the req parameter.
1029  *
1030  * Note:
1031  * If anything other than a PF reset is triggered, PXE mode is restored.
1032  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
1033  * interface has been restored in the rebuild flow.
1034  */
1035 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
1036 {
1037         u32 val = 0;
1038
1039         switch (req) {
1040         case ICE_RESET_PFR:
1041                 return ice_pf_reset(hw);
1042         case ICE_RESET_CORER:
1043                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
1044                 val = GLGEN_RTRIG_CORER_M;
1045                 break;
1046         case ICE_RESET_GLOBR:
1047                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
1048                 val = GLGEN_RTRIG_GLOBR_M;
1049                 break;
1050         default:
1051                 return ICE_ERR_PARAM;
1052         }
1053
1054         val |= rd32(hw, GLGEN_RTRIG);
1055         wr32(hw, GLGEN_RTRIG, val);
1056         ice_flush(hw);
1057
1058
1059         /* wait for the FW to be ready */
1060         return ice_check_reset(hw);
1061 }
1062
1063 /**
1064  * ice_get_pfa_module_tlv - Reads sub module TLV from NVM PFA
1065  * @hw: pointer to hardware structure
1066  * @module_tlv: pointer to module TLV to return
1067  * @module_tlv_len: pointer to module TLV length to return
1068  * @module_type: module type requested
1069  *
1070  * Finds the requested sub module TLV type from the Preserved Field
1071  * Area (PFA) and returns the TLV pointer and length. The caller can
1072  * use these to read the variable length TLV value.
1073  */
1074 enum ice_status
1075 ice_get_pfa_module_tlv(struct ice_hw *hw, u16 *module_tlv, u16 *module_tlv_len,
1076                        u16 module_type)
1077 {
1078         enum ice_status status;
1079         u16 pfa_len, pfa_ptr;
1080         u16 next_tlv;
1081
1082         status = ice_read_sr_word(hw, ICE_SR_PFA_PTR, &pfa_ptr);
1083         if (status != ICE_SUCCESS) {
1084                 ice_debug(hw, ICE_DBG_INIT, "Preserved Field Array pointer.\n");
1085                 return status;
1086         }
1087         status = ice_read_sr_word(hw, pfa_ptr, &pfa_len);
1088         if (status != ICE_SUCCESS) {
1089                 ice_debug(hw, ICE_DBG_INIT, "Failed to read PFA length.\n");
1090                 return status;
1091         }
1092         /* Starting with first TLV after PFA length, iterate through the list
1093          * of TLVs to find the requested one.
1094          */
1095         next_tlv = pfa_ptr + 1;
1096         while (next_tlv < pfa_ptr + pfa_len) {
1097                 u16 tlv_sub_module_type;
1098                 u16 tlv_len;
1099
1100                 /* Read TLV type */
1101                 status = ice_read_sr_word(hw, next_tlv, &tlv_sub_module_type);
1102                 if (status != ICE_SUCCESS) {
1103                         ice_debug(hw, ICE_DBG_INIT, "Failed to read TLV type.\n");
1104                         break;
1105                 }
1106                 /* Read TLV length */
1107                 status = ice_read_sr_word(hw, next_tlv + 1, &tlv_len);
1108                 if (status != ICE_SUCCESS) {
1109                         ice_debug(hw, ICE_DBG_INIT, "Failed to read TLV length.\n");
1110                         break;
1111                 }
1112                 if (tlv_sub_module_type == module_type) {
1113                         if (tlv_len) {
1114                                 *module_tlv = next_tlv;
1115                                 *module_tlv_len = tlv_len;
1116                                 return ICE_SUCCESS;
1117                         }
1118                         return ICE_ERR_INVAL_SIZE;
1119                 }
1120                 /* Check next TLV, i.e. current TLV pointer + length + 2 words
1121                  * (for current TLV's type and length)
1122                  */
1123                 next_tlv = next_tlv + tlv_len + 2;
1124         }
1125         /* Module does not exist */
1126         return ICE_ERR_DOES_NOT_EXIST;
1127 }
1128
1129
1130
1131 /**
1132  * ice_copy_rxq_ctx_to_hw
1133  * @hw: pointer to the hardware structure
1134  * @ice_rxq_ctx: pointer to the rxq context
1135  * @rxq_index: the index of the Rx queue
1136  *
1137  * Copies rxq context from dense structure to HW register space
1138  */
1139 static enum ice_status
1140 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
1141 {
1142         u8 i;
1143
1144         if (!ice_rxq_ctx)
1145                 return ICE_ERR_BAD_PTR;
1146
1147         if (rxq_index > QRX_CTRL_MAX_INDEX)
1148                 return ICE_ERR_PARAM;
1149
1150         /* Copy each dword separately to HW */
1151         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
1152                 wr32(hw, QRX_CONTEXT(i, rxq_index),
1153                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1154
1155                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1156                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1157         }
1158
1159         return ICE_SUCCESS;
1160 }
1161
1162 /* LAN Rx Queue Context */
1163 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1164         /* Field                Width   LSB */
1165         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1166         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1167         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1168         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1169         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1170         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1171         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1172         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1173         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1174         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1175         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1176         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1177         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1178         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1179         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1180         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1181         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1182         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1183         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1184         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1185         { 0 }
1186 };
1187
1188 /**
1189  * ice_write_rxq_ctx
1190  * @hw: pointer to the hardware structure
1191  * @rlan_ctx: pointer to the rxq context
1192  * @rxq_index: the index of the Rx queue
1193  *
1194  * Converts rxq context from sparse to dense structure and then writes
1195  * it to HW register space and enables the hardware to prefetch descriptors
1196  * instead of only fetching them on demand
1197  */
1198 enum ice_status
1199 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1200                   u32 rxq_index)
1201 {
1202         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1203
1204         if (!rlan_ctx)
1205                 return ICE_ERR_BAD_PTR;
1206
1207         rlan_ctx->prefena = 1;
1208
1209         ice_set_ctx((u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1210         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1211 }
1212
1213 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1214 /**
1215  * ice_clear_rxq_ctx
1216  * @hw: pointer to the hardware structure
1217  * @rxq_index: the index of the Rx queue to clear
1218  *
1219  * Clears rxq context in HW register space
1220  */
1221 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1222 {
1223         u8 i;
1224
1225         if (rxq_index > QRX_CTRL_MAX_INDEX)
1226                 return ICE_ERR_PARAM;
1227
1228         /* Clear each dword register separately */
1229         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1230                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1231
1232         return ICE_SUCCESS;
1233 }
1234 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1235
1236 /* LAN Tx Queue Context */
1237 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1238                                     /* Field                    Width   LSB */
1239         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1240         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1241         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1242         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1243         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1244         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1245         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1246         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1247         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1248         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1249         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1250         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1251         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1252         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1253         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1254         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1255         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1256         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1257         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1258         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1259         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1260         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1261         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1262         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1263         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1264         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1265         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1266         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1267         { 0 }
1268 };
1269
1270 #if !defined(NO_UNUSED_CTX_CODE) || defined(AE_DRIVER)
1271 /**
1272  * ice_copy_tx_cmpltnq_ctx_to_hw
1273  * @hw: pointer to the hardware structure
1274  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1275  * @tx_cmpltnq_index: the index of the completion queue
1276  *
1277  * Copies Tx completion queue context from dense structure to HW register space
1278  */
1279 static enum ice_status
1280 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1281                               u32 tx_cmpltnq_index)
1282 {
1283         u8 i;
1284
1285         if (!ice_tx_cmpltnq_ctx)
1286                 return ICE_ERR_BAD_PTR;
1287
1288         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1289                 return ICE_ERR_PARAM;
1290
1291         /* Copy each dword separately to HW */
1292         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1293                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1294                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1295
1296                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1297                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1298         }
1299
1300         return ICE_SUCCESS;
1301 }
1302
1303 /* LAN Tx Completion Queue Context */
1304 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1305                                        /* Field                 Width   LSB */
1306         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1307         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1308         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1309         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1310         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1311         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1312         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1313         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1314         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1315         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1316         { 0 }
1317 };
1318
1319 /**
1320  * ice_write_tx_cmpltnq_ctx
1321  * @hw: pointer to the hardware structure
1322  * @tx_cmpltnq_ctx: pointer to the completion queue context
1323  * @tx_cmpltnq_index: the index of the completion queue
1324  *
1325  * Converts completion queue context from sparse to dense structure and then
1326  * writes it to HW register space
1327  */
1328 enum ice_status
1329 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1330                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1331                          u32 tx_cmpltnq_index)
1332 {
1333         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1334
1335         ice_set_ctx((u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1336         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1337 }
1338
1339 /**
1340  * ice_clear_tx_cmpltnq_ctx
1341  * @hw: pointer to the hardware structure
1342  * @tx_cmpltnq_index: the index of the completion queue to clear
1343  *
1344  * Clears Tx completion queue context in HW register space
1345  */
1346 enum ice_status
1347 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1348 {
1349         u8 i;
1350
1351         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1352                 return ICE_ERR_PARAM;
1353
1354         /* Clear each dword register separately */
1355         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1356                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1357
1358         return ICE_SUCCESS;
1359 }
1360
1361 /**
1362  * ice_copy_tx_drbell_q_ctx_to_hw
1363  * @hw: pointer to the hardware structure
1364  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1365  * @tx_drbell_q_index: the index of the doorbell queue
1366  *
1367  * Copies doorbell queue context from dense structure to HW register space
1368  */
1369 static enum ice_status
1370 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1371                                u32 tx_drbell_q_index)
1372 {
1373         u8 i;
1374
1375         if (!ice_tx_drbell_q_ctx)
1376                 return ICE_ERR_BAD_PTR;
1377
1378         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1379                 return ICE_ERR_PARAM;
1380
1381         /* Copy each dword separately to HW */
1382         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1383                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1384                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1385
1386                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1387                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1388         }
1389
1390         return ICE_SUCCESS;
1391 }
1392
1393 /* LAN Tx Doorbell Queue Context info */
1394 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1395                                         /* Field                Width   LSB */
1396         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1397         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1398         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1399         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1400         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1401         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1402         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1403         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1404         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1405         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1406         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1407         { 0 }
1408 };
1409
1410 /**
1411  * ice_write_tx_drbell_q_ctx
1412  * @hw: pointer to the hardware structure
1413  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1414  * @tx_drbell_q_index: the index of the doorbell queue
1415  *
1416  * Converts doorbell queue context from sparse to dense structure and then
1417  * writes it to HW register space
1418  */
1419 enum ice_status
1420 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1421                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1422                           u32 tx_drbell_q_index)
1423 {
1424         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1425
1426         ice_set_ctx((u8 *)tx_drbell_q_ctx, ctx_buf, ice_tx_drbell_q_ctx_info);
1427         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1428 }
1429
1430 /**
1431  * ice_clear_tx_drbell_q_ctx
1432  * @hw: pointer to the hardware structure
1433  * @tx_drbell_q_index: the index of the doorbell queue to clear
1434  *
1435  * Clears doorbell queue context in HW register space
1436  */
1437 enum ice_status
1438 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1439 {
1440         u8 i;
1441
1442         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1443                 return ICE_ERR_PARAM;
1444
1445         /* Clear each dword register separately */
1446         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1447                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1448
1449         return ICE_SUCCESS;
1450 }
1451 #endif /* !NO_UNUSED_CTX_CODE || AE_DRIVER */
1452
1453
1454 /* FW Admin Queue command wrappers */
1455
1456 /**
1457  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1458  * @hw: pointer to the HW struct
1459  * @desc: descriptor describing the command
1460  * @buf: buffer to use for indirect commands (NULL for direct commands)
1461  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1462  * @cd: pointer to command details structure
1463  *
1464  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1465  */
1466 enum ice_status
1467 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1468                 u16 buf_size, struct ice_sq_cd *cd)
1469 {
1470         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1471 }
1472
1473 /**
1474  * ice_aq_get_fw_ver
1475  * @hw: pointer to the HW struct
1476  * @cd: pointer to command details structure or NULL
1477  *
1478  * Get the firmware version (0x0001) from the admin queue commands
1479  */
1480 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1481 {
1482         struct ice_aqc_get_ver *resp;
1483         struct ice_aq_desc desc;
1484         enum ice_status status;
1485
1486         resp = &desc.params.get_ver;
1487
1488         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1489
1490         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1491
1492         if (!status) {
1493                 hw->fw_branch = resp->fw_branch;
1494                 hw->fw_maj_ver = resp->fw_major;
1495                 hw->fw_min_ver = resp->fw_minor;
1496                 hw->fw_patch = resp->fw_patch;
1497                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1498                 hw->api_branch = resp->api_branch;
1499                 hw->api_maj_ver = resp->api_major;
1500                 hw->api_min_ver = resp->api_minor;
1501                 hw->api_patch = resp->api_patch;
1502         }
1503
1504         return status;
1505 }
1506
1507 /**
1508  * ice_aq_send_driver_ver
1509  * @hw: pointer to the HW struct
1510  * @dv: driver's major, minor version
1511  * @cd: pointer to command details structure or NULL
1512  *
1513  * Send the driver version (0x0002) to the firmware
1514  */
1515 enum ice_status
1516 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1517                        struct ice_sq_cd *cd)
1518 {
1519         struct ice_aqc_driver_ver *cmd;
1520         struct ice_aq_desc desc;
1521         u16 len;
1522
1523         cmd = &desc.params.driver_ver;
1524
1525         if (!dv)
1526                 return ICE_ERR_PARAM;
1527
1528         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1529
1530         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1531         cmd->major_ver = dv->major_ver;
1532         cmd->minor_ver = dv->minor_ver;
1533         cmd->build_ver = dv->build_ver;
1534         cmd->subbuild_ver = dv->subbuild_ver;
1535
1536         len = 0;
1537         while (len < sizeof(dv->driver_string) &&
1538                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1539                 len++;
1540
1541         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1542 }
1543
1544 /**
1545  * ice_aq_q_shutdown
1546  * @hw: pointer to the HW struct
1547  * @unloading: is the driver unloading itself
1548  *
1549  * Tell the Firmware that we're shutting down the AdminQ and whether
1550  * or not the driver is unloading as well (0x0003).
1551  */
1552 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1553 {
1554         struct ice_aqc_q_shutdown *cmd;
1555         struct ice_aq_desc desc;
1556
1557         cmd = &desc.params.q_shutdown;
1558
1559         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1560
1561         if (unloading)
1562                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1563
1564         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1565 }
1566
1567 /**
1568  * ice_aq_req_res
1569  * @hw: pointer to the HW struct
1570  * @res: resource ID
1571  * @access: access type
1572  * @sdp_number: resource number
1573  * @timeout: the maximum time in ms that the driver may hold the resource
1574  * @cd: pointer to command details structure or NULL
1575  *
1576  * Requests common resource using the admin queue commands (0x0008).
1577  * When attempting to acquire the Global Config Lock, the driver can
1578  * learn of three states:
1579  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1580  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1581  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1582  *                          successfully downloaded the package; the driver does
1583  *                          not have to download the package and can continue
1584  *                          loading
1585  *
1586  * Note that if the caller is in an acquire lock, perform action, release lock
1587  * phase of operation, it is possible that the FW may detect a timeout and issue
1588  * a CORER. In this case, the driver will receive a CORER interrupt and will
1589  * have to determine its cause. The calling thread that is handling this flow
1590  * will likely get an error propagated back to it indicating the Download
1591  * Package, Update Package or the Release Resource AQ commands timed out.
1592  */
1593 static enum ice_status
1594 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1595                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1596                struct ice_sq_cd *cd)
1597 {
1598         struct ice_aqc_req_res *cmd_resp;
1599         struct ice_aq_desc desc;
1600         enum ice_status status;
1601
1602         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1603
1604         cmd_resp = &desc.params.res_owner;
1605
1606         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1607
1608         cmd_resp->res_id = CPU_TO_LE16(res);
1609         cmd_resp->access_type = CPU_TO_LE16(access);
1610         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1611         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1612         *timeout = 0;
1613
1614         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1615
1616         /* The completion specifies the maximum time in ms that the driver
1617          * may hold the resource in the Timeout field.
1618          */
1619
1620         /* Global config lock response utilizes an additional status field.
1621          *
1622          * If the Global config lock resource is held by some other driver, the
1623          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1624          * and the timeout field indicates the maximum time the current owner
1625          * of the resource has to free it.
1626          */
1627         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1628                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1629                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1630                         return ICE_SUCCESS;
1631                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1632                            ICE_AQ_RES_GLBL_IN_PROG) {
1633                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1634                         return ICE_ERR_AQ_ERROR;
1635                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1636                            ICE_AQ_RES_GLBL_DONE) {
1637                         return ICE_ERR_AQ_NO_WORK;
1638                 }
1639
1640                 /* invalid FW response, force a timeout immediately */
1641                 *timeout = 0;
1642                 return ICE_ERR_AQ_ERROR;
1643         }
1644
1645         /* If the resource is held by some other driver, the command completes
1646          * with a busy return value and the timeout field indicates the maximum
1647          * time the current owner of the resource has to free it.
1648          */
1649         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1650                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1651
1652         return status;
1653 }
1654
1655 /**
1656  * ice_aq_release_res
1657  * @hw: pointer to the HW struct
1658  * @res: resource ID
1659  * @sdp_number: resource number
1660  * @cd: pointer to command details structure or NULL
1661  *
1662  * release common resource using the admin queue commands (0x0009)
1663  */
1664 static enum ice_status
1665 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1666                    struct ice_sq_cd *cd)
1667 {
1668         struct ice_aqc_req_res *cmd;
1669         struct ice_aq_desc desc;
1670
1671         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1672
1673         cmd = &desc.params.res_owner;
1674
1675         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1676
1677         cmd->res_id = CPU_TO_LE16(res);
1678         cmd->res_number = CPU_TO_LE32(sdp_number);
1679
1680         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1681 }
1682
1683 /**
1684  * ice_acquire_res
1685  * @hw: pointer to the HW structure
1686  * @res: resource ID
1687  * @access: access type (read or write)
1688  * @timeout: timeout in milliseconds
1689  *
1690  * This function will attempt to acquire the ownership of a resource.
1691  */
1692 enum ice_status
1693 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1694                 enum ice_aq_res_access_type access, u32 timeout)
1695 {
1696 #define ICE_RES_POLLING_DELAY_MS        10
1697         u32 delay = ICE_RES_POLLING_DELAY_MS;
1698         u32 time_left = timeout;
1699         enum ice_status status;
1700
1701         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1702
1703         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1704
1705         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1706          * previously acquired the resource and performed any necessary updates;
1707          * in this case the caller does not obtain the resource and has no
1708          * further work to do.
1709          */
1710         if (status == ICE_ERR_AQ_NO_WORK)
1711                 goto ice_acquire_res_exit;
1712
1713         if (status)
1714                 ice_debug(hw, ICE_DBG_RES,
1715                           "resource %d acquire type %d failed.\n", res, access);
1716
1717         /* If necessary, poll until the current lock owner timeouts */
1718         timeout = time_left;
1719         while (status && timeout && time_left) {
1720                 ice_msec_delay(delay, true);
1721                 timeout = (timeout > delay) ? timeout - delay : 0;
1722                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1723
1724                 if (status == ICE_ERR_AQ_NO_WORK)
1725                         /* lock free, but no work to do */
1726                         break;
1727
1728                 if (!status)
1729                         /* lock acquired */
1730                         break;
1731         }
1732         if (status && status != ICE_ERR_AQ_NO_WORK)
1733                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1734
1735 ice_acquire_res_exit:
1736         if (status == ICE_ERR_AQ_NO_WORK) {
1737                 if (access == ICE_RES_WRITE)
1738                         ice_debug(hw, ICE_DBG_RES,
1739                                   "resource indicates no work to do.\n");
1740                 else
1741                         ice_debug(hw, ICE_DBG_RES,
1742                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1743         }
1744         return status;
1745 }
1746
1747 /**
1748  * ice_release_res
1749  * @hw: pointer to the HW structure
1750  * @res: resource ID
1751  *
1752  * This function will release a resource using the proper Admin Command.
1753  */
1754 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1755 {
1756         enum ice_status status;
1757         u32 total_delay = 0;
1758
1759         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1760
1761         status = ice_aq_release_res(hw, res, 0, NULL);
1762
1763         /* there are some rare cases when trying to release the resource
1764          * results in an admin queue timeout, so handle them correctly
1765          */
1766         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1767                (total_delay < hw->adminq.sq_cmd_timeout)) {
1768                 ice_msec_delay(1, true);
1769                 status = ice_aq_release_res(hw, res, 0, NULL);
1770                 total_delay++;
1771         }
1772 }
1773
1774 /**
1775  * ice_aq_alloc_free_res - command to allocate/free resources
1776  * @hw: pointer to the HW struct
1777  * @num_entries: number of resource entries in buffer
1778  * @buf: Indirect buffer to hold data parameters and response
1779  * @buf_size: size of buffer for indirect commands
1780  * @opc: pass in the command opcode
1781  * @cd: pointer to command details structure or NULL
1782  *
1783  * Helper function to allocate/free resources using the admin queue commands
1784  */
1785 enum ice_status
1786 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1787                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1788                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1789 {
1790         struct ice_aqc_alloc_free_res_cmd *cmd;
1791         struct ice_aq_desc desc;
1792
1793         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1794
1795         cmd = &desc.params.sw_res_ctrl;
1796
1797         if (!buf)
1798                 return ICE_ERR_PARAM;
1799
1800         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1801                 return ICE_ERR_PARAM;
1802
1803         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1804
1805         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1806
1807         cmd->num_entries = CPU_TO_LE16(num_entries);
1808
1809         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1810 }
1811
1812 /**
1813  * ice_alloc_hw_res - allocate resource
1814  * @hw: pointer to the HW struct
1815  * @type: type of resource
1816  * @num: number of resources to allocate
1817  * @btm: allocate from bottom
1818  * @res: pointer to array that will receive the resources
1819  */
1820 enum ice_status
1821 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1822 {
1823         struct ice_aqc_alloc_free_res_elem *buf;
1824         enum ice_status status;
1825         u16 buf_len;
1826
1827         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
1828         buf = (struct ice_aqc_alloc_free_res_elem *)
1829                 ice_malloc(hw, buf_len);
1830         if (!buf)
1831                 return ICE_ERR_NO_MEMORY;
1832
1833         /* Prepare buffer to allocate resource. */
1834         buf->num_elems = CPU_TO_LE16(num);
1835         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1836                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1837         if (btm)
1838                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1839
1840         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1841                                        ice_aqc_opc_alloc_res, NULL);
1842         if (status)
1843                 goto ice_alloc_res_exit;
1844
1845         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1846                    ICE_NONDMA_TO_NONDMA);
1847
1848 ice_alloc_res_exit:
1849         ice_free(hw, buf);
1850         return status;
1851 }
1852
1853 /**
1854  * ice_free_hw_res - free allocated HW resource
1855  * @hw: pointer to the HW struct
1856  * @type: type of resource to free
1857  * @num: number of resources
1858  * @res: pointer to array that contains the resources to free
1859  */
1860 enum ice_status
1861 ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1862 {
1863         struct ice_aqc_alloc_free_res_elem *buf;
1864         enum ice_status status;
1865         u16 buf_len;
1866
1867         buf_len = sizeof(*buf) + sizeof(buf->elem) * (num - 1);
1868         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1869         if (!buf)
1870                 return ICE_ERR_NO_MEMORY;
1871
1872         /* Prepare buffer to free resource. */
1873         buf->num_elems = CPU_TO_LE16(num);
1874         buf->res_type = CPU_TO_LE16(type);
1875         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1876                    ICE_NONDMA_TO_NONDMA);
1877
1878         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1879                                        ice_aqc_opc_free_res, NULL);
1880         if (status)
1881                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1882
1883         ice_free(hw, buf);
1884         return status;
1885 }
1886
1887 /**
1888  * ice_get_num_per_func - determine number of resources per PF
1889  * @hw: pointer to the HW structure
1890  * @max: value to be evenly split between each PF
1891  *
1892  * Determine the number of valid functions by going through the bitmap returned
1893  * from parsing capabilities and use this to calculate the number of resources
1894  * per PF based on the max value passed in.
1895  */
1896 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1897 {
1898         u8 funcs;
1899
1900 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1901         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1902                              ICE_CAPS_VALID_FUNCS_M);
1903
1904         if (!funcs)
1905                 return 0;
1906
1907         return max / funcs;
1908 }
1909
1910 /**
1911  * ice_parse_caps - parse function/device capabilities
1912  * @hw: pointer to the HW struct
1913  * @buf: pointer to a buffer containing function/device capability records
1914  * @cap_count: number of capability records in the list
1915  * @opc: type of capabilities list to parse
1916  *
1917  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1918  */
1919 static void
1920 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1921                enum ice_adminq_opc opc)
1922 {
1923         struct ice_aqc_list_caps_elem *cap_resp;
1924         struct ice_hw_func_caps *func_p = NULL;
1925         struct ice_hw_dev_caps *dev_p = NULL;
1926         struct ice_hw_common_caps *caps;
1927         char const *prefix;
1928         u32 i;
1929
1930         if (!buf)
1931                 return;
1932
1933         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1934
1935         if (opc == ice_aqc_opc_list_dev_caps) {
1936                 dev_p = &hw->dev_caps;
1937                 caps = &dev_p->common_cap;
1938                 prefix = "dev cap";
1939         } else if (opc == ice_aqc_opc_list_func_caps) {
1940                 func_p = &hw->func_caps;
1941                 caps = &func_p->common_cap;
1942                 prefix = "func cap";
1943         } else {
1944                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1945                 return;
1946         }
1947
1948         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1949                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1950                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1951                 u32 number = LE32_TO_CPU(cap_resp->number);
1952                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1953
1954                 switch (cap) {
1955                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1956                         caps->valid_functions = number;
1957                         ice_debug(hw, ICE_DBG_INIT,
1958                                   "%s: valid functions = %d\n", prefix,
1959                                   caps->valid_functions);
1960
1961                         /* store func count for resource management purposes */
1962                         if (dev_p)
1963                                 dev_p->num_funcs = ice_hweight32(number);
1964                         break;
1965                 case ICE_AQC_CAPS_VSI:
1966                         if (dev_p) {
1967                                 dev_p->num_vsi_allocd_to_host = number;
1968                                 ice_debug(hw, ICE_DBG_INIT,
1969                                           "%s: num VSI alloc to host = %d\n",
1970                                           prefix,
1971                                           dev_p->num_vsi_allocd_to_host);
1972                         } else if (func_p) {
1973                                 func_p->guar_num_vsi =
1974                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
1975                                 ice_debug(hw, ICE_DBG_INIT,
1976                                           "%s: num guaranteed VSI (fw) = %d\n",
1977                                           prefix, number);
1978                                 ice_debug(hw, ICE_DBG_INIT,
1979                                           "%s: num guaranteed VSI = %d\n",
1980                                           prefix, func_p->guar_num_vsi);
1981                         }
1982                         break;
1983                 case ICE_AQC_CAPS_DCB:
1984                         caps->dcb = (number == 1);
1985                         caps->active_tc_bitmap = logical_id;
1986                         caps->maxtc = phys_id;
1987                         ice_debug(hw, ICE_DBG_INIT,
1988                                   "%s: DCB = %d\n", prefix, caps->dcb);
1989                         ice_debug(hw, ICE_DBG_INIT,
1990                                   "%s: active TC bitmap = %d\n", prefix,
1991                                   caps->active_tc_bitmap);
1992                         ice_debug(hw, ICE_DBG_INIT,
1993                                   "%s: TC max = %d\n", prefix, caps->maxtc);
1994                         break;
1995                 case ICE_AQC_CAPS_RSS:
1996                         caps->rss_table_size = number;
1997                         caps->rss_table_entry_width = logical_id;
1998                         ice_debug(hw, ICE_DBG_INIT,
1999                                   "%s: RSS table size = %d\n", prefix,
2000                                   caps->rss_table_size);
2001                         ice_debug(hw, ICE_DBG_INIT,
2002                                   "%s: RSS table width = %d\n", prefix,
2003                                   caps->rss_table_entry_width);
2004                         break;
2005                 case ICE_AQC_CAPS_RXQS:
2006                         caps->num_rxq = number;
2007                         caps->rxq_first_id = phys_id;
2008                         ice_debug(hw, ICE_DBG_INIT,
2009                                   "%s: num Rx queues = %d\n", prefix,
2010                                   caps->num_rxq);
2011                         ice_debug(hw, ICE_DBG_INIT,
2012                                   "%s: Rx first queue ID = %d\n", prefix,
2013                                   caps->rxq_first_id);
2014                         break;
2015                 case ICE_AQC_CAPS_TXQS:
2016                         caps->num_txq = number;
2017                         caps->txq_first_id = phys_id;
2018                         ice_debug(hw, ICE_DBG_INIT,
2019                                   "%s: num Tx queues = %d\n", prefix,
2020                                   caps->num_txq);
2021                         ice_debug(hw, ICE_DBG_INIT,
2022                                   "%s: Tx first queue ID = %d\n", prefix,
2023                                   caps->txq_first_id);
2024                         break;
2025                 case ICE_AQC_CAPS_MSIX:
2026                         caps->num_msix_vectors = number;
2027                         caps->msix_vector_first_id = phys_id;
2028                         ice_debug(hw, ICE_DBG_INIT,
2029                                   "%s: MSIX vector count = %d\n", prefix,
2030                                   caps->num_msix_vectors);
2031                         ice_debug(hw, ICE_DBG_INIT,
2032                                   "%s: MSIX first vector index = %d\n", prefix,
2033                                   caps->msix_vector_first_id);
2034                         break;
2035                 case ICE_AQC_CAPS_FD:
2036                 {
2037                         u32 reg_val, val;
2038
2039                         if (dev_p) {
2040                                 dev_p->num_flow_director_fltr = number;
2041                                 ice_debug(hw, ICE_DBG_INIT,
2042                                           "%s: num FD filters = %d\n", prefix,
2043                                           dev_p->num_flow_director_fltr);
2044                         }
2045                         if (func_p) {
2046                                 reg_val = rd32(hw, GLQF_FD_SIZE);
2047                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
2048                                       GLQF_FD_SIZE_FD_GSIZE_S;
2049                                 func_p->fd_fltr_guar =
2050                                         ice_get_num_per_func(hw, val);
2051                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
2052                                       GLQF_FD_SIZE_FD_BSIZE_S;
2053                                 func_p->fd_fltr_best_effort = val;
2054                                 ice_debug(hw, ICE_DBG_INIT,
2055                                           "%s: num guaranteed FD filters = %d\n",
2056                                           prefix, func_p->fd_fltr_guar);
2057                                 ice_debug(hw, ICE_DBG_INIT,
2058                                           "%s: num best effort FD filters = %d\n",
2059                                           prefix, func_p->fd_fltr_best_effort);
2060                         }
2061                         break;
2062                 }
2063                 case ICE_AQC_CAPS_MAX_MTU:
2064                         caps->max_mtu = number;
2065                         ice_debug(hw, ICE_DBG_INIT, "%s: max MTU = %d\n",
2066                                   prefix, caps->max_mtu);
2067                         break;
2068                 default:
2069                         ice_debug(hw, ICE_DBG_INIT,
2070                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
2071                                   i, cap);
2072                         break;
2073                 }
2074         }
2075
2076         /* Re-calculate capabilities that are dependent on the number of
2077          * physical ports; i.e. some features are not supported or function
2078          * differently on devices with more than 4 ports.
2079          */
2080         if (hw->dev_caps.num_funcs > 4) {
2081                 /* Max 4 TCs per port */
2082                 caps->maxtc = 4;
2083                 ice_debug(hw, ICE_DBG_INIT,
2084                           "%s: TC max = %d (based on #ports)\n", prefix,
2085                           caps->maxtc);
2086         }
2087 }
2088
2089 /**
2090  * ice_aq_discover_caps - query function/device capabilities
2091  * @hw: pointer to the HW struct
2092  * @buf: a virtual buffer to hold the capabilities
2093  * @buf_size: Size of the virtual buffer
2094  * @cap_count: cap count needed if AQ err==ENOMEM
2095  * @opc: capabilities type to discover - pass in the command opcode
2096  * @cd: pointer to command details structure or NULL
2097  *
2098  * Get the function(0x000a)/device(0x000b) capabilities description from
2099  * the firmware.
2100  */
2101 static enum ice_status
2102 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
2103                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
2104 {
2105         struct ice_aqc_list_caps *cmd;
2106         struct ice_aq_desc desc;
2107         enum ice_status status;
2108
2109         cmd = &desc.params.get_cap;
2110
2111         if (opc != ice_aqc_opc_list_func_caps &&
2112             opc != ice_aqc_opc_list_dev_caps)
2113                 return ICE_ERR_PARAM;
2114
2115         ice_fill_dflt_direct_cmd_desc(&desc, opc);
2116
2117         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
2118         if (!status)
2119                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
2120         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
2121                 *cap_count = LE32_TO_CPU(cmd->count);
2122         return status;
2123 }
2124
2125 /**
2126  * ice_discover_caps - get info about the HW
2127  * @hw: pointer to the hardware structure
2128  * @opc: capabilities type to discover - pass in the command opcode
2129  */
2130 static enum ice_status
2131 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
2132 {
2133         enum ice_status status;
2134         u32 cap_count;
2135         u16 cbuf_len;
2136         u8 retries;
2137
2138         /* The driver doesn't know how many capabilities the device will return
2139          * so the buffer size required isn't known ahead of time. The driver
2140          * starts with cbuf_len and if this turns out to be insufficient, the
2141          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2142          * The driver then allocates the buffer based on the count and retries
2143          * the operation. So it follows that the retry count is 2.
2144          */
2145 #define ICE_GET_CAP_BUF_COUNT   40
2146 #define ICE_GET_CAP_RETRY_COUNT 2
2147
2148         cap_count = ICE_GET_CAP_BUF_COUNT;
2149         retries = ICE_GET_CAP_RETRY_COUNT;
2150
2151         do {
2152                 void *cbuf;
2153
2154                 cbuf_len = (u16)(cap_count *
2155                                  sizeof(struct ice_aqc_list_caps_elem));
2156                 cbuf = ice_malloc(hw, cbuf_len);
2157                 if (!cbuf)
2158                         return ICE_ERR_NO_MEMORY;
2159
2160                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2161                                               opc, NULL);
2162                 ice_free(hw, cbuf);
2163
2164                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2165                         break;
2166
2167                 /* If ENOMEM is returned, try again with bigger buffer */
2168         } while (--retries);
2169
2170         return status;
2171 }
2172
2173 /**
2174  * ice_get_caps - get info about the HW
2175  * @hw: pointer to the hardware structure
2176  */
2177 enum ice_status ice_get_caps(struct ice_hw *hw)
2178 {
2179         enum ice_status status;
2180
2181         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2182         if (!status)
2183                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2184
2185         return status;
2186 }
2187
2188 /**
2189  * ice_aq_manage_mac_write - manage MAC address write command
2190  * @hw: pointer to the HW struct
2191  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2192  * @flags: flags to control write behavior
2193  * @cd: pointer to command details structure or NULL
2194  *
2195  * This function is used to write MAC address to the NVM (0x0108).
2196  */
2197 enum ice_status
2198 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2199                         struct ice_sq_cd *cd)
2200 {
2201         struct ice_aqc_manage_mac_write *cmd;
2202         struct ice_aq_desc desc;
2203
2204         cmd = &desc.params.mac_write;
2205         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2206
2207         cmd->flags = flags;
2208
2209
2210         /* Prep values for flags, sah, sal */
2211         cmd->sah = HTONS(*((const u16 *)mac_addr));
2212         cmd->sal = HTONL(*((const u32 *)(mac_addr + 2)));
2213
2214         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2215 }
2216
2217 /**
2218  * ice_aq_clear_pxe_mode
2219  * @hw: pointer to the HW struct
2220  *
2221  * Tell the firmware that the driver is taking over from PXE (0x0110).
2222  */
2223 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2224 {
2225         struct ice_aq_desc desc;
2226
2227         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2228         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2229
2230         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2231 }
2232
2233 /**
2234  * ice_clear_pxe_mode - clear pxe operations mode
2235  * @hw: pointer to the HW struct
2236  *
2237  * Make sure all PXE mode settings are cleared, including things
2238  * like descriptor fetch/write-back mode.
2239  */
2240 void ice_clear_pxe_mode(struct ice_hw *hw)
2241 {
2242         if (ice_check_sq_alive(hw, &hw->adminq))
2243                 ice_aq_clear_pxe_mode(hw);
2244 }
2245
2246
2247 /**
2248  * ice_get_link_speed_based_on_phy_type - returns link speed
2249  * @phy_type_low: lower part of phy_type
2250  * @phy_type_high: higher part of phy_type
2251  *
2252  * This helper function will convert an entry in PHY type structure
2253  * [phy_type_low, phy_type_high] to its corresponding link speed.
2254  * Note: In the structure of [phy_type_low, phy_type_high], there should
2255  * be one bit set, as this function will convert one PHY type to its
2256  * speed.
2257  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2258  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2259  */
2260 static u16
2261 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2262 {
2263         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2264         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2265
2266         switch (phy_type_low) {
2267         case ICE_PHY_TYPE_LOW_100BASE_TX:
2268         case ICE_PHY_TYPE_LOW_100M_SGMII:
2269                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2270                 break;
2271         case ICE_PHY_TYPE_LOW_1000BASE_T:
2272         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2273         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2274         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2275         case ICE_PHY_TYPE_LOW_1G_SGMII:
2276                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2277                 break;
2278         case ICE_PHY_TYPE_LOW_2500BASE_T:
2279         case ICE_PHY_TYPE_LOW_2500BASE_X:
2280         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2281                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2282                 break;
2283         case ICE_PHY_TYPE_LOW_5GBASE_T:
2284         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2285                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2286                 break;
2287         case ICE_PHY_TYPE_LOW_10GBASE_T:
2288         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2289         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2290         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2291         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2292         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2293         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2294                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2295                 break;
2296         case ICE_PHY_TYPE_LOW_25GBASE_T:
2297         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2298         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2299         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2300         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2301         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2302         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2303         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2304         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2305         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2306         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2307                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2308                 break;
2309         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2310         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2311         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2312         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2313         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2314         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2315                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2316                 break;
2317         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2318         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2319         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2320         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2321         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2322         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2323         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2324         case ICE_PHY_TYPE_LOW_50G_AUI2:
2325         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2326         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2327         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2328         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2329         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2330         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2331         case ICE_PHY_TYPE_LOW_50G_AUI1:
2332                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2333                 break;
2334         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2335         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2336         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2337         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2338         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2339         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2340         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2341         case ICE_PHY_TYPE_LOW_100G_AUI4:
2342         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2343         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2344         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2345         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2346         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2347                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2348                 break;
2349         default:
2350                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2351                 break;
2352         }
2353
2354         switch (phy_type_high) {
2355         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2356         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2357         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2358         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2359         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2360                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2361                 break;
2362         default:
2363                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2364                 break;
2365         }
2366
2367         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2368             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2369                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2370         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2371                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2372                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2373         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2374                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2375                 return speed_phy_type_low;
2376         else
2377                 return speed_phy_type_high;
2378 }
2379
2380 /**
2381  * ice_update_phy_type
2382  * @phy_type_low: pointer to the lower part of phy_type
2383  * @phy_type_high: pointer to the higher part of phy_type
2384  * @link_speeds_bitmap: targeted link speeds bitmap
2385  *
2386  * Note: For the link_speeds_bitmap structure, you can check it at
2387  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2388  * link_speeds_bitmap include multiple speeds.
2389  *
2390  * Each entry in this [phy_type_low, phy_type_high] structure will
2391  * present a certain link speed. This helper function will turn on bits
2392  * in [phy_type_low, phy_type_high] structure based on the value of
2393  * link_speeds_bitmap input parameter.
2394  */
2395 void
2396 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2397                     u16 link_speeds_bitmap)
2398 {
2399         u64 pt_high;
2400         u64 pt_low;
2401         int index;
2402         u16 speed;
2403
2404         /* We first check with low part of phy_type */
2405         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2406                 pt_low = BIT_ULL(index);
2407                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2408
2409                 if (link_speeds_bitmap & speed)
2410                         *phy_type_low |= BIT_ULL(index);
2411         }
2412
2413         /* We then check with high part of phy_type */
2414         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2415                 pt_high = BIT_ULL(index);
2416                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2417
2418                 if (link_speeds_bitmap & speed)
2419                         *phy_type_high |= BIT_ULL(index);
2420         }
2421 }
2422
2423 /**
2424  * ice_aq_set_phy_cfg
2425  * @hw: pointer to the HW struct
2426  * @pi: port info structure of the interested logical port
2427  * @cfg: structure with PHY configuration data to be set
2428  * @cd: pointer to command details structure or NULL
2429  *
2430  * Set the various PHY configuration parameters supported on the Port.
2431  * One or more of the Set PHY config parameters may be ignored in an MFP
2432  * mode as the PF may not have the privilege to set some of the PHY Config
2433  * parameters. This status will be indicated by the command response (0x0601).
2434  */
2435 enum ice_status
2436 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2437                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2438 {
2439         struct ice_aq_desc desc;
2440         enum ice_status status;
2441
2442         if (!cfg)
2443                 return ICE_ERR_PARAM;
2444
2445         /* Ensure that only valid bits of cfg->caps can be turned on. */
2446         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2447                 ice_debug(hw, ICE_DBG_PHY,
2448                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2449                           cfg->caps);
2450
2451                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2452         }
2453
2454         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2455         desc.params.set_phy.lport_num = pi->lport;
2456         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2457
2458         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
2459                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2460         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
2461                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2462         ice_debug(hw, ICE_DBG_LINK, "caps = 0x%x\n", cfg->caps);
2463         ice_debug(hw, ICE_DBG_LINK, "low_power_ctrl = 0x%x\n",
2464                   cfg->low_power_ctrl);
2465         ice_debug(hw, ICE_DBG_LINK, "eee_cap = 0x%x\n", cfg->eee_cap);
2466         ice_debug(hw, ICE_DBG_LINK, "eeer_value = 0x%x\n", cfg->eeer_value);
2467         ice_debug(hw, ICE_DBG_LINK, "link_fec_opt = 0x%x\n", cfg->link_fec_opt);
2468
2469         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2470
2471         if (!status)
2472                 pi->phy.curr_user_phy_cfg = *cfg;
2473
2474         return status;
2475 }
2476
2477 /**
2478  * ice_update_link_info - update status of the HW network link
2479  * @pi: port info structure of the interested logical port
2480  */
2481 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2482 {
2483         struct ice_link_status *li;
2484         enum ice_status status;
2485
2486         if (!pi)
2487                 return ICE_ERR_PARAM;
2488
2489         li = &pi->phy.link_info;
2490
2491         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2492         if (status)
2493                 return status;
2494
2495         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2496                 struct ice_aqc_get_phy_caps_data *pcaps;
2497                 struct ice_hw *hw;
2498
2499                 hw = pi->hw;
2500                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2501                         ice_malloc(hw, sizeof(*pcaps));
2502                 if (!pcaps)
2503                         return ICE_ERR_NO_MEMORY;
2504
2505                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2506                                              pcaps, NULL);
2507                 if (status == ICE_SUCCESS)
2508                         ice_memcpy(li->module_type, &pcaps->module_type,
2509                                    sizeof(li->module_type),
2510                                    ICE_NONDMA_TO_NONDMA);
2511
2512                 ice_free(hw, pcaps);
2513         }
2514
2515         return status;
2516 }
2517
2518 /**
2519  * ice_cache_phy_user_req
2520  * @pi: port information structure
2521  * @cache_data: PHY logging data
2522  * @cache_mode: PHY logging mode
2523  *
2524  * Log the user request on (FC, FEC, SPEED) for later user.
2525  */
2526 static void
2527 ice_cache_phy_user_req(struct ice_port_info *pi,
2528                        struct ice_phy_cache_mode_data cache_data,
2529                        enum ice_phy_cache_mode cache_mode)
2530 {
2531         if (!pi)
2532                 return;
2533
2534         switch (cache_mode) {
2535         case ICE_FC_MODE:
2536                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2537                 break;
2538         case ICE_SPEED_MODE:
2539                 pi->phy.curr_user_speed_req =
2540                         cache_data.data.curr_user_speed_req;
2541                 break;
2542         case ICE_FEC_MODE:
2543                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2544                 break;
2545         default:
2546                 break;
2547         }
2548 }
2549
2550 /**
2551  * ice_set_fc
2552  * @pi: port information structure
2553  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2554  * @ena_auto_link_update: enable automatic link update
2555  *
2556  * Set the requested flow control mode.
2557  */
2558 enum ice_status
2559 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2560 {
2561         struct ice_aqc_set_phy_cfg_data cfg = { 0 };
2562         struct ice_phy_cache_mode_data cache_data;
2563         struct ice_aqc_get_phy_caps_data *pcaps;
2564         enum ice_status status;
2565         u8 pause_mask = 0x0;
2566         struct ice_hw *hw;
2567
2568         if (!pi)
2569                 return ICE_ERR_PARAM;
2570         hw = pi->hw;
2571         *aq_failures = ICE_SET_FC_AQ_FAIL_NONE;
2572
2573         /* Cache user FC request */
2574         cache_data.data.curr_user_fc_req = pi->fc.req_mode;
2575         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2576
2577         switch (pi->fc.req_mode) {
2578         case ICE_FC_FULL:
2579                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2580                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2581                 break;
2582         case ICE_FC_RX_PAUSE:
2583                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2584                 break;
2585         case ICE_FC_TX_PAUSE:
2586                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2587                 break;
2588         default:
2589                 break;
2590         }
2591
2592         pcaps = (struct ice_aqc_get_phy_caps_data *)
2593                 ice_malloc(hw, sizeof(*pcaps));
2594         if (!pcaps)
2595                 return ICE_ERR_NO_MEMORY;
2596
2597         /* Get the current PHY config */
2598         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2599                                      NULL);
2600         if (status) {
2601                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2602                 goto out;
2603         }
2604
2605         /* clear the old pause settings */
2606         cfg.caps = pcaps->caps & ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2607                                    ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2608
2609         /* set the new capabilities */
2610         cfg.caps |= pause_mask;
2611
2612         /* If the capabilities have changed, then set the new config */
2613         if (cfg.caps != pcaps->caps) {
2614                 int retry_count, retry_max = 10;
2615
2616                 /* Auto restart link so settings take effect */
2617                 if (ena_auto_link_update)
2618                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2619                 /* Copy over all the old settings */
2620                 cfg.phy_type_high = pcaps->phy_type_high;
2621                 cfg.phy_type_low = pcaps->phy_type_low;
2622                 cfg.low_power_ctrl = pcaps->low_power_ctrl;
2623                 cfg.eee_cap = pcaps->eee_cap;
2624                 cfg.eeer_value = pcaps->eeer_value;
2625                 cfg.link_fec_opt = pcaps->link_fec_options;
2626
2627                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2628                 if (status) {
2629                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2630                         goto out;
2631                 }
2632
2633                 /* Update the link info
2634                  * It sometimes takes a really long time for link to
2635                  * come back from the atomic reset. Thus, we wait a
2636                  * little bit.
2637                  */
2638                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2639                         status = ice_update_link_info(pi);
2640
2641                         if (status == ICE_SUCCESS)
2642                                 break;
2643
2644                         ice_msec_delay(100, true);
2645                 }
2646
2647                 if (status)
2648                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2649         }
2650
2651 out:
2652         ice_free(hw, pcaps);
2653         return status;
2654 }
2655
2656 /**
2657  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2658  * @caps: PHY ability structure to copy date from
2659  * @cfg: PHY configuration structure to copy data to
2660  *
2661  * Helper function to copy AQC PHY get ability data to PHY set configuration
2662  * data structure
2663  */
2664 void
2665 ice_copy_phy_caps_to_cfg(struct ice_aqc_get_phy_caps_data *caps,
2666                          struct ice_aqc_set_phy_cfg_data *cfg)
2667 {
2668         if (!caps || !cfg)
2669                 return;
2670
2671         cfg->phy_type_low = caps->phy_type_low;
2672         cfg->phy_type_high = caps->phy_type_high;
2673         cfg->caps = caps->caps;
2674         cfg->low_power_ctrl = caps->low_power_ctrl;
2675         cfg->eee_cap = caps->eee_cap;
2676         cfg->eeer_value = caps->eeer_value;
2677         cfg->link_fec_opt = caps->link_fec_options;
2678 }
2679
2680 /**
2681  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2682  * @cfg: PHY configuration data to set FEC mode
2683  * @fec: FEC mode to configure
2684  *
2685  * Caller should copy ice_aqc_get_phy_caps_data.caps ICE_AQC_PHY_EN_AUTO_FEC
2686  * (bit 7) and ice_aqc_get_phy_caps_data.link_fec_options to cfg.caps
2687  * ICE_AQ_PHY_ENA_AUTO_FEC (bit 7) and cfg.link_fec_options before calling.
2688  */
2689 void
2690 ice_cfg_phy_fec(struct ice_aqc_set_phy_cfg_data *cfg, enum ice_fec_mode fec)
2691 {
2692         switch (fec) {
2693         case ICE_FEC_BASER:
2694                 /* Clear RS bits, and AND BASE-R ability
2695                  * bits and OR request bits.
2696                  */
2697                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2698                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2699                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2700                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2701                 break;
2702         case ICE_FEC_RS:
2703                 /* Clear BASE-R bits, and AND RS ability
2704                  * bits and OR request bits.
2705                  */
2706                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2707                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2708                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2709                 break;
2710         case ICE_FEC_NONE:
2711                 /* Clear all FEC option bits. */
2712                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2713                 break;
2714         case ICE_FEC_AUTO:
2715                 /* AND auto FEC bit, and all caps bits. */
2716                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2717                 break;
2718         }
2719 }
2720
2721 /**
2722  * ice_get_link_status - get status of the HW network link
2723  * @pi: port information structure
2724  * @link_up: pointer to bool (true/false = linkup/linkdown)
2725  *
2726  * Variable link_up is true if link is up, false if link is down.
2727  * The variable link_up is invalid if status is non zero. As a
2728  * result of this call, link status reporting becomes enabled
2729  */
2730 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2731 {
2732         struct ice_phy_info *phy_info;
2733         enum ice_status status = ICE_SUCCESS;
2734
2735         if (!pi || !link_up)
2736                 return ICE_ERR_PARAM;
2737
2738         phy_info = &pi->phy;
2739
2740         if (phy_info->get_link_info) {
2741                 status = ice_update_link_info(pi);
2742
2743                 if (status)
2744                         ice_debug(pi->hw, ICE_DBG_LINK,
2745                                   "get link status error, status = %d\n",
2746                                   status);
2747         }
2748
2749         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2750
2751         return status;
2752 }
2753
2754 /**
2755  * ice_aq_set_link_restart_an
2756  * @pi: pointer to the port information structure
2757  * @ena_link: if true: enable link, if false: disable link
2758  * @cd: pointer to command details structure or NULL
2759  *
2760  * Sets up the link and restarts the Auto-Negotiation over the link.
2761  */
2762 enum ice_status
2763 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2764                            struct ice_sq_cd *cd)
2765 {
2766         struct ice_aqc_restart_an *cmd;
2767         struct ice_aq_desc desc;
2768
2769         cmd = &desc.params.restart_an;
2770
2771         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2772
2773         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2774         cmd->lport_num = pi->lport;
2775         if (ena_link)
2776                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2777         else
2778                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2779
2780         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2781 }
2782
2783 /**
2784  * ice_aq_set_event_mask
2785  * @hw: pointer to the HW struct
2786  * @port_num: port number of the physical function
2787  * @mask: event mask to be set
2788  * @cd: pointer to command details structure or NULL
2789  *
2790  * Set event mask (0x0613)
2791  */
2792 enum ice_status
2793 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2794                       struct ice_sq_cd *cd)
2795 {
2796         struct ice_aqc_set_event_mask *cmd;
2797         struct ice_aq_desc desc;
2798
2799         cmd = &desc.params.set_event_mask;
2800
2801         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2802
2803         cmd->lport_num = port_num;
2804
2805         cmd->event_mask = CPU_TO_LE16(mask);
2806         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2807 }
2808
2809 /**
2810  * ice_aq_set_mac_loopback
2811  * @hw: pointer to the HW struct
2812  * @ena_lpbk: Enable or Disable loopback
2813  * @cd: pointer to command details structure or NULL
2814  *
2815  * Enable/disable loopback on a given port
2816  */
2817 enum ice_status
2818 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2819 {
2820         struct ice_aqc_set_mac_lb *cmd;
2821         struct ice_aq_desc desc;
2822
2823         cmd = &desc.params.set_mac_lb;
2824
2825         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2826         if (ena_lpbk)
2827                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2828
2829         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2830 }
2831
2832
2833 /**
2834  * ice_aq_set_port_id_led
2835  * @pi: pointer to the port information
2836  * @is_orig_mode: is this LED set to original mode (by the net-list)
2837  * @cd: pointer to command details structure or NULL
2838  *
2839  * Set LED value for the given port (0x06e9)
2840  */
2841 enum ice_status
2842 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
2843                        struct ice_sq_cd *cd)
2844 {
2845         struct ice_aqc_set_port_id_led *cmd;
2846         struct ice_hw *hw = pi->hw;
2847         struct ice_aq_desc desc;
2848
2849         cmd = &desc.params.set_port_id_led;
2850
2851         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
2852
2853
2854         if (is_orig_mode)
2855                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
2856         else
2857                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
2858
2859         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2860 }
2861
2862 /**
2863  * __ice_aq_get_set_rss_lut
2864  * @hw: pointer to the hardware structure
2865  * @vsi_id: VSI FW index
2866  * @lut_type: LUT table type
2867  * @lut: pointer to the LUT buffer provided by the caller
2868  * @lut_size: size of the LUT buffer
2869  * @glob_lut_idx: global LUT index
2870  * @set: set true to set the table, false to get the table
2871  *
2872  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
2873  */
2874 static enum ice_status
2875 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
2876                          u16 lut_size, u8 glob_lut_idx, bool set)
2877 {
2878         struct ice_aqc_get_set_rss_lut *cmd_resp;
2879         struct ice_aq_desc desc;
2880         enum ice_status status;
2881         u16 flags = 0;
2882
2883         cmd_resp = &desc.params.get_set_rss_lut;
2884
2885         if (set) {
2886                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
2887                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2888         } else {
2889                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
2890         }
2891
2892         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
2893                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
2894                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
2895                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
2896
2897         switch (lut_type) {
2898         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
2899         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
2900         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
2901                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
2902                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
2903                 break;
2904         default:
2905                 status = ICE_ERR_PARAM;
2906                 goto ice_aq_get_set_rss_lut_exit;
2907         }
2908
2909         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
2910                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
2911                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
2912
2913                 if (!set)
2914                         goto ice_aq_get_set_rss_lut_send;
2915         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2916                 if (!set)
2917                         goto ice_aq_get_set_rss_lut_send;
2918         } else {
2919                 goto ice_aq_get_set_rss_lut_send;
2920         }
2921
2922         /* LUT size is only valid for Global and PF table types */
2923         switch (lut_size) {
2924         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
2925                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
2926                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2927                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2928                 break;
2929         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
2930                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
2931                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2932                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2933                 break;
2934         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
2935                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
2936                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
2937                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
2938                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
2939                         break;
2940                 }
2941                 /* fall-through */
2942         default:
2943                 status = ICE_ERR_PARAM;
2944                 goto ice_aq_get_set_rss_lut_exit;
2945         }
2946
2947 ice_aq_get_set_rss_lut_send:
2948         cmd_resp->flags = CPU_TO_LE16(flags);
2949         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
2950
2951 ice_aq_get_set_rss_lut_exit:
2952         return status;
2953 }
2954
2955 /**
2956  * ice_aq_get_rss_lut
2957  * @hw: pointer to the hardware structure
2958  * @vsi_handle: software VSI handle
2959  * @lut_type: LUT table type
2960  * @lut: pointer to the LUT buffer provided by the caller
2961  * @lut_size: size of the LUT buffer
2962  *
2963  * get the RSS lookup table, PF or VSI type
2964  */
2965 enum ice_status
2966 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
2967                    u8 *lut, u16 lut_size)
2968 {
2969         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
2970                 return ICE_ERR_PARAM;
2971
2972         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
2973                                         lut_type, lut, lut_size, 0, false);
2974 }
2975
2976 /**
2977  * ice_aq_set_rss_lut
2978  * @hw: pointer to the hardware structure
2979  * @vsi_handle: software VSI handle
2980  * @lut_type: LUT table type
2981  * @lut: pointer to the LUT buffer provided by the caller
2982  * @lut_size: size of the LUT buffer
2983  *
2984  * set the RSS lookup table, PF or VSI type
2985  */
2986 enum ice_status
2987 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
2988                    u8 *lut, u16 lut_size)
2989 {
2990         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
2991                 return ICE_ERR_PARAM;
2992
2993         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
2994                                         lut_type, lut, lut_size, 0, true);
2995 }
2996
2997 /**
2998  * __ice_aq_get_set_rss_key
2999  * @hw: pointer to the HW struct
3000  * @vsi_id: VSI FW index
3001  * @key: pointer to key info struct
3002  * @set: set true to set the key, false to get the key
3003  *
3004  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3005  */
3006 static enum
3007 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3008                                     struct ice_aqc_get_set_rss_keys *key,
3009                                     bool set)
3010 {
3011         struct ice_aqc_get_set_rss_key *cmd_resp;
3012         u16 key_size = sizeof(*key);
3013         struct ice_aq_desc desc;
3014
3015         cmd_resp = &desc.params.get_set_rss_key;
3016
3017         if (set) {
3018                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3019                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3020         } else {
3021                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3022         }
3023
3024         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3025                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3026                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3027                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3028
3029         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3030 }
3031
3032 /**
3033  * ice_aq_get_rss_key
3034  * @hw: pointer to the HW struct
3035  * @vsi_handle: software VSI handle
3036  * @key: pointer to key info struct
3037  *
3038  * get the RSS key per VSI
3039  */
3040 enum ice_status
3041 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3042                    struct ice_aqc_get_set_rss_keys *key)
3043 {
3044         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3045                 return ICE_ERR_PARAM;
3046
3047         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3048                                         key, false);
3049 }
3050
3051 /**
3052  * ice_aq_set_rss_key
3053  * @hw: pointer to the HW struct
3054  * @vsi_handle: software VSI handle
3055  * @keys: pointer to key info struct
3056  *
3057  * set the RSS key per VSI
3058  */
3059 enum ice_status
3060 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3061                    struct ice_aqc_get_set_rss_keys *keys)
3062 {
3063         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3064                 return ICE_ERR_PARAM;
3065
3066         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3067                                         keys, true);
3068 }
3069
3070 /**
3071  * ice_aq_add_lan_txq
3072  * @hw: pointer to the hardware structure
3073  * @num_qgrps: Number of added queue groups
3074  * @qg_list: list of queue groups to be added
3075  * @buf_size: size of buffer for indirect command
3076  * @cd: pointer to command details structure or NULL
3077  *
3078  * Add Tx LAN queue (0x0C30)
3079  *
3080  * NOTE:
3081  * Prior to calling add Tx LAN queue:
3082  * Initialize the following as part of the Tx queue context:
3083  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3084  * Cache profile and Packet shaper profile.
3085  *
3086  * After add Tx LAN queue AQ command is completed:
3087  * Interrupts should be associated with specific queues,
3088  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3089  * flow.
3090  */
3091 enum ice_status
3092 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3093                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3094                    struct ice_sq_cd *cd)
3095 {
3096         u16 i, sum_header_size, sum_q_size = 0;
3097         struct ice_aqc_add_tx_qgrp *list;
3098         struct ice_aqc_add_txqs *cmd;
3099         struct ice_aq_desc desc;
3100
3101         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3102
3103         cmd = &desc.params.add_txqs;
3104
3105         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3106
3107         if (!qg_list)
3108                 return ICE_ERR_PARAM;
3109
3110         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3111                 return ICE_ERR_PARAM;
3112
3113         sum_header_size = num_qgrps *
3114                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3115
3116         list = qg_list;
3117         for (i = 0; i < num_qgrps; i++) {
3118                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3119
3120                 sum_q_size += list->num_txqs * sizeof(*q);
3121                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3122         }
3123
3124         if (buf_size != (sum_header_size + sum_q_size))
3125                 return ICE_ERR_PARAM;
3126
3127         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3128
3129         cmd->num_qgrps = num_qgrps;
3130
3131         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3132 }
3133
3134 /**
3135  * ice_aq_dis_lan_txq
3136  * @hw: pointer to the hardware structure
3137  * @num_qgrps: number of groups in the list
3138  * @qg_list: the list of groups to disable
3139  * @buf_size: the total size of the qg_list buffer in bytes
3140  * @rst_src: if called due to reset, specifies the reset source
3141  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3142  * @cd: pointer to command details structure or NULL
3143  *
3144  * Disable LAN Tx queue (0x0C31)
3145  */
3146 static enum ice_status
3147 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3148                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3149                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3150                    struct ice_sq_cd *cd)
3151 {
3152         struct ice_aqc_dis_txqs *cmd;
3153         struct ice_aq_desc desc;
3154         enum ice_status status;
3155         u16 i, sz = 0;
3156
3157         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3158         cmd = &desc.params.dis_txqs;
3159         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3160
3161         /* qg_list can be NULL only in VM/VF reset flow */
3162         if (!qg_list && !rst_src)
3163                 return ICE_ERR_PARAM;
3164
3165         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3166                 return ICE_ERR_PARAM;
3167
3168         cmd->num_entries = num_qgrps;
3169
3170         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3171                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3172
3173         switch (rst_src) {
3174         case ICE_VM_RESET:
3175                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3176                 cmd->vmvf_and_timeout |=
3177                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3178                 break;
3179         case ICE_NO_RESET:
3180         default:
3181                 break;
3182         }
3183
3184         /* flush pipe on time out */
3185         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3186         /* If no queue group info, we are in a reset flow. Issue the AQ */
3187         if (!qg_list)
3188                 goto do_aq;
3189
3190         /* set RD bit to indicate that command buffer is provided by the driver
3191          * and it needs to be read by the firmware
3192          */
3193         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3194
3195         for (i = 0; i < num_qgrps; ++i) {
3196                 /* Calculate the size taken up by the queue IDs in this group */
3197                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3198
3199                 /* Add the size of the group header */
3200                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3201
3202                 /* If the num of queues is even, add 2 bytes of padding */
3203                 if ((qg_list[i].num_qs % 2) == 0)
3204                         sz += 2;
3205         }
3206
3207         if (buf_size != sz)
3208                 return ICE_ERR_PARAM;
3209
3210 do_aq:
3211         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3212         if (status) {
3213                 if (!qg_list)
3214                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3215                                   vmvf_num, hw->adminq.sq_last_status);
3216                 else
3217                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3218                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3219                                   hw->adminq.sq_last_status);
3220         }
3221         return status;
3222 }
3223
3224
3225 /* End of FW Admin Queue command wrappers */
3226
3227 /**
3228  * ice_write_byte - write a byte to a packed context structure
3229  * @src_ctx:  the context structure to read from
3230  * @dest_ctx: the context to be written to
3231  * @ce_info:  a description of the struct to be filled
3232  */
3233 static void
3234 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3235 {
3236         u8 src_byte, dest_byte, mask;
3237         u8 *from, *dest;
3238         u16 shift_width;
3239
3240         /* copy from the next struct field */
3241         from = src_ctx + ce_info->offset;
3242
3243         /* prepare the bits and mask */
3244         shift_width = ce_info->lsb % 8;
3245         mask = (u8)(BIT(ce_info->width) - 1);
3246
3247         src_byte = *from;
3248         src_byte &= mask;
3249
3250         /* shift to correct alignment */
3251         mask <<= shift_width;
3252         src_byte <<= shift_width;
3253
3254         /* get the current bits from the target bit string */
3255         dest = dest_ctx + (ce_info->lsb / 8);
3256
3257         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3258
3259         dest_byte &= ~mask;     /* get the bits not changing */
3260         dest_byte |= src_byte;  /* add in the new bits */
3261
3262         /* put it all back */
3263         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3264 }
3265
3266 /**
3267  * ice_write_word - write a word to a packed context structure
3268  * @src_ctx:  the context structure to read from
3269  * @dest_ctx: the context to be written to
3270  * @ce_info:  a description of the struct to be filled
3271  */
3272 static void
3273 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3274 {
3275         u16 src_word, mask;
3276         __le16 dest_word;
3277         u8 *from, *dest;
3278         u16 shift_width;
3279
3280         /* copy from the next struct field */
3281         from = src_ctx + ce_info->offset;
3282
3283         /* prepare the bits and mask */
3284         shift_width = ce_info->lsb % 8;
3285         mask = BIT(ce_info->width) - 1;
3286
3287         /* don't swizzle the bits until after the mask because the mask bits
3288          * will be in a different bit position on big endian machines
3289          */
3290         src_word = *(u16 *)from;
3291         src_word &= mask;
3292
3293         /* shift to correct alignment */
3294         mask <<= shift_width;
3295         src_word <<= shift_width;
3296
3297         /* get the current bits from the target bit string */
3298         dest = dest_ctx + (ce_info->lsb / 8);
3299
3300         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3301
3302         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3303         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3304
3305         /* put it all back */
3306         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3307 }
3308
3309 /**
3310  * ice_write_dword - write a dword to a packed context structure
3311  * @src_ctx:  the context structure to read from
3312  * @dest_ctx: the context to be written to
3313  * @ce_info:  a description of the struct to be filled
3314  */
3315 static void
3316 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3317 {
3318         u32 src_dword, mask;
3319         __le32 dest_dword;
3320         u8 *from, *dest;
3321         u16 shift_width;
3322
3323         /* copy from the next struct field */
3324         from = src_ctx + ce_info->offset;
3325
3326         /* prepare the bits and mask */
3327         shift_width = ce_info->lsb % 8;
3328
3329         /* if the field width is exactly 32 on an x86 machine, then the shift
3330          * operation will not work because the SHL instructions count is masked
3331          * to 5 bits so the shift will do nothing
3332          */
3333         if (ce_info->width < 32)
3334                 mask = BIT(ce_info->width) - 1;
3335         else
3336                 mask = (u32)~0;
3337
3338         /* don't swizzle the bits until after the mask because the mask bits
3339          * will be in a different bit position on big endian machines
3340          */
3341         src_dword = *(u32 *)from;
3342         src_dword &= mask;
3343
3344         /* shift to correct alignment */
3345         mask <<= shift_width;
3346         src_dword <<= shift_width;
3347
3348         /* get the current bits from the target bit string */
3349         dest = dest_ctx + (ce_info->lsb / 8);
3350
3351         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3352
3353         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3354         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3355
3356         /* put it all back */
3357         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3358 }
3359
3360 /**
3361  * ice_write_qword - write a qword to a packed context structure
3362  * @src_ctx:  the context structure to read from
3363  * @dest_ctx: the context to be written to
3364  * @ce_info:  a description of the struct to be filled
3365  */
3366 static void
3367 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3368 {
3369         u64 src_qword, mask;
3370         __le64 dest_qword;
3371         u8 *from, *dest;
3372         u16 shift_width;
3373
3374         /* copy from the next struct field */
3375         from = src_ctx + ce_info->offset;
3376
3377         /* prepare the bits and mask */
3378         shift_width = ce_info->lsb % 8;
3379
3380         /* if the field width is exactly 64 on an x86 machine, then the shift
3381          * operation will not work because the SHL instructions count is masked
3382          * to 6 bits so the shift will do nothing
3383          */
3384         if (ce_info->width < 64)
3385                 mask = BIT_ULL(ce_info->width) - 1;
3386         else
3387                 mask = (u64)~0;
3388
3389         /* don't swizzle the bits until after the mask because the mask bits
3390          * will be in a different bit position on big endian machines
3391          */
3392         src_qword = *(u64 *)from;
3393         src_qword &= mask;
3394
3395         /* shift to correct alignment */
3396         mask <<= shift_width;
3397         src_qword <<= shift_width;
3398
3399         /* get the current bits from the target bit string */
3400         dest = dest_ctx + (ce_info->lsb / 8);
3401
3402         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3403
3404         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3405         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3406
3407         /* put it all back */
3408         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3409 }
3410
3411 /**
3412  * ice_set_ctx - set context bits in packed structure
3413  * @src_ctx:  pointer to a generic non-packed context structure
3414  * @dest_ctx: pointer to memory for the packed structure
3415  * @ce_info:  a description of the structure to be transformed
3416  */
3417 enum ice_status
3418 ice_set_ctx(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3419 {
3420         int f;
3421
3422         for (f = 0; ce_info[f].width; f++) {
3423                 /* We have to deal with each element of the FW response
3424                  * using the correct size so that we are correct regardless
3425                  * of the endianness of the machine.
3426                  */
3427                 switch (ce_info[f].size_of) {
3428                 case sizeof(u8):
3429                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3430                         break;
3431                 case sizeof(u16):
3432                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3433                         break;
3434                 case sizeof(u32):
3435                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3436                         break;
3437                 case sizeof(u64):
3438                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3439                         break;
3440                 default:
3441                         return ICE_ERR_INVAL_SIZE;
3442                 }
3443         }
3444
3445         return ICE_SUCCESS;
3446 }
3447
3448
3449
3450
3451 /**
3452  * ice_read_byte - read context byte into struct
3453  * @src_ctx:  the context structure to read from
3454  * @dest_ctx: the context to be written to
3455  * @ce_info:  a description of the struct to be filled
3456  */
3457 static void
3458 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3459 {
3460         u8 dest_byte, mask;
3461         u8 *src, *target;
3462         u16 shift_width;
3463
3464         /* prepare the bits and mask */
3465         shift_width = ce_info->lsb % 8;
3466         mask = (u8)(BIT(ce_info->width) - 1);
3467
3468         /* shift to correct alignment */
3469         mask <<= shift_width;
3470
3471         /* get the current bits from the src bit string */
3472         src = src_ctx + (ce_info->lsb / 8);
3473
3474         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3475
3476         dest_byte &= ~(mask);
3477
3478         dest_byte >>= shift_width;
3479
3480         /* get the address from the struct field */
3481         target = dest_ctx + ce_info->offset;
3482
3483         /* put it back in the struct */
3484         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3485 }
3486
3487 /**
3488  * ice_read_word - read context word into struct
3489  * @src_ctx:  the context structure to read from
3490  * @dest_ctx: the context to be written to
3491  * @ce_info:  a description of the struct to be filled
3492  */
3493 static void
3494 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3495 {
3496         u16 dest_word, mask;
3497         u8 *src, *target;
3498         __le16 src_word;
3499         u16 shift_width;
3500
3501         /* prepare the bits and mask */
3502         shift_width = ce_info->lsb % 8;
3503         mask = BIT(ce_info->width) - 1;
3504
3505         /* shift to correct alignment */
3506         mask <<= shift_width;
3507
3508         /* get the current bits from the src bit string */
3509         src = src_ctx + (ce_info->lsb / 8);
3510
3511         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3512
3513         /* the data in the memory is stored as little endian so mask it
3514          * correctly
3515          */
3516         src_word &= ~(CPU_TO_LE16(mask));
3517
3518         /* get the data back into host order before shifting */
3519         dest_word = LE16_TO_CPU(src_word);
3520
3521         dest_word >>= shift_width;
3522
3523         /* get the address from the struct field */
3524         target = dest_ctx + ce_info->offset;
3525
3526         /* put it back in the struct */
3527         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3528 }
3529
3530 /**
3531  * ice_read_dword - read context dword into struct
3532  * @src_ctx:  the context structure to read from
3533  * @dest_ctx: the context to be written to
3534  * @ce_info:  a description of the struct to be filled
3535  */
3536 static void
3537 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3538 {
3539         u32 dest_dword, mask;
3540         __le32 src_dword;
3541         u8 *src, *target;
3542         u16 shift_width;
3543
3544         /* prepare the bits and mask */
3545         shift_width = ce_info->lsb % 8;
3546
3547         /* if the field width is exactly 32 on an x86 machine, then the shift
3548          * operation will not work because the SHL instructions count is masked
3549          * to 5 bits so the shift will do nothing
3550          */
3551         if (ce_info->width < 32)
3552                 mask = BIT(ce_info->width) - 1;
3553         else
3554                 mask = (u32)~0;
3555
3556         /* shift to correct alignment */
3557         mask <<= shift_width;
3558
3559         /* get the current bits from the src bit string */
3560         src = src_ctx + (ce_info->lsb / 8);
3561
3562         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3563
3564         /* the data in the memory is stored as little endian so mask it
3565          * correctly
3566          */
3567         src_dword &= ~(CPU_TO_LE32(mask));
3568
3569         /* get the data back into host order before shifting */
3570         dest_dword = LE32_TO_CPU(src_dword);
3571
3572         dest_dword >>= shift_width;
3573
3574         /* get the address from the struct field */
3575         target = dest_ctx + ce_info->offset;
3576
3577         /* put it back in the struct */
3578         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3579 }
3580
3581 /**
3582  * ice_read_qword - read context qword into struct
3583  * @src_ctx:  the context structure to read from
3584  * @dest_ctx: the context to be written to
3585  * @ce_info:  a description of the struct to be filled
3586  */
3587 static void
3588 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3589 {
3590         u64 dest_qword, mask;
3591         __le64 src_qword;
3592         u8 *src, *target;
3593         u16 shift_width;
3594
3595         /* prepare the bits and mask */
3596         shift_width = ce_info->lsb % 8;
3597
3598         /* if the field width is exactly 64 on an x86 machine, then the shift
3599          * operation will not work because the SHL instructions count is masked
3600          * to 6 bits so the shift will do nothing
3601          */
3602         if (ce_info->width < 64)
3603                 mask = BIT_ULL(ce_info->width) - 1;
3604         else
3605                 mask = (u64)~0;
3606
3607         /* shift to correct alignment */
3608         mask <<= shift_width;
3609
3610         /* get the current bits from the src bit string */
3611         src = src_ctx + (ce_info->lsb / 8);
3612
3613         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3614
3615         /* the data in the memory is stored as little endian so mask it
3616          * correctly
3617          */
3618         src_qword &= ~(CPU_TO_LE64(mask));
3619
3620         /* get the data back into host order before shifting */
3621         dest_qword = LE64_TO_CPU(src_qword);
3622
3623         dest_qword >>= shift_width;
3624
3625         /* get the address from the struct field */
3626         target = dest_ctx + ce_info->offset;
3627
3628         /* put it back in the struct */
3629         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3630 }
3631
3632 /**
3633  * ice_get_ctx - extract context bits from a packed structure
3634  * @src_ctx:  pointer to a generic packed context structure
3635  * @dest_ctx: pointer to a generic non-packed context structure
3636  * @ce_info:  a description of the structure to be read from
3637  */
3638 enum ice_status
3639 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3640 {
3641         int f;
3642
3643         for (f = 0; ce_info[f].width; f++) {
3644                 switch (ce_info[f].size_of) {
3645                 case 1:
3646                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3647                         break;
3648                 case 2:
3649                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3650                         break;
3651                 case 4:
3652                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3653                         break;
3654                 case 8:
3655                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3656                         break;
3657                 default:
3658                         /* nothing to do, just keep going */
3659                         break;
3660                 }
3661         }
3662
3663         return ICE_SUCCESS;
3664 }
3665
3666 /**
3667  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3668  * @hw: pointer to the HW struct
3669  * @vsi_handle: software VSI handle
3670  * @tc: TC number
3671  * @q_handle: software queue handle
3672  */
3673 struct ice_q_ctx *
3674 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3675 {
3676         struct ice_vsi_ctx *vsi;
3677         struct ice_q_ctx *q_ctx;
3678
3679         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3680         if (!vsi)
3681                 return NULL;
3682         if (q_handle >= vsi->num_lan_q_entries[tc])
3683                 return NULL;
3684         if (!vsi->lan_q_ctx[tc])
3685                 return NULL;
3686         q_ctx = vsi->lan_q_ctx[tc];
3687         return &q_ctx[q_handle];
3688 }
3689
3690 /**
3691  * ice_ena_vsi_txq
3692  * @pi: port information structure
3693  * @vsi_handle: software VSI handle
3694  * @tc: TC number
3695  * @q_handle: software queue handle
3696  * @num_qgrps: Number of added queue groups
3697  * @buf: list of queue groups to be added
3698  * @buf_size: size of buffer for indirect command
3699  * @cd: pointer to command details structure or NULL
3700  *
3701  * This function adds one LAN queue
3702  */
3703 enum ice_status
3704 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3705                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3706                 struct ice_sq_cd *cd)
3707 {
3708         struct ice_aqc_txsched_elem_data node = { 0 };
3709         struct ice_sched_node *parent;
3710         struct ice_q_ctx *q_ctx;
3711         enum ice_status status;
3712         struct ice_hw *hw;
3713
3714         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3715                 return ICE_ERR_CFG;
3716
3717         if (num_qgrps > 1 || buf->num_txqs > 1)
3718                 return ICE_ERR_MAX_LIMIT;
3719
3720         hw = pi->hw;
3721
3722         if (!ice_is_vsi_valid(hw, vsi_handle))
3723                 return ICE_ERR_PARAM;
3724
3725         ice_acquire_lock(&pi->sched_lock);
3726
3727         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3728         if (!q_ctx) {
3729                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3730                           q_handle);
3731                 status = ICE_ERR_PARAM;
3732                 goto ena_txq_exit;
3733         }
3734
3735         /* find a parent node */
3736         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3737                                             ICE_SCHED_NODE_OWNER_LAN);
3738         if (!parent) {
3739                 status = ICE_ERR_PARAM;
3740                 goto ena_txq_exit;
3741         }
3742
3743         buf->parent_teid = parent->info.node_teid;
3744         node.parent_teid = parent->info.node_teid;
3745         /* Mark that the values in the "generic" section as valid. The default
3746          * value in the "generic" section is zero. This means that :
3747          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
3748          * - 0 priority among siblings, indicated by Bit 1-3.
3749          * - WFQ, indicated by Bit 4.
3750          * - 0 Adjustment value is used in PSM credit update flow, indicated by
3751          * Bit 5-6.
3752          * - Bit 7 is reserved.
3753          * Without setting the generic section as valid in valid_sections, the
3754          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
3755          */
3756         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
3757
3758         /* add the LAN queue */
3759         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
3760         if (status != ICE_SUCCESS) {
3761                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
3762                           LE16_TO_CPU(buf->txqs[0].txq_id),
3763                           hw->adminq.sq_last_status);
3764                 goto ena_txq_exit;
3765         }
3766
3767         node.node_teid = buf->txqs[0].q_teid;
3768         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
3769         q_ctx->q_handle = q_handle;
3770         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
3771
3772         /* add a leaf node into scheduler tree queue layer */
3773         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
3774         if (!status)
3775                 status = ice_sched_replay_q_bw(pi, q_ctx);
3776
3777 ena_txq_exit:
3778         ice_release_lock(&pi->sched_lock);
3779         return status;
3780 }
3781
3782 /**
3783  * ice_dis_vsi_txq
3784  * @pi: port information structure
3785  * @vsi_handle: software VSI handle
3786  * @tc: TC number
3787  * @num_queues: number of queues
3788  * @q_handles: pointer to software queue handle array
3789  * @q_ids: pointer to the q_id array
3790  * @q_teids: pointer to queue node teids
3791  * @rst_src: if called due to reset, specifies the reset source
3792  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3793  * @cd: pointer to command details structure or NULL
3794  *
3795  * This function removes queues and their corresponding nodes in SW DB
3796  */
3797 enum ice_status
3798 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
3799                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
3800                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
3801                 struct ice_sq_cd *cd)
3802 {
3803         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
3804         struct ice_aqc_dis_txq_item qg_list;
3805         struct ice_q_ctx *q_ctx;
3806         u16 i;
3807
3808         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3809                 return ICE_ERR_CFG;
3810
3811         if (!num_queues) {
3812                 /* if queue is disabled already yet the disable queue command
3813                  * has to be sent to complete the VF reset, then call
3814                  * ice_aq_dis_lan_txq without any queue information
3815                  */
3816                 if (rst_src)
3817                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
3818                                                   vmvf_num, NULL);
3819                 return ICE_ERR_CFG;
3820         }
3821
3822         ice_acquire_lock(&pi->sched_lock);
3823
3824         for (i = 0; i < num_queues; i++) {
3825                 struct ice_sched_node *node;
3826
3827                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
3828                 if (!node)
3829                         continue;
3830                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
3831                 if (!q_ctx) {
3832                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
3833                                   q_handles[i]);
3834                         continue;
3835                 }
3836                 if (q_ctx->q_handle != q_handles[i]) {
3837                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
3838                                   q_ctx->q_handle, q_handles[i]);
3839                         continue;
3840                 }
3841                 qg_list.parent_teid = node->info.parent_teid;
3842                 qg_list.num_qs = 1;
3843                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
3844                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
3845                                             sizeof(qg_list), rst_src, vmvf_num,
3846                                             cd);
3847
3848                 if (status != ICE_SUCCESS)
3849                         break;
3850                 ice_free_sched_node(pi, node);
3851                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
3852         }
3853         ice_release_lock(&pi->sched_lock);
3854         return status;
3855 }
3856
3857 /**
3858  * ice_cfg_vsi_qs - configure the new/existing VSI queues
3859  * @pi: port information structure
3860  * @vsi_handle: software VSI handle
3861  * @tc_bitmap: TC bitmap
3862  * @maxqs: max queues array per TC
3863  * @owner: LAN or RDMA
3864  *
3865  * This function adds/updates the VSI queues per TC.
3866  */
3867 static enum ice_status
3868 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
3869                u16 *maxqs, u8 owner)
3870 {
3871         enum ice_status status = ICE_SUCCESS;
3872         u8 i;
3873
3874         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3875                 return ICE_ERR_CFG;
3876
3877         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
3878                 return ICE_ERR_PARAM;
3879
3880         ice_acquire_lock(&pi->sched_lock);
3881
3882         ice_for_each_traffic_class(i) {
3883                 /* configuration is possible only if TC node is present */
3884                 if (!ice_sched_get_tc_node(pi, i))
3885                         continue;
3886
3887                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
3888                                            ice_is_tc_ena(tc_bitmap, i));
3889                 if (status)
3890                         break;
3891         }
3892
3893         ice_release_lock(&pi->sched_lock);
3894         return status;
3895 }
3896
3897 /**
3898  * ice_cfg_vsi_lan - configure VSI LAN queues
3899  * @pi: port information structure
3900  * @vsi_handle: software VSI handle
3901  * @tc_bitmap: TC bitmap
3902  * @max_lanqs: max LAN queues array per TC
3903  *
3904  * This function adds/updates the VSI LAN queues per TC.
3905  */
3906 enum ice_status
3907 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u8 tc_bitmap,
3908                 u16 *max_lanqs)
3909 {
3910         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
3911                               ICE_SCHED_NODE_OWNER_LAN);
3912 }
3913
3914
3915
3916 /**
3917  * ice_replay_pre_init - replay pre initialization
3918  * @hw: pointer to the HW struct
3919  *
3920  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
3921  */
3922 static enum ice_status ice_replay_pre_init(struct ice_hw *hw)
3923 {
3924         struct ice_switch_info *sw = hw->switch_info;
3925         u8 i;
3926
3927         /* Delete old entries from replay filter list head if there is any */
3928         ice_rm_all_sw_replay_rule_info(hw);
3929         /* In start of replay, move entries into replay_rules list, it
3930          * will allow adding rules entries back to filt_rules list,
3931          * which is operational list.
3932          */
3933         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
3934                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
3935                                   &sw->recp_list[i].filt_replay_rules);
3936         ice_sched_replay_agg_vsi_preinit(hw);
3937
3938         return ice_sched_replay_tc_node_bw(hw->port_info);
3939 }
3940
3941 /**
3942  * ice_replay_vsi - replay VSI configuration
3943  * @hw: pointer to the HW struct
3944  * @vsi_handle: driver VSI handle
3945  *
3946  * Restore all VSI configuration after reset. It is required to call this
3947  * function with main VSI first.
3948  */
3949 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
3950 {
3951         enum ice_status status;
3952
3953         if (!ice_is_vsi_valid(hw, vsi_handle))
3954                 return ICE_ERR_PARAM;
3955
3956         /* Replay pre-initialization if there is any */
3957         if (vsi_handle == ICE_MAIN_VSI_HANDLE) {
3958                 status = ice_replay_pre_init(hw);
3959                 if (status)
3960                         return status;
3961         }
3962         /* Replay per VSI all RSS configurations */
3963         status = ice_replay_rss_cfg(hw, vsi_handle);
3964         if (status)
3965                 return status;
3966         /* Replay per VSI all filters */
3967         status = ice_replay_vsi_all_fltr(hw, vsi_handle);
3968         if (!status)
3969                 status = ice_replay_vsi_agg(hw, vsi_handle);
3970         return status;
3971 }
3972
3973 /**
3974  * ice_replay_post - post replay configuration cleanup
3975  * @hw: pointer to the HW struct
3976  *
3977  * Post replay cleanup.
3978  */
3979 void ice_replay_post(struct ice_hw *hw)
3980 {
3981         /* Delete old entries from replay filter list head */
3982         ice_rm_all_sw_replay_rule_info(hw);
3983         ice_sched_replay_agg(hw);
3984 }
3985
3986 /**
3987  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
3988  * @hw: ptr to the hardware info
3989  * @reg: offset of 64 bit HW register to read from
3990  * @prev_stat_loaded: bool to specify if previous stats are loaded
3991  * @prev_stat: ptr to previous loaded stat value
3992  * @cur_stat: ptr to current stat value
3993  */
3994 void
3995 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
3996                   u64 *prev_stat, u64 *cur_stat)
3997 {
3998         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
3999
4000         /* device stats are not reset at PFR, they likely will not be zeroed
4001          * when the driver starts. Thus, save the value from the first read
4002          * without adding to the statistic value so that we report stats which
4003          * count up from zero.
4004          */
4005         if (!prev_stat_loaded) {
4006                 *prev_stat = new_data;
4007                 return;
4008         }
4009
4010         /* Calculate the difference between the new and old values, and then
4011          * add it to the software stat value.
4012          */
4013         if (new_data >= *prev_stat)
4014                 *cur_stat += new_data - *prev_stat;
4015         else
4016                 /* to manage the potential roll-over */
4017                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4018
4019         /* Update the previously stored value to prepare for next read */
4020         *prev_stat = new_data;
4021 }
4022
4023 /**
4024  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4025  * @hw: ptr to the hardware info
4026  * @reg: offset of HW register to read from
4027  * @prev_stat_loaded: bool to specify if previous stats are loaded
4028  * @prev_stat: ptr to previous loaded stat value
4029  * @cur_stat: ptr to current stat value
4030  */
4031 void
4032 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4033                   u64 *prev_stat, u64 *cur_stat)
4034 {
4035         u32 new_data;
4036
4037         new_data = rd32(hw, reg);
4038
4039         /* device stats are not reset at PFR, they likely will not be zeroed
4040          * when the driver starts. Thus, save the value from the first read
4041          * without adding to the statistic value so that we report stats which
4042          * count up from zero.
4043          */
4044         if (!prev_stat_loaded) {
4045                 *prev_stat = new_data;
4046                 return;
4047         }
4048
4049         /* Calculate the difference between the new and old values, and then
4050          * add it to the software stat value.
4051          */
4052         if (new_data >= *prev_stat)
4053                 *cur_stat += new_data - *prev_stat;
4054         else
4055                 /* to manage the potential roll-over */
4056                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4057
4058         /* Update the previously stored value to prepare for next read */
4059         *prev_stat = new_data;
4060 }
4061
4062
4063 /**
4064  * ice_sched_query_elem - query element information from HW
4065  * @hw: pointer to the HW struct
4066  * @node_teid: node TEID to be queried
4067  * @buf: buffer to element information
4068  *
4069  * This function queries HW element information
4070  */
4071 enum ice_status
4072 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4073                      struct ice_aqc_get_elem *buf)
4074 {
4075         u16 buf_size, num_elem_ret = 0;
4076         enum ice_status status;
4077
4078         buf_size = sizeof(*buf);
4079         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4080         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4081         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4082                                           NULL);
4083         if (status != ICE_SUCCESS || num_elem_ret != 1)
4084                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4085         return status;
4086 }
4087
4088 /**
4089  * ice_get_fw_mode - returns FW mode
4090  * @hw: pointer to the HW struct
4091  */
4092 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4093 {
4094 #define ICE_FW_MODE_DBG_M BIT(0)
4095 #define ICE_FW_MODE_REC_M BIT(1)
4096 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4097         u32 fw_mode;
4098
4099         /* check the current FW mode */
4100         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4101
4102         if (fw_mode & ICE_FW_MODE_DBG_M)
4103                 return ICE_FW_MODE_DBG;
4104         else if (fw_mode & ICE_FW_MODE_REC_M)
4105                 return ICE_FW_MODE_REC;
4106         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4107                 return ICE_FW_MODE_ROLLBACK;
4108         else
4109                 return ICE_FW_MODE_NORMAL;
4110 }