drivers/net/ice/base/ice_common.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2020 Intel Corporation
   3  */
   4
   5 #include "ice_common.h"
   6 #include "ice_sched.h"
   7 #include "ice_adminq_cmd.h"
   8
   9 #include "ice_flow.h"
  10 #include "ice_switch.h"
  11
  12 #define ICE_PF_RESET_WAIT_COUNT 300
  13
  14 /**
  15  * ice_set_mac_type - Sets MAC type
  16  * @hw: pointer to the HW structure
  17  *
  18  * This function sets the MAC type of the adapter based on the
  19  * vendor ID and device ID stored in the HW structure.
  20  */
  21 static enum ice_status ice_set_mac_type(struct ice_hw *hw)
  22 {
  23         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
  24
  25         if (hw->vendor_id != ICE_INTEL_VENDOR_ID)
  26                 return ICE_ERR_DEVICE_NOT_SUPPORTED;
  27
  28         switch (hw->device_id) {
  29         case ICE_DEV_ID_E810C_BACKPLANE:
  30         case ICE_DEV_ID_E810C_QSFP:
  31         case ICE_DEV_ID_E810C_SFP:
  32         case ICE_DEV_ID_E810_XXV_BACKPLANE:
  33         case ICE_DEV_ID_E810_XXV_QSFP:
  34         case ICE_DEV_ID_E810_XXV_SFP:
  35                 hw->mac_type = ICE_MAC_E810;
  36                 break;
  37         case ICE_DEV_ID_E822C_10G_BASE_T:
  38         case ICE_DEV_ID_E822C_BACKPLANE:
  39         case ICE_DEV_ID_E822C_QSFP:
  40         case ICE_DEV_ID_E822C_SFP:
  41         case ICE_DEV_ID_E822C_SGMII:
  42         case ICE_DEV_ID_E822L_10G_BASE_T:
  43         case ICE_DEV_ID_E822L_BACKPLANE:
  44         case ICE_DEV_ID_E822L_SFP:
  45         case ICE_DEV_ID_E822L_SGMII:
  46                 hw->mac_type = ICE_MAC_GENERIC;
  47                 break;
  48         default:
  49                 hw->mac_type = ICE_MAC_UNKNOWN;
  50                 break;
  51         }
  52
  53         ice_debug(hw, ICE_DBG_INIT, "mac_type: %d\n", hw->mac_type);
  54         return ICE_SUCCESS;
  55 }
  56
  57 /**
  58  * ice_clear_pf_cfg - Clear PF configuration
  59  * @hw: pointer to the hardware structure
  60  *
  61  * Clears any existing PF configuration (VSIs, VSI lists, switch rules, port
  62  * configuration, flow director filters, etc.).
  63  */
  64 enum ice_status ice_clear_pf_cfg(struct ice_hw *hw)
  65 {
  66         struct ice_aq_desc desc;
  67
  68         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pf_cfg);
  69
  70         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
  71 }
  72
  73 /**
  74  * ice_aq_manage_mac_read - manage MAC address read command
  75  * @hw: pointer to the HW struct
  76  * @buf: a virtual buffer to hold the manage MAC read response
  77  * @buf_size: Size of the virtual buffer
  78  * @cd: pointer to command details structure or NULL
  79  *
  80  * This function is used to return per PF station MAC address (0x0107).
  81  * NOTE: Upon successful completion of this command, MAC address information
  82  * is returned in user specified buffer. Please interpret user specified
  83  * buffer as "manage_mac_read" response.
  84  * Response such as various MAC addresses are stored in HW struct (port.mac)
  85  * ice_aq_discover_caps is expected to be called before this function is called.
  86  */
  87 static enum ice_status
  88 ice_aq_manage_mac_read(struct ice_hw *hw, void *buf, u16 buf_size,
  89                        struct ice_sq_cd *cd)
  90 {
  91         struct ice_aqc_manage_mac_read_resp *resp;
  92         struct ice_aqc_manage_mac_read *cmd;
  93         struct ice_aq_desc desc;
  94         enum ice_status status;
  95         u16 flags;
  96         u8 i;
  97
  98         cmd = &desc.params.mac_read;
  99
 100         if (buf_size < sizeof(*resp))
 101                 return ICE_ERR_BUF_TOO_SHORT;
 102
 103         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_read);
 104
 105         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
 106         if (status)
 107                 return status;
 108
 109         resp = (struct ice_aqc_manage_mac_read_resp *)buf;
 110         flags = LE16_TO_CPU(cmd->flags) & ICE_AQC_MAN_MAC_READ_M;
 111
 112         if (!(flags & ICE_AQC_MAN_MAC_LAN_ADDR_VALID)) {
 113                 ice_debug(hw, ICE_DBG_LAN, "got invalid MAC address\n");
 114                 return ICE_ERR_CFG;
 115         }
 116
 117         /* A single port can report up to two (LAN and WoL) addresses */
 118         for (i = 0; i < cmd->num_addr; i++)
 119                 if (resp[i].addr_type == ICE_AQC_MAN_MAC_ADDR_TYPE_LAN) {
 120                         ice_memcpy(hw->port_info->mac.lan_addr,
 121                                    resp[i].mac_addr, ETH_ALEN,
 122                                    ICE_DMA_TO_NONDMA);
 123                         ice_memcpy(hw->port_info->mac.perm_addr,
 124                                    resp[i].mac_addr,
 125                                    ETH_ALEN, ICE_DMA_TO_NONDMA);
 126                         break;
 127                 }
 128         return ICE_SUCCESS;
 129 }
 130
 131 /**
 132  * ice_aq_get_phy_caps - returns PHY capabilities
 133  * @pi: port information structure
 134  * @qual_mods: report qualified modules
 135  * @report_mode: report mode capabilities
 136  * @pcaps: structure for PHY capabilities to be filled
 137  * @cd: pointer to command details structure or NULL
 138  *
 139  * Returns the various PHY capabilities supported on the Port (0x0600)
 140  */
 141 enum ice_status
 142 ice_aq_get_phy_caps(struct ice_port_info *pi, bool qual_mods, u8 report_mode,
 143                     struct ice_aqc_get_phy_caps_data *pcaps,
 144                     struct ice_sq_cd *cd)
 145 {
 146         struct ice_aqc_get_phy_caps *cmd;
 147         u16 pcaps_size = sizeof(*pcaps);
 148         struct ice_aq_desc desc;
 149         enum ice_status status;
 150
 151         cmd = &desc.params.get_phy;
 152
 153         if (!pcaps || (report_mode & ~ICE_AQC_REPORT_MODE_M) || !pi)
 154                 return ICE_ERR_PARAM;
 155
 156         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_phy_caps);
 157
 158         if (qual_mods)
 159                 cmd->param0 |= CPU_TO_LE16(ICE_AQC_GET_PHY_RQM);
 160
 161         cmd->param0 |= CPU_TO_LE16(report_mode);
 162         status = ice_aq_send_cmd(pi->hw, &desc, pcaps, pcaps_size, cd);
 163
 164         if (status == ICE_SUCCESS && report_mode == ICE_AQC_REPORT_TOPO_CAP) {
 165                 pi->phy.phy_type_low = LE64_TO_CPU(pcaps->phy_type_low);
 166                 pi->phy.phy_type_high = LE64_TO_CPU(pcaps->phy_type_high);
 167         }
 168
 169         return status;
 170 }
 171
 172 /**
 173  * ice_aq_get_link_topo_handle - get link topology node return status
 174  * @pi: port information structure
 175  * @node_type: requested node type
 176  * @cd: pointer to command details structure or NULL
 177  *
 178  * Get link topology node return status for specified node type (0x06E0)
 179  *
 180  * Node type cage can be used to determine if cage is present. If AQC
 181  * returns error (ENOENT), then no cage present. If no cage present, then
 182  * connection type is backplane or BASE-T.
 183  */
 184 static enum ice_status
 185 ice_aq_get_link_topo_handle(struct ice_port_info *pi, u8 node_type,
 186                             struct ice_sq_cd *cd)
 187 {
 188         struct ice_aqc_get_link_topo *cmd;
 189         struct ice_aq_desc desc;
 190
 191         cmd = &desc.params.get_link_topo;
 192
 193         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_topo);
 194
 195         cmd->addr.node_type_ctx = (ICE_AQC_LINK_TOPO_NODE_CTX_PORT <<
 196                                    ICE_AQC_LINK_TOPO_NODE_CTX_S);
 197
 198         /* set node type */
 199         cmd->addr.node_type_ctx |= (ICE_AQC_LINK_TOPO_NODE_TYPE_M & node_type);
 200
 201         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
 202 }
 203
 204 /**
 205  * ice_is_media_cage_present
 206  * @pi: port information structure
 207  *
 208  * Returns true if media cage is present, else false. If no cage, then
 209  * media type is backplane or BASE-T.
 210  */
 211 static bool ice_is_media_cage_present(struct ice_port_info *pi)
 212 {
 213         /* Node type cage can be used to determine if cage is present. If AQC
 214          * returns error (ENOENT), then no cage present. If no cage present then
 215          * connection type is backplane or BASE-T.
 216          */
 217         return !ice_aq_get_link_topo_handle(pi,
 218                                             ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE,
 219                                             NULL);
 220 }
 221
 222 /**
 223  * ice_get_media_type - Gets media type
 224  * @pi: port information structure
 225  */
 226 static enum ice_media_type ice_get_media_type(struct ice_port_info *pi)
 227 {
 228         struct ice_link_status *hw_link_info;
 229
 230         if (!pi)
 231                 return ICE_MEDIA_UNKNOWN;
 232
 233         hw_link_info = &pi->phy.link_info;
 234         if (hw_link_info->phy_type_low && hw_link_info->phy_type_high)
 235                 /* If more than one media type is selected, report unknown */
 236                 return ICE_MEDIA_UNKNOWN;
 237
 238         if (hw_link_info->phy_type_low) {
 239                 switch (hw_link_info->phy_type_low) {
 240                 case ICE_PHY_TYPE_LOW_1000BASE_SX:
 241                 case ICE_PHY_TYPE_LOW_1000BASE_LX:
 242                 case ICE_PHY_TYPE_LOW_10GBASE_SR:
 243                 case ICE_PHY_TYPE_LOW_10GBASE_LR:
 244                 case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
 245                 case ICE_PHY_TYPE_LOW_25GBASE_SR:
 246                 case ICE_PHY_TYPE_LOW_25GBASE_LR:
 247                 case ICE_PHY_TYPE_LOW_40GBASE_SR4:
 248                 case ICE_PHY_TYPE_LOW_40GBASE_LR4:
 249                 case ICE_PHY_TYPE_LOW_50GBASE_SR2:
 250                 case ICE_PHY_TYPE_LOW_50GBASE_LR2:
 251                 case ICE_PHY_TYPE_LOW_50GBASE_SR:
 252                 case ICE_PHY_TYPE_LOW_50GBASE_FR:
 253                 case ICE_PHY_TYPE_LOW_50GBASE_LR:
 254                 case ICE_PHY_TYPE_LOW_100GBASE_SR4:
 255                 case ICE_PHY_TYPE_LOW_100GBASE_LR4:
 256                 case ICE_PHY_TYPE_LOW_100GBASE_SR2:
 257                 case ICE_PHY_TYPE_LOW_100GBASE_DR:
 258                         return ICE_MEDIA_FIBER;
 259                 case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
 260                 case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
 261                 case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
 262                 case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
 263                 case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
 264                 case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
 265                 case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
 266                 case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
 267                         return ICE_MEDIA_FIBER;
 268                 case ICE_PHY_TYPE_LOW_100BASE_TX:
 269                 case ICE_PHY_TYPE_LOW_1000BASE_T:
 270                 case ICE_PHY_TYPE_LOW_2500BASE_T:
 271                 case ICE_PHY_TYPE_LOW_5GBASE_T:
 272                 case ICE_PHY_TYPE_LOW_10GBASE_T:
 273                 case ICE_PHY_TYPE_LOW_25GBASE_T:
 274                         return ICE_MEDIA_BASET;
 275                 case ICE_PHY_TYPE_LOW_10G_SFI_DA:
 276                 case ICE_PHY_TYPE_LOW_25GBASE_CR:
 277                 case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
 278                 case ICE_PHY_TYPE_LOW_25GBASE_CR1:
 279                 case ICE_PHY_TYPE_LOW_40GBASE_CR4:
 280                 case ICE_PHY_TYPE_LOW_50GBASE_CR2:
 281                 case ICE_PHY_TYPE_LOW_50GBASE_CP:
 282                 case ICE_PHY_TYPE_LOW_100GBASE_CR4:
 283                 case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
 284                 case ICE_PHY_TYPE_LOW_100GBASE_CP2:
 285                         return ICE_MEDIA_DA;
 286                 case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
 287                 case ICE_PHY_TYPE_LOW_40G_XLAUI:
 288                 case ICE_PHY_TYPE_LOW_50G_LAUI2:
 289                 case ICE_PHY_TYPE_LOW_50G_AUI2:
 290                 case ICE_PHY_TYPE_LOW_50G_AUI1:
 291                 case ICE_PHY_TYPE_LOW_100G_AUI4:
 292                 case ICE_PHY_TYPE_LOW_100G_CAUI4:
 293                         if (ice_is_media_cage_present(pi))
 294                                 return ICE_MEDIA_AUI;
 295                         /* fall-through */
 296                 case ICE_PHY_TYPE_LOW_1000BASE_KX:
 297                 case ICE_PHY_TYPE_LOW_2500BASE_KX:
 298                 case ICE_PHY_TYPE_LOW_2500BASE_X:
 299                 case ICE_PHY_TYPE_LOW_5GBASE_KR:
 300                 case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
 301                 case ICE_PHY_TYPE_LOW_25GBASE_KR:
 302                 case ICE_PHY_TYPE_LOW_25GBASE_KR1:
 303                 case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
 304                 case ICE_PHY_TYPE_LOW_40GBASE_KR4:
 305                 case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
 306                 case ICE_PHY_TYPE_LOW_50GBASE_KR2:
 307                 case ICE_PHY_TYPE_LOW_100GBASE_KR4:
 308                 case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
 309                         return ICE_MEDIA_BACKPLANE;
 310                 }
 311         } else {
 312                 switch (hw_link_info->phy_type_high) {
 313                 case ICE_PHY_TYPE_HIGH_100G_AUI2:
 314                 case ICE_PHY_TYPE_HIGH_100G_CAUI2:
 315                         if (ice_is_media_cage_present(pi))
 316                                 return ICE_MEDIA_AUI;
 317                         /* fall-through */
 318                 case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
 319                         return ICE_MEDIA_BACKPLANE;
 320                 case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
 321                 case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
 322                         return ICE_MEDIA_FIBER;
 323                 }
 324         }
 325         return ICE_MEDIA_UNKNOWN;
 326 }
 327
 328 /**
 329  * ice_aq_get_link_info
 330  * @pi: port information structure
 331  * @ena_lse: enable/disable LinkStatusEvent reporting
 332  * @link: pointer to link status structure - optional
 333  * @cd: pointer to command details structure or NULL
 334  *
 335  * Get Link Status (0x607). Returns the link status of the adapter.
 336  */
 337 enum ice_status
 338 ice_aq_get_link_info(struct ice_port_info *pi, bool ena_lse,
 339                      struct ice_link_status *link, struct ice_sq_cd *cd)
 340 {
 341         struct ice_aqc_get_link_status_data link_data = { 0 };
 342         struct ice_aqc_get_link_status *resp;
 343         struct ice_link_status *li_old, *li;
 344         enum ice_media_type *hw_media_type;
 345         struct ice_fc_info *hw_fc_info;
 346         bool tx_pause, rx_pause;
 347         struct ice_aq_desc desc;
 348         enum ice_status status;
 349         struct ice_hw *hw;
 350         u16 cmd_flags;
 351
 352         if (!pi)
 353                 return ICE_ERR_PARAM;
 354         hw = pi->hw;
 355         li_old = &pi->phy.link_info_old;
 356         hw_media_type = &pi->phy.media_type;
 357         li = &pi->phy.link_info;
 358         hw_fc_info = &pi->fc;
 359
 360         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_link_status);
 361         cmd_flags = (ena_lse) ? ICE_AQ_LSE_ENA : ICE_AQ_LSE_DIS;
 362         resp = &desc.params.get_link_status;
 363         resp->cmd_flags = CPU_TO_LE16(cmd_flags);
 364         resp->lport_num = pi->lport;
 365
 366         status = ice_aq_send_cmd(hw, &desc, &link_data, sizeof(link_data), cd);
 367
 368         if (status != ICE_SUCCESS)
 369                 return status;
 370
 371         /* save off old link status information */
 372         *li_old = *li;
 373
 374         /* update current link status information */
 375         li->link_speed = LE16_TO_CPU(link_data.link_speed);
 376         li->phy_type_low = LE64_TO_CPU(link_data.phy_type_low);
 377         li->phy_type_high = LE64_TO_CPU(link_data.phy_type_high);
 378         *hw_media_type = ice_get_media_type(pi);
 379         li->link_info = link_data.link_info;
 380         li->an_info = link_data.an_info;
 381         li->ext_info = link_data.ext_info;
 382         li->max_frame_size = LE16_TO_CPU(link_data.max_frame_size);
 383         li->fec_info = link_data.cfg & ICE_AQ_FEC_MASK;
 384         li->topo_media_conflict = link_data.topo_media_conflict;
 385         li->pacing = link_data.cfg & (ICE_AQ_CFG_PACING_M |
 386                                       ICE_AQ_CFG_PACING_TYPE_M);
 387
 388         /* update fc info */
 389         tx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_TX);
 390         rx_pause = !!(link_data.an_info & ICE_AQ_LINK_PAUSE_RX);
 391         if (tx_pause && rx_pause)
 392                 hw_fc_info->current_mode = ICE_FC_FULL;
 393         else if (tx_pause)
 394                 hw_fc_info->current_mode = ICE_FC_TX_PAUSE;
 395         else if (rx_pause)
 396                 hw_fc_info->current_mode = ICE_FC_RX_PAUSE;
 397         else
 398                 hw_fc_info->current_mode = ICE_FC_NONE;
 399
 400         li->lse_ena = !!(resp->cmd_flags & CPU_TO_LE16(ICE_AQ_LSE_IS_ENABLED));
 401
 402         ice_debug(hw, ICE_DBG_LINK, "link_speed = 0x%x\n", li->link_speed);
 403         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
 404                   (unsigned long long)li->phy_type_low);
 405         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
 406                   (unsigned long long)li->phy_type_high);
 407         ice_debug(hw, ICE_DBG_LINK, "media_type = 0x%x\n", *hw_media_type);
 408         ice_debug(hw, ICE_DBG_LINK, "link_info = 0x%x\n", li->link_info);
 409         ice_debug(hw, ICE_DBG_LINK, "an_info = 0x%x\n", li->an_info);
 410         ice_debug(hw, ICE_DBG_LINK, "ext_info = 0x%x\n", li->ext_info);
 411         ice_debug(hw, ICE_DBG_LINK, "lse_ena = 0x%x\n", li->lse_ena);
 412         ice_debug(hw, ICE_DBG_LINK, "max_frame = 0x%x\n", li->max_frame_size);
 413         ice_debug(hw, ICE_DBG_LINK, "pacing = 0x%x\n", li->pacing);
 414
 415         /* save link status information */
 416         if (link)
 417                 *link = *li;
 418
 419         /* flag cleared so calling functions don't call AQ again */
 420         pi->phy.get_link_info = false;
 421
 422         return ICE_SUCCESS;
 423 }
 424
 425 /**
 426  * ice_fill_tx_timer_and_fc_thresh
 427  * @hw: pointer to the HW struct
 428  * @cmd: pointer to MAC cfg structure
 429  *
 430  * Add Tx timer and FC refresh threshold info to Set MAC Config AQ command
 431  * descriptor
 432  */
 433 static void
 434 ice_fill_tx_timer_and_fc_thresh(struct ice_hw *hw,
 435                                 struct ice_aqc_set_mac_cfg *cmd)
 436 {
 437         u16 fc_thres_val, tx_timer_val;
 438         u32 val;
 439
 440         /* We read back the transmit timer and fc threshold value of
 441          * LFC. Thus, we will use index =
 442          * PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX.
 443          *
 444          * Also, because we are opearating on transmit timer and fc
 445          * threshold of LFC, we don't turn on any bit in tx_tmr_priority
 446          */
 447 #define IDX_OF_LFC PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_MAX_INDEX
 448
 449         /* Retrieve the transmit timer */
 450         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA(IDX_OF_LFC));
 451         tx_timer_val = val &
 452                 PRTMAC_HSEC_CTL_TX_PAUSE_QUANTA_HSEC_CTL_TX_PAUSE_QUANTA_M;
 453         cmd->tx_tmr_value = CPU_TO_LE16(tx_timer_val);
 454
 455         /* Retrieve the fc threshold */
 456         val = rd32(hw, PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER(IDX_OF_LFC));
 457         fc_thres_val = val & PRTMAC_HSEC_CTL_TX_PAUSE_REFRESH_TIMER_M;
 458
 459         cmd->fc_refresh_threshold = CPU_TO_LE16(fc_thres_val);
 460 }
 461
 462 /**
 463  * ice_aq_set_mac_cfg
 464  * @hw: pointer to the HW struct
 465  * @max_frame_size: Maximum Frame Size to be supported
 466  * @cd: pointer to command details structure or NULL
 467  *
 468  * Set MAC configuration (0x0603)
 469  */
 470 enum ice_status
 471 ice_aq_set_mac_cfg(struct ice_hw *hw, u16 max_frame_size, struct ice_sq_cd *cd)
 472 {
 473         struct ice_aqc_set_mac_cfg *cmd;
 474         struct ice_aq_desc desc;
 475
 476         cmd = &desc.params.set_mac_cfg;
 477
 478         if (max_frame_size == 0)
 479                 return ICE_ERR_PARAM;
 480
 481         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_cfg);
 482
 483         cmd->max_frame_size = CPU_TO_LE16(max_frame_size);
 484
 485         ice_fill_tx_timer_and_fc_thresh(hw, cmd);
 486
 487         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
 488 }
 489
 490 /**
 491  * ice_init_fltr_mgmt_struct - initializes filter management list and locks
 492  * @hw: pointer to the HW struct
 493  */
 494 enum ice_status ice_init_fltr_mgmt_struct(struct ice_hw *hw)
 495 {
 496         struct ice_switch_info *sw;
 497         enum ice_status status;
 498
 499         hw->switch_info = (struct ice_switch_info *)
 500                           ice_malloc(hw, sizeof(*hw->switch_info));
 501
 502         sw = hw->switch_info;
 503
 504         if (!sw)
 505                 return ICE_ERR_NO_MEMORY;
 506
 507         INIT_LIST_HEAD(&sw->vsi_list_map_head);
 508
 509         status = ice_init_def_sw_recp(hw, &hw->switch_info->recp_list);
 510         if (status) {
 511                 ice_free(hw, hw->switch_info);
 512                 return status;
 513         }
 514         return ICE_SUCCESS;
 515 }
 516
 517 /**
 518  * ice_cleanup_fltr_mgmt_single - clears single filter mngt struct
 519  * @hw: pointer to the HW struct
 520  * @sw: pointer to switch info struct for which function clears filters
 521  */
 522 static void
 523 ice_cleanup_fltr_mgmt_single(struct ice_hw *hw, struct ice_switch_info *sw)
 524 {
 525         struct ice_vsi_list_map_info *v_pos_map;
 526         struct ice_vsi_list_map_info *v_tmp_map;
 527         struct ice_sw_recipe *recps;
 528         u8 i;
 529
 530         if (!sw)
 531                 return;
 532
 533         LIST_FOR_EACH_ENTRY_SAFE(v_pos_map, v_tmp_map, &sw->vsi_list_map_head,
 534                                  ice_vsi_list_map_info, list_entry) {
 535                 LIST_DEL(&v_pos_map->list_entry);
 536                 ice_free(hw, v_pos_map);
 537         }
 538         recps = sw->recp_list;
 539         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++) {
 540                 struct ice_recp_grp_entry *rg_entry, *tmprg_entry;
 541
 542                 recps[i].root_rid = i;
 543                 LIST_FOR_EACH_ENTRY_SAFE(rg_entry, tmprg_entry,
 544                                          &recps[i].rg_list, ice_recp_grp_entry,
 545                                          l_entry) {
 546                         LIST_DEL(&rg_entry->l_entry);
 547                         ice_free(hw, rg_entry);
 548                 }
 549
 550                 if (recps[i].adv_rule) {
 551                         struct ice_adv_fltr_mgmt_list_entry *tmp_entry;
 552                         struct ice_adv_fltr_mgmt_list_entry *lst_itr;
 553
 554                         ice_destroy_lock(&recps[i].filt_rule_lock);
 555                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 556                                                  &recps[i].filt_rules,
 557                                                  ice_adv_fltr_mgmt_list_entry,
 558                                                  list_entry) {
 559                                 LIST_DEL(&lst_itr->list_entry);
 560                                 ice_free(hw, lst_itr->lkups);
 561                                 ice_free(hw, lst_itr);
 562                         }
 563                 } else {
 564                         struct ice_fltr_mgmt_list_entry *lst_itr, *tmp_entry;
 565
 566                         ice_destroy_lock(&recps[i].filt_rule_lock);
 567                         LIST_FOR_EACH_ENTRY_SAFE(lst_itr, tmp_entry,
 568                                                  &recps[i].filt_rules,
 569                                                  ice_fltr_mgmt_list_entry,
 570                                                  list_entry) {
 571                                 LIST_DEL(&lst_itr->list_entry);
 572                                 ice_free(hw, lst_itr);
 573                         }
 574                 }
 575                 if (recps[i].root_buf)
 576                         ice_free(hw, recps[i].root_buf);
 577         }
 578         ice_rm_sw_replay_rule_info(hw, sw);
 579         ice_free(hw, sw->recp_list);
 580         ice_free(hw, sw);
 581 }
 582
 583 /**
 584  * ice_cleanup_all_fltr_mgmt - cleanup filter management list and locks
 585  * @hw: pointer to the HW struct
 586  */
 587 void ice_cleanup_fltr_mgmt_struct(struct ice_hw *hw)
 588 {
 589         ice_cleanup_fltr_mgmt_single(hw, hw->switch_info);
 590 }
 591
 592 /**
 593  * ice_get_itr_intrl_gran
 594  * @hw: pointer to the HW struct
 595  *
 596  * Determines the ITR/INTRL granularities based on the maximum aggregate
 597  * bandwidth according to the device's configuration during power-on.
 598  */
 599 static void ice_get_itr_intrl_gran(struct ice_hw *hw)
 600 {
 601         u8 max_agg_bw = (rd32(hw, GL_PWR_MODE_CTL) &
 602                          GL_PWR_MODE_CTL_CAR_MAX_BW_M) >>
 603                         GL_PWR_MODE_CTL_CAR_MAX_BW_S;
 604
 605         switch (max_agg_bw) {
 606         case ICE_MAX_AGG_BW_200G:
 607         case ICE_MAX_AGG_BW_100G:
 608         case ICE_MAX_AGG_BW_50G:
 609                 hw->itr_gran = ICE_ITR_GRAN_ABOVE_25;
 610                 hw->intrl_gran = ICE_INTRL_GRAN_ABOVE_25;
 611                 break;
 612         case ICE_MAX_AGG_BW_25G:
 613                 hw->itr_gran = ICE_ITR_GRAN_MAX_25;
 614                 hw->intrl_gran = ICE_INTRL_GRAN_MAX_25;
 615                 break;
 616         }
 617 }
 618
 619 /**
 620  * ice_print_rollback_msg - print FW rollback message
 621  * @hw: pointer to the hardware structure
 622  */
 623 void ice_print_rollback_msg(struct ice_hw *hw)
 624 {
 625         char nvm_str[ICE_NVM_VER_LEN] = { 0 };
 626         struct ice_nvm_info *nvm = &hw->nvm;
 627         struct ice_orom_info *orom;
 628
 629         orom = &nvm->orom;
 630
 631         SNPRINTF(nvm_str, sizeof(nvm_str), "%x.%02x 0x%x %d.%d.%d",
 632                  nvm->major_ver, nvm->minor_ver, nvm->eetrack, orom->major,
 633                  orom->build, orom->patch);
 634         ice_warn(hw,
 635                  "Firmware rollback mode detected. Current version is NVM: %s, FW: %d.%d. Device may exhibit limited functionality. Refer to the Intel(R) Ethernet Adapters and Devices User Guide for details on firmware rollback mode\n",
 636                  nvm_str, hw->fw_maj_ver, hw->fw_min_ver);
 637 }
 638
 639 /**
 640  * ice_init_hw - main hardware initialization routine
 641  * @hw: pointer to the hardware structure
 642  */
 643 enum ice_status ice_init_hw(struct ice_hw *hw)
 644 {
 645         struct ice_aqc_get_phy_caps_data *pcaps;
 646         enum ice_status status;
 647         u16 mac_buf_len;
 648         void *mac_buf;
 649
 650         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
 651
 652         /* Set MAC type based on DeviceID */
 653         status = ice_set_mac_type(hw);
 654         if (status)
 655                 return status;
 656
 657         hw->pf_id = (u8)(rd32(hw, PF_FUNC_RID) &
 658                          PF_FUNC_RID_FUNCTION_NUMBER_M) >>
 659                 PF_FUNC_RID_FUNCTION_NUMBER_S;
 660
 661         status = ice_reset(hw, ICE_RESET_PFR);
 662         if (status)
 663                 return status;
 664
 665         ice_get_itr_intrl_gran(hw);
 666
 667         status = ice_create_all_ctrlq(hw);
 668         if (status)
 669                 goto err_unroll_cqinit;
 670
 671         status = ice_init_nvm(hw);
 672         if (status)
 673                 goto err_unroll_cqinit;
 674
 675         if (ice_get_fw_mode(hw) == ICE_FW_MODE_ROLLBACK)
 676                 ice_print_rollback_msg(hw);
 677
 678         status = ice_clear_pf_cfg(hw);
 679         if (status)
 680                 goto err_unroll_cqinit;
 681
 682         /* Set bit to enable Flow Director filters */
 683         wr32(hw, PFQF_FD_ENA, PFQF_FD_ENA_FD_ENA_M);
 684         INIT_LIST_HEAD(&hw->fdir_list_head);
 685
 686         ice_clear_pxe_mode(hw);
 687
 688         status = ice_get_caps(hw);
 689         if (status)
 690                 goto err_unroll_cqinit;
 691
 692         hw->port_info = (struct ice_port_info *)
 693                         ice_malloc(hw, sizeof(*hw->port_info));
 694         if (!hw->port_info) {
 695                 status = ICE_ERR_NO_MEMORY;
 696                 goto err_unroll_cqinit;
 697         }
 698
 699         /* set the back pointer to HW */
 700         hw->port_info->hw = hw;
 701
 702         /* Initialize port_info struct with switch configuration data */
 703         status = ice_get_initial_sw_cfg(hw);
 704         if (status)
 705                 goto err_unroll_alloc;
 706
 707         hw->evb_veb = true;
 708         /* Query the allocated resources for Tx scheduler */
 709         status = ice_sched_query_res_alloc(hw);
 710         if (status) {
 711                 ice_debug(hw, ICE_DBG_SCHED,
 712                           "Failed to get scheduler allocated resources\n");
 713                 goto err_unroll_alloc;
 714         }
 715         ice_sched_get_psm_clk_freq(hw);
 716
 717         /* Initialize port_info struct with scheduler data */
 718         status = ice_sched_init_port(hw->port_info);
 719         if (status)
 720                 goto err_unroll_sched;
 721
 722         pcaps = (struct ice_aqc_get_phy_caps_data *)
 723                 ice_malloc(hw, sizeof(*pcaps));
 724         if (!pcaps) {
 725                 status = ICE_ERR_NO_MEMORY;
 726                 goto err_unroll_sched;
 727         }
 728
 729         /* Initialize port_info struct with PHY capabilities */
 730         status = ice_aq_get_phy_caps(hw->port_info, false,
 731                                      ICE_AQC_REPORT_TOPO_CAP, pcaps, NULL);
 732         ice_free(hw, pcaps);
 733         if (status)
 734                 goto err_unroll_sched;
 735
 736         /* Initialize port_info struct with link information */
 737         status = ice_aq_get_link_info(hw->port_info, false, NULL, NULL);
 738         if (status)
 739                 goto err_unroll_sched;
 740         /* need a valid SW entry point to build a Tx tree */
 741         if (!hw->sw_entry_point_layer) {
 742                 ice_debug(hw, ICE_DBG_SCHED, "invalid sw entry point\n");
 743                 status = ICE_ERR_CFG;
 744                 goto err_unroll_sched;
 745         }
 746         INIT_LIST_HEAD(&hw->agg_list);
 747         /* Initialize max burst size */
 748         if (!hw->max_burst_size)
 749                 ice_cfg_rl_burst_size(hw, ICE_SCHED_DFLT_BURST_SIZE);
 750         status = ice_init_fltr_mgmt_struct(hw);
 751         if (status)
 752                 goto err_unroll_sched;
 753
 754         /* Get MAC information */
 755         /* A single port can report up to two (LAN and WoL) addresses */
 756         mac_buf = ice_calloc(hw, 2,
 757                              sizeof(struct ice_aqc_manage_mac_read_resp));
 758         mac_buf_len = 2 * sizeof(struct ice_aqc_manage_mac_read_resp);
 759
 760         if (!mac_buf) {
 761                 status = ICE_ERR_NO_MEMORY;
 762                 goto err_unroll_fltr_mgmt_struct;
 763         }
 764
 765         status = ice_aq_manage_mac_read(hw, mac_buf, mac_buf_len, NULL);
 766         ice_free(hw, mac_buf);
 767
 768         if (status)
 769                 goto err_unroll_fltr_mgmt_struct;
 770         /* enable jumbo frame support at MAC level */
 771         status = ice_aq_set_mac_cfg(hw, ICE_AQ_SET_MAC_FRAME_SIZE_MAX, NULL);
 772         if (status)
 773                 goto err_unroll_fltr_mgmt_struct;
 774         /* Obtain counter base index which would be used by flow director */
 775         status = ice_alloc_fd_res_cntr(hw, &hw->fd_ctr_base);
 776         if (status)
 777                 goto err_unroll_fltr_mgmt_struct;
 778         status = ice_init_hw_tbls(hw);
 779         if (status)
 780                 goto err_unroll_fltr_mgmt_struct;
 781         ice_init_lock(&hw->tnl_lock);
 782         return ICE_SUCCESS;
 783
 784 err_unroll_fltr_mgmt_struct:
 785         ice_cleanup_fltr_mgmt_struct(hw);
 786 err_unroll_sched:
 787         ice_sched_cleanup_all(hw);
 788 err_unroll_alloc:
 789         ice_free(hw, hw->port_info);
 790         hw->port_info = NULL;
 791 err_unroll_cqinit:
 792         ice_destroy_all_ctrlq(hw);
 793         return status;
 794 }
 795
 796 /**
 797  * ice_deinit_hw - unroll initialization operations done by ice_init_hw
 798  * @hw: pointer to the hardware structure
 799  *
 800  * This should be called only during nominal operation, not as a result of
 801  * ice_init_hw() failing since ice_init_hw() will take care of unrolling
 802  * applicable initializations if it fails for any reason.
 803  */
 804 void ice_deinit_hw(struct ice_hw *hw)
 805 {
 806         ice_free_fd_res_cntr(hw, hw->fd_ctr_base);
 807         ice_cleanup_fltr_mgmt_struct(hw);
 808
 809         ice_sched_cleanup_all(hw);
 810         ice_sched_clear_agg(hw);
 811         ice_free_seg(hw);
 812         ice_free_hw_tbls(hw);
 813         ice_destroy_lock(&hw->tnl_lock);
 814
 815         if (hw->port_info) {
 816                 ice_free(hw, hw->port_info);
 817                 hw->port_info = NULL;
 818         }
 819
 820         ice_destroy_all_ctrlq(hw);
 821
 822         /* Clear VSI contexts if not already cleared */
 823         ice_clear_all_vsi_ctx(hw);
 824 }
 825
 826 /**
 827  * ice_check_reset - Check to see if a global reset is complete
 828  * @hw: pointer to the hardware structure
 829  */
 830 enum ice_status ice_check_reset(struct ice_hw *hw)
 831 {
 832         u32 cnt, reg = 0, grst_delay, uld_mask;
 833
 834         /* Poll for Device Active state in case a recent CORER, GLOBR,
 835          * or EMPR has occurred. The grst delay value is in 100ms units.
 836          * Add 1sec for outstanding AQ commands that can take a long time.
 837          */
 838         grst_delay = ((rd32(hw, GLGEN_RSTCTL) & GLGEN_RSTCTL_GRSTDEL_M) >>
 839                       GLGEN_RSTCTL_GRSTDEL_S) + 10;
 840
 841         for (cnt = 0; cnt < grst_delay; cnt++) {
 842                 ice_msec_delay(100, true);
 843                 reg = rd32(hw, GLGEN_RSTAT);
 844                 if (!(reg & GLGEN_RSTAT_DEVSTATE_M))
 845                         break;
 846         }
 847
 848         if (cnt == grst_delay) {
 849                 ice_debug(hw, ICE_DBG_INIT,
 850                           "Global reset polling failed to complete.\n");
 851                 return ICE_ERR_RESET_FAILED;
 852         }
 853
 854 #define ICE_RESET_DONE_MASK     (GLNVM_ULD_PCIER_DONE_M |\
 855                                  GLNVM_ULD_PCIER_DONE_1_M |\
 856                                  GLNVM_ULD_CORER_DONE_M |\
 857                                  GLNVM_ULD_GLOBR_DONE_M |\
 858                                  GLNVM_ULD_POR_DONE_M |\
 859                                  GLNVM_ULD_POR_DONE_1_M |\
 860                                  GLNVM_ULD_PCIER_DONE_2_M)
 861
 862         uld_mask = ICE_RESET_DONE_MASK;
 863
 864         /* Device is Active; check Global Reset processes are done */
 865         for (cnt = 0; cnt < ICE_PF_RESET_WAIT_COUNT; cnt++) {
 866                 reg = rd32(hw, GLNVM_ULD) & uld_mask;
 867                 if (reg == uld_mask) {
 868                         ice_debug(hw, ICE_DBG_INIT,
 869                                   "Global reset processes done. %d\n", cnt);
 870                         break;
 871                 }
 872                 ice_msec_delay(10, true);
 873         }
 874
 875         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 876                 ice_debug(hw, ICE_DBG_INIT,
 877                           "Wait for Reset Done timed out. GLNVM_ULD = 0x%x\n",
 878                           reg);
 879                 return ICE_ERR_RESET_FAILED;
 880         }
 881
 882         return ICE_SUCCESS;
 883 }
 884
 885 /**
 886  * ice_pf_reset - Reset the PF
 887  * @hw: pointer to the hardware structure
 888  *
 889  * If a global reset has been triggered, this function checks
 890  * for its completion and then issues the PF reset
 891  */
 892 static enum ice_status ice_pf_reset(struct ice_hw *hw)
 893 {
 894         u32 cnt, reg;
 895
 896         /* If at function entry a global reset was already in progress, i.e.
 897          * state is not 'device active' or any of the reset done bits are not
 898          * set in GLNVM_ULD, there is no need for a PF Reset; poll until the
 899          * global reset is done.
 900          */
 901         if ((rd32(hw, GLGEN_RSTAT) & GLGEN_RSTAT_DEVSTATE_M) ||
 902             (rd32(hw, GLNVM_ULD) & ICE_RESET_DONE_MASK) ^ ICE_RESET_DONE_MASK) {
 903                 /* poll on global reset currently in progress until done */
 904                 if (ice_check_reset(hw))
 905                         return ICE_ERR_RESET_FAILED;
 906
 907                 return ICE_SUCCESS;
 908         }
 909
 910         /* Reset the PF */
 911         reg = rd32(hw, PFGEN_CTRL);
 912
 913         wr32(hw, PFGEN_CTRL, (reg | PFGEN_CTRL_PFSWR_M));
 914
 915         /* Wait for the PFR to complete. The wait time is the global config lock
 916          * timeout plus the PFR timeout which will account for a possible reset
 917          * that is occurring during a download package operation.
 918          */
 919         for (cnt = 0; cnt < ICE_GLOBAL_CFG_LOCK_TIMEOUT +
 920              ICE_PF_RESET_WAIT_COUNT; cnt++) {
 921                 reg = rd32(hw, PFGEN_CTRL);
 922                 if (!(reg & PFGEN_CTRL_PFSWR_M))
 923                         break;
 924
 925                 ice_msec_delay(1, true);
 926         }
 927
 928         if (cnt == ICE_PF_RESET_WAIT_COUNT) {
 929                 ice_debug(hw, ICE_DBG_INIT,
 930                           "PF reset polling failed to complete.\n");
 931                 return ICE_ERR_RESET_FAILED;
 932         }
 933
 934         return ICE_SUCCESS;
 935 }
 936
 937 /**
 938  * ice_reset - Perform different types of reset
 939  * @hw: pointer to the hardware structure
 940  * @req: reset request
 941  *
 942  * This function triggers a reset as specified by the req parameter.
 943  *
 944  * Note:
 945  * If anything other than a PF reset is triggered, PXE mode is restored.
 946  * This has to be cleared using ice_clear_pxe_mode again, once the AQ
 947  * interface has been restored in the rebuild flow.
 948  */
 949 enum ice_status ice_reset(struct ice_hw *hw, enum ice_reset_req req)
 950 {
 951         u32 val = 0;
 952
 953         switch (req) {
 954         case ICE_RESET_PFR:
 955                 return ice_pf_reset(hw);
 956         case ICE_RESET_CORER:
 957                 ice_debug(hw, ICE_DBG_INIT, "CoreR requested\n");
 958                 val = GLGEN_RTRIG_CORER_M;
 959                 break;
 960         case ICE_RESET_GLOBR:
 961                 ice_debug(hw, ICE_DBG_INIT, "GlobalR requested\n");
 962                 val = GLGEN_RTRIG_GLOBR_M;
 963                 break;
 964         default:
 965                 return ICE_ERR_PARAM;
 966         }
 967
 968         val |= rd32(hw, GLGEN_RTRIG);
 969         wr32(hw, GLGEN_RTRIG, val);
 970         ice_flush(hw);
 971
 972         /* wait for the FW to be ready */
 973         return ice_check_reset(hw);
 974 }
 975
 976 /**
 977  * ice_copy_rxq_ctx_to_hw
 978  * @hw: pointer to the hardware structure
 979  * @ice_rxq_ctx: pointer to the rxq context
 980  * @rxq_index: the index of the Rx queue
 981  *
 982  * Copies rxq context from dense structure to HW register space
 983  */
 984 static enum ice_status
 985 ice_copy_rxq_ctx_to_hw(struct ice_hw *hw, u8 *ice_rxq_ctx, u32 rxq_index)
 986 {
 987         u8 i;
 988
 989         if (!ice_rxq_ctx)
 990                 return ICE_ERR_BAD_PTR;
 991
 992         if (rxq_index > QRX_CTRL_MAX_INDEX)
 993                 return ICE_ERR_PARAM;
 994
 995         /* Copy each dword separately to HW */
 996         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++) {
 997                 wr32(hw, QRX_CONTEXT(i, rxq_index),
 998                      *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
 999
1000                 ice_debug(hw, ICE_DBG_QCTX, "qrxdata[%d]: %08X\n", i,
1001                           *((u32 *)(ice_rxq_ctx + (i * sizeof(u32)))));
1002         }
1003
1004         return ICE_SUCCESS;
1005 }
1006
1007 /* LAN Rx Queue Context */
1008 static const struct ice_ctx_ele ice_rlan_ctx_info[] = {
1009         /* Field                Width   LSB */
1010         ICE_CTX_STORE(ice_rlan_ctx, head,               13,     0),
1011         ICE_CTX_STORE(ice_rlan_ctx, cpuid,              8,      13),
1012         ICE_CTX_STORE(ice_rlan_ctx, base,               57,     32),
1013         ICE_CTX_STORE(ice_rlan_ctx, qlen,               13,     89),
1014         ICE_CTX_STORE(ice_rlan_ctx, dbuf,               7,      102),
1015         ICE_CTX_STORE(ice_rlan_ctx, hbuf,               5,      109),
1016         ICE_CTX_STORE(ice_rlan_ctx, dtype,              2,      114),
1017         ICE_CTX_STORE(ice_rlan_ctx, dsize,              1,      116),
1018         ICE_CTX_STORE(ice_rlan_ctx, crcstrip,           1,      117),
1019         ICE_CTX_STORE(ice_rlan_ctx, l2tsel,             1,      119),
1020         ICE_CTX_STORE(ice_rlan_ctx, hsplit_0,           4,      120),
1021         ICE_CTX_STORE(ice_rlan_ctx, hsplit_1,           2,      124),
1022         ICE_CTX_STORE(ice_rlan_ctx, showiv,             1,      127),
1023         ICE_CTX_STORE(ice_rlan_ctx, rxmax,              14,     174),
1024         ICE_CTX_STORE(ice_rlan_ctx, tphrdesc_ena,       1,      193),
1025         ICE_CTX_STORE(ice_rlan_ctx, tphwdesc_ena,       1,      194),
1026         ICE_CTX_STORE(ice_rlan_ctx, tphdata_ena,        1,      195),
1027         ICE_CTX_STORE(ice_rlan_ctx, tphhead_ena,        1,      196),
1028         ICE_CTX_STORE(ice_rlan_ctx, lrxqthresh,         3,      198),
1029         ICE_CTX_STORE(ice_rlan_ctx, prefena,            1,      201),
1030         { 0 }
1031 };
1032
1033 /**
1034  * ice_write_rxq_ctx
1035  * @hw: pointer to the hardware structure
1036  * @rlan_ctx: pointer to the rxq context
1037  * @rxq_index: the index of the Rx queue
1038  *
1039  * Converts rxq context from sparse to dense structure and then writes
1040  * it to HW register space and enables the hardware to prefetch descriptors
1041  * instead of only fetching them on demand
1042  */
1043 enum ice_status
1044 ice_write_rxq_ctx(struct ice_hw *hw, struct ice_rlan_ctx *rlan_ctx,
1045                   u32 rxq_index)
1046 {
1047         u8 ctx_buf[ICE_RXQ_CTX_SZ] = { 0 };
1048
1049         if (!rlan_ctx)
1050                 return ICE_ERR_BAD_PTR;
1051
1052         rlan_ctx->prefena = 1;
1053
1054         ice_set_ctx(hw, (u8 *)rlan_ctx, ctx_buf, ice_rlan_ctx_info);
1055         return ice_copy_rxq_ctx_to_hw(hw, ctx_buf, rxq_index);
1056 }
1057
1058 /**
1059  * ice_clear_rxq_ctx
1060  * @hw: pointer to the hardware structure
1061  * @rxq_index: the index of the Rx queue to clear
1062  *
1063  * Clears rxq context in HW register space
1064  */
1065 enum ice_status ice_clear_rxq_ctx(struct ice_hw *hw, u32 rxq_index)
1066 {
1067         u8 i;
1068
1069         if (rxq_index > QRX_CTRL_MAX_INDEX)
1070                 return ICE_ERR_PARAM;
1071
1072         /* Clear each dword register separately */
1073         for (i = 0; i < ICE_RXQ_CTX_SIZE_DWORDS; i++)
1074                 wr32(hw, QRX_CONTEXT(i, rxq_index), 0);
1075
1076         return ICE_SUCCESS;
1077 }
1078
1079 /* LAN Tx Queue Context */
1080 const struct ice_ctx_ele ice_tlan_ctx_info[] = {
1081                                     /* Field                    Width   LSB */
1082         ICE_CTX_STORE(ice_tlan_ctx, base,                       57,     0),
1083         ICE_CTX_STORE(ice_tlan_ctx, port_num,                   3,      57),
1084         ICE_CTX_STORE(ice_tlan_ctx, cgd_num,                    5,      60),
1085         ICE_CTX_STORE(ice_tlan_ctx, pf_num,                     3,      65),
1086         ICE_CTX_STORE(ice_tlan_ctx, vmvf_num,                   10,     68),
1087         ICE_CTX_STORE(ice_tlan_ctx, vmvf_type,                  2,      78),
1088         ICE_CTX_STORE(ice_tlan_ctx, src_vsi,                    10,     80),
1089         ICE_CTX_STORE(ice_tlan_ctx, tsyn_ena,                   1,      90),
1090         ICE_CTX_STORE(ice_tlan_ctx, internal_usage_flag,        1,      91),
1091         ICE_CTX_STORE(ice_tlan_ctx, alt_vlan,                   1,      92),
1092         ICE_CTX_STORE(ice_tlan_ctx, cpuid,                      8,      93),
1093         ICE_CTX_STORE(ice_tlan_ctx, wb_mode,                    1,      101),
1094         ICE_CTX_STORE(ice_tlan_ctx, tphrd_desc,                 1,      102),
1095         ICE_CTX_STORE(ice_tlan_ctx, tphrd,                      1,      103),
1096         ICE_CTX_STORE(ice_tlan_ctx, tphwr_desc,                 1,      104),
1097         ICE_CTX_STORE(ice_tlan_ctx, cmpq_id,                    9,      105),
1098         ICE_CTX_STORE(ice_tlan_ctx, qnum_in_func,               14,     114),
1099         ICE_CTX_STORE(ice_tlan_ctx, itr_notification_mode,      1,      128),
1100         ICE_CTX_STORE(ice_tlan_ctx, adjust_prof_id,             6,      129),
1101         ICE_CTX_STORE(ice_tlan_ctx, qlen,                       13,     135),
1102         ICE_CTX_STORE(ice_tlan_ctx, quanta_prof_idx,            4,      148),
1103         ICE_CTX_STORE(ice_tlan_ctx, tso_ena,                    1,      152),
1104         ICE_CTX_STORE(ice_tlan_ctx, tso_qnum,                   11,     153),
1105         ICE_CTX_STORE(ice_tlan_ctx, legacy_int,                 1,      164),
1106         ICE_CTX_STORE(ice_tlan_ctx, drop_ena,                   1,      165),
1107         ICE_CTX_STORE(ice_tlan_ctx, cache_prof_idx,             2,      166),
1108         ICE_CTX_STORE(ice_tlan_ctx, pkt_shaper_prof_idx,        3,      168),
1109         ICE_CTX_STORE(ice_tlan_ctx, int_q_state,                122,    171),
1110         { 0 }
1111 };
1112
1113 /**
1114  * ice_copy_tx_cmpltnq_ctx_to_hw
1115  * @hw: pointer to the hardware structure
1116  * @ice_tx_cmpltnq_ctx: pointer to the Tx completion queue context
1117  * @tx_cmpltnq_index: the index of the completion queue
1118  *
1119  * Copies Tx completion queue context from dense structure to HW register space
1120  */
1121 static enum ice_status
1122 ice_copy_tx_cmpltnq_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_cmpltnq_ctx,
1123                               u32 tx_cmpltnq_index)
1124 {
1125         u8 i;
1126
1127         if (!ice_tx_cmpltnq_ctx)
1128                 return ICE_ERR_BAD_PTR;
1129
1130         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1131                 return ICE_ERR_PARAM;
1132
1133         /* Copy each dword separately to HW */
1134         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++) {
1135                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index),
1136                      *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1137
1138                 ice_debug(hw, ICE_DBG_QCTX, "cmpltnqdata[%d]: %08X\n", i,
1139                           *((u32 *)(ice_tx_cmpltnq_ctx + (i * sizeof(u32)))));
1140         }
1141
1142         return ICE_SUCCESS;
1143 }
1144
1145 /* LAN Tx Completion Queue Context */
1146 static const struct ice_ctx_ele ice_tx_cmpltnq_ctx_info[] = {
1147                                        /* Field                 Width   LSB */
1148         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, base,                 57,     0),
1149         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, q_len,                18,     64),
1150         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, generation,           1,      96),
1151         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, wrt_ptr,              22,     97),
1152         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, pf_num,               3,      128),
1153         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_num,             10,     131),
1154         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, vmvf_type,            2,      141),
1155         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, tph_desc_wr,          1,      160),
1156         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cpuid,                8,      161),
1157         ICE_CTX_STORE(ice_tx_cmpltnq_ctx, cmpltn_cache,         512,    192),
1158         { 0 }
1159 };
1160
1161 /**
1162  * ice_write_tx_cmpltnq_ctx
1163  * @hw: pointer to the hardware structure
1164  * @tx_cmpltnq_ctx: pointer to the completion queue context
1165  * @tx_cmpltnq_index: the index of the completion queue
1166  *
1167  * Converts completion queue context from sparse to dense structure and then
1168  * writes it to HW register space
1169  */
1170 enum ice_status
1171 ice_write_tx_cmpltnq_ctx(struct ice_hw *hw,
1172                          struct ice_tx_cmpltnq_ctx *tx_cmpltnq_ctx,
1173                          u32 tx_cmpltnq_index)
1174 {
1175         u8 ctx_buf[ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1176
1177         ice_set_ctx(hw, (u8 *)tx_cmpltnq_ctx, ctx_buf, ice_tx_cmpltnq_ctx_info);
1178         return ice_copy_tx_cmpltnq_ctx_to_hw(hw, ctx_buf, tx_cmpltnq_index);
1179 }
1180
1181 /**
1182  * ice_clear_tx_cmpltnq_ctx
1183  * @hw: pointer to the hardware structure
1184  * @tx_cmpltnq_index: the index of the completion queue to clear
1185  *
1186  * Clears Tx completion queue context in HW register space
1187  */
1188 enum ice_status
1189 ice_clear_tx_cmpltnq_ctx(struct ice_hw *hw, u32 tx_cmpltnq_index)
1190 {
1191         u8 i;
1192
1193         if (tx_cmpltnq_index > GLTCLAN_CQ_CNTX0_MAX_INDEX)
1194                 return ICE_ERR_PARAM;
1195
1196         /* Clear each dword register separately */
1197         for (i = 0; i < ICE_TX_CMPLTNQ_CTX_SIZE_DWORDS; i++)
1198                 wr32(hw, GLTCLAN_CQ_CNTX(i, tx_cmpltnq_index), 0);
1199
1200         return ICE_SUCCESS;
1201 }
1202
1203 /**
1204  * ice_copy_tx_drbell_q_ctx_to_hw
1205  * @hw: pointer to the hardware structure
1206  * @ice_tx_drbell_q_ctx: pointer to the doorbell queue context
1207  * @tx_drbell_q_index: the index of the doorbell queue
1208  *
1209  * Copies doorbell queue context from dense structure to HW register space
1210  */
1211 static enum ice_status
1212 ice_copy_tx_drbell_q_ctx_to_hw(struct ice_hw *hw, u8 *ice_tx_drbell_q_ctx,
1213                                u32 tx_drbell_q_index)
1214 {
1215         u8 i;
1216
1217         if (!ice_tx_drbell_q_ctx)
1218                 return ICE_ERR_BAD_PTR;
1219
1220         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1221                 return ICE_ERR_PARAM;
1222
1223         /* Copy each dword separately to HW */
1224         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++) {
1225                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index),
1226                      *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1227
1228                 ice_debug(hw, ICE_DBG_QCTX, "tx_drbell_qdata[%d]: %08X\n", i,
1229                           *((u32 *)(ice_tx_drbell_q_ctx + (i * sizeof(u32)))));
1230         }
1231
1232         return ICE_SUCCESS;
1233 }
1234
1235 /* LAN Tx Doorbell Queue Context info */
1236 static const struct ice_ctx_ele ice_tx_drbell_q_ctx_info[] = {
1237                                         /* Field                Width   LSB */
1238         ICE_CTX_STORE(ice_tx_drbell_q_ctx, base,                57,     0),
1239         ICE_CTX_STORE(ice_tx_drbell_q_ctx, ring_len,            13,     64),
1240         ICE_CTX_STORE(ice_tx_drbell_q_ctx, pf_num,              3,      80),
1241         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vf_num,              8,      84),
1242         ICE_CTX_STORE(ice_tx_drbell_q_ctx, vmvf_type,           2,      94),
1243         ICE_CTX_STORE(ice_tx_drbell_q_ctx, cpuid,               8,      96),
1244         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_rd,         1,      104),
1245         ICE_CTX_STORE(ice_tx_drbell_q_ctx, tph_desc_wr,         1,      108),
1246         ICE_CTX_STORE(ice_tx_drbell_q_ctx, db_q_en,             1,      112),
1247         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_head,             13,     128),
1248         ICE_CTX_STORE(ice_tx_drbell_q_ctx, rd_tail,             13,     144),
1249         { 0 }
1250 };
1251
1252 /**
1253  * ice_write_tx_drbell_q_ctx
1254  * @hw: pointer to the hardware structure
1255  * @tx_drbell_q_ctx: pointer to the doorbell queue context
1256  * @tx_drbell_q_index: the index of the doorbell queue
1257  *
1258  * Converts doorbell queue context from sparse to dense structure and then
1259  * writes it to HW register space
1260  */
1261 enum ice_status
1262 ice_write_tx_drbell_q_ctx(struct ice_hw *hw,
1263                           struct ice_tx_drbell_q_ctx *tx_drbell_q_ctx,
1264                           u32 tx_drbell_q_index)
1265 {
1266         u8 ctx_buf[ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS * sizeof(u32)] = { 0 };
1267
1268         ice_set_ctx(hw, (u8 *)tx_drbell_q_ctx, ctx_buf,
1269                     ice_tx_drbell_q_ctx_info);
1270         return ice_copy_tx_drbell_q_ctx_to_hw(hw, ctx_buf, tx_drbell_q_index);
1271 }
1272
1273 /**
1274  * ice_clear_tx_drbell_q_ctx
1275  * @hw: pointer to the hardware structure
1276  * @tx_drbell_q_index: the index of the doorbell queue to clear
1277  *
1278  * Clears doorbell queue context in HW register space
1279  */
1280 enum ice_status
1281 ice_clear_tx_drbell_q_ctx(struct ice_hw *hw, u32 tx_drbell_q_index)
1282 {
1283         u8 i;
1284
1285         if (tx_drbell_q_index > QTX_COMM_DBLQ_DBELL_MAX_INDEX)
1286                 return ICE_ERR_PARAM;
1287
1288         /* Clear each dword register separately */
1289         for (i = 0; i < ICE_TX_DRBELL_Q_CTX_SIZE_DWORDS; i++)
1290                 wr32(hw, QTX_COMM_DBLQ_CNTX(i, tx_drbell_q_index), 0);
1291
1292         return ICE_SUCCESS;
1293 }
1294
1295 /* FW Admin Queue command wrappers */
1296
1297 /**
1298  * ice_aq_send_cmd - send FW Admin Queue command to FW Admin Queue
1299  * @hw: pointer to the HW struct
1300  * @desc: descriptor describing the command
1301  * @buf: buffer to use for indirect commands (NULL for direct commands)
1302  * @buf_size: size of buffer for indirect commands (0 for direct commands)
1303  * @cd: pointer to command details structure
1304  *
1305  * Helper function to send FW Admin Queue commands to the FW Admin Queue.
1306  */
1307 enum ice_status
1308 ice_aq_send_cmd(struct ice_hw *hw, struct ice_aq_desc *desc, void *buf,
1309                 u16 buf_size, struct ice_sq_cd *cd)
1310 {
1311         if (hw->aq_send_cmd_fn) {
1312                 enum ice_status status = ICE_ERR_NOT_READY;
1313                 u16 retval = ICE_AQ_RC_OK;
1314
1315                 ice_acquire_lock(&hw->adminq.sq_lock);
1316                 if (!hw->aq_send_cmd_fn(hw->aq_send_cmd_param, desc,
1317                                         buf, buf_size)) {
1318                         retval = LE16_TO_CPU(desc->retval);
1319                         /* strip off FW internal code */
1320                         if (retval)
1321                                 retval &= 0xff;
1322                         if (retval == ICE_AQ_RC_OK)
1323                                 status = ICE_SUCCESS;
1324                         else
1325                                 status = ICE_ERR_AQ_ERROR;
1326                 }
1327
1328                 hw->adminq.sq_last_status = (enum ice_aq_err)retval;
1329                 ice_release_lock(&hw->adminq.sq_lock);
1330
1331                 return status;
1332         }
1333         return ice_sq_send_cmd(hw, &hw->adminq, desc, buf, buf_size, cd);
1334 }
1335
1336 /**
1337  * ice_aq_get_fw_ver
1338  * @hw: pointer to the HW struct
1339  * @cd: pointer to command details structure or NULL
1340  *
1341  * Get the firmware version (0x0001) from the admin queue commands
1342  */
1343 enum ice_status ice_aq_get_fw_ver(struct ice_hw *hw, struct ice_sq_cd *cd)
1344 {
1345         struct ice_aqc_get_ver *resp;
1346         struct ice_aq_desc desc;
1347         enum ice_status status;
1348
1349         resp = &desc.params.get_ver;
1350
1351         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_ver);
1352
1353         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1354
1355         if (!status) {
1356                 hw->fw_branch = resp->fw_branch;
1357                 hw->fw_maj_ver = resp->fw_major;
1358                 hw->fw_min_ver = resp->fw_minor;
1359                 hw->fw_patch = resp->fw_patch;
1360                 hw->fw_build = LE32_TO_CPU(resp->fw_build);
1361                 hw->api_branch = resp->api_branch;
1362                 hw->api_maj_ver = resp->api_major;
1363                 hw->api_min_ver = resp->api_minor;
1364                 hw->api_patch = resp->api_patch;
1365         }
1366
1367         return status;
1368 }
1369
1370 /**
1371  * ice_aq_send_driver_ver
1372  * @hw: pointer to the HW struct
1373  * @dv: driver's major, minor version
1374  * @cd: pointer to command details structure or NULL
1375  *
1376  * Send the driver version (0x0002) to the firmware
1377  */
1378 enum ice_status
1379 ice_aq_send_driver_ver(struct ice_hw *hw, struct ice_driver_ver *dv,
1380                        struct ice_sq_cd *cd)
1381 {
1382         struct ice_aqc_driver_ver *cmd;
1383         struct ice_aq_desc desc;
1384         u16 len;
1385
1386         cmd = &desc.params.driver_ver;
1387
1388         if (!dv)
1389                 return ICE_ERR_PARAM;
1390
1391         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_driver_ver);
1392
1393         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1394         cmd->major_ver = dv->major_ver;
1395         cmd->minor_ver = dv->minor_ver;
1396         cmd->build_ver = dv->build_ver;
1397         cmd->subbuild_ver = dv->subbuild_ver;
1398
1399         len = 0;
1400         while (len < sizeof(dv->driver_string) &&
1401                IS_ASCII(dv->driver_string[len]) && dv->driver_string[len])
1402                 len++;
1403
1404         return ice_aq_send_cmd(hw, &desc, dv->driver_string, len, cd);
1405 }
1406
1407 /**
1408  * ice_aq_q_shutdown
1409  * @hw: pointer to the HW struct
1410  * @unloading: is the driver unloading itself
1411  *
1412  * Tell the Firmware that we're shutting down the AdminQ and whether
1413  * or not the driver is unloading as well (0x0003).
1414  */
1415 enum ice_status ice_aq_q_shutdown(struct ice_hw *hw, bool unloading)
1416 {
1417         struct ice_aqc_q_shutdown *cmd;
1418         struct ice_aq_desc desc;
1419
1420         cmd = &desc.params.q_shutdown;
1421
1422         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_q_shutdown);
1423
1424         if (unloading)
1425                 cmd->driver_unloading = ICE_AQC_DRIVER_UNLOADING;
1426
1427         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
1428 }
1429
1430 /**
1431  * ice_aq_req_res
1432  * @hw: pointer to the HW struct
1433  * @res: resource ID
1434  * @access: access type
1435  * @sdp_number: resource number
1436  * @timeout: the maximum time in ms that the driver may hold the resource
1437  * @cd: pointer to command details structure or NULL
1438  *
1439  * Requests common resource using the admin queue commands (0x0008).
1440  * When attempting to acquire the Global Config Lock, the driver can
1441  * learn of three states:
1442  *  1) ICE_SUCCESS -        acquired lock, and can perform download package
1443  *  2) ICE_ERR_AQ_ERROR -   did not get lock, driver should fail to load
1444  *  3) ICE_ERR_AQ_NO_WORK - did not get lock, but another driver has
1445  *                          successfully downloaded the package; the driver does
1446  *                          not have to download the package and can continue
1447  *                          loading
1448  *
1449  * Note that if the caller is in an acquire lock, perform action, release lock
1450  * phase of operation, it is possible that the FW may detect a timeout and issue
1451  * a CORER. In this case, the driver will receive a CORER interrupt and will
1452  * have to determine its cause. The calling thread that is handling this flow
1453  * will likely get an error propagated back to it indicating the Download
1454  * Package, Update Package or the Release Resource AQ commands timed out.
1455  */
1456 static enum ice_status
1457 ice_aq_req_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1458                enum ice_aq_res_access_type access, u8 sdp_number, u32 *timeout,
1459                struct ice_sq_cd *cd)
1460 {
1461         struct ice_aqc_req_res *cmd_resp;
1462         struct ice_aq_desc desc;
1463         enum ice_status status;
1464
1465         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1466
1467         cmd_resp = &desc.params.res_owner;
1468
1469         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_req_res);
1470
1471         cmd_resp->res_id = CPU_TO_LE16(res);
1472         cmd_resp->access_type = CPU_TO_LE16(access);
1473         cmd_resp->res_number = CPU_TO_LE32(sdp_number);
1474         cmd_resp->timeout = CPU_TO_LE32(*timeout);
1475         *timeout = 0;
1476
1477         status = ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1478
1479         /* The completion specifies the maximum time in ms that the driver
1480          * may hold the resource in the Timeout field.
1481          */
1482
1483         /* Global config lock response utilizes an additional status field.
1484          *
1485          * If the Global config lock resource is held by some other driver, the
1486          * command completes with ICE_AQ_RES_GLBL_IN_PROG in the status field
1487          * and the timeout field indicates the maximum time the current owner
1488          * of the resource has to free it.
1489          */
1490         if (res == ICE_GLOBAL_CFG_LOCK_RES_ID) {
1491                 if (LE16_TO_CPU(cmd_resp->status) == ICE_AQ_RES_GLBL_SUCCESS) {
1492                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1493                         return ICE_SUCCESS;
1494                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1495                            ICE_AQ_RES_GLBL_IN_PROG) {
1496                         *timeout = LE32_TO_CPU(cmd_resp->timeout);
1497                         return ICE_ERR_AQ_ERROR;
1498                 } else if (LE16_TO_CPU(cmd_resp->status) ==
1499                            ICE_AQ_RES_GLBL_DONE) {
1500                         return ICE_ERR_AQ_NO_WORK;
1501                 }
1502
1503                 /* invalid FW response, force a timeout immediately */
1504                 *timeout = 0;
1505                 return ICE_ERR_AQ_ERROR;
1506         }
1507
1508         /* If the resource is held by some other driver, the command completes
1509          * with a busy return value and the timeout field indicates the maximum
1510          * time the current owner of the resource has to free it.
1511          */
1512         if (!status || hw->adminq.sq_last_status == ICE_AQ_RC_EBUSY)
1513                 *timeout = LE32_TO_CPU(cmd_resp->timeout);
1514
1515         return status;
1516 }
1517
1518 /**
1519  * ice_aq_release_res
1520  * @hw: pointer to the HW struct
1521  * @res: resource ID
1522  * @sdp_number: resource number
1523  * @cd: pointer to command details structure or NULL
1524  *
1525  * release common resource using the admin queue commands (0x0009)
1526  */
1527 static enum ice_status
1528 ice_aq_release_res(struct ice_hw *hw, enum ice_aq_res_ids res, u8 sdp_number,
1529                    struct ice_sq_cd *cd)
1530 {
1531         struct ice_aqc_req_res *cmd;
1532         struct ice_aq_desc desc;
1533
1534         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1535
1536         cmd = &desc.params.res_owner;
1537
1538         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_release_res);
1539
1540         cmd->res_id = CPU_TO_LE16(res);
1541         cmd->res_number = CPU_TO_LE32(sdp_number);
1542
1543         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
1544 }
1545
1546 /**
1547  * ice_acquire_res
1548  * @hw: pointer to the HW structure
1549  * @res: resource ID
1550  * @access: access type (read or write)
1551  * @timeout: timeout in milliseconds
1552  *
1553  * This function will attempt to acquire the ownership of a resource.
1554  */
1555 enum ice_status
1556 ice_acquire_res(struct ice_hw *hw, enum ice_aq_res_ids res,
1557                 enum ice_aq_res_access_type access, u32 timeout)
1558 {
1559 #define ICE_RES_POLLING_DELAY_MS        10
1560         u32 delay = ICE_RES_POLLING_DELAY_MS;
1561         u32 time_left = timeout;
1562         enum ice_status status;
1563
1564         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1565
1566         status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1567
1568         /* A return code of ICE_ERR_AQ_NO_WORK means that another driver has
1569          * previously acquired the resource and performed any necessary updates;
1570          * in this case the caller does not obtain the resource and has no
1571          * further work to do.
1572          */
1573         if (status == ICE_ERR_AQ_NO_WORK)
1574                 goto ice_acquire_res_exit;
1575
1576         if (status)
1577                 ice_debug(hw, ICE_DBG_RES,
1578                           "resource %d acquire type %d failed.\n", res, access);
1579
1580         /* If necessary, poll until the current lock owner timeouts */
1581         timeout = time_left;
1582         while (status && timeout && time_left) {
1583                 ice_msec_delay(delay, true);
1584                 timeout = (timeout > delay) ? timeout - delay : 0;
1585                 status = ice_aq_req_res(hw, res, access, 0, &time_left, NULL);
1586
1587                 if (status == ICE_ERR_AQ_NO_WORK)
1588                         /* lock free, but no work to do */
1589                         break;
1590
1591                 if (!status)
1592                         /* lock acquired */
1593                         break;
1594         }
1595         if (status && status != ICE_ERR_AQ_NO_WORK)
1596                 ice_debug(hw, ICE_DBG_RES, "resource acquire timed out.\n");
1597
1598 ice_acquire_res_exit:
1599         if (status == ICE_ERR_AQ_NO_WORK) {
1600                 if (access == ICE_RES_WRITE)
1601                         ice_debug(hw, ICE_DBG_RES,
1602                                   "resource indicates no work to do.\n");
1603                 else
1604                         ice_debug(hw, ICE_DBG_RES,
1605                                   "Warning: ICE_ERR_AQ_NO_WORK not expected\n");
1606         }
1607         return status;
1608 }
1609
1610 /**
1611  * ice_release_res
1612  * @hw: pointer to the HW structure
1613  * @res: resource ID
1614  *
1615  * This function will release a resource using the proper Admin Command.
1616  */
1617 void ice_release_res(struct ice_hw *hw, enum ice_aq_res_ids res)
1618 {
1619         enum ice_status status;
1620         u32 total_delay = 0;
1621
1622         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1623
1624         status = ice_aq_release_res(hw, res, 0, NULL);
1625
1626         /* there are some rare cases when trying to release the resource
1627          * results in an admin queue timeout, so handle them correctly
1628          */
1629         while ((status == ICE_ERR_AQ_TIMEOUT) &&
1630                (total_delay < hw->adminq.sq_cmd_timeout)) {
1631                 ice_msec_delay(1, true);
1632                 status = ice_aq_release_res(hw, res, 0, NULL);
1633                 total_delay++;
1634         }
1635 }
1636
1637 /**
1638  * ice_aq_alloc_free_res - command to allocate/free resources
1639  * @hw: pointer to the HW struct
1640  * @num_entries: number of resource entries in buffer
1641  * @buf: Indirect buffer to hold data parameters and response
1642  * @buf_size: size of buffer for indirect commands
1643  * @opc: pass in the command opcode
1644  * @cd: pointer to command details structure or NULL
1645  *
1646  * Helper function to allocate/free resources using the admin queue commands
1647  */
1648 enum ice_status
1649 ice_aq_alloc_free_res(struct ice_hw *hw, u16 num_entries,
1650                       struct ice_aqc_alloc_free_res_elem *buf, u16 buf_size,
1651                       enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1652 {
1653         struct ice_aqc_alloc_free_res_cmd *cmd;
1654         struct ice_aq_desc desc;
1655
1656         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
1657
1658         cmd = &desc.params.sw_res_ctrl;
1659
1660         if (!buf)
1661                 return ICE_ERR_PARAM;
1662
1663         if (buf_size < (num_entries * sizeof(buf->elem[0])))
1664                 return ICE_ERR_PARAM;
1665
1666         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1667
1668         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
1669
1670         cmd->num_entries = CPU_TO_LE16(num_entries);
1671
1672         return ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1673 }
1674
1675 /**
1676  * ice_alloc_hw_res - allocate resource
1677  * @hw: pointer to the HW struct
1678  * @type: type of resource
1679  * @num: number of resources to allocate
1680  * @btm: allocate from bottom
1681  * @res: pointer to array that will receive the resources
1682  */
1683 enum ice_status
1684 ice_alloc_hw_res(struct ice_hw *hw, u16 type, u16 num, bool btm, u16 *res)
1685 {
1686         struct ice_aqc_alloc_free_res_elem *buf;
1687         enum ice_status status;
1688         u16 buf_len;
1689
1690         buf_len = ice_struct_size(buf, elem, num - 1);
1691         buf = (struct ice_aqc_alloc_free_res_elem *)
1692                 ice_malloc(hw, buf_len);
1693         if (!buf)
1694                 return ICE_ERR_NO_MEMORY;
1695
1696         /* Prepare buffer to allocate resource. */
1697         buf->num_elems = CPU_TO_LE16(num);
1698         buf->res_type = CPU_TO_LE16(type | ICE_AQC_RES_TYPE_FLAG_DEDICATED |
1699                                     ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX);
1700         if (btm)
1701                 buf->res_type |= CPU_TO_LE16(ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM);
1702
1703         status = ice_aq_alloc_free_res(hw, 1, buf, buf_len,
1704                                        ice_aqc_opc_alloc_res, NULL);
1705         if (status)
1706                 goto ice_alloc_res_exit;
1707
1708         ice_memcpy(res, buf->elem, sizeof(buf->elem) * num,
1709                    ICE_NONDMA_TO_NONDMA);
1710
1711 ice_alloc_res_exit:
1712         ice_free(hw, buf);
1713         return status;
1714 }
1715
1716 /**
1717  * ice_free_hw_res - free allocated HW resource
1718  * @hw: pointer to the HW struct
1719  * @type: type of resource to free
1720  * @num: number of resources
1721  * @res: pointer to array that contains the resources to free
1722  */
1723 enum ice_status ice_free_hw_res(struct ice_hw *hw, u16 type, u16 num, u16 *res)
1724 {
1725         struct ice_aqc_alloc_free_res_elem *buf;
1726         enum ice_status status;
1727         u16 buf_len;
1728
1729         buf_len = ice_struct_size(buf, elem, num - 1);
1730         buf = (struct ice_aqc_alloc_free_res_elem *)ice_malloc(hw, buf_len);
1731         if (!buf)
1732                 return ICE_ERR_NO_MEMORY;
1733
1734         /* Prepare buffer to free resource. */
1735         buf->num_elems = CPU_TO_LE16(num);
1736         buf->res_type = CPU_TO_LE16(type);
1737         ice_memcpy(buf->elem, res, sizeof(buf->elem) * num,
1738                    ICE_NONDMA_TO_NONDMA);
1739
1740         status = ice_aq_alloc_free_res(hw, num, buf, buf_len,
1741                                        ice_aqc_opc_free_res, NULL);
1742         if (status)
1743                 ice_debug(hw, ICE_DBG_SW, "CQ CMD Buffer:\n");
1744
1745         ice_free(hw, buf);
1746         return status;
1747 }
1748
1749 /**
1750  * ice_get_num_per_func - determine number of resources per PF
1751  * @hw: pointer to the HW structure
1752  * @max: value to be evenly split between each PF
1753  *
1754  * Determine the number of valid functions by going through the bitmap returned
1755  * from parsing capabilities and use this to calculate the number of resources
1756  * per PF based on the max value passed in.
1757  */
1758 static u32 ice_get_num_per_func(struct ice_hw *hw, u32 max)
1759 {
1760         u8 funcs;
1761
1762 #define ICE_CAPS_VALID_FUNCS_M  0xFF
1763         funcs = ice_hweight8(hw->dev_caps.common_cap.valid_functions &
1764                              ICE_CAPS_VALID_FUNCS_M);
1765
1766         if (!funcs)
1767                 return 0;
1768
1769         return max / funcs;
1770 }
1771
1772 /**
1773  * ice_parse_caps - parse function/device capabilities
1774  * @hw: pointer to the HW struct
1775  * @buf: pointer to a buffer containing function/device capability records
1776  * @cap_count: number of capability records in the list
1777  * @opc: type of capabilities list to parse
1778  *
1779  * Helper function to parse function(0x000a)/device(0x000b) capabilities list.
1780  */
1781 static void
1782 ice_parse_caps(struct ice_hw *hw, void *buf, u32 cap_count,
1783                enum ice_adminq_opc opc)
1784 {
1785         struct ice_aqc_list_caps_elem *cap_resp;
1786         struct ice_hw_func_caps *func_p = NULL;
1787         struct ice_hw_dev_caps *dev_p = NULL;
1788         struct ice_hw_common_caps *caps;
1789         char const *prefix;
1790         u32 i;
1791
1792         if (!buf)
1793                 return;
1794
1795         cap_resp = (struct ice_aqc_list_caps_elem *)buf;
1796
1797         if (opc == ice_aqc_opc_list_dev_caps) {
1798                 dev_p = &hw->dev_caps;
1799                 caps = &dev_p->common_cap;
1800                 prefix = "dev cap";
1801         } else if (opc == ice_aqc_opc_list_func_caps) {
1802                 func_p = &hw->func_caps;
1803                 caps = &func_p->common_cap;
1804                 prefix = "func cap";
1805         } else {
1806                 ice_debug(hw, ICE_DBG_INIT, "wrong opcode\n");
1807                 return;
1808         }
1809
1810         for (i = 0; caps && i < cap_count; i++, cap_resp++) {
1811                 u32 logical_id = LE32_TO_CPU(cap_resp->logical_id);
1812                 u32 phys_id = LE32_TO_CPU(cap_resp->phys_id);
1813                 u32 number = LE32_TO_CPU(cap_resp->number);
1814                 u16 cap = LE16_TO_CPU(cap_resp->cap);
1815
1816                 switch (cap) {
1817                 case ICE_AQC_CAPS_VALID_FUNCTIONS:
1818                         caps->valid_functions = number;
1819                         ice_debug(hw, ICE_DBG_INIT,
1820                                   "%s: valid_functions (bitmap) = %d\n", prefix,
1821                                   caps->valid_functions);
1822
1823                         /* store func count for resource management purposes */
1824                         if (dev_p)
1825                                 dev_p->num_funcs = ice_hweight32(number);
1826                         break;
1827                 case ICE_AQC_CAPS_VSI:
1828                         if (dev_p) {
1829                                 dev_p->num_vsi_allocd_to_host = number;
1830                                 ice_debug(hw, ICE_DBG_INIT,
1831                                           "%s: num_vsi_allocd_to_host = %d\n",
1832                                           prefix,
1833                                           dev_p->num_vsi_allocd_to_host);
1834                         } else if (func_p) {
1835                                 func_p->guar_num_vsi =
1836                                         ice_get_num_per_func(hw, ICE_MAX_VSI);
1837                                 ice_debug(hw, ICE_DBG_INIT,
1838                                           "%s: guar_num_vsi (fw) = %d\n",
1839                                           prefix, number);
1840                                 ice_debug(hw, ICE_DBG_INIT,
1841                                           "%s: guar_num_vsi = %d\n",
1842                                           prefix, func_p->guar_num_vsi);
1843                         }
1844                         break;
1845                 case ICE_AQC_CAPS_DCB:
1846                         caps->dcb = (number == 1);
1847                         caps->active_tc_bitmap = logical_id;
1848                         caps->maxtc = phys_id;
1849                         ice_debug(hw, ICE_DBG_INIT,
1850                                   "%s: dcb = %d\n", prefix, caps->dcb);
1851                         ice_debug(hw, ICE_DBG_INIT,
1852                                   "%s: active_tc_bitmap = %d\n", prefix,
1853                                   caps->active_tc_bitmap);
1854                         ice_debug(hw, ICE_DBG_INIT,
1855                                   "%s: maxtc = %d\n", prefix, caps->maxtc);
1856                         break;
1857                 case ICE_AQC_CAPS_RSS:
1858                         caps->rss_table_size = number;
1859                         caps->rss_table_entry_width = logical_id;
1860                         ice_debug(hw, ICE_DBG_INIT,
1861                                   "%s: rss_table_size = %d\n", prefix,
1862                                   caps->rss_table_size);
1863                         ice_debug(hw, ICE_DBG_INIT,
1864                                   "%s: rss_table_entry_width = %d\n", prefix,
1865                                   caps->rss_table_entry_width);
1866                         break;
1867                 case ICE_AQC_CAPS_RXQS:
1868                         caps->num_rxq = number;
1869                         caps->rxq_first_id = phys_id;
1870                         ice_debug(hw, ICE_DBG_INIT,
1871                                   "%s: num_rxq = %d\n", prefix,
1872                                   caps->num_rxq);
1873                         ice_debug(hw, ICE_DBG_INIT,
1874                                   "%s: rxq_first_id = %d\n", prefix,
1875                                   caps->rxq_first_id);
1876                         break;
1877                 case ICE_AQC_CAPS_TXQS:
1878                         caps->num_txq = number;
1879                         caps->txq_first_id = phys_id;
1880                         ice_debug(hw, ICE_DBG_INIT,
1881                                   "%s: num_txq = %d\n", prefix,
1882                                   caps->num_txq);
1883                         ice_debug(hw, ICE_DBG_INIT,
1884                                   "%s: txq_first_id = %d\n", prefix,
1885                                   caps->txq_first_id);
1886                         break;
1887                 case ICE_AQC_CAPS_MSIX:
1888                         caps->num_msix_vectors = number;
1889                         caps->msix_vector_first_id = phys_id;
1890                         ice_debug(hw, ICE_DBG_INIT,
1891                                   "%s: num_msix_vectors = %d\n", prefix,
1892                                   caps->num_msix_vectors);
1893                         ice_debug(hw, ICE_DBG_INIT,
1894                                   "%s: msix_vector_first_id = %d\n", prefix,
1895                                   caps->msix_vector_first_id);
1896                         break;
1897                 case ICE_AQC_CAPS_FD:
1898                         if (dev_p) {
1899                                 dev_p->num_flow_director_fltr = number;
1900                                 ice_debug(hw, ICE_DBG_INIT,
1901                                           "%s: num_flow_director_fltr = %d\n",
1902                                           prefix,
1903                                           dev_p->num_flow_director_fltr);
1904                         }
1905                         if (func_p) {
1906                                 u32 reg_val, val;
1907
1908                                 if (hw->dcf_enabled)
1909                                         break;
1910                                 reg_val = rd32(hw, GLQF_FD_SIZE);
1911                                 val = (reg_val & GLQF_FD_SIZE_FD_GSIZE_M) >>
1912                                       GLQF_FD_SIZE_FD_GSIZE_S;
1913                                 func_p->fd_fltr_guar =
1914                                         ice_get_num_per_func(hw, val);
1915                                 val = (reg_val & GLQF_FD_SIZE_FD_BSIZE_M) >>
1916                                       GLQF_FD_SIZE_FD_BSIZE_S;
1917                                 func_p->fd_fltr_best_effort = val;
1918                                 ice_debug(hw, ICE_DBG_INIT,
1919                                           "%s: fd_fltr_guar = %d\n",
1920                                           prefix, func_p->fd_fltr_guar);
1921                                 ice_debug(hw, ICE_DBG_INIT,
1922                                           "%s: fd_fltr_best_effort = %d\n",
1923                                           prefix, func_p->fd_fltr_best_effort);
1924                         }
1925                         break;
1926                 case ICE_AQC_CAPS_MAX_MTU:
1927                         caps->max_mtu = number;
1928                         ice_debug(hw, ICE_DBG_INIT, "%s: max_mtu = %d\n",
1929                                   prefix, caps->max_mtu);
1930                         break;
1931                 default:
1932                         ice_debug(hw, ICE_DBG_INIT,
1933                                   "%s: unknown capability[%d]: 0x%x\n", prefix,
1934                                   i, cap);
1935                         break;
1936                 }
1937         }
1938
1939         /* Re-calculate capabilities that are dependent on the number of
1940          * physical ports; i.e. some features are not supported or function
1941          * differently on devices with more than 4 ports.
1942          */
1943         if (hw->dev_caps.num_funcs > 4) {
1944                 /* Max 4 TCs per port */
1945                 caps->maxtc = 4;
1946                 ice_debug(hw, ICE_DBG_INIT,
1947                           "%s: maxtc = %d (based on #ports)\n", prefix,
1948                           caps->maxtc);
1949         }
1950 }
1951
1952 /**
1953  * ice_aq_discover_caps - query function/device capabilities
1954  * @hw: pointer to the HW struct
1955  * @buf: a virtual buffer to hold the capabilities
1956  * @buf_size: Size of the virtual buffer
1957  * @cap_count: cap count needed if AQ err==ENOMEM
1958  * @opc: capabilities type to discover - pass in the command opcode
1959  * @cd: pointer to command details structure or NULL
1960  *
1961  * Get the function(0x000a)/device(0x000b) capabilities description from
1962  * the firmware.
1963  */
1964 static enum ice_status
1965 ice_aq_discover_caps(struct ice_hw *hw, void *buf, u16 buf_size, u32 *cap_count,
1966                      enum ice_adminq_opc opc, struct ice_sq_cd *cd)
1967 {
1968         struct ice_aqc_list_caps *cmd;
1969         struct ice_aq_desc desc;
1970         enum ice_status status;
1971
1972         cmd = &desc.params.get_cap;
1973
1974         if (opc != ice_aqc_opc_list_func_caps &&
1975             opc != ice_aqc_opc_list_dev_caps)
1976                 return ICE_ERR_PARAM;
1977
1978         ice_fill_dflt_direct_cmd_desc(&desc, opc);
1979
1980         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
1981         if (!status)
1982                 ice_parse_caps(hw, buf, LE32_TO_CPU(cmd->count), opc);
1983         else if (hw->adminq.sq_last_status == ICE_AQ_RC_ENOMEM)
1984                 *cap_count = LE32_TO_CPU(cmd->count);
1985         return status;
1986 }
1987
1988 /**
1989  * ice_discover_caps - get info about the HW
1990  * @hw: pointer to the hardware structure
1991  * @opc: capabilities type to discover - pass in the command opcode
1992  */
1993 static enum ice_status
1994 ice_discover_caps(struct ice_hw *hw, enum ice_adminq_opc opc)
1995 {
1996         enum ice_status status;
1997         u32 cap_count;
1998         u16 cbuf_len;
1999         u8 retries;
2000
2001         /* The driver doesn't know how many capabilities the device will return
2002          * so the buffer size required isn't known ahead of time. The driver
2003          * starts with cbuf_len and if this turns out to be insufficient, the
2004          * device returns ICE_AQ_RC_ENOMEM and also the cap_count it needs.
2005          * The driver then allocates the buffer based on the count and retries
2006          * the operation. So it follows that the retry count is 2.
2007          */
2008 #define ICE_GET_CAP_BUF_COUNT   40
2009 #define ICE_GET_CAP_RETRY_COUNT 2
2010
2011         cap_count = ICE_GET_CAP_BUF_COUNT;
2012         retries = ICE_GET_CAP_RETRY_COUNT;
2013
2014         do {
2015                 void *cbuf;
2016
2017                 cbuf_len = (u16)(cap_count *
2018                                  sizeof(struct ice_aqc_list_caps_elem));
2019                 cbuf = ice_malloc(hw, cbuf_len);
2020                 if (!cbuf)
2021                         return ICE_ERR_NO_MEMORY;
2022
2023                 status = ice_aq_discover_caps(hw, cbuf, cbuf_len, &cap_count,
2024                                               opc, NULL);
2025                 ice_free(hw, cbuf);
2026
2027                 if (!status || hw->adminq.sq_last_status != ICE_AQ_RC_ENOMEM)
2028                         break;
2029
2030                 /* If ENOMEM is returned, try again with bigger buffer */
2031         } while (--retries);
2032
2033         return status;
2034 }
2035
2036 /**
2037  * ice_set_safe_mode_caps - Override dev/func capabilities when in safe mode
2038  * @hw: pointer to the hardware structure
2039  */
2040 void ice_set_safe_mode_caps(struct ice_hw *hw)
2041 {
2042         struct ice_hw_func_caps *func_caps = &hw->func_caps;
2043         struct ice_hw_dev_caps *dev_caps = &hw->dev_caps;
2044         u32 valid_func, rxq_first_id, txq_first_id;
2045         u32 msix_vector_first_id, max_mtu;
2046         u32 num_funcs;
2047
2048         /* cache some func_caps values that should be restored after memset */
2049         valid_func = func_caps->common_cap.valid_functions;
2050         txq_first_id = func_caps->common_cap.txq_first_id;
2051         rxq_first_id = func_caps->common_cap.rxq_first_id;
2052         msix_vector_first_id = func_caps->common_cap.msix_vector_first_id;
2053         max_mtu = func_caps->common_cap.max_mtu;
2054
2055         /* unset func capabilities */
2056         memset(func_caps, 0, sizeof(*func_caps));
2057
2058         /* restore cached values */
2059         func_caps->common_cap.valid_functions = valid_func;
2060         func_caps->common_cap.txq_first_id = txq_first_id;
2061         func_caps->common_cap.rxq_first_id = rxq_first_id;
2062         func_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2063         func_caps->common_cap.max_mtu = max_mtu;
2064
2065         /* one Tx and one Rx queue in safe mode */
2066         func_caps->common_cap.num_rxq = 1;
2067         func_caps->common_cap.num_txq = 1;
2068
2069         /* two MSIX vectors, one for traffic and one for misc causes */
2070         func_caps->common_cap.num_msix_vectors = 2;
2071         func_caps->guar_num_vsi = 1;
2072
2073         /* cache some dev_caps values that should be restored after memset */
2074         valid_func = dev_caps->common_cap.valid_functions;
2075         txq_first_id = dev_caps->common_cap.txq_first_id;
2076         rxq_first_id = dev_caps->common_cap.rxq_first_id;
2077         msix_vector_first_id = dev_caps->common_cap.msix_vector_first_id;
2078         max_mtu = dev_caps->common_cap.max_mtu;
2079         num_funcs = dev_caps->num_funcs;
2080
2081         /* unset dev capabilities */
2082         memset(dev_caps, 0, sizeof(*dev_caps));
2083
2084         /* restore cached values */
2085         dev_caps->common_cap.valid_functions = valid_func;
2086         dev_caps->common_cap.txq_first_id = txq_first_id;
2087         dev_caps->common_cap.rxq_first_id = rxq_first_id;
2088         dev_caps->common_cap.msix_vector_first_id = msix_vector_first_id;
2089         dev_caps->common_cap.max_mtu = max_mtu;
2090         dev_caps->num_funcs = num_funcs;
2091
2092         /* one Tx and one Rx queue per function in safe mode */
2093         dev_caps->common_cap.num_rxq = num_funcs;
2094         dev_caps->common_cap.num_txq = num_funcs;
2095
2096         /* two MSIX vectors per function */
2097         dev_caps->common_cap.num_msix_vectors = 2 * num_funcs;
2098 }
2099
2100 /**
2101  * ice_get_caps - get info about the HW
2102  * @hw: pointer to the hardware structure
2103  */
2104 enum ice_status ice_get_caps(struct ice_hw *hw)
2105 {
2106         enum ice_status status;
2107
2108         status = ice_discover_caps(hw, ice_aqc_opc_list_dev_caps);
2109         if (!status)
2110                 status = ice_discover_caps(hw, ice_aqc_opc_list_func_caps);
2111
2112         return status;
2113 }
2114
2115 /**
2116  * ice_aq_manage_mac_write - manage MAC address write command
2117  * @hw: pointer to the HW struct
2118  * @mac_addr: MAC address to be written as LAA/LAA+WoL/Port address
2119  * @flags: flags to control write behavior
2120  * @cd: pointer to command details structure or NULL
2121  *
2122  * This function is used to write MAC address to the NVM (0x0108).
2123  */
2124 enum ice_status
2125 ice_aq_manage_mac_write(struct ice_hw *hw, const u8 *mac_addr, u8 flags,
2126                         struct ice_sq_cd *cd)
2127 {
2128         struct ice_aqc_manage_mac_write *cmd;
2129         struct ice_aq_desc desc;
2130
2131         cmd = &desc.params.mac_write;
2132         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_manage_mac_write);
2133
2134         cmd->flags = flags;
2135         ice_memcpy(cmd->mac_addr, mac_addr, ETH_ALEN, ICE_NONDMA_TO_DMA);
2136
2137         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2138 }
2139
2140 /**
2141  * ice_aq_clear_pxe_mode
2142  * @hw: pointer to the HW struct
2143  *
2144  * Tell the firmware that the driver is taking over from PXE (0x0110).
2145  */
2146 static enum ice_status ice_aq_clear_pxe_mode(struct ice_hw *hw)
2147 {
2148         struct ice_aq_desc desc;
2149
2150         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_clear_pxe_mode);
2151         desc.params.clear_pxe.rx_cnt = ICE_AQC_CLEAR_PXE_RX_CNT;
2152
2153         return ice_aq_send_cmd(hw, &desc, NULL, 0, NULL);
2154 }
2155
2156 /**
2157  * ice_clear_pxe_mode - clear pxe operations mode
2158  * @hw: pointer to the HW struct
2159  *
2160  * Make sure all PXE mode settings are cleared, including things
2161  * like descriptor fetch/write-back mode.
2162  */
2163 void ice_clear_pxe_mode(struct ice_hw *hw)
2164 {
2165         if (ice_check_sq_alive(hw, &hw->adminq))
2166                 ice_aq_clear_pxe_mode(hw);
2167 }
2168
2169 /**
2170  * ice_get_link_speed_based_on_phy_type - returns link speed
2171  * @phy_type_low: lower part of phy_type
2172  * @phy_type_high: higher part of phy_type
2173  *
2174  * This helper function will convert an entry in PHY type structure
2175  * [phy_type_low, phy_type_high] to its corresponding link speed.
2176  * Note: In the structure of [phy_type_low, phy_type_high], there should
2177  * be one bit set, as this function will convert one PHY type to its
2178  * speed.
2179  * If no bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2180  * If more than one bit gets set, ICE_LINK_SPEED_UNKNOWN will be returned
2181  */
2182 static u16
2183 ice_get_link_speed_based_on_phy_type(u64 phy_type_low, u64 phy_type_high)
2184 {
2185         u16 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2186         u16 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2187
2188         switch (phy_type_low) {
2189         case ICE_PHY_TYPE_LOW_100BASE_TX:
2190         case ICE_PHY_TYPE_LOW_100M_SGMII:
2191                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100MB;
2192                 break;
2193         case ICE_PHY_TYPE_LOW_1000BASE_T:
2194         case ICE_PHY_TYPE_LOW_1000BASE_SX:
2195         case ICE_PHY_TYPE_LOW_1000BASE_LX:
2196         case ICE_PHY_TYPE_LOW_1000BASE_KX:
2197         case ICE_PHY_TYPE_LOW_1G_SGMII:
2198                 speed_phy_type_low = ICE_AQ_LINK_SPEED_1000MB;
2199                 break;
2200         case ICE_PHY_TYPE_LOW_2500BASE_T:
2201         case ICE_PHY_TYPE_LOW_2500BASE_X:
2202         case ICE_PHY_TYPE_LOW_2500BASE_KX:
2203                 speed_phy_type_low = ICE_AQ_LINK_SPEED_2500MB;
2204                 break;
2205         case ICE_PHY_TYPE_LOW_5GBASE_T:
2206         case ICE_PHY_TYPE_LOW_5GBASE_KR:
2207                 speed_phy_type_low = ICE_AQ_LINK_SPEED_5GB;
2208                 break;
2209         case ICE_PHY_TYPE_LOW_10GBASE_T:
2210         case ICE_PHY_TYPE_LOW_10G_SFI_DA:
2211         case ICE_PHY_TYPE_LOW_10GBASE_SR:
2212         case ICE_PHY_TYPE_LOW_10GBASE_LR:
2213         case ICE_PHY_TYPE_LOW_10GBASE_KR_CR1:
2214         case ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC:
2215         case ICE_PHY_TYPE_LOW_10G_SFI_C2C:
2216                 speed_phy_type_low = ICE_AQ_LINK_SPEED_10GB;
2217                 break;
2218         case ICE_PHY_TYPE_LOW_25GBASE_T:
2219         case ICE_PHY_TYPE_LOW_25GBASE_CR:
2220         case ICE_PHY_TYPE_LOW_25GBASE_CR_S:
2221         case ICE_PHY_TYPE_LOW_25GBASE_CR1:
2222         case ICE_PHY_TYPE_LOW_25GBASE_SR:
2223         case ICE_PHY_TYPE_LOW_25GBASE_LR:
2224         case ICE_PHY_TYPE_LOW_25GBASE_KR:
2225         case ICE_PHY_TYPE_LOW_25GBASE_KR_S:
2226         case ICE_PHY_TYPE_LOW_25GBASE_KR1:
2227         case ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC:
2228         case ICE_PHY_TYPE_LOW_25G_AUI_C2C:
2229                 speed_phy_type_low = ICE_AQ_LINK_SPEED_25GB;
2230                 break;
2231         case ICE_PHY_TYPE_LOW_40GBASE_CR4:
2232         case ICE_PHY_TYPE_LOW_40GBASE_SR4:
2233         case ICE_PHY_TYPE_LOW_40GBASE_LR4:
2234         case ICE_PHY_TYPE_LOW_40GBASE_KR4:
2235         case ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC:
2236         case ICE_PHY_TYPE_LOW_40G_XLAUI:
2237                 speed_phy_type_low = ICE_AQ_LINK_SPEED_40GB;
2238                 break;
2239         case ICE_PHY_TYPE_LOW_50GBASE_CR2:
2240         case ICE_PHY_TYPE_LOW_50GBASE_SR2:
2241         case ICE_PHY_TYPE_LOW_50GBASE_LR2:
2242         case ICE_PHY_TYPE_LOW_50GBASE_KR2:
2243         case ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC:
2244         case ICE_PHY_TYPE_LOW_50G_LAUI2:
2245         case ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC:
2246         case ICE_PHY_TYPE_LOW_50G_AUI2:
2247         case ICE_PHY_TYPE_LOW_50GBASE_CP:
2248         case ICE_PHY_TYPE_LOW_50GBASE_SR:
2249         case ICE_PHY_TYPE_LOW_50GBASE_FR:
2250         case ICE_PHY_TYPE_LOW_50GBASE_LR:
2251         case ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4:
2252         case ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC:
2253         case ICE_PHY_TYPE_LOW_50G_AUI1:
2254                 speed_phy_type_low = ICE_AQ_LINK_SPEED_50GB;
2255                 break;
2256         case ICE_PHY_TYPE_LOW_100GBASE_CR4:
2257         case ICE_PHY_TYPE_LOW_100GBASE_SR4:
2258         case ICE_PHY_TYPE_LOW_100GBASE_LR4:
2259         case ICE_PHY_TYPE_LOW_100GBASE_KR4:
2260         case ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC:
2261         case ICE_PHY_TYPE_LOW_100G_CAUI4:
2262         case ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC:
2263         case ICE_PHY_TYPE_LOW_100G_AUI4:
2264         case ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4:
2265         case ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4:
2266         case ICE_PHY_TYPE_LOW_100GBASE_CP2:
2267         case ICE_PHY_TYPE_LOW_100GBASE_SR2:
2268         case ICE_PHY_TYPE_LOW_100GBASE_DR:
2269                 speed_phy_type_low = ICE_AQ_LINK_SPEED_100GB;
2270                 break;
2271         default:
2272                 speed_phy_type_low = ICE_AQ_LINK_SPEED_UNKNOWN;
2273                 break;
2274         }
2275
2276         switch (phy_type_high) {
2277         case ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4:
2278         case ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC:
2279         case ICE_PHY_TYPE_HIGH_100G_CAUI2:
2280         case ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC:
2281         case ICE_PHY_TYPE_HIGH_100G_AUI2:
2282                 speed_phy_type_high = ICE_AQ_LINK_SPEED_100GB;
2283                 break;
2284         default:
2285                 speed_phy_type_high = ICE_AQ_LINK_SPEED_UNKNOWN;
2286                 break;
2287         }
2288
2289         if (speed_phy_type_low == ICE_AQ_LINK_SPEED_UNKNOWN &&
2290             speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2291                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2292         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2293                  speed_phy_type_high != ICE_AQ_LINK_SPEED_UNKNOWN)
2294                 return ICE_AQ_LINK_SPEED_UNKNOWN;
2295         else if (speed_phy_type_low != ICE_AQ_LINK_SPEED_UNKNOWN &&
2296                  speed_phy_type_high == ICE_AQ_LINK_SPEED_UNKNOWN)
2297                 return speed_phy_type_low;
2298         else
2299                 return speed_phy_type_high;
2300 }
2301
2302 /**
2303  * ice_update_phy_type
2304  * @phy_type_low: pointer to the lower part of phy_type
2305  * @phy_type_high: pointer to the higher part of phy_type
2306  * @link_speeds_bitmap: targeted link speeds bitmap
2307  *
2308  * Note: For the link_speeds_bitmap structure, you can check it at
2309  * [ice_aqc_get_link_status->link_speed]. Caller can pass in
2310  * link_speeds_bitmap include multiple speeds.
2311  *
2312  * Each entry in this [phy_type_low, phy_type_high] structure will
2313  * present a certain link speed. This helper function will turn on bits
2314  * in [phy_type_low, phy_type_high] structure based on the value of
2315  * link_speeds_bitmap input parameter.
2316  */
2317 void
2318 ice_update_phy_type(u64 *phy_type_low, u64 *phy_type_high,
2319                     u16 link_speeds_bitmap)
2320 {
2321         u64 pt_high;
2322         u64 pt_low;
2323         int index;
2324         u16 speed;
2325
2326         /* We first check with low part of phy_type */
2327         for (index = 0; index <= ICE_PHY_TYPE_LOW_MAX_INDEX; index++) {
2328                 pt_low = BIT_ULL(index);
2329                 speed = ice_get_link_speed_based_on_phy_type(pt_low, 0);
2330
2331                 if (link_speeds_bitmap & speed)
2332                         *phy_type_low |= BIT_ULL(index);
2333         }
2334
2335         /* We then check with high part of phy_type */
2336         for (index = 0; index <= ICE_PHY_TYPE_HIGH_MAX_INDEX; index++) {
2337                 pt_high = BIT_ULL(index);
2338                 speed = ice_get_link_speed_based_on_phy_type(0, pt_high);
2339
2340                 if (link_speeds_bitmap & speed)
2341                         *phy_type_high |= BIT_ULL(index);
2342         }
2343 }
2344
2345 /**
2346  * ice_aq_set_phy_cfg
2347  * @hw: pointer to the HW struct
2348  * @pi: port info structure of the interested logical port
2349  * @cfg: structure with PHY configuration data to be set
2350  * @cd: pointer to command details structure or NULL
2351  *
2352  * Set the various PHY configuration parameters supported on the Port.
2353  * One or more of the Set PHY config parameters may be ignored in an MFP
2354  * mode as the PF may not have the privilege to set some of the PHY Config
2355  * parameters. This status will be indicated by the command response (0x0601).
2356  */
2357 enum ice_status
2358 ice_aq_set_phy_cfg(struct ice_hw *hw, struct ice_port_info *pi,
2359                    struct ice_aqc_set_phy_cfg_data *cfg, struct ice_sq_cd *cd)
2360 {
2361         struct ice_aq_desc desc;
2362         enum ice_status status;
2363
2364         if (!cfg)
2365                 return ICE_ERR_PARAM;
2366
2367         /* Ensure that only valid bits of cfg->caps can be turned on. */
2368         if (cfg->caps & ~ICE_AQ_PHY_ENA_VALID_MASK) {
2369                 ice_debug(hw, ICE_DBG_PHY,
2370                           "Invalid bit is set in ice_aqc_set_phy_cfg_data->caps : 0x%x\n",
2371                           cfg->caps);
2372
2373                 cfg->caps &= ICE_AQ_PHY_ENA_VALID_MASK;
2374         }
2375
2376         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_phy_cfg);
2377         desc.params.set_phy.lport_num = pi->lport;
2378         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
2379
2380         ice_debug(hw, ICE_DBG_LINK, "phy_type_low = 0x%llx\n",
2381                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_low));
2382         ice_debug(hw, ICE_DBG_LINK, "phy_type_high = 0x%llx\n",
2383                   (unsigned long long)LE64_TO_CPU(cfg->phy_type_high));
2384         ice_debug(hw, ICE_DBG_LINK, "caps = 0x%x\n", cfg->caps);
2385         ice_debug(hw, ICE_DBG_LINK, "low_power_ctrl_an = 0x%x\n",
2386                   cfg->low_power_ctrl_an);
2387         ice_debug(hw, ICE_DBG_LINK, "eee_cap = 0x%x\n", cfg->eee_cap);
2388         ice_debug(hw, ICE_DBG_LINK, "eeer_value = 0x%x\n", cfg->eeer_value);
2389         ice_debug(hw, ICE_DBG_LINK, "link_fec_opt = 0x%x\n", cfg->link_fec_opt);
2390
2391         status = ice_aq_send_cmd(hw, &desc, cfg, sizeof(*cfg), cd);
2392
2393         if (hw->adminq.sq_last_status == ICE_AQ_RC_EMODE)
2394                 status = ICE_SUCCESS;
2395
2396         if (!status)
2397                 pi->phy.curr_user_phy_cfg = *cfg;
2398
2399         return status;
2400 }
2401
2402 /**
2403  * ice_update_link_info - update status of the HW network link
2404  * @pi: port info structure of the interested logical port
2405  */
2406 enum ice_status ice_update_link_info(struct ice_port_info *pi)
2407 {
2408         struct ice_link_status *li;
2409         enum ice_status status;
2410
2411         if (!pi)
2412                 return ICE_ERR_PARAM;
2413
2414         li = &pi->phy.link_info;
2415
2416         status = ice_aq_get_link_info(pi, true, NULL, NULL);
2417         if (status)
2418                 return status;
2419
2420         if (li->link_info & ICE_AQ_MEDIA_AVAILABLE) {
2421                 struct ice_aqc_get_phy_caps_data *pcaps;
2422                 struct ice_hw *hw;
2423
2424                 hw = pi->hw;
2425                 pcaps = (struct ice_aqc_get_phy_caps_data *)
2426                         ice_malloc(hw, sizeof(*pcaps));
2427                 if (!pcaps)
2428                         return ICE_ERR_NO_MEMORY;
2429
2430                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2431                                              pcaps, NULL);
2432                 if (status == ICE_SUCCESS)
2433                         ice_memcpy(li->module_type, &pcaps->module_type,
2434                                    sizeof(li->module_type),
2435                                    ICE_NONDMA_TO_NONDMA);
2436
2437                 ice_free(hw, pcaps);
2438         }
2439
2440         return status;
2441 }
2442
2443 /**
2444  * ice_cache_phy_user_req
2445  * @pi: port information structure
2446  * @cache_data: PHY logging data
2447  * @cache_mode: PHY logging mode
2448  *
2449  * Log the user request on (FC, FEC, SPEED) for later user.
2450  */
2451 static void
2452 ice_cache_phy_user_req(struct ice_port_info *pi,
2453                        struct ice_phy_cache_mode_data cache_data,
2454                        enum ice_phy_cache_mode cache_mode)
2455 {
2456         if (!pi)
2457                 return;
2458
2459         switch (cache_mode) {
2460         case ICE_FC_MODE:
2461                 pi->phy.curr_user_fc_req = cache_data.data.curr_user_fc_req;
2462                 break;
2463         case ICE_SPEED_MODE:
2464                 pi->phy.curr_user_speed_req =
2465                         cache_data.data.curr_user_speed_req;
2466                 break;
2467         case ICE_FEC_MODE:
2468                 pi->phy.curr_user_fec_req = cache_data.data.curr_user_fec_req;
2469                 break;
2470         default:
2471                 break;
2472         }
2473 }
2474
2475 /**
2476  * ice_caps_to_fc_mode
2477  * @caps: PHY capabilities
2478  *
2479  * Convert PHY FC capabilities to ice FC mode
2480  */
2481 enum ice_fc_mode ice_caps_to_fc_mode(u8 caps)
2482 {
2483         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE &&
2484             caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2485                 return ICE_FC_FULL;
2486
2487         if (caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE)
2488                 return ICE_FC_TX_PAUSE;
2489
2490         if (caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE)
2491                 return ICE_FC_RX_PAUSE;
2492
2493         return ICE_FC_NONE;
2494 }
2495
2496 /**
2497  * ice_caps_to_fec_mode
2498  * @caps: PHY capabilities
2499  * @fec_options: Link FEC options
2500  *
2501  * Convert PHY FEC capabilities to ice FEC mode
2502  */
2503 enum ice_fec_mode ice_caps_to_fec_mode(u8 caps, u8 fec_options)
2504 {
2505         if (caps & ICE_AQC_PHY_EN_AUTO_FEC)
2506                 return ICE_FEC_AUTO;
2507
2508         if (fec_options & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2509                            ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2510                            ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
2511                            ICE_AQC_PHY_FEC_25G_KR_REQ))
2512                 return ICE_FEC_BASER;
2513
2514         if (fec_options & (ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2515                            ICE_AQC_PHY_FEC_25G_RS_544_REQ |
2516                            ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN))
2517                 return ICE_FEC_RS;
2518
2519         return ICE_FEC_NONE;
2520 }
2521
2522 static enum ice_status
2523 ice_cfg_phy_fc(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2524                enum ice_fc_mode req_mode)
2525 {
2526         struct ice_aqc_get_phy_caps_data *pcaps = NULL;
2527         struct ice_phy_cache_mode_data cache_data;
2528         enum ice_status status = ICE_SUCCESS;
2529         u8 pause_mask = 0x0;
2530
2531         if (!pi || !cfg)
2532                 return ICE_ERR_BAD_PTR;
2533
2534         pcaps = (struct ice_aqc_get_phy_caps_data *)
2535                 ice_malloc(pi->hw, sizeof(*pcaps));
2536         if (!pcaps)
2537                 return ICE_ERR_NO_MEMORY;
2538
2539         /* Cache user FC request */
2540         cache_data.data.curr_user_fc_req = req_mode;
2541         ice_cache_phy_user_req(pi, cache_data, ICE_FC_MODE);
2542
2543         switch (req_mode) {
2544         case ICE_FC_AUTO:
2545                 /* Query the value of FC that both the NIC and attached media
2546                  * can do.
2547                  */
2548                 status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP,
2549                                              pcaps, NULL);
2550                 if (status)
2551                         goto out;
2552
2553                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2554                 pause_mask |= pcaps->caps & ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2555                 break;
2556         case ICE_FC_FULL:
2557                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2558                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2559                 break;
2560         case ICE_FC_RX_PAUSE:
2561                 pause_mask |= ICE_AQC_PHY_EN_RX_LINK_PAUSE;
2562                 break;
2563         case ICE_FC_TX_PAUSE:
2564                 pause_mask |= ICE_AQC_PHY_EN_TX_LINK_PAUSE;
2565                 break;
2566         default:
2567                 break;
2568         }
2569
2570         /* clear the old pause settings */
2571         cfg->caps &= ~(ICE_AQC_PHY_EN_TX_LINK_PAUSE |
2572                 ICE_AQC_PHY_EN_RX_LINK_PAUSE);
2573
2574         /* set the new capabilities */
2575         cfg->caps |= pause_mask;
2576
2577 out:
2578         ice_free(pi->hw, pcaps);
2579         return status;
2580 }
2581
2582 /**
2583  * ice_set_fc
2584  * @pi: port information structure
2585  * @aq_failures: pointer to status code, specific to ice_set_fc routine
2586  * @ena_auto_link_update: enable automatic link update
2587  *
2588  * Set the requested flow control mode.
2589  */
2590 enum ice_status
2591 ice_set_fc(struct ice_port_info *pi, u8 *aq_failures, bool ena_auto_link_update)
2592 {
2593         struct ice_aqc_set_phy_cfg_data  cfg = { 0 };
2594         struct ice_aqc_get_phy_caps_data *pcaps;
2595         enum ice_status status;
2596         struct ice_hw *hw;
2597
2598         if (!pi || !aq_failures)
2599                 return ICE_ERR_BAD_PTR;
2600
2601         hw = pi->hw;
2602
2603         pcaps = (struct ice_aqc_get_phy_caps_data *)
2604                 ice_malloc(hw, sizeof(*pcaps));
2605         if (!pcaps)
2606                 return ICE_ERR_NO_MEMORY;
2607
2608         /* Get the current PHY config */
2609         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_SW_CFG, pcaps,
2610                                      NULL);
2611         if (status) {
2612                 *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2613                 goto out;
2614         }
2615
2616         ice_copy_phy_caps_to_cfg(pi, pcaps, &cfg);
2617
2618         /* Configure the set PHY data */
2619         status = ice_cfg_phy_fc(pi, &cfg, pi->fc.req_mode);
2620         if (status) {
2621                 if (status != ICE_ERR_BAD_PTR)
2622                         *aq_failures = ICE_SET_FC_AQ_FAIL_GET;
2623
2624                 goto out;
2625         }
2626
2627         /* If the capabilities have changed, then set the new config */
2628         if (cfg.caps != pcaps->caps) {
2629                 int retry_count, retry_max = 10;
2630
2631                 /* Auto restart link so settings take effect */
2632                 if (ena_auto_link_update)
2633                         cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2634
2635                 status = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
2636                 if (status) {
2637                         *aq_failures = ICE_SET_FC_AQ_FAIL_SET;
2638                         goto out;
2639                 }
2640
2641                 /* Update the link info
2642                  * It sometimes takes a really long time for link to
2643                  * come back from the atomic reset. Thus, we wait a
2644                  * little bit.
2645                  */
2646                 for (retry_count = 0; retry_count < retry_max; retry_count++) {
2647                         status = ice_update_link_info(pi);
2648
2649                         if (status == ICE_SUCCESS)
2650                                 break;
2651
2652                         ice_msec_delay(100, true);
2653                 }
2654
2655                 if (status)
2656                         *aq_failures = ICE_SET_FC_AQ_FAIL_UPDATE;
2657         }
2658
2659 out:
2660         ice_free(hw, pcaps);
2661         return status;
2662 }
2663
2664 /**
2665  * ice_phy_caps_equals_cfg
2666  * @phy_caps: PHY capabilities
2667  * @phy_cfg: PHY configuration
2668  *
2669  * Helper function to determine if PHY capabilities matches PHY
2670  * configuration
2671  */
2672 bool
2673 ice_phy_caps_equals_cfg(struct ice_aqc_get_phy_caps_data *phy_caps,
2674                         struct ice_aqc_set_phy_cfg_data *phy_cfg)
2675 {
2676         u8 caps_mask, cfg_mask;
2677
2678         if (!phy_caps || !phy_cfg)
2679                 return false;
2680
2681         /* These bits are not common between capabilities and configuration.
2682          * Do not use them to determine equality.
2683          */
2684         caps_mask = ICE_AQC_PHY_CAPS_MASK & ~(ICE_AQC_PHY_AN_MODE |
2685                                               ICE_AQC_PHY_EN_MOD_QUAL);
2686         cfg_mask = ICE_AQ_PHY_ENA_VALID_MASK & ~ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
2687
2688         if (phy_caps->phy_type_low != phy_cfg->phy_type_low ||
2689             phy_caps->phy_type_high != phy_cfg->phy_type_high ||
2690             ((phy_caps->caps & caps_mask) != (phy_cfg->caps & cfg_mask)) ||
2691             phy_caps->low_power_ctrl_an != phy_cfg->low_power_ctrl_an ||
2692             phy_caps->eee_cap != phy_cfg->eee_cap ||
2693             phy_caps->eeer_value != phy_cfg->eeer_value ||
2694             phy_caps->link_fec_options != phy_cfg->link_fec_opt)
2695                 return false;
2696
2697         return true;
2698 }
2699
2700 /**
2701  * ice_copy_phy_caps_to_cfg - Copy PHY ability data to configuration data
2702  * @pi: port information structure
2703  * @caps: PHY ability structure to copy date from
2704  * @cfg: PHY configuration structure to copy data to
2705  *
2706  * Helper function to copy AQC PHY get ability data to PHY set configuration
2707  * data structure
2708  */
2709 void
2710 ice_copy_phy_caps_to_cfg(struct ice_port_info *pi,
2711                          struct ice_aqc_get_phy_caps_data *caps,
2712                          struct ice_aqc_set_phy_cfg_data *cfg)
2713 {
2714         if (!pi || !caps || !cfg)
2715                 return;
2716
2717         ice_memset(cfg, 0, sizeof(*cfg), ICE_NONDMA_MEM);
2718         cfg->phy_type_low = caps->phy_type_low;
2719         cfg->phy_type_high = caps->phy_type_high;
2720         cfg->caps = caps->caps;
2721         cfg->low_power_ctrl_an = caps->low_power_ctrl_an;
2722         cfg->eee_cap = caps->eee_cap;
2723         cfg->eeer_value = caps->eeer_value;
2724         cfg->link_fec_opt = caps->link_fec_options;
2725         cfg->module_compliance_enforcement =
2726                 caps->module_compliance_enforcement;
2727
2728         if (ice_fw_supports_link_override(pi->hw)) {
2729                 struct ice_link_default_override_tlv tlv;
2730
2731                 if (ice_get_link_default_override(&tlv, pi))
2732                         return;
2733
2734                 if (tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE)
2735                         cfg->module_compliance_enforcement |=
2736                                 ICE_LINK_OVERRIDE_STRICT_MODE;
2737         }
2738 }
2739
2740 /**
2741  * ice_cfg_phy_fec - Configure PHY FEC data based on FEC mode
2742  * @pi: port information structure
2743  * @cfg: PHY configuration data to set FEC mode
2744  * @fec: FEC mode to configure
2745  */
2746 enum ice_status
2747 ice_cfg_phy_fec(struct ice_port_info *pi, struct ice_aqc_set_phy_cfg_data *cfg,
2748                 enum ice_fec_mode fec)
2749 {
2750         struct ice_aqc_get_phy_caps_data *pcaps;
2751         enum ice_status status = ICE_SUCCESS;
2752         struct ice_hw *hw;
2753
2754         if (!pi || !cfg)
2755                 return ICE_ERR_BAD_PTR;
2756
2757         hw = pi->hw;
2758
2759         pcaps = (struct ice_aqc_get_phy_caps_data *)
2760                 ice_malloc(hw, sizeof(*pcaps));
2761         if (!pcaps)
2762                 return ICE_ERR_NO_MEMORY;
2763
2764         status = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP, pcaps,
2765                                      NULL);
2766         if (status)
2767                 goto out;
2768
2769         cfg->caps |= (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC);
2770         cfg->link_fec_opt = pcaps->link_fec_options;
2771
2772         switch (fec) {
2773         case ICE_FEC_BASER:
2774                 /* Clear RS bits, and AND BASE-R ability
2775                  * bits and OR request bits.
2776                  */
2777                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
2778                                      ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN;
2779                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
2780                                      ICE_AQC_PHY_FEC_25G_KR_REQ;
2781                 break;
2782         case ICE_FEC_RS:
2783                 /* Clear BASE-R bits, and AND RS ability
2784                  * bits and OR request bits.
2785                  */
2786                 cfg->link_fec_opt &= ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN;
2787                 cfg->link_fec_opt |= ICE_AQC_PHY_FEC_25G_RS_528_REQ |
2788                                      ICE_AQC_PHY_FEC_25G_RS_544_REQ;
2789                 break;
2790         case ICE_FEC_NONE:
2791                 /* Clear all FEC option bits. */
2792                 cfg->link_fec_opt &= ~ICE_AQC_PHY_FEC_MASK;
2793                 break;
2794         case ICE_FEC_AUTO:
2795                 /* AND auto FEC bit, and all caps bits. */
2796                 cfg->caps &= ICE_AQC_PHY_CAPS_MASK;
2797                 cfg->link_fec_opt |= pcaps->link_fec_options;
2798                 break;
2799         default:
2800                 status = ICE_ERR_PARAM;
2801                 break;
2802         }
2803
2804         if (fec == ICE_FEC_AUTO && ice_fw_supports_link_override(pi->hw)) {
2805                 struct ice_link_default_override_tlv tlv;
2806
2807                 if (ice_get_link_default_override(&tlv, pi))
2808                         goto out;
2809
2810                 if (!(tlv.options & ICE_LINK_OVERRIDE_STRICT_MODE) &&
2811                     (tlv.options & ICE_LINK_OVERRIDE_EN))
2812                         cfg->link_fec_opt = tlv.fec_options;
2813         }
2814
2815 out:
2816         ice_free(hw, pcaps);
2817
2818         return status;
2819 }
2820
2821 /**
2822  * ice_get_link_status - get status of the HW network link
2823  * @pi: port information structure
2824  * @link_up: pointer to bool (true/false = linkup/linkdown)
2825  *
2826  * Variable link_up is true if link is up, false if link is down.
2827  * The variable link_up is invalid if status is non zero. As a
2828  * result of this call, link status reporting becomes enabled
2829  */
2830 enum ice_status ice_get_link_status(struct ice_port_info *pi, bool *link_up)
2831 {
2832         struct ice_phy_info *phy_info;
2833         enum ice_status status = ICE_SUCCESS;
2834
2835         if (!pi || !link_up)
2836                 return ICE_ERR_PARAM;
2837
2838         phy_info = &pi->phy;
2839
2840         if (phy_info->get_link_info) {
2841                 status = ice_update_link_info(pi);
2842
2843                 if (status)
2844                         ice_debug(pi->hw, ICE_DBG_LINK,
2845                                   "get link status error, status = %d\n",
2846                                   status);
2847         }
2848
2849         *link_up = phy_info->link_info.link_info & ICE_AQ_LINK_UP;
2850
2851         return status;
2852 }
2853
2854 /**
2855  * ice_aq_set_link_restart_an
2856  * @pi: pointer to the port information structure
2857  * @ena_link: if true: enable link, if false: disable link
2858  * @cd: pointer to command details structure or NULL
2859  *
2860  * Sets up the link and restarts the Auto-Negotiation over the link.
2861  */
2862 enum ice_status
2863 ice_aq_set_link_restart_an(struct ice_port_info *pi, bool ena_link,
2864                            struct ice_sq_cd *cd)
2865 {
2866         struct ice_aqc_restart_an *cmd;
2867         struct ice_aq_desc desc;
2868
2869         cmd = &desc.params.restart_an;
2870
2871         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_restart_an);
2872
2873         cmd->cmd_flags = ICE_AQC_RESTART_AN_LINK_RESTART;
2874         cmd->lport_num = pi->lport;
2875         if (ena_link)
2876                 cmd->cmd_flags |= ICE_AQC_RESTART_AN_LINK_ENABLE;
2877         else
2878                 cmd->cmd_flags &= ~ICE_AQC_RESTART_AN_LINK_ENABLE;
2879
2880         return ice_aq_send_cmd(pi->hw, &desc, NULL, 0, cd);
2881 }
2882
2883 /**
2884  * ice_aq_set_event_mask
2885  * @hw: pointer to the HW struct
2886  * @port_num: port number of the physical function
2887  * @mask: event mask to be set
2888  * @cd: pointer to command details structure or NULL
2889  *
2890  * Set event mask (0x0613)
2891  */
2892 enum ice_status
2893 ice_aq_set_event_mask(struct ice_hw *hw, u8 port_num, u16 mask,
2894                       struct ice_sq_cd *cd)
2895 {
2896         struct ice_aqc_set_event_mask *cmd;
2897         struct ice_aq_desc desc;
2898
2899         cmd = &desc.params.set_event_mask;
2900
2901         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_event_mask);
2902
2903         cmd->lport_num = port_num;
2904
2905         cmd->event_mask = CPU_TO_LE16(mask);
2906         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2907 }
2908
2909 /**
2910  * ice_aq_set_mac_loopback
2911  * @hw: pointer to the HW struct
2912  * @ena_lpbk: Enable or Disable loopback
2913  * @cd: pointer to command details structure or NULL
2914  *
2915  * Enable/disable loopback on a given port
2916  */
2917 enum ice_status
2918 ice_aq_set_mac_loopback(struct ice_hw *hw, bool ena_lpbk, struct ice_sq_cd *cd)
2919 {
2920         struct ice_aqc_set_mac_lb *cmd;
2921         struct ice_aq_desc desc;
2922
2923         cmd = &desc.params.set_mac_lb;
2924
2925         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_mac_lb);
2926         if (ena_lpbk)
2927                 cmd->lb_mode = ICE_AQ_MAC_LB_EN;
2928
2929         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2930 }
2931
2932 /**
2933  * ice_aq_set_port_id_led
2934  * @pi: pointer to the port information
2935  * @is_orig_mode: is this LED set to original mode (by the net-list)
2936  * @cd: pointer to command details structure or NULL
2937  *
2938  * Set LED value for the given port (0x06e9)
2939  */
2940 enum ice_status
2941 ice_aq_set_port_id_led(struct ice_port_info *pi, bool is_orig_mode,
2942                        struct ice_sq_cd *cd)
2943 {
2944         struct ice_aqc_set_port_id_led *cmd;
2945         struct ice_hw *hw = pi->hw;
2946         struct ice_aq_desc desc;
2947
2948         cmd = &desc.params.set_port_id_led;
2949
2950         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_port_id_led);
2951
2952         if (is_orig_mode)
2953                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_ORIG;
2954         else
2955                 cmd->ident_mode = ICE_AQC_PORT_IDENT_LED_BLINK;
2956
2957         return ice_aq_send_cmd(hw, &desc, NULL, 0, cd);
2958 }
2959
2960 /**
2961  * ice_aq_sff_eeprom
2962  * @hw: pointer to the HW struct
2963  * @lport: bits [7:0] = logical port, bit [8] = logical port valid
2964  * @bus_addr: I2C bus address of the eeprom (typically 0xA0, 0=topo default)
2965  * @mem_addr: I2C offset. lower 8 bits for address, 8 upper bits zero padding.
2966  * @page: QSFP page
2967  * @set_page: set or ignore the page
2968  * @data: pointer to data buffer to be read/written to the I2C device.
2969  * @length: 1-16 for read, 1 for write.
2970  * @write: 0 read, 1 for write.
2971  * @cd: pointer to command details structure or NULL
2972  *
2973  * Read/Write SFF EEPROM (0x06EE)
2974  */
2975 enum ice_status
2976 ice_aq_sff_eeprom(struct ice_hw *hw, u16 lport, u8 bus_addr,
2977                   u16 mem_addr, u8 page, u8 set_page, u8 *data, u8 length,
2978                   bool write, struct ice_sq_cd *cd)
2979 {
2980         struct ice_aqc_sff_eeprom *cmd;
2981         struct ice_aq_desc desc;
2982         enum ice_status status;
2983
2984         if (!data || (mem_addr & 0xff00))
2985                 return ICE_ERR_PARAM;
2986
2987         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_sff_eeprom);
2988         cmd = &desc.params.read_write_sff_param;
2989         desc.flags = CPU_TO_LE16(ICE_AQ_FLAG_RD | ICE_AQ_FLAG_BUF);
2990         cmd->lport_num = (u8)(lport & 0xff);
2991         cmd->lport_num_valid = (u8)((lport >> 8) & 0x01);
2992         cmd->i2c_bus_addr = CPU_TO_LE16(((bus_addr >> 1) &
2993                                          ICE_AQC_SFF_I2CBUS_7BIT_M) |
2994                                         ((set_page <<
2995                                           ICE_AQC_SFF_SET_EEPROM_PAGE_S) &
2996                                          ICE_AQC_SFF_SET_EEPROM_PAGE_M));
2997         cmd->i2c_mem_addr = CPU_TO_LE16(mem_addr & 0xff);
2998         cmd->eeprom_page = CPU_TO_LE16((u16)page << ICE_AQC_SFF_EEPROM_PAGE_S);
2999         if (write)
3000                 cmd->i2c_bus_addr |= CPU_TO_LE16(ICE_AQC_SFF_IS_WRITE);
3001
3002         status = ice_aq_send_cmd(hw, &desc, data, length, cd);
3003         return status;
3004 }
3005
3006 /**
3007  * __ice_aq_get_set_rss_lut
3008  * @hw: pointer to the hardware structure
3009  * @vsi_id: VSI FW index
3010  * @lut_type: LUT table type
3011  * @lut: pointer to the LUT buffer provided by the caller
3012  * @lut_size: size of the LUT buffer
3013  * @glob_lut_idx: global LUT index
3014  * @set: set true to set the table, false to get the table
3015  *
3016  * Internal function to get (0x0B05) or set (0x0B03) RSS look up table
3017  */
3018 static enum ice_status
3019 __ice_aq_get_set_rss_lut(struct ice_hw *hw, u16 vsi_id, u8 lut_type, u8 *lut,
3020                          u16 lut_size, u8 glob_lut_idx, bool set)
3021 {
3022         struct ice_aqc_get_set_rss_lut *cmd_resp;
3023         struct ice_aq_desc desc;
3024         enum ice_status status;
3025         u16 flags = 0;
3026
3027         cmd_resp = &desc.params.get_set_rss_lut;
3028
3029         if (set) {
3030                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_lut);
3031                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3032         } else {
3033                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_lut);
3034         }
3035
3036         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3037                                          ICE_AQC_GSET_RSS_LUT_VSI_ID_S) &
3038                                         ICE_AQC_GSET_RSS_LUT_VSI_ID_M) |
3039                                        ICE_AQC_GSET_RSS_LUT_VSI_VALID);
3040
3041         switch (lut_type) {
3042         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_VSI:
3043         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF:
3044         case ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL:
3045                 flags |= ((lut_type << ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_S) &
3046                           ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_M);
3047                 break;
3048         default:
3049                 status = ICE_ERR_PARAM;
3050                 goto ice_aq_get_set_rss_lut_exit;
3051         }
3052
3053         if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL) {
3054                 flags |= ((glob_lut_idx << ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_S) &
3055                           ICE_AQC_GSET_RSS_LUT_GLOBAL_IDX_M);
3056
3057                 if (!set)
3058                         goto ice_aq_get_set_rss_lut_send;
3059         } else if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3060                 if (!set)
3061                         goto ice_aq_get_set_rss_lut_send;
3062         } else {
3063                 goto ice_aq_get_set_rss_lut_send;
3064         }
3065
3066         /* LUT size is only valid for Global and PF table types */
3067         switch (lut_size) {
3068         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128:
3069                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128_FLAG <<
3070                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3071                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3072                 break;
3073         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512:
3074                 flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512_FLAG <<
3075                           ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3076                          ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3077                 break;
3078         case ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K:
3079                 if (lut_type == ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF) {
3080                         flags |= (ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K_FLAG <<
3081                                   ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_S) &
3082                                  ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_M;
3083                         break;
3084                 }
3085                 /* fall-through */
3086         default:
3087                 status = ICE_ERR_PARAM;
3088                 goto ice_aq_get_set_rss_lut_exit;
3089         }
3090
3091 ice_aq_get_set_rss_lut_send:
3092         cmd_resp->flags = CPU_TO_LE16(flags);
3093         status = ice_aq_send_cmd(hw, &desc, lut, lut_size, NULL);
3094
3095 ice_aq_get_set_rss_lut_exit:
3096         return status;
3097 }
3098
3099 /**
3100  * ice_aq_get_rss_lut
3101  * @hw: pointer to the hardware structure
3102  * @vsi_handle: software VSI handle
3103  * @lut_type: LUT table type
3104  * @lut: pointer to the LUT buffer provided by the caller
3105  * @lut_size: size of the LUT buffer
3106  *
3107  * get the RSS lookup table, PF or VSI type
3108  */
3109 enum ice_status
3110 ice_aq_get_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3111                    u8 *lut, u16 lut_size)
3112 {
3113         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3114                 return ICE_ERR_PARAM;
3115
3116         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3117                                         lut_type, lut, lut_size, 0, false);
3118 }
3119
3120 /**
3121  * ice_aq_set_rss_lut
3122  * @hw: pointer to the hardware structure
3123  * @vsi_handle: software VSI handle
3124  * @lut_type: LUT table type
3125  * @lut: pointer to the LUT buffer provided by the caller
3126  * @lut_size: size of the LUT buffer
3127  *
3128  * set the RSS lookup table, PF or VSI type
3129  */
3130 enum ice_status
3131 ice_aq_set_rss_lut(struct ice_hw *hw, u16 vsi_handle, u8 lut_type,
3132                    u8 *lut, u16 lut_size)
3133 {
3134         if (!ice_is_vsi_valid(hw, vsi_handle) || !lut)
3135                 return ICE_ERR_PARAM;
3136
3137         return __ice_aq_get_set_rss_lut(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3138                                         lut_type, lut, lut_size, 0, true);
3139 }
3140
3141 /**
3142  * __ice_aq_get_set_rss_key
3143  * @hw: pointer to the HW struct
3144  * @vsi_id: VSI FW index
3145  * @key: pointer to key info struct
3146  * @set: set true to set the key, false to get the key
3147  *
3148  * get (0x0B04) or set (0x0B02) the RSS key per VSI
3149  */
3150 static enum
3151 ice_status __ice_aq_get_set_rss_key(struct ice_hw *hw, u16 vsi_id,
3152                                     struct ice_aqc_get_set_rss_keys *key,
3153                                     bool set)
3154 {
3155         struct ice_aqc_get_set_rss_key *cmd_resp;
3156         u16 key_size = sizeof(*key);
3157         struct ice_aq_desc desc;
3158
3159         cmd_resp = &desc.params.get_set_rss_key;
3160
3161         if (set) {
3162                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_set_rss_key);
3163                 desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3164         } else {
3165                 ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_get_rss_key);
3166         }
3167
3168         cmd_resp->vsi_id = CPU_TO_LE16(((vsi_id <<
3169                                          ICE_AQC_GSET_RSS_KEY_VSI_ID_S) &
3170                                         ICE_AQC_GSET_RSS_KEY_VSI_ID_M) |
3171                                        ICE_AQC_GSET_RSS_KEY_VSI_VALID);
3172
3173         return ice_aq_send_cmd(hw, &desc, key, key_size, NULL);
3174 }
3175
3176 /**
3177  * ice_aq_get_rss_key
3178  * @hw: pointer to the HW struct
3179  * @vsi_handle: software VSI handle
3180  * @key: pointer to key info struct
3181  *
3182  * get the RSS key per VSI
3183  */
3184 enum ice_status
3185 ice_aq_get_rss_key(struct ice_hw *hw, u16 vsi_handle,
3186                    struct ice_aqc_get_set_rss_keys *key)
3187 {
3188         if (!ice_is_vsi_valid(hw, vsi_handle) || !key)
3189                 return ICE_ERR_PARAM;
3190
3191         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3192                                         key, false);
3193 }
3194
3195 /**
3196  * ice_aq_set_rss_key
3197  * @hw: pointer to the HW struct
3198  * @vsi_handle: software VSI handle
3199  * @keys: pointer to key info struct
3200  *
3201  * set the RSS key per VSI
3202  */
3203 enum ice_status
3204 ice_aq_set_rss_key(struct ice_hw *hw, u16 vsi_handle,
3205                    struct ice_aqc_get_set_rss_keys *keys)
3206 {
3207         if (!ice_is_vsi_valid(hw, vsi_handle) || !keys)
3208                 return ICE_ERR_PARAM;
3209
3210         return __ice_aq_get_set_rss_key(hw, ice_get_hw_vsi_num(hw, vsi_handle),
3211                                         keys, true);
3212 }
3213
3214 /**
3215  * ice_aq_add_lan_txq
3216  * @hw: pointer to the hardware structure
3217  * @num_qgrps: Number of added queue groups
3218  * @qg_list: list of queue groups to be added
3219  * @buf_size: size of buffer for indirect command
3220  * @cd: pointer to command details structure or NULL
3221  *
3222  * Add Tx LAN queue (0x0C30)
3223  *
3224  * NOTE:
3225  * Prior to calling add Tx LAN queue:
3226  * Initialize the following as part of the Tx queue context:
3227  * Completion queue ID if the queue uses Completion queue, Quanta profile,
3228  * Cache profile and Packet shaper profile.
3229  *
3230  * After add Tx LAN queue AQ command is completed:
3231  * Interrupts should be associated with specific queues,
3232  * Association of Tx queue to Doorbell queue is not part of Add LAN Tx queue
3233  * flow.
3234  */
3235 enum ice_status
3236 ice_aq_add_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3237                    struct ice_aqc_add_tx_qgrp *qg_list, u16 buf_size,
3238                    struct ice_sq_cd *cd)
3239 {
3240         u16 i, sum_header_size, sum_q_size = 0;
3241         struct ice_aqc_add_tx_qgrp *list;
3242         struct ice_aqc_add_txqs *cmd;
3243         struct ice_aq_desc desc;
3244
3245         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3246
3247         cmd = &desc.params.add_txqs;
3248
3249         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_add_txqs);
3250
3251         if (!qg_list)
3252                 return ICE_ERR_PARAM;
3253
3254         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3255                 return ICE_ERR_PARAM;
3256
3257         sum_header_size = num_qgrps *
3258                 (sizeof(*qg_list) - sizeof(*qg_list->txqs));
3259
3260         list = qg_list;
3261         for (i = 0; i < num_qgrps; i++) {
3262                 struct ice_aqc_add_txqs_perq *q = list->txqs;
3263
3264                 sum_q_size += list->num_txqs * sizeof(*q);
3265                 list = (struct ice_aqc_add_tx_qgrp *)(q + list->num_txqs);
3266         }
3267
3268         if (buf_size != (sum_header_size + sum_q_size))
3269                 return ICE_ERR_PARAM;
3270
3271         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3272
3273         cmd->num_qgrps = num_qgrps;
3274
3275         return ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3276 }
3277
3278 /**
3279  * ice_aq_dis_lan_txq
3280  * @hw: pointer to the hardware structure
3281  * @num_qgrps: number of groups in the list
3282  * @qg_list: the list of groups to disable
3283  * @buf_size: the total size of the qg_list buffer in bytes
3284  * @rst_src: if called due to reset, specifies the reset source
3285  * @vmvf_num: the relative VM or VF number that is undergoing the reset
3286  * @cd: pointer to command details structure or NULL
3287  *
3288  * Disable LAN Tx queue (0x0C31)
3289  */
3290 static enum ice_status
3291 ice_aq_dis_lan_txq(struct ice_hw *hw, u8 num_qgrps,
3292                    struct ice_aqc_dis_txq_item *qg_list, u16 buf_size,
3293                    enum ice_disq_rst_src rst_src, u16 vmvf_num,
3294                    struct ice_sq_cd *cd)
3295 {
3296         struct ice_aqc_dis_txqs *cmd;
3297         struct ice_aq_desc desc;
3298         enum ice_status status;
3299         u16 i, sz = 0;
3300
3301         ice_debug(hw, ICE_DBG_TRACE, "%s\n", __func__);
3302         cmd = &desc.params.dis_txqs;
3303         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_dis_txqs);
3304
3305         /* qg_list can be NULL only in VM/VF reset flow */
3306         if (!qg_list && !rst_src)
3307                 return ICE_ERR_PARAM;
3308
3309         if (num_qgrps > ICE_LAN_TXQ_MAX_QGRPS)
3310                 return ICE_ERR_PARAM;
3311
3312         cmd->num_entries = num_qgrps;
3313
3314         cmd->vmvf_and_timeout = CPU_TO_LE16((5 << ICE_AQC_Q_DIS_TIMEOUT_S) &
3315                                             ICE_AQC_Q_DIS_TIMEOUT_M);
3316
3317         switch (rst_src) {
3318         case ICE_VM_RESET:
3319                 cmd->cmd_type = ICE_AQC_Q_DIS_CMD_VM_RESET;
3320                 cmd->vmvf_and_timeout |=
3321                         CPU_TO_LE16(vmvf_num & ICE_AQC_Q_DIS_VMVF_NUM_M);
3322                 break;
3323         case ICE_NO_RESET:
3324         default:
3325                 break;
3326         }
3327
3328         /* flush pipe on time out */
3329         cmd->cmd_type |= ICE_AQC_Q_DIS_CMD_FLUSH_PIPE;
3330         /* If no queue group info, we are in a reset flow. Issue the AQ */
3331         if (!qg_list)
3332                 goto do_aq;
3333
3334         /* set RD bit to indicate that command buffer is provided by the driver
3335          * and it needs to be read by the firmware
3336          */
3337         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3338
3339         for (i = 0; i < num_qgrps; ++i) {
3340                 /* Calculate the size taken up by the queue IDs in this group */
3341                 sz += qg_list[i].num_qs * sizeof(qg_list[i].q_id);
3342
3343                 /* Add the size of the group header */
3344                 sz += sizeof(qg_list[i]) - sizeof(qg_list[i].q_id);
3345
3346                 /* If the num of queues is even, add 2 bytes of padding */
3347                 if ((qg_list[i].num_qs % 2) == 0)
3348                         sz += 2;
3349         }
3350
3351         if (buf_size != sz)
3352                 return ICE_ERR_PARAM;
3353
3354 do_aq:
3355         status = ice_aq_send_cmd(hw, &desc, qg_list, buf_size, cd);
3356         if (status) {
3357                 if (!qg_list)
3358                         ice_debug(hw, ICE_DBG_SCHED, "VM%d disable failed %d\n",
3359                                   vmvf_num, hw->adminq.sq_last_status);
3360                 else
3361                         ice_debug(hw, ICE_DBG_SCHED, "disable queue %d failed %d\n",
3362                                   LE16_TO_CPU(qg_list[0].q_id[0]),
3363                                   hw->adminq.sq_last_status);
3364         }
3365         return status;
3366 }
3367
3368 /**
3369  * ice_aq_move_recfg_lan_txq
3370  * @hw: pointer to the hardware structure
3371  * @num_qs: number of queues to move/reconfigure
3372  * @is_move: true if this operation involves node movement
3373  * @is_tc_change: true if this operation involves a TC change
3374  * @subseq_call: true if this operation is a subsequent call
3375  * @flush_pipe: on timeout, true to flush pipe, false to return EAGAIN
3376  * @timeout: timeout in units of 100 usec (valid values 0-50)
3377  * @blocked_cgds: out param, bitmap of CGDs that timed out if returning EAGAIN
3378  * @buf: struct containing src/dest TEID and per-queue info
3379  * @buf_size: size of buffer for indirect command
3380  * @txqs_moved: out param, number of queues successfully moved
3381  * @cd: pointer to command details structure or NULL
3382  *
3383  * Move / Reconfigure Tx LAN queues (0x0C32)
3384  */
3385 enum ice_status
3386 ice_aq_move_recfg_lan_txq(struct ice_hw *hw, u8 num_qs, bool is_move,
3387                           bool is_tc_change, bool subseq_call, bool flush_pipe,
3388                           u8 timeout, u32 *blocked_cgds,
3389                           struct ice_aqc_move_txqs_data *buf, u16 buf_size,
3390                           u8 *txqs_moved, struct ice_sq_cd *cd)
3391 {
3392         struct ice_aqc_move_txqs *cmd;
3393         struct ice_aq_desc desc;
3394         enum ice_status status;
3395
3396         cmd = &desc.params.move_txqs;
3397         ice_fill_dflt_direct_cmd_desc(&desc, ice_aqc_opc_move_recfg_txqs);
3398
3399 #define ICE_LAN_TXQ_MOVE_TIMEOUT_MAX 50
3400         if (timeout > ICE_LAN_TXQ_MOVE_TIMEOUT_MAX)
3401                 return ICE_ERR_PARAM;
3402
3403         if (is_tc_change && !flush_pipe && !blocked_cgds)
3404                 return ICE_ERR_PARAM;
3405
3406         if (!is_move && !is_tc_change)
3407                 return ICE_ERR_PARAM;
3408
3409         desc.flags |= CPU_TO_LE16(ICE_AQ_FLAG_RD);
3410
3411         if (is_move)
3412                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_MOVE;
3413
3414         if (is_tc_change)
3415                 cmd->cmd_type |= ICE_AQC_Q_CMD_TYPE_TC_CHANGE;
3416
3417         if (subseq_call)
3418                 cmd->cmd_type |= ICE_AQC_Q_CMD_SUBSEQ_CALL;
3419
3420         if (flush_pipe)
3421                 cmd->cmd_type |= ICE_AQC_Q_CMD_FLUSH_PIPE;
3422
3423         cmd->num_qs = num_qs;
3424         cmd->timeout = ((timeout << ICE_AQC_Q_CMD_TIMEOUT_S) &
3425                         ICE_AQC_Q_CMD_TIMEOUT_M);
3426
3427         status = ice_aq_send_cmd(hw, &desc, buf, buf_size, cd);
3428
3429         if (!status && txqs_moved)
3430                 *txqs_moved = cmd->num_qs;
3431
3432         if (hw->adminq.sq_last_status == ICE_AQ_RC_EAGAIN &&
3433             is_tc_change && !flush_pipe)
3434                 *blocked_cgds = LE32_TO_CPU(cmd->blocked_cgds);
3435
3436         return status;
3437 }
3438
3439 /* End of FW Admin Queue command wrappers */
3440
3441 /**
3442  * ice_write_byte - write a byte to a packed context structure
3443  * @src_ctx:  the context structure to read from
3444  * @dest_ctx: the context to be written to
3445  * @ce_info:  a description of the struct to be filled
3446  */
3447 static void
3448 ice_write_byte(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3449 {
3450         u8 src_byte, dest_byte, mask;
3451         u8 *from, *dest;
3452         u16 shift_width;
3453
3454         /* copy from the next struct field */
3455         from = src_ctx + ce_info->offset;
3456
3457         /* prepare the bits and mask */
3458         shift_width = ce_info->lsb % 8;
3459         mask = (u8)(BIT(ce_info->width) - 1);
3460
3461         src_byte = *from;
3462         src_byte &= mask;
3463
3464         /* shift to correct alignment */
3465         mask <<= shift_width;
3466         src_byte <<= shift_width;
3467
3468         /* get the current bits from the target bit string */
3469         dest = dest_ctx + (ce_info->lsb / 8);
3470
3471         ice_memcpy(&dest_byte, dest, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3472
3473         dest_byte &= ~mask;     /* get the bits not changing */
3474         dest_byte |= src_byte;  /* add in the new bits */
3475
3476         /* put it all back */
3477         ice_memcpy(dest, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3478 }
3479
3480 /**
3481  * ice_write_word - write a word to a packed context structure
3482  * @src_ctx:  the context structure to read from
3483  * @dest_ctx: the context to be written to
3484  * @ce_info:  a description of the struct to be filled
3485  */
3486 static void
3487 ice_write_word(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3488 {
3489         u16 src_word, mask;
3490         __le16 dest_word;
3491         u8 *from, *dest;
3492         u16 shift_width;
3493
3494         /* copy from the next struct field */
3495         from = src_ctx + ce_info->offset;
3496
3497         /* prepare the bits and mask */
3498         shift_width = ce_info->lsb % 8;
3499         mask = BIT(ce_info->width) - 1;
3500
3501         /* don't swizzle the bits until after the mask because the mask bits
3502          * will be in a different bit position on big endian machines
3503          */
3504         src_word = *(u16 *)from;
3505         src_word &= mask;
3506
3507         /* shift to correct alignment */
3508         mask <<= shift_width;
3509         src_word <<= shift_width;
3510
3511         /* get the current bits from the target bit string */
3512         dest = dest_ctx + (ce_info->lsb / 8);
3513
3514         ice_memcpy(&dest_word, dest, sizeof(dest_word), ICE_DMA_TO_NONDMA);
3515
3516         dest_word &= ~(CPU_TO_LE16(mask));      /* get the bits not changing */
3517         dest_word |= CPU_TO_LE16(src_word);     /* add in the new bits */
3518
3519         /* put it all back */
3520         ice_memcpy(dest, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3521 }
3522
3523 /**
3524  * ice_write_dword - write a dword to a packed context structure
3525  * @src_ctx:  the context structure to read from
3526  * @dest_ctx: the context to be written to
3527  * @ce_info:  a description of the struct to be filled
3528  */
3529 static void
3530 ice_write_dword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3531 {
3532         u32 src_dword, mask;
3533         __le32 dest_dword;
3534         u8 *from, *dest;
3535         u16 shift_width;
3536
3537         /* copy from the next struct field */
3538         from = src_ctx + ce_info->offset;
3539
3540         /* prepare the bits and mask */
3541         shift_width = ce_info->lsb % 8;
3542
3543         /* if the field width is exactly 32 on an x86 machine, then the shift
3544          * operation will not work because the SHL instructions count is masked
3545          * to 5 bits so the shift will do nothing
3546          */
3547         if (ce_info->width < 32)
3548                 mask = BIT(ce_info->width) - 1;
3549         else
3550                 mask = (u32)~0;
3551
3552         /* don't swizzle the bits until after the mask because the mask bits
3553          * will be in a different bit position on big endian machines
3554          */
3555         src_dword = *(u32 *)from;
3556         src_dword &= mask;
3557
3558         /* shift to correct alignment */
3559         mask <<= shift_width;
3560         src_dword <<= shift_width;
3561
3562         /* get the current bits from the target bit string */
3563         dest = dest_ctx + (ce_info->lsb / 8);
3564
3565         ice_memcpy(&dest_dword, dest, sizeof(dest_dword), ICE_DMA_TO_NONDMA);
3566
3567         dest_dword &= ~(CPU_TO_LE32(mask));     /* get the bits not changing */
3568         dest_dword |= CPU_TO_LE32(src_dword);   /* add in the new bits */
3569
3570         /* put it all back */
3571         ice_memcpy(dest, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3572 }
3573
3574 /**
3575  * ice_write_qword - write a qword to a packed context structure
3576  * @src_ctx:  the context structure to read from
3577  * @dest_ctx: the context to be written to
3578  * @ce_info:  a description of the struct to be filled
3579  */
3580 static void
3581 ice_write_qword(u8 *src_ctx, u8 *dest_ctx, const struct ice_ctx_ele *ce_info)
3582 {
3583         u64 src_qword, mask;
3584         __le64 dest_qword;
3585         u8 *from, *dest;
3586         u16 shift_width;
3587
3588         /* copy from the next struct field */
3589         from = src_ctx + ce_info->offset;
3590
3591         /* prepare the bits and mask */
3592         shift_width = ce_info->lsb % 8;
3593
3594         /* if the field width is exactly 64 on an x86 machine, then the shift
3595          * operation will not work because the SHL instructions count is masked
3596          * to 6 bits so the shift will do nothing
3597          */
3598         if (ce_info->width < 64)
3599                 mask = BIT_ULL(ce_info->width) - 1;
3600         else
3601                 mask = (u64)~0;
3602
3603         /* don't swizzle the bits until after the mask because the mask bits
3604          * will be in a different bit position on big endian machines
3605          */
3606         src_qword = *(u64 *)from;
3607         src_qword &= mask;
3608
3609         /* shift to correct alignment */
3610         mask <<= shift_width;
3611         src_qword <<= shift_width;
3612
3613         /* get the current bits from the target bit string */
3614         dest = dest_ctx + (ce_info->lsb / 8);
3615
3616         ice_memcpy(&dest_qword, dest, sizeof(dest_qword), ICE_DMA_TO_NONDMA);
3617
3618         dest_qword &= ~(CPU_TO_LE64(mask));     /* get the bits not changing */
3619         dest_qword |= CPU_TO_LE64(src_qword);   /* add in the new bits */
3620
3621         /* put it all back */
3622         ice_memcpy(dest, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3623 }
3624
3625 /**
3626  * ice_set_ctx - set context bits in packed structure
3627  * @hw: pointer to the hardware structure
3628  * @src_ctx:  pointer to a generic non-packed context structure
3629  * @dest_ctx: pointer to memory for the packed structure
3630  * @ce_info:  a description of the structure to be transformed
3631  */
3632 enum ice_status
3633 ice_set_ctx(struct ice_hw *hw, u8 *src_ctx, u8 *dest_ctx,
3634             const struct ice_ctx_ele *ce_info)
3635 {
3636         int f;
3637
3638         for (f = 0; ce_info[f].width; f++) {
3639                 /* We have to deal with each element of the FW response
3640                  * using the correct size so that we are correct regardless
3641                  * of the endianness of the machine.
3642                  */
3643                 if (ce_info[f].width > (ce_info[f].size_of * BITS_PER_BYTE)) {
3644                         ice_debug(hw, ICE_DBG_QCTX,
3645                                   "Field %d width of %d bits larger than size of %d byte(s) ... skipping write\n",
3646                                   f, ce_info[f].width, ce_info[f].size_of);
3647                         continue;
3648                 }
3649                 switch (ce_info[f].size_of) {
3650                 case sizeof(u8):
3651                         ice_write_byte(src_ctx, dest_ctx, &ce_info[f]);
3652                         break;
3653                 case sizeof(u16):
3654                         ice_write_word(src_ctx, dest_ctx, &ce_info[f]);
3655                         break;
3656                 case sizeof(u32):
3657                         ice_write_dword(src_ctx, dest_ctx, &ce_info[f]);
3658                         break;
3659                 case sizeof(u64):
3660                         ice_write_qword(src_ctx, dest_ctx, &ce_info[f]);
3661                         break;
3662                 default:
3663                         return ICE_ERR_INVAL_SIZE;
3664                 }
3665         }
3666
3667         return ICE_SUCCESS;
3668 }
3669
3670 /**
3671  * ice_read_byte - read context byte into struct
3672  * @src_ctx:  the context structure to read from
3673  * @dest_ctx: the context to be written to
3674  * @ce_info:  a description of the struct to be filled
3675  */
3676 static void
3677 ice_read_byte(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3678 {
3679         u8 dest_byte, mask;
3680         u8 *src, *target;
3681         u16 shift_width;
3682
3683         /* prepare the bits and mask */
3684         shift_width = ce_info->lsb % 8;
3685         mask = (u8)(BIT(ce_info->width) - 1);
3686
3687         /* shift to correct alignment */
3688         mask <<= shift_width;
3689
3690         /* get the current bits from the src bit string */
3691         src = src_ctx + (ce_info->lsb / 8);
3692
3693         ice_memcpy(&dest_byte, src, sizeof(dest_byte), ICE_DMA_TO_NONDMA);
3694
3695         dest_byte &= ~(mask);
3696
3697         dest_byte >>= shift_width;
3698
3699         /* get the address from the struct field */
3700         target = dest_ctx + ce_info->offset;
3701
3702         /* put it back in the struct */
3703         ice_memcpy(target, &dest_byte, sizeof(dest_byte), ICE_NONDMA_TO_DMA);
3704 }
3705
3706 /**
3707  * ice_read_word - read context word into struct
3708  * @src_ctx:  the context structure to read from
3709  * @dest_ctx: the context to be written to
3710  * @ce_info:  a description of the struct to be filled
3711  */
3712 static void
3713 ice_read_word(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3714 {
3715         u16 dest_word, mask;
3716         u8 *src, *target;
3717         __le16 src_word;
3718         u16 shift_width;
3719
3720         /* prepare the bits and mask */
3721         shift_width = ce_info->lsb % 8;
3722         mask = BIT(ce_info->width) - 1;
3723
3724         /* shift to correct alignment */
3725         mask <<= shift_width;
3726
3727         /* get the current bits from the src bit string */
3728         src = src_ctx + (ce_info->lsb / 8);
3729
3730         ice_memcpy(&src_word, src, sizeof(src_word), ICE_DMA_TO_NONDMA);
3731
3732         /* the data in the memory is stored as little endian so mask it
3733          * correctly
3734          */
3735         src_word &= ~(CPU_TO_LE16(mask));
3736
3737         /* get the data back into host order before shifting */
3738         dest_word = LE16_TO_CPU(src_word);
3739
3740         dest_word >>= shift_width;
3741
3742         /* get the address from the struct field */
3743         target = dest_ctx + ce_info->offset;
3744
3745         /* put it back in the struct */
3746         ice_memcpy(target, &dest_word, sizeof(dest_word), ICE_NONDMA_TO_DMA);
3747 }
3748
3749 /**
3750  * ice_read_dword - read context dword into struct
3751  * @src_ctx:  the context structure to read from
3752  * @dest_ctx: the context to be written to
3753  * @ce_info:  a description of the struct to be filled
3754  */
3755 static void
3756 ice_read_dword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3757 {
3758         u32 dest_dword, mask;
3759         __le32 src_dword;
3760         u8 *src, *target;
3761         u16 shift_width;
3762
3763         /* prepare the bits and mask */
3764         shift_width = ce_info->lsb % 8;
3765
3766         /* if the field width is exactly 32 on an x86 machine, then the shift
3767          * operation will not work because the SHL instructions count is masked
3768          * to 5 bits so the shift will do nothing
3769          */
3770         if (ce_info->width < 32)
3771                 mask = BIT(ce_info->width) - 1;
3772         else
3773                 mask = (u32)~0;
3774
3775         /* shift to correct alignment */
3776         mask <<= shift_width;
3777
3778         /* get the current bits from the src bit string */
3779         src = src_ctx + (ce_info->lsb / 8);
3780
3781         ice_memcpy(&src_dword, src, sizeof(src_dword), ICE_DMA_TO_NONDMA);
3782
3783         /* the data in the memory is stored as little endian so mask it
3784          * correctly
3785          */
3786         src_dword &= ~(CPU_TO_LE32(mask));
3787
3788         /* get the data back into host order before shifting */
3789         dest_dword = LE32_TO_CPU(src_dword);
3790
3791         dest_dword >>= shift_width;
3792
3793         /* get the address from the struct field */
3794         target = dest_ctx + ce_info->offset;
3795
3796         /* put it back in the struct */
3797         ice_memcpy(target, &dest_dword, sizeof(dest_dword), ICE_NONDMA_TO_DMA);
3798 }
3799
3800 /**
3801  * ice_read_qword - read context qword into struct
3802  * @src_ctx:  the context structure to read from
3803  * @dest_ctx: the context to be written to
3804  * @ce_info:  a description of the struct to be filled
3805  */
3806 static void
3807 ice_read_qword(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3808 {
3809         u64 dest_qword, mask;
3810         __le64 src_qword;
3811         u8 *src, *target;
3812         u16 shift_width;
3813
3814         /* prepare the bits and mask */
3815         shift_width = ce_info->lsb % 8;
3816
3817         /* if the field width is exactly 64 on an x86 machine, then the shift
3818          * operation will not work because the SHL instructions count is masked
3819          * to 6 bits so the shift will do nothing
3820          */
3821         if (ce_info->width < 64)
3822                 mask = BIT_ULL(ce_info->width) - 1;
3823         else
3824                 mask = (u64)~0;
3825
3826         /* shift to correct alignment */
3827         mask <<= shift_width;
3828
3829         /* get the current bits from the src bit string */
3830         src = src_ctx + (ce_info->lsb / 8);
3831
3832         ice_memcpy(&src_qword, src, sizeof(src_qword), ICE_DMA_TO_NONDMA);
3833
3834         /* the data in the memory is stored as little endian so mask it
3835          * correctly
3836          */
3837         src_qword &= ~(CPU_TO_LE64(mask));
3838
3839         /* get the data back into host order before shifting */
3840         dest_qword = LE64_TO_CPU(src_qword);
3841
3842         dest_qword >>= shift_width;
3843
3844         /* get the address from the struct field */
3845         target = dest_ctx + ce_info->offset;
3846
3847         /* put it back in the struct */
3848         ice_memcpy(target, &dest_qword, sizeof(dest_qword), ICE_NONDMA_TO_DMA);
3849 }
3850
3851 /**
3852  * ice_get_ctx - extract context bits from a packed structure
3853  * @src_ctx:  pointer to a generic packed context structure
3854  * @dest_ctx: pointer to a generic non-packed context structure
3855  * @ce_info:  a description of the structure to be read from
3856  */
3857 enum ice_status
3858 ice_get_ctx(u8 *src_ctx, u8 *dest_ctx, struct ice_ctx_ele *ce_info)
3859 {
3860         int f;
3861
3862         for (f = 0; ce_info[f].width; f++) {
3863                 switch (ce_info[f].size_of) {
3864                 case 1:
3865                         ice_read_byte(src_ctx, dest_ctx, &ce_info[f]);
3866                         break;
3867                 case 2:
3868                         ice_read_word(src_ctx, dest_ctx, &ce_info[f]);
3869                         break;
3870                 case 4:
3871                         ice_read_dword(src_ctx, dest_ctx, &ce_info[f]);
3872                         break;
3873                 case 8:
3874                         ice_read_qword(src_ctx, dest_ctx, &ce_info[f]);
3875                         break;
3876                 default:
3877                         /* nothing to do, just keep going */
3878                         break;
3879                 }
3880         }
3881
3882         return ICE_SUCCESS;
3883 }
3884
3885 /**
3886  * ice_get_lan_q_ctx - get the LAN queue context for the given VSI and TC
3887  * @hw: pointer to the HW struct
3888  * @vsi_handle: software VSI handle
3889  * @tc: TC number
3890  * @q_handle: software queue handle
3891  */
3892 struct ice_q_ctx *
3893 ice_get_lan_q_ctx(struct ice_hw *hw, u16 vsi_handle, u8 tc, u16 q_handle)
3894 {
3895         struct ice_vsi_ctx *vsi;
3896         struct ice_q_ctx *q_ctx;
3897
3898         vsi = ice_get_vsi_ctx(hw, vsi_handle);
3899         if (!vsi)
3900                 return NULL;
3901         if (q_handle >= vsi->num_lan_q_entries[tc])
3902                 return NULL;
3903         if (!vsi->lan_q_ctx[tc])
3904                 return NULL;
3905         q_ctx = vsi->lan_q_ctx[tc];
3906         return &q_ctx[q_handle];
3907 }
3908
3909 /**
3910  * ice_ena_vsi_txq
3911  * @pi: port information structure
3912  * @vsi_handle: software VSI handle
3913  * @tc: TC number
3914  * @q_handle: software queue handle
3915  * @num_qgrps: Number of added queue groups
3916  * @buf: list of queue groups to be added
3917  * @buf_size: size of buffer for indirect command
3918  * @cd: pointer to command details structure or NULL
3919  *
3920  * This function adds one LAN queue
3921  */
3922 enum ice_status
3923 ice_ena_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u16 q_handle,
3924                 u8 num_qgrps, struct ice_aqc_add_tx_qgrp *buf, u16 buf_size,
3925                 struct ice_sq_cd *cd)
3926 {
3927         struct ice_aqc_txsched_elem_data node = { 0 };
3928         struct ice_sched_node *parent;
3929         struct ice_q_ctx *q_ctx;
3930         enum ice_status status;
3931         struct ice_hw *hw;
3932
3933         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
3934                 return ICE_ERR_CFG;
3935
3936         if (num_qgrps > 1 || buf->num_txqs > 1)
3937                 return ICE_ERR_MAX_LIMIT;
3938
3939         hw = pi->hw;
3940
3941         if (!ice_is_vsi_valid(hw, vsi_handle))
3942                 return ICE_ERR_PARAM;
3943
3944         ice_acquire_lock(&pi->sched_lock);
3945
3946         q_ctx = ice_get_lan_q_ctx(hw, vsi_handle, tc, q_handle);
3947         if (!q_ctx) {
3948                 ice_debug(hw, ICE_DBG_SCHED, "Enaq: invalid queue handle %d\n",
3949                           q_handle);
3950                 status = ICE_ERR_PARAM;
3951                 goto ena_txq_exit;
3952         }
3953
3954         /* find a parent node */
3955         parent = ice_sched_get_free_qparent(pi, vsi_handle, tc,
3956                                             ICE_SCHED_NODE_OWNER_LAN);
3957         if (!parent) {
3958                 status = ICE_ERR_PARAM;
3959                 goto ena_txq_exit;
3960         }
3961
3962         buf->parent_teid = parent->info.node_teid;
3963         node.parent_teid = parent->info.node_teid;
3964         /* Mark that the values in the "generic" section as valid. The default
3965          * value in the "generic" section is zero. This means that :
3966          * - Scheduling mode is Bytes Per Second (BPS), indicated by Bit 0.
3967          * - 0 priority among siblings, indicated by Bit 1-3.
3968          * - WFQ, indicated by Bit 4.
3969          * - 0 Adjustment value is used in PSM credit update flow, indicated by
3970          * Bit 5-6.
3971          * - Bit 7 is reserved.
3972          * Without setting the generic section as valid in valid_sections, the
3973          * Admin queue command will fail with error code ICE_AQ_RC_EINVAL.
3974          */
3975         buf->txqs[0].info.valid_sections = ICE_AQC_ELEM_VALID_GENERIC;
3976
3977         /* add the LAN queue */
3978         status = ice_aq_add_lan_txq(hw, num_qgrps, buf, buf_size, cd);
3979         if (status != ICE_SUCCESS) {
3980                 ice_debug(hw, ICE_DBG_SCHED, "enable queue %d failed %d\n",
3981                           LE16_TO_CPU(buf->txqs[0].txq_id),
3982                           hw->adminq.sq_last_status);
3983                 goto ena_txq_exit;
3984         }
3985
3986         node.node_teid = buf->txqs[0].q_teid;
3987         node.data.elem_type = ICE_AQC_ELEM_TYPE_LEAF;
3988         q_ctx->q_handle = q_handle;
3989         q_ctx->q_teid = LE32_TO_CPU(node.node_teid);
3990
3991         /* add a leaf node into scheduler tree queue layer */
3992         status = ice_sched_add_node(pi, hw->num_tx_sched_layers - 1, &node);
3993         if (!status)
3994                 status = ice_sched_replay_q_bw(pi, q_ctx);
3995
3996 ena_txq_exit:
3997         ice_release_lock(&pi->sched_lock);
3998         return status;
3999 }
4000
4001 /**
4002  * ice_dis_vsi_txq
4003  * @pi: port information structure
4004  * @vsi_handle: software VSI handle
4005  * @tc: TC number
4006  * @num_queues: number of queues
4007  * @q_handles: pointer to software queue handle array
4008  * @q_ids: pointer to the q_id array
4009  * @q_teids: pointer to queue node teids
4010  * @rst_src: if called due to reset, specifies the reset source
4011  * @vmvf_num: the relative VM or VF number that is undergoing the reset
4012  * @cd: pointer to command details structure or NULL
4013  *
4014  * This function removes queues and their corresponding nodes in SW DB
4015  */
4016 enum ice_status
4017 ice_dis_vsi_txq(struct ice_port_info *pi, u16 vsi_handle, u8 tc, u8 num_queues,
4018                 u16 *q_handles, u16 *q_ids, u32 *q_teids,
4019                 enum ice_disq_rst_src rst_src, u16 vmvf_num,
4020                 struct ice_sq_cd *cd)
4021 {
4022         enum ice_status status = ICE_ERR_DOES_NOT_EXIST;
4023         struct ice_aqc_dis_txq_item qg_list;
4024         struct ice_q_ctx *q_ctx;
4025         u16 i;
4026
4027         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4028                 return ICE_ERR_CFG;
4029
4030         if (!num_queues) {
4031                 /* if queue is disabled already yet the disable queue command
4032                  * has to be sent to complete the VF reset, then call
4033                  * ice_aq_dis_lan_txq without any queue information
4034                  */
4035                 if (rst_src)
4036                         return ice_aq_dis_lan_txq(pi->hw, 0, NULL, 0, rst_src,
4037                                                   vmvf_num, NULL);
4038                 return ICE_ERR_CFG;
4039         }
4040
4041         ice_acquire_lock(&pi->sched_lock);
4042
4043         for (i = 0; i < num_queues; i++) {
4044                 struct ice_sched_node *node;
4045
4046                 node = ice_sched_find_node_by_teid(pi->root, q_teids[i]);
4047                 if (!node)
4048                         continue;
4049                 q_ctx = ice_get_lan_q_ctx(pi->hw, vsi_handle, tc, q_handles[i]);
4050                 if (!q_ctx) {
4051                         ice_debug(pi->hw, ICE_DBG_SCHED, "invalid queue handle%d\n",
4052                                   q_handles[i]);
4053                         continue;
4054                 }
4055                 if (q_ctx->q_handle != q_handles[i]) {
4056                         ice_debug(pi->hw, ICE_DBG_SCHED, "Err:handles %d %d\n",
4057                                   q_ctx->q_handle, q_handles[i]);
4058                         continue;
4059                 }
4060                 qg_list.parent_teid = node->info.parent_teid;
4061                 qg_list.num_qs = 1;
4062                 qg_list.q_id[0] = CPU_TO_LE16(q_ids[i]);
4063                 status = ice_aq_dis_lan_txq(pi->hw, 1, &qg_list,
4064                                             sizeof(qg_list), rst_src, vmvf_num,
4065                                             cd);
4066
4067                 if (status != ICE_SUCCESS)
4068                         break;
4069                 ice_free_sched_node(pi, node);
4070                 q_ctx->q_handle = ICE_INVAL_Q_HANDLE;
4071         }
4072         ice_release_lock(&pi->sched_lock);
4073         return status;
4074 }
4075
4076 /**
4077  * ice_cfg_vsi_qs - configure the new/existing VSI queues
4078  * @pi: port information structure
4079  * @vsi_handle: software VSI handle
4080  * @tc_bitmap: TC bitmap
4081  * @maxqs: max queues array per TC
4082  * @owner: LAN or RDMA
4083  *
4084  * This function adds/updates the VSI queues per TC.
4085  */
4086 static enum ice_status
4087 ice_cfg_vsi_qs(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4088                u16 *maxqs, u8 owner)
4089 {
4090         enum ice_status status = ICE_SUCCESS;
4091         u8 i;
4092
4093         if (!pi || pi->port_state != ICE_SCHED_PORT_STATE_READY)
4094                 return ICE_ERR_CFG;
4095
4096         if (!ice_is_vsi_valid(pi->hw, vsi_handle))
4097                 return ICE_ERR_PARAM;
4098
4099         ice_acquire_lock(&pi->sched_lock);
4100
4101         ice_for_each_traffic_class(i) {
4102                 /* configuration is possible only if TC node is present */
4103                 if (!ice_sched_get_tc_node(pi, i))
4104                         continue;
4105
4106                 status = ice_sched_cfg_vsi(pi, vsi_handle, i, maxqs[i], owner,
4107                                            ice_is_tc_ena(tc_bitmap, i));
4108                 if (status)
4109                         break;
4110         }
4111
4112         ice_release_lock(&pi->sched_lock);
4113         return status;
4114 }
4115
4116 /**
4117  * ice_cfg_vsi_lan - configure VSI LAN queues
4118  * @pi: port information structure
4119  * @vsi_handle: software VSI handle
4120  * @tc_bitmap: TC bitmap
4121  * @max_lanqs: max LAN queues array per TC
4122  *
4123  * This function adds/updates the VSI LAN queues per TC.
4124  */
4125 enum ice_status
4126 ice_cfg_vsi_lan(struct ice_port_info *pi, u16 vsi_handle, u16 tc_bitmap,
4127                 u16 *max_lanqs)
4128 {
4129         return ice_cfg_vsi_qs(pi, vsi_handle, tc_bitmap, max_lanqs,
4130                               ICE_SCHED_NODE_OWNER_LAN);
4131 }
4132
4133 /**
4134  * ice_is_main_vsi - checks whether the VSI is main VSI
4135  * @hw: pointer to the HW struct
4136  * @vsi_handle: VSI handle
4137  *
4138  * Checks whether the VSI is the main VSI (the first PF VSI created on
4139  * given PF).
4140  */
4141 static bool ice_is_main_vsi(struct ice_hw *hw, u16 vsi_handle)
4142 {
4143         return vsi_handle == ICE_MAIN_VSI_HANDLE && hw->vsi_ctx[vsi_handle];
4144 }
4145
4146 /**
4147  * ice_replay_pre_init - replay pre initialization
4148  * @hw: pointer to the HW struct
4149  * @sw: pointer to switch info struct for which function initializes filters
4150  *
4151  * Initializes required config data for VSI, FD, ACL, and RSS before replay.
4152  */
4153 static enum ice_status
4154 ice_replay_pre_init(struct ice_hw *hw, struct ice_switch_info *sw)
4155 {
4156         u8 i;
4157
4158         /* Delete old entries from replay filter list head if there is any */
4159         ice_rm_sw_replay_rule_info(hw, sw);
4160         /* In start of replay, move entries into replay_rules list, it
4161          * will allow adding rules entries back to filt_rules list,
4162          * which is operational list.
4163          */
4164         for (i = 0; i < ICE_MAX_NUM_RECIPES; i++)
4165                 LIST_REPLACE_INIT(&sw->recp_list[i].filt_rules,
4166                                   &sw->recp_list[i].filt_replay_rules);
4167         ice_sched_replay_agg_vsi_preinit(hw);
4168
4169         return ice_sched_replay_tc_node_bw(hw->port_info);
4170 }
4171
4172 /**
4173  * ice_replay_vsi - replay VSI configuration
4174  * @hw: pointer to the HW struct
4175  * @vsi_handle: driver VSI handle
4176  *
4177  * Restore all VSI configuration after reset. It is required to call this
4178  * function with main VSI first.
4179  */
4180 enum ice_status ice_replay_vsi(struct ice_hw *hw, u16 vsi_handle)
4181 {
4182         struct ice_switch_info *sw = hw->switch_info;
4183         struct ice_port_info *pi = hw->port_info;
4184         enum ice_status status;
4185
4186         if (!ice_is_vsi_valid(hw, vsi_handle))
4187                 return ICE_ERR_PARAM;
4188
4189         /* Replay pre-initialization if there is any */
4190         if (ice_is_main_vsi(hw, vsi_handle)) {
4191                 status = ice_replay_pre_init(hw, sw);
4192                 if (status)
4193                         return status;
4194         }
4195         /* Replay per VSI all RSS configurations */
4196         status = ice_replay_rss_cfg(hw, vsi_handle);
4197         if (status)
4198                 return status;
4199         /* Replay per VSI all filters */
4200         status = ice_replay_vsi_all_fltr(hw, pi, vsi_handle);
4201         if (!status)
4202                 status = ice_replay_vsi_agg(hw, vsi_handle);
4203         return status;
4204 }
4205
4206 /**
4207  * ice_replay_post - post replay configuration cleanup
4208  * @hw: pointer to the HW struct
4209  *
4210  * Post replay cleanup.
4211  */
4212 void ice_replay_post(struct ice_hw *hw)
4213 {
4214         /* Delete old entries from replay filter list head */
4215         ice_rm_all_sw_replay_rule_info(hw);
4216         ice_sched_replay_agg(hw);
4217 }
4218
4219 /**
4220  * ice_stat_update40 - read 40 bit stat from the chip and update stat values
4221  * @hw: ptr to the hardware info
4222  * @reg: offset of 64 bit HW register to read from
4223  * @prev_stat_loaded: bool to specify if previous stats are loaded
4224  * @prev_stat: ptr to previous loaded stat value
4225  * @cur_stat: ptr to current stat value
4226  */
4227 void
4228 ice_stat_update40(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4229                   u64 *prev_stat, u64 *cur_stat)
4230 {
4231         u64 new_data = rd64(hw, reg) & (BIT_ULL(40) - 1);
4232
4233         /* device stats are not reset at PFR, they likely will not be zeroed
4234          * when the driver starts. Thus, save the value from the first read
4235          * without adding to the statistic value so that we report stats which
4236          * count up from zero.
4237          */
4238         if (!prev_stat_loaded) {
4239                 *prev_stat = new_data;
4240                 return;
4241         }
4242
4243         /* Calculate the difference between the new and old values, and then
4244          * add it to the software stat value.
4245          */
4246         if (new_data >= *prev_stat)
4247                 *cur_stat += new_data - *prev_stat;
4248         else
4249                 /* to manage the potential roll-over */
4250                 *cur_stat += (new_data + BIT_ULL(40)) - *prev_stat;
4251
4252         /* Update the previously stored value to prepare for next read */
4253         *prev_stat = new_data;
4254 }
4255
4256 /**
4257  * ice_stat_update32 - read 32 bit stat from the chip and update stat values
4258  * @hw: ptr to the hardware info
4259  * @reg: offset of HW register to read from
4260  * @prev_stat_loaded: bool to specify if previous stats are loaded
4261  * @prev_stat: ptr to previous loaded stat value
4262  * @cur_stat: ptr to current stat value
4263  */
4264 void
4265 ice_stat_update32(struct ice_hw *hw, u32 reg, bool prev_stat_loaded,
4266                   u64 *prev_stat, u64 *cur_stat)
4267 {
4268         u32 new_data;
4269
4270         new_data = rd32(hw, reg);
4271
4272         /* device stats are not reset at PFR, they likely will not be zeroed
4273          * when the driver starts. Thus, save the value from the first read
4274          * without adding to the statistic value so that we report stats which
4275          * count up from zero.
4276          */
4277         if (!prev_stat_loaded) {
4278                 *prev_stat = new_data;
4279                 return;
4280         }
4281
4282         /* Calculate the difference between the new and old values, and then
4283          * add it to the software stat value.
4284          */
4285         if (new_data >= *prev_stat)
4286                 *cur_stat += new_data - *prev_stat;
4287         else
4288                 /* to manage the potential roll-over */
4289                 *cur_stat += (new_data + BIT_ULL(32)) - *prev_stat;
4290
4291         /* Update the previously stored value to prepare for next read */
4292         *prev_stat = new_data;
4293 }
4294
4295 /**
4296  * ice_stat_update_repc - read GLV_REPC stats from chip and update stat values
4297  * @hw: ptr to the hardware info
4298  * @vsi_handle: VSI handle
4299  * @prev_stat_loaded: bool to specify if the previous stat values are loaded
4300  * @cur_stats: ptr to current stats structure
4301  *
4302  * The GLV_REPC statistic register actually tracks two 16bit statistics, and
4303  * thus cannot be read using the normal ice_stat_update32 function.
4304  *
4305  * Read the GLV_REPC register associated with the given VSI, and update the
4306  * rx_no_desc and rx_error values in the ice_eth_stats structure.
4307  *
4308  * Because the statistics in GLV_REPC stick at 0xFFFF, the register must be
4309  * cleared each time it's read.
4310  *
4311  * Note that the GLV_RDPC register also counts the causes that would trigger
4312  * GLV_REPC. However, it does not give the finer grained detail about why the
4313  * packets are being dropped. The GLV_REPC values can be used to distinguish
4314  * whether Rx packets are dropped due to errors or due to no available
4315  * descriptors.
4316  */
4317 void
4318 ice_stat_update_repc(struct ice_hw *hw, u16 vsi_handle, bool prev_stat_loaded,
4319                      struct ice_eth_stats *cur_stats)
4320 {
4321         u16 vsi_num, no_desc, error_cnt;
4322         u32 repc;
4323
4324         if (!ice_is_vsi_valid(hw, vsi_handle))
4325                 return;
4326
4327         vsi_num = ice_get_hw_vsi_num(hw, vsi_handle);
4328
4329         /* If we haven't loaded stats yet, just clear the current value */
4330         if (!prev_stat_loaded) {
4331                 wr32(hw, GLV_REPC(vsi_num), 0);
4332                 return;
4333         }
4334
4335         repc = rd32(hw, GLV_REPC(vsi_num));
4336         no_desc = (repc & GLV_REPC_NO_DESC_CNT_M) >> GLV_REPC_NO_DESC_CNT_S;
4337         error_cnt = (repc & GLV_REPC_ERROR_CNT_M) >> GLV_REPC_ERROR_CNT_S;
4338
4339         /* Clear the count by writing to the stats register */
4340         wr32(hw, GLV_REPC(vsi_num), 0);
4341
4342         cur_stats->rx_no_desc += no_desc;
4343         cur_stats->rx_errors += error_cnt;
4344 }
4345
4346 /**
4347  * ice_sched_query_elem - query element information from HW
4348  * @hw: pointer to the HW struct
4349  * @node_teid: node TEID to be queried
4350  * @buf: buffer to element information
4351  *
4352  * This function queries HW element information
4353  */
4354 enum ice_status
4355 ice_sched_query_elem(struct ice_hw *hw, u32 node_teid,
4356                      struct ice_aqc_get_elem *buf)
4357 {
4358         u16 buf_size, num_elem_ret = 0;
4359         enum ice_status status;
4360
4361         buf_size = sizeof(*buf);
4362         ice_memset(buf, 0, buf_size, ICE_NONDMA_MEM);
4363         buf->generic[0].node_teid = CPU_TO_LE32(node_teid);
4364         status = ice_aq_query_sched_elems(hw, 1, buf, buf_size, &num_elem_ret,
4365                                           NULL);
4366         if (status != ICE_SUCCESS || num_elem_ret != 1)
4367                 ice_debug(hw, ICE_DBG_SCHED, "query element failed\n");
4368         return status;
4369 }
4370
4371 /**
4372  * ice_get_fw_mode - returns FW mode
4373  * @hw: pointer to the HW struct
4374  */
4375 enum ice_fw_modes ice_get_fw_mode(struct ice_hw *hw)
4376 {
4377 #define ICE_FW_MODE_DBG_M BIT(0)
4378 #define ICE_FW_MODE_REC_M BIT(1)
4379 #define ICE_FW_MODE_ROLLBACK_M BIT(2)
4380         u32 fw_mode;
4381
4382         /* check the current FW mode */
4383         fw_mode = rd32(hw, GL_MNG_FWSM) & GL_MNG_FWSM_FW_MODES_M;
4384
4385         if (fw_mode & ICE_FW_MODE_DBG_M)
4386                 return ICE_FW_MODE_DBG;
4387         else if (fw_mode & ICE_FW_MODE_REC_M)
4388                 return ICE_FW_MODE_REC;
4389         else if (fw_mode & ICE_FW_MODE_ROLLBACK_M)
4390                 return ICE_FW_MODE_ROLLBACK;
4391         else
4392                 return ICE_FW_MODE_NORMAL;
4393 }
4394
4395 /**
4396  * ice_fw_supports_link_override
4397  * @hw: pointer to the hardware structure
4398  *
4399  * Checks if the firmware supports link override
4400  */
4401 bool ice_fw_supports_link_override(struct ice_hw *hw)
4402 {
4403         /* Currently, only supported for E810 devices */
4404         if (hw->mac_type != ICE_MAC_E810)
4405                 return false;
4406
4407         if (hw->api_maj_ver == ICE_FW_API_LINK_OVERRIDE_MAJ) {
4408                 if (hw->api_min_ver > ICE_FW_API_LINK_OVERRIDE_MIN)
4409                         return true;
4410                 if (hw->api_min_ver == ICE_FW_API_LINK_OVERRIDE_MIN &&
4411                     hw->api_patch >= ICE_FW_API_LINK_OVERRIDE_PATCH)
4412                         return true;
4413         } else if (hw->api_maj_ver > ICE_FW_API_LINK_OVERRIDE_MAJ) {
4414                 return true;
4415         }
4416
4417         return false;
4418 }
4419
4420 /**
4421  * ice_get_link_default_override
4422  * @ldo: pointer to the link default override struct
4423  * @pi: pointer to the port info struct
4424  *
4425  * Gets the link default override for a port
4426  */
4427 enum ice_status
4428 ice_get_link_default_override(struct ice_link_default_override_tlv *ldo,
4429                               struct ice_port_info *pi)
4430 {
4431         u16 i, tlv, tlv_len, tlv_start, buf, offset;
4432         struct ice_hw *hw = pi->hw;
4433         enum ice_status status;
4434
4435         status = ice_get_pfa_module_tlv(hw, &tlv, &tlv_len,
4436                                         ICE_SR_LINK_DEFAULT_OVERRIDE_PTR);
4437         if (status) {
4438                 ice_debug(hw, ICE_DBG_INIT,
4439                           "Failed to read link override TLV.\n");
4440                 return status;
4441         }
4442
4443         /* Each port has its own config; calculate for our port */
4444         tlv_start = tlv + pi->lport * ICE_SR_PFA_LINK_OVERRIDE_WORDS +
4445                 ICE_SR_PFA_LINK_OVERRIDE_OFFSET;
4446
4447         /* link options first */
4448         status = ice_read_sr_word(hw, tlv_start, &buf);
4449         if (status) {
4450                 ice_debug(hw, ICE_DBG_INIT,
4451                           "Failed to read override link options.\n");
4452                 return status;
4453         }
4454         ldo->options = buf & ICE_LINK_OVERRIDE_OPT_M;
4455         ldo->phy_config = (buf & ICE_LINK_OVERRIDE_PHY_CFG_M) >>
4456                 ICE_LINK_OVERRIDE_PHY_CFG_S;
4457
4458         /* link PHY config */
4459         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET;
4460         status = ice_read_sr_word(hw, offset, &buf);
4461         if (status) {
4462                 ice_debug(hw, ICE_DBG_INIT,
4463                           "Failed to read override phy config.\n");
4464                 return status;
4465         }
4466         ldo->fec_options = buf & ICE_LINK_OVERRIDE_FEC_OPT_M;
4467
4468         /* PHY types low */
4469         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET;
4470         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4471                 status = ice_read_sr_word(hw, (offset + i), &buf);
4472                 if (status) {
4473                         ice_debug(hw, ICE_DBG_INIT,
4474                                   "Failed to read override link options.\n");
4475                         return status;
4476                 }
4477                 /* shift 16 bits at a time to fill 64 bits */
4478                 ldo->phy_type_low |= ((u64)buf << (i * 16));
4479         }
4480
4481         /* PHY types high */
4482         offset = tlv_start + ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET +
4483                 ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS;
4484         for (i = 0; i < ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS; i++) {
4485                 status = ice_read_sr_word(hw, (offset + i), &buf);
4486                 if (status) {
4487                         ice_debug(hw, ICE_DBG_INIT,
4488                                   "Failed to read override link options.\n");
4489                         return status;
4490                 }
4491                 /* shift 16 bits at a time to fill 64 bits */
4492                 ldo->phy_type_high |= ((u64)buf << (i * 16));
4493         }
4494
4495         return status;
4496 }