drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2019
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #ifndef _FORCE_
  18 #define _FORCE_
  19 #endif
  20
  21 #define ICE_BYTES_PER_WORD      2
  22 #define ICE_BYTES_PER_DWORD     4
  23 #define ICE_MAX_TRAFFIC_CLASS   8
  24
  25 #ifndef MIN_T
  26 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  27 #endif
  28
  29 #ifndef IS_ASCII
  30 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  31 #endif
  32
  33 #include "ice_status.h"
  34 #include "ice_hw_autogen.h"
  35 #include "ice_devids.h"
  36 #include "ice_osdep.h"
  37 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  38 #include "ice_controlq.h"
  39 #include "ice_lan_tx_rx.h"
  40 #include "ice_flex_type.h"
  41 #include "ice_protocol_type.h"
  42
  43 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  44 {
  45         return ice_is_bit_set(&bitmap, tc);
  46 }
  47
  48 #ifndef DIV_64BIT
  49 #define DIV_64BIT(n, d) ((n) / (d))
  50 #endif /* DIV_64BIT */
  51
  52 static inline u64 round_up_64bit(u64 a, u32 b)
  53 {
  54         return DIV_64BIT(((a) + (b) / 2), (b));
  55 }
  56
  57 static inline u32 ice_round_to_num(u32 N, u32 R)
  58 {
  59         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
  60                 ((((N) + (R) - 1) / (R)) * (R)));
  61 }
  62
  63 /* Driver always calls main vsi_handle first */
  64 #define ICE_MAIN_VSI_HANDLE             0
  65
  66 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
  67 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
  68
  69 /* Data type manipulation macros. */
  70 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
  71 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
  72 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
  73
  74 /* debug masks - set these bits in hw->debug_mask to control output */
  75 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
  76 #define ICE_DBG_INIT            BIT_ULL(1)
  77 #define ICE_DBG_RELEASE         BIT_ULL(2)
  78 #define ICE_DBG_FW_LOG          BIT_ULL(3)
  79 #define ICE_DBG_LINK            BIT_ULL(4)
  80 #define ICE_DBG_PHY             BIT_ULL(5)
  81 #define ICE_DBG_QCTX            BIT_ULL(6)
  82 #define ICE_DBG_NVM             BIT_ULL(7)
  83 #define ICE_DBG_LAN             BIT_ULL(8)
  84 #define ICE_DBG_FLOW            BIT_ULL(9)
  85 #define ICE_DBG_DCB             BIT_ULL(10)
  86 #define ICE_DBG_DIAG            BIT_ULL(11)
  87 #define ICE_DBG_FD              BIT_ULL(12)
  88 #define ICE_DBG_SW              BIT_ULL(13)
  89 #define ICE_DBG_SCHED           BIT_ULL(14)
  90
  91 #define ICE_DBG_PKG             BIT_ULL(16)
  92 #define ICE_DBG_RES             BIT_ULL(17)
  93 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
  94 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
  95 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
  96 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
  97 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
  98                                  ICE_DBG_AQ_DESC        | \
  99                                  ICE_DBG_AQ_DESC_BUF    | \
 100                                  ICE_DBG_AQ_CMD)
 101
 102 #define ICE_DBG_USER            BIT_ULL(31)
 103 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 104
 105
 106
 107
 108
 109
 110 enum ice_aq_res_ids {
 111         ICE_NVM_RES_ID = 1,
 112         ICE_SPD_RES_ID,
 113         ICE_CHANGE_LOCK_RES_ID,
 114         ICE_GLOBAL_CFG_LOCK_RES_ID
 115 };
 116
 117 /* FW update timeout definitions are in milliseconds */
 118 #define ICE_NVM_TIMEOUT                 180000
 119 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 120 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 121
 122 enum ice_aq_res_access_type {
 123         ICE_RES_READ = 1,
 124         ICE_RES_WRITE
 125 };
 126
 127 struct ice_driver_ver {
 128         u8 major_ver;
 129         u8 minor_ver;
 130         u8 build_ver;
 131         u8 subbuild_ver;
 132         u8 driver_string[32];
 133 };
 134
 135 enum ice_fc_mode {
 136         ICE_FC_NONE = 0,
 137         ICE_FC_RX_PAUSE,
 138         ICE_FC_TX_PAUSE,
 139         ICE_FC_FULL,
 140         ICE_FC_PFC,
 141         ICE_FC_DFLT
 142 };
 143
 144 enum ice_phy_cache_mode {
 145         ICE_FC_MODE = 0,
 146         ICE_SPEED_MODE,
 147         ICE_FEC_MODE
 148 };
 149
 150 enum ice_fec_mode {
 151         ICE_FEC_NONE = 0,
 152         ICE_FEC_RS,
 153         ICE_FEC_BASER,
 154         ICE_FEC_AUTO
 155 };
 156
 157 struct ice_phy_cache_mode_data {
 158         union {
 159                 enum ice_fec_mode curr_user_fec_req;
 160                 enum ice_fc_mode curr_user_fc_req;
 161                 u16 curr_user_speed_req;
 162         } data;
 163 };
 164
 165 enum ice_set_fc_aq_failures {
 166         ICE_SET_FC_AQ_FAIL_NONE = 0,
 167         ICE_SET_FC_AQ_FAIL_GET,
 168         ICE_SET_FC_AQ_FAIL_SET,
 169         ICE_SET_FC_AQ_FAIL_UPDATE
 170 };
 171
 172 /* These are structs for managing the hardware information and the operations */
 173 /* MAC types */
 174 enum ice_mac_type {
 175         ICE_MAC_UNKNOWN = 0,
 176         ICE_MAC_GENERIC,
 177 };
 178
 179 /* Media Types */
 180 enum ice_media_type {
 181         ICE_MEDIA_UNKNOWN = 0,
 182         ICE_MEDIA_FIBER,
 183         ICE_MEDIA_BASET,
 184         ICE_MEDIA_BACKPLANE,
 185         ICE_MEDIA_DA,
 186 };
 187
 188 /* Software VSI types. */
 189 enum ice_vsi_type {
 190         ICE_VSI_PF = 0,
 191         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 192 #ifdef ADQ_SUPPORT
 193         ICE_VSI_CHNL = 4,
 194 #endif /* ADQ_SUPPORT */
 195         ICE_VSI_LB = 6,
 196 };
 197
 198 struct ice_link_status {
 199         /* Refer to ice_aq_phy_type for bits definition */
 200         u64 phy_type_low;
 201         u64 phy_type_high;
 202         u8 topo_media_conflict;
 203         u16 max_frame_size;
 204         u16 link_speed;
 205         u16 req_speeds;
 206         u8 lse_ena;     /* Link Status Event notification */
 207         u8 link_info;
 208         u8 an_info;
 209         u8 ext_info;
 210         u8 fec_info;
 211         u8 pacing;
 212         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 213          * ice_aqc_get_phy_caps structure
 214          */
 215         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 216 };
 217
 218 /* Different data queue types: These are mainly for SW consumption. */
 219 enum ice_q {
 220         ICE_DATA_Q_DOORBELL,
 221         ICE_DATA_Q_CMPL,
 222         ICE_DATA_Q_QUANTA,
 223         ICE_DATA_Q_RX,
 224         ICE_DATA_Q_TX,
 225 };
 226
 227 /* Different reset sources for which a disable queue AQ call has to be made in
 228  * order to clean the Tx scheduler as a part of the reset
 229  */
 230 enum ice_disq_rst_src {
 231         ICE_NO_RESET = 0,
 232         ICE_VM_RESET,
 233 };
 234
 235 /* PHY info such as phy_type, etc... */
 236 struct ice_phy_info {
 237         struct ice_link_status link_info;
 238         struct ice_link_status link_info_old;
 239         u64 phy_type_low;
 240         u64 phy_type_high;
 241         enum ice_media_type media_type;
 242         u8 get_link_info;
 243         /* Please refer to struct ice_aqc_get_link_status_data to get
 244          * detail of enable bit in curr_user_speed_req
 245          */
 246         u16 curr_user_speed_req;
 247         enum ice_fec_mode curr_user_fec_req;
 248         enum ice_fc_mode curr_user_fc_req;
 249         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 250 };
 251
 252 #define ICE_MAX_NUM_MIRROR_RULES        64
 253
 254 /* protocol enumeration for filters */
 255 enum ice_fltr_ptype {
 256         /* NONE - used for undef/error */
 257         ICE_FLTR_PTYPE_NONF_NONE = 0,
 258         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 259         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 260         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 261         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 262         ICE_FLTR_PTYPE_FRAG_IPV4,
 263         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 264         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 265         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 266         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 267         ICE_FLTR_PTYPE_MAX,
 268 };
 269
 270 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 271 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 272
 273 struct ice_fd_hw_prof {
 274         struct ice_flow_seg_info *fdir_seg;
 275         int cnt;
 276         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 277         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 278 };
 279
 280 /* Common HW capabilities for SW use */
 281 struct ice_hw_common_caps {
 282         /* Write CSR protection */
 283         u64 wr_csr_prot;
 284         u32 switching_mode;
 285         /* switching mode supported - EVB switching (including cloud) */
 286 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 287
 288         /* Manageablity mode & supported protocols over MCTP */
 289         u32 mgmt_mode;
 290 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 291 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 292 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 293
 294         u32 mgmt_protocols_mctp;
 295 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 296 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 297 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 298 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 299
 300         u32 os2bmc;
 301         u32 valid_functions;
 302         /* DCB capabilities */
 303         u32 active_tc_bitmap;
 304         u32 maxtc;
 305
 306         /* RSS related capabilities */
 307         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 308         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 309
 310         /* Tx/Rx queues */
 311         u32 num_rxq;                    /* Number/Total Rx queues */
 312         u32 rxq_first_id;               /* First queue ID for Rx queues */
 313         u32 num_txq;                    /* Number/Total Tx queues */
 314         u32 txq_first_id;               /* First queue ID for Tx queues */
 315
 316         /* MSI-X vectors */
 317         u32 num_msix_vectors;
 318         u32 msix_vector_first_id;
 319
 320         /* Max MTU for function or device */
 321         u32 max_mtu;
 322
 323         /* WOL related */
 324         u32 num_wol_proxy_fltr;
 325         u32 wol_proxy_vsi_seid;
 326
 327         /* LED/SDP pin count */
 328         u32 led_pin_num;
 329         u32 sdp_pin_num;
 330
 331         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 332 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 333 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 334         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 335         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 336
 337         /* EVB capabilities */
 338         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 339         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 340
 341         u8 dcb;
 342         u8 iscsi;
 343         u8 mgmt_cem;
 344
 345         /* WoL and APM support */
 346 #define ICE_WOL_SUPPORT_M               BIT(0)
 347 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 348 #define ICE_PROXY_SUPPORT_M             BIT(2)
 349         u8 apm_wol_support;
 350         u8 acpi_prog_mthd;
 351         u8 proxy_support;
 352 };
 353
 354
 355 /* Function specific capabilities */
 356 struct ice_hw_func_caps {
 357         struct ice_hw_common_caps common_cap;
 358         u32 guar_num_vsi;
 359         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 360         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 361 };
 362
 363 /* Device wide capabilities */
 364 struct ice_hw_dev_caps {
 365         struct ice_hw_common_caps common_cap;
 366         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 367         u32 num_flow_director_fltr;     /* Number of FD filters available */
 368 };
 369
 370
 371 /* Information about MAC such as address, etc... */
 372 struct ice_mac_info {
 373         u8 lan_addr[ETH_ALEN];
 374         u8 perm_addr[ETH_ALEN];
 375         u8 port_addr[ETH_ALEN];
 376         u8 wol_addr[ETH_ALEN];
 377 };
 378
 379 /* PCI bus types */
 380 enum ice_bus_type {
 381         ice_bus_unknown = 0,
 382         ice_bus_pci_express,
 383         ice_bus_embedded, /* Is device Embedded versus card */
 384         ice_bus_reserved
 385 };
 386
 387 /* PCI bus speeds */
 388 enum ice_pcie_bus_speed {
 389         ice_pcie_speed_unknown  = 0xff,
 390         ice_pcie_speed_2_5GT    = 0x14,
 391         ice_pcie_speed_5_0GT    = 0x15,
 392         ice_pcie_speed_8_0GT    = 0x16,
 393         ice_pcie_speed_16_0GT   = 0x17
 394 };
 395
 396 /* PCI bus widths */
 397 enum ice_pcie_link_width {
 398         ice_pcie_lnk_width_resrv        = 0x00,
 399         ice_pcie_lnk_x1                 = 0x01,
 400         ice_pcie_lnk_x2                 = 0x02,
 401         ice_pcie_lnk_x4                 = 0x04,
 402         ice_pcie_lnk_x8                 = 0x08,
 403         ice_pcie_lnk_x12                = 0x0C,
 404         ice_pcie_lnk_x16                = 0x10,
 405         ice_pcie_lnk_x32                = 0x20,
 406         ice_pcie_lnk_width_unknown      = 0xff,
 407 };
 408
 409 /* Reset types used to determine which kind of reset was requested. These
 410  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 411  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 412  * because its reset source is different than the other types listed.
 413  */
 414 enum ice_reset_req {
 415         ICE_RESET_POR   = 0,
 416         ICE_RESET_INVAL = 0,
 417         ICE_RESET_CORER = 1,
 418         ICE_RESET_GLOBR = 2,
 419         ICE_RESET_EMPR  = 3,
 420         ICE_RESET_PFR   = 4,
 421 };
 422
 423 /* Bus parameters */
 424 struct ice_bus_info {
 425         enum ice_pcie_bus_speed speed;
 426         enum ice_pcie_link_width width;
 427         enum ice_bus_type type;
 428         u16 domain_num;
 429         u16 device;
 430         u8 func;
 431         u8 bus_num;
 432 };
 433
 434 /* Flow control (FC) parameters */
 435 struct ice_fc_info {
 436         enum ice_fc_mode current_mode;  /* FC mode in effect */
 437         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 438 };
 439
 440 /* NVM Information */
 441 struct ice_nvm_info {
 442         u32 eetrack;                    /* NVM data version */
 443         u32 oem_ver;                    /* OEM version info */
 444         u16 sr_words;                   /* Shadow RAM size in words */
 445         u16 ver;                        /* NVM package version */
 446         u8 blank_nvm_mode;              /* is NVM empty (no FW present)*/
 447 };
 448
 449 /* Max number of port to queue branches w.r.t topology */
 450 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 451
 452 #define ice_for_each_traffic_class(_i)  \
 453         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 454
 455 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 456  * to driver defined policy for default aggregator
 457  */
 458 #define ICE_INVAL_TEID 0xFFFFFFFF
 459 #define ICE_DFLT_AGG_ID 0
 460
 461 struct ice_sched_node {
 462         struct ice_sched_node *parent;
 463         struct ice_sched_node *sibling; /* next sibling in the same layer */
 464         struct ice_sched_node **children;
 465         struct ice_aqc_txsched_elem_data info;
 466         u32 agg_id;                     /* aggregator group ID */
 467         u16 vsi_handle;
 468         u8 in_use;                      /* suspended or in use */
 469         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 470         u8 num_children;
 471         u8 tc_num;
 472         u8 owner;
 473 #define ICE_SCHED_NODE_OWNER_LAN        0
 474 #define ICE_SCHED_NODE_OWNER_AE         1
 475 #define ICE_SCHED_NODE_OWNER_RDMA       2
 476 };
 477
 478 /* Access Macros for Tx Sched Elements data */
 479 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 480 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 481 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 482         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 483 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 484         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 485 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 486 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 487         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 488 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 489         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 490
 491 struct ice_sched_rl_profle {
 492         u32 rate; /* In Kbps */
 493         struct ice_aqc_rl_profile_elem info;
 494 };
 495
 496 /* The aggregator type determines if identifier is for a VSI group,
 497  * aggregator group, aggregator of queues, or queue group.
 498  */
 499 enum ice_agg_type {
 500         ICE_AGG_TYPE_UNKNOWN = 0,
 501         ICE_AGG_TYPE_TC,
 502         ICE_AGG_TYPE_AGG, /* aggregator */
 503         ICE_AGG_TYPE_VSI,
 504         ICE_AGG_TYPE_QG,
 505         ICE_AGG_TYPE_Q
 506 };
 507
 508 /* Rate limit types */
 509 enum ice_rl_type {
 510         ICE_UNKNOWN_BW = 0,
 511         ICE_MIN_BW,             /* for CIR profile */
 512         ICE_MAX_BW,             /* for EIR profile */
 513         ICE_SHARED_BW           /* for shared profile */
 514 };
 515
 516 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 517 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 518 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 519 #define ICE_SCHED_NO_PRIORITY           0
 520 #define ICE_SCHED_NO_BW_WT              0
 521 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 522 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 523 #define ICE_SCHED_DFLT_BW_WT            1
 524 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 525 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 526
 527 /* Access Macros for Tx Sched RL Profile data */
 528 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 529 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 530 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 531 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 532 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 533
 534
 535 /* The following tree example shows the naming conventions followed under
 536  * ice_port_info struct for default scheduler tree topology.
 537  *
 538  *                 A tree on a port
 539  *                       *                ---> root node
 540  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 541  *            *  *  *  *   *  *  *  *     |
 542  *           /                            |
 543  *          *                             |
 544  *         /                              |-> num_elements (range:1 - 9)
 545  *        *                               |   implies num_of_layers
 546  *       /                                |
 547  *   (a)*                                 |
 548  *
 549  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 550  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 551  *  need TEID of (a) to add queues.
 552  *
 553  *  This tree
 554  *       -> has 8 branches (one for each TC)
 555  *       -> First branch (TC0) has 4 elements
 556  *       -> has 4 layers
 557  *       -> (a) is the topmost layer node created by firmware on branch 0
 558  *
 559  *  Note: Above asterisk tree covers only basic terminology and scenario.
 560  *  Refer to the documentation for more info.
 561  */
 562
 563  /* Data structure for saving BW information */
 564 enum ice_bw_type {
 565         ICE_BW_TYPE_PRIO,
 566         ICE_BW_TYPE_CIR,
 567         ICE_BW_TYPE_CIR_WT,
 568         ICE_BW_TYPE_EIR,
 569         ICE_BW_TYPE_EIR_WT,
 570         ICE_BW_TYPE_SHARED,
 571         ICE_BW_TYPE_CNT         /* This must be last */
 572 };
 573
 574 struct ice_bw {
 575         u32 bw;
 576         u16 bw_alloc;
 577 };
 578
 579 struct ice_bw_type_info {
 580         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 581         u8 generic;
 582         struct ice_bw cir_bw;
 583         struct ice_bw eir_bw;
 584         u32 shared_bw;
 585 };
 586
 587 /* VSI queue context structure for given TC */
 588 struct ice_q_ctx {
 589         u16  q_handle;
 590         u32  q_teid;
 591         /* bw_t_info saves queue BW information */
 592         struct ice_bw_type_info bw_t_info;
 593 };
 594
 595 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 596 struct ice_sched_vsi_info {
 597         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 598         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 599         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 600         /* bw_t_info saves VSI BW information */
 601         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 602 };
 603
 604 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 605 struct ice_dcb_ets_cfg {
 606         u8 willing;
 607         u8 cbs;
 608         u8 maxtcs;
 609         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 610         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 611         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 612 };
 613
 614 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 615 struct ice_dcb_pfc_cfg {
 616         u8 willing;
 617         u8 mbc;
 618         u8 pfccap;
 619         u8 pfcena;
 620 };
 621
 622 /* CEE or IEEE 802.1Qaz Application Priority data */
 623 struct ice_dcb_app_priority_table {
 624         u16 prot_id;
 625         u8 priority;
 626         u8 selector;
 627 };
 628
 629 #define ICE_MAX_USER_PRIORITY   8
 630 #define ICE_DCBX_MAX_APPS       32
 631 #define ICE_LLDPDU_SIZE         1500
 632 #define ICE_TLV_STATUS_OPER     0x1
 633 #define ICE_TLV_STATUS_SYNC     0x2
 634 #define ICE_TLV_STATUS_ERR      0x4
 635 #define ICE_APP_PROT_ID_FCOE    0x8906
 636 #define ICE_APP_PROT_ID_ISCSI   0x0cbc
 637 #define ICE_APP_PROT_ID_FIP     0x8914
 638 #define ICE_APP_SEL_ETHTYPE     0x1
 639 #define ICE_APP_SEL_TCPIP       0x2
 640 #define ICE_CEE_APP_SEL_ETHTYPE 0x0
 641 #define ICE_CEE_APP_SEL_TCPIP   0x1
 642
 643 struct ice_dcbx_cfg {
 644         u32 numapps;
 645         u32 tlv_status; /* CEE mode TLV status */
 646         struct ice_dcb_ets_cfg etscfg;
 647         struct ice_dcb_ets_cfg etsrec;
 648         struct ice_dcb_pfc_cfg pfc;
 649         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 650         u8 dcbx_mode;
 651 #define ICE_DCBX_MODE_CEE       0x1
 652 #define ICE_DCBX_MODE_IEEE      0x2
 653         u8 app_mode;
 654 #define ICE_DCBX_APPS_NON_WILLING       0x1
 655 };
 656
 657 struct ice_port_info {
 658         struct ice_sched_node *root;    /* Root Node per Port */
 659         struct ice_hw *hw;              /* back pointer to HW instance */
 660         u32 last_node_teid;             /* scheduler last node info */
 661         u16 sw_id;                      /* Initial switch ID belongs to port */
 662         u16 pf_vf_num;
 663         u8 port_state;
 664 #define ICE_SCHED_PORT_STATE_INIT       0x0
 665 #define ICE_SCHED_PORT_STATE_READY      0x1
 666         u8 lport;
 667 #define ICE_LPORT_MASK                  0xff
 668         u16 dflt_tx_vsi_rule_id;
 669         u16 dflt_tx_vsi_num;
 670         u16 dflt_rx_vsi_rule_id;
 671         u16 dflt_rx_vsi_num;
 672         struct ice_fc_info fc;
 673         struct ice_mac_info mac;
 674         struct ice_phy_info phy;
 675         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 676         struct ice_sched_node *
 677                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 678         /* List contain profile ID(s) and other params per layer */
 679         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 680         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 681         /* DCBX info */
 682         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 683         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 684         /* LLDP/DCBX Status */
 685         u8 dcbx_status:3;               /* see ICE_DCBX_STATUS_DIS */
 686         u8 is_sw_lldp:1;
 687         u8 is_vf:1;
 688 };
 689
 690 struct ice_switch_info {
 691         struct LIST_HEAD_TYPE vsi_list_map_head;
 692         struct ice_sw_recipe *recp_list;
 693 };
 694
 695 /* FW logging configuration */
 696 struct ice_fw_log_evnt {
 697         u8 cfg : 4;     /* New event enables to configure */
 698         u8 cur : 4;     /* Current/active event enables */
 699 };
 700
 701 struct ice_fw_log_cfg {
 702         u8 cq_en : 1;    /* FW logging is enabled via the control queue */
 703         u8 uart_en : 1;  /* FW logging is enabled via UART for all PFs */
 704         u8 actv_evnts;   /* Cumulation of currently enabled log events */
 705
 706 #define ICE_FW_LOG_EVNT_INFO    (ICE_AQC_FW_LOG_INFO_EN >> ICE_AQC_FW_LOG_EN_S)
 707 #define ICE_FW_LOG_EVNT_INIT    (ICE_AQC_FW_LOG_INIT_EN >> ICE_AQC_FW_LOG_EN_S)
 708 #define ICE_FW_LOG_EVNT_FLOW    (ICE_AQC_FW_LOG_FLOW_EN >> ICE_AQC_FW_LOG_EN_S)
 709 #define ICE_FW_LOG_EVNT_ERR     (ICE_AQC_FW_LOG_ERR_EN >> ICE_AQC_FW_LOG_EN_S)
 710 #define ICE_FW_LOG_EVNT_ALL     (ICE_FW_LOG_EVNT_INFO | ICE_FW_LOG_EVNT_INIT | \
 711                                  ICE_FW_LOG_EVNT_FLOW | ICE_FW_LOG_EVNT_ERR)
 712         struct ice_fw_log_evnt evnts[ICE_AQC_FW_LOG_ID_MAX];
 713 };
 714
 715 /* Port hardware description */
 716 struct ice_hw {
 717         u8 *hw_addr;
 718         void *back;
 719         struct ice_aqc_layer_props *layer_info;
 720         struct ice_port_info *port_info;
 721         /* 2D Array for each Tx Sched RL Profile type */
 722         struct ice_sched_rl_profile **cir_profiles;
 723         struct ice_sched_rl_profile **eir_profiles;
 724         struct ice_sched_rl_profile **srl_profiles;
 725         u64 debug_mask;         /* BITMAP for debug mask */
 726         enum ice_mac_type mac_type;
 727
 728         u16 fd_ctr_base;        /* FD counter base index */
 729         /* pci info */
 730         u16 device_id;
 731         u16 vendor_id;
 732         u16 subsystem_device_id;
 733         u16 subsystem_vendor_id;
 734         u8 revision_id;
 735
 736         u8 pf_id;               /* device profile info */
 737
 738         u16 max_burst_size;     /* driver sets this value */
 739
 740         /* Tx Scheduler values */
 741         u16 num_tx_sched_layers;
 742         u16 num_tx_sched_phys_layers;
 743         u8 flattened_layers;
 744         u8 max_cgds;
 745         u8 sw_entry_point_layer;
 746         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 747         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 748         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 749         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 750         u8 evb_veb;             /* true for VEB, false for VEPA */
 751         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 752         struct ice_bus_info bus;
 753         struct ice_nvm_info nvm;
 754         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 755         struct ice_hw_func_caps func_caps;      /* function capabilities */
 756
 757         struct ice_switch_info *switch_info;    /* switch filter lists */
 758
 759         /* Control Queue info */
 760         struct ice_ctl_q_info adminq;
 761         struct ice_ctl_q_info mailboxq;
 762
 763         u8 api_branch;          /* API branch version */
 764         u8 api_maj_ver;         /* API major version */
 765         u8 api_min_ver;         /* API minor version */
 766         u8 api_patch;           /* API patch version */
 767         u8 fw_branch;           /* firmware branch version */
 768         u8 fw_maj_ver;          /* firmware major version */
 769         u8 fw_min_ver;          /* firmware minor version */
 770         u8 fw_patch;            /* firmware patch version */
 771         u32 fw_build;           /* firmware build number */
 772
 773         struct ice_fw_log_cfg fw_log;
 774
 775 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 776  * register. Used for determining the itr/intrl granularity during
 777  * initialization.
 778  */
 779 #define ICE_MAX_AGG_BW_200G     0x0
 780 #define ICE_MAX_AGG_BW_100G     0X1
 781 #define ICE_MAX_AGG_BW_50G      0x2
 782 #define ICE_MAX_AGG_BW_25G      0x3
 783         /* ITR granularity for different speeds */
 784 #define ICE_ITR_GRAN_ABOVE_25   2
 785 #define ICE_ITR_GRAN_MAX_25     4
 786         /* ITR granularity in 1 us */
 787         u8 itr_gran;
 788         /* INTRL granularity for different speeds */
 789 #define ICE_INTRL_GRAN_ABOVE_25 4
 790 #define ICE_INTRL_GRAN_MAX_25   8
 791         /* INTRL granularity in 1 us */
 792         u8 intrl_gran;
 793
 794         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 795
 796         /* Active package version (currently active) */
 797         struct ice_pkg_ver active_pkg_ver;
 798         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 799
 800         /* Driver's package ver - (from the Metadata seg) */
 801         struct ice_pkg_ver pkg_ver;
 802         u8 pkg_name[ICE_PKG_NAME_SIZE];
 803
 804         /* Driver's Ice package version (from the Ice seg) */
 805         struct ice_pkg_ver ice_pkg_ver;
 806         u8 ice_pkg_name[ICE_PKG_NAME_SIZE];
 807
 808         /* Pointer to the ice segment */
 809         struct ice_seg *seg;
 810
 811         /* Pointer to allocated copy of pkg memory */
 812         u8 *pkg_copy;
 813         u32 pkg_size;
 814
 815         /* tunneling info */
 816         struct ice_tunnel_table tnl;
 817
 818 #define ICE_PKG_FILENAME        "package_file"
 819 #define ICE_PKG_FILENAME_EXT    "pkg"
 820 #define ICE_PKG_FILE_MAJ_VER    1
 821 #define ICE_PKG_FILE_MIN_VER    0
 822
 823         /* HW block tables */
 824         struct ice_blk_info blk[ICE_BLK_COUNT];
 825         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 826         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 827         /* Flow Director filter info */
 828         int fdir_active_fltr;
 829
 830         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
 831         struct LIST_HEAD_TYPE fdir_list_head;
 832
 833         /* Book-keeping of side-band filter count per flow-type.
 834          * This is used to detect and handle input set changes for
 835          * respective flow-type.
 836          */
 837         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
 838
 839         struct ice_fd_hw_prof **fdir_prof;
 840         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
 841         struct ice_lock rss_locks;      /* protect RSS configuration */
 842         struct LIST_HEAD_TYPE rss_list_head;
 843 };
 844
 845 /* Statistics collected by each port, VSI, VEB, and S-channel */
 846 struct ice_eth_stats {
 847         u64 rx_bytes;                   /* gorc */
 848         u64 rx_unicast;                 /* uprc */
 849         u64 rx_multicast;               /* mprc */
 850         u64 rx_broadcast;               /* bprc */
 851         u64 rx_discards;                /* rdpc */
 852         u64 rx_unknown_protocol;        /* rupp */
 853         u64 tx_bytes;                   /* gotc */
 854         u64 tx_unicast;                 /* uptc */
 855         u64 tx_multicast;               /* mptc */
 856         u64 tx_broadcast;               /* bptc */
 857         u64 tx_discards;                /* tdpc */
 858         u64 tx_errors;                  /* tepc */
 859 };
 860
 861 #define ICE_MAX_UP      8
 862
 863 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
 864 struct ice_veb_up_stats {
 865         u64 up_rx_pkts[ICE_MAX_UP];
 866         u64 up_rx_bytes[ICE_MAX_UP];
 867         u64 up_tx_pkts[ICE_MAX_UP];
 868         u64 up_tx_bytes[ICE_MAX_UP];
 869 };
 870
 871 /* Statistics collected by the MAC */
 872 struct ice_hw_port_stats {
 873         /* eth stats collected by the port */
 874         struct ice_eth_stats eth;
 875         /* additional port specific stats */
 876         u64 tx_dropped_link_down;       /* tdold */
 877         u64 crc_errors;                 /* crcerrs */
 878         u64 illegal_bytes;              /* illerrc */
 879         u64 error_bytes;                /* errbc */
 880         u64 mac_local_faults;           /* mlfc */
 881         u64 mac_remote_faults;          /* mrfc */
 882         u64 rx_len_errors;              /* rlec */
 883         u64 link_xon_rx;                /* lxonrxc */
 884         u64 link_xoff_rx;               /* lxoffrxc */
 885         u64 link_xon_tx;                /* lxontxc */
 886         u64 link_xoff_tx;               /* lxofftxc */
 887         u64 priority_xon_rx[8];         /* pxonrxc[8] */
 888         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
 889         u64 priority_xon_tx[8];         /* pxontxc[8] */
 890         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
 891         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
 892         u64 rx_size_64;                 /* prc64 */
 893         u64 rx_size_127;                /* prc127 */
 894         u64 rx_size_255;                /* prc255 */
 895         u64 rx_size_511;                /* prc511 */
 896         u64 rx_size_1023;               /* prc1023 */
 897         u64 rx_size_1522;               /* prc1522 */
 898         u64 rx_size_big;                /* prc9522 */
 899         u64 rx_undersize;               /* ruc */
 900         u64 rx_fragments;               /* rfc */
 901         u64 rx_oversize;                /* roc */
 902         u64 rx_jabber;                  /* rjc */
 903         u64 tx_size_64;                 /* ptc64 */
 904         u64 tx_size_127;                /* ptc127 */
 905         u64 tx_size_255;                /* ptc255 */
 906         u64 tx_size_511;                /* ptc511 */
 907         u64 tx_size_1023;               /* ptc1023 */
 908         u64 tx_size_1522;               /* ptc1522 */
 909         u64 tx_size_big;                /* ptc9522 */
 910         u64 mac_short_pkt_dropped;      /* mspdc */
 911         /* flow director stats */
 912         u32 fd_sb_status;
 913         u64 fd_sb_match;
 914 #ifdef ADQ_SUPPORT
 915         u64 ch_atr_match;
 916 #endif /* ADQ_SUPPORT */
 917 };
 918
 919 enum ice_sw_fwd_act_type {
 920         ICE_FWD_TO_VSI = 0,
 921         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
 922         ICE_FWD_TO_Q,
 923         ICE_FWD_TO_QGRP,
 924         ICE_DROP_PACKET,
 925         ICE_INVAL_ACT
 926 };
 927
 928 /* Checksum and Shadow RAM pointers */
 929 #define ICE_SR_NVM_CTRL_WORD                    0x00
 930 #define ICE_SR_PHY_ANALOG_PTR                   0x04
 931 #define ICE_SR_OPTION_ROM_PTR                   0x05
 932 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
 933 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
 934 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
 935 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
 936 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
 937 #define ICE_SR_PE_IMAGE_PTR                     0x0C
 938 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
 939 #define ICE_SR_MNG_CFG_PTR                      0x0E
 940 #define ICE_SR_EMP_MODULE_PTR                   0x0F
 941 #define ICE_SR_PBA_BLOCK_PTR                    0x16
 942 #define ICE_SR_BOOT_CFG_PTR                     0x17
 943 #define ICE_SR_NVM_WOL_CFG                      0x19
 944 #define ICE_NVM_OEM_VER_OFF                     0x83
 945 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
 946 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
 947 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
 948 #define ICE_SR_NVM_MAP_VER                      0x29
 949 #define ICE_SR_NVM_IMAGE_VER                    0x2A
 950 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
 951 #define ICE_SR_NVM_EETRACK_LO                   0x2D
 952 #define ICE_SR_NVM_EETRACK_HI                   0x2E
 953 #define ICE_NVM_VER_LO_SHIFT                    0
 954 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
 955 #define ICE_NVM_VER_HI_SHIFT                    12
 956 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
 957 #define ICE_OEM_EETRACK_ID                      0xffffffff
 958 #define ICE_OEM_VER_PATCH_SHIFT                 0
 959 #define ICE_OEM_VER_PATCH_MASK          (0xff << ICE_OEM_VER_PATCH_SHIFT)
 960 #define ICE_OEM_VER_BUILD_SHIFT                 8
 961 #define ICE_OEM_VER_BUILD_MASK          (0xffff << ICE_OEM_VER_BUILD_SHIFT)
 962 #define ICE_OEM_VER_SHIFT                       24
 963 #define ICE_OEM_VER_MASK                        (0xff << ICE_OEM_VER_SHIFT)
 964 #define ICE_SR_VPD_PTR                          0x2F
 965 #define ICE_SR_PXE_SETUP_PTR                    0x30
 966 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
 967 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
 968 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
 969 #define ICE_SR_VLAN_CFG_PTR                     0x37
 970 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
 971 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
 972 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
 973 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
 974 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
 975 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
 976 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
 977 #define ICE_SR_PFA_PTR                          0x40
 978 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
 979 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
 980 #define ICE_SR_NVM_BANK_SIZE                    0x43
 981 #define ICE_SR_1ND_OROM_BANK_PTR                0x44
 982 #define ICE_SR_OROM_BANK_SIZE                   0x45
 983 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
 984 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
 985 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
 986 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
 987
 988 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
 989 #define ICE_SR_VPD_SIZE_WORDS           512
 990 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
 991 #define ICE_SR_CTRL_WORD_1_S            0x06
 992 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
 993
 994 /* Shadow RAM related */
 995 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
 996 #define ICE_SR_BUF_ALIGNMENT            4096
 997 #define ICE_SR_WORDS_IN_1KB             512
 998 /* Checksum should be calculated such that after adding all the words,
 999  * including the checksum word itself, the sum should be 0xBABA.
1000  */
1001 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1002
1003 #define ICE_PBA_FLAG_DFLT               0xFAFA
1004 /* Hash redirection LUT for VSI - maximum array size */
1005 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1006
1007 /*
1008  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1009  * This is needed to determine the BAR0 space for the VFs
1010  */
1011 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1012 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1013 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1014
1015 #endif /* _ICE_TYPE_H_ */