drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #define STRUCT_HACK_VAR_LEN
  38 /**
  39  * ice_struct_size - size of struct with C99 flexible array member
  40  * @ptr: pointer to structure
  41  * @field: flexible array member (last member of the structure)
  42  * @num: number of elements of that flexible array member
  43  */
  44 #define ice_struct_size(ptr, field, num) \
  45         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  46
  47 #define FLEX_ARRAY_SIZE(_ptr, _mem, cnt) ((cnt) * sizeof(_ptr->_mem[0]))
  48
  49 #include "ice_status.h"
  50 #include "ice_hw_autogen.h"
  51 #include "ice_devids.h"
  52 #include "ice_osdep.h"
  53 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  54 #include "ice_controlq.h"
  55 #include "ice_lan_tx_rx.h"
  56 #include "ice_flex_type.h"
  57 #include "ice_protocol_type.h"
  58 #include "ice_sbq_cmd.h"
  59 #include "ice_vlan_mode.h"
  60
  61 /**
  62  * ice_is_pow2 - check if integer value is a power of 2
  63  * @val: unsigned integer to be validated
  64  */
  65 static inline bool ice_is_pow2(u64 val)
  66 {
  67         return (val && !(val & (val - 1)));
  68 }
  69
  70 /**
  71  * ice_ilog2 - Calculates integer log base 2 of a number
  72  * @n: number on which to perform operation
  73  */
  74 static inline int ice_ilog2(u64 n)
  75 {
  76         int i;
  77
  78         for (i = 63; i >= 0; i--)
  79                 if (((u64)1 << i) & n)
  80                         return i;
  81
  82         return -1;
  83 }
  84
  85 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  86 {
  87         return ice_is_bit_set(&bitmap, tc);
  88 }
  89
  90 #define DIV_64BIT(n, d) ((n) / (d))
  91
  92 static inline u64 round_up_64bit(u64 a, u32 b)
  93 {
  94         return DIV_64BIT(((a) + (b) / 2), (b));
  95 }
  96
  97 static inline u32 ice_round_to_num(u32 N, u32 R)
  98 {
  99         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
 100                 ((((N) + (R) - 1) / (R)) * (R)));
 101 }
 102
 103 /* Driver always calls main vsi_handle first */
 104 #define ICE_MAIN_VSI_HANDLE             0
 105
 106 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 107 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 108
 109 /* Data type manipulation macros. */
 110 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 111 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 112 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 113 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 114
 115 /* debug masks - set these bits in hw->debug_mask to control output */
 116 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 117 #define ICE_DBG_INIT            BIT_ULL(1)
 118 #define ICE_DBG_RELEASE         BIT_ULL(2)
 119 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 120 #define ICE_DBG_LINK            BIT_ULL(4)
 121 #define ICE_DBG_PHY             BIT_ULL(5)
 122 #define ICE_DBG_QCTX            BIT_ULL(6)
 123 #define ICE_DBG_NVM             BIT_ULL(7)
 124 #define ICE_DBG_LAN             BIT_ULL(8)
 125 #define ICE_DBG_FLOW            BIT_ULL(9)
 126 #define ICE_DBG_DCB             BIT_ULL(10)
 127 #define ICE_DBG_DIAG            BIT_ULL(11)
 128 #define ICE_DBG_FD              BIT_ULL(12)
 129 #define ICE_DBG_SW              BIT_ULL(13)
 130 #define ICE_DBG_SCHED           BIT_ULL(14)
 131
 132 #define ICE_DBG_PKG             BIT_ULL(16)
 133 #define ICE_DBG_RES             BIT_ULL(17)
 134 #define ICE_DBG_ACL             BIT_ULL(18)
 135 #define ICE_DBG_PTP             BIT_ULL(19)
 136 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 137 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 138 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 139 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 140 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 141                                  ICE_DBG_AQ_DESC        | \
 142                                  ICE_DBG_AQ_DESC_BUF    | \
 143                                  ICE_DBG_AQ_CMD)
 144
 145 #define ICE_DBG_USER            BIT_ULL(31)
 146 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 147
 148 #define __ALWAYS_UNUSED
 149
 150 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 151         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 152          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 153          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 154
 155 enum ice_aq_res_ids {
 156         ICE_NVM_RES_ID = 1,
 157         ICE_SPD_RES_ID,
 158         ICE_CHANGE_LOCK_RES_ID,
 159         ICE_GLOBAL_CFG_LOCK_RES_ID
 160 };
 161
 162 /* FW update timeout definitions are in milliseconds */
 163 #define ICE_NVM_TIMEOUT                 180000
 164 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 165 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 166
 167 enum ice_aq_res_access_type {
 168         ICE_RES_READ = 1,
 169         ICE_RES_WRITE
 170 };
 171
 172 struct ice_driver_ver {
 173         u8 major_ver;
 174         u8 minor_ver;
 175         u8 build_ver;
 176         u8 subbuild_ver;
 177         u8 driver_string[32];
 178 };
 179
 180 enum ice_fc_mode {
 181         ICE_FC_NONE = 0,
 182         ICE_FC_RX_PAUSE,
 183         ICE_FC_TX_PAUSE,
 184         ICE_FC_FULL,
 185         ICE_FC_AUTO,
 186         ICE_FC_PFC,
 187         ICE_FC_DFLT
 188 };
 189
 190 enum ice_phy_cache_mode {
 191         ICE_FC_MODE = 0,
 192         ICE_SPEED_MODE,
 193         ICE_FEC_MODE
 194 };
 195
 196 enum ice_fec_mode {
 197         ICE_FEC_NONE = 0,
 198         ICE_FEC_RS,
 199         ICE_FEC_BASER,
 200         ICE_FEC_AUTO
 201 };
 202
 203 struct ice_phy_cache_mode_data {
 204         union {
 205                 enum ice_fec_mode curr_user_fec_req;
 206                 enum ice_fc_mode curr_user_fc_req;
 207                 u16 curr_user_speed_req;
 208         } data;
 209 };
 210
 211 enum ice_set_fc_aq_failures {
 212         ICE_SET_FC_AQ_FAIL_NONE = 0,
 213         ICE_SET_FC_AQ_FAIL_GET,
 214         ICE_SET_FC_AQ_FAIL_SET,
 215         ICE_SET_FC_AQ_FAIL_UPDATE
 216 };
 217
 218 /* These are structs for managing the hardware information and the operations */
 219 /* MAC types */
 220 enum ice_mac_type {
 221         ICE_MAC_UNKNOWN = 0,
 222         ICE_MAC_E810,
 223         ICE_MAC_GENERIC,
 224 };
 225
 226 /* Media Types */
 227 enum ice_media_type {
 228         ICE_MEDIA_UNKNOWN = 0,
 229         ICE_MEDIA_FIBER,
 230         ICE_MEDIA_BASET,
 231         ICE_MEDIA_BACKPLANE,
 232         ICE_MEDIA_DA,
 233         ICE_MEDIA_AUI,
 234 };
 235
 236 /* Software VSI types. */
 237 enum ice_vsi_type {
 238         ICE_VSI_PF = 0,
 239         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 240         ICE_VSI_LB = 6,
 241 };
 242
 243 struct ice_link_status {
 244         /* Refer to ice_aq_phy_type for bits definition */
 245         u64 phy_type_low;
 246         u64 phy_type_high;
 247         u8 topo_media_conflict;
 248         u16 max_frame_size;
 249         u16 link_speed;
 250         u16 req_speeds;
 251         u8 link_cfg_err;
 252         u8 lse_ena;     /* Link Status Event notification */
 253         u8 link_info;
 254         u8 an_info;
 255         u8 ext_info;
 256         u8 fec_info;
 257         u8 pacing;
 258         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 259          * ice_aqc_get_phy_caps structure
 260          */
 261         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 262 };
 263
 264 /* Different data queue types: These are mainly for SW consumption. */
 265 enum ice_q {
 266         ICE_DATA_Q_DOORBELL,
 267         ICE_DATA_Q_CMPL,
 268         ICE_DATA_Q_QUANTA,
 269         ICE_DATA_Q_RX,
 270         ICE_DATA_Q_TX,
 271 };
 272
 273 /* Different reset sources for which a disable queue AQ call has to be made in
 274  * order to clean the Tx scheduler as a part of the reset
 275  */
 276 enum ice_disq_rst_src {
 277         ICE_NO_RESET = 0,
 278         ICE_VM_RESET,
 279 };
 280
 281 /* PHY info such as phy_type, etc... */
 282 struct ice_phy_info {
 283         struct ice_link_status link_info;
 284         struct ice_link_status link_info_old;
 285         u64 phy_type_low;
 286         u64 phy_type_high;
 287         enum ice_media_type media_type;
 288         u8 get_link_info;
 289         /* Please refer to struct ice_aqc_get_link_status_data to get
 290          * detail of enable bit in curr_user_speed_req
 291          */
 292         u16 curr_user_speed_req;
 293         enum ice_fec_mode curr_user_fec_req;
 294         enum ice_fc_mode curr_user_fc_req;
 295         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 296 };
 297
 298 #define ICE_MAX_NUM_MIRROR_RULES        64
 299
 300 /* protocol enumeration for filters */
 301 enum ice_fltr_ptype {
 302         /* NONE - used for undef/error */
 303         ICE_FLTR_PTYPE_NONF_NONE = 0,
 304         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 305         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 306         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 307         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 308         ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
 309         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
 310         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
 311         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
 312         ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
 313         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
 314         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
 315         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
 316         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
 317         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 318         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 319         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6,
 320         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_UDP,
 321         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_TCP,
 322         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
 323         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
 324         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
 325         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
 326         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
 327         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
 328         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
 329         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
 330         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
 331         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 332         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 333         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
 334         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
 335         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
 336         ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
 337         ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
 338         ICE_FLTR_PTYPE_NONF_IPV4_ESP,
 339         ICE_FLTR_PTYPE_NONF_IPV6_ESP,
 340         ICE_FLTR_PTYPE_NONF_IPV4_AH,
 341         ICE_FLTR_PTYPE_NONF_IPV6_AH,
 342         ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
 343         ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
 344         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
 345         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
 346         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
 347         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
 348         ICE_FLTR_PTYPE_NON_IP_L2,
 349         ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
 350         ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
 351         ICE_FLTR_PTYPE_FRAG_IPV4,
 352         ICE_FLTR_PTYPE_FRAG_IPV6,
 353         ICE_FLTR_PTYPE_NONF_IPV4_GRE,
 354         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4,
 355         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_UDP,
 356         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV4_TCP,
 357         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6,
 358         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_UDP,
 359         ICE_FLTR_PTYPE_NONF_IPV4_GRE_IPV6_TCP,
 360         ICE_FLTR_PTYPE_NONF_IPV6_GRE,
 361         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4,
 362         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_UDP,
 363         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV4_TCP,
 364         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6,
 365         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_UDP,
 366         ICE_FLTR_PTYPE_NONF_IPV6_GRE_IPV6_TCP,
 367         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 368         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 369         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 370         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 371         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
 372         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_UDP,
 373         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_TCP,
 374         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_SCTP,
 375         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_OTHER,
 376         ICE_FLTR_PTYPE_MAX,
 377 };
 378
 379 enum ice_fd_hw_seg {
 380         ICE_FD_HW_SEG_NON_TUN = 0,
 381         ICE_FD_HW_SEG_TUN,
 382         ICE_FD_HW_SEG_MAX,
 383 };
 384
 385 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 386 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 387
 388 struct ice_fd_hw_prof {
 389         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 390         int cnt;
 391         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 392         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 393 };
 394
 395 /* Common HW capabilities for SW use */
 396 struct ice_hw_common_caps {
 397         /* Write CSR protection */
 398         u64 wr_csr_prot;
 399         u32 switching_mode;
 400         /* switching mode supported - EVB switching (including cloud) */
 401 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 402
 403         /* Manageablity mode & supported protocols over MCTP */
 404         u32 mgmt_mode;
 405 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 406 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 407 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 408
 409         u32 mgmt_protocols_mctp;
 410 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 411 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 412 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 413 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 414
 415         u32 os2bmc;
 416         u32 valid_functions;
 417         /* DCB capabilities */
 418         u32 active_tc_bitmap;
 419         u32 maxtc;
 420
 421         /* RSS related capabilities */
 422         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 423         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 424
 425         /* Tx/Rx queues */
 426         u32 num_rxq;                    /* Number/Total Rx queues */
 427         u32 rxq_first_id;               /* First queue ID for Rx queues */
 428         u32 num_txq;                    /* Number/Total Tx queues */
 429         u32 txq_first_id;               /* First queue ID for Tx queues */
 430
 431         /* MSI-X vectors */
 432         u32 num_msix_vectors;
 433         u32 msix_vector_first_id;
 434
 435         /* Max MTU for function or device */
 436         u32 max_mtu;
 437
 438         /* WOL related */
 439         u32 num_wol_proxy_fltr;
 440         u32 wol_proxy_vsi_seid;
 441
 442         /* LED/SDP pin count */
 443         u32 led_pin_num;
 444         u32 sdp_pin_num;
 445
 446         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 447 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 448 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 449         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 450         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 451
 452         /* EVB capabilities */
 453         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 454         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 455
 456         u8 dcb;
 457         u8 iscsi;
 458         u8 ieee_1588;
 459         u8 mgmt_cem;
 460
 461         /* WoL and APM support */
 462 #define ICE_WOL_SUPPORT_M               BIT(0)
 463 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 464 #define ICE_PROXY_SUPPORT_M             BIT(2)
 465         u8 apm_wol_support;
 466         u8 acpi_prog_mthd;
 467         u8 proxy_support;
 468         bool sec_rev_disabled;
 469         bool update_disabled;
 470         bool nvm_unified_update;
 471 #define ICE_NVM_MGMT_SEC_REV_DISABLED           BIT(0)
 472 #define ICE_NVM_MGMT_UPDATE_DISABLED            BIT(1)
 473 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 474
 475         /* External topology device images within the NVM */
 476 #define ICE_EXT_TOPO_DEV_IMG_COUNT      4
 477         u32 ext_topo_dev_img_ver_high[ICE_EXT_TOPO_DEV_IMG_COUNT];
 478         u32 ext_topo_dev_img_ver_low[ICE_EXT_TOPO_DEV_IMG_COUNT];
 479         u8 ext_topo_dev_img_part_num[ICE_EXT_TOPO_DEV_IMG_COUNT];
 480 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_S 8
 481 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_M \
 482                 MAKEMASK(0xFF, ICE_EXT_TOPO_DEV_IMG_PART_NUM_S)
 483         bool ext_topo_dev_img_load_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 484 #define ICE_EXT_TOPO_DEV_IMG_LOAD_EN    BIT(0)
 485         bool ext_topo_dev_img_prog_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 486 #define ICE_EXT_TOPO_DEV_IMG_PROG_EN    BIT(1)
 487 };
 488
 489 /* IEEE 1588 TIME_SYNC specific info */
 490 /* Function specific definitions */
 491 #define ICE_TS_FUNC_ENA_M               BIT(0)
 492 #define ICE_TS_SRC_TMR_OWND_M           BIT(1)
 493 #define ICE_TS_TMR_ENA_M                BIT(2)
 494 #define ICE_TS_TMR_IDX_OWND_S           4
 495 #define ICE_TS_TMR_IDX_OWND_M           BIT(4)
 496 #define ICE_TS_CLK_FREQ_S               16
 497 #define ICE_TS_CLK_FREQ_M               MAKEMASK(0x7, ICE_TS_CLK_FREQ_S)
 498 #define ICE_TS_CLK_SRC_S                20
 499 #define ICE_TS_CLK_SRC_M                BIT(20)
 500 #define ICE_TS_TMR_IDX_ASSOC_S          24
 501 #define ICE_TS_TMR_IDX_ASSOC_M          BIT(24)
 502
 503 /* TIME_REF clock rate specification */
 504 enum ice_time_ref_freq {
 505         ICE_TIME_REF_FREQ_25_000        = 0,
 506         ICE_TIME_REF_FREQ_122_880       = 1,
 507         ICE_TIME_REF_FREQ_125_000       = 2,
 508         ICE_TIME_REF_FREQ_153_600       = 3,
 509         ICE_TIME_REF_FREQ_156_250       = 4,
 510         ICE_TIME_REF_FREQ_245_760       = 5,
 511
 512         NUM_ICE_TIME_REF_FREQ
 513 };
 514
 515 /* Clock source specification */
 516 enum ice_clk_src {
 517         ICE_CLK_SRC_TCX0        = 0, /* Temperature compensated oscillator  */
 518         ICE_CLK_SRC_TIME_REF    = 1, /* Use TIME_REF reference clock */
 519
 520         NUM_ICE_CLK_SRC
 521 };
 522
 523 struct ice_ts_func_info {
 524         /* Function specific info */
 525         enum ice_time_ref_freq time_ref;
 526         u8 clk_freq;
 527         u8 clk_src;
 528         u8 tmr_index_assoc;
 529         u8 ena;
 530         u8 tmr_index_owned;
 531         u8 src_tmr_owned;
 532         u8 tmr_ena;
 533 };
 534
 535 /* Device specific definitions */
 536 #define ICE_TS_TMR0_OWNR_M              0x7
 537 #define ICE_TS_TMR0_OWND_M              BIT(3)
 538 #define ICE_TS_TMR1_OWNR_S              4
 539 #define ICE_TS_TMR1_OWNR_M              MAKEMASK(0x7, ICE_TS_TMR1_OWNR_S)
 540 #define ICE_TS_TMR1_OWND_M              BIT(7)
 541 #define ICE_TS_DEV_ENA_M                BIT(24)
 542 #define ICE_TS_TMR0_ENA_M               BIT(25)
 543 #define ICE_TS_TMR1_ENA_M               BIT(26)
 544
 545 struct ice_ts_dev_info {
 546         /* Device specific info */
 547         u32 ena_ports;
 548         u32 tmr_own_map;
 549         u32 tmr0_owner;
 550         u32 tmr1_owner;
 551         u8 tmr0_owned;
 552         u8 tmr1_owned;
 553         u8 ena;
 554         u8 tmr0_ena;
 555         u8 tmr1_ena;
 556 };
 557
 558 /* Function specific capabilities */
 559 struct ice_hw_func_caps {
 560         struct ice_hw_common_caps common_cap;
 561         u32 guar_num_vsi;
 562         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 563         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 564         struct ice_ts_func_info ts_func_info;
 565 };
 566
 567 /* Device wide capabilities */
 568 struct ice_hw_dev_caps {
 569         struct ice_hw_common_caps common_cap;
 570         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 571         u32 num_flow_director_fltr;     /* Number of FD filters available */
 572         struct ice_ts_dev_info ts_dev_info;
 573         u32 num_funcs;
 574 };
 575
 576 /* Information about MAC such as address, etc... */
 577 struct ice_mac_info {
 578         u8 lan_addr[ETH_ALEN];
 579         u8 perm_addr[ETH_ALEN];
 580         u8 port_addr[ETH_ALEN];
 581         u8 wol_addr[ETH_ALEN];
 582 };
 583
 584 /* PCI bus types */
 585 enum ice_bus_type {
 586         ice_bus_unknown = 0,
 587         ice_bus_pci_express,
 588         ice_bus_embedded, /* Is device Embedded versus card */
 589         ice_bus_reserved
 590 };
 591
 592 /* PCI bus speeds */
 593 enum ice_pcie_bus_speed {
 594         ice_pcie_speed_unknown  = 0xff,
 595         ice_pcie_speed_2_5GT    = 0x14,
 596         ice_pcie_speed_5_0GT    = 0x15,
 597         ice_pcie_speed_8_0GT    = 0x16,
 598         ice_pcie_speed_16_0GT   = 0x17
 599 };
 600
 601 /* PCI bus widths */
 602 enum ice_pcie_link_width {
 603         ice_pcie_lnk_width_resrv        = 0x00,
 604         ice_pcie_lnk_x1                 = 0x01,
 605         ice_pcie_lnk_x2                 = 0x02,
 606         ice_pcie_lnk_x4                 = 0x04,
 607         ice_pcie_lnk_x8                 = 0x08,
 608         ice_pcie_lnk_x12                = 0x0C,
 609         ice_pcie_lnk_x16                = 0x10,
 610         ice_pcie_lnk_x32                = 0x20,
 611         ice_pcie_lnk_width_unknown      = 0xff,
 612 };
 613
 614 /* Reset types used to determine which kind of reset was requested. These
 615  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 616  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 617  * because its reset source is different than the other types listed.
 618  */
 619 enum ice_reset_req {
 620         ICE_RESET_POR   = 0,
 621         ICE_RESET_INVAL = 0,
 622         ICE_RESET_CORER = 1,
 623         ICE_RESET_GLOBR = 2,
 624         ICE_RESET_EMPR  = 3,
 625         ICE_RESET_PFR   = 4,
 626 };
 627
 628 /* Bus parameters */
 629 struct ice_bus_info {
 630         enum ice_pcie_bus_speed speed;
 631         enum ice_pcie_link_width width;
 632         enum ice_bus_type type;
 633         u16 domain_num;
 634         u16 device;
 635         u8 func;
 636         u8 bus_num;
 637 };
 638
 639 /* Flow control (FC) parameters */
 640 struct ice_fc_info {
 641         enum ice_fc_mode current_mode;  /* FC mode in effect */
 642         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 643 };
 644
 645 /* Option ROM version information */
 646 struct ice_orom_info {
 647         u8 major;                       /* Major version of OROM */
 648         u8 patch;                       /* Patch version of OROM */
 649         u16 build;                      /* Build version of OROM */
 650         u32 srev;                       /* Security revision */
 651 };
 652
 653 /* NVM version information */
 654 struct ice_nvm_info {
 655         u32 eetrack;
 656         u32 srev;
 657         u8 major;
 658         u8 minor;
 659 };
 660
 661 /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
 662  * of the flash image.
 663  */
 664 enum ice_flash_bank {
 665         ICE_INVALID_FLASH_BANK,
 666         ICE_1ST_FLASH_BANK,
 667         ICE_2ND_FLASH_BANK,
 668 };
 669
 670 /* Enumeration of which flash bank is desired to read from, either the active
 671  * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
 672  * code which just wants to read the active or inactive flash bank.
 673  */
 674 enum ice_bank_select {
 675         ICE_ACTIVE_FLASH_BANK,
 676         ICE_INACTIVE_FLASH_BANK,
 677 };
 678
 679 /* information for accessing NVM, OROM, and Netlist flash banks */
 680 struct ice_bank_info {
 681         u32 nvm_ptr;                            /* Pointer to 1st NVM bank */
 682         u32 nvm_size;                           /* Size of NVM bank */
 683         u32 orom_ptr;                           /* Pointer to 1st OROM bank */
 684         u32 orom_size;                          /* Size of OROM bank */
 685         u32 netlist_ptr;                        /* Pointer to 1st Netlist bank */
 686         u32 netlist_size;                       /* Size of Netlist bank */
 687         enum ice_flash_bank nvm_bank;           /* Active NVM bank */
 688         enum ice_flash_bank orom_bank;          /* Active OROM bank */
 689         enum ice_flash_bank netlist_bank;       /* Active Netlist bank */
 690 };
 691
 692 /* Flash Chip Information */
 693 struct ice_flash_info {
 694         struct ice_orom_info orom;      /* Option ROM version info */
 695         struct ice_nvm_info nvm;        /* NVM version information */
 696         struct ice_bank_info banks;     /* Flash Bank information */
 697         u16 sr_words;                   /* Shadow RAM size in words */
 698         u32 flash_size;                 /* Size of available flash in bytes */
 699         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 700 };
 701
 702 struct ice_link_default_override_tlv {
 703         u8 options;
 704 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 705 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 706 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 707 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 708 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 709 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 710 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 711         u8 phy_config;
 712 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 713 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 714 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 715 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 716 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 717         u8 fec_options;
 718 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 719         u8 rsvd1;
 720         u64 phy_type_low;
 721         u64 phy_type_high;
 722 };
 723
 724 #define ICE_NVM_VER_LEN 32
 725
 726 /* Max number of port to queue branches w.r.t topology */
 727 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 728
 729 #define ice_for_each_traffic_class(_i)  \
 730         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 731
 732 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 733  * to driver defined policy for default aggregator
 734  */
 735 #define ICE_INVAL_TEID 0xFFFFFFFF
 736 #define ICE_DFLT_AGG_ID 0
 737
 738 struct ice_sched_node {
 739         struct ice_sched_node *parent;
 740         struct ice_sched_node *sibling; /* next sibling in the same layer */
 741         struct ice_sched_node **children;
 742         struct ice_aqc_txsched_elem_data info;
 743         u32 agg_id;                     /* aggregator group ID */
 744         u16 vsi_handle;
 745         u8 in_use;                      /* suspended or in use */
 746         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 747         u8 num_children;
 748         u8 tc_num;
 749         u8 owner;
 750 #define ICE_SCHED_NODE_OWNER_LAN        0
 751 #define ICE_SCHED_NODE_OWNER_AE         1
 752 #define ICE_SCHED_NODE_OWNER_RDMA       2
 753 };
 754
 755 /* Access Macros for Tx Sched Elements data */
 756 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 757 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 758 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 759         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 760 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 761         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 762 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 763 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 764         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 765 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 766         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 767
 768 struct ice_sched_rl_profile {
 769         u32 rate; /* In Kbps */
 770         struct ice_aqc_rl_profile_elem info;
 771 };
 772
 773 /* The aggregator type determines if identifier is for a VSI group,
 774  * aggregator group, aggregator of queues, or queue group.
 775  */
 776 enum ice_agg_type {
 777         ICE_AGG_TYPE_UNKNOWN = 0,
 778         ICE_AGG_TYPE_TC,
 779         ICE_AGG_TYPE_AGG, /* aggregator */
 780         ICE_AGG_TYPE_VSI,
 781         ICE_AGG_TYPE_QG,
 782         ICE_AGG_TYPE_Q
 783 };
 784
 785 /* Rate limit types */
 786 enum ice_rl_type {
 787         ICE_UNKNOWN_BW = 0,
 788         ICE_MIN_BW,             /* for CIR profile */
 789         ICE_MAX_BW,             /* for EIR profile */
 790         ICE_SHARED_BW           /* for shared profile */
 791 };
 792
 793 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 794 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 795 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 796 #define ICE_SCHED_NO_PRIORITY           0
 797 #define ICE_SCHED_NO_BW_WT              0
 798 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 799 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 800 #define ICE_SCHED_DFLT_BW_WT            4
 801 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 802 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 803
 804 /* Access Macros for Tx Sched RL Profile data */
 805 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 806 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 807 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 808 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 809 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 810
 811 /* The following tree example shows the naming conventions followed under
 812  * ice_port_info struct for default scheduler tree topology.
 813  *
 814  *                 A tree on a port
 815  *                       *                ---> root node
 816  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 817  *            *  *  *  *   *  *  *  *     |
 818  *           /                            |
 819  *          *                             |
 820  *         /                              |-> num_elements (range:1 - 9)
 821  *        *                               |   implies num_of_layers
 822  *       /                                |
 823  *   (a)*                                 |
 824  *
 825  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 826  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 827  *  need TEID of (a) to add queues.
 828  *
 829  *  This tree
 830  *       -> has 8 branches (one for each TC)
 831  *       -> First branch (TC0) has 4 elements
 832  *       -> has 4 layers
 833  *       -> (a) is the topmost layer node created by firmware on branch 0
 834  *
 835  *  Note: Above asterisk tree covers only basic terminology and scenario.
 836  *  Refer to the documentation for more info.
 837  */
 838
 839  /* Data structure for saving BW information */
 840 enum ice_bw_type {
 841         ICE_BW_TYPE_PRIO,
 842         ICE_BW_TYPE_CIR,
 843         ICE_BW_TYPE_CIR_WT,
 844         ICE_BW_TYPE_EIR,
 845         ICE_BW_TYPE_EIR_WT,
 846         ICE_BW_TYPE_SHARED,
 847         ICE_BW_TYPE_CNT         /* This must be last */
 848 };
 849
 850 struct ice_bw {
 851         u32 bw;
 852         u16 bw_alloc;
 853 };
 854
 855 struct ice_bw_type_info {
 856         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 857         u8 generic;
 858         struct ice_bw cir_bw;
 859         struct ice_bw eir_bw;
 860         u32 shared_bw;
 861 };
 862
 863 /* VSI queue context structure for given TC */
 864 struct ice_q_ctx {
 865         u16  q_handle;
 866         u32  q_teid;
 867         /* bw_t_info saves queue BW information */
 868         struct ice_bw_type_info bw_t_info;
 869 };
 870
 871 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 872 struct ice_sched_vsi_info {
 873         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 874         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 875         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 876         /* bw_t_info saves VSI BW information */
 877         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 878 };
 879
 880 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 881 struct ice_dcb_ets_cfg {
 882         u8 willing;
 883         u8 cbs;
 884         u8 maxtcs;
 885         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 886         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 887         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 888 };
 889
 890 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 891 struct ice_dcb_pfc_cfg {
 892         u8 willing;
 893         u8 mbc;
 894         u8 pfccap;
 895         u8 pfcena;
 896 };
 897
 898 /* CEE or IEEE 802.1Qaz Application Priority data */
 899 struct ice_dcb_app_priority_table {
 900         u16 prot_id;
 901         u8 priority;
 902         u8 selector;
 903 };
 904
 905 #define ICE_MAX_USER_PRIORITY           8
 906 #define ICE_DCBX_MAX_APPS               64
 907 #define ICE_DSCP_NUM_VAL                64
 908 #define ICE_LLDPDU_SIZE                 1500
 909 #define ICE_TLV_STATUS_OPER             0x1
 910 #define ICE_TLV_STATUS_SYNC             0x2
 911 #define ICE_TLV_STATUS_ERR              0x4
 912 #define ICE_APP_PROT_ID_FCOE            0x8906
 913 #define ICE_APP_PROT_ID_ISCSI           0x0cbc
 914 #define ICE_APP_PROT_ID_ISCSI_860       0x035c
 915 #define ICE_APP_PROT_ID_FIP             0x8914
 916 #define ICE_APP_SEL_ETHTYPE             0x1
 917 #define ICE_APP_SEL_TCPIP               0x2
 918 #define ICE_CEE_APP_SEL_ETHTYPE         0x0
 919 #define ICE_CEE_APP_SEL_TCPIP           0x1
 920
 921 struct ice_dcbx_cfg {
 922         u32 numapps;
 923         u32 tlv_status; /* CEE mode TLV status */
 924         struct ice_dcb_ets_cfg etscfg;
 925         struct ice_dcb_ets_cfg etsrec;
 926         struct ice_dcb_pfc_cfg pfc;
 927 #define ICE_QOS_MODE_VLAN       0x0
 928 #define ICE_QOS_MODE_DSCP       0x1
 929         u8 pfc_mode;
 930         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 931         /* when DSCP mapping defined by user set its bit to 1 */
 932         ice_declare_bitmap(dscp_mapped, ICE_DSCP_NUM_VAL);
 933         /* array holding DSCP -> UP/TC values for DSCP L3 QoS mode */
 934         u8 dscp_map[ICE_DSCP_NUM_VAL];
 935         u8 dcbx_mode;
 936 #define ICE_DCBX_MODE_CEE       0x1
 937 #define ICE_DCBX_MODE_IEEE      0x2
 938         u8 app_mode;
 939 #define ICE_DCBX_APPS_NON_WILLING       0x1
 940 };
 941
 942 struct ice_qos_cfg {
 943         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 944         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 945         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 946         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
 947         u8 is_sw_lldp : 1;
 948 };
 949
 950 struct ice_port_info {
 951         struct ice_sched_node *root;    /* Root Node per Port */
 952         struct ice_hw *hw;              /* back pointer to HW instance */
 953         u32 last_node_teid;             /* scheduler last node info */
 954         u16 sw_id;                      /* Initial switch ID belongs to port */
 955         u16 pf_vf_num;
 956         u8 port_state;
 957 #define ICE_SCHED_PORT_STATE_INIT       0x0
 958 #define ICE_SCHED_PORT_STATE_READY      0x1
 959         u8 lport;
 960 #define ICE_LPORT_MASK                  0xff
 961         u16 dflt_tx_vsi_rule_id;
 962         u16 dflt_tx_vsi_num;
 963         u16 dflt_rx_vsi_rule_id;
 964         u16 dflt_rx_vsi_num;
 965         struct ice_fc_info fc;
 966         struct ice_mac_info mac;
 967         struct ice_phy_info phy;
 968         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 969         struct ice_sched_node *
 970                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 971         struct ice_bw_type_info root_node_bw_t_info;
 972         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 973         struct ice_qos_cfg qos_cfg;
 974         u8 is_vf:1;
 975 };
 976
 977 struct ice_switch_info {
 978         struct LIST_HEAD_TYPE vsi_list_map_head;
 979         struct ice_sw_recipe *recp_list;
 980         u16 prof_res_bm_init;
 981         u16 max_used_prof_index;
 982
 983         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 984 };
 985
 986 /* Port hardware description */
 987 struct ice_hw {
 988         u8 *hw_addr;
 989         void *back;
 990         struct ice_aqc_layer_props *layer_info;
 991         struct ice_port_info *port_info;
 992         /* 2D Array for each Tx Sched RL Profile type */
 993         struct ice_sched_rl_profile **cir_profiles;
 994         struct ice_sched_rl_profile **eir_profiles;
 995         struct ice_sched_rl_profile **srl_profiles;
 996         /* PSM clock frequency for calculating RL profile params */
 997         u32 psm_clk_freq;
 998         u64 debug_mask;         /* BITMAP for debug mask */
 999         enum ice_mac_type mac_type;
1000
1001         u16 fd_ctr_base;        /* FD counter base index */
1002         /* pci info */
1003         u16 device_id;
1004         u16 vendor_id;
1005         u16 subsystem_device_id;
1006         u16 subsystem_vendor_id;
1007         u8 revision_id;
1008
1009         u8 pf_id;               /* device profile info */
1010
1011         u16 max_burst_size;     /* driver sets this value */
1012
1013         /* Tx Scheduler values */
1014         u8 num_tx_sched_layers;
1015         u8 num_tx_sched_phys_layers;
1016         u8 flattened_layers;
1017         u8 max_cgds;
1018         u8 sw_entry_point_layer;
1019         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1020         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
1021         /* List contain profile ID(s) and other params per layer */
1022         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1023         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
1024         u8 evb_veb;             /* true for VEB, false for VEPA */
1025         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
1026         struct ice_bus_info bus;
1027         struct ice_flash_info flash;
1028         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
1029         struct ice_hw_func_caps func_caps;      /* function capabilities */
1030
1031         struct ice_switch_info *switch_info;    /* switch filter lists */
1032
1033         /* Control Queue info */
1034         struct ice_ctl_q_info adminq;
1035         struct ice_ctl_q_info sbq;
1036         struct ice_ctl_q_info mailboxq;
1037         /* Additional function to send AdminQ command */
1038         int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
1039                               void *buf, u16 buf_size);
1040         void *aq_send_cmd_param;
1041         u8 dcf_enabled;         /* Device Config Function */
1042
1043         u8 api_branch;          /* API branch version */
1044         u8 api_maj_ver;         /* API major version */
1045         u8 api_min_ver;         /* API minor version */
1046         u8 api_patch;           /* API patch version */
1047         u8 fw_branch;           /* firmware branch version */
1048         u8 fw_maj_ver;          /* firmware major version */
1049         u8 fw_min_ver;          /* firmware minor version */
1050         u8 fw_patch;            /* firmware patch version */
1051         u32 fw_build;           /* firmware build number */
1052
1053 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
1054  * register. Used for determining the ITR/INTRL granularity during
1055  * initialization.
1056  */
1057 #define ICE_MAX_AGG_BW_200G     0x0
1058 #define ICE_MAX_AGG_BW_100G     0X1
1059 #define ICE_MAX_AGG_BW_50G      0x2
1060 #define ICE_MAX_AGG_BW_25G      0x3
1061         /* ITR granularity for different speeds */
1062 #define ICE_ITR_GRAN_ABOVE_25   2
1063 #define ICE_ITR_GRAN_MAX_25     4
1064         /* ITR granularity in 1 us */
1065         u8 itr_gran;
1066         /* INTRL granularity for different speeds */
1067 #define ICE_INTRL_GRAN_ABOVE_25 4
1068 #define ICE_INTRL_GRAN_MAX_25   8
1069         /* INTRL granularity in 1 us */
1070         u8 intrl_gran;
1071
1072         u8 ucast_shared;        /* true if VSIs can share unicast addr */
1073
1074 #define ICE_PHY_PER_NAC         1
1075 #define ICE_MAX_QUAD            2
1076 #define ICE_NUM_QUAD_TYPE       2
1077 #define ICE_PORTS_PER_QUAD      4
1078 #define ICE_PHY_0_LAST_QUAD     1
1079 #define ICE_PORTS_PER_PHY       8
1080 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
1081
1082         /* Active package version (currently active) */
1083         struct ice_pkg_ver active_pkg_ver;
1084         u32 active_track_id;
1085         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
1086         u8 active_pkg_in_nvm;
1087
1088         enum ice_aq_err pkg_dwnld_status;
1089
1090         /* Driver's package ver - (from the Ice Metadata section) */
1091         struct ice_pkg_ver pkg_ver;
1092         u8 pkg_name[ICE_PKG_NAME_SIZE];
1093
1094         /* Driver's Ice segment format version and id (from the Ice seg) */
1095         struct ice_pkg_ver ice_seg_fmt_ver;
1096         u8 ice_seg_id[ICE_SEG_ID_SIZE];
1097
1098         /* Pointer to the ice segment */
1099         struct ice_seg *seg;
1100
1101         /* Pointer to allocated copy of pkg memory */
1102         u8 *pkg_copy;
1103         u32 pkg_size;
1104
1105         /* tunneling info */
1106         struct ice_lock tnl_lock;
1107         struct ice_tunnel_table tnl;
1108         /* dvm boost update information */
1109         struct ice_dvm_table dvm_upd;
1110
1111         struct ice_acl_tbl *acl_tbl;
1112         struct ice_fd_hw_prof **acl_prof;
1113         u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1114         /* HW block tables */
1115         struct ice_blk_info blk[ICE_BLK_COUNT];
1116         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
1117         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
1118         /* Flow Director filter info */
1119         int fdir_active_fltr;
1120
1121         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1122         struct LIST_HEAD_TYPE fdir_list_head;
1123
1124         /* Book-keeping of side-band filter count per flow-type.
1125          * This is used to detect and handle input set changes for
1126          * respective flow-type.
1127          */
1128         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1129
1130         struct ice_fd_hw_prof **fdir_prof;
1131         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1132         struct ice_lock rss_locks;      /* protect RSS configuration */
1133         struct LIST_HEAD_TYPE rss_list_head;
1134         ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1135         u8 dvm_ena;
1136 };
1137
1138 /* Statistics collected by each port, VSI, VEB, and S-channel */
1139 struct ice_eth_stats {
1140         u64 rx_bytes;                   /* gorc */
1141         u64 rx_unicast;                 /* uprc */
1142         u64 rx_multicast;               /* mprc */
1143         u64 rx_broadcast;               /* bprc */
1144         u64 rx_discards;                /* rdpc */
1145         u64 rx_unknown_protocol;        /* rupp */
1146         u64 tx_bytes;                   /* gotc */
1147         u64 tx_unicast;                 /* uptc */
1148         u64 tx_multicast;               /* mptc */
1149         u64 tx_broadcast;               /* bptc */
1150         u64 tx_discards;                /* tdpc */
1151         u64 tx_errors;                  /* tepc */
1152         u64 rx_no_desc;                 /* repc */
1153         u64 rx_errors;                  /* repc */
1154 };
1155
1156 #define ICE_MAX_UP      8
1157
1158 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1159 struct ice_veb_up_stats {
1160         u64 up_rx_pkts[ICE_MAX_UP];
1161         u64 up_rx_bytes[ICE_MAX_UP];
1162         u64 up_tx_pkts[ICE_MAX_UP];
1163         u64 up_tx_bytes[ICE_MAX_UP];
1164 };
1165
1166 /* Statistics collected by the MAC */
1167 struct ice_hw_port_stats {
1168         /* eth stats collected by the port */
1169         struct ice_eth_stats eth;
1170         /* additional port specific stats */
1171         u64 tx_dropped_link_down;       /* tdold */
1172         u64 crc_errors;                 /* crcerrs */
1173         u64 illegal_bytes;              /* illerrc */
1174         u64 error_bytes;                /* errbc */
1175         u64 mac_local_faults;           /* mlfc */
1176         u64 mac_remote_faults;          /* mrfc */
1177         u64 rx_len_errors;              /* rlec */
1178         u64 link_xon_rx;                /* lxonrxc */
1179         u64 link_xoff_rx;               /* lxoffrxc */
1180         u64 link_xon_tx;                /* lxontxc */
1181         u64 link_xoff_tx;               /* lxofftxc */
1182         u64 priority_xon_rx[8];         /* pxonrxc[8] */
1183         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
1184         u64 priority_xon_tx[8];         /* pxontxc[8] */
1185         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
1186         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
1187         u64 rx_size_64;                 /* prc64 */
1188         u64 rx_size_127;                /* prc127 */
1189         u64 rx_size_255;                /* prc255 */
1190         u64 rx_size_511;                /* prc511 */
1191         u64 rx_size_1023;               /* prc1023 */
1192         u64 rx_size_1522;               /* prc1522 */
1193         u64 rx_size_big;                /* prc9522 */
1194         u64 rx_undersize;               /* ruc */
1195         u64 rx_fragments;               /* rfc */
1196         u64 rx_oversize;                /* roc */
1197         u64 rx_jabber;                  /* rjc */
1198         u64 tx_size_64;                 /* ptc64 */
1199         u64 tx_size_127;                /* ptc127 */
1200         u64 tx_size_255;                /* ptc255 */
1201         u64 tx_size_511;                /* ptc511 */
1202         u64 tx_size_1023;               /* ptc1023 */
1203         u64 tx_size_1522;               /* ptc1522 */
1204         u64 tx_size_big;                /* ptc9522 */
1205         u64 mac_short_pkt_dropped;      /* mspdc */
1206         /* flow director stats */
1207         u32 fd_sb_status;
1208         u64 fd_sb_match;
1209 };
1210
1211 enum ice_sw_fwd_act_type {
1212         ICE_FWD_TO_VSI = 0,
1213         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1214         ICE_FWD_TO_Q,
1215         ICE_FWD_TO_QGRP,
1216         ICE_DROP_PACKET,
1217         ICE_INVAL_ACT
1218 };
1219
1220 struct ice_aq_get_set_rss_lut_params {
1221         u16 vsi_handle;         /* software VSI handle */
1222         u16 lut_size;           /* size of the LUT buffer */
1223         u8 lut_type;            /* type of the LUT (i.e. VSI, PF, Global) */
1224         u8 *lut;                /* input RSS LUT for set and output RSS LUT for get */
1225         u8 global_lut_id;       /* only valid when lut_type is global */
1226 };
1227
1228 /* Checksum and Shadow RAM pointers */
1229 #define ICE_SR_NVM_CTRL_WORD                    0x00
1230 #define ICE_SR_PHY_ANALOG_PTR                   0x04
1231 #define ICE_SR_OPTION_ROM_PTR                   0x05
1232 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
1233 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
1234 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
1235 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
1236 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
1237 #define ICE_SR_PE_IMAGE_PTR                     0x0C
1238 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
1239 #define ICE_SR_MNG_CFG_PTR                      0x0E
1240 #define ICE_SR_EMP_MODULE_PTR                   0x0F
1241 #define ICE_SR_PBA_BLOCK_PTR                    0x16
1242 #define ICE_SR_BOOT_CFG_PTR                     0x132
1243 #define ICE_SR_NVM_WOL_CFG                      0x19
1244 #define ICE_NVM_OROM_VER_OFF                    0x02
1245 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1246 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1247 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1248 #define ICE_SR_NVM_MAP_VER                      0x29
1249 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1250 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1251 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1252 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1253 #define ICE_NVM_VER_LO_SHIFT                    0
1254 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1255 #define ICE_NVM_VER_HI_SHIFT                    12
1256 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1257 #define ICE_OEM_EETRACK_ID                      0xffffffff
1258 #define ICE_OROM_VER_PATCH_SHIFT                0
1259 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1260 #define ICE_OROM_VER_BUILD_SHIFT                8
1261 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1262 #define ICE_OROM_VER_SHIFT                      24
1263 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1264 #define ICE_SR_VPD_PTR                          0x2F
1265 #define ICE_SR_PXE_SETUP_PTR                    0x30
1266 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1267 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1268 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1269 #define ICE_SR_VLAN_CFG_PTR                     0x37
1270 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1271 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1272 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1273 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1274 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1275 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1276 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1277 #define ICE_SR_PFA_PTR                          0x40
1278 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1279 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1280 #define ICE_SR_NVM_BANK_SIZE                    0x43
1281 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1282 #define ICE_SR_OROM_BANK_SIZE                   0x45
1283 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1284 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1285 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1286 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1287 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1288 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1289 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1290
1291 /* CSS Header words */
1292 #define ICE_NVM_CSS_SREV_L                      0x14
1293 #define ICE_NVM_CSS_SREV_H                      0x15
1294
1295 /* Length of CSS header section in words */
1296 #define ICE_CSS_HEADER_LENGTH                   330
1297
1298 /* Offset of Shadow RAM copy in the NVM bank area. */
1299 #define ICE_NVM_SR_COPY_WORD_OFFSET             ROUND_UP(ICE_CSS_HEADER_LENGTH, 32)
1300
1301 /* Size in bytes of Option ROM trailer */
1302 #define ICE_NVM_OROM_TRAILER_LENGTH             (2 * ICE_CSS_HEADER_LENGTH)
1303
1304 /* The Link Topology Netlist section is stored as a series of words. It is
1305  * stored in the NVM as a TLV, with the first two words containing the type
1306  * and length.
1307  */
1308 #define ICE_NETLIST_LINK_TOPO_MOD_ID            0x011B
1309 #define ICE_NETLIST_TYPE_OFFSET                 0x0000
1310 #define ICE_NETLIST_LEN_OFFSET                  0x0001
1311
1312 /* The Link Topology section follows the TLV header. When reading the netlist
1313  * using ice_read_netlist_module, we need to account for the 2-word TLV
1314  * header.
1315  */
1316 #define ICE_NETLIST_LINK_TOPO_OFFSET(n)         ((n) + 2)
1317
1318 #define ICE_LINK_TOPO_MODULE_LEN                ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1319 #define ICE_LINK_TOPO_NODE_COUNT                ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1320
1321 #define ICE_LINK_TOPO_NODE_COUNT_M              MAKEMASK(0x3FF, 0)
1322
1323 /* The Netlist ID Block is located after all of the Link Topology nodes. */
1324 #define ICE_NETLIST_ID_BLK_SIZE                 0x30
1325 #define ICE_NETLIST_ID_BLK_OFFSET(n)            ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1326
1327 /* netlist ID block field offsets (word offsets) */
1328 #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW        0x02
1329 #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH       0x03
1330 #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW        0x04
1331 #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH       0x05
1332 #define ICE_NETLIST_ID_BLK_TYPE_LOW             0x06
1333 #define ICE_NETLIST_ID_BLK_TYPE_HIGH            0x07
1334 #define ICE_NETLIST_ID_BLK_REV_LOW              0x08
1335 #define ICE_NETLIST_ID_BLK_REV_HIGH             0x09
1336 #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n)     (0x0A + (n))
1337 #define ICE_NETLIST_ID_BLK_CUST_VER             0x2F
1338
1339 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1340 #define ICE_SR_VPD_SIZE_WORDS           512
1341 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1342 #define ICE_SR_CTRL_WORD_1_S            0x06
1343 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1344 #define ICE_SR_CTRL_WORD_VALID          0x1
1345 #define ICE_SR_CTRL_WORD_OROM_BANK      BIT(3)
1346 #define ICE_SR_CTRL_WORD_NETLIST_BANK   BIT(4)
1347 #define ICE_SR_CTRL_WORD_NVM_BANK       BIT(5)
1348
1349 #define ICE_SR_NVM_PTR_4KB_UNITS        BIT(15)
1350
1351 /* Shadow RAM related */
1352 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1353 #define ICE_SR_BUF_ALIGNMENT            4096
1354 #define ICE_SR_WORDS_IN_1KB             512
1355 /* Checksum should be calculated such that after adding all the words,
1356  * including the checksum word itself, the sum should be 0xBABA.
1357  */
1358 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1359
1360 /* Link override related */
1361 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1362 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1363 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1364 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1365 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1366 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1367 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1368 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1369
1370 #define ICE_PBA_FLAG_DFLT               0xFAFA
1371 /* Hash redirection LUT for VSI - maximum array size */
1372 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1373
1374 /*
1375  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1376  * This is needed to determine the BAR0 space for the VFs
1377  */
1378 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1379 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1380 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1381
1382 /* AQ API version for LLDP_FILTER_CONTROL */
1383 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1384 #define ICE_FW_API_LLDP_FLTR_MIN        7
1385 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1386
1387 /* AQ API version for report default configuration */
1388 #define ICE_FW_API_REPORT_DFLT_CFG_MAJ          1
1389 #define ICE_FW_API_REPORT_DFLT_CFG_MIN          7
1390 #define ICE_FW_API_REPORT_DFLT_CFG_PATCH        3
1391 #endif /* _ICE_TYPE_H_ */