drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #define STRUCT_HACK_VAR_LEN
  38 /**
  39  * ice_struct_size - size of struct with C99 flexible array member
  40  * @ptr: pointer to structure
  41  * @field: flexible array member (last member of the structure)
  42  * @num: number of elements of that flexible array member
  43  */
  44 #define ice_struct_size(ptr, field, num) \
  45         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  46
  47 #define FLEX_ARRAY_SIZE(_ptr, _mem, cnt) ((cnt) * sizeof(_ptr->_mem[0]))
  48
  49 #include "ice_status.h"
  50 #include "ice_hw_autogen.h"
  51 #include "ice_devids.h"
  52 #include "ice_osdep.h"
  53 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  54 #include "ice_controlq.h"
  55 #include "ice_lan_tx_rx.h"
  56 #include "ice_flex_type.h"
  57 #include "ice_protocol_type.h"
  58 #include "ice_sbq_cmd.h"
  59 #include "ice_vlan_mode.h"
  60
  61 /**
  62  * ice_is_pow2 - check if integer value is a power of 2
  63  * @val: unsigned integer to be validated
  64  */
  65 static inline bool ice_is_pow2(u64 val)
  66 {
  67         return (val && !(val & (val - 1)));
  68 }
  69
  70 /**
  71  * ice_ilog2 - Calculates integer log base 2 of a number
  72  * @n: number on which to perform operation
  73  */
  74 static inline int ice_ilog2(u64 n)
  75 {
  76         int i;
  77
  78         for (i = 63; i >= 0; i--)
  79                 if (((u64)1 << i) & n)
  80                         return i;
  81
  82         return -1;
  83 }
  84
  85 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  86 {
  87         return ice_is_bit_set(&bitmap, tc);
  88 }
  89
  90 #define DIV_64BIT(n, d) ((n) / (d))
  91
  92 static inline u64 round_up_64bit(u64 a, u32 b)
  93 {
  94         return DIV_64BIT(((a) + (b) / 2), (b));
  95 }
  96
  97 static inline u32 ice_round_to_num(u32 N, u32 R)
  98 {
  99         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
 100                 ((((N) + (R) - 1) / (R)) * (R)));
 101 }
 102
 103 /* Driver always calls main vsi_handle first */
 104 #define ICE_MAIN_VSI_HANDLE             0
 105
 106 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 107 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 108
 109 /* Data type manipulation macros. */
 110 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 111 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 112 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 113 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 114
 115 /* debug masks - set these bits in hw->debug_mask to control output */
 116 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 117 #define ICE_DBG_INIT            BIT_ULL(1)
 118 #define ICE_DBG_RELEASE         BIT_ULL(2)
 119 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 120 #define ICE_DBG_LINK            BIT_ULL(4)
 121 #define ICE_DBG_PHY             BIT_ULL(5)
 122 #define ICE_DBG_QCTX            BIT_ULL(6)
 123 #define ICE_DBG_NVM             BIT_ULL(7)
 124 #define ICE_DBG_LAN             BIT_ULL(8)
 125 #define ICE_DBG_FLOW            BIT_ULL(9)
 126 #define ICE_DBG_DCB             BIT_ULL(10)
 127 #define ICE_DBG_DIAG            BIT_ULL(11)
 128 #define ICE_DBG_FD              BIT_ULL(12)
 129 #define ICE_DBG_SW              BIT_ULL(13)
 130 #define ICE_DBG_SCHED           BIT_ULL(14)
 131
 132 #define ICE_DBG_PKG             BIT_ULL(16)
 133 #define ICE_DBG_RES             BIT_ULL(17)
 134 #define ICE_DBG_ACL             BIT_ULL(18)
 135 #define ICE_DBG_PTP             BIT_ULL(19)
 136 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 137 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 138 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 139 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 140 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 141                                  ICE_DBG_AQ_DESC        | \
 142                                  ICE_DBG_AQ_DESC_BUF    | \
 143                                  ICE_DBG_AQ_CMD)
 144
 145 #define ICE_DBG_USER            BIT_ULL(31)
 146 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 147
 148 #define __ALWAYS_UNUSED
 149
 150 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 151         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 152          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 153          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 154
 155 enum ice_aq_res_ids {
 156         ICE_NVM_RES_ID = 1,
 157         ICE_SPD_RES_ID,
 158         ICE_CHANGE_LOCK_RES_ID,
 159         ICE_GLOBAL_CFG_LOCK_RES_ID
 160 };
 161
 162 /* FW update timeout definitions are in milliseconds */
 163 #define ICE_NVM_TIMEOUT                 180000
 164 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 165 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 166
 167 enum ice_aq_res_access_type {
 168         ICE_RES_READ = 1,
 169         ICE_RES_WRITE
 170 };
 171
 172 struct ice_driver_ver {
 173         u8 major_ver;
 174         u8 minor_ver;
 175         u8 build_ver;
 176         u8 subbuild_ver;
 177         u8 driver_string[32];
 178 };
 179
 180 enum ice_fc_mode {
 181         ICE_FC_NONE = 0,
 182         ICE_FC_RX_PAUSE,
 183         ICE_FC_TX_PAUSE,
 184         ICE_FC_FULL,
 185         ICE_FC_AUTO,
 186         ICE_FC_PFC,
 187         ICE_FC_DFLT
 188 };
 189
 190 enum ice_phy_cache_mode {
 191         ICE_FC_MODE = 0,
 192         ICE_SPEED_MODE,
 193         ICE_FEC_MODE
 194 };
 195
 196 enum ice_fec_mode {
 197         ICE_FEC_NONE = 0,
 198         ICE_FEC_RS,
 199         ICE_FEC_BASER,
 200         ICE_FEC_AUTO
 201 };
 202
 203 struct ice_phy_cache_mode_data {
 204         union {
 205                 enum ice_fec_mode curr_user_fec_req;
 206                 enum ice_fc_mode curr_user_fc_req;
 207                 u16 curr_user_speed_req;
 208         } data;
 209 };
 210
 211 enum ice_set_fc_aq_failures {
 212         ICE_SET_FC_AQ_FAIL_NONE = 0,
 213         ICE_SET_FC_AQ_FAIL_GET,
 214         ICE_SET_FC_AQ_FAIL_SET,
 215         ICE_SET_FC_AQ_FAIL_UPDATE
 216 };
 217
 218 /* These are structs for managing the hardware information and the operations */
 219 /* MAC types */
 220 enum ice_mac_type {
 221         ICE_MAC_UNKNOWN = 0,
 222         ICE_MAC_E810,
 223         ICE_MAC_GENERIC,
 224 };
 225
 226 /* Media Types */
 227 enum ice_media_type {
 228         ICE_MEDIA_UNKNOWN = 0,
 229         ICE_MEDIA_FIBER,
 230         ICE_MEDIA_BASET,
 231         ICE_MEDIA_BACKPLANE,
 232         ICE_MEDIA_DA,
 233         ICE_MEDIA_AUI,
 234 };
 235
 236 /* Software VSI types. */
 237 enum ice_vsi_type {
 238         ICE_VSI_PF = 0,
 239         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 240         ICE_VSI_LB = 6,
 241 };
 242
 243 struct ice_link_status {
 244         /* Refer to ice_aq_phy_type for bits definition */
 245         u64 phy_type_low;
 246         u64 phy_type_high;
 247         u8 topo_media_conflict;
 248         u16 max_frame_size;
 249         u16 link_speed;
 250         u16 req_speeds;
 251         u8 link_cfg_err;
 252         u8 lse_ena;     /* Link Status Event notification */
 253         u8 link_info;
 254         u8 an_info;
 255         u8 ext_info;
 256         u8 fec_info;
 257         u8 pacing;
 258         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 259          * ice_aqc_get_phy_caps structure
 260          */
 261         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 262 };
 263
 264 /* Different data queue types: These are mainly for SW consumption. */
 265 enum ice_q {
 266         ICE_DATA_Q_DOORBELL,
 267         ICE_DATA_Q_CMPL,
 268         ICE_DATA_Q_QUANTA,
 269         ICE_DATA_Q_RX,
 270         ICE_DATA_Q_TX,
 271 };
 272
 273 /* Different reset sources for which a disable queue AQ call has to be made in
 274  * order to clean the Tx scheduler as a part of the reset
 275  */
 276 enum ice_disq_rst_src {
 277         ICE_NO_RESET = 0,
 278         ICE_VM_RESET,
 279 };
 280
 281 /* PHY info such as phy_type, etc... */
 282 struct ice_phy_info {
 283         struct ice_link_status link_info;
 284         struct ice_link_status link_info_old;
 285         u64 phy_type_low;
 286         u64 phy_type_high;
 287         enum ice_media_type media_type;
 288         u8 get_link_info;
 289         /* Please refer to struct ice_aqc_get_link_status_data to get
 290          * detail of enable bit in curr_user_speed_req
 291          */
 292         u16 curr_user_speed_req;
 293         enum ice_fec_mode curr_user_fec_req;
 294         enum ice_fc_mode curr_user_fc_req;
 295         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 296 };
 297
 298 #define ICE_MAX_NUM_MIRROR_RULES        64
 299
 300 /* protocol enumeration for filters */
 301 enum ice_fltr_ptype {
 302         /* NONE - used for undef/error */
 303         ICE_FLTR_PTYPE_NONF_NONE = 0,
 304         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 305         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 306         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 307         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 308         ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
 309         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
 310         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
 311         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
 312         ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
 313         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
 314         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
 315         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
 316         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
 317         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 318         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 319         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6,
 320         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_UDP,
 321         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV6_TCP,
 322         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
 323         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
 324         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
 325         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
 326         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
 327         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
 328         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
 329         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
 330         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
 331         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 332         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 333         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
 334         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
 335         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
 336         ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
 337         ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
 338         ICE_FLTR_PTYPE_NONF_IPV4_ESP,
 339         ICE_FLTR_PTYPE_NONF_IPV6_ESP,
 340         ICE_FLTR_PTYPE_NONF_IPV4_AH,
 341         ICE_FLTR_PTYPE_NONF_IPV6_AH,
 342         ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
 343         ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
 344         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
 345         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
 346         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
 347         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
 348         ICE_FLTR_PTYPE_NON_IP_L2,
 349         ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
 350         ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
 351         ICE_FLTR_PTYPE_FRAG_IPV4,
 352         ICE_FLTR_PTYPE_FRAG_IPV6,
 353         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 354         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 355         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 356         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 357         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
 358         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_UDP,
 359         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_TCP,
 360         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_SCTP,
 361         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN_IPV4_OTHER,
 362         ICE_FLTR_PTYPE_MAX,
 363 };
 364
 365 enum ice_fd_hw_seg {
 366         ICE_FD_HW_SEG_NON_TUN = 0,
 367         ICE_FD_HW_SEG_TUN,
 368         ICE_FD_HW_SEG_MAX,
 369 };
 370
 371 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 372 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 373
 374 struct ice_fd_hw_prof {
 375         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 376         int cnt;
 377         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 378         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 379 };
 380
 381 /* Common HW capabilities for SW use */
 382 struct ice_hw_common_caps {
 383         /* Write CSR protection */
 384         u64 wr_csr_prot;
 385         u32 switching_mode;
 386         /* switching mode supported - EVB switching (including cloud) */
 387 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 388
 389         /* Manageablity mode & supported protocols over MCTP */
 390         u32 mgmt_mode;
 391 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 392 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 393 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 394
 395         u32 mgmt_protocols_mctp;
 396 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 397 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 398 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 399 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 400
 401         u32 os2bmc;
 402         u32 valid_functions;
 403         /* DCB capabilities */
 404         u32 active_tc_bitmap;
 405         u32 maxtc;
 406
 407         /* RSS related capabilities */
 408         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 409         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 410
 411         /* Tx/Rx queues */
 412         u32 num_rxq;                    /* Number/Total Rx queues */
 413         u32 rxq_first_id;               /* First queue ID for Rx queues */
 414         u32 num_txq;                    /* Number/Total Tx queues */
 415         u32 txq_first_id;               /* First queue ID for Tx queues */
 416
 417         /* MSI-X vectors */
 418         u32 num_msix_vectors;
 419         u32 msix_vector_first_id;
 420
 421         /* Max MTU for function or device */
 422         u32 max_mtu;
 423
 424         /* WOL related */
 425         u32 num_wol_proxy_fltr;
 426         u32 wol_proxy_vsi_seid;
 427
 428         /* LED/SDP pin count */
 429         u32 led_pin_num;
 430         u32 sdp_pin_num;
 431
 432         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 433 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 434 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 435         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 436         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 437
 438         /* EVB capabilities */
 439         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 440         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 441
 442         u8 dcb;
 443         u8 iscsi;
 444         u8 ieee_1588;
 445         u8 mgmt_cem;
 446
 447         /* WoL and APM support */
 448 #define ICE_WOL_SUPPORT_M               BIT(0)
 449 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 450 #define ICE_PROXY_SUPPORT_M             BIT(2)
 451         u8 apm_wol_support;
 452         u8 acpi_prog_mthd;
 453         u8 proxy_support;
 454         bool sec_rev_disabled;
 455         bool update_disabled;
 456         bool nvm_unified_update;
 457 #define ICE_NVM_MGMT_SEC_REV_DISABLED           BIT(0)
 458 #define ICE_NVM_MGMT_UPDATE_DISABLED            BIT(1)
 459 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 460
 461         /* External topology device images within the NVM */
 462 #define ICE_EXT_TOPO_DEV_IMG_COUNT      4
 463         u32 ext_topo_dev_img_ver_high[ICE_EXT_TOPO_DEV_IMG_COUNT];
 464         u32 ext_topo_dev_img_ver_low[ICE_EXT_TOPO_DEV_IMG_COUNT];
 465         u8 ext_topo_dev_img_part_num[ICE_EXT_TOPO_DEV_IMG_COUNT];
 466 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_S 8
 467 #define ICE_EXT_TOPO_DEV_IMG_PART_NUM_M \
 468                 MAKEMASK(0xFF, ICE_EXT_TOPO_DEV_IMG_PART_NUM_S)
 469         bool ext_topo_dev_img_load_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 470 #define ICE_EXT_TOPO_DEV_IMG_LOAD_EN    BIT(0)
 471         bool ext_topo_dev_img_prog_en[ICE_EXT_TOPO_DEV_IMG_COUNT];
 472 #define ICE_EXT_TOPO_DEV_IMG_PROG_EN    BIT(1)
 473 };
 474
 475 /* IEEE 1588 TIME_SYNC specific info */
 476 /* Function specific definitions */
 477 #define ICE_TS_FUNC_ENA_M               BIT(0)
 478 #define ICE_TS_SRC_TMR_OWND_M           BIT(1)
 479 #define ICE_TS_TMR_ENA_M                BIT(2)
 480 #define ICE_TS_TMR_IDX_OWND_S           4
 481 #define ICE_TS_TMR_IDX_OWND_M           BIT(4)
 482 #define ICE_TS_CLK_FREQ_S               16
 483 #define ICE_TS_CLK_FREQ_M               MAKEMASK(0x7, ICE_TS_CLK_FREQ_S)
 484 #define ICE_TS_CLK_SRC_S                20
 485 #define ICE_TS_CLK_SRC_M                BIT(20)
 486 #define ICE_TS_TMR_IDX_ASSOC_S          24
 487 #define ICE_TS_TMR_IDX_ASSOC_M          BIT(24)
 488
 489 /* TIME_REF clock rate specification */
 490 enum ice_time_ref_freq {
 491         ICE_TIME_REF_FREQ_25_000        = 0,
 492         ICE_TIME_REF_FREQ_122_880       = 1,
 493         ICE_TIME_REF_FREQ_125_000       = 2,
 494         ICE_TIME_REF_FREQ_153_600       = 3,
 495         ICE_TIME_REF_FREQ_156_250       = 4,
 496         ICE_TIME_REF_FREQ_245_760       = 5,
 497
 498         NUM_ICE_TIME_REF_FREQ
 499 };
 500
 501 /* Clock source specification */
 502 enum ice_clk_src {
 503         ICE_CLK_SRC_TCX0        = 0, /* Temperature compensated oscillator  */
 504         ICE_CLK_SRC_TIME_REF    = 1, /* Use TIME_REF reference clock */
 505
 506         NUM_ICE_CLK_SRC
 507 };
 508
 509 struct ice_ts_func_info {
 510         /* Function specific info */
 511         enum ice_time_ref_freq time_ref;
 512         u8 clk_freq;
 513         u8 clk_src;
 514         u8 tmr_index_assoc;
 515         u8 ena;
 516         u8 tmr_index_owned;
 517         u8 src_tmr_owned;
 518         u8 tmr_ena;
 519 };
 520
 521 /* Device specific definitions */
 522 #define ICE_TS_TMR0_OWNR_M              0x7
 523 #define ICE_TS_TMR0_OWND_M              BIT(3)
 524 #define ICE_TS_TMR1_OWNR_S              4
 525 #define ICE_TS_TMR1_OWNR_M              MAKEMASK(0x7, ICE_TS_TMR1_OWNR_S)
 526 #define ICE_TS_TMR1_OWND_M              BIT(7)
 527 #define ICE_TS_DEV_ENA_M                BIT(24)
 528 #define ICE_TS_TMR0_ENA_M               BIT(25)
 529 #define ICE_TS_TMR1_ENA_M               BIT(26)
 530
 531 struct ice_ts_dev_info {
 532         /* Device specific info */
 533         u32 ena_ports;
 534         u32 tmr_own_map;
 535         u32 tmr0_owner;
 536         u32 tmr1_owner;
 537         u8 tmr0_owned;
 538         u8 tmr1_owned;
 539         u8 ena;
 540         u8 tmr0_ena;
 541         u8 tmr1_ena;
 542 };
 543
 544 /* Function specific capabilities */
 545 struct ice_hw_func_caps {
 546         struct ice_hw_common_caps common_cap;
 547         u32 guar_num_vsi;
 548         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 549         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 550         struct ice_ts_func_info ts_func_info;
 551 };
 552
 553 /* Device wide capabilities */
 554 struct ice_hw_dev_caps {
 555         struct ice_hw_common_caps common_cap;
 556         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 557         u32 num_flow_director_fltr;     /* Number of FD filters available */
 558         struct ice_ts_dev_info ts_dev_info;
 559         u32 num_funcs;
 560 };
 561
 562 /* Information about MAC such as address, etc... */
 563 struct ice_mac_info {
 564         u8 lan_addr[ETH_ALEN];
 565         u8 perm_addr[ETH_ALEN];
 566         u8 port_addr[ETH_ALEN];
 567         u8 wol_addr[ETH_ALEN];
 568 };
 569
 570 /* PCI bus types */
 571 enum ice_bus_type {
 572         ice_bus_unknown = 0,
 573         ice_bus_pci_express,
 574         ice_bus_embedded, /* Is device Embedded versus card */
 575         ice_bus_reserved
 576 };
 577
 578 /* PCI bus speeds */
 579 enum ice_pcie_bus_speed {
 580         ice_pcie_speed_unknown  = 0xff,
 581         ice_pcie_speed_2_5GT    = 0x14,
 582         ice_pcie_speed_5_0GT    = 0x15,
 583         ice_pcie_speed_8_0GT    = 0x16,
 584         ice_pcie_speed_16_0GT   = 0x17
 585 };
 586
 587 /* PCI bus widths */
 588 enum ice_pcie_link_width {
 589         ice_pcie_lnk_width_resrv        = 0x00,
 590         ice_pcie_lnk_x1                 = 0x01,
 591         ice_pcie_lnk_x2                 = 0x02,
 592         ice_pcie_lnk_x4                 = 0x04,
 593         ice_pcie_lnk_x8                 = 0x08,
 594         ice_pcie_lnk_x12                = 0x0C,
 595         ice_pcie_lnk_x16                = 0x10,
 596         ice_pcie_lnk_x32                = 0x20,
 597         ice_pcie_lnk_width_unknown      = 0xff,
 598 };
 599
 600 /* Reset types used to determine which kind of reset was requested. These
 601  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 602  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 603  * because its reset source is different than the other types listed.
 604  */
 605 enum ice_reset_req {
 606         ICE_RESET_POR   = 0,
 607         ICE_RESET_INVAL = 0,
 608         ICE_RESET_CORER = 1,
 609         ICE_RESET_GLOBR = 2,
 610         ICE_RESET_EMPR  = 3,
 611         ICE_RESET_PFR   = 4,
 612 };
 613
 614 /* Bus parameters */
 615 struct ice_bus_info {
 616         enum ice_pcie_bus_speed speed;
 617         enum ice_pcie_link_width width;
 618         enum ice_bus_type type;
 619         u16 domain_num;
 620         u16 device;
 621         u8 func;
 622         u8 bus_num;
 623 };
 624
 625 /* Flow control (FC) parameters */
 626 struct ice_fc_info {
 627         enum ice_fc_mode current_mode;  /* FC mode in effect */
 628         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 629 };
 630
 631 /* Option ROM version information */
 632 struct ice_orom_info {
 633         u8 major;                       /* Major version of OROM */
 634         u8 patch;                       /* Patch version of OROM */
 635         u16 build;                      /* Build version of OROM */
 636         u32 srev;                       /* Security revision */
 637 };
 638
 639 /* NVM version information */
 640 struct ice_nvm_info {
 641         u32 eetrack;
 642         u32 srev;
 643         u8 major;
 644         u8 minor;
 645 };
 646
 647 /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
 648  * of the flash image.
 649  */
 650 enum ice_flash_bank {
 651         ICE_INVALID_FLASH_BANK,
 652         ICE_1ST_FLASH_BANK,
 653         ICE_2ND_FLASH_BANK,
 654 };
 655
 656 /* Enumeration of which flash bank is desired to read from, either the active
 657  * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
 658  * code which just wants to read the active or inactive flash bank.
 659  */
 660 enum ice_bank_select {
 661         ICE_ACTIVE_FLASH_BANK,
 662         ICE_INACTIVE_FLASH_BANK,
 663 };
 664
 665 /* information for accessing NVM, OROM, and Netlist flash banks */
 666 struct ice_bank_info {
 667         u32 nvm_ptr;                            /* Pointer to 1st NVM bank */
 668         u32 nvm_size;                           /* Size of NVM bank */
 669         u32 orom_ptr;                           /* Pointer to 1st OROM bank */
 670         u32 orom_size;                          /* Size of OROM bank */
 671         u32 netlist_ptr;                        /* Pointer to 1st Netlist bank */
 672         u32 netlist_size;                       /* Size of Netlist bank */
 673         enum ice_flash_bank nvm_bank;           /* Active NVM bank */
 674         enum ice_flash_bank orom_bank;          /* Active OROM bank */
 675         enum ice_flash_bank netlist_bank;       /* Active Netlist bank */
 676 };
 677
 678 /* Flash Chip Information */
 679 struct ice_flash_info {
 680         struct ice_orom_info orom;      /* Option ROM version info */
 681         struct ice_nvm_info nvm;        /* NVM version information */
 682         struct ice_bank_info banks;     /* Flash Bank information */
 683         u16 sr_words;                   /* Shadow RAM size in words */
 684         u32 flash_size;                 /* Size of available flash in bytes */
 685         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 686 };
 687
 688 struct ice_link_default_override_tlv {
 689         u8 options;
 690 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 691 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 692 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 693 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 694 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 695 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 696 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 697         u8 phy_config;
 698 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 699 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 700 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 701 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 702 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 703         u8 fec_options;
 704 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 705         u8 rsvd1;
 706         u64 phy_type_low;
 707         u64 phy_type_high;
 708 };
 709
 710 #define ICE_NVM_VER_LEN 32
 711
 712 /* Max number of port to queue branches w.r.t topology */
 713 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 714
 715 #define ice_for_each_traffic_class(_i)  \
 716         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 717
 718 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 719  * to driver defined policy for default aggregator
 720  */
 721 #define ICE_INVAL_TEID 0xFFFFFFFF
 722 #define ICE_DFLT_AGG_ID 0
 723
 724 struct ice_sched_node {
 725         struct ice_sched_node *parent;
 726         struct ice_sched_node *sibling; /* next sibling in the same layer */
 727         struct ice_sched_node **children;
 728         struct ice_aqc_txsched_elem_data info;
 729         u32 agg_id;                     /* aggregator group ID */
 730         u16 vsi_handle;
 731         u8 in_use;                      /* suspended or in use */
 732         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 733         u8 num_children;
 734         u8 tc_num;
 735         u8 owner;
 736 #define ICE_SCHED_NODE_OWNER_LAN        0
 737 #define ICE_SCHED_NODE_OWNER_AE         1
 738 #define ICE_SCHED_NODE_OWNER_RDMA       2
 739 };
 740
 741 /* Access Macros for Tx Sched Elements data */
 742 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 743 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 744 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 745         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 746 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 747         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 748 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 749 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 750         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 751 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 752         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 753
 754 struct ice_sched_rl_profile {
 755         u32 rate; /* In Kbps */
 756         struct ice_aqc_rl_profile_elem info;
 757 };
 758
 759 /* The aggregator type determines if identifier is for a VSI group,
 760  * aggregator group, aggregator of queues, or queue group.
 761  */
 762 enum ice_agg_type {
 763         ICE_AGG_TYPE_UNKNOWN = 0,
 764         ICE_AGG_TYPE_TC,
 765         ICE_AGG_TYPE_AGG, /* aggregator */
 766         ICE_AGG_TYPE_VSI,
 767         ICE_AGG_TYPE_QG,
 768         ICE_AGG_TYPE_Q
 769 };
 770
 771 /* Rate limit types */
 772 enum ice_rl_type {
 773         ICE_UNKNOWN_BW = 0,
 774         ICE_MIN_BW,             /* for CIR profile */
 775         ICE_MAX_BW,             /* for EIR profile */
 776         ICE_SHARED_BW           /* for shared profile */
 777 };
 778
 779 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 780 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 781 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 782 #define ICE_SCHED_NO_PRIORITY           0
 783 #define ICE_SCHED_NO_BW_WT              0
 784 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 785 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 786 #define ICE_SCHED_DFLT_BW_WT            4
 787 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 788 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 789
 790 /* Access Macros for Tx Sched RL Profile data */
 791 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 792 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 793 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 794 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 795 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 796
 797 /* The following tree example shows the naming conventions followed under
 798  * ice_port_info struct for default scheduler tree topology.
 799  *
 800  *                 A tree on a port
 801  *                       *                ---> root node
 802  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 803  *            *  *  *  *   *  *  *  *     |
 804  *           /                            |
 805  *          *                             |
 806  *         /                              |-> num_elements (range:1 - 9)
 807  *        *                               |   implies num_of_layers
 808  *       /                                |
 809  *   (a)*                                 |
 810  *
 811  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 812  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 813  *  need TEID of (a) to add queues.
 814  *
 815  *  This tree
 816  *       -> has 8 branches (one for each TC)
 817  *       -> First branch (TC0) has 4 elements
 818  *       -> has 4 layers
 819  *       -> (a) is the topmost layer node created by firmware on branch 0
 820  *
 821  *  Note: Above asterisk tree covers only basic terminology and scenario.
 822  *  Refer to the documentation for more info.
 823  */
 824
 825  /* Data structure for saving BW information */
 826 enum ice_bw_type {
 827         ICE_BW_TYPE_PRIO,
 828         ICE_BW_TYPE_CIR,
 829         ICE_BW_TYPE_CIR_WT,
 830         ICE_BW_TYPE_EIR,
 831         ICE_BW_TYPE_EIR_WT,
 832         ICE_BW_TYPE_SHARED,
 833         ICE_BW_TYPE_CNT         /* This must be last */
 834 };
 835
 836 struct ice_bw {
 837         u32 bw;
 838         u16 bw_alloc;
 839 };
 840
 841 struct ice_bw_type_info {
 842         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 843         u8 generic;
 844         struct ice_bw cir_bw;
 845         struct ice_bw eir_bw;
 846         u32 shared_bw;
 847 };
 848
 849 /* VSI queue context structure for given TC */
 850 struct ice_q_ctx {
 851         u16  q_handle;
 852         u32  q_teid;
 853         /* bw_t_info saves queue BW information */
 854         struct ice_bw_type_info bw_t_info;
 855 };
 856
 857 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 858 struct ice_sched_vsi_info {
 859         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 860         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 861         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 862         /* bw_t_info saves VSI BW information */
 863         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 864 };
 865
 866 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 867 struct ice_dcb_ets_cfg {
 868         u8 willing;
 869         u8 cbs;
 870         u8 maxtcs;
 871         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 872         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 873         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 874 };
 875
 876 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 877 struct ice_dcb_pfc_cfg {
 878         u8 willing;
 879         u8 mbc;
 880         u8 pfccap;
 881         u8 pfcena;
 882 };
 883
 884 /* CEE or IEEE 802.1Qaz Application Priority data */
 885 struct ice_dcb_app_priority_table {
 886         u16 prot_id;
 887         u8 priority;
 888         u8 selector;
 889 };
 890
 891 #define ICE_MAX_USER_PRIORITY           8
 892 #define ICE_DCBX_MAX_APPS               64
 893 #define ICE_DSCP_NUM_VAL                64
 894 #define ICE_LLDPDU_SIZE                 1500
 895 #define ICE_TLV_STATUS_OPER             0x1
 896 #define ICE_TLV_STATUS_SYNC             0x2
 897 #define ICE_TLV_STATUS_ERR              0x4
 898 #define ICE_APP_PROT_ID_FCOE            0x8906
 899 #define ICE_APP_PROT_ID_ISCSI           0x0cbc
 900 #define ICE_APP_PROT_ID_ISCSI_860       0x035c
 901 #define ICE_APP_PROT_ID_FIP             0x8914
 902 #define ICE_APP_SEL_ETHTYPE             0x1
 903 #define ICE_APP_SEL_TCPIP               0x2
 904 #define ICE_CEE_APP_SEL_ETHTYPE         0x0
 905 #define ICE_CEE_APP_SEL_TCPIP           0x1
 906
 907 struct ice_dcbx_cfg {
 908         u32 numapps;
 909         u32 tlv_status; /* CEE mode TLV status */
 910         struct ice_dcb_ets_cfg etscfg;
 911         struct ice_dcb_ets_cfg etsrec;
 912         struct ice_dcb_pfc_cfg pfc;
 913 #define ICE_QOS_MODE_VLAN       0x0
 914 #define ICE_QOS_MODE_DSCP       0x1
 915         u8 pfc_mode;
 916         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 917         /* when DSCP mapping defined by user set its bit to 1 */
 918         ice_declare_bitmap(dscp_mapped, ICE_DSCP_NUM_VAL);
 919         /* array holding DSCP -> UP/TC values for DSCP L3 QoS mode */
 920         u8 dscp_map[ICE_DSCP_NUM_VAL];
 921         u8 dcbx_mode;
 922 #define ICE_DCBX_MODE_CEE       0x1
 923 #define ICE_DCBX_MODE_IEEE      0x2
 924         u8 app_mode;
 925 #define ICE_DCBX_APPS_NON_WILLING       0x1
 926 };
 927
 928 struct ice_qos_cfg {
 929         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 930         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 931         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 932         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
 933         u8 is_sw_lldp : 1;
 934 };
 935
 936 struct ice_port_info {
 937         struct ice_sched_node *root;    /* Root Node per Port */
 938         struct ice_hw *hw;              /* back pointer to HW instance */
 939         u32 last_node_teid;             /* scheduler last node info */
 940         u16 sw_id;                      /* Initial switch ID belongs to port */
 941         u16 pf_vf_num;
 942         u8 port_state;
 943 #define ICE_SCHED_PORT_STATE_INIT       0x0
 944 #define ICE_SCHED_PORT_STATE_READY      0x1
 945         u8 lport;
 946 #define ICE_LPORT_MASK                  0xff
 947         u16 dflt_tx_vsi_rule_id;
 948         u16 dflt_tx_vsi_num;
 949         u16 dflt_rx_vsi_rule_id;
 950         u16 dflt_rx_vsi_num;
 951         struct ice_fc_info fc;
 952         struct ice_mac_info mac;
 953         struct ice_phy_info phy;
 954         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 955         struct ice_sched_node *
 956                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 957         struct ice_bw_type_info root_node_bw_t_info;
 958         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 959         struct ice_qos_cfg qos_cfg;
 960         u8 is_vf:1;
 961 };
 962
 963 struct ice_switch_info {
 964         struct LIST_HEAD_TYPE vsi_list_map_head;
 965         struct ice_sw_recipe *recp_list;
 966         u16 prof_res_bm_init;
 967         u16 max_used_prof_index;
 968
 969         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 970 };
 971
 972 /* Port hardware description */
 973 struct ice_hw {
 974         u8 *hw_addr;
 975         void *back;
 976         struct ice_aqc_layer_props *layer_info;
 977         struct ice_port_info *port_info;
 978         /* 2D Array for each Tx Sched RL Profile type */
 979         struct ice_sched_rl_profile **cir_profiles;
 980         struct ice_sched_rl_profile **eir_profiles;
 981         struct ice_sched_rl_profile **srl_profiles;
 982         /* PSM clock frequency for calculating RL profile params */
 983         u32 psm_clk_freq;
 984         u64 debug_mask;         /* BITMAP for debug mask */
 985         enum ice_mac_type mac_type;
 986
 987         u16 fd_ctr_base;        /* FD counter base index */
 988         /* pci info */
 989         u16 device_id;
 990         u16 vendor_id;
 991         u16 subsystem_device_id;
 992         u16 subsystem_vendor_id;
 993         u8 revision_id;
 994
 995         u8 pf_id;               /* device profile info */
 996
 997         u16 max_burst_size;     /* driver sets this value */
 998
 999         /* Tx Scheduler values */
1000         u8 num_tx_sched_layers;
1001         u8 num_tx_sched_phys_layers;
1002         u8 flattened_layers;
1003         u8 max_cgds;
1004         u8 sw_entry_point_layer;
1005         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1006         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
1007         /* List contain profile ID(s) and other params per layer */
1008         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1009         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
1010         u8 evb_veb;             /* true for VEB, false for VEPA */
1011         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
1012         struct ice_bus_info bus;
1013         struct ice_flash_info flash;
1014         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
1015         struct ice_hw_func_caps func_caps;      /* function capabilities */
1016
1017         struct ice_switch_info *switch_info;    /* switch filter lists */
1018
1019         /* Control Queue info */
1020         struct ice_ctl_q_info adminq;
1021         struct ice_ctl_q_info sbq;
1022         struct ice_ctl_q_info mailboxq;
1023         /* Additional function to send AdminQ command */
1024         int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
1025                               void *buf, u16 buf_size);
1026         void *aq_send_cmd_param;
1027         u8 dcf_enabled;         /* Device Config Function */
1028
1029         u8 api_branch;          /* API branch version */
1030         u8 api_maj_ver;         /* API major version */
1031         u8 api_min_ver;         /* API minor version */
1032         u8 api_patch;           /* API patch version */
1033         u8 fw_branch;           /* firmware branch version */
1034         u8 fw_maj_ver;          /* firmware major version */
1035         u8 fw_min_ver;          /* firmware minor version */
1036         u8 fw_patch;            /* firmware patch version */
1037         u32 fw_build;           /* firmware build number */
1038
1039 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
1040  * register. Used for determining the ITR/INTRL granularity during
1041  * initialization.
1042  */
1043 #define ICE_MAX_AGG_BW_200G     0x0
1044 #define ICE_MAX_AGG_BW_100G     0X1
1045 #define ICE_MAX_AGG_BW_50G      0x2
1046 #define ICE_MAX_AGG_BW_25G      0x3
1047         /* ITR granularity for different speeds */
1048 #define ICE_ITR_GRAN_ABOVE_25   2
1049 #define ICE_ITR_GRAN_MAX_25     4
1050         /* ITR granularity in 1 us */
1051         u8 itr_gran;
1052         /* INTRL granularity for different speeds */
1053 #define ICE_INTRL_GRAN_ABOVE_25 4
1054 #define ICE_INTRL_GRAN_MAX_25   8
1055         /* INTRL granularity in 1 us */
1056         u8 intrl_gran;
1057
1058         u8 ucast_shared;        /* true if VSIs can share unicast addr */
1059
1060 #define ICE_PHY_PER_NAC         1
1061 #define ICE_MAX_QUAD            2
1062 #define ICE_NUM_QUAD_TYPE       2
1063 #define ICE_PORTS_PER_QUAD      4
1064 #define ICE_PHY_0_LAST_QUAD     1
1065 #define ICE_PORTS_PER_PHY       8
1066 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
1067
1068         /* Active package version (currently active) */
1069         struct ice_pkg_ver active_pkg_ver;
1070         u32 active_track_id;
1071         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
1072         u8 active_pkg_in_nvm;
1073
1074         enum ice_aq_err pkg_dwnld_status;
1075
1076         /* Driver's package ver - (from the Ice Metadata section) */
1077         struct ice_pkg_ver pkg_ver;
1078         u8 pkg_name[ICE_PKG_NAME_SIZE];
1079
1080         /* Driver's Ice segment format version and id (from the Ice seg) */
1081         struct ice_pkg_ver ice_seg_fmt_ver;
1082         u8 ice_seg_id[ICE_SEG_ID_SIZE];
1083
1084         /* Pointer to the ice segment */
1085         struct ice_seg *seg;
1086
1087         /* Pointer to allocated copy of pkg memory */
1088         u8 *pkg_copy;
1089         u32 pkg_size;
1090
1091         /* tunneling info */
1092         struct ice_lock tnl_lock;
1093         struct ice_tunnel_table tnl;
1094         /* dvm boost update information */
1095         struct ice_dvm_table dvm_upd;
1096
1097         struct ice_acl_tbl *acl_tbl;
1098         struct ice_fd_hw_prof **acl_prof;
1099         u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1100         /* HW block tables */
1101         struct ice_blk_info blk[ICE_BLK_COUNT];
1102         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
1103         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
1104         /* Flow Director filter info */
1105         int fdir_active_fltr;
1106
1107         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1108         struct LIST_HEAD_TYPE fdir_list_head;
1109
1110         /* Book-keeping of side-band filter count per flow-type.
1111          * This is used to detect and handle input set changes for
1112          * respective flow-type.
1113          */
1114         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1115
1116         struct ice_fd_hw_prof **fdir_prof;
1117         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1118         struct ice_lock rss_locks;      /* protect RSS configuration */
1119         struct LIST_HEAD_TYPE rss_list_head;
1120         ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1121         u8 dvm_ena;
1122 };
1123
1124 /* Statistics collected by each port, VSI, VEB, and S-channel */
1125 struct ice_eth_stats {
1126         u64 rx_bytes;                   /* gorc */
1127         u64 rx_unicast;                 /* uprc */
1128         u64 rx_multicast;               /* mprc */
1129         u64 rx_broadcast;               /* bprc */
1130         u64 rx_discards;                /* rdpc */
1131         u64 rx_unknown_protocol;        /* rupp */
1132         u64 tx_bytes;                   /* gotc */
1133         u64 tx_unicast;                 /* uptc */
1134         u64 tx_multicast;               /* mptc */
1135         u64 tx_broadcast;               /* bptc */
1136         u64 tx_discards;                /* tdpc */
1137         u64 tx_errors;                  /* tepc */
1138         u64 rx_no_desc;                 /* repc */
1139         u64 rx_errors;                  /* repc */
1140 };
1141
1142 #define ICE_MAX_UP      8
1143
1144 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1145 struct ice_veb_up_stats {
1146         u64 up_rx_pkts[ICE_MAX_UP];
1147         u64 up_rx_bytes[ICE_MAX_UP];
1148         u64 up_tx_pkts[ICE_MAX_UP];
1149         u64 up_tx_bytes[ICE_MAX_UP];
1150 };
1151
1152 /* Statistics collected by the MAC */
1153 struct ice_hw_port_stats {
1154         /* eth stats collected by the port */
1155         struct ice_eth_stats eth;
1156         /* additional port specific stats */
1157         u64 tx_dropped_link_down;       /* tdold */
1158         u64 crc_errors;                 /* crcerrs */
1159         u64 illegal_bytes;              /* illerrc */
1160         u64 error_bytes;                /* errbc */
1161         u64 mac_local_faults;           /* mlfc */
1162         u64 mac_remote_faults;          /* mrfc */
1163         u64 rx_len_errors;              /* rlec */
1164         u64 link_xon_rx;                /* lxonrxc */
1165         u64 link_xoff_rx;               /* lxoffrxc */
1166         u64 link_xon_tx;                /* lxontxc */
1167         u64 link_xoff_tx;               /* lxofftxc */
1168         u64 priority_xon_rx[8];         /* pxonrxc[8] */
1169         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
1170         u64 priority_xon_tx[8];         /* pxontxc[8] */
1171         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
1172         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
1173         u64 rx_size_64;                 /* prc64 */
1174         u64 rx_size_127;                /* prc127 */
1175         u64 rx_size_255;                /* prc255 */
1176         u64 rx_size_511;                /* prc511 */
1177         u64 rx_size_1023;               /* prc1023 */
1178         u64 rx_size_1522;               /* prc1522 */
1179         u64 rx_size_big;                /* prc9522 */
1180         u64 rx_undersize;               /* ruc */
1181         u64 rx_fragments;               /* rfc */
1182         u64 rx_oversize;                /* roc */
1183         u64 rx_jabber;                  /* rjc */
1184         u64 tx_size_64;                 /* ptc64 */
1185         u64 tx_size_127;                /* ptc127 */
1186         u64 tx_size_255;                /* ptc255 */
1187         u64 tx_size_511;                /* ptc511 */
1188         u64 tx_size_1023;               /* ptc1023 */
1189         u64 tx_size_1522;               /* ptc1522 */
1190         u64 tx_size_big;                /* ptc9522 */
1191         u64 mac_short_pkt_dropped;      /* mspdc */
1192         /* flow director stats */
1193         u32 fd_sb_status;
1194         u64 fd_sb_match;
1195 };
1196
1197 enum ice_sw_fwd_act_type {
1198         ICE_FWD_TO_VSI = 0,
1199         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1200         ICE_FWD_TO_Q,
1201         ICE_FWD_TO_QGRP,
1202         ICE_DROP_PACKET,
1203         ICE_INVAL_ACT
1204 };
1205
1206 struct ice_aq_get_set_rss_lut_params {
1207         u16 vsi_handle;         /* software VSI handle */
1208         u16 lut_size;           /* size of the LUT buffer */
1209         u8 lut_type;            /* type of the LUT (i.e. VSI, PF, Global) */
1210         u8 *lut;                /* input RSS LUT for set and output RSS LUT for get */
1211         u8 global_lut_id;       /* only valid when lut_type is global */
1212 };
1213
1214 /* Checksum and Shadow RAM pointers */
1215 #define ICE_SR_NVM_CTRL_WORD                    0x00
1216 #define ICE_SR_PHY_ANALOG_PTR                   0x04
1217 #define ICE_SR_OPTION_ROM_PTR                   0x05
1218 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
1219 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
1220 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
1221 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
1222 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
1223 #define ICE_SR_PE_IMAGE_PTR                     0x0C
1224 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
1225 #define ICE_SR_MNG_CFG_PTR                      0x0E
1226 #define ICE_SR_EMP_MODULE_PTR                   0x0F
1227 #define ICE_SR_PBA_BLOCK_PTR                    0x16
1228 #define ICE_SR_BOOT_CFG_PTR                     0x132
1229 #define ICE_SR_NVM_WOL_CFG                      0x19
1230 #define ICE_NVM_OROM_VER_OFF                    0x02
1231 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1232 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1233 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1234 #define ICE_SR_NVM_MAP_VER                      0x29
1235 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1236 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1237 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1238 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1239 #define ICE_NVM_VER_LO_SHIFT                    0
1240 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1241 #define ICE_NVM_VER_HI_SHIFT                    12
1242 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1243 #define ICE_OEM_EETRACK_ID                      0xffffffff
1244 #define ICE_OROM_VER_PATCH_SHIFT                0
1245 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1246 #define ICE_OROM_VER_BUILD_SHIFT                8
1247 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1248 #define ICE_OROM_VER_SHIFT                      24
1249 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1250 #define ICE_SR_VPD_PTR                          0x2F
1251 #define ICE_SR_PXE_SETUP_PTR                    0x30
1252 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1253 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1254 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1255 #define ICE_SR_VLAN_CFG_PTR                     0x37
1256 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1257 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1258 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1259 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1260 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1261 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1262 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1263 #define ICE_SR_PFA_PTR                          0x40
1264 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1265 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1266 #define ICE_SR_NVM_BANK_SIZE                    0x43
1267 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1268 #define ICE_SR_OROM_BANK_SIZE                   0x45
1269 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1270 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1271 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1272 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1273 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1274 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1275 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1276
1277 /* CSS Header words */
1278 #define ICE_NVM_CSS_SREV_L                      0x14
1279 #define ICE_NVM_CSS_SREV_H                      0x15
1280
1281 /* Length of CSS header section in words */
1282 #define ICE_CSS_HEADER_LENGTH                   330
1283
1284 /* Offset of Shadow RAM copy in the NVM bank area. */
1285 #define ICE_NVM_SR_COPY_WORD_OFFSET             ROUND_UP(ICE_CSS_HEADER_LENGTH, 32)
1286
1287 /* Size in bytes of Option ROM trailer */
1288 #define ICE_NVM_OROM_TRAILER_LENGTH             (2 * ICE_CSS_HEADER_LENGTH)
1289
1290 /* The Link Topology Netlist section is stored as a series of words. It is
1291  * stored in the NVM as a TLV, with the first two words containing the type
1292  * and length.
1293  */
1294 #define ICE_NETLIST_LINK_TOPO_MOD_ID            0x011B
1295 #define ICE_NETLIST_TYPE_OFFSET                 0x0000
1296 #define ICE_NETLIST_LEN_OFFSET                  0x0001
1297
1298 /* The Link Topology section follows the TLV header. When reading the netlist
1299  * using ice_read_netlist_module, we need to account for the 2-word TLV
1300  * header.
1301  */
1302 #define ICE_NETLIST_LINK_TOPO_OFFSET(n)         ((n) + 2)
1303
1304 #define ICE_LINK_TOPO_MODULE_LEN                ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1305 #define ICE_LINK_TOPO_NODE_COUNT                ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1306
1307 #define ICE_LINK_TOPO_NODE_COUNT_M              MAKEMASK(0x3FF, 0)
1308
1309 /* The Netlist ID Block is located after all of the Link Topology nodes. */
1310 #define ICE_NETLIST_ID_BLK_SIZE                 0x30
1311 #define ICE_NETLIST_ID_BLK_OFFSET(n)            ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1312
1313 /* netlist ID block field offsets (word offsets) */
1314 #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW        0x02
1315 #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH       0x03
1316 #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW        0x04
1317 #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH       0x05
1318 #define ICE_NETLIST_ID_BLK_TYPE_LOW             0x06
1319 #define ICE_NETLIST_ID_BLK_TYPE_HIGH            0x07
1320 #define ICE_NETLIST_ID_BLK_REV_LOW              0x08
1321 #define ICE_NETLIST_ID_BLK_REV_HIGH             0x09
1322 #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n)     (0x0A + (n))
1323 #define ICE_NETLIST_ID_BLK_CUST_VER             0x2F
1324
1325 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1326 #define ICE_SR_VPD_SIZE_WORDS           512
1327 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1328 #define ICE_SR_CTRL_WORD_1_S            0x06
1329 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1330 #define ICE_SR_CTRL_WORD_VALID          0x1
1331 #define ICE_SR_CTRL_WORD_OROM_BANK      BIT(3)
1332 #define ICE_SR_CTRL_WORD_NETLIST_BANK   BIT(4)
1333 #define ICE_SR_CTRL_WORD_NVM_BANK       BIT(5)
1334
1335 #define ICE_SR_NVM_PTR_4KB_UNITS        BIT(15)
1336
1337 /* Shadow RAM related */
1338 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1339 #define ICE_SR_BUF_ALIGNMENT            4096
1340 #define ICE_SR_WORDS_IN_1KB             512
1341 /* Checksum should be calculated such that after adding all the words,
1342  * including the checksum word itself, the sum should be 0xBABA.
1343  */
1344 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1345
1346 /* Link override related */
1347 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1348 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1349 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1350 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1351 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1352 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1353 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1354 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1355
1356 #define ICE_PBA_FLAG_DFLT               0xFAFA
1357 /* Hash redirection LUT for VSI - maximum array size */
1358 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1359
1360 /*
1361  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1362  * This is needed to determine the BAR0 space for the VFs
1363  */
1364 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1365 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1366 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1367
1368 /* AQ API version for LLDP_FILTER_CONTROL */
1369 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1370 #define ICE_FW_API_LLDP_FLTR_MIN        7
1371 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1372
1373 /* AQ API version for report default configuration */
1374 #define ICE_FW_API_REPORT_DFLT_CFG_MAJ          1
1375 #define ICE_FW_API_REPORT_DFLT_CFG_MIN          7
1376 #define ICE_FW_API_REPORT_DFLT_CFG_PATCH        3
1377 #endif /* _ICE_TYPE_H_ */