drivers/net/ice/ice_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_ETHDEV_H_
   6 #define _ICE_ETHDEV_H_
   7
   8 #include <rte_kvargs.h>
   9
  10 #include <rte_ethdev_driver.h>
  11
  12 #include "base/ice_common.h"
  13 #include "base/ice_adminq_cmd.h"
  14
  15 #define ICE_VLAN_TAG_SIZE        4
  16
  17 #define ICE_ADMINQ_LEN               32
  18 #define ICE_SBIOQ_LEN                32
  19 #define ICE_MAILBOXQ_LEN             32
  20 #define ICE_ADMINQ_BUF_SZ            4096
  21 #define ICE_SBIOQ_BUF_SZ             4096
  22 #define ICE_MAILBOXQ_BUF_SZ          4096
  23 /* Number of queues per TC should be one of 1, 2, 4, 8, 16, 32, 64 */
  24 #define ICE_MAX_Q_PER_TC         64
  25 #define ICE_NUM_DESC_DEFAULT     512
  26 #define ICE_BUF_SIZE_MIN         1024
  27 #define ICE_FRAME_SIZE_MAX       9728
  28 #define ICE_QUEUE_BASE_ADDR_UNIT 128
  29 /* number of VSIs and queue default setting */
  30 #define ICE_MAX_QP_NUM_PER_VF    16
  31 #define ICE_DEFAULT_QP_NUM_FDIR  1
  32 #define ICE_UINT32_BIT_SIZE      (CHAR_BIT * sizeof(uint32_t))
  33 #define ICE_VFTA_SIZE            (4096 / ICE_UINT32_BIT_SIZE)
  34 /* Maximun number of MAC addresses */
  35 #define ICE_NUM_MACADDR_MAX       64
  36 /* Maximum number of VFs */
  37 #define ICE_MAX_VF               128
  38 #define ICE_MAX_INTR_QUEUE_NUM   256
  39
  40 #define ICE_MISC_VEC_ID          RTE_INTR_VEC_ZERO_OFFSET
  41 #define ICE_RX_VEC_ID            RTE_INTR_VEC_RXTX_OFFSET
  42
  43 #define ICE_MAX_PKT_TYPE  1024
  44
  45 /**
  46  * vlan_id is a 12 bit number.
  47  * The VFTA array is actually a 4096 bit array, 128 of 32bit elements.
  48  * 2^5 = 32. The val of lower 5 bits specifies the bit in the 32bit element.
  49  * The higher 7 bit val specifies VFTA array index.
  50  */
  51 #define ICE_VFTA_BIT(vlan_id)    (1 << ((vlan_id) & 0x1F))
  52 #define ICE_VFTA_IDX(vlan_id)    ((vlan_id) >> 5)
  53
  54 /* Default TC traffic in case DCB is not enabled */
  55 #define ICE_DEFAULT_TCMAP        0x1
  56 #define ICE_FDIR_QUEUE_ID        0
  57
  58 /* Always assign pool 0 to main VSI, VMDQ will start from 1 */
  59 #define ICE_VMDQ_POOL_BASE       1
  60
  61 #define ICE_DEFAULT_RX_FREE_THRESH  32
  62 #define ICE_DEFAULT_RX_PTHRESH      8
  63 #define ICE_DEFAULT_RX_HTHRESH      8
  64 #define ICE_DEFAULT_RX_WTHRESH      0
  65
  66 #define ICE_DEFAULT_TX_FREE_THRESH  32
  67 #define ICE_DEFAULT_TX_PTHRESH      32
  68 #define ICE_DEFAULT_TX_HTHRESH      0
  69 #define ICE_DEFAULT_TX_WTHRESH      0
  70 #define ICE_DEFAULT_TX_RSBIT_THRESH 32
  71
  72 /* Bit shift and mask */
  73 #define ICE_4_BIT_WIDTH  (CHAR_BIT / 2)
  74 #define ICE_4_BIT_MASK   RTE_LEN2MASK(ICE_4_BIT_WIDTH, uint8_t)
  75 #define ICE_8_BIT_WIDTH  CHAR_BIT
  76 #define ICE_8_BIT_MASK   UINT8_MAX
  77 #define ICE_16_BIT_WIDTH (CHAR_BIT * 2)
  78 #define ICE_16_BIT_MASK  UINT16_MAX
  79 #define ICE_32_BIT_WIDTH (CHAR_BIT * 4)
  80 #define ICE_32_BIT_MASK  UINT32_MAX
  81 #define ICE_40_BIT_WIDTH (CHAR_BIT * 5)
  82 #define ICE_40_BIT_MASK  RTE_LEN2MASK(ICE_40_BIT_WIDTH, uint64_t)
  83 #define ICE_48_BIT_WIDTH (CHAR_BIT * 6)
  84 #define ICE_48_BIT_MASK  RTE_LEN2MASK(ICE_48_BIT_WIDTH, uint64_t)
  85
  86 #define ICE_FLAG_RSS                   BIT_ULL(0)
  87 #define ICE_FLAG_DCB                   BIT_ULL(1)
  88 #define ICE_FLAG_VMDQ                  BIT_ULL(2)
  89 #define ICE_FLAG_SRIOV                 BIT_ULL(3)
  90 #define ICE_FLAG_HEADER_SPLIT_DISABLED BIT_ULL(4)
  91 #define ICE_FLAG_HEADER_SPLIT_ENABLED  BIT_ULL(5)
  92 #define ICE_FLAG_FDIR                  BIT_ULL(6)
  93 #define ICE_FLAG_VXLAN                 BIT_ULL(7)
  94 #define ICE_FLAG_RSS_AQ_CAPABLE        BIT_ULL(8)
  95 #define ICE_FLAG_VF_MAC_BY_PF          BIT_ULL(9)
  96 #define ICE_FLAG_ALL  (ICE_FLAG_RSS | \
  97                        ICE_FLAG_DCB | \
  98                        ICE_FLAG_VMDQ | \
  99                        ICE_FLAG_SRIOV | \
 100                        ICE_FLAG_HEADER_SPLIT_DISABLED | \
 101                        ICE_FLAG_HEADER_SPLIT_ENABLED | \
 102                        ICE_FLAG_FDIR | \
 103                        ICE_FLAG_VXLAN | \
 104                        ICE_FLAG_RSS_AQ_CAPABLE | \
 105                        ICE_FLAG_VF_MAC_BY_PF)
 106
 107 #define ICE_RSS_OFFLOAD_ALL ( \
 108         ETH_RSS_FRAG_IPV4 | \
 109         ETH_RSS_NONFRAG_IPV4_TCP | \
 110         ETH_RSS_NONFRAG_IPV4_UDP | \
 111         ETH_RSS_NONFRAG_IPV4_SCTP | \
 112         ETH_RSS_NONFRAG_IPV4_OTHER | \
 113         ETH_RSS_FRAG_IPV6 | \
 114         ETH_RSS_NONFRAG_IPV6_TCP | \
 115         ETH_RSS_NONFRAG_IPV6_UDP | \
 116         ETH_RSS_NONFRAG_IPV6_SCTP | \
 117         ETH_RSS_NONFRAG_IPV6_OTHER | \
 118         ETH_RSS_L2_PAYLOAD)
 119
 120 /**
 121  * The overhead from MTU to max frame size.
 122  * Considering QinQ packet, the VLAN tag needs to be counted twice.
 123  */
 124 #define ICE_ETH_OVERHEAD \
 125         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + ICE_VLAN_TAG_SIZE * 2)
 126
 127 struct ice_adapter;
 128
 129 /**
 130  * MAC filter structure
 131  */
 132 struct ice_mac_filter_info {
 133         struct rte_ether_addr mac_addr;
 134 };
 135
 136 TAILQ_HEAD(ice_mac_filter_list, ice_mac_filter);
 137
 138 /* MAC filter list structure */
 139 struct ice_mac_filter {
 140         TAILQ_ENTRY(ice_mac_filter) next;
 141         struct ice_mac_filter_info mac_info;
 142 };
 143
 144 /**
 145  * VLAN filter structure
 146  */
 147 struct ice_vlan_filter_info {
 148         uint16_t vlan_id;
 149 };
 150
 151 TAILQ_HEAD(ice_vlan_filter_list, ice_vlan_filter);
 152
 153 /* VLAN filter list structure */
 154 struct ice_vlan_filter {
 155         TAILQ_ENTRY(ice_vlan_filter) next;
 156         struct ice_vlan_filter_info vlan_info;
 157 };
 158
 159 struct pool_entry {
 160         LIST_ENTRY(pool_entry) next;
 161         uint16_t base;
 162         uint16_t len;
 163 };
 164
 165 LIST_HEAD(res_list, pool_entry);
 166
 167 struct ice_res_pool_info {
 168         uint32_t base;              /* Resource start index */
 169         uint32_t num_alloc;         /* Allocated resource number */
 170         uint32_t num_free;          /* Total available resource number */
 171         struct res_list alloc_list; /* Allocated resource list */
 172         struct res_list free_list;  /* Available resource list */
 173 };
 174
 175 TAILQ_HEAD(ice_vsi_list_head, ice_vsi_list);
 176
 177 struct ice_vsi;
 178
 179 /* VSI list structure */
 180 struct ice_vsi_list {
 181         TAILQ_ENTRY(ice_vsi_list) list;
 182         struct ice_vsi *vsi;
 183 };
 184
 185 struct ice_rx_queue;
 186 struct ice_tx_queue;
 187
 188 /**
 189  * Structure that defines a VSI, associated with a adapter.
 190  */
 191 struct ice_vsi {
 192         struct ice_adapter *adapter; /* Backreference to associated adapter */
 193         struct ice_aqc_vsi_props info; /* VSI properties */
 194         /**
 195          * When drivers loaded, only a default main VSI exists. In case new VSI
 196          * needs to add, HW needs to know the layout that VSIs are organized.
 197          * Besides that, VSI isan element and can't switch packets, which needs
 198          * to add new component VEB to perform switching. So, a new VSI needs
 199          * to specify the the uplink VSI (Parent VSI) before created. The
 200          * uplink VSI will check whether it had a VEB to switch packets. If no,
 201          * it will try to create one. Then, uplink VSI will move the new VSI
 202          * into its' sib_vsi_list to manage all the downlink VSI.
 203          *  sib_vsi_list: the VSI list that shared the same uplink VSI.
 204          *  parent_vsi  : the uplink VSI. It's NULL for main VSI.
 205          *  veb         : the VEB associates with the VSI.
 206          */
 207         struct ice_vsi_list sib_vsi_list; /* sibling vsi list */
 208         struct ice_vsi *parent_vsi;
 209         enum ice_vsi_type type; /* VSI types */
 210         uint16_t vlan_num;       /* Total VLAN number */
 211         uint16_t mac_num;        /* Total mac number */
 212         struct ice_mac_filter_list mac_list; /* macvlan filter list */
 213         struct ice_vlan_filter_list vlan_list; /* vlan filter list */
 214         uint16_t nb_qps;         /* Number of queue pairs VSI can occupy */
 215         uint16_t nb_used_qps;    /* Number of queue pairs VSI uses */
 216         uint16_t max_macaddrs;   /* Maximum number of MAC addresses */
 217         uint16_t base_queue;     /* The first queue index of this VSI */
 218         uint16_t vsi_id;         /* Hardware Id */
 219         uint16_t idx;            /* vsi_handle: SW index in hw->vsi_ctx */
 220         /* VF number to which the VSI connects, valid when VSI is VF type */
 221         uint8_t vf_num;
 222         uint16_t msix_intr; /* The MSIX interrupt binds to VSI */
 223         uint16_t nb_msix;   /* The max number of msix vector */
 224         uint8_t enabled_tc; /* The traffic class enabled */
 225         uint8_t vlan_anti_spoof_on; /* The VLAN anti-spoofing enabled */
 226         uint8_t vlan_filter_on; /* The VLAN filter enabled */
 227         /* information about rss configuration */
 228         u32 rss_key_size;
 229         u32 rss_lut_size;
 230         uint8_t *rss_lut;
 231         uint8_t *rss_key;
 232         struct ice_eth_stats eth_stats_offset;
 233         struct ice_eth_stats eth_stats;
 234         bool offset_loaded;
 235 };
 236
 237 extern const struct rte_flow_ops ice_flow_ops;
 238
 239 /* Struct to store flow created. */
 240 struct rte_flow {
 241         TAILQ_ENTRY(rte_flow) node;
 242         void *rule;
 243 };
 244
 245 TAILQ_HEAD(ice_flow_list, rte_flow);
 246
 247 struct ice_pf {
 248         struct ice_adapter *adapter; /* The adapter this PF associate to */
 249         struct ice_vsi *main_vsi; /* pointer to main VSI structure */
 250         /* Used for next free software vsi idx.
 251          * To save the effort, we don't recycle the index.
 252          * Suppose the indexes are more than enough.
 253          */
 254         uint16_t next_vsi_idx;
 255         uint16_t vsis_allocated;
 256         uint16_t vsis_unallocated;
 257         struct ice_res_pool_info qp_pool;    /*Queue pair pool */
 258         struct ice_res_pool_info msix_pool;  /* MSIX interrupt pool */
 259         struct rte_eth_dev_data *dev_data; /* Pointer to the device data */
 260         struct rte_ether_addr dev_addr; /* PF device mac address */
 261         uint64_t flags; /* PF feature flags */
 262         uint16_t hash_lut_size; /* The size of hash lookup table */
 263         uint16_t lan_nb_qp_max;
 264         uint16_t lan_nb_qps; /* The number of queue pairs of LAN */
 265         uint16_t base_queue; /* The base queue pairs index  in the device */
 266         struct ice_hw_port_stats stats_offset;
 267         struct ice_hw_port_stats stats;
 268         /* internal packet statistics, it should be excluded from the total */
 269         struct ice_eth_stats internal_stats_offset;
 270         struct ice_eth_stats internal_stats;
 271         bool offset_loaded;
 272         bool adapter_stopped;
 273         struct ice_flow_list flow_list;
 274 };
 275
 276 /**
 277  * Cache devargs parse result.
 278  */
 279 struct ice_devargs {
 280         int safe_mode_support;
 281 };
 282
 283 /**
 284  * Structure to store private data for each PF/VF instance.
 285  */
 286 struct ice_adapter {
 287         /* Common for both PF and VF */
 288         struct ice_hw hw;
 289         struct rte_eth_dev *eth_dev;
 290         struct ice_pf pf;
 291         bool rx_bulk_alloc_allowed;
 292         bool rx_vec_allowed;
 293         bool tx_vec_allowed;
 294         bool tx_simple_allowed;
 295         /* ptype mapping table */
 296         uint32_t ptype_tbl[ICE_MAX_PKT_TYPE] __rte_cache_min_aligned;
 297         bool is_safe_mode;
 298         struct ice_devargs devargs;
 299 };
 300
 301 struct ice_vsi_vlan_pvid_info {
 302         uint16_t on;            /* Enable or disable pvid */
 303         union {
 304                 uint16_t pvid;  /* Valid in case 'on' is set to set pvid */
 305                 struct {
 306                         /* Valid in case 'on' is cleared. 'tagged' will reject
 307                          * tagged packets, while 'untagged' will reject
 308                          * untagged packets.
 309                          */
 310                         uint8_t tagged;
 311                         uint8_t untagged;
 312                 } reject;
 313         } config;
 314 };
 315
 316 #define ICE_DEV_TO_PCI(eth_dev) \
 317         RTE_DEV_TO_PCI((eth_dev)->device)
 318
 319 /* ICE_DEV_PRIVATE_TO */
 320 #define ICE_DEV_PRIVATE_TO_PF(adapter) \
 321         (&((struct ice_adapter *)adapter)->pf)
 322 #define ICE_DEV_PRIVATE_TO_HW(adapter) \
 323         (&((struct ice_adapter *)adapter)->hw)
 324 #define ICE_DEV_PRIVATE_TO_ADAPTER(adapter) \
 325         ((struct ice_adapter *)adapter)
 326
 327 /* ICE_VSI_TO */
 328 #define ICE_VSI_TO_HW(vsi) \
 329         (&(((struct ice_vsi *)vsi)->adapter->hw))
 330 #define ICE_VSI_TO_PF(vsi) \
 331         (&(((struct ice_vsi *)vsi)->adapter->pf))
 332 #define ICE_VSI_TO_ETH_DEV(vsi) \
 333         (((struct ice_vsi *)vsi)->adapter->eth_dev)
 334
 335 /* ICE_PF_TO */
 336 #define ICE_PF_TO_HW(pf) \
 337         (&(((struct ice_pf *)pf)->adapter->hw))
 338 #define ICE_PF_TO_ADAPTER(pf) \
 339         ((struct ice_adapter *)(pf)->adapter)
 340 #define ICE_PF_TO_ETH_DEV(pf) \
 341         (((struct ice_pf *)pf)->adapter->eth_dev)
 342
 343 static inline int
 344 ice_align_floor(int n)
 345 {
 346         if (n == 0)
 347                 return 0;
 348         return 1 << (sizeof(n) * CHAR_BIT - 1 - __builtin_clz(n));
 349 }
 350
 351 #define ICE_PHY_TYPE_SUPPORT_50G(phy_type) \
 352         (((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_CR2) || \
 353         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_SR2) || \
 354         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_LR2) || \
 355         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_KR2) || \
 356         ((phy_type) & ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC) || \
 357         ((phy_type) & ICE_PHY_TYPE_LOW_50G_LAUI2) || \
 358         ((phy_type) & ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC) || \
 359         ((phy_type) & ICE_PHY_TYPE_LOW_50G_AUI2) || \
 360         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_CP) || \
 361         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_SR) || \
 362         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_FR) || \
 363         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_LR) || \
 364         ((phy_type) & ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4) || \
 365         ((phy_type) & ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC) || \
 366         ((phy_type) & ICE_PHY_TYPE_LOW_50G_AUI1))
 367
 368 #define ICE_PHY_TYPE_SUPPORT_100G_LOW(phy_type) \
 369         (((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_CR4) || \
 370         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_SR4) || \
 371         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_LR4) || \
 372         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_KR4) || \
 373         ((phy_type) & ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC) || \
 374         ((phy_type) & ICE_PHY_TYPE_LOW_100G_CAUI4) || \
 375         ((phy_type) & ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC) || \
 376         ((phy_type) & ICE_PHY_TYPE_LOW_100G_AUI4) || \
 377         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4) || \
 378         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4) || \
 379         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_CP2) || \
 380         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_SR2) || \
 381         ((phy_type) & ICE_PHY_TYPE_LOW_100GBASE_DR))
 382
 383 #define ICE_PHY_TYPE_SUPPORT_100G_HIGH(phy_type) \
 384         (((phy_type) & ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4) || \
 385         ((phy_type) & ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC) || \
 386         ((phy_type) & ICE_PHY_TYPE_HIGH_100G_CAUI2) || \
 387         ((phy_type) & ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC) || \
 388         ((phy_type) & ICE_PHY_TYPE_HIGH_100G_AUI2))
 389
 390 #endif /* _ICE_ETHDEV_H_ */