drivers/net/ixgbe/base/ixgbe_82599.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2018
   3  */
   4
   5 #include "ixgbe_type.h"
   6 #include "ixgbe_82599.h"
   7 #include "ixgbe_api.h"
   8 #include "ixgbe_common.h"
   9 #include "ixgbe_phy.h"
  10
  11 #define IXGBE_82599_MAX_TX_QUEUES 128
  12 #define IXGBE_82599_MAX_RX_QUEUES 128
  13 #define IXGBE_82599_RAR_ENTRIES   128
  14 #define IXGBE_82599_MC_TBL_SIZE   128
  15 #define IXGBE_82599_VFT_TBL_SIZE  128
  16 #define IXGBE_82599_RX_PB_SIZE    512
  17
  18 STATIC s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
  19                                          ixgbe_link_speed speed,
  20                                          bool autoneg_wait_to_complete);
  21 STATIC s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw);
  22 STATIC s32 ixgbe_read_eeprom_82599(struct ixgbe_hw *hw,
  23                                    u16 offset, u16 *data);
  24 STATIC s32 ixgbe_read_eeprom_buffer_82599(struct ixgbe_hw *hw, u16 offset,
  25                                           u16 words, u16 *data);
  26 STATIC s32 ixgbe_read_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
  27                                         u8 dev_addr, u8 *data);
  28 STATIC s32 ixgbe_write_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
  29                                         u8 dev_addr, u8 data);
  30
  31 void ixgbe_init_mac_link_ops_82599(struct ixgbe_hw *hw)
  32 {
  33         struct ixgbe_mac_info *mac = &hw->mac;
  34
  35         DEBUGFUNC("ixgbe_init_mac_link_ops_82599");
  36
  37         /*
  38          * enable the laser control functions for SFP+ fiber
  39          * and MNG not enabled
  40          */
  41         if ((mac->ops.get_media_type(hw) == ixgbe_media_type_fiber) &&
  42             !ixgbe_mng_enabled(hw)) {
  43                 mac->ops.disable_tx_laser =
  44                                        ixgbe_disable_tx_laser_multispeed_fiber;
  45                 mac->ops.enable_tx_laser =
  46                                         ixgbe_enable_tx_laser_multispeed_fiber;
  47                 mac->ops.flap_tx_laser = ixgbe_flap_tx_laser_multispeed_fiber;
  48
  49         } else {
  50                 mac->ops.disable_tx_laser = NULL;
  51                 mac->ops.enable_tx_laser = NULL;
  52                 mac->ops.flap_tx_laser = NULL;
  53         }
  54
  55         if (hw->phy.multispeed_fiber) {
  56                 /* Set up dual speed SFP+ support */
  57                 mac->ops.setup_link = ixgbe_setup_mac_link_multispeed_fiber;
  58                 mac->ops.setup_mac_link = ixgbe_setup_mac_link_82599;
  59                 mac->ops.set_rate_select_speed =
  60                                                ixgbe_set_hard_rate_select_speed;
  61         } else {
  62                 if ((ixgbe_get_media_type(hw) == ixgbe_media_type_backplane) &&
  63                      (hw->phy.smart_speed == ixgbe_smart_speed_auto ||
  64                       hw->phy.smart_speed == ixgbe_smart_speed_on) &&
  65                       !ixgbe_verify_lesm_fw_enabled_82599(hw)) {
  66                         mac->ops.setup_link = ixgbe_setup_mac_link_smartspeed;
  67                 } else {
  68                         mac->ops.setup_link = ixgbe_setup_mac_link_82599;
  69                 }
  70         }
  71 }
  72
  73 /**
  74  *  ixgbe_init_phy_ops_82599 - PHY/SFP specific init
  75  *  @hw: pointer to hardware structure
  76  *
  77  *  Initialize any function pointers that were not able to be
  78  *  set during init_shared_code because the PHY/SFP type was
  79  *  not known.  Perform the SFP init if necessary.
  80  *
  81  **/
  82 s32 ixgbe_init_phy_ops_82599(struct ixgbe_hw *hw)
  83 {
  84         struct ixgbe_mac_info *mac = &hw->mac;
  85         struct ixgbe_phy_info *phy = &hw->phy;
  86         s32 ret_val = IXGBE_SUCCESS;
  87         u32 esdp;
  88
  89         DEBUGFUNC("ixgbe_init_phy_ops_82599");
  90
  91         if (hw->device_id == IXGBE_DEV_ID_82599_QSFP_SF_QP) {
  92                 /* Store flag indicating I2C bus access control unit. */
  93                 hw->phy.qsfp_shared_i2c_bus = TRUE;
  94
  95                 /* Initialize access to QSFP+ I2C bus */
  96                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
  97                 esdp |= IXGBE_ESDP_SDP0_DIR;
  98                 esdp &= ~IXGBE_ESDP_SDP1_DIR;
  99                 esdp &= ~IXGBE_ESDP_SDP0;
 100                 esdp &= ~IXGBE_ESDP_SDP0_NATIVE;
 101                 esdp &= ~IXGBE_ESDP_SDP1_NATIVE;
 102                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
 103                 IXGBE_WRITE_FLUSH(hw);
 104
 105                 phy->ops.read_i2c_byte = ixgbe_read_i2c_byte_82599;
 106                 phy->ops.write_i2c_byte = ixgbe_write_i2c_byte_82599;
 107         }
 108         /* Identify the PHY or SFP module */
 109         ret_val = phy->ops.identify(hw);
 110         if (ret_val == IXGBE_ERR_SFP_NOT_SUPPORTED)
 111                 goto init_phy_ops_out;
 112
 113         /* Setup function pointers based on detected SFP module and speeds */
 114         ixgbe_init_mac_link_ops_82599(hw);
 115         if (hw->phy.sfp_type != ixgbe_sfp_type_unknown)
 116                 hw->phy.ops.reset = NULL;
 117
 118         /* If copper media, overwrite with copper function pointers */
 119         if (mac->ops.get_media_type(hw) == ixgbe_media_type_copper) {
 120                 mac->ops.setup_link = ixgbe_setup_copper_link_82599;
 121                 mac->ops.get_link_capabilities =
 122                                   ixgbe_get_copper_link_capabilities_generic;
 123         }
 124
 125         /* Set necessary function pointers based on PHY type */
 126         switch (hw->phy.type) {
 127         case ixgbe_phy_tn:
 128                 phy->ops.setup_link = ixgbe_setup_phy_link_tnx;
 129                 phy->ops.check_link = ixgbe_check_phy_link_tnx;
 130                 phy->ops.get_firmware_version =
 131                              ixgbe_get_phy_firmware_version_tnx;
 132                 break;
 133         default:
 134                 break;
 135         }
 136 init_phy_ops_out:
 137         return ret_val;
 138 }
 139
 140 s32 ixgbe_setup_sfp_modules_82599(struct ixgbe_hw *hw)
 141 {
 142         s32 ret_val = IXGBE_SUCCESS;
 143         u16 list_offset, data_offset, data_value;
 144
 145         DEBUGFUNC("ixgbe_setup_sfp_modules_82599");
 146
 147         if (hw->phy.sfp_type != ixgbe_sfp_type_unknown) {
 148                 ixgbe_init_mac_link_ops_82599(hw);
 149
 150                 hw->phy.ops.reset = NULL;
 151
 152                 ret_val = ixgbe_get_sfp_init_sequence_offsets(hw, &list_offset,
 153                                                               &data_offset);
 154                 if (ret_val != IXGBE_SUCCESS)
 155                         goto setup_sfp_out;
 156
 157                 /* PHY config will finish before releasing the semaphore */
 158                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 159                                                         IXGBE_GSSR_MAC_CSR_SM);
 160                 if (ret_val != IXGBE_SUCCESS) {
 161                         ret_val = IXGBE_ERR_SWFW_SYNC;
 162                         goto setup_sfp_out;
 163                 }
 164
 165                 if (hw->eeprom.ops.read(hw, ++data_offset, &data_value))
 166                         goto setup_sfp_err;
 167                 while (data_value != 0xffff) {
 168                         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, data_value);
 169                         IXGBE_WRITE_FLUSH(hw);
 170                         if (hw->eeprom.ops.read(hw, ++data_offset, &data_value))
 171                                 goto setup_sfp_err;
 172                 }
 173
 174                 /* Release the semaphore */
 175                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 176                 /* Delay obtaining semaphore again to allow FW access
 177                  * prot_autoc_write uses the semaphore too.
 178                  */
 179                 msec_delay(hw->eeprom.semaphore_delay);
 180
 181                 /* Restart DSP and set SFI mode */
 182                 ret_val = hw->mac.ops.prot_autoc_write(hw,
 183                         hw->mac.orig_autoc | IXGBE_AUTOC_LMS_10G_SERIAL,
 184                         false);
 185
 186                 if (ret_val) {
 187                         DEBUGOUT("sfp module setup not complete\n");
 188                         ret_val = IXGBE_ERR_SFP_SETUP_NOT_COMPLETE;
 189                         goto setup_sfp_out;
 190                 }
 191
 192         }
 193
 194 setup_sfp_out:
 195         return ret_val;
 196
 197 setup_sfp_err:
 198         /* Release the semaphore */
 199         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 200         /* Delay obtaining semaphore again to allow FW access */
 201         msec_delay(hw->eeprom.semaphore_delay);
 202         ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
 203                       "eeprom read at offset %d failed", data_offset);
 204         return IXGBE_ERR_PHY;
 205 }
 206
 207 /**
 208  *  prot_autoc_read_82599 - Hides MAC differences needed for AUTOC read
 209  *  @hw: pointer to hardware structure
 210  *  @locked: Return the if we locked for this read.
 211  *  @reg_val: Value we read from AUTOC
 212  *
 213  *  For this part (82599) we need to wrap read-modify-writes with a possible
 214  *  FW/SW lock.  It is assumed this lock will be freed with the next
 215  *  prot_autoc_write_82599().
 216  */
 217 s32 prot_autoc_read_82599(struct ixgbe_hw *hw, bool *locked, u32 *reg_val)
 218 {
 219         s32 ret_val;
 220
 221         *locked = false;
 222          /* If LESM is on then we need to hold the SW/FW semaphore. */
 223         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 224                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 225                                         IXGBE_GSSR_MAC_CSR_SM);
 226                 if (ret_val != IXGBE_SUCCESS)
 227                         return IXGBE_ERR_SWFW_SYNC;
 228
 229                 *locked = true;
 230         }
 231
 232         *reg_val = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 233         return IXGBE_SUCCESS;
 234 }
 235
 236 /**
 237  * prot_autoc_write_82599 - Hides MAC differences needed for AUTOC write
 238  * @hw: pointer to hardware structure
 239  * @autoc: value to write to AUTOC
 240  * @locked: bool to indicate whether the SW/FW lock was already taken by
 241  *           previous proc_autoc_read_82599.
 242  *
 243  * This part (82599) may need to hold the SW/FW lock around all writes to
 244  * AUTOC. Likewise after a write we need to do a pipeline reset.
 245  */
 246 s32 prot_autoc_write_82599(struct ixgbe_hw *hw, u32 autoc, bool locked)
 247 {
 248         s32 ret_val = IXGBE_SUCCESS;
 249
 250         /* Blocked by MNG FW so bail */
 251         if (ixgbe_check_reset_blocked(hw))
 252                 goto out;
 253
 254         /* We only need to get the lock if:
 255          *  - We didn't do it already (in the read part of a read-modify-write)
 256          *  - LESM is enabled.
 257          */
 258         if (!locked && ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 259                 ret_val = hw->mac.ops.acquire_swfw_sync(hw,
 260                                         IXGBE_GSSR_MAC_CSR_SM);
 261                 if (ret_val != IXGBE_SUCCESS)
 262                         return IXGBE_ERR_SWFW_SYNC;
 263
 264                 locked = true;
 265         }
 266
 267         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc);
 268         ret_val = ixgbe_reset_pipeline_82599(hw);
 269
 270 out:
 271         /* Free the SW/FW semaphore as we either grabbed it here or
 272          * already had it when this function was called.
 273          */
 274         if (locked)
 275                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 276
 277         return ret_val;
 278 }
 279
 280 /**
 281  *  ixgbe_init_ops_82599 - Inits func ptrs and MAC type
 282  *  @hw: pointer to hardware structure
 283  *
 284  *  Initialize the function pointers and assign the MAC type for 82599.
 285  *  Does not touch the hardware.
 286  **/
 287
 288 s32 ixgbe_init_ops_82599(struct ixgbe_hw *hw)
 289 {
 290         struct ixgbe_mac_info *mac = &hw->mac;
 291         struct ixgbe_phy_info *phy = &hw->phy;
 292         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 293         s32 ret_val;
 294
 295         DEBUGFUNC("ixgbe_init_ops_82599");
 296
 297         ixgbe_init_phy_ops_generic(hw);
 298         ret_val = ixgbe_init_ops_generic(hw);
 299
 300         /* PHY */
 301         phy->ops.identify = ixgbe_identify_phy_82599;
 302         phy->ops.init = ixgbe_init_phy_ops_82599;
 303
 304         /* MAC */
 305         mac->ops.reset_hw = ixgbe_reset_hw_82599;
 306         mac->ops.enable_relaxed_ordering = ixgbe_enable_relaxed_ordering_gen2;
 307         mac->ops.get_media_type = ixgbe_get_media_type_82599;
 308         mac->ops.get_supported_physical_layer =
 309                                     ixgbe_get_supported_physical_layer_82599;
 310         mac->ops.disable_sec_rx_path = ixgbe_disable_sec_rx_path_generic;
 311         mac->ops.enable_sec_rx_path = ixgbe_enable_sec_rx_path_generic;
 312         mac->ops.enable_rx_dma = ixgbe_enable_rx_dma_82599;
 313         mac->ops.read_analog_reg8 = ixgbe_read_analog_reg8_82599;
 314         mac->ops.write_analog_reg8 = ixgbe_write_analog_reg8_82599;
 315         mac->ops.start_hw = ixgbe_start_hw_82599;
 316         mac->ops.get_san_mac_addr = ixgbe_get_san_mac_addr_generic;
 317         mac->ops.set_san_mac_addr = ixgbe_set_san_mac_addr_generic;
 318         mac->ops.get_device_caps = ixgbe_get_device_caps_generic;
 319         mac->ops.get_wwn_prefix = ixgbe_get_wwn_prefix_generic;
 320         mac->ops.get_fcoe_boot_status = ixgbe_get_fcoe_boot_status_generic;
 321         mac->ops.prot_autoc_read = prot_autoc_read_82599;
 322         mac->ops.prot_autoc_write = prot_autoc_write_82599;
 323
 324         /* RAR, Multicast, VLAN */
 325         mac->ops.set_vmdq = ixgbe_set_vmdq_generic;
 326         mac->ops.set_vmdq_san_mac = ixgbe_set_vmdq_san_mac_generic;
 327         mac->ops.clear_vmdq = ixgbe_clear_vmdq_generic;
 328         mac->ops.insert_mac_addr = ixgbe_insert_mac_addr_generic;
 329         mac->rar_highwater = 1;
 330         mac->ops.set_vfta = ixgbe_set_vfta_generic;
 331         mac->ops.set_vlvf = ixgbe_set_vlvf_generic;
 332         mac->ops.clear_vfta = ixgbe_clear_vfta_generic;
 333         mac->ops.init_uta_tables = ixgbe_init_uta_tables_generic;
 334         mac->ops.setup_sfp = ixgbe_setup_sfp_modules_82599;
 335         mac->ops.set_mac_anti_spoofing = ixgbe_set_mac_anti_spoofing;
 336         mac->ops.set_vlan_anti_spoofing = ixgbe_set_vlan_anti_spoofing;
 337
 338         /* Link */
 339         mac->ops.get_link_capabilities = ixgbe_get_link_capabilities_82599;
 340         mac->ops.check_link = ixgbe_check_mac_link_generic;
 341         mac->ops.setup_rxpba = ixgbe_set_rxpba_generic;
 342         ixgbe_init_mac_link_ops_82599(hw);
 343
 344         mac->mcft_size          = IXGBE_82599_MC_TBL_SIZE;
 345         mac->vft_size           = IXGBE_82599_VFT_TBL_SIZE;
 346         mac->num_rar_entries    = IXGBE_82599_RAR_ENTRIES;
 347         mac->rx_pb_size         = IXGBE_82599_RX_PB_SIZE;
 348         mac->max_rx_queues      = IXGBE_82599_MAX_RX_QUEUES;
 349         mac->max_tx_queues      = IXGBE_82599_MAX_TX_QUEUES;
 350         mac->max_msix_vectors   = ixgbe_get_pcie_msix_count_generic(hw);
 351
 352         mac->arc_subsystem_valid = !!(IXGBE_READ_REG(hw, IXGBE_FWSM_BY_MAC(hw))
 353                                       & IXGBE_FWSM_MODE_MASK);
 354
 355         hw->mbx.ops.init_params = ixgbe_init_mbx_params_pf;
 356
 357         /* EEPROM */
 358         eeprom->ops.read = ixgbe_read_eeprom_82599;
 359         eeprom->ops.read_buffer = ixgbe_read_eeprom_buffer_82599;
 360
 361         /* Manageability interface */
 362         mac->ops.set_fw_drv_ver = ixgbe_set_fw_drv_ver_generic;
 363
 364         mac->ops.get_thermal_sensor_data =
 365                                          ixgbe_get_thermal_sensor_data_generic;
 366         mac->ops.init_thermal_sensor_thresh =
 367                                       ixgbe_init_thermal_sensor_thresh_generic;
 368
 369         mac->ops.get_rtrup2tc = ixgbe_dcb_get_rtrup2tc_generic;
 370
 371         return ret_val;
 372 }
 373
 374 /**
 375  *  ixgbe_get_link_capabilities_82599 - Determines link capabilities
 376  *  @hw: pointer to hardware structure
 377  *  @speed: pointer to link speed
 378  *  @autoneg: true when autoneg or autotry is enabled
 379  *
 380  *  Determines the link capabilities by reading the AUTOC register.
 381  **/
 382 s32 ixgbe_get_link_capabilities_82599(struct ixgbe_hw *hw,
 383                                       ixgbe_link_speed *speed,
 384                                       bool *autoneg)
 385 {
 386         s32 status = IXGBE_SUCCESS;
 387         u32 autoc = 0;
 388
 389         DEBUGFUNC("ixgbe_get_link_capabilities_82599");
 390
 391
 392         /* Check if 1G SFP module. */
 393         if (hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core0 ||
 394             hw->phy.sfp_type == ixgbe_sfp_type_1g_cu_core1 ||
 395             hw->phy.sfp_type == ixgbe_sfp_type_1g_lx_core0 ||
 396             hw->phy.sfp_type == ixgbe_sfp_type_1g_lx_core1 ||
 397             hw->phy.sfp_type == ixgbe_sfp_type_1g_sx_core0 ||
 398             hw->phy.sfp_type == ixgbe_sfp_type_1g_sx_core1) {
 399                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 400                 *autoneg = true;
 401                 goto out;
 402         }
 403
 404         /*
 405          * Determine link capabilities based on the stored value of AUTOC,
 406          * which represents EEPROM defaults.  If AUTOC value has not
 407          * been stored, use the current register values.
 408          */
 409         if (hw->mac.orig_link_settings_stored)
 410                 autoc = hw->mac.orig_autoc;
 411         else
 412                 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 413
 414         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
 415         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
 416                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 417                 *autoneg = false;
 418                 break;
 419
 420         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
 421                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 422                 *autoneg = false;
 423                 break;
 424
 425         case IXGBE_AUTOC_LMS_1G_AN:
 426                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
 427                 *autoneg = true;
 428                 break;
 429
 430         case IXGBE_AUTOC_LMS_10G_SERIAL:
 431                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
 432                 *autoneg = false;
 433                 break;
 434
 435         case IXGBE_AUTOC_LMS_KX4_KX_KR:
 436         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
 437                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
 438                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 439                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 440                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 441                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 442                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 443                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 444                 *autoneg = true;
 445                 break;
 446
 447         case IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII:
 448                 *speed = IXGBE_LINK_SPEED_100_FULL;
 449                 if (autoc & IXGBE_AUTOC_KR_SUPP)
 450                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 451                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
 452                         *speed |= IXGBE_LINK_SPEED_10GB_FULL;
 453                 if (autoc & IXGBE_AUTOC_KX_SUPP)
 454                         *speed |= IXGBE_LINK_SPEED_1GB_FULL;
 455                 *autoneg = true;
 456                 break;
 457
 458         case IXGBE_AUTOC_LMS_SGMII_1G_100M:
 459                 *speed = IXGBE_LINK_SPEED_1GB_FULL | IXGBE_LINK_SPEED_100_FULL;
 460                 *autoneg = false;
 461                 break;
 462
 463         default:
 464                 status = IXGBE_ERR_LINK_SETUP;
 465                 goto out;
 466                 break;
 467         }
 468
 469         if (hw->phy.multispeed_fiber) {
 470                 *speed |= IXGBE_LINK_SPEED_10GB_FULL |
 471                           IXGBE_LINK_SPEED_1GB_FULL;
 472
 473                 /* QSFP must not enable full auto-negotiation
 474                  * Limited autoneg is enabled at 1G
 475                  */
 476                 if (hw->phy.media_type == ixgbe_media_type_fiber_qsfp)
 477                         *autoneg = false;
 478                 else
 479                         *autoneg = true;
 480         }
 481
 482 out:
 483         return status;
 484 }
 485
 486 /**
 487  *  ixgbe_get_media_type_82599 - Get media type
 488  *  @hw: pointer to hardware structure
 489  *
 490  *  Returns the media type (fiber, copper, backplane)
 491  **/
 492 enum ixgbe_media_type ixgbe_get_media_type_82599(struct ixgbe_hw *hw)
 493 {
 494         enum ixgbe_media_type media_type;
 495
 496         DEBUGFUNC("ixgbe_get_media_type_82599");
 497
 498         /* Detect if there is a copper PHY attached. */
 499         switch (hw->phy.type) {
 500         case ixgbe_phy_cu_unknown:
 501         case ixgbe_phy_tn:
 502                 media_type = ixgbe_media_type_copper;
 503                 goto out;
 504         default:
 505                 break;
 506         }
 507
 508         switch (hw->device_id) {
 509         case IXGBE_DEV_ID_82599_KX4:
 510         case IXGBE_DEV_ID_82599_KX4_MEZZ:
 511         case IXGBE_DEV_ID_82599_COMBO_BACKPLANE:
 512         case IXGBE_DEV_ID_82599_KR:
 513         case IXGBE_DEV_ID_82599_BACKPLANE_FCOE:
 514         case IXGBE_DEV_ID_82599_XAUI_LOM:
 515                 /* Default device ID is mezzanine card KX/KX4 */
 516                 media_type = ixgbe_media_type_backplane;
 517                 break;
 518         case IXGBE_DEV_ID_82599_SFP:
 519         case IXGBE_DEV_ID_82599_SFP_FCOE:
 520         case IXGBE_DEV_ID_82599_SFP_EM:
 521         case IXGBE_DEV_ID_82599_SFP_SF2:
 522         case IXGBE_DEV_ID_82599_SFP_SF_QP:
 523         case IXGBE_DEV_ID_82599EN_SFP:
 524                 media_type = ixgbe_media_type_fiber;
 525                 break;
 526         case IXGBE_DEV_ID_82599_CX4:
 527                 media_type = ixgbe_media_type_cx4;
 528                 break;
 529         case IXGBE_DEV_ID_82599_T3_LOM:
 530                 media_type = ixgbe_media_type_copper;
 531                 break;
 532         case IXGBE_DEV_ID_82599_QSFP_SF_QP:
 533                 media_type = ixgbe_media_type_fiber_qsfp;
 534                 break;
 535         default:
 536                 media_type = ixgbe_media_type_unknown;
 537                 break;
 538         }
 539 out:
 540         return media_type;
 541 }
 542
 543 /**
 544  *  ixgbe_stop_mac_link_on_d3_82599 - Disables link on D3
 545  *  @hw: pointer to hardware structure
 546  *
 547  *  Disables link during D3 power down sequence.
 548  *
 549  **/
 550 void ixgbe_stop_mac_link_on_d3_82599(struct ixgbe_hw *hw)
 551 {
 552         u32 autoc2_reg;
 553         u16 ee_ctrl_2 = 0;
 554
 555         DEBUGFUNC("ixgbe_stop_mac_link_on_d3_82599");
 556         ixgbe_read_eeprom(hw, IXGBE_EEPROM_CTRL_2, &ee_ctrl_2);
 557
 558         if (!ixgbe_mng_present(hw) && !hw->wol_enabled &&
 559             ee_ctrl_2 & IXGBE_EEPROM_CCD_BIT) {
 560                 autoc2_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 561                 autoc2_reg |= IXGBE_AUTOC2_LINK_DISABLE_ON_D3_MASK;
 562                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2_reg);
 563         }
 564 }
 565
 566 /**
 567  *  ixgbe_start_mac_link_82599 - Setup MAC link settings
 568  *  @hw: pointer to hardware structure
 569  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 570  *
 571  *  Configures link settings based on values in the ixgbe_hw struct.
 572  *  Restarts the link.  Performs autonegotiation if needed.
 573  **/
 574 s32 ixgbe_start_mac_link_82599(struct ixgbe_hw *hw,
 575                                bool autoneg_wait_to_complete)
 576 {
 577         u32 autoc_reg;
 578         u32 links_reg;
 579         u32 i;
 580         s32 status = IXGBE_SUCCESS;
 581         bool got_lock = false;
 582
 583         DEBUGFUNC("ixgbe_start_mac_link_82599");
 584
 585
 586         /*  reset_pipeline requires us to hold this lock as it writes to
 587          *  AUTOC.
 588          */
 589         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
 590                 status = hw->mac.ops.acquire_swfw_sync(hw,
 591                                                        IXGBE_GSSR_MAC_CSR_SM);
 592                 if (status != IXGBE_SUCCESS)
 593                         goto out;
 594
 595                 got_lock = true;
 596         }
 597
 598         /* Restart link */
 599         ixgbe_reset_pipeline_82599(hw);
 600
 601         if (got_lock)
 602                 hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
 603
 604         /* Only poll for autoneg to complete if specified to do so */
 605         if (autoneg_wait_to_complete) {
 606                 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 607                 if ((autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 608                      IXGBE_AUTOC_LMS_KX4_KX_KR ||
 609                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 610                      IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 611                     (autoc_reg & IXGBE_AUTOC_LMS_MASK) ==
 612                      IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 613                         links_reg = 0; /* Just in case Autoneg time = 0 */
 614                         for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 615                                 links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
 616                                 if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 617                                         break;
 618                                 msec_delay(100);
 619                         }
 620                         if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 621                                 status = IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 622                                 DEBUGOUT("Autoneg did not complete.\n");
 623                         }
 624                 }
 625         }
 626
 627         /* Add delay to filter out noises during initial link setup */
 628         msec_delay(50);
 629
 630 out:
 631         return status;
 632 }
 633
 634 /**
 635  *  ixgbe_disable_tx_laser_multispeed_fiber - Disable Tx laser
 636  *  @hw: pointer to hardware structure
 637  *
 638  *  The base drivers may require better control over SFP+ module
 639  *  PHY states.  This includes selectively shutting down the Tx
 640  *  laser on the PHY, effectively halting physical link.
 641  **/
 642 void ixgbe_disable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 643 {
 644         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 645
 646         /* Blocked by MNG FW so bail */
 647         if (ixgbe_check_reset_blocked(hw))
 648                 return;
 649
 650         /* Disable Tx laser; allow 100us to go dark per spec */
 651         esdp_reg |= IXGBE_ESDP_SDP3;
 652         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 653         IXGBE_WRITE_FLUSH(hw);
 654         usec_delay(100);
 655 }
 656
 657 /**
 658  *  ixgbe_enable_tx_laser_multispeed_fiber - Enable Tx laser
 659  *  @hw: pointer to hardware structure
 660  *
 661  *  The base drivers may require better control over SFP+ module
 662  *  PHY states.  This includes selectively turning on the Tx
 663  *  laser on the PHY, effectively starting physical link.
 664  **/
 665 void ixgbe_enable_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 666 {
 667         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 668
 669         /* Enable Tx laser; allow 100ms to light up */
 670         esdp_reg &= ~IXGBE_ESDP_SDP3;
 671         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 672         IXGBE_WRITE_FLUSH(hw);
 673         msec_delay(100);
 674 }
 675
 676 /**
 677  *  ixgbe_flap_tx_laser_multispeed_fiber - Flap Tx laser
 678  *  @hw: pointer to hardware structure
 679  *
 680  *  When the driver changes the link speeds that it can support,
 681  *  it sets autotry_restart to true to indicate that we need to
 682  *  initiate a new autotry session with the link partner.  To do
 683  *  so, we set the speed then disable and re-enable the Tx laser, to
 684  *  alert the link partner that it also needs to restart autotry on its
 685  *  end.  This is consistent with true clause 37 autoneg, which also
 686  *  involves a loss of signal.
 687  **/
 688 void ixgbe_flap_tx_laser_multispeed_fiber(struct ixgbe_hw *hw)
 689 {
 690         DEBUGFUNC("ixgbe_flap_tx_laser_multispeed_fiber");
 691
 692         /* Blocked by MNG FW so bail */
 693         if (ixgbe_check_reset_blocked(hw))
 694                 return;
 695
 696         if (hw->mac.autotry_restart) {
 697                 ixgbe_disable_tx_laser_multispeed_fiber(hw);
 698                 ixgbe_enable_tx_laser_multispeed_fiber(hw);
 699                 hw->mac.autotry_restart = false;
 700         }
 701 }
 702
 703 /**
 704  *  ixgbe_set_hard_rate_select_speed - Set module link speed
 705  *  @hw: pointer to hardware structure
 706  *  @speed: link speed to set
 707  *
 708  *  Set module link speed via RS0/RS1 rate select pins.
 709  */
 710 void ixgbe_set_hard_rate_select_speed(struct ixgbe_hw *hw,
 711                                         ixgbe_link_speed speed)
 712 {
 713         u32 esdp_reg = IXGBE_READ_REG(hw, IXGBE_ESDP);
 714
 715         switch (speed) {
 716         case IXGBE_LINK_SPEED_10GB_FULL:
 717                 esdp_reg |= (IXGBE_ESDP_SDP5_DIR | IXGBE_ESDP_SDP5);
 718                 break;
 719         case IXGBE_LINK_SPEED_1GB_FULL:
 720                 esdp_reg &= ~IXGBE_ESDP_SDP5;
 721                 esdp_reg |= IXGBE_ESDP_SDP5_DIR;
 722                 break;
 723         default:
 724                 DEBUGOUT("Invalid fixed module speed\n");
 725                 return;
 726         }
 727
 728         IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp_reg);
 729         IXGBE_WRITE_FLUSH(hw);
 730 }
 731
 732 /**
 733  *  ixgbe_setup_mac_link_smartspeed - Set MAC link speed using SmartSpeed
 734  *  @hw: pointer to hardware structure
 735  *  @speed: new link speed
 736  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 737  *
 738  *  Implements the Intel SmartSpeed algorithm.
 739  **/
 740 s32 ixgbe_setup_mac_link_smartspeed(struct ixgbe_hw *hw,
 741                                     ixgbe_link_speed speed,
 742                                     bool autoneg_wait_to_complete)
 743 {
 744         s32 status = IXGBE_SUCCESS;
 745         ixgbe_link_speed link_speed = IXGBE_LINK_SPEED_UNKNOWN;
 746         s32 i, j;
 747         bool link_up = false;
 748         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
 749
 750         DEBUGFUNC("ixgbe_setup_mac_link_smartspeed");
 751
 752          /* Set autoneg_advertised value based on input link speed */
 753         hw->phy.autoneg_advertised = 0;
 754
 755         if (speed & IXGBE_LINK_SPEED_10GB_FULL)
 756                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_10GB_FULL;
 757
 758         if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 759                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_1GB_FULL;
 760
 761         if (speed & IXGBE_LINK_SPEED_100_FULL)
 762                 hw->phy.autoneg_advertised |= IXGBE_LINK_SPEED_100_FULL;
 763
 764         /*
 765          * Implement Intel SmartSpeed algorithm.  SmartSpeed will reduce the
 766          * autoneg advertisement if link is unable to be established at the
 767          * highest negotiated rate.  This can sometimes happen due to integrity
 768          * issues with the physical media connection.
 769          */
 770
 771         /* First, try to get link with full advertisement */
 772         hw->phy.smart_speed_active = false;
 773         for (j = 0; j < IXGBE_SMARTSPEED_MAX_RETRIES; j++) {
 774                 status = ixgbe_setup_mac_link_82599(hw, speed,
 775                                                     autoneg_wait_to_complete);
 776                 if (status != IXGBE_SUCCESS)
 777                         goto out;
 778
 779                 /*
 780                  * Wait for the controller to acquire link.  Per IEEE 802.3ap,
 781                  * Section 73.10.2, we may have to wait up to 500ms if KR is
 782                  * attempted, or 200ms if KX/KX4/BX/BX4 is attempted, per
 783                  * Table 9 in the AN MAS.
 784                  */
 785                 for (i = 0; i < 5; i++) {
 786                         msec_delay(100);
 787
 788                         /* If we have link, just jump out */
 789                         status = ixgbe_check_link(hw, &link_speed, &link_up,
 790                                                   false);
 791                         if (status != IXGBE_SUCCESS)
 792                                 goto out;
 793
 794                         if (link_up)
 795                                 goto out;
 796                 }
 797         }
 798
 799         /*
 800          * We didn't get link.  If we advertised KR plus one of KX4/KX
 801          * (or BX4/BX), then disable KR and try again.
 802          */
 803         if (((autoc_reg & IXGBE_AUTOC_KR_SUPP) == 0) ||
 804             ((autoc_reg & IXGBE_AUTOC_KX4_KX_SUPP_MASK) == 0))
 805                 goto out;
 806
 807         /* Turn SmartSpeed on to disable KR support */
 808         hw->phy.smart_speed_active = true;
 809         status = ixgbe_setup_mac_link_82599(hw, speed,
 810                                             autoneg_wait_to_complete);
 811         if (status != IXGBE_SUCCESS)
 812                 goto out;
 813
 814         /*
 815          * Wait for the controller to acquire link.  600ms will allow for
 816          * the AN link_fail_inhibit_timer as well for multiple cycles of
 817          * parallel detect, both 10g and 1g. This allows for the maximum
 818          * connect attempts as defined in the AN MAS table 73-7.
 819          */
 820         for (i = 0; i < 6; i++) {
 821                 msec_delay(100);
 822
 823                 /* If we have link, just jump out */
 824                 status = ixgbe_check_link(hw, &link_speed, &link_up, false);
 825                 if (status != IXGBE_SUCCESS)
 826                         goto out;
 827
 828                 if (link_up)
 829                         goto out;
 830         }
 831
 832         /* We didn't get link.  Turn SmartSpeed back off. */
 833         hw->phy.smart_speed_active = false;
 834         status = ixgbe_setup_mac_link_82599(hw, speed,
 835                                             autoneg_wait_to_complete);
 836
 837 out:
 838         if (link_up && (link_speed == IXGBE_LINK_SPEED_1GB_FULL))
 839                 DEBUGOUT("Smartspeed has downgraded the link speed "
 840                 "from the maximum advertised\n");
 841         return status;
 842 }
 843
 844 /**
 845  *  ixgbe_setup_mac_link_82599 - Set MAC link speed
 846  *  @hw: pointer to hardware structure
 847  *  @speed: new link speed
 848  *  @autoneg_wait_to_complete: true when waiting for completion is needed
 849  *
 850  *  Set the link speed in the AUTOC register and restarts link.
 851  **/
 852 s32 ixgbe_setup_mac_link_82599(struct ixgbe_hw *hw,
 853                                ixgbe_link_speed speed,
 854                                bool autoneg_wait_to_complete)
 855 {
 856         bool autoneg = false;
 857         s32 status = IXGBE_SUCCESS;
 858         u32 pma_pmd_1g, link_mode;
 859         u32 current_autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC); /* holds the value of AUTOC register at this current point in time */
 860         u32 orig_autoc = 0; /* holds the cached value of AUTOC register */
 861         u32 autoc = current_autoc; /* Temporary variable used for comparison purposes */
 862         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
 863         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
 864         u32 links_reg;
 865         u32 i;
 866         ixgbe_link_speed link_capabilities = IXGBE_LINK_SPEED_UNKNOWN;
 867
 868         DEBUGFUNC("ixgbe_setup_mac_link_82599");
 869
 870         /* Check to see if speed passed in is supported. */
 871         status = ixgbe_get_link_capabilities(hw, &link_capabilities, &autoneg);
 872         if (status)
 873                 goto out;
 874
 875         speed &= link_capabilities;
 876
 877         if (speed == IXGBE_LINK_SPEED_UNKNOWN) {
 878                 status = IXGBE_ERR_LINK_SETUP;
 879                 goto out;
 880         }
 881
 882         /* Use stored value (EEPROM defaults) of AUTOC to find KR/KX4 support*/
 883         if (hw->mac.orig_link_settings_stored)
 884                 orig_autoc = hw->mac.orig_autoc;
 885         else
 886                 orig_autoc = autoc;
 887
 888         link_mode = autoc & IXGBE_AUTOC_LMS_MASK;
 889         pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
 890
 891         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 892             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 893             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 894                 /* Set KX4/KX/KR support according to speed requested */
 895                 autoc &= ~(IXGBE_AUTOC_KX4_KX_SUPP_MASK | IXGBE_AUTOC_KR_SUPP);
 896                 if (speed & IXGBE_LINK_SPEED_10GB_FULL) {
 897                         if (orig_autoc & IXGBE_AUTOC_KX4_SUPP)
 898                                 autoc |= IXGBE_AUTOC_KX4_SUPP;
 899                         if ((orig_autoc & IXGBE_AUTOC_KR_SUPP) &&
 900                             (hw->phy.smart_speed_active == false))
 901                                 autoc |= IXGBE_AUTOC_KR_SUPP;
 902                 }
 903                 if (speed & IXGBE_LINK_SPEED_1GB_FULL)
 904                         autoc |= IXGBE_AUTOC_KX_SUPP;
 905         } else if ((pma_pmd_1g == IXGBE_AUTOC_1G_SFI) &&
 906                    (link_mode == IXGBE_AUTOC_LMS_1G_LINK_NO_AN ||
 907                     link_mode == IXGBE_AUTOC_LMS_1G_AN)) {
 908                 /* Switch from 1G SFI to 10G SFI if requested */
 909                 if ((speed == IXGBE_LINK_SPEED_10GB_FULL) &&
 910                     (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)) {
 911                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 912                         autoc |= IXGBE_AUTOC_LMS_10G_SERIAL;
 913                 }
 914         } else if ((pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI) &&
 915                    (link_mode == IXGBE_AUTOC_LMS_10G_SERIAL)) {
 916                 /* Switch from 10G SFI to 1G SFI if requested */
 917                 if ((speed == IXGBE_LINK_SPEED_1GB_FULL) &&
 918                     (pma_pmd_1g == IXGBE_AUTOC_1G_SFI)) {
 919                         autoc &= ~IXGBE_AUTOC_LMS_MASK;
 920                         if (autoneg || hw->phy.type == ixgbe_phy_qsfp_intel)
 921                                 autoc |= IXGBE_AUTOC_LMS_1G_AN;
 922                         else
 923                                 autoc |= IXGBE_AUTOC_LMS_1G_LINK_NO_AN;
 924                 }
 925         }
 926
 927         if (autoc != current_autoc) {
 928                 /* Restart link */
 929                 status = hw->mac.ops.prot_autoc_write(hw, autoc, false);
 930                 if (status != IXGBE_SUCCESS)
 931                         goto out;
 932
 933                 /* Only poll for autoneg to complete if specified to do so */
 934                 if (autoneg_wait_to_complete) {
 935                         if (link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR ||
 936                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN ||
 937                             link_mode == IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII) {
 938                                 links_reg = 0; /*Just in case Autoneg time=0*/
 939                                 for (i = 0; i < IXGBE_AUTO_NEG_TIME; i++) {
 940                                         links_reg =
 941                                                IXGBE_READ_REG(hw, IXGBE_LINKS);
 942                                         if (links_reg & IXGBE_LINKS_KX_AN_COMP)
 943                                                 break;
 944                                         msec_delay(100);
 945                                 }
 946                                 if (!(links_reg & IXGBE_LINKS_KX_AN_COMP)) {
 947                                         status =
 948                                                 IXGBE_ERR_AUTONEG_NOT_COMPLETE;
 949                                         DEBUGOUT("Autoneg did not complete.\n");
 950                                 }
 951                         }
 952                 }
 953
 954                 /* Add delay to filter out noises during initial link setup */
 955                 msec_delay(50);
 956         }
 957
 958 out:
 959         return status;
 960 }
 961
 962 /**
 963  *  ixgbe_setup_copper_link_82599 - Set the PHY autoneg advertised field
 964  *  @hw: pointer to hardware structure
 965  *  @speed: new link speed
 966  *  @autoneg_wait_to_complete: true if waiting is needed to complete
 967  *
 968  *  Restarts link on PHY and MAC based on settings passed in.
 969  **/
 970 STATIC s32 ixgbe_setup_copper_link_82599(struct ixgbe_hw *hw,
 971                                          ixgbe_link_speed speed,
 972                                          bool autoneg_wait_to_complete)
 973 {
 974         s32 status;
 975
 976         DEBUGFUNC("ixgbe_setup_copper_link_82599");
 977
 978         /* Setup the PHY according to input speed */
 979         status = hw->phy.ops.setup_link_speed(hw, speed,
 980                                               autoneg_wait_to_complete);
 981         /* Set up MAC */
 982         ixgbe_start_mac_link_82599(hw, autoneg_wait_to_complete);
 983
 984         return status;
 985 }
 986
 987 /**
 988  *  ixgbe_reset_hw_82599 - Perform hardware reset
 989  *  @hw: pointer to hardware structure
 990  *
 991  *  Resets the hardware by resetting the transmit and receive units, masks
 992  *  and clears all interrupts, perform a PHY reset, and perform a link (MAC)
 993  *  reset.
 994  **/
 995 s32 ixgbe_reset_hw_82599(struct ixgbe_hw *hw)
 996 {
 997         ixgbe_link_speed link_speed;
 998         s32 status;
 999         u32 ctrl = 0;
1000         u32 i, autoc, autoc2;
1001         u32 curr_lms;
1002         bool link_up = false;
1003
1004         DEBUGFUNC("ixgbe_reset_hw_82599");
1005
1006         /* Call adapter stop to disable tx/rx and clear interrupts */
1007         status = hw->mac.ops.stop_adapter(hw);
1008         if (status != IXGBE_SUCCESS)
1009                 goto reset_hw_out;
1010
1011         /* flush pending Tx transactions */
1012         ixgbe_clear_tx_pending(hw);
1013
1014         /* PHY ops must be identified and initialized prior to reset */
1015
1016         /* Identify PHY and related function pointers */
1017         status = hw->phy.ops.init(hw);
1018
1019         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
1020                 goto reset_hw_out;
1021
1022         /* Setup SFP module if there is one present. */
1023         if (hw->phy.sfp_setup_needed) {
1024                 status = hw->mac.ops.setup_sfp(hw);
1025                 hw->phy.sfp_setup_needed = false;
1026         }
1027
1028         if (status == IXGBE_ERR_SFP_NOT_SUPPORTED)
1029                 goto reset_hw_out;
1030
1031         /* Reset PHY */
1032         if (hw->phy.reset_disable == false && hw->phy.ops.reset != NULL)
1033                 hw->phy.ops.reset(hw);
1034
1035         /* remember AUTOC from before we reset */
1036         curr_lms = IXGBE_READ_REG(hw, IXGBE_AUTOC) & IXGBE_AUTOC_LMS_MASK;
1037
1038 mac_reset_top:
1039         /*
1040          * Issue global reset to the MAC.  Needs to be SW reset if link is up.
1041          * If link reset is used when link is up, it might reset the PHY when
1042          * mng is using it.  If link is down or the flag to force full link
1043          * reset is set, then perform link reset.
1044          */
1045         ctrl = IXGBE_CTRL_LNK_RST;
1046         if (!hw->force_full_reset) {
1047                 hw->mac.ops.check_link(hw, &link_speed, &link_up, false);
1048                 if (link_up)
1049                         ctrl = IXGBE_CTRL_RST;
1050         }
1051
1052         ctrl |= IXGBE_READ_REG(hw, IXGBE_CTRL);
1053         IXGBE_WRITE_REG(hw, IXGBE_CTRL, ctrl);
1054         IXGBE_WRITE_FLUSH(hw);
1055
1056         /* Poll for reset bit to self-clear meaning reset is complete */
1057         for (i = 0; i < 10; i++) {
1058                 usec_delay(1);
1059                 ctrl = IXGBE_READ_REG(hw, IXGBE_CTRL);
1060                 if (!(ctrl & IXGBE_CTRL_RST_MASK))
1061                         break;
1062         }
1063
1064         if (ctrl & IXGBE_CTRL_RST_MASK) {
1065                 status = IXGBE_ERR_RESET_FAILED;
1066                 DEBUGOUT("Reset polling failed to complete.\n");
1067         }
1068
1069         msec_delay(50);
1070
1071         /*
1072          * Double resets are required for recovery from certain error
1073          * conditions.  Between resets, it is necessary to stall to
1074          * allow time for any pending HW events to complete.
1075          */
1076         if (hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED) {
1077                 hw->mac.flags &= ~IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
1078                 goto mac_reset_top;
1079         }
1080
1081         /*
1082          * Store the original AUTOC/AUTOC2 values if they have not been
1083          * stored off yet.  Otherwise restore the stored original
1084          * values since the reset operation sets back to defaults.
1085          */
1086         autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1087         autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
1088
1089         /* Enable link if disabled in NVM */
1090         if (autoc2 & IXGBE_AUTOC2_LINK_DISABLE_MASK) {
1091                 autoc2 &= ~IXGBE_AUTOC2_LINK_DISABLE_MASK;
1092                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2);
1093                 IXGBE_WRITE_FLUSH(hw);
1094         }
1095
1096         if (hw->mac.orig_link_settings_stored == false) {
1097                 hw->mac.orig_autoc = autoc;
1098                 hw->mac.orig_autoc2 = autoc2;
1099                 hw->mac.orig_link_settings_stored = true;
1100         } else {
1101
1102                 /* If MNG FW is running on a multi-speed device that
1103                  * doesn't autoneg with out driver support we need to
1104                  * leave LMS in the state it was before we MAC reset.
1105                  * Likewise if we support WoL we don't want change the
1106                  * LMS state.
1107                  */
1108                 if ((hw->phy.multispeed_fiber && ixgbe_mng_enabled(hw)) ||
1109                     hw->wol_enabled)
1110                         hw->mac.orig_autoc =
1111                                 (hw->mac.orig_autoc & ~IXGBE_AUTOC_LMS_MASK) |
1112                                 curr_lms;
1113
1114                 if (autoc != hw->mac.orig_autoc) {
1115                         status = hw->mac.ops.prot_autoc_write(hw,
1116                                                         hw->mac.orig_autoc,
1117                                                         false);
1118                         if (status != IXGBE_SUCCESS)
1119                                 goto reset_hw_out;
1120                 }
1121
1122                 if ((autoc2 & IXGBE_AUTOC2_UPPER_MASK) !=
1123                     (hw->mac.orig_autoc2 & IXGBE_AUTOC2_UPPER_MASK)) {
1124                         autoc2 &= ~IXGBE_AUTOC2_UPPER_MASK;
1125                         autoc2 |= (hw->mac.orig_autoc2 &
1126                                    IXGBE_AUTOC2_UPPER_MASK);
1127                         IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2);
1128                 }
1129         }
1130
1131         /* Store the permanent mac address */
1132         hw->mac.ops.get_mac_addr(hw, hw->mac.perm_addr);
1133
1134         /*
1135          * Store MAC address from RAR0, clear receive address registers, and
1136          * clear the multicast table.  Also reset num_rar_entries to 128,
1137          * since we modify this value when programming the SAN MAC address.
1138          */
1139         hw->mac.num_rar_entries = 128;
1140         hw->mac.ops.init_rx_addrs(hw);
1141
1142         /* Store the permanent SAN mac address */
1143         hw->mac.ops.get_san_mac_addr(hw, hw->mac.san_addr);
1144
1145         /* Add the SAN MAC address to the RAR only if it's a valid address */
1146         if (ixgbe_validate_mac_addr(hw->mac.san_addr) == 0) {
1147                 /* Save the SAN MAC RAR index */
1148                 hw->mac.san_mac_rar_index = hw->mac.num_rar_entries - 1;
1149
1150                 hw->mac.ops.set_rar(hw, hw->mac.san_mac_rar_index,
1151                                     hw->mac.san_addr, 0, IXGBE_RAH_AV);
1152
1153                 /* clear VMDq pool/queue selection for this RAR */
1154                 hw->mac.ops.clear_vmdq(hw, hw->mac.san_mac_rar_index,
1155                                        IXGBE_CLEAR_VMDQ_ALL);
1156
1157                 /* Reserve the last RAR for the SAN MAC address */
1158                 hw->mac.num_rar_entries--;
1159         }
1160
1161         /* Store the alternative WWNN/WWPN prefix */
1162         hw->mac.ops.get_wwn_prefix(hw, &hw->mac.wwnn_prefix,
1163                                    &hw->mac.wwpn_prefix);
1164
1165 reset_hw_out:
1166         return status;
1167 }
1168
1169 /**
1170  * ixgbe_fdir_check_cmd_complete - poll to check whether FDIRCMD is complete
1171  * @hw: pointer to hardware structure
1172  * @fdircmd: current value of FDIRCMD register
1173  */
1174 STATIC s32 ixgbe_fdir_check_cmd_complete(struct ixgbe_hw *hw, u32 *fdircmd)
1175 {
1176         int i;
1177
1178         for (i = 0; i < IXGBE_FDIRCMD_CMD_POLL; i++) {
1179                 *fdircmd = IXGBE_READ_REG(hw, IXGBE_FDIRCMD);
1180                 if (!(*fdircmd & IXGBE_FDIRCMD_CMD_MASK))
1181                         return IXGBE_SUCCESS;
1182                 usec_delay(10);
1183         }
1184
1185         return IXGBE_ERR_FDIR_CMD_INCOMPLETE;
1186 }
1187
1188 /**
1189  *  ixgbe_reinit_fdir_tables_82599 - Reinitialize Flow Director tables.
1190  *  @hw: pointer to hardware structure
1191  **/
1192 s32 ixgbe_reinit_fdir_tables_82599(struct ixgbe_hw *hw)
1193 {
1194         s32 err;
1195         int i;
1196         u32 fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1197         u32 fdircmd;
1198         fdirctrl &= ~IXGBE_FDIRCTRL_INIT_DONE;
1199
1200         DEBUGFUNC("ixgbe_reinit_fdir_tables_82599");
1201
1202         /*
1203          * Before starting reinitialization process,
1204          * FDIRCMD.CMD must be zero.
1205          */
1206         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1207         if (err) {
1208                 DEBUGOUT("Flow Director previous command did not complete, aborting table re-initialization.\n");
1209                 return err;
1210         }
1211
1212         IXGBE_WRITE_REG(hw, IXGBE_FDIRFREE, 0);
1213         IXGBE_WRITE_FLUSH(hw);
1214         /*
1215          * 82599 adapters flow director init flow cannot be restarted,
1216          * Workaround 82599 silicon errata by performing the following steps
1217          * before re-writing the FDIRCTRL control register with the same value.
1218          * - write 1 to bit 8 of FDIRCMD register &
1219          * - write 0 to bit 8 of FDIRCMD register
1220          */
1221         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1222                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
1223                          IXGBE_FDIRCMD_CLEARHT));
1224         IXGBE_WRITE_FLUSH(hw);
1225         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1226                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1227                          ~IXGBE_FDIRCMD_CLEARHT));
1228         IXGBE_WRITE_FLUSH(hw);
1229         /*
1230          * Clear FDIR Hash register to clear any leftover hashes
1231          * waiting to be programmed.
1232          */
1233         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, 0x00);
1234         IXGBE_WRITE_FLUSH(hw);
1235
1236         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1237         IXGBE_WRITE_FLUSH(hw);
1238
1239         /* Poll init-done after we write FDIRCTRL register */
1240         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1241                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1242                                    IXGBE_FDIRCTRL_INIT_DONE)
1243                         break;
1244                 msec_delay(1);
1245         }
1246         if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
1247                 DEBUGOUT("Flow Director Signature poll time exceeded!\n");
1248                 return IXGBE_ERR_FDIR_REINIT_FAILED;
1249         }
1250
1251         /* Clear FDIR statistics registers (read to clear) */
1252         IXGBE_READ_REG(hw, IXGBE_FDIRUSTAT);
1253         IXGBE_READ_REG(hw, IXGBE_FDIRFSTAT);
1254         IXGBE_READ_REG(hw, IXGBE_FDIRMATCH);
1255         IXGBE_READ_REG(hw, IXGBE_FDIRMISS);
1256         IXGBE_READ_REG(hw, IXGBE_FDIRLEN);
1257
1258         return IXGBE_SUCCESS;
1259 }
1260
1261 /**
1262  *  ixgbe_fdir_enable_82599 - Initialize Flow Director control registers
1263  *  @hw: pointer to hardware structure
1264  *  @fdirctrl: value to write to flow director control register
1265  **/
1266 STATIC void ixgbe_fdir_enable_82599(struct ixgbe_hw *hw, u32 fdirctrl)
1267 {
1268         int i;
1269
1270         DEBUGFUNC("ixgbe_fdir_enable_82599");
1271
1272         /* Prime the keys for hashing */
1273         IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
1274         IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
1275
1276         /*
1277          * Poll init-done after we write the register.  Estimated times:
1278          *      10G: PBALLOC = 11b, timing is 60us
1279          *       1G: PBALLOC = 11b, timing is 600us
1280          *     100M: PBALLOC = 11b, timing is 6ms
1281          *
1282          *     Multiple these timings by 4 if under full Rx load
1283          *
1284          * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
1285          * 1 msec per poll time.  If we're at line rate and drop to 100M, then
1286          * this might not finish in our poll time, but we can live with that
1287          * for now.
1288          */
1289         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
1290         IXGBE_WRITE_FLUSH(hw);
1291         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
1292                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
1293                                    IXGBE_FDIRCTRL_INIT_DONE)
1294                         break;
1295                 msec_delay(1);
1296         }
1297
1298         if (i >= IXGBE_FDIR_INIT_DONE_POLL)
1299                 DEBUGOUT("Flow Director poll time exceeded!\n");
1300 }
1301
1302 /**
1303  *  ixgbe_init_fdir_signature_82599 - Initialize Flow Director signature filters
1304  *  @hw: pointer to hardware structure
1305  *  @fdirctrl: value to write to flow director control register, initially
1306  *           contains just the value of the Rx packet buffer allocation
1307  **/
1308 s32 ixgbe_init_fdir_signature_82599(struct ixgbe_hw *hw, u32 fdirctrl)
1309 {
1310         DEBUGFUNC("ixgbe_init_fdir_signature_82599");
1311
1312         /*
1313          * Continue setup of fdirctrl register bits:
1314          *  Move the flexible bytes to use the ethertype - shift 6 words
1315          *  Set the maximum length per hash bucket to 0xA filters
1316          *  Send interrupt when 64 filters are left
1317          */
1318         fdirctrl |= (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT) |
1319                     (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
1320                     (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
1321
1322         /* write hashes and fdirctrl register, poll for completion */
1323         ixgbe_fdir_enable_82599(hw, fdirctrl);
1324
1325         return IXGBE_SUCCESS;
1326 }
1327
1328 /**
1329  *  ixgbe_init_fdir_perfect_82599 - Initialize Flow Director perfect filters
1330  *  @hw: pointer to hardware structure
1331  *  @fdirctrl: value to write to flow director control register, initially
1332  *           contains just the value of the Rx packet buffer allocation
1333  *  @cloud_mode: true - cloud mode, false - other mode
1334  **/
1335 s32 ixgbe_init_fdir_perfect_82599(struct ixgbe_hw *hw, u32 fdirctrl,
1336                         bool cloud_mode)
1337 {
1338         UNREFERENCED_1PARAMETER(cloud_mode);
1339         DEBUGFUNC("ixgbe_init_fdir_perfect_82599");
1340
1341         /*
1342          * Continue setup of fdirctrl register bits:
1343          *  Turn perfect match filtering on
1344          *  Report hash in RSS field of Rx wb descriptor
1345          *  Initialize the drop queue to queue 127
1346          *  Move the flexible bytes to use the ethertype - shift 6 words
1347          *  Set the maximum length per hash bucket to 0xA filters
1348          *  Send interrupt when 64 (0x4 * 16) filters are left
1349          */
1350         fdirctrl |= IXGBE_FDIRCTRL_PERFECT_MATCH |
1351                     IXGBE_FDIRCTRL_REPORT_STATUS |
1352                     (IXGBE_FDIR_DROP_QUEUE << IXGBE_FDIRCTRL_DROP_Q_SHIFT) |
1353                     (0x6 << IXGBE_FDIRCTRL_FLEX_SHIFT) |
1354                     (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
1355                     (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
1356
1357         if (cloud_mode)
1358                 fdirctrl |=(IXGBE_FDIRCTRL_FILTERMODE_CLOUD <<
1359                                         IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
1360
1361         /* write hashes and fdirctrl register, poll for completion */
1362         ixgbe_fdir_enable_82599(hw, fdirctrl);
1363
1364         return IXGBE_SUCCESS;
1365 }
1366
1367 /**
1368  *  ixgbe_set_fdir_drop_queue_82599 - Set Flow Director drop queue
1369  *  @hw: pointer to hardware structure
1370  *  @dropqueue: Rx queue index used for the dropped packets
1371  **/
1372 void ixgbe_set_fdir_drop_queue_82599(struct ixgbe_hw *hw, u8 dropqueue)
1373 {
1374         u32 fdirctrl;
1375
1376         DEBUGFUNC("ixgbe_set_fdir_drop_queue_82599");
1377         /* Clear init done bit and drop queue field */
1378         fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1379         fdirctrl &= ~(IXGBE_FDIRCTRL_DROP_Q_MASK | IXGBE_FDIRCTRL_INIT_DONE);
1380
1381         /* Set drop queue */
1382         fdirctrl |= (dropqueue << IXGBE_FDIRCTRL_DROP_Q_SHIFT);
1383         if ((hw->mac.type == ixgbe_mac_X550) ||
1384             (hw->mac.type == ixgbe_mac_X550EM_x) ||
1385             (hw->mac.type == ixgbe_mac_X550EM_a))
1386                 fdirctrl |= IXGBE_FDIRCTRL_DROP_NO_MATCH;
1387
1388         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1389                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
1390                          IXGBE_FDIRCMD_CLEARHT));
1391         IXGBE_WRITE_FLUSH(hw);
1392         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1393                         (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
1394                          ~IXGBE_FDIRCMD_CLEARHT));
1395         IXGBE_WRITE_FLUSH(hw);
1396
1397         /* write hashes and fdirctrl register, poll for completion */
1398         ixgbe_fdir_enable_82599(hw, fdirctrl);
1399 }
1400
1401 /*
1402  * These defines allow us to quickly generate all of the necessary instructions
1403  * in the function below by simply calling out IXGBE_COMPUTE_SIG_HASH_ITERATION
1404  * for values 0 through 15
1405  */
1406 #define IXGBE_ATR_COMMON_HASH_KEY \
1407                 (IXGBE_ATR_BUCKET_HASH_KEY & IXGBE_ATR_SIGNATURE_HASH_KEY)
1408 #define IXGBE_COMPUTE_SIG_HASH_ITERATION(_n) \
1409 do { \
1410         u32 n = (_n); \
1411         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << n)) \
1412                 common_hash ^= lo_hash_dword >> n; \
1413         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << n)) \
1414                 bucket_hash ^= lo_hash_dword >> n; \
1415         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << n)) \
1416                 sig_hash ^= lo_hash_dword << (16 - n); \
1417         if (IXGBE_ATR_COMMON_HASH_KEY & (0x01 << (n + 16))) \
1418                 common_hash ^= hi_hash_dword >> n; \
1419         else if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << (n + 16))) \
1420                 bucket_hash ^= hi_hash_dword >> n; \
1421         else if (IXGBE_ATR_SIGNATURE_HASH_KEY & (0x01 << (n + 16))) \
1422                 sig_hash ^= hi_hash_dword << (16 - n); \
1423 } while (0)
1424
1425 /**
1426  *  ixgbe_atr_compute_sig_hash_82599 - Compute the signature hash
1427  *  @input: input bitstream to compute the hash on
1428  *  @common: compressed common input dword
1429  *
1430  *  This function is almost identical to the function above but contains
1431  *  several optimizations such as unwinding all of the loops, letting the
1432  *  compiler work out all of the conditional ifs since the keys are static
1433  *  defines, and computing two keys at once since the hashed dword stream
1434  *  will be the same for both keys.
1435  **/
1436 u32 ixgbe_atr_compute_sig_hash_82599(union ixgbe_atr_hash_dword input,
1437                                      union ixgbe_atr_hash_dword common)
1438 {
1439         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1440         u32 sig_hash = 0, bucket_hash = 0, common_hash = 0;
1441
1442         /* record the flow_vm_vlan bits as they are a key part to the hash */
1443         flow_vm_vlan = IXGBE_NTOHL(input.dword);
1444
1445         /* generate common hash dword */
1446         hi_hash_dword = IXGBE_NTOHL(common.dword);
1447
1448         /* low dword is word swapped version of common */
1449         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1450
1451         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1452         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1453
1454         /* Process bits 0 and 16 */
1455         IXGBE_COMPUTE_SIG_HASH_ITERATION(0);
1456
1457         /*
1458          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1459          * delay this because bit 0 of the stream should not be processed
1460          * so we do not add the VLAN until after bit 0 was processed
1461          */
1462         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1463
1464         /* Process remaining 30 bit of the key */
1465         IXGBE_COMPUTE_SIG_HASH_ITERATION(1);
1466         IXGBE_COMPUTE_SIG_HASH_ITERATION(2);
1467         IXGBE_COMPUTE_SIG_HASH_ITERATION(3);
1468         IXGBE_COMPUTE_SIG_HASH_ITERATION(4);
1469         IXGBE_COMPUTE_SIG_HASH_ITERATION(5);
1470         IXGBE_COMPUTE_SIG_HASH_ITERATION(6);
1471         IXGBE_COMPUTE_SIG_HASH_ITERATION(7);
1472         IXGBE_COMPUTE_SIG_HASH_ITERATION(8);
1473         IXGBE_COMPUTE_SIG_HASH_ITERATION(9);
1474         IXGBE_COMPUTE_SIG_HASH_ITERATION(10);
1475         IXGBE_COMPUTE_SIG_HASH_ITERATION(11);
1476         IXGBE_COMPUTE_SIG_HASH_ITERATION(12);
1477         IXGBE_COMPUTE_SIG_HASH_ITERATION(13);
1478         IXGBE_COMPUTE_SIG_HASH_ITERATION(14);
1479         IXGBE_COMPUTE_SIG_HASH_ITERATION(15);
1480
1481         /* combine common_hash result with signature and bucket hashes */
1482         bucket_hash ^= common_hash;
1483         bucket_hash &= IXGBE_ATR_HASH_MASK;
1484
1485         sig_hash ^= common_hash << 16;
1486         sig_hash &= IXGBE_ATR_HASH_MASK << 16;
1487
1488         /* return completed signature hash */
1489         return sig_hash ^ bucket_hash;
1490 }
1491
1492 /**
1493  *  ixgbe_atr_add_signature_filter_82599 - Adds a signature hash filter
1494  *  @hw: pointer to hardware structure
1495  *  @input: unique input dword
1496  *  @common: compressed common input dword
1497  *  @queue: queue index to direct traffic to
1498  *
1499  * Note that the tunnel bit in input must not be set when the hardware
1500  * tunneling support does not exist.
1501  **/
1502 void ixgbe_fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
1503                                            union ixgbe_atr_hash_dword input,
1504                                            union ixgbe_atr_hash_dword common,
1505                                            u8 queue)
1506 {
1507         u64 fdirhashcmd;
1508         u8 flow_type;
1509         bool tunnel;
1510         u32 fdircmd;
1511
1512         DEBUGFUNC("ixgbe_fdir_add_signature_filter_82599");
1513
1514         /*
1515          * Get the flow_type in order to program FDIRCMD properly
1516          * lowest 2 bits are FDIRCMD.L4TYPE, third lowest bit is FDIRCMD.IPV6
1517          * fifth is FDIRCMD.TUNNEL_FILTER
1518          */
1519         tunnel = !!(input.formatted.flow_type & IXGBE_ATR_L4TYPE_TUNNEL_MASK);
1520         flow_type = input.formatted.flow_type &
1521                     (IXGBE_ATR_L4TYPE_TUNNEL_MASK - 1);
1522         switch (flow_type) {
1523         case IXGBE_ATR_FLOW_TYPE_TCPV4:
1524         case IXGBE_ATR_FLOW_TYPE_UDPV4:
1525         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
1526         case IXGBE_ATR_FLOW_TYPE_TCPV6:
1527         case IXGBE_ATR_FLOW_TYPE_UDPV6:
1528         case IXGBE_ATR_FLOW_TYPE_SCTPV6:
1529                 break;
1530         default:
1531                 DEBUGOUT(" Error on flow type input\n");
1532                 return;
1533         }
1534
1535         /* configure FDIRCMD register */
1536         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1537                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1538         fdircmd |= (u32)flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1539         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1540         if (tunnel)
1541                 fdircmd |= IXGBE_FDIRCMD_TUNNEL_FILTER;
1542
1543         /*
1544          * The lower 32-bits of fdirhashcmd is for FDIRHASH, the upper 32-bits
1545          * is for FDIRCMD.  Then do a 64-bit register write from FDIRHASH.
1546          */
1547         fdirhashcmd = (u64)fdircmd << 32;
1548         fdirhashcmd |= ixgbe_atr_compute_sig_hash_82599(input, common);
1549         IXGBE_WRITE_REG64(hw, IXGBE_FDIRHASH, fdirhashcmd);
1550
1551         DEBUGOUT2("Tx Queue=%x hash=%x\n", queue, (u32)fdirhashcmd);
1552
1553         return;
1554 }
1555
1556 #define IXGBE_COMPUTE_BKT_HASH_ITERATION(_n) \
1557 do { \
1558         u32 n = (_n); \
1559         if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << n)) \
1560                 bucket_hash ^= lo_hash_dword >> n; \
1561         if (IXGBE_ATR_BUCKET_HASH_KEY & (0x01 << (n + 16))) \
1562                 bucket_hash ^= hi_hash_dword >> n; \
1563 } while (0)
1564
1565 /**
1566  *  ixgbe_atr_compute_perfect_hash_82599 - Compute the perfect filter hash
1567  *  @input: input bitstream to compute the hash on
1568  *  @input_mask: mask for the input bitstream
1569  *
1570  *  This function serves two main purposes.  First it applies the input_mask
1571  *  to the atr_input resulting in a cleaned up atr_input data stream.
1572  *  Secondly it computes the hash and stores it in the bkt_hash field at
1573  *  the end of the input byte stream.  This way it will be available for
1574  *  future use without needing to recompute the hash.
1575  **/
1576 void ixgbe_atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
1577                                           union ixgbe_atr_input *input_mask)
1578 {
1579
1580         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
1581         u32 bucket_hash = 0;
1582         u32 hi_dword = 0;
1583         u32 i = 0;
1584
1585         /* Apply masks to input data */
1586         for (i = 0; i < 14; i++)
1587                 input->dword_stream[i]  &= input_mask->dword_stream[i];
1588
1589         /* record the flow_vm_vlan bits as they are a key part to the hash */
1590         flow_vm_vlan = IXGBE_NTOHL(input->dword_stream[0]);
1591
1592         /* generate common hash dword */
1593         for (i = 1; i <= 13; i++)
1594                 hi_dword ^= input->dword_stream[i];
1595         hi_hash_dword = IXGBE_NTOHL(hi_dword);
1596
1597         /* low dword is word swapped version of common */
1598         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
1599
1600         /* apply flow ID/VM pool/VLAN ID bits to hash words */
1601         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
1602
1603         /* Process bits 0 and 16 */
1604         IXGBE_COMPUTE_BKT_HASH_ITERATION(0);
1605
1606         /*
1607          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
1608          * delay this because bit 0 of the stream should not be processed
1609          * so we do not add the VLAN until after bit 0 was processed
1610          */
1611         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
1612
1613         /* Process remaining 30 bit of the key */
1614         for (i = 1; i <= 15; i++)
1615                 IXGBE_COMPUTE_BKT_HASH_ITERATION(i);
1616
1617         /*
1618          * Limit hash to 13 bits since max bucket count is 8K.
1619          * Store result at the end of the input stream.
1620          */
1621         input->formatted.bkt_hash = bucket_hash & 0x1FFF;
1622 }
1623
1624 /**
1625  *  ixgbe_get_fdirtcpm_82599 - generate a TCP port from atr_input_masks
1626  *  @input_mask: mask to be bit swapped
1627  *
1628  *  The source and destination port masks for flow director are bit swapped
1629  *  in that bit 15 effects bit 0, 14 effects 1, 13, 2 etc.  In order to
1630  *  generate a correctly swapped value we need to bit swap the mask and that
1631  *  is what is accomplished by this function.
1632  **/
1633 STATIC u32 ixgbe_get_fdirtcpm_82599(union ixgbe_atr_input *input_mask)
1634 {
1635         u32 mask = IXGBE_NTOHS(input_mask->formatted.dst_port);
1636         mask <<= IXGBE_FDIRTCPM_DPORTM_SHIFT;
1637         mask |= IXGBE_NTOHS(input_mask->formatted.src_port);
1638         mask = ((mask & 0x55555555) << 1) | ((mask & 0xAAAAAAAA) >> 1);
1639         mask = ((mask & 0x33333333) << 2) | ((mask & 0xCCCCCCCC) >> 2);
1640         mask = ((mask & 0x0F0F0F0F) << 4) | ((mask & 0xF0F0F0F0) >> 4);
1641         return ((mask & 0x00FF00FF) << 8) | ((mask & 0xFF00FF00) >> 8);
1642 }
1643
1644 /*
1645  * These two macros are meant to address the fact that we have registers
1646  * that are either all or in part big-endian.  As a result on big-endian
1647  * systems we will end up byte swapping the value to little-endian before
1648  * it is byte swapped again and written to the hardware in the original
1649  * big-endian format.
1650  */
1651 #define IXGBE_STORE_AS_BE32(_value) \
1652         (((u32)(_value) >> 24) | (((u32)(_value) & 0x00FF0000) >> 8) | \
1653          (((u32)(_value) & 0x0000FF00) << 8) | ((u32)(_value) << 24))
1654
1655 #define IXGBE_WRITE_REG_BE32(a, reg, value) \
1656         IXGBE_WRITE_REG((a), (reg), IXGBE_STORE_AS_BE32(IXGBE_NTOHL(value)))
1657
1658 #define IXGBE_STORE_AS_BE16(_value) \
1659         IXGBE_NTOHS(((u16)(_value) >> 8) | ((u16)(_value) << 8))
1660
1661 s32 ixgbe_fdir_set_input_mask_82599(struct ixgbe_hw *hw,
1662                                     union ixgbe_atr_input *input_mask, bool cloud_mode)
1663 {
1664         /* mask IPv6 since it is currently not supported */
1665         u32 fdirm = IXGBE_FDIRM_DIPv6;
1666         u32 fdirtcpm;
1667         u32 fdirip6m;
1668         UNREFERENCED_1PARAMETER(cloud_mode);
1669         DEBUGFUNC("ixgbe_fdir_set_atr_input_mask_82599");
1670
1671         /*
1672          * Program the relevant mask registers.  If src/dst_port or src/dst_addr
1673          * are zero, then assume a full mask for that field.  Also assume that
1674          * a VLAN of 0 is unspecified, so mask that out as well.  L4type
1675          * cannot be masked out in this implementation.
1676          *
1677          * This also assumes IPv4 only.  IPv6 masking isn't supported at this
1678          * point in time.
1679          */
1680
1681         /* verify bucket hash is cleared on hash generation */
1682         if (input_mask->formatted.bkt_hash)
1683                 DEBUGOUT(" bucket hash should always be 0 in mask\n");
1684
1685         /* Program FDIRM and verify partial masks */
1686         switch (input_mask->formatted.vm_pool & 0x7F) {
1687         case 0x0:
1688                 fdirm |= IXGBE_FDIRM_POOL;
1689         case 0x7F:
1690                 break;
1691         default:
1692                 DEBUGOUT(" Error on vm pool mask\n");
1693                 return IXGBE_ERR_CONFIG;
1694         }
1695
1696         switch (input_mask->formatted.flow_type & IXGBE_ATR_L4TYPE_MASK) {
1697         case 0x0:
1698                 fdirm |= IXGBE_FDIRM_L4P;
1699                 if (input_mask->formatted.dst_port ||
1700                     input_mask->formatted.src_port) {
1701                         DEBUGOUT(" Error on src/dst port mask\n");
1702                         return IXGBE_ERR_CONFIG;
1703                 }
1704         case IXGBE_ATR_L4TYPE_MASK:
1705                 break;
1706         default:
1707                 DEBUGOUT(" Error on flow type mask\n");
1708                 return IXGBE_ERR_CONFIG;
1709         }
1710
1711         switch (IXGBE_NTOHS(input_mask->formatted.vlan_id) & 0xEFFF) {
1712         case 0x0000:
1713                 /* mask VLAN ID */
1714                 fdirm |= IXGBE_FDIRM_VLANID;
1715                 /* fall through */
1716         case 0x0FFF:
1717                 /* mask VLAN priority */
1718                 fdirm |= IXGBE_FDIRM_VLANP;
1719                 break;
1720         case 0xE000:
1721                 /* mask VLAN ID only */
1722                 fdirm |= IXGBE_FDIRM_VLANID;
1723                 /* fall through */
1724         case 0xEFFF:
1725                 /* no VLAN fields masked */
1726                 break;
1727         default:
1728                 DEBUGOUT(" Error on VLAN mask\n");
1729                 return IXGBE_ERR_CONFIG;
1730         }
1731
1732         switch (input_mask->formatted.flex_bytes & 0xFFFF) {
1733         case 0x0000:
1734                 /* Mask Flex Bytes */
1735                 fdirm |= IXGBE_FDIRM_FLEX;
1736                 /* fall through */
1737         case 0xFFFF:
1738                 break;
1739         default:
1740                 DEBUGOUT(" Error on flexible byte mask\n");
1741                 return IXGBE_ERR_CONFIG;
1742         }
1743
1744         if (cloud_mode) {
1745                 fdirm |= IXGBE_FDIRM_L3P;
1746                 fdirip6m = ((u32) 0xFFFFU << IXGBE_FDIRIP6M_DIPM_SHIFT);
1747                 fdirip6m |= IXGBE_FDIRIP6M_ALWAYS_MASK;
1748
1749                 switch (input_mask->formatted.inner_mac[0] & 0xFF) {
1750                 case 0x00:
1751                         /* Mask inner MAC, fall through */
1752                         fdirip6m |= IXGBE_FDIRIP6M_INNER_MAC;
1753                 case 0xFF:
1754                         break;
1755                 default:
1756                         DEBUGOUT(" Error on inner_mac byte mask\n");
1757                         return IXGBE_ERR_CONFIG;
1758                 }
1759
1760                 switch (input_mask->formatted.tni_vni & 0xFFFFFFFF) {
1761                 case 0x0:
1762                         /* Mask vxlan id */
1763                         fdirip6m |= IXGBE_FDIRIP6M_TNI_VNI;
1764                         break;
1765                 case 0x00FFFFFF:
1766                         fdirip6m |= IXGBE_FDIRIP6M_TNI_VNI_24;
1767                         break;
1768                 case 0xFFFFFFFF:
1769                         break;
1770                 default:
1771                         DEBUGOUT(" Error on TNI/VNI byte mask\n");
1772                         return IXGBE_ERR_CONFIG;
1773                 }
1774
1775                 switch (input_mask->formatted.tunnel_type & 0xFFFF) {
1776                 case 0x0:
1777                         /* Mask turnnel type, fall through */
1778                         fdirip6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE;
1779                 case 0xFFFF:
1780                         break;
1781                 default:
1782                         DEBUGOUT(" Error on tunnel type byte mask\n");
1783                         return IXGBE_ERR_CONFIG;
1784                 }
1785                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIP6M, fdirip6m);
1786
1787                 /* Set all bits in FDIRTCPM, FDIRUDPM, FDIRSCTPM,
1788                  * FDIRSIP4M and FDIRDIP4M in cloud mode to allow
1789                  * L3/L3 packets to tunnel.
1790                  */
1791                 IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, 0xFFFFFFFF);
1792                 IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, 0xFFFFFFFF);
1793                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRDIP4M, 0xFFFFFFFF);
1794                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIP4M, 0xFFFFFFFF);
1795                 switch (hw->mac.type) {
1796                 case ixgbe_mac_X550:
1797                 case ixgbe_mac_X550EM_x:
1798                 case ixgbe_mac_X550EM_a:
1799                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, 0xFFFFFFFF);
1800                         break;
1801                 default:
1802                         break;
1803                 }
1804         }
1805
1806         /* Now mask VM pool and destination IPv6 - bits 5 and 2 */
1807         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
1808
1809         if (!cloud_mode) {
1810                 /* store the TCP/UDP port masks, bit reversed from port
1811                  * layout */
1812                 fdirtcpm = ixgbe_get_fdirtcpm_82599(input_mask);
1813
1814                 /* write both the same so that UDP and TCP use the same mask */
1815                 IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, ~fdirtcpm);
1816                 IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, ~fdirtcpm);
1817                 /* also use it for SCTP */
1818                 switch (hw->mac.type) {
1819                 case ixgbe_mac_X550:
1820                 case ixgbe_mac_X550EM_x:
1821                 case ixgbe_mac_X550EM_a:
1822                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, ~fdirtcpm);
1823                         break;
1824                 default:
1825                         break;
1826                 }
1827
1828                 /* store source and destination IP masks (big-enian) */
1829                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIP4M,
1830                                      ~input_mask->formatted.src_ip[0]);
1831                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRDIP4M,
1832                                      ~input_mask->formatted.dst_ip[0]);
1833         }
1834         return IXGBE_SUCCESS;
1835 }
1836
1837 s32 ixgbe_fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
1838                                           union ixgbe_atr_input *input,
1839                                           u16 soft_id, u8 queue, bool cloud_mode)
1840 {
1841         u32 fdirport, fdirvlan, fdirhash, fdircmd;
1842         u32 addr_low, addr_high;
1843         u32 cloud_type = 0;
1844         s32 err;
1845         UNREFERENCED_1PARAMETER(cloud_mode);
1846
1847         DEBUGFUNC("ixgbe_fdir_write_perfect_filter_82599");
1848         if (!cloud_mode) {
1849                 /* currently IPv6 is not supported, must be programmed with 0 */
1850                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(0),
1851                                      input->formatted.src_ip[0]);
1852                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(1),
1853                                      input->formatted.src_ip[1]);
1854                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(2),
1855                                      input->formatted.src_ip[2]);
1856
1857                 /* record the source address (big-endian) */
1858                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPSA,
1859                         input->formatted.src_ip[0]);
1860
1861                 /* record the first 32 bits of the destination address
1862                  * (big-endian) */
1863                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRIPDA,
1864                         input->formatted.dst_ip[0]);
1865
1866                 /* record source and destination port (little-endian)*/
1867                 fdirport = IXGBE_NTOHS(input->formatted.dst_port);
1868                 fdirport <<= IXGBE_FDIRPORT_DESTINATION_SHIFT;
1869                 fdirport |= IXGBE_NTOHS(input->formatted.src_port);
1870                 IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, fdirport);
1871         }
1872
1873         /* record VLAN (little-endian) and flex_bytes(big-endian) */
1874         fdirvlan = IXGBE_STORE_AS_BE16(input->formatted.flex_bytes);
1875         fdirvlan <<= IXGBE_FDIRVLAN_FLEX_SHIFT;
1876         fdirvlan |= IXGBE_NTOHS(input->formatted.vlan_id);
1877         IXGBE_WRITE_REG(hw, IXGBE_FDIRVLAN, fdirvlan);
1878
1879         if (cloud_mode) {
1880                 if (input->formatted.tunnel_type != 0)
1881                         cloud_type = 0x80000000;
1882
1883                 addr_low = ((u32)input->formatted.inner_mac[0] |
1884                                 ((u32)input->formatted.inner_mac[1] << 8) |
1885                                 ((u32)input->formatted.inner_mac[2] << 16) |
1886                                 ((u32)input->formatted.inner_mac[3] << 24));
1887                 addr_high = ((u32)input->formatted.inner_mac[4] |
1888                                 ((u32)input->formatted.inner_mac[5] << 8));
1889                 cloud_type |= addr_high;
1890                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(0), addr_low);
1891                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(1), cloud_type);
1892                 IXGBE_WRITE_REG_BE32(hw, IXGBE_FDIRSIPv6(2), input->formatted.tni_vni);
1893         }
1894
1895         /* configure FDIRHASH register */
1896         fdirhash = input->formatted.bkt_hash;
1897         fdirhash |= soft_id << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1898         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1899
1900         /*
1901          * flush all previous writes to make certain registers are
1902          * programmed prior to issuing the command
1903          */
1904         IXGBE_WRITE_FLUSH(hw);
1905
1906         /* configure FDIRCMD register */
1907         fdircmd = IXGBE_FDIRCMD_CMD_ADD_FLOW | IXGBE_FDIRCMD_FILTER_UPDATE |
1908                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1909         if (queue == IXGBE_FDIR_DROP_QUEUE)
1910                 fdircmd |= IXGBE_FDIRCMD_DROP;
1911         if (input->formatted.flow_type & IXGBE_ATR_L4TYPE_TUNNEL_MASK)
1912                 fdircmd |= IXGBE_FDIRCMD_TUNNEL_FILTER;
1913         fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1914         fdircmd |= (u32)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1915         fdircmd |= (u32)input->formatted.vm_pool << IXGBE_FDIRCMD_VT_POOL_SHIFT;
1916
1917         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
1918         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1919         if (err) {
1920                 DEBUGOUT("Flow Director command did not complete!\n");
1921                 return err;
1922         }
1923
1924         return IXGBE_SUCCESS;
1925 }
1926
1927 s32 ixgbe_fdir_erase_perfect_filter_82599(struct ixgbe_hw *hw,
1928                                           union ixgbe_atr_input *input,
1929                                           u16 soft_id)
1930 {
1931         u32 fdirhash;
1932         u32 fdircmd;
1933         s32 err;
1934
1935         /* configure FDIRHASH register */
1936         fdirhash = input->formatted.bkt_hash;
1937         fdirhash |= soft_id << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1938         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1939
1940         /* flush hash to HW */
1941         IXGBE_WRITE_FLUSH(hw);
1942
1943         /* Query if filter is present */
1944         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, IXGBE_FDIRCMD_CMD_QUERY_REM_FILT);
1945
1946         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1947         if (err) {
1948                 DEBUGOUT("Flow Director command did not complete!\n");
1949                 return err;
1950         }
1951
1952         /* if filter exists in hardware then remove it */
1953         if (fdircmd & IXGBE_FDIRCMD_FILTER_VALID) {
1954                 IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1955                 IXGBE_WRITE_FLUSH(hw);
1956                 IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1957                                 IXGBE_FDIRCMD_CMD_REMOVE_FLOW);
1958         }
1959
1960         return IXGBE_SUCCESS;
1961 }
1962
1963 /**
1964  *  ixgbe_fdir_add_perfect_filter_82599 - Adds a perfect filter
1965  *  @hw: pointer to hardware structure
1966  *  @input: input bitstream
1967  *  @input_mask: mask for the input bitstream
1968  *  @soft_id: software index for the filters
1969  *  @queue: queue index to direct traffic to
1970  *  @cloud_mode: unused
1971  *
1972  *  Note that the caller to this function must lock before calling, since the
1973  *  hardware writes must be protected from one another.
1974  **/
1975 s32 ixgbe_fdir_add_perfect_filter_82599(struct ixgbe_hw *hw,
1976                                         union ixgbe_atr_input *input,
1977                                         union ixgbe_atr_input *input_mask,
1978                                         u16 soft_id, u8 queue, bool cloud_mode)
1979 {
1980         s32 err = IXGBE_ERR_CONFIG;
1981         UNREFERENCED_1PARAMETER(cloud_mode);
1982
1983         DEBUGFUNC("ixgbe_fdir_add_perfect_filter_82599");
1984
1985         /*
1986          * Check flow_type formatting, and bail out before we touch the hardware
1987          * if there's a configuration issue
1988          */
1989         switch (input->formatted.flow_type) {
1990         case IXGBE_ATR_FLOW_TYPE_IPV4:
1991         case IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV4:
1992                 input_mask->formatted.flow_type = IXGBE_ATR_L4TYPE_IPV6_MASK;
1993                 if (input->formatted.dst_port || input->formatted.src_port) {
1994                         DEBUGOUT(" Error on src/dst port\n");
1995                         return IXGBE_ERR_CONFIG;
1996                 }
1997                 break;
1998         case IXGBE_ATR_FLOW_TYPE_SCTPV4:
1999         case IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV4:
2000                 if (input->formatted.dst_port || input->formatted.src_port) {
2001                         DEBUGOUT(" Error on src/dst port\n");
2002                         return IXGBE_ERR_CONFIG;
2003                 }
2004                 /* fall through */
2005         case IXGBE_ATR_FLOW_TYPE_TCPV4:
2006         case IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV4:
2007         case IXGBE_ATR_FLOW_TYPE_UDPV4:
2008         case IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV4:
2009                 input_mask->formatted.flow_type = IXGBE_ATR_L4TYPE_IPV6_MASK |
2010                                                   IXGBE_ATR_L4TYPE_MASK;
2011                 break;
2012         default:
2013                 DEBUGOUT(" Error on flow type input\n");
2014                 return err;
2015         }
2016
2017         /* program input mask into the HW */
2018         err = ixgbe_fdir_set_input_mask_82599(hw, input_mask, cloud_mode);
2019         if (err)
2020                 return err;
2021
2022         /* apply mask and compute/store hash */
2023         ixgbe_atr_compute_perfect_hash_82599(input, input_mask);
2024
2025         /* program filters to filter memory */
2026         return ixgbe_fdir_write_perfect_filter_82599(hw, input,
2027                                                      soft_id, queue, cloud_mode);
2028 }
2029
2030 /**
2031  *  ixgbe_read_analog_reg8_82599 - Reads 8 bit Omer analog register
2032  *  @hw: pointer to hardware structure
2033  *  @reg: analog register to read
2034  *  @val: read value
2035  *
2036  *  Performs read operation to Omer analog register specified.
2037  **/
2038 s32 ixgbe_read_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 *val)
2039 {
2040         u32  core_ctl;
2041
2042         DEBUGFUNC("ixgbe_read_analog_reg8_82599");
2043
2044         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, IXGBE_CORECTL_WRITE_CMD |
2045                         (reg << 8));
2046         IXGBE_WRITE_FLUSH(hw);
2047         usec_delay(10);
2048         core_ctl = IXGBE_READ_REG(hw, IXGBE_CORECTL);
2049         *val = (u8)core_ctl;
2050
2051         return IXGBE_SUCCESS;
2052 }
2053
2054 /**
2055  *  ixgbe_write_analog_reg8_82599 - Writes 8 bit Omer analog register
2056  *  @hw: pointer to hardware structure
2057  *  @reg: atlas register to write
2058  *  @val: value to write
2059  *
2060  *  Performs write operation to Omer analog register specified.
2061  **/
2062 s32 ixgbe_write_analog_reg8_82599(struct ixgbe_hw *hw, u32 reg, u8 val)
2063 {
2064         u32  core_ctl;
2065
2066         DEBUGFUNC("ixgbe_write_analog_reg8_82599");
2067
2068         core_ctl = (reg << 8) | val;
2069         IXGBE_WRITE_REG(hw, IXGBE_CORECTL, core_ctl);
2070         IXGBE_WRITE_FLUSH(hw);
2071         usec_delay(10);
2072
2073         return IXGBE_SUCCESS;
2074 }
2075
2076 /**
2077  *  ixgbe_start_hw_82599 - Prepare hardware for Tx/Rx
2078  *  @hw: pointer to hardware structure
2079  *
2080  *  Starts the hardware using the generic start_hw function
2081  *  and the generation start_hw function.
2082  *  Then performs revision-specific operations, if any.
2083  **/
2084 s32 ixgbe_start_hw_82599(struct ixgbe_hw *hw)
2085 {
2086         s32 ret_val = IXGBE_SUCCESS;
2087
2088         DEBUGFUNC("ixgbe_start_hw_82599");
2089
2090         ret_val = ixgbe_start_hw_generic(hw);
2091         if (ret_val != IXGBE_SUCCESS)
2092                 goto out;
2093
2094         ret_val = ixgbe_start_hw_gen2(hw);
2095         if (ret_val != IXGBE_SUCCESS)
2096                 goto out;
2097
2098         /* We need to run link autotry after the driver loads */
2099         hw->mac.autotry_restart = true;
2100
2101         if (ret_val == IXGBE_SUCCESS)
2102                 ret_val = ixgbe_verify_fw_version_82599(hw);
2103 out:
2104         return ret_val;
2105 }
2106
2107 /**
2108  *  ixgbe_identify_phy_82599 - Get physical layer module
2109  *  @hw: pointer to hardware structure
2110  *
2111  *  Determines the physical layer module found on the current adapter.
2112  *  If PHY already detected, maintains current PHY type in hw struct,
2113  *  otherwise executes the PHY detection routine.
2114  **/
2115 s32 ixgbe_identify_phy_82599(struct ixgbe_hw *hw)
2116 {
2117         s32 status;
2118
2119         DEBUGFUNC("ixgbe_identify_phy_82599");
2120
2121         /* Detect PHY if not unknown - returns success if already detected. */
2122         status = ixgbe_identify_phy_generic(hw);
2123         if (status != IXGBE_SUCCESS) {
2124                 /* 82599 10GBASE-T requires an external PHY */
2125                 if (hw->mac.ops.get_media_type(hw) == ixgbe_media_type_copper)
2126                         return status;
2127                 else
2128                         status = ixgbe_identify_module_generic(hw);
2129         }
2130
2131         /* Set PHY type none if no PHY detected */
2132         if (hw->phy.type == ixgbe_phy_unknown) {
2133                 hw->phy.type = ixgbe_phy_none;
2134                 return IXGBE_SUCCESS;
2135         }
2136
2137         /* Return error if SFP module has been detected but is not supported */
2138         if (hw->phy.type == ixgbe_phy_sfp_unsupported)
2139                 return IXGBE_ERR_SFP_NOT_SUPPORTED;
2140
2141         return status;
2142 }
2143
2144 /**
2145  *  ixgbe_get_supported_physical_layer_82599 - Returns physical layer type
2146  *  @hw: pointer to hardware structure
2147  *
2148  *  Determines physical layer capabilities of the current configuration.
2149  **/
2150 u64 ixgbe_get_supported_physical_layer_82599(struct ixgbe_hw *hw)
2151 {
2152         u64 physical_layer = IXGBE_PHYSICAL_LAYER_UNKNOWN;
2153         u32 autoc = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2154         u32 autoc2 = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
2155         u32 pma_pmd_10g_serial = autoc2 & IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK;
2156         u32 pma_pmd_10g_parallel = autoc & IXGBE_AUTOC_10G_PMA_PMD_MASK;
2157         u32 pma_pmd_1g = autoc & IXGBE_AUTOC_1G_PMA_PMD_MASK;
2158         u16 ext_ability = 0;
2159
2160         DEBUGFUNC("ixgbe_get_support_physical_layer_82599");
2161
2162         hw->phy.ops.identify(hw);
2163
2164         switch (hw->phy.type) {
2165         case ixgbe_phy_tn:
2166         case ixgbe_phy_cu_unknown:
2167                 hw->phy.ops.read_reg(hw, IXGBE_MDIO_PHY_EXT_ABILITY,
2168                 IXGBE_MDIO_PMA_PMD_DEV_TYPE, &ext_ability);
2169                 if (ext_ability & IXGBE_MDIO_PHY_10GBASET_ABILITY)
2170                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_T;
2171                 if (ext_ability & IXGBE_MDIO_PHY_1000BASET_ABILITY)
2172                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_T;
2173                 if (ext_ability & IXGBE_MDIO_PHY_100BASETX_ABILITY)
2174                         physical_layer |= IXGBE_PHYSICAL_LAYER_100BASE_TX;
2175                 goto out;
2176         default:
2177                 break;
2178         }
2179
2180         switch (autoc & IXGBE_AUTOC_LMS_MASK) {
2181         case IXGBE_AUTOC_LMS_1G_AN:
2182         case IXGBE_AUTOC_LMS_1G_LINK_NO_AN:
2183                 if (pma_pmd_1g == IXGBE_AUTOC_1G_KX_BX) {
2184                         physical_layer = IXGBE_PHYSICAL_LAYER_1000BASE_KX |
2185                             IXGBE_PHYSICAL_LAYER_1000BASE_BX;
2186                         goto out;
2187                 } else
2188                         /* SFI mode so read SFP module */
2189                         goto sfp_check;
2190                 break;
2191         case IXGBE_AUTOC_LMS_10G_LINK_NO_AN:
2192                 if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_CX4)
2193                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_CX4;
2194                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_KX4)
2195                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
2196                 else if (pma_pmd_10g_parallel == IXGBE_AUTOC_10G_XAUI)
2197                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_XAUI;
2198                 goto out;
2199                 break;
2200         case IXGBE_AUTOC_LMS_10G_SERIAL:
2201                 if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_KR) {
2202                         physical_layer = IXGBE_PHYSICAL_LAYER_10GBASE_KR;
2203                         goto out;
2204                 } else if (pma_pmd_10g_serial == IXGBE_AUTOC2_10G_SFI)
2205                         goto sfp_check;
2206                 break;
2207         case IXGBE_AUTOC_LMS_KX4_KX_KR:
2208         case IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN:
2209                 if (autoc & IXGBE_AUTOC_KX_SUPP)
2210                         physical_layer |= IXGBE_PHYSICAL_LAYER_1000BASE_KX;
2211                 if (autoc & IXGBE_AUTOC_KX4_SUPP)
2212                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KX4;
2213                 if (autoc & IXGBE_AUTOC_KR_SUPP)
2214                         physical_layer |= IXGBE_PHYSICAL_LAYER_10GBASE_KR;
2215                 goto out;
2216                 break;
2217         default:
2218                 goto out;
2219                 break;
2220         }
2221
2222 sfp_check:
2223         /* SFP check must be done last since DA modules are sometimes used to
2224          * test KR mode -  we need to id KR mode correctly before SFP module.
2225          * Call identify_sfp because the pluggable module may have changed */
2226         physical_layer = ixgbe_get_supported_phy_sfp_layer_generic(hw);
2227 out:
2228         return physical_layer;
2229 }
2230
2231 /**
2232  *  ixgbe_enable_rx_dma_82599 - Enable the Rx DMA unit on 82599
2233  *  @hw: pointer to hardware structure
2234  *  @regval: register value to write to RXCTRL
2235  *
2236  *  Enables the Rx DMA unit for 82599
2237  **/
2238 s32 ixgbe_enable_rx_dma_82599(struct ixgbe_hw *hw, u32 regval)
2239 {
2240
2241         DEBUGFUNC("ixgbe_enable_rx_dma_82599");
2242
2243         /*
2244          * Workaround for 82599 silicon errata when enabling the Rx datapath.
2245          * If traffic is incoming before we enable the Rx unit, it could hang
2246          * the Rx DMA unit.  Therefore, make sure the security engine is
2247          * completely disabled prior to enabling the Rx unit.
2248          */
2249
2250         hw->mac.ops.disable_sec_rx_path(hw);
2251
2252         if (regval & IXGBE_RXCTRL_RXEN)
2253                 ixgbe_enable_rx(hw);
2254         else
2255                 ixgbe_disable_rx(hw);
2256
2257         hw->mac.ops.enable_sec_rx_path(hw);
2258
2259         return IXGBE_SUCCESS;
2260 }
2261
2262 /**
2263  *  ixgbe_verify_fw_version_82599 - verify FW version for 82599
2264  *  @hw: pointer to hardware structure
2265  *
2266  *  Verifies that installed the firmware version is 0.6 or higher
2267  *  for SFI devices. All 82599 SFI devices should have version 0.6 or higher.
2268  *
2269  *  Returns IXGBE_ERR_EEPROM_VERSION if the FW is not present or
2270  *  if the FW version is not supported.
2271  **/
2272 STATIC s32 ixgbe_verify_fw_version_82599(struct ixgbe_hw *hw)
2273 {
2274         s32 status = IXGBE_ERR_EEPROM_VERSION;
2275         u16 fw_offset, fw_ptp_cfg_offset;
2276         u16 fw_version;
2277
2278         DEBUGFUNC("ixgbe_verify_fw_version_82599");
2279
2280         /* firmware check is only necessary for SFI devices */
2281         if (hw->phy.media_type != ixgbe_media_type_fiber) {
2282                 status = IXGBE_SUCCESS;
2283                 goto fw_version_out;
2284         }
2285
2286         /* get the offset to the Firmware Module block */
2287         if (hw->eeprom.ops.read(hw, IXGBE_FW_PTR, &fw_offset)) {
2288                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2289                               "eeprom read at offset %d failed", IXGBE_FW_PTR);
2290                 return IXGBE_ERR_EEPROM_VERSION;
2291         }
2292
2293         if ((fw_offset == 0) || (fw_offset == 0xFFFF))
2294                 goto fw_version_out;
2295
2296         /* get the offset to the Pass Through Patch Configuration block */
2297         if (hw->eeprom.ops.read(hw, (fw_offset +
2298                                  IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR),
2299                                  &fw_ptp_cfg_offset)) {
2300                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2301                               "eeprom read at offset %d failed",
2302                               fw_offset +
2303                               IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR);
2304                 return IXGBE_ERR_EEPROM_VERSION;
2305         }
2306
2307         if ((fw_ptp_cfg_offset == 0) || (fw_ptp_cfg_offset == 0xFFFF))
2308                 goto fw_version_out;
2309
2310         /* get the firmware version */
2311         if (hw->eeprom.ops.read(hw, (fw_ptp_cfg_offset +
2312                             IXGBE_FW_PATCH_VERSION_4), &fw_version)) {
2313                 ERROR_REPORT2(IXGBE_ERROR_INVALID_STATE,
2314                               "eeprom read at offset %d failed",
2315                               fw_ptp_cfg_offset + IXGBE_FW_PATCH_VERSION_4);
2316                 return IXGBE_ERR_EEPROM_VERSION;
2317         }
2318
2319         if (fw_version > 0x5)
2320                 status = IXGBE_SUCCESS;
2321
2322 fw_version_out:
2323         return status;
2324 }
2325
2326 /**
2327  *  ixgbe_verify_lesm_fw_enabled_82599 - Checks LESM FW module state.
2328  *  @hw: pointer to hardware structure
2329  *
2330  *  Returns true if the LESM FW module is present and enabled. Otherwise
2331  *  returns false. Smart Speed must be disabled if LESM FW module is enabled.
2332  **/
2333 bool ixgbe_verify_lesm_fw_enabled_82599(struct ixgbe_hw *hw)
2334 {
2335         bool lesm_enabled = false;
2336         u16 fw_offset, fw_lesm_param_offset, fw_lesm_state;
2337         s32 status;
2338
2339         DEBUGFUNC("ixgbe_verify_lesm_fw_enabled_82599");
2340
2341         /* get the offset to the Firmware Module block */
2342         status = hw->eeprom.ops.read(hw, IXGBE_FW_PTR, &fw_offset);
2343
2344         if ((status != IXGBE_SUCCESS) ||
2345             (fw_offset == 0) || (fw_offset == 0xFFFF))
2346                 goto out;
2347
2348         /* get the offset to the LESM Parameters block */
2349         status = hw->eeprom.ops.read(hw, (fw_offset +
2350                                      IXGBE_FW_LESM_PARAMETERS_PTR),
2351                                      &fw_lesm_param_offset);
2352
2353         if ((status != IXGBE_SUCCESS) ||
2354             (fw_lesm_param_offset == 0) || (fw_lesm_param_offset == 0xFFFF))
2355                 goto out;
2356
2357         /* get the LESM state word */
2358         status = hw->eeprom.ops.read(hw, (fw_lesm_param_offset +
2359                                      IXGBE_FW_LESM_STATE_1),
2360                                      &fw_lesm_state);
2361
2362         if ((status == IXGBE_SUCCESS) &&
2363             (fw_lesm_state & IXGBE_FW_LESM_STATE_ENABLED))
2364                 lesm_enabled = true;
2365
2366 out:
2367         return lesm_enabled;
2368 }
2369
2370 /**
2371  *  ixgbe_read_eeprom_buffer_82599 - Read EEPROM word(s) using
2372  *  fastest available method
2373  *
2374  *  @hw: pointer to hardware structure
2375  *  @offset: offset of  word in EEPROM to read
2376  *  @words: number of words
2377  *  @data: word(s) read from the EEPROM
2378  *
2379  *  Retrieves 16 bit word(s) read from EEPROM
2380  **/
2381 STATIC s32 ixgbe_read_eeprom_buffer_82599(struct ixgbe_hw *hw, u16 offset,
2382                                           u16 words, u16 *data)
2383 {
2384         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
2385         s32 ret_val = IXGBE_ERR_CONFIG;
2386
2387         DEBUGFUNC("ixgbe_read_eeprom_buffer_82599");
2388
2389         /*
2390          * If EEPROM is detected and can be addressed using 14 bits,
2391          * use EERD otherwise use bit bang
2392          */
2393         if ((eeprom->type == ixgbe_eeprom_spi) &&
2394             (offset + (words - 1) <= IXGBE_EERD_MAX_ADDR))
2395                 ret_val = ixgbe_read_eerd_buffer_generic(hw, offset, words,
2396                                                          data);
2397         else
2398                 ret_val = ixgbe_read_eeprom_buffer_bit_bang_generic(hw, offset,
2399                                                                     words,
2400                                                                     data);
2401
2402         return ret_val;
2403 }
2404
2405 /**
2406  *  ixgbe_read_eeprom_82599 - Read EEPROM word using
2407  *  fastest available method
2408  *
2409  *  @hw: pointer to hardware structure
2410  *  @offset: offset of  word in the EEPROM to read
2411  *  @data: word read from the EEPROM
2412  *
2413  *  Reads a 16 bit word from the EEPROM
2414  **/
2415 STATIC s32 ixgbe_read_eeprom_82599(struct ixgbe_hw *hw,
2416                                    u16 offset, u16 *data)
2417 {
2418         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
2419         s32 ret_val = IXGBE_ERR_CONFIG;
2420
2421         DEBUGFUNC("ixgbe_read_eeprom_82599");
2422
2423         /*
2424          * If EEPROM is detected and can be addressed using 14 bits,
2425          * use EERD otherwise use bit bang
2426          */
2427         if ((eeprom->type == ixgbe_eeprom_spi) &&
2428             (offset <= IXGBE_EERD_MAX_ADDR))
2429                 ret_val = ixgbe_read_eerd_generic(hw, offset, data);
2430         else
2431                 ret_val = ixgbe_read_eeprom_bit_bang_generic(hw, offset, data);
2432
2433         return ret_val;
2434 }
2435
2436 /**
2437  * ixgbe_reset_pipeline_82599 - perform pipeline reset
2438  *
2439  *  @hw: pointer to hardware structure
2440  *
2441  * Reset pipeline by asserting Restart_AN together with LMS change to ensure
2442  * full pipeline reset.  This function assumes the SW/FW lock is held.
2443  **/
2444 s32 ixgbe_reset_pipeline_82599(struct ixgbe_hw *hw)
2445 {
2446         s32 ret_val;
2447         u32 anlp1_reg = 0;
2448         u32 i, autoc_reg, autoc2_reg;
2449
2450         /* Enable link if disabled in NVM */
2451         autoc2_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC2);
2452         if (autoc2_reg & IXGBE_AUTOC2_LINK_DISABLE_MASK) {
2453                 autoc2_reg &= ~IXGBE_AUTOC2_LINK_DISABLE_MASK;
2454                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC2, autoc2_reg);
2455                 IXGBE_WRITE_FLUSH(hw);
2456         }
2457
2458         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2459         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2460         /* Write AUTOC register with toggled LMS[2] bit and Restart_AN */
2461         IXGBE_WRITE_REG(hw, IXGBE_AUTOC,
2462                         autoc_reg ^ (0x4 << IXGBE_AUTOC_LMS_SHIFT));
2463         /* Wait for AN to leave state 0 */
2464         for (i = 0; i < 10; i++) {
2465                 msec_delay(4);
2466                 anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
2467                 if (anlp1_reg & IXGBE_ANLP1_AN_STATE_MASK)
2468                         break;
2469         }
2470
2471         if (!(anlp1_reg & IXGBE_ANLP1_AN_STATE_MASK)) {
2472                 DEBUGOUT("auto negotiation not completed\n");
2473                 ret_val = IXGBE_ERR_RESET_FAILED;
2474                 goto reset_pipeline_out;
2475         }
2476
2477         ret_val = IXGBE_SUCCESS;
2478
2479 reset_pipeline_out:
2480         /* Write AUTOC register with original LMS field and Restart_AN */
2481         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
2482         IXGBE_WRITE_FLUSH(hw);
2483
2484         return ret_val;
2485 }
2486
2487 /**
2488  *  ixgbe_read_i2c_byte_82599 - Reads 8 bit word over I2C
2489  *  @hw: pointer to hardware structure
2490  *  @byte_offset: byte offset to read
2491  *  @dev_addr: address to read from
2492  *  @data: value read
2493  *
2494  *  Performs byte read operation to SFP module's EEPROM over I2C interface at
2495  *  a specified device address.
2496  **/
2497 STATIC s32 ixgbe_read_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
2498                                 u8 dev_addr, u8 *data)
2499 {
2500         u32 esdp;
2501         s32 status;
2502         s32 timeout = 200;
2503
2504         DEBUGFUNC("ixgbe_read_i2c_byte_82599");
2505
2506         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2507                 /* Acquire I2C bus ownership. */
2508                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2509                 esdp |= IXGBE_ESDP_SDP0;
2510                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2511                 IXGBE_WRITE_FLUSH(hw);
2512
2513                 while (timeout) {
2514                         esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2515                         if (esdp & IXGBE_ESDP_SDP1)
2516                                 break;
2517
2518                         msec_delay(5);
2519                         timeout--;
2520                 }
2521
2522                 if (!timeout) {
2523                         DEBUGOUT("Driver can't access resource,"
2524                                  " acquiring I2C bus timeout.\n");
2525                         status = IXGBE_ERR_I2C;
2526                         goto release_i2c_access;
2527                 }
2528         }
2529
2530         status = ixgbe_read_i2c_byte_generic(hw, byte_offset, dev_addr, data);
2531
2532 release_i2c_access:
2533
2534         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2535                 /* Release I2C bus ownership. */
2536                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2537                 esdp &= ~IXGBE_ESDP_SDP0;
2538                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2539                 IXGBE_WRITE_FLUSH(hw);
2540         }
2541
2542         return status;
2543 }
2544
2545 /**
2546  *  ixgbe_write_i2c_byte_82599 - Writes 8 bit word over I2C
2547  *  @hw: pointer to hardware structure
2548  *  @byte_offset: byte offset to write
2549  *  @dev_addr: address to read from
2550  *  @data: value to write
2551  *
2552  *  Performs byte write operation to SFP module's EEPROM over I2C interface at
2553  *  a specified device address.
2554  **/
2555 STATIC s32 ixgbe_write_i2c_byte_82599(struct ixgbe_hw *hw, u8 byte_offset,
2556                                  u8 dev_addr, u8 data)
2557 {
2558         u32 esdp;
2559         s32 status;
2560         s32 timeout = 200;
2561
2562         DEBUGFUNC("ixgbe_write_i2c_byte_82599");
2563
2564         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2565                 /* Acquire I2C bus ownership. */
2566                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2567                 esdp |= IXGBE_ESDP_SDP0;
2568                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2569                 IXGBE_WRITE_FLUSH(hw);
2570
2571                 while (timeout) {
2572                         esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2573                         if (esdp & IXGBE_ESDP_SDP1)
2574                                 break;
2575
2576                         msec_delay(5);
2577                         timeout--;
2578                 }
2579
2580                 if (!timeout) {
2581                         DEBUGOUT("Driver can't access resource,"
2582                                  " acquiring I2C bus timeout.\n");
2583                         status = IXGBE_ERR_I2C;
2584                         goto release_i2c_access;
2585                 }
2586         }
2587
2588         status = ixgbe_write_i2c_byte_generic(hw, byte_offset, dev_addr, data);
2589
2590 release_i2c_access:
2591
2592         if (hw->phy.qsfp_shared_i2c_bus == TRUE) {
2593                 /* Release I2C bus ownership. */
2594                 esdp = IXGBE_READ_REG(hw, IXGBE_ESDP);
2595                 esdp &= ~IXGBE_ESDP_SDP0;
2596                 IXGBE_WRITE_REG(hw, IXGBE_ESDP, esdp);
2597                 IXGBE_WRITE_FLUSH(hw);
2598         }
2599
2600         return status;
2601 }