net/ixgbe: support getting TM node capability
[dpdk.git] / drivers / net / ixgbe / base / ixgbe_dcb_82599.h
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30 POSSIBILITY OF SUCH DAMAGE.
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34 #ifndef _IXGBE_DCB_82599_H_
35 #define _IXGBE_DCB_82599_H_
36
37 /* DCB register definitions */
38 #define IXGBE_RTTDCS_TDPAC      0x00000001 /* 0 Round Robin,
39                                             * 1 WSP - Weighted Strict Priority
40                                             */
41 #define IXGBE_RTTDCS_VMPAC      0x00000002 /* 0 Round Robin,
42                                             * 1 WRR - Weighted Round Robin
43                                             */
44 #define IXGBE_RTTDCS_TDRM       0x00000010 /* Transmit Recycle Mode */
45 #define IXGBE_RTTDCS_BDPM       0x00400000 /* Bypass Data Pipe - must clear! */
46 #define IXGBE_RTTDCS_BPBFSM     0x00800000 /* Bypass PB Free Space - must
47                                              * clear!
48                                              */
49 #define IXGBE_RTTDCS_SPEED_CHG  0x80000000 /* Link speed change */
50
51 /* Receive UP2TC mapping */
52 #define IXGBE_RTRUP2TC_UP_SHIFT 3
53 #define IXGBE_RTRUP2TC_UP_MASK  7
54 /* Transmit UP2TC mapping */
55 #define IXGBE_RTTUP2TC_UP_SHIFT 3
56
57 #define IXGBE_RTRPT4C_MCL_SHIFT 12 /* Offset to Max Credit Limit setting */
58 #define IXGBE_RTRPT4C_BWG_SHIFT 9  /* Offset to BWG index */
59 #define IXGBE_RTRPT4C_GSP       0x40000000 /* GSP enable bit */
60 #define IXGBE_RTRPT4C_LSP       0x80000000 /* LSP enable bit */
61
62 #define IXGBE_RDRXCTL_MPBEN     0x00000010 /* DMA config for multiple packet
63                                             * buffers enable
64                                             */
65 #define IXGBE_RDRXCTL_MCEN      0x00000040 /* DMA config for multiple cores
66                                             * (RSS) enable
67                                             */
68
69 /* RTRPCS Bit Masks */
70 #define IXGBE_RTRPCS_RRM        0x00000002 /* Receive Recycle Mode enable */
71 /* Receive Arbitration Control: 0 Round Robin, 1 DFP */
72 #define IXGBE_RTRPCS_RAC        0x00000004
73 #define IXGBE_RTRPCS_ARBDIS     0x00000040 /* Arbitration disable bit */
74
75 /* RTTDT2C Bit Masks */
76 #define IXGBE_RTTDT2C_MCL_SHIFT 12
77 #define IXGBE_RTTDT2C_BWG_SHIFT 9
78 #define IXGBE_RTTDT2C_GSP       0x40000000
79 #define IXGBE_RTTDT2C_LSP       0x80000000
80
81 #define IXGBE_RTTPT2C_MCL_SHIFT 12
82 #define IXGBE_RTTPT2C_BWG_SHIFT 9
83 #define IXGBE_RTTPT2C_GSP       0x40000000
84 #define IXGBE_RTTPT2C_LSP       0x80000000
85
86 /* RTTPCS Bit Masks */
87 #define IXGBE_RTTPCS_TPPAC      0x00000020 /* 0 Round Robin,
88                                             * 1 SP - Strict Priority
89                                             */
90 #define IXGBE_RTTPCS_ARBDIS     0x00000040 /* Arbiter disable */
91 #define IXGBE_RTTPCS_TPRM       0x00000100 /* Transmit Recycle Mode enable */
92 #define IXGBE_RTTPCS_ARBD_SHIFT 22
93 #define IXGBE_RTTPCS_ARBD_DCB   0x4 /* Arbitration delay in DCB mode */
94
95 #define IXGBE_TXPBTHRESH_DCB    0xA /* THRESH value for DCB mode */
96
97 /* SECTXMINIFG DCB */
98 #define IXGBE_SECTX_DCB         0x00001F00 /* DCB TX Buffer SEC IFG */
99
100 /* BCN register definitions */
101 #define IXGBE_RTTBCNRC_RF_INT_SHIFT     14
102 #define IXGBE_RTTBCNRC_RS_ENA           0x80000000
103
104 #define IXGBE_RTTBCNCR_MNG_CMTGI        0x00000001
105 #define IXGBE_RTTBCNCR_MGN_BCNA_MODE    0x00000002
106 #define IXGBE_RTTBCNCR_RSV7_11_SHIFT    5
107 #define IXGBE_RTTBCNCR_G                0x00000400
108 #define IXGBE_RTTBCNCR_I                0x00000800
109 #define IXGBE_RTTBCNCR_H                0x00001000
110 #define IXGBE_RTTBCNCR_VER_SHIFT        14
111 #define IXGBE_RTTBCNCR_CMT_ETH_SHIFT    16
112
113 #define IXGBE_RTTBCNACL_SMAC_L_SHIFT    16
114
115 #define IXGBE_RTTBCNTG_BCNA_MODE        0x80000000
116
117 #define IXGBE_RTTBCNRTT_TS_SHIFT        3
118 #define IXGBE_RTTBCNRTT_TXQ_IDX_SHIFT   16
119
120 #define IXGBE_RTTBCNRD_BCN_CLEAR_ALL    0x00000002
121 #define IXGBE_RTTBCNRD_DRIFT_FAC_SHIFT  2
122 #define IXGBE_RTTBCNRD_DRIFT_INT_SHIFT  16
123 #define IXGBE_RTTBCNRD_DRIFT_ENA        0x80000000
124
125
126 /* DCB driver APIs */
127
128 /* DCB PFC */
129 s32 ixgbe_dcb_config_pfc_82599(struct ixgbe_hw *, u8, u8 *);
130
131 /* DCB stats */
132 s32 ixgbe_dcb_config_tc_stats_82599(struct ixgbe_hw *,
133                                     struct ixgbe_dcb_config *);
134 s32 ixgbe_dcb_get_tc_stats_82599(struct ixgbe_hw *,
135                                  struct ixgbe_hw_stats *, u8);
136 s32 ixgbe_dcb_get_pfc_stats_82599(struct ixgbe_hw *,
137                                   struct ixgbe_hw_stats *, u8);
138
139 /* DCB config arbiters */
140 s32 ixgbe_dcb_config_tx_desc_arbiter_82599(struct ixgbe_hw *, u16 *, u16 *,
141                                            u8 *, u8 *);
142 s32 ixgbe_dcb_config_tx_data_arbiter_82599(struct ixgbe_hw *, u16 *, u16 *,
143                                            u8 *, u8 *, u8 *);
144 s32 ixgbe_dcb_config_rx_arbiter_82599(struct ixgbe_hw *, u16 *, u16 *, u8 *,
145                                       u8 *, u8 *);
146
147 /* DCB initialization */
148 s32 ixgbe_dcb_config_82599(struct ixgbe_hw *,
149                            struct ixgbe_dcb_config *);
150
151 s32 ixgbe_dcb_hw_config_82599(struct ixgbe_hw *, int, u16 *, u16 *, u8 *,
152                               u8 *, u8 *);
153 #endif /* _IXGBE_DCB_82959_H_ */