drivers/net/ixgbe/ixgbe_fdir.c

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright(c) 2010-2015 Intel Corporation. All rights reserved.
   5  *   All rights reserved.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of Intel Corporation nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <stdio.h>
  35 #include <stdint.h>
  36 #include <stdarg.h>
  37 #include <errno.h>
  38 #include <sys/queue.h>
  39
  40 #include <rte_interrupts.h>
  41 #include <rte_log.h>
  42 #include <rte_debug.h>
  43 #include <rte_pci.h>
  44 #include <rte_ether.h>
  45 #include <rte_ethdev.h>
  46
  47 #include "ixgbe_logs.h"
  48 #include "base/ixgbe_api.h"
  49 #include "base/ixgbe_common.h"
  50 #include "ixgbe_ethdev.h"
  51
  52 /* To get PBALLOC (Packet Buffer Allocation) bits from FDIRCTRL value */
  53 #define FDIRCTRL_PBALLOC_MASK           0x03
  54
  55 /* For calculating memory required for FDIR filters */
  56 #define PBALLOC_SIZE_SHIFT              15
  57
  58 /* Number of bits used to mask bucket hash for different pballoc sizes */
  59 #define PERFECT_BUCKET_64KB_HASH_MASK   0x07FF  /* 11 bits */
  60 #define PERFECT_BUCKET_128KB_HASH_MASK  0x0FFF  /* 12 bits */
  61 #define PERFECT_BUCKET_256KB_HASH_MASK  0x1FFF  /* 13 bits */
  62 #define SIG_BUCKET_64KB_HASH_MASK       0x1FFF  /* 13 bits */
  63 #define SIG_BUCKET_128KB_HASH_MASK      0x3FFF  /* 14 bits */
  64 #define SIG_BUCKET_256KB_HASH_MASK      0x7FFF  /* 15 bits */
  65 #define IXGBE_DEFAULT_FLEXBYTES_OFFSET  12 /* default flexbytes offset in bytes */
  66 #define IXGBE_FDIR_MAX_FLEX_LEN         2 /* len in bytes of flexbytes */
  67 #define IXGBE_MAX_FLX_SOURCE_OFF        62
  68 #define IXGBE_FDIRCTRL_FLEX_MASK        (0x1F << IXGBE_FDIRCTRL_FLEX_SHIFT)
  69 #define IXGBE_FDIRCMD_CMD_INTERVAL_US   10
  70
  71 #define IXGBE_FDIR_FLOW_TYPES ( \
  72         (1 << RTE_ETH_FLOW_NONFRAG_IPV4_UDP) | \
  73         (1 << RTE_ETH_FLOW_NONFRAG_IPV4_TCP) | \
  74         (1 << RTE_ETH_FLOW_NONFRAG_IPV4_SCTP) | \
  75         (1 << RTE_ETH_FLOW_NONFRAG_IPV4_OTHER) | \
  76         (1 << RTE_ETH_FLOW_NONFRAG_IPV6_UDP) | \
  77         (1 << RTE_ETH_FLOW_NONFRAG_IPV6_TCP) | \
  78         (1 << RTE_ETH_FLOW_NONFRAG_IPV6_SCTP) | \
  79         (1 << RTE_ETH_FLOW_NONFRAG_IPV6_OTHER))
  80
  81 #define IPV6_ADDR_TO_MASK(ipaddr, ipv6m) do { \
  82         uint8_t ipv6_addr[16]; \
  83         uint8_t i; \
  84         rte_memcpy(ipv6_addr, (ipaddr), sizeof(ipv6_addr));\
  85         (ipv6m) = 0; \
  86         for (i = 0; i < sizeof(ipv6_addr); i++) { \
  87                 if (ipv6_addr[i] == UINT8_MAX) \
  88                         (ipv6m) |= 1 << i; \
  89                 else if (ipv6_addr[i] != 0) { \
  90                         PMD_DRV_LOG(ERR, " invalid IPv6 address mask."); \
  91                         return -EINVAL; \
  92                 } \
  93         } \
  94 } while (0)
  95
  96 #define IPV6_MASK_TO_ADDR(ipv6m, ipaddr) do { \
  97         uint8_t ipv6_addr[16]; \
  98         uint8_t i; \
  99         for (i = 0; i < sizeof(ipv6_addr); i++) { \
 100                 if ((ipv6m) & (1 << i)) \
 101                         ipv6_addr[i] = UINT8_MAX; \
 102                 else \
 103                         ipv6_addr[i] = 0; \
 104         } \
 105         rte_memcpy((ipaddr), ipv6_addr, sizeof(ipv6_addr));\
 106 } while (0)
 107
 108 #define DEFAULT_VXLAN_PORT 4789
 109 #define IXGBE_FDIRIP6M_INNER_MAC_SHIFT 4
 110
 111 static int fdir_erase_filter_82599(struct ixgbe_hw *hw, uint32_t fdirhash);
 112 static int fdir_set_input_mask(struct rte_eth_dev *dev,
 113                                const struct rte_eth_fdir_masks *input_mask);
 114 static int fdir_set_input_mask_82599(struct rte_eth_dev *dev,
 115                 const struct rte_eth_fdir_masks *input_mask);
 116 static int fdir_set_input_mask_x550(struct rte_eth_dev *dev,
 117                                     const struct rte_eth_fdir_masks *input_mask);
 118 static int ixgbe_set_fdir_flex_conf(struct rte_eth_dev *dev,
 119                 const struct rte_eth_fdir_flex_conf *conf, uint32_t *fdirctrl);
 120 static int fdir_enable_82599(struct ixgbe_hw *hw, uint32_t fdirctrl);
 121 static int ixgbe_fdir_filter_to_atr_input(
 122                 const struct rte_eth_fdir_filter *fdir_filter,
 123                 union ixgbe_atr_input *input,
 124                 enum rte_fdir_mode mode);
 125 static uint32_t ixgbe_atr_compute_hash_82599(union ixgbe_atr_input *atr_input,
 126                                  uint32_t key);
 127 static uint32_t atr_compute_sig_hash_82599(union ixgbe_atr_input *input,
 128                 enum rte_fdir_pballoc_type pballoc);
 129 static uint32_t atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
 130                 enum rte_fdir_pballoc_type pballoc);
 131 static int fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
 132                         union ixgbe_atr_input *input, uint8_t queue,
 133                         uint32_t fdircmd, uint32_t fdirhash,
 134                         enum rte_fdir_mode mode);
 135 static int fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
 136                 union ixgbe_atr_input *input, u8 queue, uint32_t fdircmd,
 137                 uint32_t fdirhash);
 138 static int ixgbe_add_del_fdir_filter(struct rte_eth_dev *dev,
 139                               const struct rte_eth_fdir_filter *fdir_filter,
 140                               bool del,
 141                               bool update);
 142 static int ixgbe_fdir_flush(struct rte_eth_dev *dev);
 143 static void ixgbe_fdir_info_get(struct rte_eth_dev *dev,
 144                         struct rte_eth_fdir_info *fdir_info);
 145 static void ixgbe_fdir_stats_get(struct rte_eth_dev *dev,
 146                         struct rte_eth_fdir_stats *fdir_stats);
 147
 148 /**
 149  * This function is based on ixgbe_fdir_enable_82599() in base/ixgbe_82599.c.
 150  * It adds extra configuration of fdirctrl that is common for all filter types.
 151  *
 152  *  Initialize Flow Director control registers
 153  *  @hw: pointer to hardware structure
 154  *  @fdirctrl: value to write to flow director control register
 155  **/
 156 static int
 157 fdir_enable_82599(struct ixgbe_hw *hw, uint32_t fdirctrl)
 158 {
 159         int i;
 160
 161         PMD_INIT_FUNC_TRACE();
 162
 163         /* Prime the keys for hashing */
 164         IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
 165         IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
 166
 167         /*
 168          * Continue setup of fdirctrl register bits:
 169          *  Set the maximum length per hash bucket to 0xA filters
 170          *  Send interrupt when 64 filters are left
 171          */
 172         fdirctrl |= (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
 173                     (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
 174
 175         /*
 176          * Poll init-done after we write the register.  Estimated times:
 177          *      10G: PBALLOC = 11b, timing is 60us
 178          *       1G: PBALLOC = 11b, timing is 600us
 179          *     100M: PBALLOC = 11b, timing is 6ms
 180          *
 181          *     Multiple these timings by 4 if under full Rx load
 182          *
 183          * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
 184          * 1 msec per poll time.  If we're at line rate and drop to 100M, then
 185          * this might not finish in our poll time, but we can live with that
 186          * for now.
 187          */
 188         IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
 189         IXGBE_WRITE_FLUSH(hw);
 190         for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
 191                 if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
 192                                    IXGBE_FDIRCTRL_INIT_DONE)
 193                         break;
 194                 msec_delay(1);
 195         }
 196
 197         if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
 198                 PMD_INIT_LOG(ERR, "Flow Director poll time exceeded "
 199                         "during enabling!");
 200                 return -ETIMEDOUT;
 201         }
 202         return 0;
 203 }
 204
 205 /*
 206  * Set appropriate bits in fdirctrl for: variable reporting levels, moving
 207  * flexbytes matching field, and drop queue (only for perfect matching mode).
 208  */
 209 static inline int
 210 configure_fdir_flags(const struct rte_fdir_conf *conf, uint32_t *fdirctrl)
 211 {
 212         *fdirctrl = 0;
 213
 214         switch (conf->pballoc) {
 215         case RTE_FDIR_PBALLOC_64K:
 216                 /* 8k - 1 signature filters */
 217                 *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_64K;
 218                 break;
 219         case RTE_FDIR_PBALLOC_128K:
 220                 /* 16k - 1 signature filters */
 221                 *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_128K;
 222                 break;
 223         case RTE_FDIR_PBALLOC_256K:
 224                 /* 32k - 1 signature filters */
 225                 *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_256K;
 226                 break;
 227         default:
 228                 /* bad value */
 229                 PMD_INIT_LOG(ERR, "Invalid fdir_conf->pballoc value");
 230                 return -EINVAL;
 231         };
 232
 233         /* status flags: write hash & swindex in the rx descriptor */
 234         switch (conf->status) {
 235         case RTE_FDIR_NO_REPORT_STATUS:
 236                 /* do nothing, default mode */
 237                 break;
 238         case RTE_FDIR_REPORT_STATUS:
 239                 /* report status when the packet matches a fdir rule */
 240                 *fdirctrl |= IXGBE_FDIRCTRL_REPORT_STATUS;
 241                 break;
 242         case RTE_FDIR_REPORT_STATUS_ALWAYS:
 243                 /* always report status */
 244                 *fdirctrl |= IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS;
 245                 break;
 246         default:
 247                 /* bad value */
 248                 PMD_INIT_LOG(ERR, "Invalid fdir_conf->status value");
 249                 return -EINVAL;
 250         };
 251
 252         *fdirctrl |= (IXGBE_DEFAULT_FLEXBYTES_OFFSET / sizeof(uint16_t)) <<
 253                      IXGBE_FDIRCTRL_FLEX_SHIFT;
 254
 255         if (conf->mode >= RTE_FDIR_MODE_PERFECT &&
 256             conf->mode <= RTE_FDIR_MODE_PERFECT_TUNNEL) {
 257                 *fdirctrl |= IXGBE_FDIRCTRL_PERFECT_MATCH;
 258                 *fdirctrl |= (conf->drop_queue << IXGBE_FDIRCTRL_DROP_Q_SHIFT);
 259                 if (conf->mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN)
 260                         *fdirctrl |= (IXGBE_FDIRCTRL_FILTERMODE_MACVLAN
 261                                         << IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
 262                 else if (conf->mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
 263                         *fdirctrl |= (IXGBE_FDIRCTRL_FILTERMODE_CLOUD
 264                                         << IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
 265         }
 266
 267         return 0;
 268 }
 269
 270 /**
 271  * Reverse the bits in FDIR registers that store 2 x 16 bit masks.
 272  *
 273  *  @hi_dword: Bits 31:16 mask to be bit swapped.
 274  *  @lo_dword: Bits 15:0  mask to be bit swapped.
 275  *
 276  *  Flow director uses several registers to store 2 x 16 bit masks with the
 277  *  bits reversed such as FDIRTCPM, FDIRUDPM. The LS bit of the
 278  *  mask affects the MS bit/byte of the target. This function reverses the
 279  *  bits in these masks.
 280  *  **/
 281 static inline uint32_t
 282 reverse_fdir_bitmasks(uint16_t hi_dword, uint16_t lo_dword)
 283 {
 284         uint32_t mask = hi_dword << 16;
 285         mask |= lo_dword;
 286         mask = ((mask & 0x55555555) << 1) | ((mask & 0xAAAAAAAA) >> 1);
 287         mask = ((mask & 0x33333333) << 2) | ((mask & 0xCCCCCCCC) >> 2);
 288         mask = ((mask & 0x0F0F0F0F) << 4) | ((mask & 0xF0F0F0F0) >> 4);
 289         return ((mask & 0x00FF00FF) << 8) | ((mask & 0xFF00FF00) >> 8);
 290 }
 291
 292 /*
 293  * This references ixgbe_fdir_set_input_mask_82599() in base/ixgbe_82599.c,
 294  * but makes use of the rte_fdir_masks structure to see which bits to set.
 295  */
 296 static int
 297 fdir_set_input_mask_82599(struct rte_eth_dev *dev,
 298                 const struct rte_eth_fdir_masks *input_mask)
 299 {
 300         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 301         struct ixgbe_hw_fdir_info *info =
 302                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
 303         /*
 304          * mask VM pool and DIPv6 since there are currently not supported
 305          * mask FLEX byte, it will be set in flex_conf
 306          */
 307         uint32_t fdirm = IXGBE_FDIRM_POOL | IXGBE_FDIRM_DIPv6 | IXGBE_FDIRM_FLEX;
 308         uint32_t fdirtcpm;  /* TCP source and destination port masks. */
 309         uint32_t fdiripv6m; /* IPv6 source and destination masks. */
 310         uint16_t dst_ipv6m = 0;
 311         uint16_t src_ipv6m = 0;
 312         volatile uint32_t *reg;
 313
 314         PMD_INIT_FUNC_TRACE();
 315
 316         /*
 317          * Program the relevant mask registers.  If src/dst_port or src/dst_addr
 318          * are zero, then assume a full mask for that field. Also assume that
 319          * a VLAN of 0 is unspecified, so mask that out as well.  L4type
 320          * cannot be masked out in this implementation.
 321          */
 322         if (input_mask->dst_port_mask == 0 && input_mask->src_port_mask == 0)
 323                 /* use the L4 protocol mask for raw IPv4/IPv6 traffic */
 324                 fdirm |= IXGBE_FDIRM_L4P;
 325
 326         if (input_mask->vlan_tci_mask == rte_cpu_to_be_16(0x0FFF))
 327                 /* mask VLAN Priority */
 328                 fdirm |= IXGBE_FDIRM_VLANP;
 329         else if (input_mask->vlan_tci_mask == rte_cpu_to_be_16(0xE000))
 330                 /* mask VLAN ID */
 331                 fdirm |= IXGBE_FDIRM_VLANID;
 332         else if (input_mask->vlan_tci_mask == 0)
 333                 /* mask VLAN ID and Priority */
 334                 fdirm |= IXGBE_FDIRM_VLANID | IXGBE_FDIRM_VLANP;
 335         else if (input_mask->vlan_tci_mask != rte_cpu_to_be_16(0xEFFF)) {
 336                 PMD_INIT_LOG(ERR, "invalid vlan_tci_mask");
 337                 return -EINVAL;
 338         }
 339         info->mask.vlan_tci_mask = input_mask->vlan_tci_mask;
 340
 341         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
 342
 343         /* store the TCP/UDP port masks, bit reversed from port layout */
 344         fdirtcpm = reverse_fdir_bitmasks(
 345                         rte_be_to_cpu_16(input_mask->dst_port_mask),
 346                         rte_be_to_cpu_16(input_mask->src_port_mask));
 347
 348         /* write all the same so that UDP, TCP and SCTP use the same mask
 349          * (little-endian)
 350          */
 351         IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, ~fdirtcpm);
 352         IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, ~fdirtcpm);
 353         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, ~fdirtcpm);
 354         info->mask.src_port_mask = input_mask->src_port_mask;
 355         info->mask.dst_port_mask = input_mask->dst_port_mask;
 356
 357         /* Store source and destination IPv4 masks (big-endian),
 358          * can not use IXGBE_WRITE_REG.
 359          */
 360         reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRSIP4M);
 361         *reg = ~(input_mask->ipv4_mask.src_ip);
 362         reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRDIP4M);
 363         *reg = ~(input_mask->ipv4_mask.dst_ip);
 364         info->mask.src_ipv4_mask = input_mask->ipv4_mask.src_ip;
 365         info->mask.dst_ipv4_mask = input_mask->ipv4_mask.dst_ip;
 366
 367         if (dev->data->dev_conf.fdir_conf.mode == RTE_FDIR_MODE_SIGNATURE) {
 368                 /*
 369                  * Store source and destination IPv6 masks (bit reversed)
 370                  */
 371                 IPV6_ADDR_TO_MASK(input_mask->ipv6_mask.src_ip, src_ipv6m);
 372                 IPV6_ADDR_TO_MASK(input_mask->ipv6_mask.dst_ip, dst_ipv6m);
 373                 fdiripv6m = (dst_ipv6m << 16) | src_ipv6m;
 374
 375                 IXGBE_WRITE_REG(hw, IXGBE_FDIRIP6M, ~fdiripv6m);
 376                 info->mask.src_ipv6_mask = src_ipv6m;
 377                 info->mask.dst_ipv6_mask = dst_ipv6m;
 378         }
 379
 380         return IXGBE_SUCCESS;
 381 }
 382
 383 /*
 384  * This references ixgbe_fdir_set_input_mask_82599() in base/ixgbe_82599.c,
 385  * but makes use of the rte_fdir_masks structure to see which bits to set.
 386  */
 387 static int
 388 fdir_set_input_mask_x550(struct rte_eth_dev *dev,
 389                          const struct rte_eth_fdir_masks *input_mask)
 390 {
 391         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 392         struct ixgbe_hw_fdir_info *info =
 393                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
 394         /* mask VM pool and DIPv6 since there are currently not supported
 395          * mask FLEX byte, it will be set in flex_conf
 396          */
 397         uint32_t fdirm = IXGBE_FDIRM_POOL | IXGBE_FDIRM_DIPv6 |
 398                          IXGBE_FDIRM_FLEX;
 399         uint32_t fdiripv6m;
 400         enum rte_fdir_mode mode = dev->data->dev_conf.fdir_conf.mode;
 401         uint16_t mac_mask;
 402
 403         PMD_INIT_FUNC_TRACE();
 404
 405         /* set the default UDP port for VxLAN */
 406         if (mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
 407                 IXGBE_WRITE_REG(hw, IXGBE_VXLANCTRL, DEFAULT_VXLAN_PORT);
 408
 409         /* some bits must be set for mac vlan or tunnel mode */
 410         fdirm |= IXGBE_FDIRM_L4P | IXGBE_FDIRM_L3P;
 411
 412         if (input_mask->vlan_tci_mask == rte_cpu_to_be_16(0x0FFF))
 413                 /* mask VLAN Priority */
 414                 fdirm |= IXGBE_FDIRM_VLANP;
 415         else if (input_mask->vlan_tci_mask == rte_cpu_to_be_16(0xE000))
 416                 /* mask VLAN ID */
 417                 fdirm |= IXGBE_FDIRM_VLANID;
 418         else if (input_mask->vlan_tci_mask == 0)
 419                 /* mask VLAN ID and Priority */
 420                 fdirm |= IXGBE_FDIRM_VLANID | IXGBE_FDIRM_VLANP;
 421         else if (input_mask->vlan_tci_mask != rte_cpu_to_be_16(0xEFFF)) {
 422                 PMD_INIT_LOG(ERR, "invalid vlan_tci_mask");
 423                 return -EINVAL;
 424         }
 425         info->mask.vlan_tci_mask = input_mask->vlan_tci_mask;
 426
 427         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
 428
 429         fdiripv6m = ((u32)0xFFFFU << IXGBE_FDIRIP6M_DIPM_SHIFT);
 430         fdiripv6m |= IXGBE_FDIRIP6M_ALWAYS_MASK;
 431         if (mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN)
 432                 fdiripv6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE |
 433                                 IXGBE_FDIRIP6M_TNI_VNI;
 434
 435         mac_mask = input_mask->mac_addr_byte_mask;
 436         fdiripv6m |= (mac_mask << IXGBE_FDIRIP6M_INNER_MAC_SHIFT)
 437                         & IXGBE_FDIRIP6M_INNER_MAC;
 438         info->mask.mac_addr_byte_mask = input_mask->mac_addr_byte_mask;
 439
 440         if (mode == RTE_FDIR_MODE_PERFECT_TUNNEL) {
 441                 switch (input_mask->tunnel_type_mask) {
 442                 case 0:
 443                         /* Mask turnnel type */
 444                         fdiripv6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE;
 445                         break;
 446                 case 1:
 447                         break;
 448                 default:
 449                         PMD_INIT_LOG(ERR, "invalid tunnel_type_mask");
 450                         return -EINVAL;
 451                 }
 452                 info->mask.tunnel_type_mask =
 453                         input_mask->tunnel_type_mask;
 454
 455                 switch (rte_be_to_cpu_32(input_mask->tunnel_id_mask)) {
 456                 case 0x0:
 457                         /* Mask vxlan id */
 458                         fdiripv6m |= IXGBE_FDIRIP6M_TNI_VNI;
 459                         break;
 460                 case 0x00FFFFFF:
 461                         fdiripv6m |= IXGBE_FDIRIP6M_TNI_VNI_24;
 462                         break;
 463                 case 0xFFFFFFFF:
 464                         break;
 465                 default:
 466                         PMD_INIT_LOG(ERR, "invalid tunnel_id_mask");
 467                         return -EINVAL;
 468                 }
 469                 info->mask.tunnel_id_mask =
 470                         input_mask->tunnel_id_mask;
 471         }
 472
 473         IXGBE_WRITE_REG(hw, IXGBE_FDIRIP6M, fdiripv6m);
 474         IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, 0xFFFFFFFF);
 475         IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, 0xFFFFFFFF);
 476         IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, 0xFFFFFFFF);
 477         IXGBE_WRITE_REG(hw, IXGBE_FDIRDIP4M, 0xFFFFFFFF);
 478         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIP4M, 0xFFFFFFFF);
 479
 480         return IXGBE_SUCCESS;
 481 }
 482
 483 static int
 484 fdir_set_input_mask(struct rte_eth_dev *dev,
 485                     const struct rte_eth_fdir_masks *input_mask)
 486 {
 487         enum rte_fdir_mode mode = dev->data->dev_conf.fdir_conf.mode;
 488
 489         if (mode >= RTE_FDIR_MODE_SIGNATURE &&
 490             mode <= RTE_FDIR_MODE_PERFECT)
 491                 return fdir_set_input_mask_82599(dev, input_mask);
 492         else if (mode >= RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
 493                  mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
 494                 return fdir_set_input_mask_x550(dev, input_mask);
 495
 496         PMD_DRV_LOG(ERR, "Not supported fdir mode - %d!", mode);
 497         return -ENOTSUP;
 498 }
 499
 500 /*
 501  * ixgbe_check_fdir_flex_conf -check if the flex payload and mask configuration
 502  * arguments are valid
 503  */
 504 static int
 505 ixgbe_set_fdir_flex_conf(struct rte_eth_dev *dev,
 506                 const struct rte_eth_fdir_flex_conf *conf, uint32_t *fdirctrl)
 507 {
 508         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 509         struct ixgbe_hw_fdir_info *info =
 510                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
 511         const struct rte_eth_flex_payload_cfg *flex_cfg;
 512         const struct rte_eth_fdir_flex_mask *flex_mask;
 513         uint32_t fdirm;
 514         uint16_t flexbytes = 0;
 515         uint16_t i;
 516
 517         fdirm = IXGBE_READ_REG(hw, IXGBE_FDIRM);
 518
 519         if (conf == NULL) {
 520                 PMD_DRV_LOG(ERR, "NULL pointer.");
 521                 return -EINVAL;
 522         }
 523
 524         for (i = 0; i < conf->nb_payloads; i++) {
 525                 flex_cfg = &conf->flex_set[i];
 526                 if (flex_cfg->type != RTE_ETH_RAW_PAYLOAD) {
 527                         PMD_DRV_LOG(ERR, "unsupported payload type.");
 528                         return -EINVAL;
 529                 }
 530                 if (((flex_cfg->src_offset[0] & 0x1) == 0) &&
 531                     (flex_cfg->src_offset[1] == flex_cfg->src_offset[0] + 1) &&
 532                     (flex_cfg->src_offset[0] <= IXGBE_MAX_FLX_SOURCE_OFF)) {
 533                         *fdirctrl &= ~IXGBE_FDIRCTRL_FLEX_MASK;
 534                         *fdirctrl |=
 535                                 (flex_cfg->src_offset[0] / sizeof(uint16_t)) <<
 536                                         IXGBE_FDIRCTRL_FLEX_SHIFT;
 537                 } else {
 538                         PMD_DRV_LOG(ERR, "invalid flexbytes arguments.");
 539                         return -EINVAL;
 540                 }
 541         }
 542
 543         for (i = 0; i < conf->nb_flexmasks; i++) {
 544                 flex_mask = &conf->flex_mask[i];
 545                 if (flex_mask->flow_type != RTE_ETH_FLOW_UNKNOWN) {
 546                         PMD_DRV_LOG(ERR, "flexmask should be set globally.");
 547                         return -EINVAL;
 548                 }
 549                 flexbytes = (uint16_t)(((flex_mask->mask[0] << 8) & 0xFF00) |
 550                                         ((flex_mask->mask[1]) & 0xFF));
 551                 if (flexbytes == UINT16_MAX)
 552                         fdirm &= ~IXGBE_FDIRM_FLEX;
 553                 else if (flexbytes != 0) {
 554                         /* IXGBE_FDIRM_FLEX is set by default when set mask */
 555                         PMD_DRV_LOG(ERR, " invalid flexbytes mask arguments.");
 556                         return -EINVAL;
 557                 }
 558         }
 559         IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
 560         info->mask.flex_bytes_mask = flexbytes ? UINT16_MAX : 0;
 561         info->flex_bytes_offset = (uint8_t)((*fdirctrl &
 562                                             IXGBE_FDIRCTRL_FLEX_MASK) >>
 563                                             IXGBE_FDIRCTRL_FLEX_SHIFT);
 564         return 0;
 565 }
 566
 567 int
 568 ixgbe_fdir_configure(struct rte_eth_dev *dev)
 569 {
 570         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 571         int err;
 572         uint32_t fdirctrl, pbsize;
 573         int i;
 574         enum rte_fdir_mode mode = dev->data->dev_conf.fdir_conf.mode;
 575
 576         PMD_INIT_FUNC_TRACE();
 577
 578         if (hw->mac.type != ixgbe_mac_82599EB &&
 579                 hw->mac.type != ixgbe_mac_X540 &&
 580                 hw->mac.type != ixgbe_mac_X550 &&
 581                 hw->mac.type != ixgbe_mac_X550EM_x)
 582                 return -ENOSYS;
 583
 584         /* x550 supports mac-vlan and tunnel mode but other NICs not */
 585         if (hw->mac.type != ixgbe_mac_X550 &&
 586             hw->mac.type != ixgbe_mac_X550EM_x &&
 587             mode != RTE_FDIR_MODE_SIGNATURE &&
 588             mode != RTE_FDIR_MODE_PERFECT)
 589                 return -ENOSYS;
 590
 591         err = configure_fdir_flags(&dev->data->dev_conf.fdir_conf, &fdirctrl);
 592         if (err)
 593                 return err;
 594
 595         /*
 596          * Before enabling Flow Director, the Rx Packet Buffer size
 597          * must be reduced.  The new value is the current size minus
 598          * flow director memory usage size.
 599          */
 600         pbsize = (1 << (PBALLOC_SIZE_SHIFT + (fdirctrl & FDIRCTRL_PBALLOC_MASK)));
 601         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(0),
 602             (IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(0)) - pbsize));
 603
 604         /*
 605          * The defaults in the HW for RX PB 1-7 are not zero and so should be
 606          * intialized to zero for non DCB mode otherwise actual total RX PB
 607          * would be bigger than programmed and filter space would run into
 608          * the PB 0 region.
 609          */
 610         for (i = 1; i < 8; i++)
 611                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
 612
 613         err = fdir_set_input_mask(dev, &dev->data->dev_conf.fdir_conf.mask);
 614         if (err < 0) {
 615                 PMD_INIT_LOG(ERR, " Error on setting FD mask");
 616                 return err;
 617         }
 618         err = ixgbe_set_fdir_flex_conf(dev,
 619                 &dev->data->dev_conf.fdir_conf.flex_conf, &fdirctrl);
 620         if (err < 0) {
 621                 PMD_INIT_LOG(ERR, " Error on setting FD flexible arguments.");
 622                 return err;
 623         }
 624
 625         err = fdir_enable_82599(hw, fdirctrl);
 626         if (err < 0) {
 627                 PMD_INIT_LOG(ERR, " Error on enabling FD.");
 628                 return err;
 629         }
 630         return 0;
 631 }
 632
 633 /*
 634  * Convert DPDK rte_eth_fdir_filter struct to ixgbe_atr_input union that is used
 635  * by the IXGBE driver code.
 636  */
 637 static int
 638 ixgbe_fdir_filter_to_atr_input(const struct rte_eth_fdir_filter *fdir_filter,
 639                 union ixgbe_atr_input *input, enum rte_fdir_mode mode)
 640 {
 641         input->formatted.vlan_id = fdir_filter->input.flow_ext.vlan_tci;
 642         input->formatted.flex_bytes = (uint16_t)(
 643                 (fdir_filter->input.flow_ext.flexbytes[1] << 8 & 0xFF00) |
 644                 (fdir_filter->input.flow_ext.flexbytes[0] & 0xFF));
 645
 646         switch (fdir_filter->input.flow_type) {
 647         case RTE_ETH_FLOW_NONFRAG_IPV4_UDP:
 648                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_UDPV4;
 649                 break;
 650         case RTE_ETH_FLOW_NONFRAG_IPV4_TCP:
 651                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_TCPV4;
 652                 break;
 653         case RTE_ETH_FLOW_NONFRAG_IPV4_SCTP:
 654                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_SCTPV4;
 655                 break;
 656         case RTE_ETH_FLOW_NONFRAG_IPV4_OTHER:
 657                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_IPV4;
 658                 break;
 659         case RTE_ETH_FLOW_NONFRAG_IPV6_UDP:
 660                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_UDPV6;
 661                 break;
 662         case RTE_ETH_FLOW_NONFRAG_IPV6_TCP:
 663                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_TCPV6;
 664                 break;
 665         case RTE_ETH_FLOW_NONFRAG_IPV6_SCTP:
 666                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_SCTPV6;
 667                 break;
 668         case RTE_ETH_FLOW_NONFRAG_IPV6_OTHER:
 669                 input->formatted.flow_type = IXGBE_ATR_FLOW_TYPE_IPV6;
 670                 break;
 671         default:
 672                 break;
 673         }
 674
 675         switch (fdir_filter->input.flow_type) {
 676         case RTE_ETH_FLOW_NONFRAG_IPV4_UDP:
 677         case RTE_ETH_FLOW_NONFRAG_IPV4_TCP:
 678                 input->formatted.src_port =
 679                         fdir_filter->input.flow.udp4_flow.src_port;
 680                 input->formatted.dst_port =
 681                         fdir_filter->input.flow.udp4_flow.dst_port;
 682         /*for SCTP flow type, port and verify_tag are meaningless in ixgbe.*/
 683         case RTE_ETH_FLOW_NONFRAG_IPV4_SCTP:
 684         case RTE_ETH_FLOW_NONFRAG_IPV4_OTHER:
 685                 input->formatted.src_ip[0] =
 686                         fdir_filter->input.flow.ip4_flow.src_ip;
 687                 input->formatted.dst_ip[0] =
 688                         fdir_filter->input.flow.ip4_flow.dst_ip;
 689                 break;
 690
 691         case RTE_ETH_FLOW_NONFRAG_IPV6_UDP:
 692         case RTE_ETH_FLOW_NONFRAG_IPV6_TCP:
 693                 input->formatted.src_port =
 694                         fdir_filter->input.flow.udp6_flow.src_port;
 695                 input->formatted.dst_port =
 696                         fdir_filter->input.flow.udp6_flow.dst_port;
 697         /*for SCTP flow type, port and verify_tag are meaningless in ixgbe.*/
 698         case RTE_ETH_FLOW_NONFRAG_IPV6_SCTP:
 699         case RTE_ETH_FLOW_NONFRAG_IPV6_OTHER:
 700                 rte_memcpy(input->formatted.src_ip,
 701                            fdir_filter->input.flow.ipv6_flow.src_ip,
 702                            sizeof(input->formatted.src_ip));
 703                 rte_memcpy(input->formatted.dst_ip,
 704                            fdir_filter->input.flow.ipv6_flow.dst_ip,
 705                            sizeof(input->formatted.dst_ip));
 706                 break;
 707         default:
 708                 break;
 709         }
 710
 711         if (mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN) {
 712                 rte_memcpy(
 713                         input->formatted.inner_mac,
 714                         fdir_filter->input.flow.mac_vlan_flow.mac_addr.addr_bytes,
 715                         sizeof(input->formatted.inner_mac));
 716         } else if (mode == RTE_FDIR_MODE_PERFECT_TUNNEL) {
 717                 rte_memcpy(
 718                         input->formatted.inner_mac,
 719                         fdir_filter->input.flow.tunnel_flow.mac_addr.addr_bytes,
 720                         sizeof(input->formatted.inner_mac));
 721                 input->formatted.tunnel_type =
 722                         fdir_filter->input.flow.tunnel_flow.tunnel_type;
 723                 input->formatted.tni_vni =
 724                         fdir_filter->input.flow.tunnel_flow.tunnel_id;
 725         }
 726
 727         return 0;
 728 }
 729
 730 /*
 731  * The below function is taken from the FreeBSD IXGBE drivers release
 732  * 2.3.8. The only change is not to mask hash_result with IXGBE_ATR_HASH_MASK
 733  * before returning, as the signature hash can use 16bits.
 734  *
 735  * The newer driver has optimised functions for calculating bucket and
 736  * signature hashes. However they don't support IPv6 type packets for signature
 737  * filters so are not used here.
 738  *
 739  * Note that the bkt_hash field in the ixgbe_atr_input structure is also never
 740  * set.
 741  *
 742  * Compute the hashes for SW ATR
 743  *  @stream: input bitstream to compute the hash on
 744  *  @key: 32-bit hash key
 745  **/
 746 static uint32_t
 747 ixgbe_atr_compute_hash_82599(union ixgbe_atr_input *atr_input,
 748                                  uint32_t key)
 749 {
 750         /*
 751          * The algorithm is as follows:
 752          *    Hash[15:0] = Sum { S[n] x K[n+16] }, n = 0...350
 753          *    where Sum {A[n]}, n = 0...n is bitwise XOR of A[0], A[1]...A[n]
 754          *    and A[n] x B[n] is bitwise AND between same length strings
 755          *
 756          *    K[n] is 16 bits, defined as:
 757          *       for n modulo 32 >= 15, K[n] = K[n % 32 : (n % 32) - 15]
 758          *       for n modulo 32 < 15, K[n] =
 759          *             K[(n % 32:0) | (31:31 - (14 - (n % 32)))]
 760          *
 761          *    S[n] is 16 bits, defined as:
 762          *       for n >= 15, S[n] = S[n:n - 15]
 763          *       for n < 15, S[n] = S[(n:0) | (350:350 - (14 - n))]
 764          *
 765          *    To simplify for programming, the algorithm is implemented
 766          *    in software this way:
 767          *
 768          *    key[31:0], hi_hash_dword[31:0], lo_hash_dword[31:0], hash[15:0]
 769          *
 770          *    for (i = 0; i < 352; i+=32)
 771          *        hi_hash_dword[31:0] ^= Stream[(i+31):i];
 772          *
 773          *    lo_hash_dword[15:0]  ^= Stream[15:0];
 774          *    lo_hash_dword[15:0]  ^= hi_hash_dword[31:16];
 775          *    lo_hash_dword[31:16] ^= hi_hash_dword[15:0];
 776          *
 777          *    hi_hash_dword[31:0]  ^= Stream[351:320];
 778          *
 779          *    if(key[0])
 780          *        hash[15:0] ^= Stream[15:0];
 781          *
 782          *    for (i = 0; i < 16; i++) {
 783          *        if (key[i])
 784          *            hash[15:0] ^= lo_hash_dword[(i+15):i];
 785          *        if (key[i + 16])
 786          *            hash[15:0] ^= hi_hash_dword[(i+15):i];
 787          *    }
 788          *
 789          */
 790         __be32 common_hash_dword = 0;
 791         u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
 792         u32 hash_result = 0;
 793         u8 i;
 794
 795         /* record the flow_vm_vlan bits as they are a key part to the hash */
 796         flow_vm_vlan = IXGBE_NTOHL(atr_input->dword_stream[0]);
 797
 798         /* generate common hash dword */
 799         for (i = 1; i <= 13; i++)
 800                 common_hash_dword ^= atr_input->dword_stream[i];
 801
 802         hi_hash_dword = IXGBE_NTOHL(common_hash_dword);
 803
 804         /* low dword is word swapped version of common */
 805         lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
 806
 807         /* apply flow ID/VM pool/VLAN ID bits to hash words */
 808         hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
 809
 810         /* Process bits 0 and 16 */
 811         if (key & 0x0001) hash_result ^= lo_hash_dword;
 812         if (key & 0x00010000) hash_result ^= hi_hash_dword;
 813
 814         /*
 815          * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
 816          * delay this because bit 0 of the stream should not be processed
 817          * so we do not add the vlan until after bit 0 was processed
 818          */
 819         lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
 820
 821
 822         /* process the remaining 30 bits in the key 2 bits at a time */
 823         for (i = 15; i; i-- ) {
 824                 if (key & (0x0001 << i)) hash_result ^= lo_hash_dword >> i;
 825                 if (key & (0x00010000 << i)) hash_result ^= hi_hash_dword >> i;
 826         }
 827
 828         return hash_result;
 829 }
 830
 831 static uint32_t
 832 atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
 833                 enum rte_fdir_pballoc_type pballoc)
 834 {
 835         if (pballoc == RTE_FDIR_PBALLOC_256K)
 836                 return ixgbe_atr_compute_hash_82599(input,
 837                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 838                                 PERFECT_BUCKET_256KB_HASH_MASK;
 839         else if (pballoc == RTE_FDIR_PBALLOC_128K)
 840                 return ixgbe_atr_compute_hash_82599(input,
 841                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 842                                 PERFECT_BUCKET_128KB_HASH_MASK;
 843         else
 844                 return ixgbe_atr_compute_hash_82599(input,
 845                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 846                                 PERFECT_BUCKET_64KB_HASH_MASK;
 847 }
 848
 849 /**
 850  * ixgbe_fdir_check_cmd_complete - poll to check whether FDIRCMD is complete
 851  * @hw: pointer to hardware structure
 852  */
 853 static inline int
 854 ixgbe_fdir_check_cmd_complete(struct ixgbe_hw *hw, uint32_t *fdircmd)
 855 {
 856         int i;
 857
 858         for (i = 0; i < IXGBE_FDIRCMD_CMD_POLL; i++) {
 859                 *fdircmd = IXGBE_READ_REG(hw, IXGBE_FDIRCMD);
 860                 if (!(*fdircmd & IXGBE_FDIRCMD_CMD_MASK))
 861                         return 0;
 862                 rte_delay_us(IXGBE_FDIRCMD_CMD_INTERVAL_US);
 863         }
 864
 865         return -ETIMEDOUT;
 866 }
 867
 868 /*
 869  * Calculate the hash value needed for signature-match filters. In the FreeBSD
 870  * driver, this is done by the optimised function
 871  * ixgbe_atr_compute_sig_hash_82599(). However that can't be used here as it
 872  * doesn't support calculating a hash for an IPv6 filter.
 873  */
 874 static uint32_t
 875 atr_compute_sig_hash_82599(union ixgbe_atr_input *input,
 876                 enum rte_fdir_pballoc_type pballoc)
 877 {
 878         uint32_t bucket_hash, sig_hash;
 879
 880         if (pballoc == RTE_FDIR_PBALLOC_256K)
 881                 bucket_hash = ixgbe_atr_compute_hash_82599(input,
 882                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 883                                 SIG_BUCKET_256KB_HASH_MASK;
 884         else if (pballoc == RTE_FDIR_PBALLOC_128K)
 885                 bucket_hash = ixgbe_atr_compute_hash_82599(input,
 886                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 887                                 SIG_BUCKET_128KB_HASH_MASK;
 888         else
 889                 bucket_hash = ixgbe_atr_compute_hash_82599(input,
 890                                 IXGBE_ATR_BUCKET_HASH_KEY) &
 891                                 SIG_BUCKET_64KB_HASH_MASK;
 892
 893         sig_hash = ixgbe_atr_compute_hash_82599(input,
 894                         IXGBE_ATR_SIGNATURE_HASH_KEY);
 895
 896         return (sig_hash << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT) | bucket_hash;
 897 }
 898
 899 /*
 900  * This is based on ixgbe_fdir_write_perfect_filter_82599() in
 901  * base/ixgbe_82599.c, with the ability to set extra flags in FDIRCMD register
 902  * added, and IPv6 support also added. The hash value is also pre-calculated
 903  * as the pballoc value is needed to do it.
 904  */
 905 static int
 906 fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
 907                         union ixgbe_atr_input *input, uint8_t queue,
 908                         uint32_t fdircmd, uint32_t fdirhash,
 909                         enum rte_fdir_mode mode)
 910 {
 911         uint32_t fdirport, fdirvlan;
 912         u32 addr_low, addr_high;
 913         u32 tunnel_type = 0;
 914         int err = 0;
 915         volatile uint32_t *reg;
 916
 917         if (mode == RTE_FDIR_MODE_PERFECT) {
 918                 /* record the IPv4 address (big-endian)
 919                  * can not use IXGBE_WRITE_REG.
 920                  */
 921                 reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRIPSA);
 922                 *reg = input->formatted.src_ip[0];
 923                 reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRIPDA);
 924                 *reg = input->formatted.dst_ip[0];
 925
 926                 /* record source and destination port (little-endian)*/
 927                 fdirport = IXGBE_NTOHS(input->formatted.dst_port);
 928                 fdirport <<= IXGBE_FDIRPORT_DESTINATION_SHIFT;
 929                 fdirport |= IXGBE_NTOHS(input->formatted.src_port);
 930                 IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, fdirport);
 931         } else if (mode >= RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
 932                    mode <= RTE_FDIR_MODE_PERFECT_TUNNEL) {
 933                 /* for mac vlan and tunnel modes */
 934                 addr_low = ((u32)input->formatted.inner_mac[0] |
 935                             ((u32)input->formatted.inner_mac[1] << 8) |
 936                             ((u32)input->formatted.inner_mac[2] << 16) |
 937                             ((u32)input->formatted.inner_mac[3] << 24));
 938                 addr_high = ((u32)input->formatted.inner_mac[4] |
 939                              ((u32)input->formatted.inner_mac[5] << 8));
 940
 941                 if (mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN) {
 942                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(0), addr_low);
 943                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(1), addr_high);
 944                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(2), 0);
 945                 } else {
 946                         /* tunnel mode */
 947                         if (input->formatted.tunnel_type !=
 948                                 RTE_FDIR_TUNNEL_TYPE_NVGRE)
 949                                 tunnel_type = 0x80000000;
 950                         tunnel_type |= addr_high;
 951                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(0), addr_low);
 952                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(1), tunnel_type);
 953                         IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(2),
 954                                         input->formatted.tni_vni);
 955                 }
 956         }
 957
 958         /* record vlan (little-endian) and flex_bytes(big-endian) */
 959         fdirvlan = input->formatted.flex_bytes;
 960         fdirvlan <<= IXGBE_FDIRVLAN_FLEX_SHIFT;
 961         fdirvlan |= IXGBE_NTOHS(input->formatted.vlan_id);
 962         IXGBE_WRITE_REG(hw, IXGBE_FDIRVLAN, fdirvlan);
 963
 964         /* configure FDIRHASH register */
 965         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
 966
 967         /*
 968          * flush all previous writes to make certain registers are
 969          * programmed prior to issuing the command
 970          */
 971         IXGBE_WRITE_FLUSH(hw);
 972
 973         /* configure FDIRCMD register */
 974         fdircmd |= IXGBE_FDIRCMD_CMD_ADD_FLOW |
 975                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
 976         fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
 977         fdircmd |= (uint32_t)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
 978         fdircmd |= (uint32_t)input->formatted.vm_pool << IXGBE_FDIRCMD_VT_POOL_SHIFT;
 979
 980         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
 981
 982         PMD_DRV_LOG(DEBUG, "Rx Queue=%x hash=%x", queue, fdirhash);
 983
 984         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
 985         if (err < 0)
 986                 PMD_DRV_LOG(ERR, "Timeout writing flow director filter.");
 987
 988         return err;
 989 }
 990
 991 /**
 992  * This function is based on ixgbe_atr_add_signature_filter_82599() in
 993  * base/ixgbe_82599.c, but uses a pre-calculated hash value. It also supports
 994  * setting extra fields in the FDIRCMD register, and removes the code that was
 995  * verifying the flow_type field. According to the documentation, a flow type of
 996  * 00 (i.e. not TCP, UDP, or SCTP) is not supported, however it appears to
 997  * work ok...
 998  *
 999  *  Adds a signature hash filter
1000  *  @hw: pointer to hardware structure
1001  *  @input: unique input dword
1002  *  @queue: queue index to direct traffic to
1003  *  @fdircmd: any extra flags to set in fdircmd register
1004  *  @fdirhash: pre-calculated hash value for the filter
1005  **/
1006 static int
1007 fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
1008                 union ixgbe_atr_input *input, u8 queue, uint32_t fdircmd,
1009                 uint32_t fdirhash)
1010 {
1011         int err = 0;
1012
1013         PMD_INIT_FUNC_TRACE();
1014
1015         /* configure FDIRCMD register */
1016         fdircmd |= IXGBE_FDIRCMD_CMD_ADD_FLOW |
1017                   IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
1018         fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
1019         fdircmd |= (uint32_t)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1020
1021         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1022         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
1023
1024         PMD_DRV_LOG(DEBUG, "Rx Queue=%x hash=%x", queue, fdirhash);
1025
1026         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1027         if (err < 0)
1028                 PMD_DRV_LOG(ERR, "Timeout writing flow director filter.");
1029
1030         return err;
1031 }
1032
1033 /*
1034  * This is based on ixgbe_fdir_erase_perfect_filter_82599() in
1035  * base/ixgbe_82599.c. It is modified to take in the hash as a parameter so
1036  * that it can be used for removing signature and perfect filters.
1037  */
1038 static int
1039 fdir_erase_filter_82599(struct ixgbe_hw *hw, uint32_t fdirhash)
1040 {
1041         uint32_t fdircmd = 0;
1042         int err = 0;
1043
1044         IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1045
1046         /* flush hash to HW */
1047         IXGBE_WRITE_FLUSH(hw);
1048
1049         /* Query if filter is present */
1050         IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, IXGBE_FDIRCMD_CMD_QUERY_REM_FILT);
1051
1052         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1053         if (err < 0) {
1054                 PMD_INIT_LOG(ERR, "Timeout querying for flow director filter.");
1055                 return err;
1056         }
1057
1058         /* if filter exists in hardware then remove it */
1059         if (fdircmd & IXGBE_FDIRCMD_FILTER_VALID) {
1060                 IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1061                 IXGBE_WRITE_FLUSH(hw);
1062                 IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1063                                 IXGBE_FDIRCMD_CMD_REMOVE_FLOW);
1064         }
1065         err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1066         if (err < 0)
1067                 PMD_INIT_LOG(ERR, "Timeout erasing flow director filter.");
1068         return err;
1069
1070 }
1071
1072 /*
1073  * ixgbe_add_del_fdir_filter - add or remove a flow diretor filter.
1074  * @dev: pointer to the structure rte_eth_dev
1075  * @fdir_filter: fdir filter entry
1076  * @del: 1 - delete, 0 - add
1077  * @update: 1 - update
1078  */
1079 static int
1080 ixgbe_add_del_fdir_filter(struct rte_eth_dev *dev,
1081                               const struct rte_eth_fdir_filter *fdir_filter,
1082                               bool del,
1083                               bool update)
1084 {
1085         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1086         uint32_t fdircmd_flags;
1087         uint32_t fdirhash;
1088         union ixgbe_atr_input input;
1089         uint8_t queue;
1090         bool is_perfect = FALSE;
1091         int err;
1092         struct ixgbe_hw_fdir_info *info =
1093                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1094         enum rte_fdir_mode fdir_mode = dev->data->dev_conf.fdir_conf.mode;
1095
1096         if (fdir_mode == RTE_FDIR_MODE_NONE)
1097                 return -ENOTSUP;
1098
1099         /*
1100          * Sanity check for x550.
1101          * When adding a new filter with flow type set to IPv4-other,
1102          * the flow director mask should be configed before,
1103          * and the L4 protocol and ports are masked.
1104          */
1105         if ((!del) &&
1106             (hw->mac.type == ixgbe_mac_X550 ||
1107              hw->mac.type == ixgbe_mac_X550EM_x) &&
1108             (fdir_filter->input.flow_type ==
1109                RTE_ETH_FLOW_NONFRAG_IPV4_OTHER) &&
1110             (info->mask.src_port_mask != 0 ||
1111              info->mask.dst_port_mask != 0)) {
1112                 PMD_DRV_LOG(ERR, "By this device,"
1113                                  " IPv4-other is not supported without"
1114                                  " L4 protocol and ports masked!");
1115                 return -ENOTSUP;
1116         }
1117
1118         if (fdir_mode >= RTE_FDIR_MODE_PERFECT &&
1119             fdir_mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1120                 is_perfect = TRUE;
1121
1122         memset(&input, 0, sizeof(input));
1123
1124         err = ixgbe_fdir_filter_to_atr_input(fdir_filter, &input,
1125                                              fdir_mode);
1126         if (err)
1127                 return err;
1128
1129         if (is_perfect) {
1130                 if (input.formatted.flow_type & IXGBE_ATR_L4TYPE_IPV6_MASK) {
1131                         PMD_DRV_LOG(ERR, "IPv6 is not supported in"
1132                                          " perfect mode!");
1133                         return -ENOTSUP;
1134                 }
1135                 fdirhash = atr_compute_perfect_hash_82599(&input,
1136                                 dev->data->dev_conf.fdir_conf.pballoc);
1137                 fdirhash |= fdir_filter->soft_id <<
1138                                 IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1139         } else
1140                 fdirhash = atr_compute_sig_hash_82599(&input,
1141                                 dev->data->dev_conf.fdir_conf.pballoc);
1142
1143         if (del) {
1144                 err = fdir_erase_filter_82599(hw, fdirhash);
1145                 if (err < 0)
1146                         PMD_DRV_LOG(ERR, "Fail to delete FDIR filter!");
1147                 else
1148                         PMD_DRV_LOG(DEBUG, "Success to delete FDIR filter!");
1149                 return err;
1150         }
1151         /* add or update an fdir filter*/
1152         fdircmd_flags = (update) ? IXGBE_FDIRCMD_FILTER_UPDATE : 0;
1153         if (fdir_filter->action.behavior == RTE_ETH_FDIR_REJECT) {
1154                 if (is_perfect) {
1155                         queue = dev->data->dev_conf.fdir_conf.drop_queue;
1156                         fdircmd_flags |= IXGBE_FDIRCMD_DROP;
1157                 } else {
1158                         PMD_DRV_LOG(ERR, "Drop option is not supported in"
1159                                 " signature mode.");
1160                         return -EINVAL;
1161                 }
1162         } else if (fdir_filter->action.behavior == RTE_ETH_FDIR_ACCEPT &&
1163                         fdir_filter->action.rx_queue < IXGBE_MAX_RX_QUEUE_NUM)
1164                 queue = (uint8_t)fdir_filter->action.rx_queue;
1165         else
1166                 return -EINVAL;
1167
1168         if (is_perfect) {
1169                 err = fdir_write_perfect_filter_82599(hw, &input, queue,
1170                                 fdircmd_flags, fdirhash,
1171                                 fdir_mode);
1172         } else {
1173                 err = fdir_add_signature_filter_82599(hw, &input, queue,
1174                                 fdircmd_flags, fdirhash);
1175         }
1176         if (err < 0)
1177                 PMD_DRV_LOG(ERR, "Fail to add FDIR filter!");
1178         else
1179                 PMD_DRV_LOG(DEBUG, "Success to add FDIR filter");
1180
1181         return err;
1182 }
1183
1184 static int
1185 ixgbe_fdir_flush(struct rte_eth_dev *dev)
1186 {
1187         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1188         struct ixgbe_hw_fdir_info *info =
1189                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1190         int ret;
1191
1192         ret = ixgbe_reinit_fdir_tables_82599(hw);
1193         if (ret < 0) {
1194                 PMD_INIT_LOG(ERR, "Failed to re-initialize FD table.");
1195                 return ret;
1196         }
1197
1198         info->f_add = 0;
1199         info->f_remove = 0;
1200         info->add = 0;
1201         info->remove = 0;
1202
1203         return ret;
1204 }
1205
1206 #define FDIRENTRIES_NUM_SHIFT 10
1207 static void
1208 ixgbe_fdir_info_get(struct rte_eth_dev *dev, struct rte_eth_fdir_info *fdir_info)
1209 {
1210         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1211         struct ixgbe_hw_fdir_info *info =
1212                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1213         uint32_t fdirctrl, max_num;
1214         uint8_t offset;
1215
1216         fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1217         offset = ((fdirctrl & IXGBE_FDIRCTRL_FLEX_MASK) >>
1218                         IXGBE_FDIRCTRL_FLEX_SHIFT) * sizeof(uint16_t);
1219
1220         fdir_info->mode = dev->data->dev_conf.fdir_conf.mode;
1221         max_num = (1 << (FDIRENTRIES_NUM_SHIFT +
1222                         (fdirctrl & FDIRCTRL_PBALLOC_MASK)));
1223         if (fdir_info->mode >= RTE_FDIR_MODE_PERFECT &&
1224             fdir_info->mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1225                 fdir_info->guarant_spc = max_num;
1226         else if (fdir_info->mode == RTE_FDIR_MODE_SIGNATURE)
1227                 fdir_info->guarant_spc = max_num * 4;
1228
1229         fdir_info->mask.vlan_tci_mask = info->mask.vlan_tci_mask;
1230         fdir_info->mask.ipv4_mask.src_ip = info->mask.src_ipv4_mask;
1231         fdir_info->mask.ipv4_mask.dst_ip = info->mask.dst_ipv4_mask;
1232         IPV6_MASK_TO_ADDR(info->mask.src_ipv6_mask,
1233                         fdir_info->mask.ipv6_mask.src_ip);
1234         IPV6_MASK_TO_ADDR(info->mask.dst_ipv6_mask,
1235                         fdir_info->mask.ipv6_mask.dst_ip);
1236         fdir_info->mask.src_port_mask = info->mask.src_port_mask;
1237         fdir_info->mask.dst_port_mask = info->mask.dst_port_mask;
1238         fdir_info->mask.mac_addr_byte_mask = info->mask.mac_addr_byte_mask;
1239         fdir_info->mask.tunnel_id_mask = info->mask.tunnel_id_mask;
1240         fdir_info->mask.tunnel_type_mask = info->mask.tunnel_type_mask;
1241         fdir_info->max_flexpayload = IXGBE_FDIR_MAX_FLEX_LEN;
1242
1243         if (fdir_info->mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN ||
1244             fdir_info->mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
1245                 fdir_info->flow_types_mask[0] = 0;
1246         else
1247                 fdir_info->flow_types_mask[0] = IXGBE_FDIR_FLOW_TYPES;
1248
1249         fdir_info->flex_payload_unit = sizeof(uint16_t);
1250         fdir_info->max_flex_payload_segment_num = 1;
1251         fdir_info->flex_payload_limit = IXGBE_MAX_FLX_SOURCE_OFF;
1252         fdir_info->flex_conf.nb_payloads = 1;
1253         fdir_info->flex_conf.flex_set[0].type = RTE_ETH_RAW_PAYLOAD;
1254         fdir_info->flex_conf.flex_set[0].src_offset[0] = offset;
1255         fdir_info->flex_conf.flex_set[0].src_offset[1] = offset + 1;
1256         fdir_info->flex_conf.nb_flexmasks = 1;
1257         fdir_info->flex_conf.flex_mask[0].flow_type = RTE_ETH_FLOW_UNKNOWN;
1258         fdir_info->flex_conf.flex_mask[0].mask[0] =
1259                         (uint8_t)(info->mask.flex_bytes_mask & 0x00FF);
1260         fdir_info->flex_conf.flex_mask[0].mask[1] =
1261                         (uint8_t)((info->mask.flex_bytes_mask & 0xFF00) >> 8);
1262 }
1263
1264 static void
1265 ixgbe_fdir_stats_get(struct rte_eth_dev *dev, struct rte_eth_fdir_stats *fdir_stats)
1266 {
1267         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1268         struct ixgbe_hw_fdir_info *info =
1269                         IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1270         uint32_t reg, max_num;
1271         enum rte_fdir_mode fdir_mode = dev->data->dev_conf.fdir_conf.mode;
1272
1273         /* Get the information from registers */
1274         reg = IXGBE_READ_REG(hw, IXGBE_FDIRFREE);
1275         info->collision = (uint16_t)((reg & IXGBE_FDIRFREE_COLL_MASK) >>
1276                                         IXGBE_FDIRFREE_COLL_SHIFT);
1277         info->free = (uint16_t)((reg & IXGBE_FDIRFREE_FREE_MASK) >>
1278                                    IXGBE_FDIRFREE_FREE_SHIFT);
1279
1280         reg = IXGBE_READ_REG(hw, IXGBE_FDIRLEN);
1281         info->maxhash = (uint16_t)((reg & IXGBE_FDIRLEN_MAXHASH_MASK) >>
1282                                       IXGBE_FDIRLEN_MAXHASH_SHIFT);
1283         info->maxlen  = (uint8_t)((reg & IXGBE_FDIRLEN_MAXLEN_MASK) >>
1284                                      IXGBE_FDIRLEN_MAXLEN_SHIFT);
1285
1286         reg = IXGBE_READ_REG(hw, IXGBE_FDIRUSTAT);
1287         info->remove += (reg & IXGBE_FDIRUSTAT_REMOVE_MASK) >>
1288                 IXGBE_FDIRUSTAT_REMOVE_SHIFT;
1289         info->add += (reg & IXGBE_FDIRUSTAT_ADD_MASK) >>
1290                 IXGBE_FDIRUSTAT_ADD_SHIFT;
1291
1292         reg = IXGBE_READ_REG(hw, IXGBE_FDIRFSTAT) & 0xFFFF;
1293         info->f_remove += (reg & IXGBE_FDIRFSTAT_FREMOVE_MASK) >>
1294                 IXGBE_FDIRFSTAT_FREMOVE_SHIFT;
1295         info->f_add += (reg & IXGBE_FDIRFSTAT_FADD_MASK) >>
1296                 IXGBE_FDIRFSTAT_FADD_SHIFT;
1297
1298         /*  Copy the new information in the fdir parameter */
1299         fdir_stats->collision = info->collision;
1300         fdir_stats->free = info->free;
1301         fdir_stats->maxhash = info->maxhash;
1302         fdir_stats->maxlen = info->maxlen;
1303         fdir_stats->remove = info->remove;
1304         fdir_stats->add = info->add;
1305         fdir_stats->f_remove = info->f_remove;
1306         fdir_stats->f_add = info->f_add;
1307
1308         reg = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1309         max_num = (1 << (FDIRENTRIES_NUM_SHIFT +
1310                         (reg & FDIRCTRL_PBALLOC_MASK)));
1311         if (fdir_mode >= RTE_FDIR_MODE_PERFECT &&
1312             fdir_mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1313                         fdir_stats->guarant_cnt = max_num - fdir_stats->free;
1314         else if (fdir_mode == RTE_FDIR_MODE_SIGNATURE)
1315                 fdir_stats->guarant_cnt = max_num * 4 - fdir_stats->free;
1316
1317 }
1318
1319 /*
1320  * ixgbe_fdir_ctrl_func - deal with all operations on flow director.
1321  * @dev: pointer to the structure rte_eth_dev
1322  * @filter_op:operation will be taken
1323  * @arg: a pointer to specific structure corresponding to the filter_op
1324  */
1325 int
1326 ixgbe_fdir_ctrl_func(struct rte_eth_dev *dev,
1327                         enum rte_filter_op filter_op, void *arg)
1328 {
1329         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1330         int ret = 0;
1331
1332         if (hw->mac.type != ixgbe_mac_82599EB &&
1333                 hw->mac.type != ixgbe_mac_X540 &&
1334                 hw->mac.type != ixgbe_mac_X550 &&
1335                 hw->mac.type != ixgbe_mac_X550EM_x)
1336                 return -ENOTSUP;
1337
1338         if (filter_op == RTE_ETH_FILTER_NOP)
1339                 return 0;
1340
1341         if (arg == NULL && filter_op != RTE_ETH_FILTER_FLUSH)
1342                 return -EINVAL;
1343
1344         switch (filter_op) {
1345         case RTE_ETH_FILTER_ADD:
1346                 ret = ixgbe_add_del_fdir_filter(dev,
1347                         (struct rte_eth_fdir_filter *)arg, FALSE, FALSE);
1348                 break;
1349         case RTE_ETH_FILTER_UPDATE:
1350                 ret = ixgbe_add_del_fdir_filter(dev,
1351                         (struct rte_eth_fdir_filter *)arg, FALSE, TRUE);
1352                 break;
1353         case RTE_ETH_FILTER_DELETE:
1354                 ret = ixgbe_add_del_fdir_filter(dev,
1355                         (struct rte_eth_fdir_filter *)arg, TRUE, FALSE);
1356                 break;
1357         case RTE_ETH_FILTER_FLUSH:
1358                 ret = ixgbe_fdir_flush(dev);
1359                 break;
1360         case RTE_ETH_FILTER_INFO:
1361                 ixgbe_fdir_info_get(dev, (struct rte_eth_fdir_info *)arg);
1362                 break;
1363         case RTE_ETH_FILTER_STATS:
1364                 ixgbe_fdir_stats_get(dev, (struct rte_eth_fdir_stats *)arg);
1365                 break;
1366         default:
1367                 PMD_DRV_LOG(ERR, "unknown operation %u", filter_op);
1368                 ret = -EINVAL;
1369                 break;
1370         }
1371         return ret;
1372 }