drivers/net/ixgbe/ixgbe_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2010-2014 Intel Corporation
   3  */
   4
   5 #ifndef _IXGBE_RXTX_H_
   6 #define _IXGBE_RXTX_H_
   7
   8 /*
   9  * Rings setup and release.
  10  *
  11  * TDBA/RDBA should be aligned on 16 byte boundary. But TDLEN/RDLEN should be
  12  * multiple of 128 bytes. So we align TDBA/RDBA on 128 byte boundary. This will
  13  * also optimize cache line size effect. H/W supports up to cache line size 128.
  14  */
  15 #define IXGBE_ALIGN     128
  16
  17 #define IXGBE_RXD_ALIGN (IXGBE_ALIGN / sizeof(union ixgbe_adv_rx_desc))
  18 #define IXGBE_TXD_ALIGN (IXGBE_ALIGN / sizeof(union ixgbe_adv_tx_desc))
  19
  20 /*
  21  * Maximum number of Ring Descriptors.
  22  *
  23  * Since RDLEN/TDLEN should be multiple of 128 bytes, the number of ring
  24  * descriptors should meet the following condition:
  25  *      (num_ring_desc * sizeof(rx/tx descriptor)) % 128 == 0
  26  */
  27 #define IXGBE_MIN_RING_DESC     32
  28 #define IXGBE_MAX_RING_DESC     4096
  29
  30 #define RTE_PMD_IXGBE_TX_MAX_BURST 32
  31 #define RTE_PMD_IXGBE_RX_MAX_BURST 32
  32 #define RTE_IXGBE_TX_MAX_FREE_BUF_SZ 64
  33
  34 #define RTE_IXGBE_DESCS_PER_LOOP    4
  35
  36 #ifdef RTE_IXGBE_INC_VECTOR
  37 #define RTE_IXGBE_RXQ_REARM_THRESH      32
  38 #define RTE_IXGBE_MAX_RX_BURST          RTE_IXGBE_RXQ_REARM_THRESH
  39 #endif
  40
  41 #define RX_RING_SZ ((IXGBE_MAX_RING_DESC + RTE_PMD_IXGBE_RX_MAX_BURST) * \
  42                     sizeof(union ixgbe_adv_rx_desc))
  43
  44 #ifdef RTE_PMD_PACKET_PREFETCH
  45 #define rte_packet_prefetch(p)  rte_prefetch1(p)
  46 #else
  47 #define rte_packet_prefetch(p)  do {} while(0)
  48 #endif
  49
  50 #define RTE_IXGBE_REGISTER_POLL_WAIT_10_MS  10
  51 #define RTE_IXGBE_WAIT_100_US               100
  52 #define RTE_IXGBE_VMTXSW_REGISTER_COUNT     2
  53
  54 #define IXGBE_TX_MAX_SEG                    40
  55
  56 #define IXGBE_PACKET_TYPE_MASK_82599        0X7F
  57 #define IXGBE_PACKET_TYPE_MASK_X550         0X10FF
  58 #define IXGBE_PACKET_TYPE_MASK_TUNNEL       0XFF
  59 #define IXGBE_PACKET_TYPE_TUNNEL_BIT        0X1000
  60
  61 #define IXGBE_PACKET_TYPE_MAX               0X80
  62 #define IXGBE_PACKET_TYPE_TN_MAX            0X100
  63 #define IXGBE_PACKET_TYPE_SHIFT             0X04
  64
  65 /**
  66  * Structure associated with each descriptor of the RX ring of a RX queue.
  67  */
  68 struct ixgbe_rx_entry {
  69         struct rte_mbuf *mbuf; /**< mbuf associated with RX descriptor. */
  70 };
  71
  72 struct ixgbe_scattered_rx_entry {
  73         struct rte_mbuf *fbuf; /**< First segment of the fragmented packet. */
  74 };
  75
  76 /**
  77  * Structure associated with each descriptor of the TX ring of a TX queue.
  78  */
  79 struct ixgbe_tx_entry {
  80         struct rte_mbuf *mbuf; /**< mbuf associated with TX desc, if any. */
  81         uint16_t next_id; /**< Index of next descriptor in ring. */
  82         uint16_t last_id; /**< Index of last scattered descriptor. */
  83 };
  84
  85 /**
  86  * Structure associated with each descriptor of the TX ring of a TX queue.
  87  */
  88 struct ixgbe_tx_entry_v {
  89         struct rte_mbuf *mbuf; /**< mbuf associated with TX desc, if any. */
  90 };
  91
  92 /**
  93  * Structure associated with each RX queue.
  94  */
  95 struct ixgbe_rx_queue {
  96         struct rte_mempool  *mb_pool; /**< mbuf pool to populate RX ring. */
  97         volatile union ixgbe_adv_rx_desc *rx_ring; /**< RX ring virtual address. */
  98         uint64_t            rx_ring_phys_addr; /**< RX ring DMA address. */
  99         volatile uint32_t   *rdt_reg_addr; /**< RDT register address. */
 100         volatile uint32_t   *rdh_reg_addr; /**< RDH register address. */
 101         struct ixgbe_rx_entry *sw_ring; /**< address of RX software ring. */
 102         struct ixgbe_scattered_rx_entry *sw_sc_ring; /**< address of scattered Rx software ring. */
 103         struct rte_mbuf *pkt_first_seg; /**< First segment of current packet. */
 104         struct rte_mbuf *pkt_last_seg; /**< Last segment of current packet. */
 105         uint64_t            mbuf_initializer; /**< value to init mbufs */
 106         uint16_t            nb_rx_desc; /**< number of RX descriptors. */
 107         uint16_t            rx_tail;  /**< current value of RDT register. */
 108         uint16_t            nb_rx_hold; /**< number of held free RX desc. */
 109         uint16_t rx_nb_avail; /**< nr of staged pkts ready to ret to app */
 110         uint16_t rx_next_avail; /**< idx of next staged pkt to ret to app */
 111         uint16_t rx_free_trigger; /**< triggers rx buffer allocation */
 112         uint8_t            rx_using_sse;
 113         /**< indicates that vector RX is in use */
 114 #ifdef RTE_LIBRTE_SECURITY
 115         uint8_t            using_ipsec;
 116         /**< indicates that IPsec RX feature is in use */
 117 #endif
 118 #ifdef RTE_IXGBE_INC_VECTOR
 119         uint16_t            rxrearm_nb;     /**< number of remaining to be re-armed */
 120         uint16_t            rxrearm_start;  /**< the idx we start the re-arming from */
 121 #endif
 122         uint16_t            rx_free_thresh; /**< max free RX desc to hold. */
 123         uint16_t            queue_id; /**< RX queue index. */
 124         uint16_t            reg_idx;  /**< RX queue register index. */
 125         uint16_t            pkt_type_mask;  /**< Packet type mask for different NICs. */
 126         uint16_t            port_id;  /**< Device port identifier. */
 127         uint8_t             crc_len;  /**< 0 if CRC stripped, 4 otherwise. */
 128         uint8_t             drop_en;  /**< If not 0, set SRRCTL.Drop_En. */
 129         uint8_t             rx_deferred_start; /**< not in global dev start. */
 130         /** flags to set in mbuf when a vlan is detected. */
 131         uint64_t            vlan_flags;
 132         /** need to alloc dummy mbuf, for wraparound when scanning hw ring */
 133         struct rte_mbuf fake_mbuf;
 134         /** hold packets to return to application */
 135         struct rte_mbuf *rx_stage[RTE_PMD_IXGBE_RX_MAX_BURST*2];
 136 };
 137
 138 /**
 139  * IXGBE CTX Constants
 140  */
 141 enum ixgbe_advctx_num {
 142         IXGBE_CTX_0    = 0, /**< CTX0 */
 143         IXGBE_CTX_1    = 1, /**< CTX1  */
 144         IXGBE_CTX_NUM  = 2, /**< CTX NUMBER  */
 145 };
 146
 147 /** Offload features */
 148 union ixgbe_tx_offload {
 149         uint64_t data[2];
 150         struct {
 151                 uint64_t l2_len:7; /**< L2 (MAC) Header Length. */
 152                 uint64_t l3_len:9; /**< L3 (IP) Header Length. */
 153                 uint64_t l4_len:8; /**< L4 (TCP/UDP) Header Length. */
 154                 uint64_t tso_segsz:16; /**< TCP TSO segment size */
 155                 uint64_t vlan_tci:16;
 156                 /**< VLAN Tag Control Identifier (CPU order). */
 157
 158                 /* fields for TX offloading of tunnels */
 159                 uint64_t outer_l3_len:8; /**< Outer L3 (IP) Hdr Length. */
 160                 uint64_t outer_l2_len:8; /**< Outer L2 (MAC) Hdr Length. */
 161 #ifdef RTE_LIBRTE_SECURITY
 162                 /* inline ipsec related*/
 163                 uint64_t sa_idx:8;      /**< TX SA database entry index */
 164                 uint64_t sec_pad_len:4; /**< padding length */
 165 #endif
 166         };
 167 };
 168
 169 /*
 170  * Compare mask for vlan_macip_len.data,
 171  * should be in sync with ixgbe_vlan_macip.f layout.
 172  * */
 173 #define TX_VLAN_CMP_MASK        0xFFFF0000  /**< VLAN length - 16-bits. */
 174 #define TX_MAC_LEN_CMP_MASK     0x0000FE00  /**< MAC length - 7-bits. */
 175 #define TX_IP_LEN_CMP_MASK      0x000001FF  /**< IP  length - 9-bits. */
 176 /** MAC+IP  length. */
 177 #define TX_MACIP_LEN_CMP_MASK   (TX_MAC_LEN_CMP_MASK | TX_IP_LEN_CMP_MASK)
 178
 179 /**
 180  * Structure to check if new context need be built
 181  */
 182
 183 struct ixgbe_advctx_info {
 184         uint64_t flags;           /**< ol_flags for context build. */
 185         /**< tx offload: vlan, tso, l2-l3-l4 lengths. */
 186         union ixgbe_tx_offload tx_offload;
 187         /** compare mask for tx offload. */
 188         union ixgbe_tx_offload tx_offload_mask;
 189 };
 190
 191 /**
 192  * Structure associated with each TX queue.
 193  */
 194 struct ixgbe_tx_queue {
 195         /** TX ring virtual address. */
 196         volatile union ixgbe_adv_tx_desc *tx_ring;
 197         uint64_t            tx_ring_phys_addr; /**< TX ring DMA address. */
 198         union {
 199                 struct ixgbe_tx_entry *sw_ring; /**< address of SW ring for scalar PMD. */
 200                 struct ixgbe_tx_entry_v *sw_ring_v; /**< address of SW ring for vector PMD */
 201         };
 202         volatile uint32_t   *tdt_reg_addr; /**< Address of TDT register. */
 203         uint16_t            nb_tx_desc;    /**< number of TX descriptors. */
 204         uint16_t            tx_tail;       /**< current value of TDT reg. */
 205         /**< Start freeing TX buffers if there are less free descriptors than
 206              this value. */
 207         uint16_t            tx_free_thresh;
 208         /** Number of TX descriptors to use before RS bit is set. */
 209         uint16_t            tx_rs_thresh;
 210         /** Number of TX descriptors used since RS bit was set. */
 211         uint16_t            nb_tx_used;
 212         /** Index to last TX descriptor to have been cleaned. */
 213         uint16_t            last_desc_cleaned;
 214         /** Total number of TX descriptors ready to be allocated. */
 215         uint16_t            nb_tx_free;
 216         uint16_t tx_next_dd; /**< next desc to scan for DD bit */
 217         uint16_t tx_next_rs; /**< next desc to set RS bit */
 218         uint16_t            queue_id;      /**< TX queue index. */
 219         uint16_t            reg_idx;       /**< TX queue register index. */
 220         uint16_t            port_id;       /**< Device port identifier. */
 221         uint8_t             pthresh;       /**< Prefetch threshold register. */
 222         uint8_t             hthresh;       /**< Host threshold register. */
 223         uint8_t             wthresh;       /**< Write-back threshold reg. */
 224         uint32_t txq_flags; /**< Holds flags for this TXq */
 225         uint32_t            ctx_curr;      /**< Hardware context states. */
 226         /** Hardware context0 history. */
 227         struct ixgbe_advctx_info ctx_cache[IXGBE_CTX_NUM];
 228         const struct ixgbe_txq_ops *ops;       /**< txq ops */
 229         uint8_t             tx_deferred_start; /**< not in global dev start. */
 230 #ifdef RTE_LIBRTE_SECURITY
 231         uint8_t             using_ipsec;
 232         /**< indicates that IPsec TX feature is in use */
 233 #endif
 234 };
 235
 236 struct ixgbe_txq_ops {
 237         void (*release_mbufs)(struct ixgbe_tx_queue *txq);
 238         void (*free_swring)(struct ixgbe_tx_queue *txq);
 239         void (*reset)(struct ixgbe_tx_queue *txq);
 240 };
 241
 242 /*
 243  * The "simple" TX queue functions require that the following
 244  * flags are set when the TX queue is configured:
 245  *  - ETH_TXQ_FLAGS_NOMULTSEGS
 246  *  - ETH_TXQ_FLAGS_NOVLANOFFL
 247  *  - ETH_TXQ_FLAGS_NOXSUMSCTP
 248  *  - ETH_TXQ_FLAGS_NOXSUMUDP
 249  *  - ETH_TXQ_FLAGS_NOXSUMTCP
 250  * and that the RS bit threshold (tx_rs_thresh) is at least equal to
 251  * RTE_PMD_IXGBE_TX_MAX_BURST.
 252  */
 253 #define IXGBE_SIMPLE_FLAGS ((uint32_t)ETH_TXQ_FLAGS_NOMULTSEGS | \
 254                             ETH_TXQ_FLAGS_NOOFFLOADS)
 255
 256 /*
 257  * Populate descriptors with the following info:
 258  * 1.) buffer_addr = phys_addr + headroom
 259  * 2.) cmd_type_len = DCMD_DTYP_FLAGS | pkt_len
 260  * 3.) olinfo_status = pkt_len << PAYLEN_SHIFT
 261  */
 262
 263 /* Defines for Tx descriptor */
 264 #define DCMD_DTYP_FLAGS (IXGBE_ADVTXD_DTYP_DATA |\
 265                          IXGBE_ADVTXD_DCMD_IFCS |\
 266                          IXGBE_ADVTXD_DCMD_DEXT |\
 267                          IXGBE_ADVTXD_DCMD_EOP)
 268
 269
 270 /* Takes an ethdev and a queue and sets up the tx function to be used based on
 271  * the queue parameters. Used in tx_queue_setup by primary process and then
 272  * in dev_init by secondary process when attaching to an existing ethdev.
 273  */
 274 void ixgbe_set_tx_function(struct rte_eth_dev *dev, struct ixgbe_tx_queue *txq);
 275
 276 /**
 277  * Sets the rx_pkt_burst callback in the ixgbe rte_eth_dev instance.
 278  *
 279  * Sets the callback based on the device parameters:
 280  *  - ixgbe_hw.rx_bulk_alloc_allowed
 281  *  - rte_eth_dev_data.scattered_rx
 282  *  - rte_eth_dev_data.lro
 283  *  - conditions checked in ixgbe_rx_vec_condition_check()
 284  *
 285  *  This means that the parameters above have to be configured prior to calling
 286  *  to this function.
 287  *
 288  * @dev rte_eth_dev handle
 289  */
 290 void ixgbe_set_rx_function(struct rte_eth_dev *dev);
 291
 292 uint16_t ixgbe_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
 293                 uint16_t nb_pkts);
 294 uint16_t ixgbe_recv_scattered_pkts_vec(void *rx_queue,
 295                 struct rte_mbuf **rx_pkts, uint16_t nb_pkts);
 296 int ixgbe_rx_vec_dev_conf_condition_check(struct rte_eth_dev *dev);
 297 int ixgbe_rxq_vec_setup(struct ixgbe_rx_queue *rxq);
 298 void ixgbe_rx_queue_release_mbufs_vec(struct ixgbe_rx_queue *rxq);
 299
 300 extern const uint32_t ptype_table[IXGBE_PACKET_TYPE_MAX];
 301 extern const uint32_t ptype_table_tn[IXGBE_PACKET_TYPE_TN_MAX];
 302
 303 #ifdef RTE_IXGBE_INC_VECTOR
 304
 305 uint16_t ixgbe_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
 306                                     uint16_t nb_pkts);
 307 int ixgbe_txq_vec_setup(struct ixgbe_tx_queue *txq);
 308
 309 #endif /* RTE_IXGBE_INC_VECTOR */
 310 #endif /* _IXGBE_RXTX_H_ */