drivers/net/mlx4/mlx4.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2012 6WIND S.A.
   3  * Copyright 2012 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX4_H_
   7 #define RTE_PMD_MLX4_H_
   8
   9 #include <net/if.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs headers do not support -pedantic. */
  14 #ifdef PEDANTIC
  15 #pragma GCC diagnostic ignored "-Wpedantic"
  16 #endif
  17 #include <infiniband/verbs.h>
  18 #ifdef PEDANTIC
  19 #pragma GCC diagnostic error "-Wpedantic"
  20 #endif
  21
  22 #include <rte_ethdev_driver.h>
  23 #include <rte_ether.h>
  24 #include <rte_interrupts.h>
  25 #include <rte_mempool.h>
  26 #include <rte_rwlock.h>
  27
  28 #include "mlx4_mr.h"
  29
  30 #ifndef IBV_RX_HASH_INNER
  31 /** This is not necessarily defined by supported RDMA core versions. */
  32 #define IBV_RX_HASH_INNER (1ull << 31)
  33 #endif /* IBV_RX_HASH_INNER */
  34
  35 /** Maximum number of simultaneous MAC addresses. This value is arbitrary. */
  36 #define MLX4_MAX_MAC_ADDRESSES 128
  37
  38 /** Request send completion once in every 64 sends, might be less. */
  39 #define MLX4_PMD_TX_PER_COMP_REQ 64
  40
  41 /** Maximum size for inline data. */
  42 #define MLX4_PMD_MAX_INLINE 0
  43
  44 /** Fixed RSS hash key size in bytes. Cannot be modified. */
  45 #define MLX4_RSS_HASH_KEY_SIZE 40
  46
  47 /** Interrupt alarm timeout value in microseconds. */
  48 #define MLX4_INTR_ALARM_TIMEOUT 100000
  49
  50 /* Maximum packet headers size (L2+L3+L4) for TSO. */
  51 #define MLX4_MAX_TSO_HEADER 192
  52
  53 /** Port parameter. */
  54 #define MLX4_PMD_PORT_KVARG "port"
  55
  56 /* Reserved address space for UAR mapping. */
  57 #define MLX4_UAR_SIZE (1ULL << (sizeof(uintptr_t) * 4))
  58
  59 /* Offset of reserved UAR address space to hugepage memory. Offset is used here
  60  * to minimize possibility of address next to hugepage being used by other code
  61  * in either primary or secondary process, failing to map TX UAR would make TX
  62  * packets invisible to HW.
  63  */
  64 #define MLX4_UAR_OFFSET (2ULL << (sizeof(uintptr_t) * 4))
  65
  66 enum {
  67         PCI_VENDOR_ID_MELLANOX = 0x15b3,
  68 };
  69
  70 enum {
  71         PCI_DEVICE_ID_MELLANOX_CONNECTX3 = 0x1003,
  72         PCI_DEVICE_ID_MELLANOX_CONNECTX3VF = 0x1004,
  73         PCI_DEVICE_ID_MELLANOX_CONNECTX3PRO = 0x1007,
  74 };
  75
  76 /* Request types for IPC. */
  77 enum mlx4_mp_req_type {
  78         MLX4_MP_REQ_VERBS_CMD_FD = 1,
  79         MLX4_MP_REQ_START_RXTX,
  80         MLX4_MP_REQ_STOP_RXTX,
  81 };
  82
  83 /* Pameters for IPC. */
  84 struct mlx4_mp_param {
  85         enum mlx4_mp_req_type type;
  86         int port_id;
  87         int result;
  88 };
  89
  90 /** Request timeout for IPC. */
  91 #define MLX4_MP_REQ_TIMEOUT_SEC 5
  92
  93 /** Key string for IPC. */
  94 #define MLX4_MP_NAME "net_mlx4_mp"
  95
  96 /** Driver name reported to lower layers and used in log output. */
  97 #define MLX4_DRIVER_NAME "net_mlx4"
  98
  99 struct mlx4_drop;
 100 struct mlx4_rss;
 101 struct rxq;
 102 struct txq;
 103 struct rte_flow;
 104
 105 /**
 106  * Type of objet being allocated.
 107  */
 108 enum mlx4_verbs_alloc_type {
 109         MLX4_VERBS_ALLOC_TYPE_NONE,
 110         MLX4_VERBS_ALLOC_TYPE_TX_QUEUE,
 111         MLX4_VERBS_ALLOC_TYPE_RX_QUEUE,
 112 };
 113
 114 /**
 115  * Verbs allocator needs a context to know in the callback which kind of
 116  * resources it is allocating.
 117  */
 118 struct mlx4_verbs_alloc_ctx {
 119         int enabled;
 120         enum mlx4_verbs_alloc_type type; /* Kind of object being allocated. */
 121         const void *obj; /* Pointer to the DPDK object. */
 122 };
 123
 124 LIST_HEAD(mlx4_dev_list, mlx4_priv);
 125 LIST_HEAD(mlx4_mr_list, mlx4_mr);
 126
 127 /* Shared data between primary and secondary processes. */
 128 struct mlx4_shared_data {
 129         rte_spinlock_t lock;
 130         /* Global spinlock for primary and secondary processes. */
 131         int init_done; /* Whether primary has done initialization. */
 132         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 133         void *uar_base;
 134         /* Reserved UAR address space for TXQ UAR(hw doorbell) mapping. */
 135         struct mlx4_dev_list mem_event_cb_list;
 136         rte_rwlock_t mem_event_rwlock;
 137 };
 138
 139 /* Per-process data structure, not visible to other processes. */
 140 struct mlx4_local_data {
 141         int init_done; /* Whether a secondary has done initialization. */
 142         void *uar_base;
 143         /* Reserved UAR address space for TXQ UAR(hw doorbell) mapping. */
 144 };
 145
 146 extern struct mlx4_shared_data *mlx4_shared_data;
 147
 148 /** Private data structure. */
 149 struct mlx4_priv {
 150         LIST_ENTRY(mlx4_priv) mem_event_cb;
 151         /**< Called by memory event callback. */
 152         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 153         struct ibv_context *ctx; /**< Verbs context. */
 154         struct ibv_device_attr device_attr; /**< Device properties. */
 155         struct ibv_pd *pd; /**< Protection Domain. */
 156         /* Device properties. */
 157         uint16_t mtu; /**< Configured MTU. */
 158         uint8_t port; /**< Physical port number. */
 159         uint32_t started:1; /**< Device started, flows enabled. */
 160         uint32_t vf:1; /**< This is a VF device. */
 161         uint32_t intr_alarm:1; /**< An interrupt alarm is scheduled. */
 162         uint32_t isolated:1; /**< Toggle isolated mode. */
 163         uint32_t rss_init:1; /**< Common RSS context is initialized. */
 164         uint32_t hw_csum:1; /**< Checksum offload is supported. */
 165         uint32_t hw_csum_l2tun:1; /**< Checksum support for L2 tunnels. */
 166         uint32_t hw_fcs_strip:1; /**< FCS stripping toggling is supported. */
 167         uint32_t tso:1; /**< Transmit segmentation offload is supported. */
 168         uint32_t tso_max_payload_sz; /**< Max supported TSO payload size. */
 169         uint32_t hw_rss_max_qps; /**< Max Rx Queues supported by RSS. */
 170         uint64_t hw_rss_sup; /**< Supported RSS hash fields (Verbs format). */
 171         struct rte_intr_handle intr_handle; /**< Port interrupt handle. */
 172         struct mlx4_drop *drop; /**< Shared resources for drop flow rules. */
 173         struct {
 174                 uint32_t dev_gen; /* Generation number to flush local caches. */
 175                 rte_rwlock_t rwlock; /* MR Lock. */
 176                 struct mlx4_mr_btree cache; /* Global MR cache table. */
 177                 struct mlx4_mr_list mr_list; /* Registered MR list. */
 178                 struct mlx4_mr_list mr_free_list; /* Freed MR list. */
 179         } mr;
 180         LIST_HEAD(, mlx4_rss) rss; /**< Shared targets for Rx flow rules. */
 181         LIST_HEAD(, rte_flow) flows; /**< Configured flow rule handles. */
 182         struct ether_addr mac[MLX4_MAX_MAC_ADDRESSES];
 183         /**< Configured MAC addresses. Unused entries are zeroed. */
 184         struct mlx4_verbs_alloc_ctx verbs_alloc_ctx;
 185         /**< Context for Verbs allocator. */
 186 };
 187
 188 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 189 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 190
 191 /* mlx4_ethdev.c */
 192
 193 int mlx4_get_ifname(const struct mlx4_priv *priv, char (*ifname)[IF_NAMESIZE]);
 194 int mlx4_get_mac(struct mlx4_priv *priv, uint8_t (*mac)[ETHER_ADDR_LEN]);
 195 int mlx4_mtu_get(struct mlx4_priv *priv, uint16_t *mtu);
 196 int mlx4_mtu_set(struct rte_eth_dev *dev, uint16_t mtu);
 197 int mlx4_dev_set_link_down(struct rte_eth_dev *dev);
 198 int mlx4_dev_set_link_up(struct rte_eth_dev *dev);
 199 void mlx4_promiscuous_enable(struct rte_eth_dev *dev);
 200 void mlx4_promiscuous_disable(struct rte_eth_dev *dev);
 201 void mlx4_allmulticast_enable(struct rte_eth_dev *dev);
 202 void mlx4_allmulticast_disable(struct rte_eth_dev *dev);
 203 void mlx4_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 204 int mlx4_mac_addr_add(struct rte_eth_dev *dev, struct ether_addr *mac_addr,
 205                       uint32_t index, uint32_t vmdq);
 206 int mlx4_mac_addr_set(struct rte_eth_dev *dev, struct ether_addr *mac_addr);
 207 int mlx4_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 208 int mlx4_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 209 void mlx4_stats_reset(struct rte_eth_dev *dev);
 210 int mlx4_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 211 void mlx4_dev_infos_get(struct rte_eth_dev *dev,
 212                         struct rte_eth_dev_info *info);
 213 int mlx4_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 214 int mlx4_flow_ctrl_get(struct rte_eth_dev *dev,
 215                        struct rte_eth_fc_conf *fc_conf);
 216 int mlx4_flow_ctrl_set(struct rte_eth_dev *dev,
 217                        struct rte_eth_fc_conf *fc_conf);
 218 const uint32_t *mlx4_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 219 int mlx4_is_removed(struct rte_eth_dev *dev);
 220
 221 /* mlx4_intr.c */
 222
 223 int mlx4_intr_uninstall(struct mlx4_priv *priv);
 224 int mlx4_intr_install(struct mlx4_priv *priv);
 225 int mlx4_rxq_intr_enable(struct mlx4_priv *priv);
 226 void mlx4_rxq_intr_disable(struct mlx4_priv *priv);
 227 int mlx4_rx_intr_disable(struct rte_eth_dev *dev, uint16_t idx);
 228 int mlx4_rx_intr_enable(struct rte_eth_dev *dev, uint16_t idx);
 229
 230 /* mlx4_mp.c */
 231 void mlx4_mp_req_start_rxtx(struct rte_eth_dev *dev);
 232 void mlx4_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 233 int mlx4_mp_req_verbs_cmd_fd(struct rte_eth_dev *dev);
 234 void mlx4_mp_init_primary(void);
 235 void mlx4_mp_uninit_primary(void);
 236 void mlx4_mp_init_secondary(void);
 237 void mlx4_mp_uninit_secondary(void);
 238
 239 #endif /* RTE_PMD_MLX4_H_ */