drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36
  37 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  38
  39 enum mlx5_ipool_index {
  40 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  41         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  42         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  43         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  44         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  45         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  46         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  47         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  48         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  49         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  50 #endif
  51         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  52         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  53         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  54         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  55         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  56         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  57         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  58         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  59         MLX5_IPOOL_MAX,
  60 };
  61
  62 /*
  63  * There are three reclaim memory mode supported.
  64  * 0(none) means no memory reclaim.
  65  * 1(light) means only PMD level reclaim.
  66  * 2(aggressive) means both PMD and rdma-core level reclaim.
  67  */
  68 enum mlx5_reclaim_mem_mode {
  69         MLX5_RCM_NONE, /* Don't reclaim memory. */
  70         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  71         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  72 };
  73
  74 /* Hash and cache list callback context. */
  75 struct mlx5_flow_cb_ctx {
  76         struct rte_eth_dev *dev;
  77         struct rte_flow_error *error;
  78         void *data;
  79 };
  80
  81 /* Device attributes used in mlx5 PMD */
  82 struct mlx5_dev_attr {
  83         uint64_t        device_cap_flags_ex;
  84         int             max_qp_wr;
  85         int             max_sge;
  86         int             max_cq;
  87         int             max_qp;
  88         int             max_cqe;
  89         uint32_t        max_pd;
  90         uint32_t        max_mr;
  91         uint32_t        max_srq;
  92         uint32_t        max_srq_wr;
  93         uint32_t        raw_packet_caps;
  94         uint32_t        max_rwq_indirection_table_size;
  95         uint32_t        max_tso;
  96         uint32_t        tso_supported_qpts;
  97         uint64_t        flags;
  98         uint64_t        comp_mask;
  99         uint32_t        sw_parsing_offloads;
 100         uint32_t        min_single_stride_log_num_of_bytes;
 101         uint32_t        max_single_stride_log_num_of_bytes;
 102         uint32_t        min_single_wqe_log_num_of_strides;
 103         uint32_t        max_single_wqe_log_num_of_strides;
 104         uint32_t        stride_supported_qpts;
 105         uint32_t        tunnel_offloads_caps;
 106         char            fw_ver[64];
 107 };
 108
 109 /** Data associated with devices to spawn. */
 110 struct mlx5_dev_spawn_data {
 111         uint32_t ifindex; /**< Network interface index. */
 112         uint32_t max_port; /**< Device maximal port index. */
 113         uint32_t phys_port; /**< Device physical port index. */
 114         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 115         struct mlx5_switch_info info; /**< Switch information. */
 116         void *phys_dev; /**< Associated physical device. */
 117         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 118         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 119         struct mlx5_bond_info *bond_info;
 120 };
 121
 122 /** Data associated with socket messages. */
 123 struct mlx5_flow_dump_req  {
 124         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 125         uint64_t flow_id;
 126 } __rte_packed;
 127
 128 struct mlx5_flow_dump_ack {
 129         int rc; /**< Return code. */
 130 };
 131
 132 /** Key string for IPC. */
 133 #define MLX5_MP_NAME "net_mlx5_mp"
 134
 135
 136 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 137
 138 /* Shared data between primary and secondary processes. */
 139 struct mlx5_shared_data {
 140         rte_spinlock_t lock;
 141         /* Global spinlock for primary and secondary processes. */
 142         int init_done; /* Whether primary has done initialization. */
 143         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 144         struct mlx5_dev_list mem_event_cb_list;
 145         rte_rwlock_t mem_event_rwlock;
 146 };
 147
 148 /* Per-process data structure, not visible to other processes. */
 149 struct mlx5_local_data {
 150         int init_done; /* Whether a secondary has done initialization. */
 151 };
 152
 153 extern struct mlx5_shared_data *mlx5_shared_data;
 154
 155 /* Dev ops structs */
 156 extern const struct eth_dev_ops mlx5_dev_ops;
 157 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 158 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 159
 160 struct mlx5_counter_ctrl {
 161         /* Name of the counter. */
 162         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 163         /* Name of the counter on the device table. */
 164         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 165         uint32_t dev:1; /**< Nonzero for dev counters. */
 166 };
 167
 168 struct mlx5_xstats_ctrl {
 169         /* Number of device stats. */
 170         uint16_t stats_n;
 171         /* Number of device stats identified by PMD. */
 172         uint16_t  mlx5_stats_n;
 173         /* Index in the device counters table. */
 174         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 175         uint64_t base[MLX5_MAX_XSTATS];
 176         uint64_t xstats[MLX5_MAX_XSTATS];
 177         uint64_t hw_stats[MLX5_MAX_XSTATS];
 178         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 179 };
 180
 181 struct mlx5_stats_ctrl {
 182         /* Base for imissed counter. */
 183         uint64_t imissed_base;
 184         uint64_t imissed;
 185 };
 186
 187 /* Default PMD specific parameter value. */
 188 #define MLX5_ARG_UNSET (-1)
 189
 190 #define MLX5_LRO_SUPPORTED(dev) \
 191         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 192
 193 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 194 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 195
 196 /* Maximal size of aggregated LRO packet. */
 197 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 198
 199 /* Maximal number of segments to split. */
 200 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 201
 202 /* LRO configurations structure. */
 203 struct mlx5_lro_config {
 204         uint32_t supported:1; /* Whether LRO is supported. */
 205         uint32_t timeout; /* User configuration. */
 206 };
 207
 208 /*
 209  * Device configuration structure.
 210  *
 211  * Merged configuration from:
 212  *
 213  *  - Device capabilities,
 214  *  - User device parameters disabled features.
 215  */
 216 struct mlx5_dev_config {
 217         unsigned int hw_csum:1; /* Checksum offload is supported. */
 218         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 219         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 220         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 221         unsigned int hw_padding:1; /* End alignment padding is supported. */
 222         unsigned int vf:1; /* This is a VF. */
 223         unsigned int tunnel_en:1;
 224         /* Whether tunnel stateless offloads are supported. */
 225         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 226         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 227         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 228         unsigned int tso:1; /* Whether TSO is supported. */
 229         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 230         unsigned int mr_ext_memseg_en:1;
 231         /* Whether memseg should be extended for MR creation. */
 232         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 233         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 234         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 235         unsigned int dv_flow_en:1; /* Enable DV flow. */
 236         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 237         unsigned int lacp_by_user:1;
 238         /* Enable user to manage LACP traffic. */
 239         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 240         unsigned int devx:1; /* Whether devx interface is available or not. */
 241         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 242         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 243         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 244         unsigned int sys_mem_en:1; /* The default memory allocator. */
 245         unsigned int decap_en:1; /* Whether decap will be used or not. */
 246         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 247         struct {
 248                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 249                 unsigned int stride_num_n; /* Number of strides. */
 250                 unsigned int stride_size_n; /* Size of a stride. */
 251                 unsigned int min_stride_size_n; /* Min size of a stride. */
 252                 unsigned int max_stride_size_n; /* Max size of a stride. */
 253                 unsigned int max_memcpy_len;
 254                 /* Maximum packet size to memcpy Rx packets. */
 255                 unsigned int min_rxqs_num;
 256                 /* Rx queue count threshold to enable MPRQ. */
 257         } mprq; /* Configurations for Multi-Packet RQ. */
 258         int mps; /* Multi-packet send supported mode. */
 259         int dbnc; /* Skip doorbell register write barrier. */
 260         unsigned int flow_prio; /* Number of flow priorities. */
 261         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 262         /* Availibility of mreg_c's. */
 263         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 264         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 265         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 266         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 267         int txqs_inline; /* Queue number threshold for inlining. */
 268         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 269         int txq_inline_max; /* Max packet size for inlining with SEND. */
 270         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 271         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 272         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 273         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 274         struct mlx5_lro_config lro; /* LRO configuration. */
 275 };
 276
 277
 278 /* Structure for VF VLAN workaround. */
 279 struct mlx5_vf_vlan {
 280         uint32_t tag:12;
 281         uint32_t created:1;
 282 };
 283
 284 /* Flow drop context necessary due to Verbs API. */
 285 struct mlx5_drop {
 286         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 287         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 288 };
 289
 290 #define MLX5_COUNTERS_PER_POOL 512
 291 #define MLX5_MAX_PENDING_QUERIES 4
 292 #define MLX5_CNT_CONTAINER_RESIZE 64
 293 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 294 #define IS_LEGACY_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 295 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 296                            MLX5_CNT_BATCH_OFFSET)
 297 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 298 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 299
 300 #define MLX5_CNT_LEN(pool) \
 301         (MLX5_CNT_SIZE + \
 302         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 303 #define MLX5_POOL_GET_CNT(pool, index) \
 304         ((struct mlx5_flow_counter *) \
 305         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 306 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 307         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 308         MLX5_CNT_LEN(pool)))
 309 /*
 310  * The pool index and offset of counter in the pool array makes up the
 311  * counter index. In case the counter is from pool 0 and offset 0, it
 312  * should plus 1 to avoid index 0, since 0 means invalid counter index
 313  * currently.
 314  */
 315 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 316         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 317 #define MLX5_CNT_TO_AGE(cnt) \
 318         ((struct mlx5_age_param *)((cnt) + 1))
 319 /*
 320  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 321  * defines. The pool size is 512, pool index should never reach
 322  * INT16_MAX.
 323  */
 324 #define POOL_IDX_INVALID UINT16_MAX
 325
 326 /* Age status. */
 327 enum {
 328         AGE_FREE, /* Initialized state. */
 329         AGE_CANDIDATE, /* Counter assigned to flows. */
 330         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 331 };
 332
 333 enum mlx5_counter_type {
 334         MLX5_COUNTER_TYPE_ORIGIN,
 335         MLX5_COUNTER_TYPE_AGE,
 336         MLX5_COUNTER_TYPE_MAX,
 337 };
 338
 339 /* Counter age parameter. */
 340 struct mlx5_age_param {
 341         uint16_t state; /**< Age state (atomically accessed). */
 342         uint16_t port_id; /**< Port id of the counter. */
 343         uint32_t timeout:24; /**< Aging timeout in seconds. */
 344         uint32_t sec_since_last_hit;
 345         /**< Time in seconds since last hit (atomically accessed). */
 346         void *context; /**< Flow counter age context. */
 347 };
 348
 349 struct flow_counter_stats {
 350         uint64_t hits;
 351         uint64_t bytes;
 352 };
 353
 354 /* Shared counters information for counters. */
 355 struct mlx5_flow_counter_shared {
 356         union {
 357                 uint32_t refcnt; /* Only for shared action management. */
 358                 uint32_t id; /* User counter ID for legacy sharing. */
 359         };
 360 };
 361
 362 /* Shared counter configuration. */
 363 struct mlx5_shared_counter_conf {
 364         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 365         uint32_t id; /* The shared counter ID. */
 366 };
 367
 368 struct mlx5_flow_counter_pool;
 369 /* Generic counters information. */
 370 struct mlx5_flow_counter {
 371         union {
 372                 /*
 373                  * User-defined counter shared info is only used during
 374                  * counter active time. And aging counter sharing is not
 375                  * supported, so active shared counter will not be chained
 376                  * to the aging list. For shared counter, only when it is
 377                  * released, the TAILQ entry memory will be used, at that
 378                  * time, shared memory is not used anymore.
 379                  *
 380                  * Similarly to none-batch counter dcs, since it doesn't
 381                  * support aging, while counter is allocated, the entry
 382                  * memory is not used anymore. In this case, as bytes
 383                  * memory is used only when counter is allocated, and
 384                  * entry memory is used only when counter is free. The
 385                  * dcs pointer can be saved to these two different place
 386                  * at different stage. It will eliminate the individual
 387                  * counter extend struct.
 388                  */
 389                 TAILQ_ENTRY(mlx5_flow_counter) next;
 390                 /**< Pointer to the next flow counter structure. */
 391                 struct {
 392                         struct mlx5_flow_counter_shared shared_info;
 393                         /**< Shared counter information. */
 394                         void *dcs_when_active;
 395                         /*
 396                          * For non-batch mode, the dcs will be saved
 397                          * here when the counter is free.
 398                          */
 399                 };
 400         };
 401         union {
 402                 uint64_t hits; /**< Reset value of hits packets. */
 403                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 404         };
 405         union {
 406                 uint64_t bytes; /**< Reset value of bytes. */
 407                 void *dcs_when_free;
 408                 /*
 409                  * For non-batch mode, the dcs will be saved here
 410                  * when the counter is free.
 411                  */
 412         };
 413         void *action; /**< Pointer to the dv action. */
 414 };
 415
 416 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 417
 418 /* Generic counter pool structure - query is in pool resolution. */
 419 struct mlx5_flow_counter_pool {
 420         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 421         struct mlx5_counters counters[2]; /* Free counter list. */
 422         struct mlx5_devx_obj *min_dcs;
 423         /* The devx object of the minimum counter ID. */
 424         uint64_t time_of_last_age_check;
 425         /* System time (from rte_rdtsc()) read in the last aging check. */
 426         uint32_t index:30; /* Pool index in container. */
 427         uint32_t is_aged:1; /* Pool with aging counter. */
 428         volatile uint32_t query_gen:1; /* Query round. */
 429         rte_spinlock_t sl; /* The pool lock. */
 430         rte_spinlock_t csl; /* The pool counter free list lock. */
 431         struct mlx5_counter_stats_raw *raw;
 432         struct mlx5_counter_stats_raw *raw_hw;
 433         /* The raw on HW working. */
 434 };
 435
 436 /* Memory management structure for group of counter statistics raws. */
 437 struct mlx5_counter_stats_mem_mng {
 438         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 439         struct mlx5_counter_stats_raw *raws;
 440         struct mlx5_devx_obj *dm;
 441         void *umem;
 442 };
 443
 444 /* Raw memory structure for the counter statistics values of a pool. */
 445 struct mlx5_counter_stats_raw {
 446         LIST_ENTRY(mlx5_counter_stats_raw) next;
 447         struct mlx5_counter_stats_mem_mng *mem_mng;
 448         volatile struct flow_counter_stats *data;
 449 };
 450
 451 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 452
 453 /* Counter global management structure. */
 454 struct mlx5_flow_counter_mng {
 455         volatile uint16_t n_valid; /* Number of valid pools. */
 456         uint16_t n; /* Number of pools. */
 457         uint16_t last_pool_idx; /* Last used pool index */
 458         int min_id; /* The minimum counter ID in the pools. */
 459         int max_id; /* The maximum counter ID in the pools. */
 460         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 461         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 462         /* The counter free list lock. */
 463         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 464         /* Free counter list. */
 465         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 466         struct mlx5_counter_stats_mem_mng *mem_mng;
 467         /* Hold the memory management for the next allocated pools raws. */
 468         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 469         uint8_t pending_queries;
 470         uint16_t pool_index;
 471         uint8_t query_thread_on;
 472         bool relaxed_ordering_read;
 473         bool relaxed_ordering_write;
 474         bool counter_fallback; /* Use counter fallback management. */
 475         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 476         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 477 };
 478
 479 /* ASO structures. */
 480 #define MLX5_ASO_QUEUE_LOG_DESC 10
 481
 482 struct mlx5_aso_cq {
 483         uint16_t log_desc_n;
 484         uint32_t cq_ci:24;
 485         struct mlx5_devx_cq cq_obj;
 486         uint64_t errors;
 487 };
 488
 489 struct mlx5_aso_sq_elem {
 490         union {
 491                 struct {
 492                         struct mlx5_aso_age_pool *pool;
 493                         uint16_t burst_size;
 494                 };
 495                 struct mlx5_aso_mtr *mtr;
 496         };
 497 };
 498
 499 struct mlx5_aso_sq {
 500         uint16_t log_desc_n;
 501         rte_spinlock_t sqsl;
 502         struct mlx5_aso_cq cq;
 503         struct mlx5_devx_sq sq_obj;
 504         volatile uint64_t *uar_addr;
 505         struct mlx5_pmd_mr mr;
 506         uint16_t pi;
 507         uint32_t head;
 508         uint32_t tail;
 509         uint32_t sqn;
 510         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 511         uint16_t next; /* Pool index of the next pool to query. */
 512 };
 513
 514 struct mlx5_aso_age_action {
 515         LIST_ENTRY(mlx5_aso_age_action) next;
 516         void *dr_action;
 517         uint32_t refcnt;
 518         /* Following fields relevant only when action is active. */
 519         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 520         struct mlx5_age_param age_params;
 521 };
 522
 523 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 524
 525 struct mlx5_aso_age_pool {
 526         struct mlx5_devx_obj *flow_hit_aso_obj;
 527         uint16_t index; /* Pool index in pools array. */
 528         uint64_t time_of_last_age_check; /* In seconds. */
 529         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 530 };
 531
 532 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 533
 534 struct mlx5_aso_age_mng {
 535         struct mlx5_aso_age_pool **pools;
 536         uint16_t n; /* Total number of pools. */
 537         uint16_t next; /* Number of pools in use, index of next free pool. */
 538         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 539         rte_spinlock_t free_sl; /* Lock for free list access. */
 540         struct aso_age_list free; /* Free age actions list - ready to use. */
 541         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 542 };
 543
 544 /* Management structure for geneve tlv option */
 545 struct mlx5_geneve_tlv_option_resource {
 546         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 547         rte_be16_t option_class; /* geneve tlv opt class.*/
 548         uint8_t option_type; /* geneve tlv opt type.*/
 549         uint8_t length; /* geneve tlv opt length. */
 550         uint32_t refcnt; /* geneve tlv object reference counter */
 551 };
 552
 553
 554 #define MLX5_AGE_EVENT_NEW              1
 555 #define MLX5_AGE_TRIGGER                2
 556 #define MLX5_AGE_SET(age_info, BIT) \
 557         ((age_info)->flags |= (1 << (BIT)))
 558 #define MLX5_AGE_UNSET(age_info, BIT) \
 559         ((age_info)->flags &= ~(1 << (BIT)))
 560 #define MLX5_AGE_GET(age_info, BIT) \
 561         ((age_info)->flags & (1 << (BIT)))
 562 #define GET_PORT_AGE_INFO(priv) \
 563         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 564 /* Current time in seconds. */
 565 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 566
 567 /* Aging information for per port. */
 568 struct mlx5_age_info {
 569         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 570         struct mlx5_counters aged_counters; /* Aged counter list. */
 571         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 572         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 573 };
 574
 575 /* Per port data of shared IB device. */
 576 struct mlx5_dev_shared_port {
 577         uint32_t ih_port_id;
 578         uint32_t devx_ih_port_id;
 579         /*
 580          * Interrupt handler port_id. Used by shared interrupt
 581          * handler to find the corresponding rte_eth device
 582          * by IB port index. If value is equal or greater
 583          * RTE_MAX_ETHPORTS it means there is no subhandler
 584          * installed for specified IB port index.
 585          */
 586         struct mlx5_age_info age_info;
 587         /* Aging information for per port. */
 588 };
 589
 590 /*
 591  * Max number of actions per DV flow.
 592  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 593  * in rdma-core file providers/mlx5/verbs.c.
 594  */
 595 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 596
 597 /*ASO flow meter structures*/
 598 /* Modify this value if enum rte_mtr_color changes. */
 599 #define RTE_MTR_DROPPED RTE_COLORS
 600 /* Yellow is not supported. */
 601 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_GREEN + 1)
 602 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 603 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 604 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 605 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 606 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 607 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 608 #define MLX5_MTR_TABLE_ID_DROP 2
 609
 610 enum mlx5_meter_domain {
 611         MLX5_MTR_DOMAIN_INGRESS,
 612         MLX5_MTR_DOMAIN_EGRESS,
 613         MLX5_MTR_DOMAIN_TRANSFER,
 614         MLX5_MTR_DOMAIN_MAX,
 615 };
 616 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 617 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 618 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 619 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 620                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 621                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 622
 623 /*
 624  * Meter sub-policy structure.
 625  * Each RSS TIR in meter policy need its own sub-policy resource.
 626  */
 627 struct mlx5_flow_meter_sub_policy {
 628         uint32_t main_policy_id:1;
 629         /* Main policy id is same as this sub_policy id. */
 630         uint32_t idx:31;
 631         /* Index to sub_policy ipool entity. */
 632         void *main_policy;
 633         /* Point to struct mlx5_flow_meter_policy. */
 634         struct mlx5_flow_tbl_resource *tbl_rsc;
 635         /* The sub-policy table resource. */
 636         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 637         /* Index to TIR resource. */
 638         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 639         /* Meter jump/drop table. */
 640         struct mlx5_flow_dv_matcher *color_matcher[RTE_COLORS];
 641         /* Matcher for Color. */
 642         void *color_rule[RTE_COLORS];
 643         /* Meter green/yellow/drop rule. */
 644 };
 645
 646 struct mlx5_meter_policy_acts {
 647         uint8_t actions_n;
 648         /* Number of actions. */
 649         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 650         /* Action list. */
 651 };
 652
 653 struct mlx5_meter_policy_action_container {
 654         uint32_t rix_mark;
 655         /* Index to the mark action. */
 656         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 657         /* Pointer to modify header resource in cache. */
 658         uint8_t fate_action;
 659         /* Fate action type. */
 660         union {
 661                 struct rte_flow_action *rss;
 662                 /* Rss action configuration. */
 663                 uint32_t rix_port_id_action;
 664                 /* Index to port ID action resource. */
 665                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 666                 /* Jump/drop action per color. */
 667         };
 668 };
 669
 670 /* Flow meter policy parameter structure. */
 671 struct mlx5_flow_meter_policy {
 672         uint32_t is_rss:1;
 673         /* Is RSS policy table. */
 674         uint32_t ingress:1;
 675         /* Rule applies to ingress domain. */
 676         uint32_t egress:1;
 677         /* Rule applies to egress domain. */
 678         uint32_t transfer:1;
 679         /* Rule applies to transfer domain. */
 680         rte_spinlock_t sl;
 681         uint32_t ref_cnt;
 682         /* Use count. */
 683         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 684         /* Policy actions container. */
 685         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 686         /* drop action for red color. */
 687         uint16_t sub_policy_num;
 688         /* Count sub policy tables, 3 bits per domain. */
 689         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 690         /* Sub policy table array must be the end of struct. */
 691 };
 692
 693 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 694 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 695 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 696 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 697 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 698
 699 /* Flow meter default policy parameter structure.
 700  * Policy index 0 is reserved by default policy table.
 701  * Action per color as below:
 702  * green - do nothing, yellow - do nothing, red - drop
 703  */
 704 struct mlx5_flow_meter_def_policy {
 705         struct mlx5_flow_meter_sub_policy sub_policy;
 706         /* Policy rules jump to other tables. */
 707         void *dr_jump_action[RTE_COLORS];
 708         /* Jump action per color. */
 709 };
 710
 711 /* Meter parameter structure. */
 712 struct mlx5_flow_meter_info {
 713         uint32_t meter_id;
 714         /**< Meter id. */
 715         uint32_t policy_id;
 716         /* Policy id, the first sub_policy idx. */
 717         struct mlx5_flow_meter_profile *profile;
 718         /**< Meter profile parameters. */
 719         rte_spinlock_t sl; /**< Meter action spinlock. */
 720         /** Set of stats counters to be enabled.
 721          * @see enum rte_mtr_stats_type
 722          */
 723         uint32_t bytes_dropped:1;
 724         /** Set bytes dropped stats to be enabled. */
 725         uint32_t pkts_dropped:1;
 726         /** Set packets dropped stats to be enabled. */
 727         uint32_t active_state:1;
 728         /**< Meter hw active state. */
 729         uint32_t shared:1;
 730         /**< Meter shared or not. */
 731         uint32_t is_enable:1;
 732         /**< Meter disable/enable state. */
 733         uint32_t ingress:1;
 734         /**< Rule applies to egress traffic. */
 735         uint32_t egress:1;
 736         /**
 737          * Instead of simply matching the properties of traffic as it would
 738          * appear on a given DPDK port ID, enabling this attribute transfers
 739          * a flow rule to the lowest possible level of any device endpoints
 740          * found in the pattern.
 741          *
 742          * When supported, this effectively enables an application to
 743          * re-route traffic not necessarily intended for it (e.g. coming
 744          * from or addressed to different physical ports, VFs or
 745          * applications) at the device level.
 746          *
 747          * It complements the behavior of some pattern items such as
 748          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 749          *
 750          * When transferring flow rules, ingress and egress attributes keep
 751          * their original meaning, as if processing traffic emitted or
 752          * received by the application.
 753          */
 754         uint32_t transfer:1;
 755         uint32_t def_policy:1;
 756         /* Meter points to default policy. */
 757         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 758         /* Meter drop rule in drop table. */
 759         uint32_t drop_cnt;
 760         /**< Color counter for drop. */
 761         uint32_t ref_cnt;
 762         /**< Use count. */
 763         struct mlx5_indexed_pool *flow_ipool;
 764         /**< Index pool for flow id. */
 765         void *meter_action;
 766         /**< Flow meter action. */
 767 };
 768
 769 /* PPS(packets per second) map to BPS(Bytes per second).
 770  * HW treat packet as 128bytes in PPS mode
 771  */
 772 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 773
 774 /* RFC2697 parameter structure. */
 775 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 776         rte_be32_t cbs_cir;
 777         /*
 778          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 779          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 780          */
 781         rte_be32_t ebs_eir;
 782         /*
 783          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 784          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 785          */
 786 };
 787
 788 /* Flow meter profile structure. */
 789 struct mlx5_flow_meter_profile {
 790         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 791         /**< Pointer to the next flow meter structure. */
 792         uint32_t id; /**< Profile id. */
 793         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 794         union {
 795                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 796                 /**< srtcm_rfc2697 struct. */
 797         };
 798         uint32_t ref_cnt; /**< Use count. */
 799 };
 800
 801 /* 2 meters in each ASO cache line */
 802 #define MLX5_MTRS_CONTAINER_RESIZE 64
 803 /*
 804  * The pool index and offset of meter in the pool array makes up the
 805  * meter index. In case the meter is from pool 0 and offset 0, it
 806  * should plus 1 to avoid index 0, since 0 means invalid meter index
 807  * currently.
 808  */
 809 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 810                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 811
 812 /*aso flow meter state*/
 813 enum mlx5_aso_mtr_state {
 814         ASO_METER_FREE, /* In free list. */
 815         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 816         ASO_METER_READY, /* CQE received. */
 817 };
 818
 819 /* Generic aso_flow_meter information. */
 820 struct mlx5_aso_mtr {
 821         LIST_ENTRY(mlx5_aso_mtr) next;
 822         struct mlx5_flow_meter_info fm;
 823         /**< Pointer to the next aso flow meter structure. */
 824         uint8_t state; /**< ASO flow meter state. */
 825         uint8_t offset;
 826 };
 827
 828 /* Generic aso_flow_meter pool structure. */
 829 struct mlx5_aso_mtr_pool {
 830         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 831         /*Must be the first in pool*/
 832         struct mlx5_devx_obj *devx_obj;
 833         /* The devx object of the minimum aso flow meter ID. */
 834         uint32_t index; /* Pool index in management structure. */
 835 };
 836
 837 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 838 /* Pools management structure for ASO flow meter pools. */
 839 struct mlx5_aso_mtr_pools_mng {
 840         volatile uint16_t n_valid; /* Number of valid pools. */
 841         uint16_t n; /* Number of pools. */
 842         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 843         struct aso_meter_list meters; /* Free ASO flow meter list. */
 844         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 845         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 846 };
 847
 848 /* Meter management structure for global flow meter resource. */
 849 struct mlx5_flow_mtr_mng {
 850         struct mlx5_aso_mtr_pools_mng pools_mng;
 851         /* Pools management structure for ASO flow meter pools. */
 852         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 853         /* Default policy table. */
 854         uint32_t def_policy_id;
 855         /* Default policy id. */
 856         uint32_t def_policy_ref_cnt;
 857         /** def_policy meter use count. */
 858         struct mlx5_l3t_tbl *policy_idx_tbl;
 859         /* Policy index lookup table. */
 860         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 861         /* Meter drop table. */
 862         struct mlx5_flow_dv_matcher *
 863                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 864         /* Matcher meter in drop table. */
 865         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 866         /* Default matcher in drop table. */
 867         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 868         /* Default rule in drop table. */
 869         uint8_t max_mtr_bits;
 870         /* Indicate how many bits are used by meter id at the most. */
 871         uint8_t max_mtr_flow_bits;
 872         /* Indicate how many bits are used by meter flow id at the most. */
 873 };
 874
 875 /* Table key of the hash organization. */
 876 union mlx5_flow_tbl_key {
 877         struct {
 878                 /* Table ID should be at the lowest address. */
 879                 uint32_t level; /**< Level of the table. */
 880                 uint32_t id:22; /**< ID of the table. */
 881                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 882                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 883                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 884                 uint32_t reserved:7;    /**< must be zero for comparison. */
 885         };
 886         uint64_t v64;                   /**< full 64bits value of key */
 887 };
 888
 889 /* Table structure. */
 890 struct mlx5_flow_tbl_resource {
 891         void *obj; /**< Pointer to DR table object. */
 892         uint32_t refcnt; /**< Reference counter. */
 893 };
 894
 895 #define MLX5_MAX_TABLES UINT16_MAX
 896 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 897 /* Reserve the last two tables for metadata register copy. */
 898 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 899 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 900 /* Tables for metering splits should be added here. */
 901 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 902 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 903 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 904 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 905 #define MLX5_FLOW_TABLE_FACTOR 10
 906
 907 /* ID generation structure. */
 908 struct mlx5_flow_id_pool {
 909         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 910         uint32_t base_index;
 911         /**< The next index that can be used without any free elements. */
 912         uint32_t *curr; /**< Pointer to the index to pop. */
 913         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 914         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 915 };
 916
 917 /* Tx pacing queue structure - for Clock and Rearm queues. */
 918 struct mlx5_txpp_wq {
 919         /* Completion Queue related data.*/
 920         struct mlx5_devx_cq cq_obj;
 921         uint32_t cq_ci:24;
 922         uint32_t arm_sn:2;
 923         /* Send Queue related data.*/
 924         struct mlx5_devx_sq sq_obj;
 925         uint16_t sq_size; /* Number of WQEs in the queue. */
 926         uint16_t sq_ci; /* Next WQE to execute. */
 927 };
 928
 929 /* Tx packet pacing internal timestamp. */
 930 struct mlx5_txpp_ts {
 931         uint64_t ci_ts;
 932         uint64_t ts;
 933 };
 934
 935 /* Tx packet pacing structure. */
 936 struct mlx5_dev_txpp {
 937         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 938         uint32_t refcnt; /* Pacing reference counter. */
 939         uint32_t freq; /* Timestamp frequency, Hz. */
 940         uint32_t tick; /* Completion tick duration in nanoseconds. */
 941         uint32_t test; /* Packet pacing test mode. */
 942         int32_t skew; /* Scheduling skew. */
 943         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 944         void *echan; /* Event Channel. */
 945         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 946         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 947         void *pp; /* Packet pacing context. */
 948         uint16_t pp_id; /* Packet pacing context index. */
 949         uint16_t ts_n; /* Number of captured timestamps. */
 950         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 951         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 952         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 953         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 954         /* Statistics counters. */
 955         uint64_t err_miss_int; /* Missed service interrupt. */
 956         uint64_t err_rearm_queue; /* Rearm Queue errors. */
 957         uint64_t err_clock_queue; /* Clock Queue errors. */
 958         uint64_t err_ts_past; /* Timestamp in the past. */
 959         uint64_t err_ts_future; /* Timestamp in the distant future. */
 960 };
 961
 962 /* Supported flex parser profile ID. */
 963 enum mlx5_flex_parser_profile_id {
 964         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 965         MLX5_FLEX_PARSER_MAX = 8,
 966 };
 967
 968 /* Sample ID information of flex parser structure. */
 969 struct mlx5_flex_parser_profiles {
 970         uint32_t num;           /* Actual number of samples. */
 971         uint32_t ids[8];        /* Sample IDs for this profile. */
 972         uint8_t offset[8];      /* Bytes offset of each parser. */
 973         void *obj;              /* Flex parser node object. */
 974 };
 975
 976 /* Max member ports per bonding device. */
 977 #define MLX5_BOND_MAX_PORTS 2
 978
 979 /* Bonding device information. */
 980 struct mlx5_bond_info {
 981         int n_port; /* Number of bond member ports. */
 982         uint32_t ifindex;
 983         char ifname[MLX5_NAMESIZE + 1];
 984         struct {
 985                 char ifname[MLX5_NAMESIZE + 1];
 986                 uint32_t ifindex;
 987                 struct rte_pci_addr pci_addr;
 988         } ports[MLX5_BOND_MAX_PORTS];
 989 };
 990
 991 /* Number of connection tracking objects per pool: must be a power of 2. */
 992 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
 993
 994 /* ASO Conntrack state. */
 995 enum mlx5_aso_ct_state {
 996         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
 997         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
 998         ASO_CONNTRACK_READY, /* CQE received w/o error. */
 999         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1000         ASO_CONNTRACK_MAX, /* Guard. */
1001 };
1002
1003 /* Generic ASO connection tracking structure. */
1004 struct mlx5_aso_ct_action {
1005         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1006         void *dr_action_orig; /* General action object for original dir. */
1007         void *dr_action_rply; /* General action object for reply dir. */
1008         uint32_t refcnt; /* Action used count in device flows. */
1009         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1010         uint16_t peer; /* The only peer port index could also use this CT. */
1011         enum mlx5_aso_ct_state state; /* ASO CT state. */
1012         bool is_original; /* The direction of the DR action to be used. */
1013 };
1014
1015 /* ASO connection tracking software pool definition. */
1016 struct mlx5_aso_ct_pool {
1017         uint16_t index; /* Pool index in pools array. */
1018         struct mlx5_devx_obj *devx_obj;
1019         /* The first devx object in the bulk, used for freeing (not yet). */
1020         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1021         /* CT action structures bulk. */
1022 };
1023
1024 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1025
1026 /* Pools management structure for ASO connection tracking pools. */
1027 struct mlx5_aso_ct_pools_mng {
1028         struct mlx5_aso_ct_pool **pools;
1029         uint16_t n; /* Total number of pools. */
1030         uint16_t next; /* Number of pools in use, index of next free pool. */
1031         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1032         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1033         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1034         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1035 };
1036
1037 /*
1038  * Shared Infiniband device context for Master/Representors
1039  * which belong to same IB device with multiple IB ports.
1040  **/
1041 struct mlx5_dev_ctx_shared {
1042         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1043         uint32_t refcnt;
1044         uint32_t devx:1; /* Opened with DV. */
1045         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1046         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
1047         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
1048         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
1049         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1050         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1051         uint32_t max_port; /* Maximal IB device port index. */
1052         struct mlx5_bond_info bond; /* Bonding information. */
1053         void *ctx; /* Verbs/DV/DevX context. */
1054         void *pd; /* Protection Domain. */
1055         uint32_t pdn; /* Protection Domain number. */
1056         uint32_t tdn; /* Transport Domain number. */
1057         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1058         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1059         struct mlx5_dev_attr device_attr; /* Device properties. */
1060         int numa_node; /* Numa node of backing physical device. */
1061         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
1062         /**< Called by memory event callback. */
1063         struct mlx5_mr_share_cache share_cache;
1064         /* Packet pacing related structure. */
1065         struct mlx5_dev_txpp txpp;
1066         /* Shared DV/DR flow data section. */
1067         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1068         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1069         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
1070         void *fdb_domain; /* FDB Direct Rules name space handle. */
1071         void *rx_domain; /* RX Direct Rules name space handle. */
1072         void *tx_domain; /* TX Direct Rules name space handle. */
1073 #ifndef RTE_ARCH_64
1074         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
1075         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1076         /* UAR same-page access control required in 32bit implementations. */
1077 #endif
1078         struct mlx5_hlist *flow_tbls;
1079         struct mlx5_flow_tunnel_hub *tunnel_hub;
1080         /* Direct Rules tables for FDB, NIC TX+RX */
1081         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1082         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1083         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1084         struct mlx5_hlist *modify_cmds;
1085         struct mlx5_hlist *tag_table;
1086         struct mlx5_cache_list port_id_action_list; /* Port ID action cache. */
1087         struct mlx5_cache_list push_vlan_action_list; /* Push VLAN actions. */
1088         struct mlx5_cache_list sample_action_list; /* List of sample actions. */
1089         struct mlx5_cache_list dest_array_list;
1090         /* List of destination array actions. */
1091         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1092         void *default_miss_action; /* Default miss action. */
1093         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1094         /* Memory Pool for mlx5 flow resources. */
1095         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
1096         /* Shared interrupt handler section. */
1097         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
1098         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
1099         void *devx_comp; /* DEVX async comp obj. */
1100         struct mlx5_devx_obj *tis; /* TIS object. */
1101         struct mlx5_devx_obj *td; /* Transport domain. */
1102         void *tx_uar; /* Tx/packet pacing shared UAR. */
1103         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
1104         /* Flex parser profiles information. */
1105         void *devx_rx_uar; /* DevX UAR for Rx. */
1106         struct mlx5_aso_age_mng *aso_age_mng;
1107         /* Management data for aging mechanism using ASO Flow Hit. */
1108         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1109         /* Management structure for geneve tlv option */
1110         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1111         struct mlx5_flow_mtr_mng *mtrmng;
1112         /* Meter management structure. */
1113         struct mlx5_aso_ct_pools_mng *ct_mng;
1114         /* Management data for ASO connection tracking. */
1115         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1116 };
1117
1118 /*
1119  * Per-process private structure.
1120  * Caution, secondary process may rebuild the struct during port start.
1121  */
1122 struct mlx5_proc_priv {
1123         size_t uar_table_sz;
1124         /* Size of UAR register table. */
1125         void *uar_table[];
1126         /* Table of UAR registers for each process. */
1127 };
1128
1129 /* MTR profile list. */
1130 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1131 /* MTR list. */
1132 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1133
1134 /* RSS description. */
1135 struct mlx5_flow_rss_desc {
1136         uint32_t level;
1137         uint32_t queue_num; /**< Number of entries in @p queue. */
1138         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
1139         uint64_t hash_fields; /* Verbs Hash fields. */
1140         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1141         uint32_t key_len; /**< RSS hash key len. */
1142         uint32_t tunnel; /**< Queue in tunnel. */
1143         uint32_t shared_rss; /**< Shared RSS index. */
1144         struct mlx5_ind_table_obj *ind_tbl;
1145         /**< Indirection table for shared RSS hash RX queues. */
1146         union {
1147                 uint16_t *queue; /**< Destination queues. */
1148                 const uint16_t *const_q; /**< Const pointer convert. */
1149         };
1150 };
1151
1152 #define MLX5_PROC_PRIV(port_id) \
1153         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1154
1155 /* Verbs/DevX Rx queue elements. */
1156 struct mlx5_rxq_obj {
1157         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1158         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1159         int fd; /* File descriptor for event channel */
1160         RTE_STD_C11
1161         union {
1162                 struct {
1163                         void *wq; /* Work Queue. */
1164                         void *ibv_cq; /* Completion Queue. */
1165                         void *ibv_channel;
1166                 };
1167                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1168                 struct {
1169                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1170                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1171                         void *devx_channel;
1172                 };
1173         };
1174 };
1175
1176 /* Indirection table. */
1177 struct mlx5_ind_table_obj {
1178         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1179         uint32_t refcnt; /* Reference counter. */
1180         RTE_STD_C11
1181         union {
1182                 void *ind_table; /**< Indirection table. */
1183                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1184         };
1185         uint32_t queues_n; /**< Number of queues in the list. */
1186         uint16_t *queues; /**< Queue list. */
1187 };
1188
1189 /* Hash Rx queue. */
1190 __extension__
1191 struct mlx5_hrxq {
1192         struct mlx5_cache_entry entry; /* Cache entry. */
1193         uint32_t standalone:1; /* This object used in shared action. */
1194         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1195         RTE_STD_C11
1196         union {
1197                 void *qp; /* Verbs queue pair. */
1198                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1199         };
1200 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1201         void *action; /* DV QP action pointer. */
1202 #endif
1203         uint64_t hash_fields; /* Verbs Hash fields. */
1204         uint32_t rss_key_len; /* Hash key length in bytes. */
1205         uint32_t idx; /* Hash Rx queue index. */
1206         uint8_t rss_key[]; /* Hash key. */
1207 };
1208
1209 /* Verbs/DevX Tx queue elements. */
1210 struct mlx5_txq_obj {
1211         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1212         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1213         RTE_STD_C11
1214         union {
1215                 struct {
1216                         void *cq; /* Completion Queue. */
1217                         void *qp; /* Queue Pair. */
1218                 };
1219                 struct {
1220                         struct mlx5_devx_obj *sq;
1221                         /* DevX object for Sx queue. */
1222                         struct mlx5_devx_obj *tis; /* The TIS object. */
1223                 };
1224                 struct {
1225                         struct rte_eth_dev *dev;
1226                         struct mlx5_devx_cq cq_obj;
1227                         /* DevX CQ object and its resources. */
1228                         struct mlx5_devx_sq sq_obj;
1229                         /* DevX SQ object and its resources. */
1230                 };
1231         };
1232 };
1233
1234 enum mlx5_rxq_modify_type {
1235         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1236         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1237         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1238         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1239 };
1240
1241 enum mlx5_txq_modify_type {
1242         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1243         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1244         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1245 };
1246
1247 /* HW objects operations structure. */
1248 struct mlx5_obj_ops {
1249         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1250         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1251         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1252         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1253         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1254         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1255                              struct mlx5_ind_table_obj *ind_tbl);
1256         int (*ind_table_modify)(struct rte_eth_dev *dev,
1257                                 const unsigned int log_n,
1258                                 const uint16_t *queues, const uint32_t queues_n,
1259                                 struct mlx5_ind_table_obj *ind_tbl);
1260         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1261         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1262                         int tunnel __rte_unused);
1263         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1264                            const uint8_t *rss_key,
1265                            uint64_t hash_fields,
1266                            const struct mlx5_ind_table_obj *ind_tbl);
1267         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1268         int (*drop_action_create)(struct rte_eth_dev *dev);
1269         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1270         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1271         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1272                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1273         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1274 };
1275
1276 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1277
1278 /* MR operations structure. */
1279 struct mlx5_mr_ops {
1280         mlx5_reg_mr_t reg_mr;
1281         mlx5_dereg_mr_t dereg_mr;
1282 };
1283
1284 struct mlx5_priv {
1285         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1286         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1287         uint32_t dev_port; /* Device port number. */
1288         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1289         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1290         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1291         /* Bit-field of MAC addresses owned by the PMD. */
1292         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1293         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1294         /* Device properties. */
1295         uint16_t mtu; /* Configured MTU. */
1296         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1297         unsigned int representor:1; /* Device is a port representor. */
1298         unsigned int master:1; /* Device is a E-Switch master. */
1299         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1300         unsigned int sampler_en:1; /* Whether support sampler. */
1301         unsigned int mtr_en:1; /* Whether support meter. */
1302         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1303         uint16_t domain_id; /* Switch domain identifier. */
1304         uint16_t vport_id; /* Associated VF vport index (if any). */
1305         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1306         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1307         int32_t representor_id; /* -1 if not a representor. */
1308         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1309         unsigned int if_index; /* Associated kernel network device index. */
1310         /* RX/TX queues. */
1311         unsigned int rxqs_n; /* RX queues array size. */
1312         unsigned int txqs_n; /* TX queues array size. */
1313         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1314         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1315         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1316         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1317         unsigned int (*reta_idx)[]; /* RETA index table. */
1318         unsigned int reta_idx_n; /* RETA index size. */
1319         struct mlx5_drop drop_queue; /* Flow drop queues. */
1320         uint32_t flows; /* RTE Flow rules. */
1321         uint32_t ctrl_flows; /* Control flow rules. */
1322         rte_spinlock_t flow_list_lock;
1323         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1324         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1325         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1326         struct mlx5_cache_list hrxqs; /* Hash Rx queues. */
1327         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1328         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1329         /* Indirection tables. */
1330         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1331         /* Pointer to next element. */
1332         uint32_t refcnt; /**< Reference counter. */
1333         /**< Verbs modify header action object. */
1334         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1335         uint8_t max_lro_msg_size;
1336         /* Tags resources cache. */
1337         uint32_t link_speed_capa; /* Link speed capabilities. */
1338         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1339         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1340         struct mlx5_dev_config config; /* Device configuration. */
1341         /* Context for Verbs allocator. */
1342         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1343         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1344         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1345         struct mlx5_hlist *mreg_cp_tbl;
1346         /* Hash table of Rx metadata register copy table. */
1347         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1348         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1349         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
1350         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1351         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1352         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1353         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1354         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1355         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1356         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1357         uint32_t rss_shared_actions; /* RSS shared actions. */
1358         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1359         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1360 };
1361
1362 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1363 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1364
1365 struct rte_hairpin_peer_info {
1366         uint32_t qp_id;
1367         uint32_t vhca_id;
1368         uint16_t peer_q;
1369         uint16_t tx_explicit;
1370         uint16_t manual_bind;
1371 };
1372
1373 /* mlx5.c */
1374
1375 int mlx5_getenv_int(const char *);
1376 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1377 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1378 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1379                               struct rte_eth_udp_tunnel *udp_tunnel);
1380 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
1381 int mlx5_dev_close(struct rte_eth_dev *dev);
1382 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1383 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1384
1385 /* Macro to iterate over all valid ports for mlx5 driver. */
1386 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
1387         for (port_id = mlx5_eth_find_next(0, pci_dev); \
1388              port_id < RTE_MAX_ETHPORTS; \
1389              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
1390 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1391 struct mlx5_dev_ctx_shared *
1392 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1393                            const struct mlx5_dev_config *config);
1394 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1395 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1396 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1397 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1398                          struct mlx5_dev_config *config);
1399 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1400 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1401                                   struct mlx5_dev_config *config);
1402 int mlx5_dev_configure(struct rte_eth_dev *dev);
1403 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1404 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1405 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1406 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1407                          struct rte_eth_hairpin_cap *cap);
1408 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1409 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1410 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1411 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1412 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1413
1414 /* mlx5_ethdev.c */
1415
1416 int mlx5_dev_configure(struct rte_eth_dev *dev);
1417 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1418                               struct rte_eth_representor_info *info);
1419 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1420                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1421 #define MLX5_REPRESENTOR_REPR(repr_id) \
1422                 ((repr_id) & 0xfff)
1423 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1424                 (((repr_id) >> 12) & 3)
1425 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1426                                     enum rte_eth_representor_type hpf_type);
1427 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1428                         size_t fw_size);
1429 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1430                        struct rte_eth_dev_info *info);
1431 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1432 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1433 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1434                          struct rte_eth_hairpin_cap *cap);
1435 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1436 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1437 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1438 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1439
1440 /* mlx5_ethdev_os.c */
1441
1442 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1443                         char (*ifname)[MLX5_NAMESIZE]);
1444 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1445 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1446 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1447 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1448 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1449 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1450 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1451                            struct rte_eth_fc_conf *fc_conf);
1452 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1453                            struct rte_eth_fc_conf *fc_conf);
1454 void mlx5_dev_interrupt_handler(void *arg);
1455 void mlx5_dev_interrupt_handler_devx(void *arg);
1456 int mlx5_set_link_down(struct rte_eth_dev *dev);
1457 int mlx5_set_link_up(struct rte_eth_dev *dev);
1458 int mlx5_is_removed(struct rte_eth_dev *dev);
1459 int mlx5_sysfs_switch_info(unsigned int ifindex,
1460                            struct mlx5_switch_info *info);
1461 void mlx5_translate_port_name(const char *port_name_in,
1462                               struct mlx5_switch_info *port_info_out);
1463 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1464                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1465 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1466                          char *ifname);
1467 int mlx5_get_module_info(struct rte_eth_dev *dev,
1468                          struct rte_eth_dev_module_info *modinfo);
1469 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1470                            struct rte_dev_eeprom_info *info);
1471 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1472                           const char *ctr_name, uint64_t *stat);
1473 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1474 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1475 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1476
1477 /* mlx5_mac.c */
1478
1479 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1480 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1481                       uint32_t index, uint32_t vmdq);
1482 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1483 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1484                         struct rte_ether_addr *mc_addr_set,
1485                         uint32_t nb_mc_addr);
1486
1487 /* mlx5_rss.c */
1488
1489 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1490                          struct rte_eth_rss_conf *rss_conf);
1491 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1492                            struct rte_eth_rss_conf *rss_conf);
1493 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1494 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1495                             struct rte_eth_rss_reta_entry64 *reta_conf,
1496                             uint16_t reta_size);
1497 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1498                              struct rte_eth_rss_reta_entry64 *reta_conf,
1499                              uint16_t reta_size);
1500
1501 /* mlx5_rxmode.c */
1502
1503 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1504 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1505 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1506 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1507
1508 /* mlx5_stats.c */
1509
1510 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1511 int mlx5_stats_reset(struct rte_eth_dev *dev);
1512 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1513                     unsigned int n);
1514 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1515 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1516                           struct rte_eth_xstat_name *xstats_names,
1517                           unsigned int n);
1518
1519 /* mlx5_vlan.c */
1520
1521 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1522 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1523 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1524
1525 /* mlx5_vlan_os.c */
1526
1527 void mlx5_vlan_vmwa_exit(void *ctx);
1528 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1529                             struct mlx5_vf_vlan *vf_vlan);
1530 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1531                             struct mlx5_vf_vlan *vf_vlan);
1532 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1533
1534 /* mlx5_trigger.c */
1535
1536 int mlx5_dev_start(struct rte_eth_dev *dev);
1537 int mlx5_dev_stop(struct rte_eth_dev *dev);
1538 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1539 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1540 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1541 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1542                                    struct rte_hairpin_peer_info *current_info,
1543                                    struct rte_hairpin_peer_info *peer_info,
1544                                    uint32_t direction);
1545 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1546                                  struct rte_hairpin_peer_info *peer_info,
1547                                  uint32_t direction);
1548 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1549                                    uint32_t direction);
1550 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1551 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1552 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1553                                 size_t len, uint32_t direction);
1554
1555 /* mlx5_flow.c */
1556
1557 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1558 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1559 void mlx5_flow_print(struct rte_flow *flow);
1560 int mlx5_flow_validate(struct rte_eth_dev *dev,
1561                        const struct rte_flow_attr *attr,
1562                        const struct rte_flow_item items[],
1563                        const struct rte_flow_action actions[],
1564                        struct rte_flow_error *error);
1565 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1566                                   const struct rte_flow_attr *attr,
1567                                   const struct rte_flow_item items[],
1568                                   const struct rte_flow_action actions[],
1569                                   struct rte_flow_error *error);
1570 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1571                       struct rte_flow_error *error);
1572 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1573 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1574 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1575                     const struct rte_flow_action *action, void *data,
1576                     struct rte_flow_error *error);
1577 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1578                       struct rte_flow_error *error);
1579 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1580 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1581 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1582 int mlx5_flow_verify(struct rte_eth_dev *dev);
1583 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1584 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1585                         struct rte_flow_item_eth *eth_spec,
1586                         struct rte_flow_item_eth *eth_mask,
1587                         struct rte_flow_item_vlan *vlan_spec,
1588                         struct rte_flow_item_vlan *vlan_mask);
1589 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1590                    struct rte_flow_item_eth *eth_spec,
1591                    struct rte_flow_item_eth *eth_mask);
1592 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1593 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1594 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1595                                        uint64_t async_id, int status);
1596 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1597 void mlx5_flow_query_alarm(void *arg);
1598 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1599 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1600 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1601                        bool clear, uint64_t *pkts, uint64_t *bytes);
1602 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1603                         FILE *file, struct rte_flow_error *error);
1604 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1605 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1606                         uint32_t nb_contexts, struct rte_flow_error *error);
1607
1608 /* mlx5_mp_os.c */
1609
1610 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1611                               const void *peer);
1612 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1613                                 const void *peer);
1614 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1615 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1616 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1617                                  enum mlx5_mp_req_type req_type);
1618
1619 /* mlx5_socket.c */
1620
1621 int mlx5_pmd_socket_init(void);
1622
1623 /* mlx5_flow_meter.c */
1624
1625 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1626 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1627                 uint32_t meter_id, uint32_t *mtr_idx);
1628 struct mlx5_flow_meter_info *
1629 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1630 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1631                            struct mlx5_flow_meter_info *fm,
1632                            const struct rte_flow_attr *attr,
1633                            struct rte_flow_error *error);
1634 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1635                             struct mlx5_flow_meter_info *fm);
1636 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1637                 (struct rte_eth_dev *dev,
1638                 uint32_t policy_id,
1639                 uint32_t *policy_idx);
1640 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1641                           struct rte_mtr_error *error);
1642
1643 /* mlx5_os.c */
1644 struct rte_pci_driver;
1645 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1646 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1647 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1648                          const struct mlx5_dev_config *config,
1649                          struct mlx5_dev_ctx_shared *sh);
1650 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1651 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1652                        struct rte_pci_device *pci_dev);
1653 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1654 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1655 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1656                            mlx5_dereg_mr_t *dereg_mr_cb);
1657 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1658 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1659                          uint32_t index);
1660 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1661                                struct rte_ether_addr *mac_addr,
1662                                int vf_index);
1663 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1664 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1665 int mlx5_os_set_nonblock_channel_fd(int fd);
1666 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1667
1668 /* mlx5_txpp.c */
1669
1670 int mlx5_txpp_start(struct rte_eth_dev *dev);
1671 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1672 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1673 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1674                          struct rte_eth_xstat *stats,
1675                          unsigned int n, unsigned int n_used);
1676 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1677 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1678                                struct rte_eth_xstat_name *xstats_names,
1679                                unsigned int n, unsigned int n_used);
1680 void mlx5_txpp_interrupt_handler(void *cb_arg);
1681
1682 /* mlx5_rxtx.c */
1683
1684 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1685
1686 /* mlx5_flow_aso.c */
1687
1688 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1689                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1690 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1691 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1692 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1693                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1694 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1695                 struct mlx5_aso_mtr *mtr);
1696 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1697                 struct mlx5_aso_mtr *mtr);
1698
1699 #endif /* RTE_PMD_MLX5_H_ */