drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include <mlx5_glue.h>
  36 #include <mlx5_devx_cmds.h>
  37 #include <mlx5_prm.h>
  38 #include <mlx5_nl.h>
  39 #include <mlx5_common_mp.h>
  40 #include <mlx5_common_mr.h>
  41
  42 #include "mlx5_defs.h"
  43 #include "mlx5_utils.h"
  44 #include "mlx5_autoconf.h"
  45
  46
  47 enum mlx5_ipool_index {
  48 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  49         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  50         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  51         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  52         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  53         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  54 #endif
  55         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  56         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  57         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  58         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  59         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  60         MLX5_IPOOL_MAX,
  61 };
  62
  63 /** Key string for IPC. */
  64 #define MLX5_MP_NAME "net_mlx5_mp"
  65
  66
  67 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
  68
  69 /* Shared data between primary and secondary processes. */
  70 struct mlx5_shared_data {
  71         rte_spinlock_t lock;
  72         /* Global spinlock for primary and secondary processes. */
  73         int init_done; /* Whether primary has done initialization. */
  74         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
  75         struct mlx5_dev_list mem_event_cb_list;
  76         rte_rwlock_t mem_event_rwlock;
  77 };
  78
  79 /* Per-process data structure, not visible to other processes. */
  80 struct mlx5_local_data {
  81         int init_done; /* Whether a secondary has done initialization. */
  82 };
  83
  84 extern struct mlx5_shared_data *mlx5_shared_data;
  85
  86 struct mlx5_counter_ctrl {
  87         /* Name of the counter. */
  88         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
  89         /* Name of the counter on the device table. */
  90         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
  91         uint32_t ib:1; /**< Nonzero for IB counters. */
  92 };
  93
  94 struct mlx5_xstats_ctrl {
  95         /* Number of device stats. */
  96         uint16_t stats_n;
  97         /* Number of device stats identified by PMD. */
  98         uint16_t  mlx5_stats_n;
  99         /* Index in the device counters table. */
 100         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 101         uint64_t base[MLX5_MAX_XSTATS];
 102         uint64_t xstats[MLX5_MAX_XSTATS];
 103         uint64_t hw_stats[MLX5_MAX_XSTATS];
 104         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 105 };
 106
 107 struct mlx5_stats_ctrl {
 108         /* Base for imissed counter. */
 109         uint64_t imissed_base;
 110         uint64_t imissed;
 111 };
 112
 113 /* Default PMD specific parameter value. */
 114 #define MLX5_ARG_UNSET (-1)
 115
 116 #define MLX5_LRO_SUPPORTED(dev) \
 117         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 118
 119 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 120 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 121
 122 /* Maximal size of aggregated LRO packet. */
 123 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 124
 125 /* LRO configurations structure. */
 126 struct mlx5_lro_config {
 127         uint32_t supported:1; /* Whether LRO is supported. */
 128         uint32_t timeout; /* User configuration. */
 129 };
 130
 131 /*
 132  * Device configuration structure.
 133  *
 134  * Merged configuration from:
 135  *
 136  *  - Device capabilities,
 137  *  - User device parameters disabled features.
 138  */
 139 struct mlx5_dev_config {
 140         unsigned int hw_csum:1; /* Checksum offload is supported. */
 141         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 142         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 143         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 144         unsigned int hw_padding:1; /* End alignment padding is supported. */
 145         unsigned int vf:1; /* This is a VF. */
 146         unsigned int tunnel_en:1;
 147         /* Whether tunnel stateless offloads are supported. */
 148         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 149         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 150         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 151         unsigned int tso:1; /* Whether TSO is supported. */
 152         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 153         unsigned int mr_ext_memseg_en:1;
 154         /* Whether memseg should be extended for MR creation. */
 155         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 156         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 157         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 158         unsigned int dv_flow_en:1; /* Enable DV flow. */
 159         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 160         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 161         unsigned int devx:1; /* Whether devx interface is available or not. */
 162         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 163         struct {
 164                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 165                 unsigned int stride_num_n; /* Number of strides. */
 166                 unsigned int stride_size_n; /* Size of a stride. */
 167                 unsigned int min_stride_size_n; /* Min size of a stride. */
 168                 unsigned int max_stride_size_n; /* Max size of a stride. */
 169                 unsigned int max_memcpy_len;
 170                 /* Maximum packet size to memcpy Rx packets. */
 171                 unsigned int min_rxqs_num;
 172                 /* Rx queue count threshold to enable MPRQ. */
 173         } mprq; /* Configurations for Multi-Packet RQ. */
 174         int mps; /* Multi-packet send supported mode. */
 175         int dbnc; /* Skip doorbell register write barrier. */
 176         unsigned int flow_prio; /* Number of flow priorities. */
 177         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 178         /* Availibility of mreg_c's. */
 179         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 180         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 181         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 182         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 183         int txqs_inline; /* Queue number threshold for inlining. */
 184         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 185         int txq_inline_max; /* Max packet size for inlining with SEND. */
 186         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 187         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 188         struct mlx5_lro_config lro; /* LRO configuration. */
 189 };
 190
 191
 192 /**
 193  * Type of object being allocated.
 194  */
 195 enum mlx5_verbs_alloc_type {
 196         MLX5_VERBS_ALLOC_TYPE_NONE,
 197         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 198         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 199 };
 200
 201 /* Structure for VF VLAN workaround. */
 202 struct mlx5_vf_vlan {
 203         uint32_t tag:12;
 204         uint32_t created:1;
 205 };
 206
 207 /**
 208  * Verbs allocator needs a context to know in the callback which kind of
 209  * resources it is allocating.
 210  */
 211 struct mlx5_verbs_alloc_ctx {
 212         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 213         const void *obj; /* Pointer to the DPDK object. */
 214 };
 215
 216 /* Flow drop context necessary due to Verbs API. */
 217 struct mlx5_drop {
 218         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 219         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 220 };
 221
 222 #define MLX5_COUNTERS_PER_POOL 512
 223 #define MLX5_MAX_PENDING_QUERIES 4
 224 #define MLX5_CNT_CONTAINER_RESIZE 64
 225 /*
 226  * The pool index and offset of counter in the pool array makes up the
 227  * counter index. In case the counter is from pool 0 and offset 0, it
 228  * should plus 1 to avoid index 0, since 0 means invalid counter index
 229  * currently.
 230  */
 231 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 232         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 233 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) (&((struct mlx5_flow_counter_ext *) \
 234                             ((pool) + 1))[((cnt) - (pool)->counters_raw)])
 235 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 236                               (&((struct mlx5_flow_counter_ext *) \
 237                               ((pool) + 1))[offset])
 238
 239 struct mlx5_flow_counter_pool;
 240
 241 struct flow_counter_stats {
 242         uint64_t hits;
 243         uint64_t bytes;
 244 };
 245
 246 /* Generic counters information. */
 247 struct mlx5_flow_counter {
 248         TAILQ_ENTRY(mlx5_flow_counter) next;
 249         /**< Pointer to the next flow counter structure. */
 250         union {
 251                 uint64_t hits; /**< Reset value of hits packets. */
 252                 int64_t query_gen; /**< Generation of the last release. */
 253         };
 254         uint64_t bytes; /**< Reset value of bytes. */
 255         void *action; /**< Pointer to the dv action. */
 256 };
 257
 258 /* Extend counters information for none batch counters. */
 259 struct mlx5_flow_counter_ext {
 260         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 261         uint32_t batch: 1;
 262         /**< Whether the counter was allocated by batch command. */
 263         uint32_t ref_cnt:30; /**< Reference counter. */
 264         uint32_t id; /**< User counter ID. */
 265         union {  /**< Holds the counters for the rule. */
 266 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 267                 struct ibv_counter_set *cs;
 268 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 269                 struct ibv_counters *cs;
 270 #endif
 271                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 272         };
 273 };
 274
 275
 276 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 277
 278 /* Generic counter pool structure - query is in pool resolution. */
 279 struct mlx5_flow_counter_pool {
 280         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 281         struct mlx5_counters counters; /* Free counter list. */
 282         union {
 283                 struct mlx5_devx_obj *min_dcs;
 284                 rte_atomic64_t a64_dcs;
 285         };
 286         /* The devx object of the minimum counter ID. */
 287         rte_atomic64_t start_query_gen; /* Query start round. */
 288         rte_atomic64_t end_query_gen; /* Query end round. */
 289         uint32_t index; /* Pool index in container. */
 290         rte_spinlock_t sl; /* The pool lock. */
 291         struct mlx5_counter_stats_raw *raw;
 292         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 293         struct mlx5_flow_counter counters_raw[MLX5_COUNTERS_PER_POOL];
 294         /* The pool counters memory. */
 295 };
 296
 297 struct mlx5_counter_stats_raw;
 298
 299 /* Memory management structure for group of counter statistics raws. */
 300 struct mlx5_counter_stats_mem_mng {
 301         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 302         struct mlx5_counter_stats_raw *raws;
 303         struct mlx5_devx_obj *dm;
 304         struct mlx5dv_devx_umem *umem;
 305 };
 306
 307 /* Raw memory structure for the counter statistics values of a pool. */
 308 struct mlx5_counter_stats_raw {
 309         LIST_ENTRY(mlx5_counter_stats_raw) next;
 310         int min_dcs_id;
 311         struct mlx5_counter_stats_mem_mng *mem_mng;
 312         volatile struct flow_counter_stats *data;
 313 };
 314
 315 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 316
 317 /* Container structure for counter pools. */
 318 struct mlx5_pools_container {
 319         rte_atomic16_t n_valid; /* Number of valid pools. */
 320         uint16_t n; /* Number of pools. */
 321         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 322         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 323         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 324         /* Hold the memory management for the next allocated pools raws. */
 325 };
 326
 327 /* Counter global management structure. */
 328 struct mlx5_flow_counter_mng {
 329         uint8_t mhi[2]; /* master \ host container index. */
 330         struct mlx5_pools_container ccont[2 * 2];
 331         /* 2 containers for single and for batch for double-buffer. */
 332         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 333         uint8_t pending_queries;
 334         uint8_t batch;
 335         uint16_t pool_index;
 336         uint8_t query_thread_on;
 337         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 338         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 339 };
 340
 341 /* Per port data of shared IB device. */
 342 struct mlx5_ibv_shared_port {
 343         uint32_t ih_port_id;
 344         uint32_t devx_ih_port_id;
 345         /*
 346          * Interrupt handler port_id. Used by shared interrupt
 347          * handler to find the corresponding rte_eth device
 348          * by IB port index. If value is equal or greater
 349          * RTE_MAX_ETHPORTS it means there is no subhandler
 350          * installed for specified IB port index.
 351          */
 352 };
 353
 354 /* Table key of the hash organization. */
 355 union mlx5_flow_tbl_key {
 356         struct {
 357                 /* Table ID should be at the lowest address. */
 358                 uint32_t table_id;      /**< ID of the table. */
 359                 uint16_t reserved;      /**< must be zero for comparison. */
 360                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 361                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 362         };
 363         uint64_t v64;                   /**< full 64bits value of key */
 364 };
 365
 366 /* Table structure. */
 367 struct mlx5_flow_tbl_resource {
 368         void *obj; /**< Pointer to DR table object. */
 369         rte_atomic32_t refcnt; /**< Reference counter. */
 370 };
 371
 372 #define MLX5_MAX_TABLES UINT16_MAX
 373 #define MLX5_FLOW_TABLE_LEVEL_METER (UINT16_MAX - 3)
 374 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (UINT16_MAX - 2)
 375 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 376 /* Reserve the last two tables for metadata register copy. */
 377 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 378 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 379 /* Tables for metering splits should be added here. */
 380 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 381 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 382
 383 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 384 #define MLX5_DBR_SIZE 8
 385 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 386 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 387
 388 struct mlx5_devx_dbr_page {
 389         /* Door-bell records, must be first member in structure. */
 390         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 391         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 392         struct mlx5dv_devx_umem *umem;
 393         uint32_t dbr_count; /* Number of door-bell records in use. */
 394         /* 1 bit marks matching door-bell is in use. */
 395         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 396 };
 397
 398 /* ID generation structure. */
 399 struct mlx5_flow_id_pool {
 400         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 401         uint32_t base_index;
 402         /**< The next index that can be used without any free elements. */
 403         uint32_t *curr; /**< Pointer to the index to pop. */
 404         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 405         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 406 };
 407
 408 /*
 409  * Shared Infiniband device context for Master/Representors
 410  * which belong to same IB device with multiple IB ports.
 411  **/
 412 struct mlx5_ibv_shared {
 413         LIST_ENTRY(mlx5_ibv_shared) next;
 414         uint32_t refcnt;
 415         uint32_t devx:1; /* Opened with DV. */
 416         uint32_t max_port; /* Maximal IB device port index. */
 417         struct ibv_context *ctx; /* Verbs/DV context. */
 418         struct ibv_pd *pd; /* Protection Domain. */
 419         uint32_t pdn; /* Protection Domain number. */
 420         uint32_t tdn; /* Transport Domain number. */
 421         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 422         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 423         struct ibv_device_attr_ex device_attr; /* Device properties. */
 424         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 425         /**< Called by memory event callback. */
 426         struct mlx5_mr_share_cache share_cache;
 427         /* Shared DV/DR flow data section. */
 428         pthread_mutex_t dv_mutex; /* DV context mutex. */
 429         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 430         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 431         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 432         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 433         void *fdb_domain; /* FDB Direct Rules name space handle. */
 434         void *rx_domain; /* RX Direct Rules name space handle. */
 435         void *tx_domain; /* TX Direct Rules name space handle. */
 436         struct mlx5_hlist *flow_tbls;
 437         /* Direct Rules tables for FDB, NIC TX+RX */
 438         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 439         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 440         uint32_t encaps_decaps; /* Encap/decap action indexed memory list. */
 441         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 442         struct mlx5_hlist *tag_table;
 443         uint32_t port_id_action_list; /* List of port ID actions. */
 444         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 445         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 446         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 447         /* Memory Pool for mlx5 flow resources. */
 448         /* Shared interrupt handler section. */
 449         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 450         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 451         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 452         uint32_t devx_intr_cnt; /* Devx interrupt handler reference counter. */
 453         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 454         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 455         struct mlx5_devx_obj *tis; /* TIS object. */
 456         struct mlx5_devx_obj *td; /* Transport domain. */
 457         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 458         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 459 };
 460
 461 /* Per-process private structure. */
 462 struct mlx5_proc_priv {
 463         size_t uar_table_sz;
 464         /* Size of UAR register table. */
 465         void *uar_table[];
 466         /* Table of UAR registers for each process. */
 467 };
 468
 469 /* MTR profile list. */
 470 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 471 /* MTR list. */
 472 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 473
 474 #define MLX5_PROC_PRIV(port_id) \
 475         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 476
 477 struct mlx5_priv {
 478         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 479         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 480         uint32_t ibv_port; /* IB device port number. */
 481         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 482         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 483         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 484         /* Bit-field of MAC addresses owned by the PMD. */
 485         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 486         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 487         /* Device properties. */
 488         uint16_t mtu; /* Configured MTU. */
 489         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 490         unsigned int representor:1; /* Device is a port representor. */
 491         unsigned int master:1; /* Device is a E-Switch master. */
 492         unsigned int dr_shared:1; /* DV/DR data is shared. */
 493         unsigned int counter_fallback:1; /* Use counter fallback management. */
 494         unsigned int mtr_en:1; /* Whether support meter. */
 495         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 496         uint16_t domain_id; /* Switch domain identifier. */
 497         uint16_t vport_id; /* Associated VF vport index (if any). */
 498         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 499         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 500         int32_t representor_id; /* Port representor identifier. */
 501         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 502         unsigned int if_index; /* Associated kernel network device index. */
 503         /* RX/TX queues. */
 504         unsigned int rxqs_n; /* RX queues array size. */
 505         unsigned int txqs_n; /* TX queues array size. */
 506         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 507         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 508         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 509         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 510         unsigned int (*reta_idx)[]; /* RETA index table. */
 511         unsigned int reta_idx_n; /* RETA index size. */
 512         struct mlx5_drop drop_queue; /* Flow drop queues. */
 513         uint32_t flows; /* RTE Flow rules. */
 514         uint32_t ctrl_flows; /* Control flow rules. */
 515         void *inter_flows; /* Intermediate resources for flow creation. */
 516         void *rss_desc; /* Intermediate rss description resources. */
 517         int flow_idx; /* Intermediate device flow index. */
 518         int flow_nested_idx; /* Intermediate device flow index, nested. */
 519         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 520         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 521         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 522         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 523         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 524         /* Indirection tables. */
 525         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 526         /* Pointer to next element. */
 527         rte_atomic32_t refcnt; /**< Reference counter. */
 528         struct ibv_flow_action *verbs_action;
 529         /**< Verbs modify header action object. */
 530         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 531         uint8_t max_lro_msg_size;
 532         /* Tags resources cache. */
 533         uint32_t link_speed_capa; /* Link speed capabilities. */
 534         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 535         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 536         struct mlx5_dev_config config; /* Device configuration. */
 537         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 538         /* Context for Verbs allocator. */
 539         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 540         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 541         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 542         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 543         struct mlx5_flow_id_pool *qrss_id_pool;
 544         struct mlx5_hlist *mreg_cp_tbl;
 545         /* Hash table of Rx metadata register copy table. */
 546         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 547         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 548         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 549         struct mlx5_flow_meters flow_meters; /* MTR list. */
 550 #ifndef RTE_ARCH_64
 551         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 552         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 553         /* UAR same-page access control required in 32bit implementations. */
 554 #endif
 555         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 556         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 557         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 558         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 559 };
 560
 561 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 562 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 563
 564 /* mlx5.c */
 565
 566 int mlx5_getenv_int(const char *);
 567 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 568 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 569                      struct mlx5_devx_dbr_page **dbr_page);
 570 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 571                          uint64_t offset);
 572 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 573                               struct rte_eth_udp_tunnel *udp_tunnel);
 574 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 575
 576 /* Macro to iterate over all valid ports for mlx5 driver. */
 577 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 578         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 579              port_id < RTE_MAX_ETHPORTS; \
 580              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 581
 582 /* mlx5_ethdev.c */
 583
 584 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 585 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 586 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 587 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 588 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 589 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 590                    unsigned int flags);
 591 int mlx5_dev_configure(struct rte_eth_dev *dev);
 592 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 593 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 594 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 595 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 596 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 597 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 598 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 599 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 600                            struct rte_eth_fc_conf *fc_conf);
 601 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 602                            struct rte_eth_fc_conf *fc_conf);
 603 void mlx5_dev_link_status_handler(void *arg);
 604 void mlx5_dev_interrupt_handler(void *arg);
 605 void mlx5_dev_interrupt_handler_devx(void *arg);
 606 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 607 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 608 void mlx5_dev_interrupt_handler_devx_uninstall(struct rte_eth_dev *dev);
 609 void mlx5_dev_interrupt_handler_devx_install(struct rte_eth_dev *dev);
 610 int mlx5_set_link_down(struct rte_eth_dev *dev);
 611 int mlx5_set_link_up(struct rte_eth_dev *dev);
 612 int mlx5_is_removed(struct rte_eth_dev *dev);
 613 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 614 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 615 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 616 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 617 int mlx5_sysfs_switch_info(unsigned int ifindex,
 618                            struct mlx5_switch_info *info);
 619 void mlx5_sysfs_check_switch_info(bool device_dir,
 620                                   struct mlx5_switch_info *switch_info);
 621 void mlx5_translate_port_name(const char *port_name_in,
 622                               struct mlx5_switch_info *port_info_out);
 623 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 624                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 625 int mlx5_get_module_info(struct rte_eth_dev *dev,
 626                          struct rte_eth_dev_module_info *modinfo);
 627 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 628                            struct rte_dev_eeprom_info *info);
 629 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 630                          struct rte_eth_hairpin_cap *cap);
 631 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 632
 633 /* mlx5_mac.c */
 634
 635 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 636 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 637 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 638                       uint32_t index, uint32_t vmdq);
 639 struct mlx5_nl_vlan_vmwa_context *mlx5_vlan_vmwa_init
 640                                     (struct rte_eth_dev *dev, uint32_t ifindex);
 641 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 642 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 643                         struct rte_ether_addr *mc_addr_set,
 644                         uint32_t nb_mc_addr);
 645
 646 /* mlx5_rss.c */
 647
 648 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 649                          struct rte_eth_rss_conf *rss_conf);
 650 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 651                            struct rte_eth_rss_conf *rss_conf);
 652 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 653 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 654                             struct rte_eth_rss_reta_entry64 *reta_conf,
 655                             uint16_t reta_size);
 656 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 657                              struct rte_eth_rss_reta_entry64 *reta_conf,
 658                              uint16_t reta_size);
 659
 660 /* mlx5_rxmode.c */
 661
 662 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 663 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 664 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 665 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 666
 667 /* mlx5_stats.c */
 668
 669 void mlx5_stats_init(struct rte_eth_dev *dev);
 670 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 671 int mlx5_stats_reset(struct rte_eth_dev *dev);
 672 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 673                     unsigned int n);
 674 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 675 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 676                           struct rte_eth_xstat_name *xstats_names,
 677                           unsigned int n);
 678
 679 /* mlx5_vlan.c */
 680
 681 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 682 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 683 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 684 void mlx5_vlan_vmwa_exit(struct mlx5_nl_vlan_vmwa_context *ctx);
 685 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 686                             struct mlx5_vf_vlan *vf_vlan);
 687 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 688                             struct mlx5_vf_vlan *vf_vlan);
 689
 690 /* mlx5_trigger.c */
 691
 692 int mlx5_dev_start(struct rte_eth_dev *dev);
 693 void mlx5_dev_stop(struct rte_eth_dev *dev);
 694 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 695 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 696 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 697
 698 /* mlx5_flow.c */
 699
 700 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 701 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 702 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 703 void mlx5_flow_print(struct rte_flow *flow);
 704 int mlx5_flow_validate(struct rte_eth_dev *dev,
 705                        const struct rte_flow_attr *attr,
 706                        const struct rte_flow_item items[],
 707                        const struct rte_flow_action actions[],
 708                        struct rte_flow_error *error);
 709 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 710                                   const struct rte_flow_attr *attr,
 711                                   const struct rte_flow_item items[],
 712                                   const struct rte_flow_action actions[],
 713                                   struct rte_flow_error *error);
 714 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 715                       struct rte_flow_error *error);
 716 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
 717 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 718 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 719                     const struct rte_flow_action *action, void *data,
 720                     struct rte_flow_error *error);
 721 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 722                       struct rte_flow_error *error);
 723 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 724                          enum rte_filter_type filter_type,
 725                          enum rte_filter_op filter_op,
 726                          void *arg);
 727 int mlx5_flow_start(struct rte_eth_dev *dev, uint32_t *list);
 728 void mlx5_flow_stop(struct rte_eth_dev *dev, uint32_t *list);
 729 int mlx5_flow_start_default(struct rte_eth_dev *dev);
 730 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
 731 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
 732 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
 733 int mlx5_flow_verify(struct rte_eth_dev *dev);
 734 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 735 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 736                         struct rte_flow_item_eth *eth_spec,
 737                         struct rte_flow_item_eth *eth_mask,
 738                         struct rte_flow_item_vlan *vlan_spec,
 739                         struct rte_flow_item_vlan *vlan_mask);
 740 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 741                    struct rte_flow_item_eth *eth_spec,
 742                    struct rte_flow_item_eth *eth_mask);
 743 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 744 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 745 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 746 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 747                                        uint64_t async_id, int status);
 748 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 749 void mlx5_flow_query_alarm(void *arg);
 750 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
 751 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
 752 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
 753                        bool clear, uint64_t *pkts, uint64_t *bytes);
 754 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
 755                        struct rte_flow_error *error);
 756 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
 757
 758 /* mlx5_mp.c */
 759 int mlx5_mp_primary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 760 int mlx5_mp_secondary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 761 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 762 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 763
 764 /* mlx5_socket.c */
 765
 766 int mlx5_pmd_socket_init(void);
 767
 768 /* mlx5_flow_meter.c */
 769
 770 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
 771 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
 772                                              uint32_t meter_id);
 773 struct mlx5_flow_meter *mlx5_flow_meter_attach
 774                                         (struct mlx5_priv *priv,
 775                                          uint32_t meter_id,
 776                                          const struct rte_flow_attr *attr,
 777                                          struct rte_flow_error *error);
 778 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
 779
 780 #endif /* RTE_PMD_MLX5_H_ */