drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36
  37
  38 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  39
  40 /*
  41  * Number of modification commands.
  42  * The maximal actions amount in FW is some constant, and it is 16 in the
  43  * latest releases. In some old releases, it will be limited to 8.
  44  * Since there is no interface to query the capacity, the maximal value should
  45  * be used to allow PMD to create the flow. The validation will be done in the
  46  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  47  * supported actions number on the root table.
  48  * On non-root tables, there is no limitation, but 32 is enough right now.
  49  */
  50 #define MLX5_MAX_MODIFY_NUM                     32
  51 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  52
  53 /* Maximal number of flex items created on the port.*/
  54 #define MLX5_PORT_FLEX_ITEM_NUM                 4
  55
  56 /* Maximal number of field/field parts to map into sample registers .*/
  57 #define MLX5_FLEX_ITEM_MAPPING_NUM              32
  58
  59 enum mlx5_ipool_index {
  60 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  61         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  62         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  63         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  64         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  65         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  66         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  67         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  68         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  69         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  70 #endif
  71         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  72         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  73         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  74         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  75         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  76         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  77         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  78         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  79         MLX5_IPOOL_MAX,
  80 };
  81
  82 /*
  83  * There are three reclaim memory mode supported.
  84  * 0(none) means no memory reclaim.
  85  * 1(light) means only PMD level reclaim.
  86  * 2(aggressive) means both PMD and rdma-core level reclaim.
  87  */
  88 enum mlx5_reclaim_mem_mode {
  89         MLX5_RCM_NONE, /* Don't reclaim memory. */
  90         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  91         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  92 };
  93
  94 /* The type of flow. */
  95 enum mlx5_flow_type {
  96         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  97         MLX5_FLOW_TYPE_GEN, /* General flow. */
  98         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
  99         MLX5_FLOW_TYPE_MAXI,
 100 };
 101
 102 /* The mode of delay drop for Rx queues. */
 103 enum mlx5_delay_drop_mode {
 104         MLX5_DELAY_DROP_NONE = 0, /* All disabled. */
 105         MLX5_DELAY_DROP_STANDARD = RTE_BIT32(0), /* Standard queues enable. */
 106         MLX5_DELAY_DROP_HAIRPIN = RTE_BIT32(1), /* Hairpin queues enable. */
 107 };
 108
 109 /* Hlist and list callback context. */
 110 struct mlx5_flow_cb_ctx {
 111         struct rte_eth_dev *dev;
 112         struct rte_flow_error *error;
 113         void *data;
 114         void *data2;
 115 };
 116
 117 /* Device capabilities structure which isn't changed in any stage. */
 118 struct mlx5_dev_cap {
 119         int max_cq; /* Maximum number of supported CQs */
 120         int max_qp; /* Maximum number of supported QPs. */
 121         int max_qp_wr; /* Maximum number of outstanding WR on any WQ. */
 122         int max_sge;
 123         /* Maximum number of s/g per WR for SQ & RQ of QP for non RDMA Read
 124          * operations.
 125          */
 126         int mps; /* Multi-packet send supported mode. */
 127         uint32_t vf:1; /* This is a VF. */
 128         uint32_t sf:1; /* This is a SF. */
 129         uint32_t txpp_en:1; /* Tx packet pacing is supported. */
 130         uint32_t mpls_en:1; /* MPLS over GRE/UDP is supported. */
 131         uint32_t cqe_comp:1; /* CQE compression is supported. */
 132         uint32_t hw_csum:1; /* Checksum offload is supported. */
 133         uint32_t hw_padding:1; /* End alignment padding is supported. */
 134         uint32_t dest_tir:1; /* Whether advanced DR API is available. */
 135         uint32_t dv_esw_en:1; /* E-Switch DV flow is supported. */
 136         uint32_t dv_flow_en:1; /* DV flow is supported. */
 137         uint32_t swp:3; /* Tx generic tunnel checksum and TSO offload. */
 138         uint32_t hw_vlan_strip:1; /* VLAN stripping is supported. */
 139         uint32_t scatter_fcs_w_decap_disable:1;
 140         /* HW has bug working with tunnel packet decap and scatter FCS. */
 141         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 142         uint32_t rt_timestamp:1; /* Realtime timestamp format. */
 143         uint32_t lro_supported:1; /* Whether LRO is supported. */
 144         uint32_t rq_delay_drop_en:1; /* Enable RxQ delay drop. */
 145         uint32_t tunnel_en:3;
 146         /* Whether tunnel stateless offloads are supported. */
 147         uint32_t ind_table_max_size;
 148         /* Maximum receive WQ indirection table size. */
 149         uint32_t tso:1; /* Whether TSO is supported. */
 150         uint32_t tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 151         struct {
 152                 uint32_t enabled:1; /* Whether MPRQ is enabled. */
 153                 uint32_t log_min_stride_size; /* Log min size of a stride. */
 154                 uint32_t log_max_stride_size; /* Log max size of a stride. */
 155                 uint32_t log_min_stride_num; /* Log min num of strides. */
 156                 uint32_t log_max_stride_num; /* Log max num of strides. */
 157                 uint32_t log_min_stride_wqe_size;
 158                 /* Log min WQE size, (size of single stride)*(num of strides).*/
 159         } mprq; /* Capability for Multi-Packet RQ. */
 160         char fw_ver[64]; /* Firmware version of this device. */
 161 };
 162
 163 /** Data associated with devices to spawn. */
 164 struct mlx5_dev_spawn_data {
 165         uint32_t ifindex; /**< Network interface index. */
 166         uint32_t max_port; /**< Device maximal port index. */
 167         uint32_t phys_port; /**< Device physical port index. */
 168         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 169         struct mlx5_switch_info info; /**< Switch information. */
 170         const char *phys_dev_name; /**< Name of physical device. */
 171         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 172         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 173         struct mlx5_common_device *cdev; /**< Backend common device. */
 174         struct mlx5_bond_info *bond_info;
 175 };
 176
 177 /** Data associated with socket messages. */
 178 struct mlx5_flow_dump_req  {
 179         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 180         uint64_t flow_id;
 181 } __rte_packed;
 182
 183 struct mlx5_flow_dump_ack {
 184         int rc; /**< Return code. */
 185 };
 186
 187 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 188
 189 /* Shared data between primary and secondary processes. */
 190 struct mlx5_shared_data {
 191         rte_spinlock_t lock;
 192         /* Global spinlock for primary and secondary processes. */
 193         int init_done; /* Whether primary has done initialization. */
 194         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 195 };
 196
 197 /* Per-process data structure, not visible to other processes. */
 198 struct mlx5_local_data {
 199         int init_done; /* Whether a secondary has done initialization. */
 200 };
 201
 202 extern struct mlx5_shared_data *mlx5_shared_data;
 203
 204 /* Dev ops structs */
 205 extern const struct eth_dev_ops mlx5_dev_ops;
 206 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 207 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 208
 209 struct mlx5_counter_ctrl {
 210         /* Name of the counter. */
 211         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 212         /* Name of the counter on the device table. */
 213         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 214         uint32_t dev:1; /**< Nonzero for dev counters. */
 215 };
 216
 217 struct mlx5_xstats_ctrl {
 218         /* Number of device stats. */
 219         uint16_t stats_n;
 220         /* Number of device stats identified by PMD. */
 221         uint16_t  mlx5_stats_n;
 222         /* Index in the device counters table. */
 223         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 224         uint64_t base[MLX5_MAX_XSTATS];
 225         uint64_t xstats[MLX5_MAX_XSTATS];
 226         uint64_t hw_stats[MLX5_MAX_XSTATS];
 227         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 228 };
 229
 230 struct mlx5_stats_ctrl {
 231         /* Base for imissed counter. */
 232         uint64_t imissed_base;
 233         uint64_t imissed;
 234 };
 235
 236 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 237 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 238
 239 /* Maximal size of aggregated LRO packet. */
 240 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 241
 242 /* Maximal number of segments to split. */
 243 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 244
 245 /*
 246  * Device configuration structure.
 247  *
 248  * Merged configuration from:
 249  *
 250  *  - Device capabilities,
 251  *  - User device parameters disabled features.
 252  */
 253 struct mlx5_dev_config {
 254         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 255         unsigned int hw_padding:1; /* End alignment padding is supported. */
 256         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 257         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 258         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 259         unsigned int std_delay_drop:1; /* Enable standard Rxq delay drop. */
 260         unsigned int hp_delay_drop:1; /* Enable hairpin Rxq delay drop. */
 261         struct {
 262                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 263                 unsigned int log_stride_num; /* Log number of strides. */
 264                 unsigned int log_stride_size; /* Log size of a stride. */
 265                 unsigned int max_memcpy_len;
 266                 /* Maximum packet size to memcpy Rx packets. */
 267                 unsigned int min_rxqs_num;
 268                 /* Rx queue count threshold to enable MPRQ. */
 269         } mprq; /* Configurations for Multi-Packet RQ. */
 270         int mps; /* Multi-packet send supported mode. */
 271         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 272         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 273         unsigned int lro_timeout; /* LRO user configuration. */
 274         int txqs_inline; /* Queue number threshold for inlining. */
 275         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 276         int txq_inline_max; /* Max packet size for inlining with SEND. */
 277         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 278 };
 279
 280 /*
 281  * Share context device configuration structure.
 282  * User device parameters disabled features.
 283  * This structure updated once for device in mlx5_alloc_shared_dev_ctx()
 284  * function and cannot change even when probing again.
 285  */
 286 struct mlx5_sh_config {
 287         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 288         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 289         uint32_t reclaim_mode:2; /* Memory reclaim mode. */
 290         uint32_t dv_esw_en:1; /* Enable E-Switch DV flow. */
 291         uint32_t dv_flow_en:1; /* Enable DV flow. */
 292         uint32_t dv_xmeta_en:2; /* Enable extensive flow metadata. */
 293         uint32_t dv_miss_info:1; /* Restore packet after partial hw miss. */
 294         uint32_t l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 295         uint32_t vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 296         uint32_t lacp_by_user:1; /* Enable user to manage LACP traffic. */
 297         uint32_t decap_en:1; /* Whether decap will be used or not. */
 298         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 299         uint32_t allow_duplicate_pattern:1;
 300         /* Allow/Prevent the duplicate rules pattern. */
 301 };
 302
 303
 304 /* Structure for VF VLAN workaround. */
 305 struct mlx5_vf_vlan {
 306         uint32_t tag:12;
 307         uint32_t created:1;
 308 };
 309
 310 /* Flow drop context necessary due to Verbs API. */
 311 struct mlx5_drop {
 312         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 313         struct mlx5_rxq_priv *rxq; /* Rx queue. */
 314 };
 315
 316 /* Loopback dummy queue resources required due to Verbs API. */
 317 struct mlx5_lb_ctx {
 318         struct ibv_qp *qp; /* QP object. */
 319         void *ibv_cq; /* Completion queue. */
 320         uint16_t refcnt; /* Reference count for representors. */
 321 };
 322
 323 #define MLX5_COUNTERS_PER_POOL 512
 324 #define MLX5_MAX_PENDING_QUERIES 4
 325 #define MLX5_CNT_CONTAINER_RESIZE 64
 326 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 327 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 328                            MLX5_CNT_BATCH_OFFSET)
 329 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 330 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 331
 332 #define MLX5_CNT_LEN(pool) \
 333         (MLX5_CNT_SIZE + \
 334         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 335 #define MLX5_POOL_GET_CNT(pool, index) \
 336         ((struct mlx5_flow_counter *) \
 337         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 338 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 339         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 340         MLX5_CNT_LEN(pool)))
 341 /*
 342  * The pool index and offset of counter in the pool array makes up the
 343  * counter index. In case the counter is from pool 0 and offset 0, it
 344  * should plus 1 to avoid index 0, since 0 means invalid counter index
 345  * currently.
 346  */
 347 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 348         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 349 #define MLX5_CNT_TO_AGE(cnt) \
 350         ((struct mlx5_age_param *)((cnt) + 1))
 351 /*
 352  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 353  * defines. The pool size is 512, pool index should never reach
 354  * INT16_MAX.
 355  */
 356 #define POOL_IDX_INVALID UINT16_MAX
 357
 358 /* Age status. */
 359 enum {
 360         AGE_FREE, /* Initialized state. */
 361         AGE_CANDIDATE, /* Counter assigned to flows. */
 362         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 363 };
 364
 365 enum mlx5_counter_type {
 366         MLX5_COUNTER_TYPE_ORIGIN,
 367         MLX5_COUNTER_TYPE_AGE,
 368         MLX5_COUNTER_TYPE_MAX,
 369 };
 370
 371 /* Counter age parameter. */
 372 struct mlx5_age_param {
 373         uint16_t state; /**< Age state (atomically accessed). */
 374         uint16_t port_id; /**< Port id of the counter. */
 375         uint32_t timeout:24; /**< Aging timeout in seconds. */
 376         uint32_t sec_since_last_hit;
 377         /**< Time in seconds since last hit (atomically accessed). */
 378         void *context; /**< Flow counter age context. */
 379 };
 380
 381 struct flow_counter_stats {
 382         uint64_t hits;
 383         uint64_t bytes;
 384 };
 385
 386 /* Shared counters information for counters. */
 387 struct mlx5_flow_counter_shared {
 388         union {
 389                 uint32_t refcnt; /* Only for shared action management. */
 390                 uint32_t id; /* User counter ID for legacy sharing. */
 391         };
 392 };
 393
 394 struct mlx5_flow_counter_pool;
 395 /* Generic counters information. */
 396 struct mlx5_flow_counter {
 397         union {
 398                 /*
 399                  * User-defined counter shared info is only used during
 400                  * counter active time. And aging counter sharing is not
 401                  * supported, so active shared counter will not be chained
 402                  * to the aging list. For shared counter, only when it is
 403                  * released, the TAILQ entry memory will be used, at that
 404                  * time, shared memory is not used anymore.
 405                  *
 406                  * Similarly to none-batch counter dcs, since it doesn't
 407                  * support aging, while counter is allocated, the entry
 408                  * memory is not used anymore. In this case, as bytes
 409                  * memory is used only when counter is allocated, and
 410                  * entry memory is used only when counter is free. The
 411                  * dcs pointer can be saved to these two different place
 412                  * at different stage. It will eliminate the individual
 413                  * counter extend struct.
 414                  */
 415                 TAILQ_ENTRY(mlx5_flow_counter) next;
 416                 /**< Pointer to the next flow counter structure. */
 417                 struct {
 418                         struct mlx5_flow_counter_shared shared_info;
 419                         /**< Shared counter information. */
 420                         void *dcs_when_active;
 421                         /*
 422                          * For non-batch mode, the dcs will be saved
 423                          * here when the counter is free.
 424                          */
 425                 };
 426         };
 427         union {
 428                 uint64_t hits; /**< Reset value of hits packets. */
 429                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 430         };
 431         union {
 432                 uint64_t bytes; /**< Reset value of bytes. */
 433                 void *dcs_when_free;
 434                 /*
 435                  * For non-batch mode, the dcs will be saved here
 436                  * when the counter is free.
 437                  */
 438         };
 439         void *action; /**< Pointer to the dv action. */
 440 };
 441
 442 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 443
 444 /* Generic counter pool structure - query is in pool resolution. */
 445 struct mlx5_flow_counter_pool {
 446         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 447         struct mlx5_counters counters[2]; /* Free counter list. */
 448         struct mlx5_devx_obj *min_dcs;
 449         /* The devx object of the minimum counter ID. */
 450         uint64_t time_of_last_age_check;
 451         /* System time (from rte_rdtsc()) read in the last aging check. */
 452         uint32_t index:30; /* Pool index in container. */
 453         uint32_t is_aged:1; /* Pool with aging counter. */
 454         volatile uint32_t query_gen:1; /* Query round. */
 455         rte_spinlock_t sl; /* The pool lock. */
 456         rte_spinlock_t csl; /* The pool counter free list lock. */
 457         struct mlx5_counter_stats_raw *raw;
 458         struct mlx5_counter_stats_raw *raw_hw;
 459         /* The raw on HW working. */
 460 };
 461
 462 /* Memory management structure for group of counter statistics raws. */
 463 struct mlx5_counter_stats_mem_mng {
 464         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 465         struct mlx5_counter_stats_raw *raws;
 466         struct mlx5_pmd_wrapped_mr wm;
 467 };
 468
 469 /* Raw memory structure for the counter statistics values of a pool. */
 470 struct mlx5_counter_stats_raw {
 471         LIST_ENTRY(mlx5_counter_stats_raw) next;
 472         struct mlx5_counter_stats_mem_mng *mem_mng;
 473         volatile struct flow_counter_stats *data;
 474 };
 475
 476 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 477
 478 /* Counter global management structure. */
 479 struct mlx5_flow_counter_mng {
 480         volatile uint16_t n_valid; /* Number of valid pools. */
 481         uint16_t n; /* Number of pools. */
 482         uint16_t last_pool_idx; /* Last used pool index */
 483         int min_id; /* The minimum counter ID in the pools. */
 484         int max_id; /* The maximum counter ID in the pools. */
 485         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 486         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 487         /* The counter free list lock. */
 488         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 489         /* Free counter list. */
 490         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 491         struct mlx5_counter_stats_mem_mng *mem_mng;
 492         /* Hold the memory management for the next allocated pools raws. */
 493         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 494         uint8_t pending_queries;
 495         uint16_t pool_index;
 496         uint8_t query_thread_on;
 497         bool counter_fallback; /* Use counter fallback management. */
 498         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 499         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 500 };
 501
 502 /* ASO structures. */
 503 #define MLX5_ASO_QUEUE_LOG_DESC 10
 504
 505 struct mlx5_aso_cq {
 506         uint16_t log_desc_n;
 507         uint32_t cq_ci:24;
 508         struct mlx5_devx_cq cq_obj;
 509         uint64_t errors;
 510 };
 511
 512 struct mlx5_aso_sq_elem {
 513         union {
 514                 struct {
 515                         struct mlx5_aso_age_pool *pool;
 516                         uint16_t burst_size;
 517                 };
 518                 struct mlx5_aso_mtr *mtr;
 519                 struct {
 520                         struct mlx5_aso_ct_action *ct;
 521                         char *query_data;
 522                 };
 523         };
 524 };
 525
 526 struct mlx5_aso_sq {
 527         uint16_t log_desc_n;
 528         rte_spinlock_t sqsl;
 529         struct mlx5_aso_cq cq;
 530         struct mlx5_devx_sq sq_obj;
 531         struct mlx5_pmd_mr mr;
 532         uint16_t pi;
 533         uint32_t head;
 534         uint32_t tail;
 535         uint32_t sqn;
 536         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 537         uint16_t next; /* Pool index of the next pool to query. */
 538 };
 539
 540 struct mlx5_aso_age_action {
 541         LIST_ENTRY(mlx5_aso_age_action) next;
 542         void *dr_action;
 543         uint32_t refcnt;
 544         /* Following fields relevant only when action is active. */
 545         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 546         struct mlx5_age_param age_params;
 547 };
 548
 549 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 550
 551 struct mlx5_aso_age_pool {
 552         struct mlx5_devx_obj *flow_hit_aso_obj;
 553         uint16_t index; /* Pool index in pools array. */
 554         uint64_t time_of_last_age_check; /* In seconds. */
 555         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 556 };
 557
 558 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 559
 560 struct mlx5_aso_age_mng {
 561         struct mlx5_aso_age_pool **pools;
 562         uint16_t n; /* Total number of pools. */
 563         uint16_t next; /* Number of pools in use, index of next free pool. */
 564         rte_rwlock_t resize_rwl; /* Lock for resize objects. */
 565         rte_spinlock_t free_sl; /* Lock for free list access. */
 566         struct aso_age_list free; /* Free age actions list - ready to use. */
 567         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 568 };
 569
 570 /* Management structure for geneve tlv option */
 571 struct mlx5_geneve_tlv_option_resource {
 572         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 573         rte_be16_t option_class; /* geneve tlv opt class.*/
 574         uint8_t option_type; /* geneve tlv opt type.*/
 575         uint8_t length; /* geneve tlv opt length. */
 576         uint32_t refcnt; /* geneve tlv object reference counter */
 577 };
 578
 579
 580 #define MLX5_AGE_EVENT_NEW              1
 581 #define MLX5_AGE_TRIGGER                2
 582 #define MLX5_AGE_SET(age_info, BIT) \
 583         ((age_info)->flags |= (1 << (BIT)))
 584 #define MLX5_AGE_UNSET(age_info, BIT) \
 585         ((age_info)->flags &= ~(1 << (BIT)))
 586 #define MLX5_AGE_GET(age_info, BIT) \
 587         ((age_info)->flags & (1 << (BIT)))
 588 #define GET_PORT_AGE_INFO(priv) \
 589         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 590 /* Current time in seconds. */
 591 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 592
 593 /* Aging information for per port. */
 594 struct mlx5_age_info {
 595         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 596         struct mlx5_counters aged_counters; /* Aged counter list. */
 597         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 598         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 599 };
 600
 601 /* Per port data of shared IB device. */
 602 struct mlx5_dev_shared_port {
 603         uint32_t ih_port_id;
 604         uint32_t devx_ih_port_id;
 605         /*
 606          * Interrupt handler port_id. Used by shared interrupt
 607          * handler to find the corresponding rte_eth device
 608          * by IB port index. If value is equal or greater
 609          * RTE_MAX_ETHPORTS it means there is no subhandler
 610          * installed for specified IB port index.
 611          */
 612         struct mlx5_age_info age_info;
 613         /* Aging information for per port. */
 614 };
 615
 616 /*
 617  * Max number of actions per DV flow.
 618  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 619  * in rdma-core file providers/mlx5/verbs.c.
 620  */
 621 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 622
 623 /* ASO flow meter structures */
 624 /* Modify this value if enum rte_mtr_color changes. */
 625 #define RTE_MTR_DROPPED RTE_COLORS
 626 /* Yellow is now supported. */
 627 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 628 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 629 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 630 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 631 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 632 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 633 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 634 #define MLX5_MTR_TABLE_ID_DROP 2
 635 /* Priority of the meter policy matcher. */
 636 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 637 /* Green & yellow color valid for now. */
 638 #define MLX5_MTR_POLICY_MODE_ALL 0
 639 /* Default policy. */
 640 #define MLX5_MTR_POLICY_MODE_DEF 1
 641 /* Only green color valid. */
 642 #define MLX5_MTR_POLICY_MODE_OG 2
 643 /* Only yellow color valid. */
 644 #define MLX5_MTR_POLICY_MODE_OY 3
 645
 646 enum mlx5_meter_domain {
 647         MLX5_MTR_DOMAIN_INGRESS,
 648         MLX5_MTR_DOMAIN_EGRESS,
 649         MLX5_MTR_DOMAIN_TRANSFER,
 650         MLX5_MTR_DOMAIN_MAX,
 651 };
 652 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 653 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 654 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 655 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 656                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 657                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 658
 659 /* The color tag rule structure. */
 660 struct mlx5_sub_policy_color_rule {
 661         void *rule;
 662         /* The color rule. */
 663         struct mlx5_flow_dv_matcher *matcher;
 664         /* The color matcher. */
 665         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 666         /**< Pointer to the next color rule structure. */
 667         int32_t src_port;
 668         /* On which src port this rule applied. */
 669 };
 670
 671 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 672
 673 /*
 674  * Meter sub-policy structure.
 675  * Each RSS TIR in meter policy need its own sub-policy resource.
 676  */
 677 struct mlx5_flow_meter_sub_policy {
 678         uint32_t main_policy_id:1;
 679         /* Main policy id is same as this sub_policy id. */
 680         uint32_t idx:31;
 681         /* Index to sub_policy ipool entity. */
 682         void *main_policy;
 683         /* Point to struct mlx5_flow_meter_policy. */
 684         struct mlx5_flow_tbl_resource *tbl_rsc;
 685         /* The sub-policy table resource. */
 686         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 687         /* Index to TIR resource. */
 688         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 689         /* Meter jump/drop table. */
 690         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 691         /* List for the color rules. */
 692 };
 693
 694 struct mlx5_meter_policy_acts {
 695         uint8_t actions_n;
 696         /* Number of actions. */
 697         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 698         /* Action list. */
 699 };
 700
 701 struct mlx5_meter_policy_action_container {
 702         uint32_t rix_mark;
 703         /* Index to the mark action. */
 704         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 705         /* Pointer to modify header resource in cache. */
 706         uint8_t fate_action;
 707         /* Fate action type. */
 708         union {
 709                 struct rte_flow_action *rss;
 710                 /* Rss action configuration. */
 711                 uint32_t rix_port_id_action;
 712                 /* Index to port ID action resource. */
 713                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 714                 /* Jump/drop action per color. */
 715                 uint16_t queue;
 716                 /* Queue action configuration. */
 717                 struct {
 718                         uint32_t next_mtr_id;
 719                         /* The next meter id. */
 720                         void *next_sub_policy;
 721                         /* Next meter's sub-policy. */
 722                 };
 723         };
 724 };
 725
 726 /* Flow meter policy parameter structure. */
 727 struct mlx5_flow_meter_policy {
 728         struct rte_eth_dev *dev;
 729         /* The port dev on which policy is created. */
 730         uint32_t is_rss:1;
 731         /* Is RSS policy table. */
 732         uint32_t ingress:1;
 733         /* Rule applies to ingress domain. */
 734         uint32_t egress:1;
 735         /* Rule applies to egress domain. */
 736         uint32_t transfer:1;
 737         /* Rule applies to transfer domain. */
 738         uint32_t is_queue:1;
 739         /* Is queue action in policy table. */
 740         uint32_t is_hierarchy:1;
 741         /* Is meter action in policy table. */
 742         uint32_t skip_y:1;
 743         /* If yellow color policy is skipped. */
 744         uint32_t skip_g:1;
 745         /* If green color policy is skipped. */
 746         rte_spinlock_t sl;
 747         uint32_t ref_cnt;
 748         /* Use count. */
 749         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 750         /* Policy actions container. */
 751         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 752         /* drop action for red color. */
 753         uint16_t sub_policy_num;
 754         /* Count sub policy tables, 3 bits per domain. */
 755         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 756         /* Sub policy table array must be the end of struct. */
 757 };
 758
 759 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 760 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 761 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 762 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 763 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 764 #define MLX5_MTR_CHAIN_MAX_NUM 8
 765
 766 /* Flow meter default policy parameter structure.
 767  * Policy index 0 is reserved by default policy table.
 768  * Action per color as below:
 769  * green - do nothing, yellow - do nothing, red - drop
 770  */
 771 struct mlx5_flow_meter_def_policy {
 772         struct mlx5_flow_meter_sub_policy sub_policy;
 773         /* Policy rules jump to other tables. */
 774         void *dr_jump_action[RTE_COLORS];
 775         /* Jump action per color. */
 776 };
 777
 778 /* Meter parameter structure. */
 779 struct mlx5_flow_meter_info {
 780         uint32_t meter_id;
 781         /**< Meter id. */
 782         uint32_t policy_id;
 783         /* Policy id, the first sub_policy idx. */
 784         struct mlx5_flow_meter_profile *profile;
 785         /**< Meter profile parameters. */
 786         rte_spinlock_t sl; /**< Meter action spinlock. */
 787         /** Set of stats counters to be enabled.
 788          * @see enum rte_mtr_stats_type
 789          */
 790         uint32_t bytes_dropped:1;
 791         /** Set bytes dropped stats to be enabled. */
 792         uint32_t pkts_dropped:1;
 793         /** Set packets dropped stats to be enabled. */
 794         uint32_t active_state:1;
 795         /**< Meter hw active state. */
 796         uint32_t shared:1;
 797         /**< Meter shared or not. */
 798         uint32_t is_enable:1;
 799         /**< Meter disable/enable state. */
 800         uint32_t ingress:1;
 801         /**< Rule applies to egress traffic. */
 802         uint32_t egress:1;
 803         /**
 804          * Instead of simply matching the properties of traffic as it would
 805          * appear on a given DPDK port ID, enabling this attribute transfers
 806          * a flow rule to the lowest possible level of any device endpoints
 807          * found in the pattern.
 808          *
 809          * When supported, this effectively enables an application to
 810          * re-route traffic not necessarily intended for it (e.g. coming
 811          * from or addressed to different physical ports, VFs or
 812          * applications) at the device level.
 813          *
 814          * It complements the behavior of some pattern items such as
 815          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 816          *
 817          * When transferring flow rules, ingress and egress attributes keep
 818          * their original meaning, as if processing traffic emitted or
 819          * received by the application.
 820          */
 821         uint32_t transfer:1;
 822         uint32_t def_policy:1;
 823         /* Meter points to default policy. */
 824         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 825         /* Meter drop rule in drop table. */
 826         uint32_t drop_cnt;
 827         /**< Color counter for drop. */
 828         uint32_t ref_cnt;
 829         /**< Use count. */
 830         struct mlx5_indexed_pool *flow_ipool;
 831         /**< Index pool for flow id. */
 832         void *meter_action;
 833         /**< Flow meter action. */
 834 };
 835
 836 /* PPS(packets per second) map to BPS(Bytes per second).
 837  * HW treat packet as 128bytes in PPS mode
 838  */
 839 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 840
 841 /* RFC2697 parameter structure. */
 842 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 843         rte_be32_t cbs_cir;
 844         /*
 845          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 846          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 847          */
 848         rte_be32_t ebs_eir;
 849         /*
 850          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 851          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 852          */
 853 };
 854
 855 /* Flow meter profile structure. */
 856 struct mlx5_flow_meter_profile {
 857         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 858         /**< Pointer to the next flow meter structure. */
 859         uint32_t id; /**< Profile id. */
 860         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 861         union {
 862                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 863                 /**< srtcm_rfc2697 struct. */
 864         };
 865         uint32_t ref_cnt; /**< Use count. */
 866         uint32_t g_support:1; /**< If G color will be generated. */
 867         uint32_t y_support:1; /**< If Y color will be generated. */
 868 };
 869
 870 /* 2 meters in each ASO cache line */
 871 #define MLX5_MTRS_CONTAINER_RESIZE 64
 872 /*
 873  * The pool index and offset of meter in the pool array makes up the
 874  * meter index. In case the meter is from pool 0 and offset 0, it
 875  * should plus 1 to avoid index 0, since 0 means invalid meter index
 876  * currently.
 877  */
 878 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 879                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 880
 881 /*aso flow meter state*/
 882 enum mlx5_aso_mtr_state {
 883         ASO_METER_FREE, /* In free list. */
 884         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 885         ASO_METER_READY, /* CQE received. */
 886 };
 887
 888 /* Generic aso_flow_meter information. */
 889 struct mlx5_aso_mtr {
 890         LIST_ENTRY(mlx5_aso_mtr) next;
 891         struct mlx5_flow_meter_info fm;
 892         /**< Pointer to the next aso flow meter structure. */
 893         uint8_t state; /**< ASO flow meter state. */
 894         uint8_t offset;
 895 };
 896
 897 /* Generic aso_flow_meter pool structure. */
 898 struct mlx5_aso_mtr_pool {
 899         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 900         /*Must be the first in pool*/
 901         struct mlx5_devx_obj *devx_obj;
 902         /* The devx object of the minimum aso flow meter ID. */
 903         uint32_t index; /* Pool index in management structure. */
 904 };
 905
 906 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 907 /* Pools management structure for ASO flow meter pools. */
 908 struct mlx5_aso_mtr_pools_mng {
 909         volatile uint16_t n_valid; /* Number of valid pools. */
 910         uint16_t n; /* Number of pools. */
 911         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 912         rte_rwlock_t resize_mtrwl; /* Lock for resize objects. */
 913         struct aso_meter_list meters; /* Free ASO flow meter list. */
 914         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 915         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 916 };
 917
 918 /* Meter management structure for global flow meter resource. */
 919 struct mlx5_flow_mtr_mng {
 920         struct mlx5_aso_mtr_pools_mng pools_mng;
 921         /* Pools management structure for ASO flow meter pools. */
 922         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 923         /* Default policy table. */
 924         uint32_t def_policy_id;
 925         /* Default policy id. */
 926         uint32_t def_policy_ref_cnt;
 927         /** def_policy meter use count. */
 928         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 929         /* Meter drop table. */
 930         struct mlx5_flow_dv_matcher *
 931                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 932         /* Matcher meter in drop table. */
 933         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 934         /* Default matcher in drop table. */
 935         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 936         /* Default rule in drop table. */
 937         uint8_t max_mtr_bits;
 938         /* Indicate how many bits are used by meter id at the most. */
 939         uint8_t max_mtr_flow_bits;
 940         /* Indicate how many bits are used by meter flow id at the most. */
 941 };
 942
 943 /* Table key of the hash organization. */
 944 union mlx5_flow_tbl_key {
 945         struct {
 946                 /* Table ID should be at the lowest address. */
 947                 uint32_t level; /**< Level of the table. */
 948                 uint32_t id:22; /**< ID of the table. */
 949                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 950                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 951                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 952                 uint32_t reserved:7;    /**< must be zero for comparison. */
 953         };
 954         uint64_t v64;                   /**< full 64bits value of key */
 955 };
 956
 957 /* Table structure. */
 958 struct mlx5_flow_tbl_resource {
 959         void *obj; /**< Pointer to DR table object. */
 960         uint32_t refcnt; /**< Reference counter. */
 961 };
 962
 963 #define MLX5_MAX_TABLES UINT16_MAX
 964 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 965 /* Reserve the last two tables for metadata register copy. */
 966 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 967 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 968 /* Tables for metering splits should be added here. */
 969 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 970 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 971 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 972 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 973 #define MLX5_FLOW_TABLE_FACTOR 10
 974
 975 /* ID generation structure. */
 976 struct mlx5_flow_id_pool {
 977         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 978         uint32_t base_index;
 979         /**< The next index that can be used without any free elements. */
 980         uint32_t *curr; /**< Pointer to the index to pop. */
 981         uint32_t *last; /**< Pointer to the last element in the empty array. */
 982         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 983 };
 984
 985 /* Tx pacing queue structure - for Clock and Rearm queues. */
 986 struct mlx5_txpp_wq {
 987         /* Completion Queue related data.*/
 988         struct mlx5_devx_cq cq_obj;
 989         uint32_t cq_ci:24;
 990         uint32_t arm_sn:2;
 991         /* Send Queue related data.*/
 992         struct mlx5_devx_sq sq_obj;
 993         uint16_t sq_size; /* Number of WQEs in the queue. */
 994         uint16_t sq_ci; /* Next WQE to execute. */
 995 };
 996
 997 /* Tx packet pacing internal timestamp. */
 998 struct mlx5_txpp_ts {
 999         uint64_t ci_ts;
1000         uint64_t ts;
1001 };
1002
1003 /* Tx packet pacing structure. */
1004 struct mlx5_dev_txpp {
1005         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1006         uint32_t refcnt; /* Pacing reference counter. */
1007         uint32_t freq; /* Timestamp frequency, Hz. */
1008         uint32_t tick; /* Completion tick duration in nanoseconds. */
1009         uint32_t test; /* Packet pacing test mode. */
1010         int32_t skew; /* Scheduling skew. */
1011         struct rte_intr_handle *intr_handle; /* Periodic interrupt. */
1012         void *echan; /* Event Channel. */
1013         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1014         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1015         void *pp; /* Packet pacing context. */
1016         uint16_t pp_id; /* Packet pacing context index. */
1017         uint16_t ts_n; /* Number of captured timestamps. */
1018         uint16_t ts_p; /* Pointer to statistics timestamp. */
1019         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1020         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1021         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1022         /* Statistics counters. */
1023         uint64_t err_miss_int; /* Missed service interrupt. */
1024         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1025         uint64_t err_clock_queue; /* Clock Queue errors. */
1026         uint64_t err_ts_past; /* Timestamp in the past. */
1027         uint64_t err_ts_future; /* Timestamp in the distant future. */
1028 };
1029
1030 /* Sample ID information of eCPRI flex parser structure. */
1031 struct mlx5_ecpri_parser_profile {
1032         uint32_t num;           /* Actual number of samples. */
1033         uint32_t ids[8];        /* Sample IDs for this profile. */
1034         uint8_t offset[8];      /* Bytes offset of each parser. */
1035         void *obj;              /* Flex parser node object. */
1036 };
1037
1038 /* Max member ports per bonding device. */
1039 #define MLX5_BOND_MAX_PORTS 2
1040
1041 /* Bonding device information. */
1042 struct mlx5_bond_info {
1043         int n_port; /* Number of bond member ports. */
1044         uint32_t ifindex;
1045         char ifname[MLX5_NAMESIZE + 1];
1046         struct {
1047                 char ifname[MLX5_NAMESIZE + 1];
1048                 uint32_t ifindex;
1049                 struct rte_pci_addr pci_addr;
1050         } ports[MLX5_BOND_MAX_PORTS];
1051 };
1052
1053 /* Number of connection tracking objects per pool: must be a power of 2. */
1054 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1055
1056 /* Generate incremental and unique CT index from pool and offset. */
1057 #define MLX5_MAKE_CT_IDX(pool, offset) \
1058         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1059
1060 /* ASO Conntrack state. */
1061 enum mlx5_aso_ct_state {
1062         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1063         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1064         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1065         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1066         ASO_CONNTRACK_MAX, /* Guard. */
1067 };
1068
1069 /* Generic ASO connection tracking structure. */
1070 struct mlx5_aso_ct_action {
1071         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1072         void *dr_action_orig; /* General action object for original dir. */
1073         void *dr_action_rply; /* General action object for reply dir. */
1074         uint32_t refcnt; /* Action used count in device flows. */
1075         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1076         uint16_t peer; /* The only peer port index could also use this CT. */
1077         enum mlx5_aso_ct_state state; /* ASO CT state. */
1078         bool is_original; /* The direction of the DR action to be used. */
1079 };
1080
1081 /* CT action object state update. */
1082 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1083         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1084
1085 /* ASO connection tracking software pool definition. */
1086 struct mlx5_aso_ct_pool {
1087         uint16_t index; /* Pool index in pools array. */
1088         struct mlx5_devx_obj *devx_obj;
1089         /* The first devx object in the bulk, used for freeing (not yet). */
1090         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1091         /* CT action structures bulk. */
1092 };
1093
1094 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1095
1096 /* Pools management structure for ASO connection tracking pools. */
1097 struct mlx5_aso_ct_pools_mng {
1098         struct mlx5_aso_ct_pool **pools;
1099         uint16_t n; /* Total number of pools. */
1100         uint16_t next; /* Number of pools in use, index of next free pool. */
1101         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1102         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1103         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1104         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1105 };
1106
1107 /* LAG attr. */
1108 struct mlx5_lag {
1109         uint8_t tx_remap_affinity[16]; /* The PF port number of affinity */
1110         uint8_t affinity_mode; /* TIS or hash based affinity */
1111 };
1112
1113 /* DevX flex parser context. */
1114 struct mlx5_flex_parser_devx {
1115         struct mlx5_list_entry entry;  /* List element at the beginning. */
1116         uint32_t num_samples;
1117         void *devx_obj;
1118         struct mlx5_devx_graph_node_attr devx_conf;
1119         uint32_t sample_ids[MLX5_GRAPH_NODE_SAMPLE_NUM];
1120 };
1121
1122 /* Pattern field descriptor - how to translate flex pattern into samples. */
1123 __extension__
1124 struct mlx5_flex_pattern_field {
1125         uint16_t width:6;
1126         uint16_t shift:5;
1127         uint16_t reg_id:5;
1128 };
1129 #define MLX5_INVALID_SAMPLE_REG_ID 0x1F
1130
1131 /* Port flex item context. */
1132 struct mlx5_flex_item {
1133         struct mlx5_flex_parser_devx *devx_fp; /* DevX flex parser object. */
1134         uint32_t refcnt; /* Atomically accessed refcnt by flows. */
1135         enum rte_flow_item_flex_tunnel_mode tunnel_mode; /* Tunnel mode. */
1136         uint32_t mapnum; /* Number of pattern translation entries. */
1137         struct mlx5_flex_pattern_field map[MLX5_FLEX_ITEM_MAPPING_NUM];
1138 };
1139
1140 /*
1141  * Shared Infiniband device context for Master/Representors
1142  * which belong to same IB device with multiple IB ports.
1143  **/
1144 struct mlx5_dev_ctx_shared {
1145         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1146         uint32_t refcnt;
1147         uint32_t esw_mode:1; /* Whether is E-Switch mode. */
1148         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1149         uint32_t steering_format_version:4;
1150         /* Indicates the device steering logic format. */
1151         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1152         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1153         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1154         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1155         uint32_t dr_drop_action_en:1; /* Use DR drop action. */
1156         uint32_t drop_action_check_flag:1; /* Check Flag for drop action. */
1157         uint32_t flow_priority_check_flag:1; /* Check Flag for flow priority. */
1158         uint32_t metadata_regc_check_flag:1; /* Check Flag for metadata REGC. */
1159         uint32_t max_port; /* Maximal IB device port index. */
1160         struct mlx5_bond_info bond; /* Bonding information. */
1161         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1162         uint32_t tdn; /* Transport Domain number. */
1163         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1164         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1165         struct mlx5_dev_cap dev_cap; /* Device capabilities. */
1166         struct mlx5_sh_config config; /* Device configuration. */
1167         int numa_node; /* Numa node of backing physical device. */
1168         /* Packet pacing related structure. */
1169         struct mlx5_dev_txpp txpp;
1170         /* Shared DV/DR flow data section. */
1171         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1172         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1173         uint32_t dv_regc0_mask; /* available bits of metadata reg_c[0]. */
1174         void *fdb_domain; /* FDB Direct Rules name space handle. */
1175         void *rx_domain; /* RX Direct Rules name space handle. */
1176         void *tx_domain; /* TX Direct Rules name space handle. */
1177 #ifndef RTE_ARCH_64
1178         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR. */
1179         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1180         /* UAR same-page access control required in 32bit implementations. */
1181 #endif
1182         struct mlx5_hlist *flow_tbls;
1183         struct mlx5_flow_tunnel_hub *tunnel_hub;
1184         /* Direct Rules tables for FDB, NIC TX+RX */
1185         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1186         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1187         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1188         struct mlx5_hlist *modify_cmds;
1189         struct mlx5_hlist *tag_table;
1190         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1191         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1192         struct mlx5_list *sample_action_list; /* List of sample actions. */
1193         struct mlx5_list *dest_array_list;
1194         struct mlx5_list *flex_parsers_dv; /* Flex Item parsers. */
1195         /* List of destination array actions. */
1196         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1197         void *default_miss_action; /* Default miss action. */
1198         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1199         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1200         /* Shared interrupt handler section. */
1201         struct rte_intr_handle *intr_handle; /* Interrupt handler for device. */
1202         struct rte_intr_handle *intr_handle_devx; /* DEVX interrupt handler. */
1203         void *devx_comp; /* DEVX async comp obj. */
1204         struct mlx5_devx_obj *tis[16]; /* TIS object. */
1205         struct mlx5_devx_obj *td; /* Transport domain. */
1206         struct mlx5_lag lag; /* LAG attributes */
1207         struct mlx5_uar tx_uar; /* DevX UAR for Tx and Txpp and ASO SQs. */
1208         struct mlx5_uar rx_uar; /* DevX UAR for Rx. */
1209         struct mlx5_proc_priv *pppriv; /* Pointer to primary private process. */
1210         struct mlx5_ecpri_parser_profile ecpri_parser;
1211         /* Flex parser profiles information. */
1212         LIST_HEAD(shared_rxqs, mlx5_rxq_ctrl) shared_rxqs; /* Shared RXQs. */
1213         struct mlx5_aso_age_mng *aso_age_mng;
1214         /* Management data for aging mechanism using ASO Flow Hit. */
1215         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1216         /* Management structure for geneve tlv option */
1217         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1218         struct mlx5_flow_mtr_mng *mtrmng;
1219         /* Meter management structure. */
1220         struct mlx5_aso_ct_pools_mng *ct_mng;
1221         /* Management data for ASO connection tracking. */
1222         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1223         unsigned int flow_max_priority;
1224         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
1225         /* Availability of mreg_c's. */
1226         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1227 };
1228
1229 /*
1230  * Per-process private structure.
1231  * Caution, secondary process may rebuild the struct during port start.
1232  */
1233 struct mlx5_proc_priv {
1234         size_t uar_table_sz;
1235         /* Size of UAR register table. */
1236         struct mlx5_uar_data uar_table[];
1237         /* Table of UAR registers for each process. */
1238 };
1239
1240 /* MTR profile list. */
1241 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1242 /* MTR list. */
1243 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1244
1245 /* RSS description. */
1246 struct mlx5_flow_rss_desc {
1247         uint32_t level;
1248         uint32_t queue_num; /**< Number of entries in @p queue. */
1249         uint64_t types; /**< Specific RSS hash types (see RTE_ETH_RSS_*). */
1250         uint64_t hash_fields; /* Verbs Hash fields. */
1251         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1252         uint32_t key_len; /**< RSS hash key len. */
1253         uint32_t tunnel; /**< Queue in tunnel. */
1254         uint32_t shared_rss; /**< Shared RSS index. */
1255         struct mlx5_ind_table_obj *ind_tbl;
1256         /**< Indirection table for shared RSS hash RX queues. */
1257         union {
1258                 uint16_t *queue; /**< Destination queues. */
1259                 const uint16_t *const_q; /**< Const pointer convert. */
1260         };
1261 };
1262
1263 #define MLX5_PROC_PRIV(port_id) \
1264         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1265
1266 /* Verbs/DevX Rx queue elements. */
1267 struct mlx5_rxq_obj {
1268         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1269         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1270         int fd; /* File descriptor for event channel */
1271         RTE_STD_C11
1272         union {
1273                 struct {
1274                         void *wq; /* Work Queue. */
1275                         void *ibv_cq; /* Completion Queue. */
1276                         void *ibv_channel;
1277                 };
1278                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1279                 struct {
1280                         struct mlx5_devx_rmp devx_rmp; /* RMP for shared RQ. */
1281                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1282                         void *devx_channel;
1283                 };
1284         };
1285 };
1286
1287 /* Indirection table. */
1288 struct mlx5_ind_table_obj {
1289         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1290         uint32_t refcnt; /* Reference counter. */
1291         RTE_STD_C11
1292         union {
1293                 void *ind_table; /**< Indirection table. */
1294                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1295         };
1296         uint32_t queues_n; /**< Number of queues in the list. */
1297         uint16_t *queues; /**< Queue list. */
1298 };
1299
1300 /* Hash Rx queue. */
1301 __extension__
1302 struct mlx5_hrxq {
1303         struct mlx5_list_entry entry; /* List entry. */
1304         uint32_t standalone:1; /* This object used in shared action. */
1305         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1306         RTE_STD_C11
1307         union {
1308                 void *qp; /* Verbs queue pair. */
1309                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1310         };
1311 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1312         void *action; /* DV QP action pointer. */
1313 #endif
1314         uint64_t hash_fields; /* Verbs Hash fields. */
1315         uint32_t rss_key_len; /* Hash key length in bytes. */
1316         uint32_t idx; /* Hash Rx queue index. */
1317         uint8_t rss_key[]; /* Hash key. */
1318 };
1319
1320 /* Verbs/DevX Tx queue elements. */
1321 struct mlx5_txq_obj {
1322         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1323         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1324         RTE_STD_C11
1325         union {
1326                 struct {
1327                         void *cq; /* Completion Queue. */
1328                         void *qp; /* Queue Pair. */
1329                 };
1330                 struct {
1331                         struct mlx5_devx_obj *sq;
1332                         /* DevX object for Sx queue. */
1333                         struct mlx5_devx_obj *tis; /* The TIS object. */
1334                 };
1335                 struct {
1336                         struct rte_eth_dev *dev;
1337                         struct mlx5_devx_cq cq_obj;
1338                         /* DevX CQ object and its resources. */
1339                         struct mlx5_devx_sq sq_obj;
1340                         /* DevX SQ object and its resources. */
1341                 };
1342         };
1343 };
1344
1345 enum mlx5_rxq_modify_type {
1346         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1347         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1348         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1349         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1350 };
1351
1352 enum mlx5_txq_modify_type {
1353         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1354         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1355         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1356 };
1357
1358 struct mlx5_rxq_priv;
1359
1360 /* HW objects operations structure. */
1361 struct mlx5_obj_ops {
1362         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_priv *rxq, int on);
1363         int (*rxq_obj_new)(struct mlx5_rxq_priv *rxq);
1364         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1365         int (*rxq_obj_modify)(struct mlx5_rxq_priv *rxq, uint8_t type);
1366         void (*rxq_obj_release)(struct mlx5_rxq_priv *rxq);
1367         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1368                              struct mlx5_ind_table_obj *ind_tbl);
1369         int (*ind_table_modify)(struct rte_eth_dev *dev,
1370                                 const unsigned int log_n,
1371                                 const uint16_t *queues, const uint32_t queues_n,
1372                                 struct mlx5_ind_table_obj *ind_tbl);
1373         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1374         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1375                         int tunnel __rte_unused);
1376         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1377                            const uint8_t *rss_key,
1378                            uint64_t hash_fields,
1379                            const struct mlx5_ind_table_obj *ind_tbl);
1380         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1381         int (*drop_action_create)(struct rte_eth_dev *dev);
1382         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1383         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1384         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1385                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1386         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1387         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1388         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1389 };
1390
1391 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1392
1393 struct mlx5_priv {
1394         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1395         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1396         uint32_t dev_port; /* Device port number. */
1397         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1398         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1399         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1400         /* Bit-field of MAC addresses owned by the PMD. */
1401         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1402         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1403         /* Device properties. */
1404         uint16_t mtu; /* Configured MTU. */
1405         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1406         unsigned int representor:1; /* Device is a port representor. */
1407         unsigned int master:1; /* Device is a E-Switch master. */
1408         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1409         unsigned int sampler_en:1; /* Whether support sampler. */
1410         unsigned int mtr_en:1; /* Whether support meter. */
1411         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1412         unsigned int lb_used:1; /* Loopback queue is referred to. */
1413         uint32_t mark_enabled:1; /* If mark action is enabled on rxqs. */
1414         uint16_t domain_id; /* Switch domain identifier. */
1415         uint16_t vport_id; /* Associated VF vport index (if any). */
1416         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1417         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1418         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1419         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1420         unsigned int if_index; /* Associated kernel network device index. */
1421         /* RX/TX queues. */
1422         unsigned int rxqs_n; /* RX queues array size. */
1423         unsigned int txqs_n; /* TX queues array size. */
1424         struct mlx5_rxq_priv *(*rxq_privs)[]; /* RX queue non-shared data. */
1425         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1426         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1427         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1428         unsigned int (*reta_idx)[]; /* RETA index table. */
1429         unsigned int reta_idx_n; /* RETA index size. */
1430         struct mlx5_drop drop_queue; /* Flow drop queues. */
1431         void *root_drop_action; /* Pointer to root drop action. */
1432         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1433         /* RTE Flow rules. */
1434         uint32_t ctrl_flows; /* Control flow rules. */
1435         rte_spinlock_t flow_list_lock;
1436         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1437         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1438         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1439         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1440         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1441         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1442         /* Indirection tables. */
1443         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1444         /* Pointer to next element. */
1445         rte_rwlock_t ind_tbls_lock;
1446         uint32_t refcnt; /**< Reference counter. */
1447         /**< Verbs modify header action object. */
1448         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1449         uint8_t max_lro_msg_size;
1450         uint32_t link_speed_capa; /* Link speed capabilities. */
1451         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1452         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1453         struct mlx5_dev_config config; /* Device configuration. */
1454         /* Context for Verbs allocator. */
1455         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1456         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1457         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1458         struct mlx5_hlist *mreg_cp_tbl;
1459         /* Hash table of Rx metadata register copy table. */
1460         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1461         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1462         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1463         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1464         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1465         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1466         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1467         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1468         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1469         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1470         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1471         uint32_t rss_shared_actions; /* RSS shared actions. */
1472         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1473         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1474         uint32_t lag_affinity_idx; /* LAG mode queue 0 affinity starting. */
1475         rte_spinlock_t flex_item_sl; /* Flex item list spinlock. */
1476         struct mlx5_flex_item flex_item[MLX5_PORT_FLEX_ITEM_NUM];
1477         /* Flex items have been created on the port. */
1478         uint32_t flex_item_map; /* Map of allocated flex item elements. */
1479 };
1480
1481 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1482 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1483
1484 struct rte_hairpin_peer_info {
1485         uint32_t qp_id;
1486         uint32_t vhca_id;
1487         uint16_t peer_q;
1488         uint16_t tx_explicit;
1489         uint16_t manual_bind;
1490 };
1491
1492 #define BUF_SIZE 1024
1493 enum dr_dump_rec_type {
1494         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1495         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1496         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1497 };
1498
1499 /* mlx5.c */
1500
1501 int mlx5_getenv_int(const char *);
1502 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1503 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1504 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1505                               struct rte_eth_udp_tunnel *udp_tunnel);
1506 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1507 int mlx5_dev_close(struct rte_eth_dev *dev);
1508 int mlx5_net_remove(struct mlx5_common_device *cdev);
1509 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1510 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1511 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1512
1513 /* Macro to iterate over all valid ports for mlx5 driver. */
1514 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1515         for (port_id = mlx5_eth_find_next(0, dev); \
1516              port_id < RTE_MAX_ETHPORTS; \
1517              port_id = mlx5_eth_find_next(port_id + 1, dev))
1518 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1519 void mlx5_rt_timestamp_config(struct mlx5_dev_ctx_shared *sh,
1520                               struct mlx5_hca_attr *hca_attr);
1521 struct mlx5_dev_ctx_shared *
1522 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn);
1523 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1524 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1525 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1526 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1527 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1528                          struct mlx5_dev_config *config);
1529 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1530 int mlx5_probe_again_args_validate(struct mlx5_common_device *cdev);
1531 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1532 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1533 void mlx5_flow_counter_mode_config(struct rte_eth_dev *dev);
1534 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1535 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1536 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1537
1538 /* mlx5_ethdev.c */
1539
1540 int mlx5_dev_configure(struct rte_eth_dev *dev);
1541 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1542                               struct rte_eth_representor_info *info);
1543 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1544                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1545 #define MLX5_REPRESENTOR_REPR(repr_id) \
1546                 ((repr_id) & 0xfff)
1547 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1548                 (((repr_id) >> 12) & 3)
1549 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1550                                     enum rte_eth_representor_type hpf_type);
1551 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1552 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1553 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1554 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1555 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1556                          struct rte_eth_hairpin_cap *cap);
1557 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1558 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1559 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1560 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1561
1562 /* mlx5_ethdev_os.c */
1563
1564 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1565                         char (*ifname)[MLX5_NAMESIZE]);
1566 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1567 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1568 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1569 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1570 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1571 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1572 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1573                            struct rte_eth_fc_conf *fc_conf);
1574 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1575                            struct rte_eth_fc_conf *fc_conf);
1576 void mlx5_dev_interrupt_handler(void *arg);
1577 void mlx5_dev_interrupt_handler_devx(void *arg);
1578 int mlx5_set_link_down(struct rte_eth_dev *dev);
1579 int mlx5_set_link_up(struct rte_eth_dev *dev);
1580 int mlx5_is_removed(struct rte_eth_dev *dev);
1581 int mlx5_sysfs_switch_info(unsigned int ifindex,
1582                            struct mlx5_switch_info *info);
1583 void mlx5_translate_port_name(const char *port_name_in,
1584                               struct mlx5_switch_info *port_info_out);
1585 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1586                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1587 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1588                          char *ifname);
1589 int mlx5_get_module_info(struct rte_eth_dev *dev,
1590                          struct rte_eth_dev_module_info *modinfo);
1591 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1592                            struct rte_dev_eeprom_info *info);
1593 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1594                           const char *ctr_name, uint64_t *stat);
1595 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1596 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1597 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1598 int mlx5_get_flag_dropless_rq(struct rte_eth_dev *dev);
1599
1600 /* mlx5_mac.c */
1601
1602 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1603 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1604                       uint32_t index, uint32_t vmdq);
1605 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1606 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1607                         struct rte_ether_addr *mc_addr_set,
1608                         uint32_t nb_mc_addr);
1609
1610 /* mlx5_rss.c */
1611
1612 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1613                          struct rte_eth_rss_conf *rss_conf);
1614 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1615                            struct rte_eth_rss_conf *rss_conf);
1616 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1617 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1618                             struct rte_eth_rss_reta_entry64 *reta_conf,
1619                             uint16_t reta_size);
1620 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1621                              struct rte_eth_rss_reta_entry64 *reta_conf,
1622                              uint16_t reta_size);
1623
1624 /* mlx5_rxmode.c */
1625
1626 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1627 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1628 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1629 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1630
1631 /* mlx5_stats.c */
1632
1633 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1634 int mlx5_stats_reset(struct rte_eth_dev *dev);
1635 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1636                     unsigned int n);
1637 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1638 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1639                           struct rte_eth_xstat_name *xstats_names,
1640                           unsigned int n);
1641
1642 /* mlx5_vlan.c */
1643
1644 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1645 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1646 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1647
1648 /* mlx5_vlan_os.c */
1649
1650 void mlx5_vlan_vmwa_exit(void *ctx);
1651 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1652                             struct mlx5_vf_vlan *vf_vlan);
1653 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1654                             struct mlx5_vf_vlan *vf_vlan);
1655 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1656
1657 /* mlx5_trigger.c */
1658
1659 int mlx5_dev_start(struct rte_eth_dev *dev);
1660 int mlx5_dev_stop(struct rte_eth_dev *dev);
1661 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1662 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1663 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1664 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1665                                    struct rte_hairpin_peer_info *current_info,
1666                                    struct rte_hairpin_peer_info *peer_info,
1667                                    uint32_t direction);
1668 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1669                                  struct rte_hairpin_peer_info *peer_info,
1670                                  uint32_t direction);
1671 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1672                                    uint32_t direction);
1673 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1674 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1675 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1676                                 size_t len, uint32_t direction);
1677
1678 /* mlx5_flow.c */
1679
1680 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1681 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1682 void mlx5_flow_print(struct rte_flow *flow);
1683 int mlx5_flow_validate(struct rte_eth_dev *dev,
1684                        const struct rte_flow_attr *attr,
1685                        const struct rte_flow_item items[],
1686                        const struct rte_flow_action actions[],
1687                        struct rte_flow_error *error);
1688 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1689                                   const struct rte_flow_attr *attr,
1690                                   const struct rte_flow_item items[],
1691                                   const struct rte_flow_action actions[],
1692                                   struct rte_flow_error *error);
1693 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1694                       struct rte_flow_error *error);
1695 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1696                           bool active);
1697 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1698 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1699                     const struct rte_flow_action *action, void *data,
1700                     struct rte_flow_error *error);
1701 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1702                       struct rte_flow_error *error);
1703 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1704 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1705 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1706 int mlx5_flow_verify(struct rte_eth_dev *dev);
1707 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1708 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1709                         struct rte_flow_item_eth *eth_spec,
1710                         struct rte_flow_item_eth *eth_mask,
1711                         struct rte_flow_item_vlan *vlan_spec,
1712                         struct rte_flow_item_vlan *vlan_mask);
1713 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1714                    struct rte_flow_item_eth *eth_spec,
1715                    struct rte_flow_item_eth *eth_mask);
1716 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1717 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1718 uint32_t mlx5_flow_create_devx_sq_miss_flow(struct rte_eth_dev *dev,
1719                                             uint32_t txq);
1720 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1721                                        uint64_t async_id, int status);
1722 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1723 void mlx5_flow_query_alarm(void *arg);
1724 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1725 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1726 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1727                        bool clear, uint64_t *pkts, uint64_t *bytes);
1728 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1729                         FILE *file, struct rte_flow_error *error);
1730 int save_dump_file(const unsigned char *data, uint32_t size,
1731                 uint32_t type, uint64_t id, void *arg, FILE *file);
1732 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1733         struct rte_flow_query_count *count, struct rte_flow_error *error);
1734 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1735 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1736                 FILE *file, struct rte_flow_error *error);
1737 #endif
1738 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1739 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1740                         uint32_t nb_contexts, struct rte_flow_error *error);
1741 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1742                             const struct rte_flow_action_conntrack *conntrack,
1743                             struct rte_flow_error *error);
1744
1745
1746 /* mlx5_mp_os.c */
1747
1748 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1749                               const void *peer);
1750 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1751                                 const void *peer);
1752 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1753 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1754 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1755                                  enum mlx5_mp_req_type req_type);
1756
1757 /* mlx5_socket.c */
1758
1759 int mlx5_pmd_socket_init(void);
1760 void mlx5_pmd_socket_uninit(void);
1761
1762 /* mlx5_flow_meter.c */
1763
1764 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1765 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1766                 uint32_t meter_id, uint32_t *mtr_idx);
1767 struct mlx5_flow_meter_info *
1768 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1769 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1770                            struct mlx5_flow_meter_info *fm,
1771                            const struct rte_flow_attr *attr,
1772                            struct rte_flow_error *error);
1773 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1774                             struct mlx5_flow_meter_info *fm);
1775 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1776                 (struct rte_eth_dev *dev,
1777                 uint32_t policy_id,
1778                 uint32_t *policy_idx);
1779 struct mlx5_flow_meter_policy *
1780 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1781                                         struct mlx5_flow_meter_policy *policy);
1782 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1783                           struct rte_mtr_error *error);
1784 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1785
1786 /* mlx5_os.c */
1787
1788 struct rte_pci_driver;
1789 int mlx5_os_capabilities_prepare(struct mlx5_dev_ctx_shared *sh);
1790 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1791 int mlx5_os_net_probe(struct mlx5_common_device *cdev);
1792 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1793 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1794 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1795 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1796                          uint32_t index);
1797 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1798                                struct rte_ether_addr *mac_addr,
1799                                int vf_index);
1800 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1801 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1802 int mlx5_os_set_nonblock_channel_fd(int fd);
1803 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1804 void mlx5_os_net_cleanup(void);
1805
1806 /* mlx5_txpp.c */
1807
1808 int mlx5_txpp_start(struct rte_eth_dev *dev);
1809 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1810 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1811 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1812                          struct rte_eth_xstat *stats,
1813                          unsigned int n, unsigned int n_used);
1814 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1815 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1816                                struct rte_eth_xstat_name *xstats_names,
1817                                unsigned int n, unsigned int n_used);
1818 void mlx5_txpp_interrupt_handler(void *cb_arg);
1819
1820 /* mlx5_rxtx.c */
1821
1822 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1823
1824 /* mlx5_flow_aso.c */
1825
1826 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1827                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1828 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1829 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1830 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1831                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1832 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1833                 struct mlx5_aso_mtr *mtr);
1834 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1835                 struct mlx5_aso_mtr *mtr);
1836 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1837                               struct mlx5_aso_ct_action *ct,
1838                               const struct rte_flow_action_conntrack *profile);
1839 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1840                            struct mlx5_aso_ct_action *ct);
1841 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1842                              struct mlx5_aso_ct_action *ct,
1843                              struct rte_flow_action_conntrack *profile);
1844 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1845                           struct mlx5_aso_ct_action *ct);
1846 uint32_t
1847 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1848 uint32_t
1849 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1850
1851 /* mlx5_flow_flex.c */
1852
1853 struct rte_flow_item_flex_handle *
1854 flow_dv_item_create(struct rte_eth_dev *dev,
1855                     const struct rte_flow_item_flex_conf *conf,
1856                     struct rte_flow_error *error);
1857 int flow_dv_item_release(struct rte_eth_dev *dev,
1858                     const struct rte_flow_item_flex_handle *flex_handle,
1859                     struct rte_flow_error *error);
1860 int mlx5_flex_item_port_init(struct rte_eth_dev *dev);
1861 void mlx5_flex_item_port_cleanup(struct rte_eth_dev *dev);
1862 void mlx5_flex_flow_translate_item(struct rte_eth_dev *dev, void *matcher,
1863                                    void *key, const struct rte_flow_item *item,
1864                                    bool is_inner);
1865 int mlx5_flex_acquire_index(struct rte_eth_dev *dev,
1866                             struct rte_flow_item_flex_handle *handle,
1867                             bool acquire);
1868 int mlx5_flex_release_index(struct rte_eth_dev *dev, int index);
1869
1870 /* Flex parser list callbacks. */
1871 struct mlx5_list_entry *mlx5_flex_parser_create_cb(void *list_ctx, void *ctx);
1872 int mlx5_flex_parser_match_cb(void *list_ctx,
1873                               struct mlx5_list_entry *iter, void *ctx);
1874 void mlx5_flex_parser_remove_cb(void *list_ctx, struct mlx5_list_entry *entry);
1875 struct mlx5_list_entry *mlx5_flex_parser_clone_cb(void *list_ctx,
1876                                                   struct mlx5_list_entry *entry,
1877                                                   void *ctx);
1878 void mlx5_flex_parser_clone_free_cb(void *tool_ctx,
1879                                     struct mlx5_list_entry *entry);
1880 #endif /* RTE_PMD_MLX5_H_ */