drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36
  37
  38 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  39
  40 /*
  41  * Number of modification commands.
  42  * The maximal actions amount in FW is some constant, and it is 16 in the
  43  * latest releases. In some old releases, it will be limited to 8.
  44  * Since there is no interface to query the capacity, the maximal value should
  45  * be used to allow PMD to create the flow. The validation will be done in the
  46  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  47  * supported actions number on the root table.
  48  * On non-root tables, there is no limitation, but 32 is enough right now.
  49  */
  50 #define MLX5_MAX_MODIFY_NUM                     32
  51 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  52
  53 /* Maximal number of flex items created on the port.*/
  54 #define MLX5_PORT_FLEX_ITEM_NUM                 4
  55
  56 /* Maximal number of field/field parts to map into sample registers .*/
  57 #define MLX5_FLEX_ITEM_MAPPING_NUM              32
  58
  59 enum mlx5_ipool_index {
  60 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  61         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  62         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  63         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  64         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  65         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  66         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  67         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  68         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  69         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  70 #endif
  71         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  72         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  73         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  74         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  75         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  76         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  77         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  78         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  79         MLX5_IPOOL_MAX,
  80 };
  81
  82 /*
  83  * There are three reclaim memory mode supported.
  84  * 0(none) means no memory reclaim.
  85  * 1(light) means only PMD level reclaim.
  86  * 2(aggressive) means both PMD and rdma-core level reclaim.
  87  */
  88 enum mlx5_reclaim_mem_mode {
  89         MLX5_RCM_NONE, /* Don't reclaim memory. */
  90         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  91         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  92 };
  93
  94 /* The type of flow. */
  95 enum mlx5_flow_type {
  96         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  97         MLX5_FLOW_TYPE_GEN, /* General flow. */
  98         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
  99         MLX5_FLOW_TYPE_MAXI,
 100 };
 101
 102 /* The mode of delay drop for Rx queues. */
 103 enum mlx5_delay_drop_mode {
 104         MLX5_DELAY_DROP_NONE = 0, /* All disabled. */
 105         MLX5_DELAY_DROP_STANDARD = RTE_BIT32(0), /* Standard queues enable. */
 106         MLX5_DELAY_DROP_HAIRPIN = RTE_BIT32(1), /* Hairpin queues enable. */
 107 };
 108
 109 /* Hlist and list callback context. */
 110 struct mlx5_flow_cb_ctx {
 111         struct rte_eth_dev *dev;
 112         struct rte_flow_error *error;
 113         void *data;
 114         void *data2;
 115 };
 116
 117 /* Device attributes used in mlx5 PMD */
 118 struct mlx5_dev_attr {
 119         uint64_t        device_cap_flags_ex;
 120         int             max_qp_wr;
 121         int             max_sge;
 122         int             max_cq;
 123         int             max_qp;
 124         int             max_cqe;
 125         uint32_t        max_pd;
 126         uint32_t        max_mr;
 127         uint32_t        max_srq;
 128         uint32_t        max_srq_wr;
 129         uint32_t        raw_packet_caps;
 130         uint32_t        max_rwq_indirection_table_size;
 131         uint32_t        max_tso;
 132         uint32_t        tso_supported_qpts;
 133         uint64_t        flags;
 134         uint64_t        comp_mask;
 135         uint32_t        sw_parsing_offloads;
 136         uint32_t        min_single_stride_log_num_of_bytes;
 137         uint32_t        max_single_stride_log_num_of_bytes;
 138         uint32_t        min_single_wqe_log_num_of_strides;
 139         uint32_t        max_single_wqe_log_num_of_strides;
 140         uint32_t        stride_supported_qpts;
 141         uint32_t        tunnel_offloads_caps;
 142         char            fw_ver[64];
 143 };
 144
 145 /** Data associated with devices to spawn. */
 146 struct mlx5_dev_spawn_data {
 147         uint32_t ifindex; /**< Network interface index. */
 148         uint32_t max_port; /**< Device maximal port index. */
 149         uint32_t phys_port; /**< Device physical port index. */
 150         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 151         struct mlx5_switch_info info; /**< Switch information. */
 152         const char *phys_dev_name; /**< Name of physical device. */
 153         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 154         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 155         struct mlx5_common_device *cdev; /**< Backend common device. */
 156         struct mlx5_bond_info *bond_info;
 157 };
 158
 159 /** Data associated with socket messages. */
 160 struct mlx5_flow_dump_req  {
 161         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 162         uint64_t flow_id;
 163 } __rte_packed;
 164
 165 struct mlx5_flow_dump_ack {
 166         int rc; /**< Return code. */
 167 };
 168
 169 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 170
 171 /* Shared data between primary and secondary processes. */
 172 struct mlx5_shared_data {
 173         rte_spinlock_t lock;
 174         /* Global spinlock for primary and secondary processes. */
 175         int init_done; /* Whether primary has done initialization. */
 176         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 177 };
 178
 179 /* Per-process data structure, not visible to other processes. */
 180 struct mlx5_local_data {
 181         int init_done; /* Whether a secondary has done initialization. */
 182 };
 183
 184 extern struct mlx5_shared_data *mlx5_shared_data;
 185
 186 /* Dev ops structs */
 187 extern const struct eth_dev_ops mlx5_dev_ops;
 188 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 189 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 190
 191 struct mlx5_counter_ctrl {
 192         /* Name of the counter. */
 193         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 194         /* Name of the counter on the device table. */
 195         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 196         uint32_t dev:1; /**< Nonzero for dev counters. */
 197 };
 198
 199 struct mlx5_xstats_ctrl {
 200         /* Number of device stats. */
 201         uint16_t stats_n;
 202         /* Number of device stats identified by PMD. */
 203         uint16_t  mlx5_stats_n;
 204         /* Index in the device counters table. */
 205         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 206         uint64_t base[MLX5_MAX_XSTATS];
 207         uint64_t xstats[MLX5_MAX_XSTATS];
 208         uint64_t hw_stats[MLX5_MAX_XSTATS];
 209         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 210 };
 211
 212 struct mlx5_stats_ctrl {
 213         /* Base for imissed counter. */
 214         uint64_t imissed_base;
 215         uint64_t imissed;
 216 };
 217
 218 #define MLX5_LRO_SUPPORTED(dev) \
 219         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 220
 221 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 222 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 223
 224 /* Maximal size of aggregated LRO packet. */
 225 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 226
 227 /* Maximal number of segments to split. */
 228 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 229
 230 /* LRO configurations structure. */
 231 struct mlx5_lro_config {
 232         uint32_t supported:1; /* Whether LRO is supported. */
 233         uint32_t timeout; /* User configuration. */
 234 };
 235
 236 /*
 237  * Device configuration structure.
 238  *
 239  * Merged configuration from:
 240  *
 241  *  - Device capabilities,
 242  *  - User device parameters disabled features.
 243  */
 244 struct mlx5_dev_config {
 245         unsigned int hw_csum:1; /* Checksum offload is supported. */
 246         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 247         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 248         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 249         unsigned int hw_padding:1; /* End alignment padding is supported. */
 250         unsigned int vf:1; /* This is a VF. */
 251         unsigned int sf:1; /* This is a SF. */
 252         unsigned int tunnel_en:3;
 253         /* Whether tunnel stateless offloads are supported. */
 254         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 255         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 256         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 257         unsigned int tso:1; /* Whether TSO is supported. */
 258         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 259         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 260         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 261         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 262         unsigned int dv_flow_en:1; /* Enable DV flow. */
 263         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 264         unsigned int lacp_by_user:1;
 265         /* Enable user to manage LACP traffic. */
 266         unsigned int swp:3; /* Tx generic tunnel checksum and TSO offload. */
 267         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 268         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 269         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 270         unsigned int decap_en:1; /* Whether decap will be used or not. */
 271         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 272         unsigned int allow_duplicate_pattern:1;
 273         /* Allow/Prevent the duplicate rules pattern. */
 274         unsigned int std_delay_drop:1; /* Enable standard Rxq delay drop. */
 275         unsigned int hp_delay_drop:1; /* Enable hairpin Rxq delay drop. */
 276         struct {
 277                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 278                 unsigned int stride_num_n; /* Number of strides. */
 279                 unsigned int stride_size_n; /* Size of a stride. */
 280                 unsigned int min_stride_size_n; /* Min size of a stride. */
 281                 unsigned int max_stride_size_n; /* Max size of a stride. */
 282                 unsigned int max_memcpy_len;
 283                 /* Maximum packet size to memcpy Rx packets. */
 284                 unsigned int min_rxqs_num;
 285                 /* Rx queue count threshold to enable MPRQ. */
 286         } mprq; /* Configurations for Multi-Packet RQ. */
 287         int mps; /* Multi-packet send supported mode. */
 288         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 289         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 290         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 291         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 292         int txqs_inline; /* Queue number threshold for inlining. */
 293         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 294         int txq_inline_max; /* Max packet size for inlining with SEND. */
 295         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 296         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 297         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 298         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 299         struct mlx5_lro_config lro; /* LRO configuration. */
 300 };
 301
 302
 303 /* Structure for VF VLAN workaround. */
 304 struct mlx5_vf_vlan {
 305         uint32_t tag:12;
 306         uint32_t created:1;
 307 };
 308
 309 /* Flow drop context necessary due to Verbs API. */
 310 struct mlx5_drop {
 311         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 312         struct mlx5_rxq_priv *rxq; /* Rx queue. */
 313 };
 314
 315 /* Loopback dummy queue resources required due to Verbs API. */
 316 struct mlx5_lb_ctx {
 317         struct ibv_qp *qp; /* QP object. */
 318         void *ibv_cq; /* Completion queue. */
 319         uint16_t refcnt; /* Reference count for representors. */
 320 };
 321
 322 #define MLX5_COUNTERS_PER_POOL 512
 323 #define MLX5_MAX_PENDING_QUERIES 4
 324 #define MLX5_CNT_CONTAINER_RESIZE 64
 325 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 326 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 327                            MLX5_CNT_BATCH_OFFSET)
 328 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 329 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 330
 331 #define MLX5_CNT_LEN(pool) \
 332         (MLX5_CNT_SIZE + \
 333         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 334 #define MLX5_POOL_GET_CNT(pool, index) \
 335         ((struct mlx5_flow_counter *) \
 336         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 337 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 338         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 339         MLX5_CNT_LEN(pool)))
 340 /*
 341  * The pool index and offset of counter in the pool array makes up the
 342  * counter index. In case the counter is from pool 0 and offset 0, it
 343  * should plus 1 to avoid index 0, since 0 means invalid counter index
 344  * currently.
 345  */
 346 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 347         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 348 #define MLX5_CNT_TO_AGE(cnt) \
 349         ((struct mlx5_age_param *)((cnt) + 1))
 350 /*
 351  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 352  * defines. The pool size is 512, pool index should never reach
 353  * INT16_MAX.
 354  */
 355 #define POOL_IDX_INVALID UINT16_MAX
 356
 357 /* Age status. */
 358 enum {
 359         AGE_FREE, /* Initialized state. */
 360         AGE_CANDIDATE, /* Counter assigned to flows. */
 361         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 362 };
 363
 364 enum mlx5_counter_type {
 365         MLX5_COUNTER_TYPE_ORIGIN,
 366         MLX5_COUNTER_TYPE_AGE,
 367         MLX5_COUNTER_TYPE_MAX,
 368 };
 369
 370 /* Counter age parameter. */
 371 struct mlx5_age_param {
 372         uint16_t state; /**< Age state (atomically accessed). */
 373         uint16_t port_id; /**< Port id of the counter. */
 374         uint32_t timeout:24; /**< Aging timeout in seconds. */
 375         uint32_t sec_since_last_hit;
 376         /**< Time in seconds since last hit (atomically accessed). */
 377         void *context; /**< Flow counter age context. */
 378 };
 379
 380 struct flow_counter_stats {
 381         uint64_t hits;
 382         uint64_t bytes;
 383 };
 384
 385 /* Shared counters information for counters. */
 386 struct mlx5_flow_counter_shared {
 387         union {
 388                 uint32_t refcnt; /* Only for shared action management. */
 389                 uint32_t id; /* User counter ID for legacy sharing. */
 390         };
 391 };
 392
 393 struct mlx5_flow_counter_pool;
 394 /* Generic counters information. */
 395 struct mlx5_flow_counter {
 396         union {
 397                 /*
 398                  * User-defined counter shared info is only used during
 399                  * counter active time. And aging counter sharing is not
 400                  * supported, so active shared counter will not be chained
 401                  * to the aging list. For shared counter, only when it is
 402                  * released, the TAILQ entry memory will be used, at that
 403                  * time, shared memory is not used anymore.
 404                  *
 405                  * Similarly to none-batch counter dcs, since it doesn't
 406                  * support aging, while counter is allocated, the entry
 407                  * memory is not used anymore. In this case, as bytes
 408                  * memory is used only when counter is allocated, and
 409                  * entry memory is used only when counter is free. The
 410                  * dcs pointer can be saved to these two different place
 411                  * at different stage. It will eliminate the individual
 412                  * counter extend struct.
 413                  */
 414                 TAILQ_ENTRY(mlx5_flow_counter) next;
 415                 /**< Pointer to the next flow counter structure. */
 416                 struct {
 417                         struct mlx5_flow_counter_shared shared_info;
 418                         /**< Shared counter information. */
 419                         void *dcs_when_active;
 420                         /*
 421                          * For non-batch mode, the dcs will be saved
 422                          * here when the counter is free.
 423                          */
 424                 };
 425         };
 426         union {
 427                 uint64_t hits; /**< Reset value of hits packets. */
 428                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 429         };
 430         union {
 431                 uint64_t bytes; /**< Reset value of bytes. */
 432                 void *dcs_when_free;
 433                 /*
 434                  * For non-batch mode, the dcs will be saved here
 435                  * when the counter is free.
 436                  */
 437         };
 438         void *action; /**< Pointer to the dv action. */
 439 };
 440
 441 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 442
 443 /* Generic counter pool structure - query is in pool resolution. */
 444 struct mlx5_flow_counter_pool {
 445         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 446         struct mlx5_counters counters[2]; /* Free counter list. */
 447         struct mlx5_devx_obj *min_dcs;
 448         /* The devx object of the minimum counter ID. */
 449         uint64_t time_of_last_age_check;
 450         /* System time (from rte_rdtsc()) read in the last aging check. */
 451         uint32_t index:30; /* Pool index in container. */
 452         uint32_t is_aged:1; /* Pool with aging counter. */
 453         volatile uint32_t query_gen:1; /* Query round. */
 454         rte_spinlock_t sl; /* The pool lock. */
 455         rte_spinlock_t csl; /* The pool counter free list lock. */
 456         struct mlx5_counter_stats_raw *raw;
 457         struct mlx5_counter_stats_raw *raw_hw;
 458         /* The raw on HW working. */
 459 };
 460
 461 /* Memory management structure for group of counter statistics raws. */
 462 struct mlx5_counter_stats_mem_mng {
 463         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 464         struct mlx5_counter_stats_raw *raws;
 465         struct mlx5_devx_obj *dm;
 466         void *umem;
 467 };
 468
 469 /* Raw memory structure for the counter statistics values of a pool. */
 470 struct mlx5_counter_stats_raw {
 471         LIST_ENTRY(mlx5_counter_stats_raw) next;
 472         struct mlx5_counter_stats_mem_mng *mem_mng;
 473         volatile struct flow_counter_stats *data;
 474 };
 475
 476 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 477
 478 /* Counter global management structure. */
 479 struct mlx5_flow_counter_mng {
 480         volatile uint16_t n_valid; /* Number of valid pools. */
 481         uint16_t n; /* Number of pools. */
 482         uint16_t last_pool_idx; /* Last used pool index */
 483         int min_id; /* The minimum counter ID in the pools. */
 484         int max_id; /* The maximum counter ID in the pools. */
 485         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 486         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 487         /* The counter free list lock. */
 488         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 489         /* Free counter list. */
 490         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 491         struct mlx5_counter_stats_mem_mng *mem_mng;
 492         /* Hold the memory management for the next allocated pools raws. */
 493         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 494         uint8_t pending_queries;
 495         uint16_t pool_index;
 496         uint8_t query_thread_on;
 497         bool relaxed_ordering_read;
 498         bool relaxed_ordering_write;
 499         bool counter_fallback; /* Use counter fallback management. */
 500         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 501         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 502 };
 503
 504 /* ASO structures. */
 505 #define MLX5_ASO_QUEUE_LOG_DESC 10
 506
 507 struct mlx5_aso_cq {
 508         uint16_t log_desc_n;
 509         uint32_t cq_ci:24;
 510         struct mlx5_devx_cq cq_obj;
 511         uint64_t errors;
 512 };
 513
 514 struct mlx5_aso_sq_elem {
 515         union {
 516                 struct {
 517                         struct mlx5_aso_age_pool *pool;
 518                         uint16_t burst_size;
 519                 };
 520                 struct mlx5_aso_mtr *mtr;
 521                 struct {
 522                         struct mlx5_aso_ct_action *ct;
 523                         char *query_data;
 524                 };
 525         };
 526 };
 527
 528 struct mlx5_aso_sq {
 529         uint16_t log_desc_n;
 530         rte_spinlock_t sqsl;
 531         struct mlx5_aso_cq cq;
 532         struct mlx5_devx_sq sq_obj;
 533         volatile uint64_t *uar_addr;
 534         struct mlx5_pmd_mr mr;
 535         uint16_t pi;
 536         uint32_t head;
 537         uint32_t tail;
 538         uint32_t sqn;
 539         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 540         uint16_t next; /* Pool index of the next pool to query. */
 541 };
 542
 543 struct mlx5_aso_age_action {
 544         LIST_ENTRY(mlx5_aso_age_action) next;
 545         void *dr_action;
 546         uint32_t refcnt;
 547         /* Following fields relevant only when action is active. */
 548         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 549         struct mlx5_age_param age_params;
 550 };
 551
 552 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 553
 554 struct mlx5_aso_age_pool {
 555         struct mlx5_devx_obj *flow_hit_aso_obj;
 556         uint16_t index; /* Pool index in pools array. */
 557         uint64_t time_of_last_age_check; /* In seconds. */
 558         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 559 };
 560
 561 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 562
 563 struct mlx5_aso_age_mng {
 564         struct mlx5_aso_age_pool **pools;
 565         uint16_t n; /* Total number of pools. */
 566         uint16_t next; /* Number of pools in use, index of next free pool. */
 567         rte_rwlock_t resize_rwl; /* Lock for resize objects. */
 568         rte_spinlock_t free_sl; /* Lock for free list access. */
 569         struct aso_age_list free; /* Free age actions list - ready to use. */
 570         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 571 };
 572
 573 /* Management structure for geneve tlv option */
 574 struct mlx5_geneve_tlv_option_resource {
 575         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 576         rte_be16_t option_class; /* geneve tlv opt class.*/
 577         uint8_t option_type; /* geneve tlv opt type.*/
 578         uint8_t length; /* geneve tlv opt length. */
 579         uint32_t refcnt; /* geneve tlv object reference counter */
 580 };
 581
 582
 583 #define MLX5_AGE_EVENT_NEW              1
 584 #define MLX5_AGE_TRIGGER                2
 585 #define MLX5_AGE_SET(age_info, BIT) \
 586         ((age_info)->flags |= (1 << (BIT)))
 587 #define MLX5_AGE_UNSET(age_info, BIT) \
 588         ((age_info)->flags &= ~(1 << (BIT)))
 589 #define MLX5_AGE_GET(age_info, BIT) \
 590         ((age_info)->flags & (1 << (BIT)))
 591 #define GET_PORT_AGE_INFO(priv) \
 592         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 593 /* Current time in seconds. */
 594 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 595
 596 /* Aging information for per port. */
 597 struct mlx5_age_info {
 598         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 599         struct mlx5_counters aged_counters; /* Aged counter list. */
 600         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 601         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 602 };
 603
 604 /* Per port data of shared IB device. */
 605 struct mlx5_dev_shared_port {
 606         uint32_t ih_port_id;
 607         uint32_t devx_ih_port_id;
 608         /*
 609          * Interrupt handler port_id. Used by shared interrupt
 610          * handler to find the corresponding rte_eth device
 611          * by IB port index. If value is equal or greater
 612          * RTE_MAX_ETHPORTS it means there is no subhandler
 613          * installed for specified IB port index.
 614          */
 615         struct mlx5_age_info age_info;
 616         /* Aging information for per port. */
 617 };
 618
 619 /*
 620  * Max number of actions per DV flow.
 621  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 622  * in rdma-core file providers/mlx5/verbs.c.
 623  */
 624 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 625
 626 /* ASO flow meter structures */
 627 /* Modify this value if enum rte_mtr_color changes. */
 628 #define RTE_MTR_DROPPED RTE_COLORS
 629 /* Yellow is now supported. */
 630 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 631 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 632 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 633 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 634 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 635 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 636 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 637 #define MLX5_MTR_TABLE_ID_DROP 2
 638 /* Priority of the meter policy matcher. */
 639 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 640 /* Default policy. */
 641 #define MLX5_MTR_POLICY_MODE_DEF 1
 642 /* Only green color valid. */
 643 #define MLX5_MTR_POLICY_MODE_OG 2
 644 /* Only yellow color valid. */
 645 #define MLX5_MTR_POLICY_MODE_OY 3
 646
 647 enum mlx5_meter_domain {
 648         MLX5_MTR_DOMAIN_INGRESS,
 649         MLX5_MTR_DOMAIN_EGRESS,
 650         MLX5_MTR_DOMAIN_TRANSFER,
 651         MLX5_MTR_DOMAIN_MAX,
 652 };
 653 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 654 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 655 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 656 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 657                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 658                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 659
 660 /* The color tag rule structure. */
 661 struct mlx5_sub_policy_color_rule {
 662         void *rule;
 663         /* The color rule. */
 664         struct mlx5_flow_dv_matcher *matcher;
 665         /* The color matcher. */
 666         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 667         /**< Pointer to the next color rule structure. */
 668         int32_t src_port;
 669         /* On which src port this rule applied. */
 670 };
 671
 672 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 673
 674 /*
 675  * Meter sub-policy structure.
 676  * Each RSS TIR in meter policy need its own sub-policy resource.
 677  */
 678 struct mlx5_flow_meter_sub_policy {
 679         uint32_t main_policy_id:1;
 680         /* Main policy id is same as this sub_policy id. */
 681         uint32_t idx:31;
 682         /* Index to sub_policy ipool entity. */
 683         void *main_policy;
 684         /* Point to struct mlx5_flow_meter_policy. */
 685         struct mlx5_flow_tbl_resource *tbl_rsc;
 686         /* The sub-policy table resource. */
 687         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 688         /* Index to TIR resource. */
 689         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 690         /* Meter jump/drop table. */
 691         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 692         /* List for the color rules. */
 693 };
 694
 695 struct mlx5_meter_policy_acts {
 696         uint8_t actions_n;
 697         /* Number of actions. */
 698         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 699         /* Action list. */
 700 };
 701
 702 struct mlx5_meter_policy_action_container {
 703         uint32_t rix_mark;
 704         /* Index to the mark action. */
 705         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 706         /* Pointer to modify header resource in cache. */
 707         uint8_t fate_action;
 708         /* Fate action type. */
 709         union {
 710                 struct rte_flow_action *rss;
 711                 /* Rss action configuration. */
 712                 uint32_t rix_port_id_action;
 713                 /* Index to port ID action resource. */
 714                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 715                 /* Jump/drop action per color. */
 716                 uint16_t queue;
 717                 /* Queue action configuration. */
 718                 struct {
 719                         uint32_t next_mtr_id;
 720                         /* The next meter id. */
 721                         void *next_sub_policy;
 722                         /* Next meter's sub-policy. */
 723                 };
 724         };
 725 };
 726
 727 /* Flow meter policy parameter structure. */
 728 struct mlx5_flow_meter_policy {
 729         struct rte_eth_dev *dev;
 730         /* The port dev on which policy is created. */
 731         uint32_t is_rss:1;
 732         /* Is RSS policy table. */
 733         uint32_t ingress:1;
 734         /* Rule applies to ingress domain. */
 735         uint32_t egress:1;
 736         /* Rule applies to egress domain. */
 737         uint32_t transfer:1;
 738         /* Rule applies to transfer domain. */
 739         uint32_t is_queue:1;
 740         /* Is queue action in policy table. */
 741         uint32_t is_hierarchy:1;
 742         /* Is meter action in policy table. */
 743         uint32_t skip_y:1;
 744         /* If yellow color policy is skipped. */
 745         uint32_t skip_g:1;
 746         /* If green color policy is skipped. */
 747         rte_spinlock_t sl;
 748         uint32_t ref_cnt;
 749         /* Use count. */
 750         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 751         /* Policy actions container. */
 752         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 753         /* drop action for red color. */
 754         uint16_t sub_policy_num;
 755         /* Count sub policy tables, 3 bits per domain. */
 756         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 757         /* Sub policy table array must be the end of struct. */
 758 };
 759
 760 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 761 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 762 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 763 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 764 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 765 #define MLX5_MTR_CHAIN_MAX_NUM 8
 766
 767 /* Flow meter default policy parameter structure.
 768  * Policy index 0 is reserved by default policy table.
 769  * Action per color as below:
 770  * green - do nothing, yellow - do nothing, red - drop
 771  */
 772 struct mlx5_flow_meter_def_policy {
 773         struct mlx5_flow_meter_sub_policy sub_policy;
 774         /* Policy rules jump to other tables. */
 775         void *dr_jump_action[RTE_COLORS];
 776         /* Jump action per color. */
 777 };
 778
 779 /* Meter parameter structure. */
 780 struct mlx5_flow_meter_info {
 781         uint32_t meter_id;
 782         /**< Meter id. */
 783         uint32_t policy_id;
 784         /* Policy id, the first sub_policy idx. */
 785         struct mlx5_flow_meter_profile *profile;
 786         /**< Meter profile parameters. */
 787         rte_spinlock_t sl; /**< Meter action spinlock. */
 788         /** Set of stats counters to be enabled.
 789          * @see enum rte_mtr_stats_type
 790          */
 791         uint32_t bytes_dropped:1;
 792         /** Set bytes dropped stats to be enabled. */
 793         uint32_t pkts_dropped:1;
 794         /** Set packets dropped stats to be enabled. */
 795         uint32_t active_state:1;
 796         /**< Meter hw active state. */
 797         uint32_t shared:1;
 798         /**< Meter shared or not. */
 799         uint32_t is_enable:1;
 800         /**< Meter disable/enable state. */
 801         uint32_t ingress:1;
 802         /**< Rule applies to egress traffic. */
 803         uint32_t egress:1;
 804         /**
 805          * Instead of simply matching the properties of traffic as it would
 806          * appear on a given DPDK port ID, enabling this attribute transfers
 807          * a flow rule to the lowest possible level of any device endpoints
 808          * found in the pattern.
 809          *
 810          * When supported, this effectively enables an application to
 811          * re-route traffic not necessarily intended for it (e.g. coming
 812          * from or addressed to different physical ports, VFs or
 813          * applications) at the device level.
 814          *
 815          * It complements the behavior of some pattern items such as
 816          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 817          *
 818          * When transferring flow rules, ingress and egress attributes keep
 819          * their original meaning, as if processing traffic emitted or
 820          * received by the application.
 821          */
 822         uint32_t transfer:1;
 823         uint32_t def_policy:1;
 824         /* Meter points to default policy. */
 825         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 826         /* Meter drop rule in drop table. */
 827         uint32_t drop_cnt;
 828         /**< Color counter for drop. */
 829         uint32_t ref_cnt;
 830         /**< Use count. */
 831         struct mlx5_indexed_pool *flow_ipool;
 832         /**< Index pool for flow id. */
 833         void *meter_action;
 834         /**< Flow meter action. */
 835 };
 836
 837 /* PPS(packets per second) map to BPS(Bytes per second).
 838  * HW treat packet as 128bytes in PPS mode
 839  */
 840 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 841
 842 /* RFC2697 parameter structure. */
 843 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 844         rte_be32_t cbs_cir;
 845         /*
 846          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 847          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 848          */
 849         rte_be32_t ebs_eir;
 850         /*
 851          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 852          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 853          */
 854 };
 855
 856 /* Flow meter profile structure. */
 857 struct mlx5_flow_meter_profile {
 858         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 859         /**< Pointer to the next flow meter structure. */
 860         uint32_t id; /**< Profile id. */
 861         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 862         union {
 863                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 864                 /**< srtcm_rfc2697 struct. */
 865         };
 866         uint32_t ref_cnt; /**< Use count. */
 867         uint32_t g_support:1; /**< If G color will be generated. */
 868         uint32_t y_support:1; /**< If Y color will be generated. */
 869 };
 870
 871 /* 2 meters in each ASO cache line */
 872 #define MLX5_MTRS_CONTAINER_RESIZE 64
 873 /*
 874  * The pool index and offset of meter in the pool array makes up the
 875  * meter index. In case the meter is from pool 0 and offset 0, it
 876  * should plus 1 to avoid index 0, since 0 means invalid meter index
 877  * currently.
 878  */
 879 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 880                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 881
 882 /*aso flow meter state*/
 883 enum mlx5_aso_mtr_state {
 884         ASO_METER_FREE, /* In free list. */
 885         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 886         ASO_METER_READY, /* CQE received. */
 887 };
 888
 889 /* Generic aso_flow_meter information. */
 890 struct mlx5_aso_mtr {
 891         LIST_ENTRY(mlx5_aso_mtr) next;
 892         struct mlx5_flow_meter_info fm;
 893         /**< Pointer to the next aso flow meter structure. */
 894         uint8_t state; /**< ASO flow meter state. */
 895         uint8_t offset;
 896 };
 897
 898 /* Generic aso_flow_meter pool structure. */
 899 struct mlx5_aso_mtr_pool {
 900         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 901         /*Must be the first in pool*/
 902         struct mlx5_devx_obj *devx_obj;
 903         /* The devx object of the minimum aso flow meter ID. */
 904         uint32_t index; /* Pool index in management structure. */
 905 };
 906
 907 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 908 /* Pools management structure for ASO flow meter pools. */
 909 struct mlx5_aso_mtr_pools_mng {
 910         volatile uint16_t n_valid; /* Number of valid pools. */
 911         uint16_t n; /* Number of pools. */
 912         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 913         rte_rwlock_t resize_mtrwl; /* Lock for resize objects. */
 914         struct aso_meter_list meters; /* Free ASO flow meter list. */
 915         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 916         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 917 };
 918
 919 /* Meter management structure for global flow meter resource. */
 920 struct mlx5_flow_mtr_mng {
 921         struct mlx5_aso_mtr_pools_mng pools_mng;
 922         /* Pools management structure for ASO flow meter pools. */
 923         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 924         /* Default policy table. */
 925         uint32_t def_policy_id;
 926         /* Default policy id. */
 927         uint32_t def_policy_ref_cnt;
 928         /** def_policy meter use count. */
 929         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 930         /* Meter drop table. */
 931         struct mlx5_flow_dv_matcher *
 932                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 933         /* Matcher meter in drop table. */
 934         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 935         /* Default matcher in drop table. */
 936         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 937         /* Default rule in drop table. */
 938         uint8_t max_mtr_bits;
 939         /* Indicate how many bits are used by meter id at the most. */
 940         uint8_t max_mtr_flow_bits;
 941         /* Indicate how many bits are used by meter flow id at the most. */
 942 };
 943
 944 /* Table key of the hash organization. */
 945 union mlx5_flow_tbl_key {
 946         struct {
 947                 /* Table ID should be at the lowest address. */
 948                 uint32_t level; /**< Level of the table. */
 949                 uint32_t id:22; /**< ID of the table. */
 950                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 951                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 952                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 953                 uint32_t reserved:7;    /**< must be zero for comparison. */
 954         };
 955         uint64_t v64;                   /**< full 64bits value of key */
 956 };
 957
 958 /* Table structure. */
 959 struct mlx5_flow_tbl_resource {
 960         void *obj; /**< Pointer to DR table object. */
 961         uint32_t refcnt; /**< Reference counter. */
 962 };
 963
 964 #define MLX5_MAX_TABLES UINT16_MAX
 965 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 966 /* Reserve the last two tables for metadata register copy. */
 967 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 968 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 969 /* Tables for metering splits should be added here. */
 970 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 971 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 972 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 973 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 974 #define MLX5_FLOW_TABLE_FACTOR 10
 975
 976 /* ID generation structure. */
 977 struct mlx5_flow_id_pool {
 978         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 979         uint32_t base_index;
 980         /**< The next index that can be used without any free elements. */
 981         uint32_t *curr; /**< Pointer to the index to pop. */
 982         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 983         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 984 };
 985
 986 /* Tx pacing queue structure - for Clock and Rearm queues. */
 987 struct mlx5_txpp_wq {
 988         /* Completion Queue related data.*/
 989         struct mlx5_devx_cq cq_obj;
 990         uint32_t cq_ci:24;
 991         uint32_t arm_sn:2;
 992         /* Send Queue related data.*/
 993         struct mlx5_devx_sq sq_obj;
 994         uint16_t sq_size; /* Number of WQEs in the queue. */
 995         uint16_t sq_ci; /* Next WQE to execute. */
 996 };
 997
 998 /* Tx packet pacing internal timestamp. */
 999 struct mlx5_txpp_ts {
1000         uint64_t ci_ts;
1001         uint64_t ts;
1002 };
1003
1004 /* Tx packet pacing structure. */
1005 struct mlx5_dev_txpp {
1006         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1007         uint32_t refcnt; /* Pacing reference counter. */
1008         uint32_t freq; /* Timestamp frequency, Hz. */
1009         uint32_t tick; /* Completion tick duration in nanoseconds. */
1010         uint32_t test; /* Packet pacing test mode. */
1011         int32_t skew; /* Scheduling skew. */
1012         struct rte_intr_handle *intr_handle; /* Periodic interrupt. */
1013         void *echan; /* Event Channel. */
1014         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1015         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1016         void *pp; /* Packet pacing context. */
1017         uint16_t pp_id; /* Packet pacing context index. */
1018         uint16_t ts_n; /* Number of captured timestamps. */
1019         uint16_t ts_p; /* Pointer to statisticks timestamp. */
1020         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1021         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1022         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1023         /* Statistics counters. */
1024         uint64_t err_miss_int; /* Missed service interrupt. */
1025         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1026         uint64_t err_clock_queue; /* Clock Queue errors. */
1027         uint64_t err_ts_past; /* Timestamp in the past. */
1028         uint64_t err_ts_future; /* Timestamp in the distant future. */
1029 };
1030
1031 /* Sample ID information of eCPRI flex parser structure. */
1032 struct mlx5_ecpri_parser_profile {
1033         uint32_t num;           /* Actual number of samples. */
1034         uint32_t ids[8];        /* Sample IDs for this profile. */
1035         uint8_t offset[8];      /* Bytes offset of each parser. */
1036         void *obj;              /* Flex parser node object. */
1037 };
1038
1039 /* Max member ports per bonding device. */
1040 #define MLX5_BOND_MAX_PORTS 2
1041
1042 /* Bonding device information. */
1043 struct mlx5_bond_info {
1044         int n_port; /* Number of bond member ports. */
1045         uint32_t ifindex;
1046         char ifname[MLX5_NAMESIZE + 1];
1047         struct {
1048                 char ifname[MLX5_NAMESIZE + 1];
1049                 uint32_t ifindex;
1050                 struct rte_pci_addr pci_addr;
1051         } ports[MLX5_BOND_MAX_PORTS];
1052 };
1053
1054 /* Number of connection tracking objects per pool: must be a power of 2. */
1055 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1056
1057 /* Generate incremental and unique CT index from pool and offset. */
1058 #define MLX5_MAKE_CT_IDX(pool, offset) \
1059         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1060
1061 /* ASO Conntrack state. */
1062 enum mlx5_aso_ct_state {
1063         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1064         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1065         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1066         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1067         ASO_CONNTRACK_MAX, /* Guard. */
1068 };
1069
1070 /* Generic ASO connection tracking structure. */
1071 struct mlx5_aso_ct_action {
1072         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1073         void *dr_action_orig; /* General action object for original dir. */
1074         void *dr_action_rply; /* General action object for reply dir. */
1075         uint32_t refcnt; /* Action used count in device flows. */
1076         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1077         uint16_t peer; /* The only peer port index could also use this CT. */
1078         enum mlx5_aso_ct_state state; /* ASO CT state. */
1079         bool is_original; /* The direction of the DR action to be used. */
1080 };
1081
1082 /* CT action object state update. */
1083 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1084         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1085
1086 /* ASO connection tracking software pool definition. */
1087 struct mlx5_aso_ct_pool {
1088         uint16_t index; /* Pool index in pools array. */
1089         struct mlx5_devx_obj *devx_obj;
1090         /* The first devx object in the bulk, used for freeing (not yet). */
1091         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1092         /* CT action structures bulk. */
1093 };
1094
1095 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1096
1097 /* Pools management structure for ASO connection tracking pools. */
1098 struct mlx5_aso_ct_pools_mng {
1099         struct mlx5_aso_ct_pool **pools;
1100         uint16_t n; /* Total number of pools. */
1101         uint16_t next; /* Number of pools in use, index of next free pool. */
1102         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1103         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1104         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1105         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1106 };
1107
1108 /* LAG attr. */
1109 struct mlx5_lag {
1110         uint8_t tx_remap_affinity[16]; /* The PF port number of affinity */
1111         uint8_t affinity_mode; /* TIS or hash based affinity */
1112 };
1113
1114 /* DevX flex parser context. */
1115 struct mlx5_flex_parser_devx {
1116         struct mlx5_list_entry entry;  /* List element at the beginning. */
1117         uint32_t num_samples;
1118         void *devx_obj;
1119         struct mlx5_devx_graph_node_attr devx_conf;
1120         uint32_t sample_ids[MLX5_GRAPH_NODE_SAMPLE_NUM];
1121 };
1122
1123 /* Pattern field dscriptor - how to translate flex pattern into samples. */
1124 __extension__
1125 struct mlx5_flex_pattern_field {
1126         uint16_t width:6;
1127         uint16_t shift:5;
1128         uint16_t reg_id:5;
1129 };
1130 #define MLX5_INVALID_SAMPLE_REG_ID 0x1F
1131
1132 /* Port flex item context. */
1133 struct mlx5_flex_item {
1134         struct mlx5_flex_parser_devx *devx_fp; /* DevX flex parser object. */
1135         uint32_t refcnt; /* Atomically accessed refcnt by flows. */
1136         enum rte_flow_item_flex_tunnel_mode tunnel_mode; /* Tunnel mode. */
1137         uint32_t mapnum; /* Number of pattern translation entries. */
1138         struct mlx5_flex_pattern_field map[MLX5_FLEX_ITEM_MAPPING_NUM];
1139 };
1140
1141 /*
1142  * Shared Infiniband device context for Master/Representors
1143  * which belong to same IB device with multiple IB ports.
1144  **/
1145 struct mlx5_dev_ctx_shared {
1146         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1147         uint32_t refcnt;
1148         uint32_t devx:1; /* Opened with DV. */
1149         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1150         uint32_t steering_format_version:4;
1151         /* Indicates the device steering logic format. */
1152         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1153         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1154         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1155         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1156         uint32_t reclaim_mode:1; /* Reclaim memory. */
1157         uint32_t dr_drop_action_en:1; /* Use DR drop action. */
1158         uint32_t drop_action_check_flag:1; /* Check Flag for drop action. */
1159         uint32_t flow_priority_check_flag:1; /* Check Flag for flow priority. */
1160         uint32_t metadata_regc_check_flag:1; /* Check Flag for metadata REGC. */
1161         uint32_t max_port; /* Maximal IB device port index. */
1162         struct mlx5_bond_info bond; /* Bonding information. */
1163         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1164         uint32_t tdn; /* Transport Domain number. */
1165         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1166         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1167         struct mlx5_dev_attr device_attr; /* Device properties. */
1168         int numa_node; /* Numa node of backing physical device. */
1169         /* Packet pacing related structure. */
1170         struct mlx5_dev_txpp txpp;
1171         /* Shared DV/DR flow data section. */
1172         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1173         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1174         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
1175         void *fdb_domain; /* FDB Direct Rules name space handle. */
1176         void *rx_domain; /* RX Direct Rules name space handle. */
1177         void *tx_domain; /* TX Direct Rules name space handle. */
1178 #ifndef RTE_ARCH_64
1179         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
1180         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1181         /* UAR same-page access control required in 32bit implementations. */
1182 #endif
1183         struct mlx5_hlist *flow_tbls;
1184         struct mlx5_flow_tunnel_hub *tunnel_hub;
1185         /* Direct Rules tables for FDB, NIC TX+RX */
1186         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1187         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1188         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1189         struct mlx5_hlist *modify_cmds;
1190         struct mlx5_hlist *tag_table;
1191         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1192         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1193         struct mlx5_list *sample_action_list; /* List of sample actions. */
1194         struct mlx5_list *dest_array_list;
1195         struct mlx5_list *flex_parsers_dv; /* Flex Item parsers. */
1196         /* List of destination array actions. */
1197         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1198         void *default_miss_action; /* Default miss action. */
1199         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1200         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1201         /* Shared interrupt handler section. */
1202         struct rte_intr_handle *intr_handle; /* Interrupt handler for device. */
1203         struct rte_intr_handle *intr_handle_devx; /* DEVX interrupt handler. */
1204         void *devx_comp; /* DEVX async comp obj. */
1205         struct mlx5_devx_obj *tis[16]; /* TIS object. */
1206         struct mlx5_devx_obj *td; /* Transport domain. */
1207         struct mlx5_lag lag; /* LAG attributes */
1208         void *tx_uar; /* Tx/packet pacing shared UAR. */
1209         struct mlx5_ecpri_parser_profile ecpri_parser;
1210         /* Flex parser profiles information. */
1211         void *devx_rx_uar; /* DevX UAR for Rx. */
1212         LIST_HEAD(shared_rxqs, mlx5_rxq_ctrl) shared_rxqs; /* Shared RXQs. */
1213         struct mlx5_aso_age_mng *aso_age_mng;
1214         /* Management data for aging mechanism using ASO Flow Hit. */
1215         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1216         /* Management structure for geneve tlv option */
1217         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1218         struct mlx5_flow_mtr_mng *mtrmng;
1219         /* Meter management structure. */
1220         struct mlx5_aso_ct_pools_mng *ct_mng;
1221         /* Management data for ASO connection tracking. */
1222         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1223         unsigned int flow_max_priority;
1224         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
1225         /* Availability of mreg_c's. */
1226         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1227 };
1228
1229 /*
1230  * Per-process private structure.
1231  * Caution, secondary process may rebuild the struct during port start.
1232  */
1233 struct mlx5_proc_priv {
1234         size_t uar_table_sz;
1235         /* Size of UAR register table. */
1236         void *uar_table[];
1237         /* Table of UAR registers for each process. */
1238 };
1239
1240 /* MTR profile list. */
1241 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1242 /* MTR list. */
1243 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1244
1245 /* RSS description. */
1246 struct mlx5_flow_rss_desc {
1247         uint32_t level;
1248         uint32_t queue_num; /**< Number of entries in @p queue. */
1249         uint64_t types; /**< Specific RSS hash types (see RTE_ETH_RSS_*). */
1250         uint64_t hash_fields; /* Verbs Hash fields. */
1251         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1252         uint32_t key_len; /**< RSS hash key len. */
1253         uint32_t tunnel; /**< Queue in tunnel. */
1254         uint32_t shared_rss; /**< Shared RSS index. */
1255         struct mlx5_ind_table_obj *ind_tbl;
1256         /**< Indirection table for shared RSS hash RX queues. */
1257         union {
1258                 uint16_t *queue; /**< Destination queues. */
1259                 const uint16_t *const_q; /**< Const pointer convert. */
1260         };
1261 };
1262
1263 #define MLX5_PROC_PRIV(port_id) \
1264         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1265
1266 /* Verbs/DevX Rx queue elements. */
1267 struct mlx5_rxq_obj {
1268         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1269         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1270         int fd; /* File descriptor for event channel */
1271         RTE_STD_C11
1272         union {
1273                 struct {
1274                         void *wq; /* Work Queue. */
1275                         void *ibv_cq; /* Completion Queue. */
1276                         void *ibv_channel;
1277                 };
1278                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1279                 struct {
1280                         struct mlx5_devx_rmp devx_rmp; /* RMP for shared RQ. */
1281                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1282                         void *devx_channel;
1283                 };
1284         };
1285 };
1286
1287 /* Indirection table. */
1288 struct mlx5_ind_table_obj {
1289         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1290         uint32_t refcnt; /* Reference counter. */
1291         RTE_STD_C11
1292         union {
1293                 void *ind_table; /**< Indirection table. */
1294                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1295         };
1296         uint32_t queues_n; /**< Number of queues in the list. */
1297         uint16_t *queues; /**< Queue list. */
1298 };
1299
1300 /* Hash Rx queue. */
1301 __extension__
1302 struct mlx5_hrxq {
1303         struct mlx5_list_entry entry; /* List entry. */
1304         uint32_t standalone:1; /* This object used in shared action. */
1305         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1306         RTE_STD_C11
1307         union {
1308                 void *qp; /* Verbs queue pair. */
1309                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1310         };
1311 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1312         void *action; /* DV QP action pointer. */
1313 #endif
1314         uint64_t hash_fields; /* Verbs Hash fields. */
1315         uint32_t rss_key_len; /* Hash key length in bytes. */
1316         uint32_t idx; /* Hash Rx queue index. */
1317         uint8_t rss_key[]; /* Hash key. */
1318 };
1319
1320 /* Verbs/DevX Tx queue elements. */
1321 struct mlx5_txq_obj {
1322         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1323         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1324         RTE_STD_C11
1325         union {
1326                 struct {
1327                         void *cq; /* Completion Queue. */
1328                         void *qp; /* Queue Pair. */
1329                 };
1330                 struct {
1331                         struct mlx5_devx_obj *sq;
1332                         /* DevX object for Sx queue. */
1333                         struct mlx5_devx_obj *tis; /* The TIS object. */
1334                 };
1335                 struct {
1336                         struct rte_eth_dev *dev;
1337                         struct mlx5_devx_cq cq_obj;
1338                         /* DevX CQ object and its resources. */
1339                         struct mlx5_devx_sq sq_obj;
1340                         /* DevX SQ object and its resources. */
1341                 };
1342         };
1343 };
1344
1345 enum mlx5_rxq_modify_type {
1346         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1347         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1348         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1349         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1350 };
1351
1352 enum mlx5_txq_modify_type {
1353         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1354         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1355         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1356 };
1357
1358 struct mlx5_rxq_priv;
1359
1360 /* HW objects operations structure. */
1361 struct mlx5_obj_ops {
1362         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_priv *rxq, int on);
1363         int (*rxq_obj_new)(struct mlx5_rxq_priv *rxq);
1364         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1365         int (*rxq_obj_modify)(struct mlx5_rxq_priv *rxq, uint8_t type);
1366         void (*rxq_obj_release)(struct mlx5_rxq_priv *rxq);
1367         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1368                              struct mlx5_ind_table_obj *ind_tbl);
1369         int (*ind_table_modify)(struct rte_eth_dev *dev,
1370                                 const unsigned int log_n,
1371                                 const uint16_t *queues, const uint32_t queues_n,
1372                                 struct mlx5_ind_table_obj *ind_tbl);
1373         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1374         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1375                         int tunnel __rte_unused);
1376         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1377                            const uint8_t *rss_key,
1378                            uint64_t hash_fields,
1379                            const struct mlx5_ind_table_obj *ind_tbl);
1380         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1381         int (*drop_action_create)(struct rte_eth_dev *dev);
1382         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1383         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1384         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1385                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1386         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1387         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1388         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1389 };
1390
1391 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1392
1393 struct mlx5_priv {
1394         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1395         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1396         uint32_t dev_port; /* Device port number. */
1397         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1398         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1399         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1400         /* Bit-field of MAC addresses owned by the PMD. */
1401         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1402         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1403         /* Device properties. */
1404         uint16_t mtu; /* Configured MTU. */
1405         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1406         unsigned int representor:1; /* Device is a port representor. */
1407         unsigned int master:1; /* Device is a E-Switch master. */
1408         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1409         unsigned int sampler_en:1; /* Whether support sampler. */
1410         unsigned int mtr_en:1; /* Whether support meter. */
1411         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1412         unsigned int lb_used:1; /* Loopback queue is referred to. */
1413         uint16_t domain_id; /* Switch domain identifier. */
1414         uint16_t vport_id; /* Associated VF vport index (if any). */
1415         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1416         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1417         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1418         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1419         unsigned int if_index; /* Associated kernel network device index. */
1420         /* RX/TX queues. */
1421         unsigned int rxqs_n; /* RX queues array size. */
1422         unsigned int txqs_n; /* TX queues array size. */
1423         struct mlx5_rxq_priv *(*rxq_privs)[]; /* RX queue non-shared data. */
1424         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1425         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1426         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1427         unsigned int (*reta_idx)[]; /* RETA index table. */
1428         unsigned int reta_idx_n; /* RETA index size. */
1429         struct mlx5_drop drop_queue; /* Flow drop queues. */
1430         void *root_drop_action; /* Pointer to root drop action. */
1431         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1432         /* RTE Flow rules. */
1433         uint32_t ctrl_flows; /* Control flow rules. */
1434         rte_spinlock_t flow_list_lock;
1435         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1436         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1437         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1438         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1439         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1440         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1441         /* Indirection tables. */
1442         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1443         /* Pointer to next element. */
1444         rte_rwlock_t ind_tbls_lock;
1445         uint32_t refcnt; /**< Reference counter. */
1446         /**< Verbs modify header action object. */
1447         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1448         uint8_t max_lro_msg_size;
1449         uint32_t link_speed_capa; /* Link speed capabilities. */
1450         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1451         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1452         struct mlx5_dev_config config; /* Device configuration. */
1453         /* Context for Verbs allocator. */
1454         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1455         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1456         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1457         struct mlx5_hlist *mreg_cp_tbl;
1458         /* Hash table of Rx metadata register copy table. */
1459         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1460         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1461         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1462         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1463         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1464         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1465         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1466         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1467         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1468         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1469         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1470         uint32_t rss_shared_actions; /* RSS shared actions. */
1471         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1472         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1473         uint32_t lag_affinity_idx; /* LAG mode queue 0 affinity starting. */
1474         rte_spinlock_t flex_item_sl; /* Flex item list spinlock. */
1475         struct mlx5_flex_item flex_item[MLX5_PORT_FLEX_ITEM_NUM];
1476         /* Flex items have been created on the port. */
1477         uint32_t flex_item_map; /* Map of allocated flex item elements. */
1478 };
1479
1480 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1481 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1482
1483 struct rte_hairpin_peer_info {
1484         uint32_t qp_id;
1485         uint32_t vhca_id;
1486         uint16_t peer_q;
1487         uint16_t tx_explicit;
1488         uint16_t manual_bind;
1489 };
1490
1491 #define BUF_SIZE 1024
1492 enum dr_dump_rec_type {
1493         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1494         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1495         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1496 };
1497
1498 /* mlx5.c */
1499
1500 int mlx5_getenv_int(const char *);
1501 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1502 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1503 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1504                               struct rte_eth_udp_tunnel *udp_tunnel);
1505 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1506 int mlx5_dev_close(struct rte_eth_dev *dev);
1507 int mlx5_net_remove(struct mlx5_common_device *cdev);
1508 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1509 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1510 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1511
1512 /* Macro to iterate over all valid ports for mlx5 driver. */
1513 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1514         for (port_id = mlx5_eth_find_next(0, dev); \
1515              port_id < RTE_MAX_ETHPORTS; \
1516              port_id = mlx5_eth_find_next(port_id + 1, dev))
1517 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1518 struct mlx5_dev_ctx_shared *
1519 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1520                            const struct mlx5_dev_config *config);
1521 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1522 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1523 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1524 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1525 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1526                          struct mlx5_dev_config *config);
1527 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1528 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1529                                   struct mlx5_dev_config *config,
1530                                   struct rte_device *dpdk_dev);
1531 int mlx5_dev_configure(struct rte_eth_dev *dev);
1532 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1533 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1534 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1535 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1536                          struct rte_eth_hairpin_cap *cap);
1537 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1538 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1539 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1540 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1541 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1542
1543 /* mlx5_ethdev.c */
1544
1545 int mlx5_dev_configure(struct rte_eth_dev *dev);
1546 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1547                               struct rte_eth_representor_info *info);
1548 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1549                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1550 #define MLX5_REPRESENTOR_REPR(repr_id) \
1551                 ((repr_id) & 0xfff)
1552 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1553                 (((repr_id) >> 12) & 3)
1554 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1555                                     enum rte_eth_representor_type hpf_type);
1556 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1557                         size_t fw_size);
1558 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1559                        struct rte_eth_dev_info *info);
1560 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1561 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1562 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1563                          struct rte_eth_hairpin_cap *cap);
1564 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1565 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1566 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1567 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1568
1569 /* mlx5_ethdev_os.c */
1570
1571 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1572                         char (*ifname)[MLX5_NAMESIZE]);
1573 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1574 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1575 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1576 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1577 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1578 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1579 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1580                            struct rte_eth_fc_conf *fc_conf);
1581 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1582                            struct rte_eth_fc_conf *fc_conf);
1583 void mlx5_dev_interrupt_handler(void *arg);
1584 void mlx5_dev_interrupt_handler_devx(void *arg);
1585 int mlx5_set_link_down(struct rte_eth_dev *dev);
1586 int mlx5_set_link_up(struct rte_eth_dev *dev);
1587 int mlx5_is_removed(struct rte_eth_dev *dev);
1588 int mlx5_sysfs_switch_info(unsigned int ifindex,
1589                            struct mlx5_switch_info *info);
1590 void mlx5_translate_port_name(const char *port_name_in,
1591                               struct mlx5_switch_info *port_info_out);
1592 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1593                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1594 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1595                          char *ifname);
1596 int mlx5_get_module_info(struct rte_eth_dev *dev,
1597                          struct rte_eth_dev_module_info *modinfo);
1598 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1599                            struct rte_dev_eeprom_info *info);
1600 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1601                           const char *ctr_name, uint64_t *stat);
1602 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1603 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1604 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1605 int mlx5_get_flag_dropless_rq(struct rte_eth_dev *dev);
1606
1607 /* mlx5_mac.c */
1608
1609 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1610 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1611                       uint32_t index, uint32_t vmdq);
1612 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1613 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1614                         struct rte_ether_addr *mc_addr_set,
1615                         uint32_t nb_mc_addr);
1616
1617 /* mlx5_rss.c */
1618
1619 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1620                          struct rte_eth_rss_conf *rss_conf);
1621 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1622                            struct rte_eth_rss_conf *rss_conf);
1623 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1624 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1625                             struct rte_eth_rss_reta_entry64 *reta_conf,
1626                             uint16_t reta_size);
1627 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1628                              struct rte_eth_rss_reta_entry64 *reta_conf,
1629                              uint16_t reta_size);
1630
1631 /* mlx5_rxmode.c */
1632
1633 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1634 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1635 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1636 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1637
1638 /* mlx5_stats.c */
1639
1640 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1641 int mlx5_stats_reset(struct rte_eth_dev *dev);
1642 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1643                     unsigned int n);
1644 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1645 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1646                           struct rte_eth_xstat_name *xstats_names,
1647                           unsigned int n);
1648
1649 /* mlx5_vlan.c */
1650
1651 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1652 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1653 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1654
1655 /* mlx5_vlan_os.c */
1656
1657 void mlx5_vlan_vmwa_exit(void *ctx);
1658 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1659                             struct mlx5_vf_vlan *vf_vlan);
1660 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1661                             struct mlx5_vf_vlan *vf_vlan);
1662 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1663
1664 /* mlx5_trigger.c */
1665
1666 int mlx5_dev_start(struct rte_eth_dev *dev);
1667 int mlx5_dev_stop(struct rte_eth_dev *dev);
1668 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1669 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1670 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1671 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1672                                    struct rte_hairpin_peer_info *current_info,
1673                                    struct rte_hairpin_peer_info *peer_info,
1674                                    uint32_t direction);
1675 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1676                                  struct rte_hairpin_peer_info *peer_info,
1677                                  uint32_t direction);
1678 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1679                                    uint32_t direction);
1680 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1681 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1682 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1683                                 size_t len, uint32_t direction);
1684
1685 /* mlx5_flow.c */
1686
1687 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1688 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1689 void mlx5_flow_print(struct rte_flow *flow);
1690 int mlx5_flow_validate(struct rte_eth_dev *dev,
1691                        const struct rte_flow_attr *attr,
1692                        const struct rte_flow_item items[],
1693                        const struct rte_flow_action actions[],
1694                        struct rte_flow_error *error);
1695 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1696                                   const struct rte_flow_attr *attr,
1697                                   const struct rte_flow_item items[],
1698                                   const struct rte_flow_action actions[],
1699                                   struct rte_flow_error *error);
1700 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1701                       struct rte_flow_error *error);
1702 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1703                           bool active);
1704 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1705 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1706                     const struct rte_flow_action *action, void *data,
1707                     struct rte_flow_error *error);
1708 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1709                       struct rte_flow_error *error);
1710 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1711 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1712 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1713 int mlx5_flow_verify(struct rte_eth_dev *dev);
1714 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1715 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1716                         struct rte_flow_item_eth *eth_spec,
1717                         struct rte_flow_item_eth *eth_mask,
1718                         struct rte_flow_item_vlan *vlan_spec,
1719                         struct rte_flow_item_vlan *vlan_mask);
1720 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1721                    struct rte_flow_item_eth *eth_spec,
1722                    struct rte_flow_item_eth *eth_mask);
1723 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1724 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1725 uint32_t mlx5_flow_create_devx_sq_miss_flow(struct rte_eth_dev *dev,
1726                                             uint32_t txq);
1727 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1728                                        uint64_t async_id, int status);
1729 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1730 void mlx5_flow_query_alarm(void *arg);
1731 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1732 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1733 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1734                        bool clear, uint64_t *pkts, uint64_t *bytes);
1735 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1736                         FILE *file, struct rte_flow_error *error);
1737 int save_dump_file(const unsigned char *data, uint32_t size,
1738                 uint32_t type, uint64_t id, void *arg, FILE *file);
1739 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1740         struct rte_flow_query_count *count, struct rte_flow_error *error);
1741 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1742 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1743                 FILE *file, struct rte_flow_error *error);
1744 #endif
1745 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1746 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1747                         uint32_t nb_contexts, struct rte_flow_error *error);
1748 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1749                             const struct rte_flow_action_conntrack *conntrack,
1750                             struct rte_flow_error *error);
1751
1752
1753 /* mlx5_mp_os.c */
1754
1755 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1756                               const void *peer);
1757 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1758                                 const void *peer);
1759 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1760 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1761 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1762                                  enum mlx5_mp_req_type req_type);
1763
1764 /* mlx5_socket.c */
1765
1766 int mlx5_pmd_socket_init(void);
1767 void mlx5_pmd_socket_uninit(void);
1768
1769 /* mlx5_flow_meter.c */
1770
1771 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1772 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1773                 uint32_t meter_id, uint32_t *mtr_idx);
1774 struct mlx5_flow_meter_info *
1775 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1776 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1777                            struct mlx5_flow_meter_info *fm,
1778                            const struct rte_flow_attr *attr,
1779                            struct rte_flow_error *error);
1780 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1781                             struct mlx5_flow_meter_info *fm);
1782 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1783                 (struct rte_eth_dev *dev,
1784                 uint32_t policy_id,
1785                 uint32_t *policy_idx);
1786 struct mlx5_flow_meter_policy *
1787 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1788                                         struct mlx5_flow_meter_policy *policy);
1789 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1790                           struct rte_mtr_error *error);
1791 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1792
1793 /* mlx5_os.c */
1794 struct rte_pci_driver;
1795 int mlx5_os_get_dev_attr(struct mlx5_common_device *dev,
1796                          struct mlx5_dev_attr *dev_attr);
1797 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1798 int mlx5_os_net_probe(struct mlx5_common_device *cdev);
1799 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1800 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1801 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1802 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1803                          uint32_t index);
1804 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1805                                struct rte_ether_addr *mac_addr,
1806                                int vf_index);
1807 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1808 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1809 int mlx5_os_set_nonblock_channel_fd(int fd);
1810 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1811 void mlx5_os_net_cleanup(void);
1812
1813 /* mlx5_txpp.c */
1814
1815 int mlx5_txpp_start(struct rte_eth_dev *dev);
1816 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1817 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1818 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1819                          struct rte_eth_xstat *stats,
1820                          unsigned int n, unsigned int n_used);
1821 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1822 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1823                                struct rte_eth_xstat_name *xstats_names,
1824                                unsigned int n, unsigned int n_used);
1825 void mlx5_txpp_interrupt_handler(void *cb_arg);
1826
1827 /* mlx5_rxtx.c */
1828
1829 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1830
1831 /* mlx5_flow_aso.c */
1832
1833 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1834                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1835 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1836 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1837 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1838                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1839 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1840                 struct mlx5_aso_mtr *mtr);
1841 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1842                 struct mlx5_aso_mtr *mtr);
1843 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1844                               struct mlx5_aso_ct_action *ct,
1845                               const struct rte_flow_action_conntrack *profile);
1846 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1847                            struct mlx5_aso_ct_action *ct);
1848 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1849                              struct mlx5_aso_ct_action *ct,
1850                              struct rte_flow_action_conntrack *profile);
1851 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1852                           struct mlx5_aso_ct_action *ct);
1853 uint32_t
1854 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1855 uint32_t
1856 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1857
1858 /* mlx5_flow_flex.c */
1859
1860 struct rte_flow_item_flex_handle *
1861 flow_dv_item_create(struct rte_eth_dev *dev,
1862                     const struct rte_flow_item_flex_conf *conf,
1863                     struct rte_flow_error *error);
1864 int flow_dv_item_release(struct rte_eth_dev *dev,
1865                     const struct rte_flow_item_flex_handle *flex_handle,
1866                     struct rte_flow_error *error);
1867 int mlx5_flex_item_port_init(struct rte_eth_dev *dev);
1868 void mlx5_flex_item_port_cleanup(struct rte_eth_dev *dev);
1869 void mlx5_flex_flow_translate_item(struct rte_eth_dev *dev, void *matcher,
1870                                    void *key, const struct rte_flow_item *item,
1871                                    bool is_inner);
1872 int mlx5_flex_acquire_index(struct rte_eth_dev *dev,
1873                             struct rte_flow_item_flex_handle *handle,
1874                             bool acquire);
1875 int mlx5_flex_release_index(struct rte_eth_dev *dev, int index);
1876
1877 /* Flex parser list callbacks. */
1878 struct mlx5_list_entry *mlx5_flex_parser_create_cb(void *list_ctx, void *ctx);
1879 int mlx5_flex_parser_match_cb(void *list_ctx,
1880                               struct mlx5_list_entry *iter, void *ctx);
1881 void mlx5_flex_parser_remove_cb(void *list_ctx, struct mlx5_list_entry *entry);
1882 struct mlx5_list_entry *mlx5_flex_parser_clone_cb(void *list_ctx,
1883                                                   struct mlx5_list_entry *entry,
1884                                                   void *ctx);
1885 void mlx5_flex_parser_clone_free_cb(void *tool_ctx,
1886                                     struct mlx5_list_entry *entry);
1887 #endif /* RTE_PMD_MLX5_H_ */