drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36
  37 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  38
  39 enum mlx5_ipool_index {
  40 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  41         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  42         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  43         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  44         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  45         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  46         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  47         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  48         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  49         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  50 #endif
  51         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  52         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  53         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  54         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  55         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  56         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  57         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  58         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  59         MLX5_IPOOL_MAX,
  60 };
  61
  62 /*
  63  * There are three reclaim memory mode supported.
  64  * 0(none) means no memory reclaim.
  65  * 1(light) means only PMD level reclaim.
  66  * 2(aggressive) means both PMD and rdma-core level reclaim.
  67  */
  68 enum mlx5_reclaim_mem_mode {
  69         MLX5_RCM_NONE, /* Don't reclaim memory. */
  70         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  71         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  72 };
  73
  74 /* The type of flow. */
  75 enum mlx5_flow_type {
  76         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  77         MLX5_FLOW_TYPE_GEN, /* General flow. */
  78         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
  79         MLX5_FLOW_TYPE_MAXI,
  80 };
  81
  82 /* Hlist and list callback context. */
  83 struct mlx5_flow_cb_ctx {
  84         struct rte_eth_dev *dev;
  85         struct rte_flow_error *error;
  86         void *data;
  87 };
  88
  89 /* Device attributes used in mlx5 PMD */
  90 struct mlx5_dev_attr {
  91         uint64_t        device_cap_flags_ex;
  92         int             max_qp_wr;
  93         int             max_sge;
  94         int             max_cq;
  95         int             max_qp;
  96         int             max_cqe;
  97         uint32_t        max_pd;
  98         uint32_t        max_mr;
  99         uint32_t        max_srq;
 100         uint32_t        max_srq_wr;
 101         uint32_t        raw_packet_caps;
 102         uint32_t        max_rwq_indirection_table_size;
 103         uint32_t        max_tso;
 104         uint32_t        tso_supported_qpts;
 105         uint64_t        flags;
 106         uint64_t        comp_mask;
 107         uint32_t        sw_parsing_offloads;
 108         uint32_t        min_single_stride_log_num_of_bytes;
 109         uint32_t        max_single_stride_log_num_of_bytes;
 110         uint32_t        min_single_wqe_log_num_of_strides;
 111         uint32_t        max_single_wqe_log_num_of_strides;
 112         uint32_t        stride_supported_qpts;
 113         uint32_t        tunnel_offloads_caps;
 114         char            fw_ver[64];
 115 };
 116
 117 /** Data associated with devices to spawn. */
 118 struct mlx5_dev_spawn_data {
 119         uint32_t ifindex; /**< Network interface index. */
 120         uint32_t max_port; /**< Device maximal port index. */
 121         uint32_t phys_port; /**< Device physical port index. */
 122         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 123         struct mlx5_switch_info info; /**< Switch information. */
 124         void *phys_dev; /**< Associated physical device. */
 125         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 126         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 127         struct mlx5_bond_info *bond_info;
 128 };
 129
 130 /** Data associated with socket messages. */
 131 struct mlx5_flow_dump_req  {
 132         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 133         uint64_t flow_id;
 134 } __rte_packed;
 135
 136 struct mlx5_flow_dump_ack {
 137         int rc; /**< Return code. */
 138 };
 139
 140 /** Key string for IPC. */
 141 #define MLX5_MP_NAME "net_mlx5_mp"
 142
 143
 144 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 145
 146 /* Shared data between primary and secondary processes. */
 147 struct mlx5_shared_data {
 148         rte_spinlock_t lock;
 149         /* Global spinlock for primary and secondary processes. */
 150         int init_done; /* Whether primary has done initialization. */
 151         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 152         struct mlx5_dev_list mem_event_cb_list;
 153         rte_rwlock_t mem_event_rwlock;
 154 };
 155
 156 /* Per-process data structure, not visible to other processes. */
 157 struct mlx5_local_data {
 158         int init_done; /* Whether a secondary has done initialization. */
 159 };
 160
 161 extern struct mlx5_shared_data *mlx5_shared_data;
 162
 163 /* Dev ops structs */
 164 extern const struct eth_dev_ops mlx5_dev_ops;
 165 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 166 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 167
 168 struct mlx5_counter_ctrl {
 169         /* Name of the counter. */
 170         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 171         /* Name of the counter on the device table. */
 172         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 173         uint32_t dev:1; /**< Nonzero for dev counters. */
 174 };
 175
 176 struct mlx5_xstats_ctrl {
 177         /* Number of device stats. */
 178         uint16_t stats_n;
 179         /* Number of device stats identified by PMD. */
 180         uint16_t  mlx5_stats_n;
 181         /* Index in the device counters table. */
 182         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 183         uint64_t base[MLX5_MAX_XSTATS];
 184         uint64_t xstats[MLX5_MAX_XSTATS];
 185         uint64_t hw_stats[MLX5_MAX_XSTATS];
 186         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 187 };
 188
 189 struct mlx5_stats_ctrl {
 190         /* Base for imissed counter. */
 191         uint64_t imissed_base;
 192         uint64_t imissed;
 193 };
 194
 195 /* Default PMD specific parameter value. */
 196 #define MLX5_ARG_UNSET (-1)
 197
 198 #define MLX5_LRO_SUPPORTED(dev) \
 199         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 200
 201 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 202 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 203
 204 /* Maximal size of aggregated LRO packet. */
 205 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 206
 207 /* Maximal number of segments to split. */
 208 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 209
 210 /* LRO configurations structure. */
 211 struct mlx5_lro_config {
 212         uint32_t supported:1; /* Whether LRO is supported. */
 213         uint32_t timeout; /* User configuration. */
 214 };
 215
 216 /*
 217  * Device configuration structure.
 218  *
 219  * Merged configuration from:
 220  *
 221  *  - Device capabilities,
 222  *  - User device parameters disabled features.
 223  */
 224 struct mlx5_dev_config {
 225         unsigned int hw_csum:1; /* Checksum offload is supported. */
 226         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 227         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 228         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 229         unsigned int hw_padding:1; /* End alignment padding is supported. */
 230         unsigned int vf:1; /* This is a VF. */
 231         unsigned int tunnel_en:1;
 232         /* Whether tunnel stateless offloads are supported. */
 233         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 234         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 235         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 236         unsigned int tso:1; /* Whether TSO is supported. */
 237         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 238         unsigned int mr_ext_memseg_en:1;
 239         /* Whether memseg should be extended for MR creation. */
 240         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 241         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 242         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 243         unsigned int dv_flow_en:1; /* Enable DV flow. */
 244         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 245         unsigned int lacp_by_user:1;
 246         /* Enable user to manage LACP traffic. */
 247         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 248         unsigned int devx:1; /* Whether devx interface is available or not. */
 249         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 250         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 251         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 252         unsigned int sys_mem_en:1; /* The default memory allocator. */
 253         unsigned int decap_en:1; /* Whether decap will be used or not. */
 254         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 255         unsigned int allow_duplicate_pattern:1;
 256         /* Allow/Prevent the duplicate rules pattern. */
 257         struct {
 258                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 259                 unsigned int stride_num_n; /* Number of strides. */
 260                 unsigned int stride_size_n; /* Size of a stride. */
 261                 unsigned int min_stride_size_n; /* Min size of a stride. */
 262                 unsigned int max_stride_size_n; /* Max size of a stride. */
 263                 unsigned int max_memcpy_len;
 264                 /* Maximum packet size to memcpy Rx packets. */
 265                 unsigned int min_rxqs_num;
 266                 /* Rx queue count threshold to enable MPRQ. */
 267         } mprq; /* Configurations for Multi-Packet RQ. */
 268         int mps; /* Multi-packet send supported mode. */
 269         int dbnc; /* Skip doorbell register write barrier. */
 270         unsigned int flow_prio; /* Number of flow priorities. */
 271         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 272         /* Availibility of mreg_c's. */
 273         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 274         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 275         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 276         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 277         int txqs_inline; /* Queue number threshold for inlining. */
 278         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 279         int txq_inline_max; /* Max packet size for inlining with SEND. */
 280         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 281         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 282         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 283         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 284         struct mlx5_lro_config lro; /* LRO configuration. */
 285 };
 286
 287
 288 /* Structure for VF VLAN workaround. */
 289 struct mlx5_vf_vlan {
 290         uint32_t tag:12;
 291         uint32_t created:1;
 292 };
 293
 294 /* Flow drop context necessary due to Verbs API. */
 295 struct mlx5_drop {
 296         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 297         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 298 };
 299
 300 /* Loopback dummy queue resources required due to Verbs API. */
 301 struct mlx5_lb_ctx {
 302         struct ibv_qp *qp; /* QP object. */
 303         void *ibv_cq; /* Completion queue. */
 304         uint16_t refcnt; /* Reference count for representors. */
 305 };
 306
 307 #define MLX5_COUNTERS_PER_POOL 512
 308 #define MLX5_MAX_PENDING_QUERIES 4
 309 #define MLX5_CNT_CONTAINER_RESIZE 64
 310 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 311 #define IS_LEGACY_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 312 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 313                            MLX5_CNT_BATCH_OFFSET)
 314 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 315 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 316
 317 #define MLX5_CNT_LEN(pool) \
 318         (MLX5_CNT_SIZE + \
 319         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 320 #define MLX5_POOL_GET_CNT(pool, index) \
 321         ((struct mlx5_flow_counter *) \
 322         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 323 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 324         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 325         MLX5_CNT_LEN(pool)))
 326 /*
 327  * The pool index and offset of counter in the pool array makes up the
 328  * counter index. In case the counter is from pool 0 and offset 0, it
 329  * should plus 1 to avoid index 0, since 0 means invalid counter index
 330  * currently.
 331  */
 332 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 333         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 334 #define MLX5_CNT_TO_AGE(cnt) \
 335         ((struct mlx5_age_param *)((cnt) + 1))
 336 /*
 337  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 338  * defines. The pool size is 512, pool index should never reach
 339  * INT16_MAX.
 340  */
 341 #define POOL_IDX_INVALID UINT16_MAX
 342
 343 /* Age status. */
 344 enum {
 345         AGE_FREE, /* Initialized state. */
 346         AGE_CANDIDATE, /* Counter assigned to flows. */
 347         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 348 };
 349
 350 enum mlx5_counter_type {
 351         MLX5_COUNTER_TYPE_ORIGIN,
 352         MLX5_COUNTER_TYPE_AGE,
 353         MLX5_COUNTER_TYPE_MAX,
 354 };
 355
 356 /* Counter age parameter. */
 357 struct mlx5_age_param {
 358         uint16_t state; /**< Age state (atomically accessed). */
 359         uint16_t port_id; /**< Port id of the counter. */
 360         uint32_t timeout:24; /**< Aging timeout in seconds. */
 361         uint32_t sec_since_last_hit;
 362         /**< Time in seconds since last hit (atomically accessed). */
 363         void *context; /**< Flow counter age context. */
 364 };
 365
 366 struct flow_counter_stats {
 367         uint64_t hits;
 368         uint64_t bytes;
 369 };
 370
 371 /* Shared counters information for counters. */
 372 struct mlx5_flow_counter_shared {
 373         union {
 374                 uint32_t refcnt; /* Only for shared action management. */
 375                 uint32_t id; /* User counter ID for legacy sharing. */
 376         };
 377 };
 378
 379 /* Shared counter configuration. */
 380 struct mlx5_shared_counter_conf {
 381         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 382         uint32_t id; /* The shared counter ID. */
 383 };
 384
 385 struct mlx5_flow_counter_pool;
 386 /* Generic counters information. */
 387 struct mlx5_flow_counter {
 388         union {
 389                 /*
 390                  * User-defined counter shared info is only used during
 391                  * counter active time. And aging counter sharing is not
 392                  * supported, so active shared counter will not be chained
 393                  * to the aging list. For shared counter, only when it is
 394                  * released, the TAILQ entry memory will be used, at that
 395                  * time, shared memory is not used anymore.
 396                  *
 397                  * Similarly to none-batch counter dcs, since it doesn't
 398                  * support aging, while counter is allocated, the entry
 399                  * memory is not used anymore. In this case, as bytes
 400                  * memory is used only when counter is allocated, and
 401                  * entry memory is used only when counter is free. The
 402                  * dcs pointer can be saved to these two different place
 403                  * at different stage. It will eliminate the individual
 404                  * counter extend struct.
 405                  */
 406                 TAILQ_ENTRY(mlx5_flow_counter) next;
 407                 /**< Pointer to the next flow counter structure. */
 408                 struct {
 409                         struct mlx5_flow_counter_shared shared_info;
 410                         /**< Shared counter information. */
 411                         void *dcs_when_active;
 412                         /*
 413                          * For non-batch mode, the dcs will be saved
 414                          * here when the counter is free.
 415                          */
 416                 };
 417         };
 418         union {
 419                 uint64_t hits; /**< Reset value of hits packets. */
 420                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 421         };
 422         union {
 423                 uint64_t bytes; /**< Reset value of bytes. */
 424                 void *dcs_when_free;
 425                 /*
 426                  * For non-batch mode, the dcs will be saved here
 427                  * when the counter is free.
 428                  */
 429         };
 430         void *action; /**< Pointer to the dv action. */
 431 };
 432
 433 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 434
 435 /* Generic counter pool structure - query is in pool resolution. */
 436 struct mlx5_flow_counter_pool {
 437         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 438         struct mlx5_counters counters[2]; /* Free counter list. */
 439         struct mlx5_devx_obj *min_dcs;
 440         /* The devx object of the minimum counter ID. */
 441         uint64_t time_of_last_age_check;
 442         /* System time (from rte_rdtsc()) read in the last aging check. */
 443         uint32_t index:30; /* Pool index in container. */
 444         uint32_t is_aged:1; /* Pool with aging counter. */
 445         volatile uint32_t query_gen:1; /* Query round. */
 446         rte_spinlock_t sl; /* The pool lock. */
 447         rte_spinlock_t csl; /* The pool counter free list lock. */
 448         struct mlx5_counter_stats_raw *raw;
 449         struct mlx5_counter_stats_raw *raw_hw;
 450         /* The raw on HW working. */
 451 };
 452
 453 /* Memory management structure for group of counter statistics raws. */
 454 struct mlx5_counter_stats_mem_mng {
 455         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 456         struct mlx5_counter_stats_raw *raws;
 457         struct mlx5_devx_obj *dm;
 458         void *umem;
 459 };
 460
 461 /* Raw memory structure for the counter statistics values of a pool. */
 462 struct mlx5_counter_stats_raw {
 463         LIST_ENTRY(mlx5_counter_stats_raw) next;
 464         struct mlx5_counter_stats_mem_mng *mem_mng;
 465         volatile struct flow_counter_stats *data;
 466 };
 467
 468 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 469
 470 /* Counter global management structure. */
 471 struct mlx5_flow_counter_mng {
 472         volatile uint16_t n_valid; /* Number of valid pools. */
 473         uint16_t n; /* Number of pools. */
 474         uint16_t last_pool_idx; /* Last used pool index */
 475         int min_id; /* The minimum counter ID in the pools. */
 476         int max_id; /* The maximum counter ID in the pools. */
 477         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 478         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 479         /* The counter free list lock. */
 480         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 481         /* Free counter list. */
 482         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 483         struct mlx5_counter_stats_mem_mng *mem_mng;
 484         /* Hold the memory management for the next allocated pools raws. */
 485         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 486         uint8_t pending_queries;
 487         uint16_t pool_index;
 488         uint8_t query_thread_on;
 489         bool relaxed_ordering_read;
 490         bool relaxed_ordering_write;
 491         bool counter_fallback; /* Use counter fallback management. */
 492         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 493         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 494 };
 495
 496 /* ASO structures. */
 497 #define MLX5_ASO_QUEUE_LOG_DESC 10
 498
 499 struct mlx5_aso_cq {
 500         uint16_t log_desc_n;
 501         uint32_t cq_ci:24;
 502         struct mlx5_devx_cq cq_obj;
 503         uint64_t errors;
 504 };
 505
 506 struct mlx5_aso_sq_elem {
 507         union {
 508                 struct {
 509                         struct mlx5_aso_age_pool *pool;
 510                         uint16_t burst_size;
 511                 };
 512                 struct mlx5_aso_mtr *mtr;
 513                 struct {
 514                         struct mlx5_aso_ct_action *ct;
 515                         char *query_data;
 516                 };
 517         };
 518 };
 519
 520 struct mlx5_aso_sq {
 521         uint16_t log_desc_n;
 522         rte_spinlock_t sqsl;
 523         struct mlx5_aso_cq cq;
 524         struct mlx5_devx_sq sq_obj;
 525         volatile uint64_t *uar_addr;
 526         struct mlx5_pmd_mr mr;
 527         uint16_t pi;
 528         uint32_t head;
 529         uint32_t tail;
 530         uint32_t sqn;
 531         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 532         uint16_t next; /* Pool index of the next pool to query. */
 533 };
 534
 535 struct mlx5_aso_age_action {
 536         LIST_ENTRY(mlx5_aso_age_action) next;
 537         void *dr_action;
 538         uint32_t refcnt;
 539         /* Following fields relevant only when action is active. */
 540         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 541         struct mlx5_age_param age_params;
 542 };
 543
 544 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 545
 546 struct mlx5_aso_age_pool {
 547         struct mlx5_devx_obj *flow_hit_aso_obj;
 548         uint16_t index; /* Pool index in pools array. */
 549         uint64_t time_of_last_age_check; /* In seconds. */
 550         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 551 };
 552
 553 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 554
 555 struct mlx5_aso_age_mng {
 556         struct mlx5_aso_age_pool **pools;
 557         uint16_t n; /* Total number of pools. */
 558         uint16_t next; /* Number of pools in use, index of next free pool. */
 559         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 560         rte_spinlock_t free_sl; /* Lock for free list access. */
 561         struct aso_age_list free; /* Free age actions list - ready to use. */
 562         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 563 };
 564
 565 /* Management structure for geneve tlv option */
 566 struct mlx5_geneve_tlv_option_resource {
 567         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 568         rte_be16_t option_class; /* geneve tlv opt class.*/
 569         uint8_t option_type; /* geneve tlv opt type.*/
 570         uint8_t length; /* geneve tlv opt length. */
 571         uint32_t refcnt; /* geneve tlv object reference counter */
 572 };
 573
 574
 575 #define MLX5_AGE_EVENT_NEW              1
 576 #define MLX5_AGE_TRIGGER                2
 577 #define MLX5_AGE_SET(age_info, BIT) \
 578         ((age_info)->flags |= (1 << (BIT)))
 579 #define MLX5_AGE_UNSET(age_info, BIT) \
 580         ((age_info)->flags &= ~(1 << (BIT)))
 581 #define MLX5_AGE_GET(age_info, BIT) \
 582         ((age_info)->flags & (1 << (BIT)))
 583 #define GET_PORT_AGE_INFO(priv) \
 584         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 585 /* Current time in seconds. */
 586 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 587
 588 /* Aging information for per port. */
 589 struct mlx5_age_info {
 590         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 591         struct mlx5_counters aged_counters; /* Aged counter list. */
 592         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 593         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 594 };
 595
 596 /* Per port data of shared IB device. */
 597 struct mlx5_dev_shared_port {
 598         uint32_t ih_port_id;
 599         uint32_t devx_ih_port_id;
 600         /*
 601          * Interrupt handler port_id. Used by shared interrupt
 602          * handler to find the corresponding rte_eth device
 603          * by IB port index. If value is equal or greater
 604          * RTE_MAX_ETHPORTS it means there is no subhandler
 605          * installed for specified IB port index.
 606          */
 607         struct mlx5_age_info age_info;
 608         /* Aging information for per port. */
 609 };
 610
 611 /*
 612  * Max number of actions per DV flow.
 613  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 614  * in rdma-core file providers/mlx5/verbs.c.
 615  */
 616 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 617
 618 /*ASO flow meter structures*/
 619 /* Modify this value if enum rte_mtr_color changes. */
 620 #define RTE_MTR_DROPPED RTE_COLORS
 621 /* Yellow is not supported. */
 622 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_GREEN + 1)
 623 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 624 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 625 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 626 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 627 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 628 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 629 #define MLX5_MTR_TABLE_ID_DROP 2
 630
 631 enum mlx5_meter_domain {
 632         MLX5_MTR_DOMAIN_INGRESS,
 633         MLX5_MTR_DOMAIN_EGRESS,
 634         MLX5_MTR_DOMAIN_TRANSFER,
 635         MLX5_MTR_DOMAIN_MAX,
 636 };
 637 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 638 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 639 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 640 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 641                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 642                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 643
 644 /* The color tag rule structure. */
 645 struct mlx5_sub_policy_color_rule {
 646         void *rule;
 647         /* The color rule. */
 648         struct mlx5_flow_dv_matcher *matcher;
 649         /* The color matcher. */
 650         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 651         /**< Pointer to the next color rule structure. */
 652         int32_t src_port;
 653         /* On which src port this rule applied. */
 654 };
 655
 656 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 657
 658 /*
 659  * Meter sub-policy structure.
 660  * Each RSS TIR in meter policy need its own sub-policy resource.
 661  */
 662 struct mlx5_flow_meter_sub_policy {
 663         uint32_t main_policy_id:1;
 664         /* Main policy id is same as this sub_policy id. */
 665         uint32_t idx:31;
 666         /* Index to sub_policy ipool entity. */
 667         void *main_policy;
 668         /* Point to struct mlx5_flow_meter_policy. */
 669         struct mlx5_flow_tbl_resource *tbl_rsc;
 670         /* The sub-policy table resource. */
 671         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 672         /* Index to TIR resource. */
 673         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 674         /* Meter jump/drop table. */
 675         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 676         /* List for the color rules. */
 677 };
 678
 679 struct mlx5_meter_policy_acts {
 680         uint8_t actions_n;
 681         /* Number of actions. */
 682         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 683         /* Action list. */
 684 };
 685
 686 struct mlx5_meter_policy_action_container {
 687         uint32_t rix_mark;
 688         /* Index to the mark action. */
 689         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 690         /* Pointer to modify header resource in cache. */
 691         uint8_t fate_action;
 692         /* Fate action type. */
 693         union {
 694                 struct rte_flow_action *rss;
 695                 /* Rss action configuration. */
 696                 uint32_t rix_port_id_action;
 697                 /* Index to port ID action resource. */
 698                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 699                 /* Jump/drop action per color. */
 700                 uint16_t queue;
 701                 /* Queue action configuration. */
 702                 struct {
 703                         uint32_t next_mtr_id;
 704                         /* The next meter id. */
 705                         void *next_sub_policy;
 706                         /* Next meter's sub-policy. */
 707                 };
 708         };
 709 };
 710
 711 /* Flow meter policy parameter structure. */
 712 struct mlx5_flow_meter_policy {
 713         struct rte_eth_dev *dev;
 714         /* The port dev on which policy is created. */
 715         uint32_t is_rss:1;
 716         /* Is RSS policy table. */
 717         uint32_t ingress:1;
 718         /* Rule applies to ingress domain. */
 719         uint32_t egress:1;
 720         /* Rule applies to egress domain. */
 721         uint32_t transfer:1;
 722         /* Rule applies to transfer domain. */
 723         uint32_t is_queue:1;
 724         /* Is queue action in policy table. */
 725         uint32_t is_hierarchy:1;
 726         /* Is meter action in policy table. */
 727         rte_spinlock_t sl;
 728         uint32_t ref_cnt;
 729         /* Use count. */
 730         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 731         /* Policy actions container. */
 732         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 733         /* drop action for red color. */
 734         uint16_t sub_policy_num;
 735         /* Count sub policy tables, 3 bits per domain. */
 736         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 737         /* Sub policy table array must be the end of struct. */
 738 };
 739
 740 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 741 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 742 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 743 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 744 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 745 #define MLX5_MTR_CHAIN_MAX_NUM 8
 746
 747 /* Flow meter default policy parameter structure.
 748  * Policy index 0 is reserved by default policy table.
 749  * Action per color as below:
 750  * green - do nothing, yellow - do nothing, red - drop
 751  */
 752 struct mlx5_flow_meter_def_policy {
 753         struct mlx5_flow_meter_sub_policy sub_policy;
 754         /* Policy rules jump to other tables. */
 755         void *dr_jump_action[RTE_COLORS];
 756         /* Jump action per color. */
 757 };
 758
 759 /* Meter parameter structure. */
 760 struct mlx5_flow_meter_info {
 761         uint32_t meter_id;
 762         /**< Meter id. */
 763         uint32_t policy_id;
 764         /* Policy id, the first sub_policy idx. */
 765         struct mlx5_flow_meter_profile *profile;
 766         /**< Meter profile parameters. */
 767         rte_spinlock_t sl; /**< Meter action spinlock. */
 768         /** Set of stats counters to be enabled.
 769          * @see enum rte_mtr_stats_type
 770          */
 771         uint32_t bytes_dropped:1;
 772         /** Set bytes dropped stats to be enabled. */
 773         uint32_t pkts_dropped:1;
 774         /** Set packets dropped stats to be enabled. */
 775         uint32_t active_state:1;
 776         /**< Meter hw active state. */
 777         uint32_t shared:1;
 778         /**< Meter shared or not. */
 779         uint32_t is_enable:1;
 780         /**< Meter disable/enable state. */
 781         uint32_t ingress:1;
 782         /**< Rule applies to egress traffic. */
 783         uint32_t egress:1;
 784         /**
 785          * Instead of simply matching the properties of traffic as it would
 786          * appear on a given DPDK port ID, enabling this attribute transfers
 787          * a flow rule to the lowest possible level of any device endpoints
 788          * found in the pattern.
 789          *
 790          * When supported, this effectively enables an application to
 791          * re-route traffic not necessarily intended for it (e.g. coming
 792          * from or addressed to different physical ports, VFs or
 793          * applications) at the device level.
 794          *
 795          * It complements the behavior of some pattern items such as
 796          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 797          *
 798          * When transferring flow rules, ingress and egress attributes keep
 799          * their original meaning, as if processing traffic emitted or
 800          * received by the application.
 801          */
 802         uint32_t transfer:1;
 803         uint32_t def_policy:1;
 804         /* Meter points to default policy. */
 805         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 806         /* Meter drop rule in drop table. */
 807         uint32_t drop_cnt;
 808         /**< Color counter for drop. */
 809         uint32_t ref_cnt;
 810         /**< Use count. */
 811         struct mlx5_indexed_pool *flow_ipool;
 812         /**< Index pool for flow id. */
 813         void *meter_action;
 814         /**< Flow meter action. */
 815 };
 816
 817 /* PPS(packets per second) map to BPS(Bytes per second).
 818  * HW treat packet as 128bytes in PPS mode
 819  */
 820 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 821
 822 /* RFC2697 parameter structure. */
 823 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 824         rte_be32_t cbs_cir;
 825         /*
 826          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 827          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 828          */
 829         rte_be32_t ebs_eir;
 830         /*
 831          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 832          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 833          */
 834 };
 835
 836 /* Flow meter profile structure. */
 837 struct mlx5_flow_meter_profile {
 838         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 839         /**< Pointer to the next flow meter structure. */
 840         uint32_t id; /**< Profile id. */
 841         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 842         union {
 843                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 844                 /**< srtcm_rfc2697 struct. */
 845         };
 846         uint32_t ref_cnt; /**< Use count. */
 847 };
 848
 849 /* 2 meters in each ASO cache line */
 850 #define MLX5_MTRS_CONTAINER_RESIZE 64
 851 /*
 852  * The pool index and offset of meter in the pool array makes up the
 853  * meter index. In case the meter is from pool 0 and offset 0, it
 854  * should plus 1 to avoid index 0, since 0 means invalid meter index
 855  * currently.
 856  */
 857 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 858                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 859
 860 /*aso flow meter state*/
 861 enum mlx5_aso_mtr_state {
 862         ASO_METER_FREE, /* In free list. */
 863         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 864         ASO_METER_READY, /* CQE received. */
 865 };
 866
 867 /* Generic aso_flow_meter information. */
 868 struct mlx5_aso_mtr {
 869         LIST_ENTRY(mlx5_aso_mtr) next;
 870         struct mlx5_flow_meter_info fm;
 871         /**< Pointer to the next aso flow meter structure. */
 872         uint8_t state; /**< ASO flow meter state. */
 873         uint8_t offset;
 874 };
 875
 876 /* Generic aso_flow_meter pool structure. */
 877 struct mlx5_aso_mtr_pool {
 878         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 879         /*Must be the first in pool*/
 880         struct mlx5_devx_obj *devx_obj;
 881         /* The devx object of the minimum aso flow meter ID. */
 882         uint32_t index; /* Pool index in management structure. */
 883 };
 884
 885 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 886 /* Pools management structure for ASO flow meter pools. */
 887 struct mlx5_aso_mtr_pools_mng {
 888         volatile uint16_t n_valid; /* Number of valid pools. */
 889         uint16_t n; /* Number of pools. */
 890         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 891         struct aso_meter_list meters; /* Free ASO flow meter list. */
 892         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 893         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 894 };
 895
 896 /* Meter management structure for global flow meter resource. */
 897 struct mlx5_flow_mtr_mng {
 898         struct mlx5_aso_mtr_pools_mng pools_mng;
 899         /* Pools management structure for ASO flow meter pools. */
 900         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 901         /* Default policy table. */
 902         uint32_t def_policy_id;
 903         /* Default policy id. */
 904         uint32_t def_policy_ref_cnt;
 905         /** def_policy meter use count. */
 906         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 907         /* Meter drop table. */
 908         struct mlx5_flow_dv_matcher *
 909                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 910         /* Matcher meter in drop table. */
 911         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 912         /* Default matcher in drop table. */
 913         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 914         /* Default rule in drop table. */
 915         uint8_t max_mtr_bits;
 916         /* Indicate how many bits are used by meter id at the most. */
 917         uint8_t max_mtr_flow_bits;
 918         /* Indicate how many bits are used by meter flow id at the most. */
 919 };
 920
 921 /* Table key of the hash organization. */
 922 union mlx5_flow_tbl_key {
 923         struct {
 924                 /* Table ID should be at the lowest address. */
 925                 uint32_t level; /**< Level of the table. */
 926                 uint32_t id:22; /**< ID of the table. */
 927                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 928                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 929                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 930                 uint32_t reserved:7;    /**< must be zero for comparison. */
 931         };
 932         uint64_t v64;                   /**< full 64bits value of key */
 933 };
 934
 935 /* Table structure. */
 936 struct mlx5_flow_tbl_resource {
 937         void *obj; /**< Pointer to DR table object. */
 938         uint32_t refcnt; /**< Reference counter. */
 939 };
 940
 941 #define MLX5_MAX_TABLES UINT16_MAX
 942 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 943 /* Reserve the last two tables for metadata register copy. */
 944 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 945 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 946 /* Tables for metering splits should be added here. */
 947 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 948 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 949 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 950 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 951 #define MLX5_FLOW_TABLE_FACTOR 10
 952
 953 /* ID generation structure. */
 954 struct mlx5_flow_id_pool {
 955         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 956         uint32_t base_index;
 957         /**< The next index that can be used without any free elements. */
 958         uint32_t *curr; /**< Pointer to the index to pop. */
 959         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 960         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 961 };
 962
 963 /* Tx pacing queue structure - for Clock and Rearm queues. */
 964 struct mlx5_txpp_wq {
 965         /* Completion Queue related data.*/
 966         struct mlx5_devx_cq cq_obj;
 967         uint32_t cq_ci:24;
 968         uint32_t arm_sn:2;
 969         /* Send Queue related data.*/
 970         struct mlx5_devx_sq sq_obj;
 971         uint16_t sq_size; /* Number of WQEs in the queue. */
 972         uint16_t sq_ci; /* Next WQE to execute. */
 973 };
 974
 975 /* Tx packet pacing internal timestamp. */
 976 struct mlx5_txpp_ts {
 977         uint64_t ci_ts;
 978         uint64_t ts;
 979 };
 980
 981 /* Tx packet pacing structure. */
 982 struct mlx5_dev_txpp {
 983         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 984         uint32_t refcnt; /* Pacing reference counter. */
 985         uint32_t freq; /* Timestamp frequency, Hz. */
 986         uint32_t tick; /* Completion tick duration in nanoseconds. */
 987         uint32_t test; /* Packet pacing test mode. */
 988         int32_t skew; /* Scheduling skew. */
 989         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 990         void *echan; /* Event Channel. */
 991         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 992         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 993         void *pp; /* Packet pacing context. */
 994         uint16_t pp_id; /* Packet pacing context index. */
 995         uint16_t ts_n; /* Number of captured timestamps. */
 996         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 997         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 998         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 999         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1000         /* Statistics counters. */
1001         uint64_t err_miss_int; /* Missed service interrupt. */
1002         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1003         uint64_t err_clock_queue; /* Clock Queue errors. */
1004         uint64_t err_ts_past; /* Timestamp in the past. */
1005         uint64_t err_ts_future; /* Timestamp in the distant future. */
1006 };
1007
1008 /* Supported flex parser profile ID. */
1009 enum mlx5_flex_parser_profile_id {
1010         MLX5_FLEX_PARSER_ECPRI_0 = 0,
1011         MLX5_FLEX_PARSER_MAX = 8,
1012 };
1013
1014 /* Sample ID information of flex parser structure. */
1015 struct mlx5_flex_parser_profiles {
1016         uint32_t num;           /* Actual number of samples. */
1017         uint32_t ids[8];        /* Sample IDs for this profile. */
1018         uint8_t offset[8];      /* Bytes offset of each parser. */
1019         void *obj;              /* Flex parser node object. */
1020 };
1021
1022 /* Max member ports per bonding device. */
1023 #define MLX5_BOND_MAX_PORTS 2
1024
1025 /* Bonding device information. */
1026 struct mlx5_bond_info {
1027         int n_port; /* Number of bond member ports. */
1028         uint32_t ifindex;
1029         char ifname[MLX5_NAMESIZE + 1];
1030         struct {
1031                 char ifname[MLX5_NAMESIZE + 1];
1032                 uint32_t ifindex;
1033                 struct rte_pci_addr pci_addr;
1034         } ports[MLX5_BOND_MAX_PORTS];
1035 };
1036
1037 /* Number of connection tracking objects per pool: must be a power of 2. */
1038 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1039
1040 /* Generate incremental and unique CT index from pool and offset. */
1041 #define MLX5_MAKE_CT_IDX(pool, offset) \
1042         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1043
1044 /* ASO Conntrack state. */
1045 enum mlx5_aso_ct_state {
1046         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1047         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1048         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1049         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1050         ASO_CONNTRACK_MAX, /* Guard. */
1051 };
1052
1053 /* Generic ASO connection tracking structure. */
1054 struct mlx5_aso_ct_action {
1055         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1056         void *dr_action_orig; /* General action object for original dir. */
1057         void *dr_action_rply; /* General action object for reply dir. */
1058         uint32_t refcnt; /* Action used count in device flows. */
1059         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1060         uint16_t peer; /* The only peer port index could also use this CT. */
1061         enum mlx5_aso_ct_state state; /* ASO CT state. */
1062         bool is_original; /* The direction of the DR action to be used. */
1063 };
1064
1065 /* CT action object state update. */
1066 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1067         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1068
1069 /* ASO connection tracking software pool definition. */
1070 struct mlx5_aso_ct_pool {
1071         uint16_t index; /* Pool index in pools array. */
1072         struct mlx5_devx_obj *devx_obj;
1073         /* The first devx object in the bulk, used for freeing (not yet). */
1074         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1075         /* CT action structures bulk. */
1076 };
1077
1078 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1079
1080 /* Pools management structure for ASO connection tracking pools. */
1081 struct mlx5_aso_ct_pools_mng {
1082         struct mlx5_aso_ct_pool **pools;
1083         uint16_t n; /* Total number of pools. */
1084         uint16_t next; /* Number of pools in use, index of next free pool. */
1085         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1086         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1087         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1088         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1089 };
1090
1091 /*
1092  * Shared Infiniband device context for Master/Representors
1093  * which belong to same IB device with multiple IB ports.
1094  **/
1095 struct mlx5_dev_ctx_shared {
1096         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1097         uint32_t refcnt;
1098         uint32_t devx:1; /* Opened with DV. */
1099         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1100         uint32_t rq_ts_format:2; /* RQ timestamp formats supported. */
1101         uint32_t sq_ts_format:2; /* SQ timestamp formats supported. */
1102         uint32_t qp_ts_format:2; /* QP timestamp formats supported. */
1103         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1104         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1105         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1106         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1107         uint32_t max_port; /* Maximal IB device port index. */
1108         struct mlx5_bond_info bond; /* Bonding information. */
1109         void *ctx; /* Verbs/DV/DevX context. */
1110         void *pd; /* Protection Domain. */
1111         uint32_t pdn; /* Protection Domain number. */
1112         uint32_t tdn; /* Transport Domain number. */
1113         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1114         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1115         struct mlx5_dev_attr device_attr; /* Device properties. */
1116         int numa_node; /* Numa node of backing physical device. */
1117         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
1118         /**< Called by memory event callback. */
1119         struct mlx5_mr_share_cache share_cache;
1120         /* Packet pacing related structure. */
1121         struct mlx5_dev_txpp txpp;
1122         /* Shared DV/DR flow data section. */
1123         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1124         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1125         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
1126         void *fdb_domain; /* FDB Direct Rules name space handle. */
1127         void *rx_domain; /* RX Direct Rules name space handle. */
1128         void *tx_domain; /* TX Direct Rules name space handle. */
1129 #ifndef RTE_ARCH_64
1130         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
1131         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1132         /* UAR same-page access control required in 32bit implementations. */
1133 #endif
1134         struct mlx5_hlist *flow_tbls;
1135         struct mlx5_flow_tunnel_hub *tunnel_hub;
1136         /* Direct Rules tables for FDB, NIC TX+RX */
1137         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1138         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1139         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1140         struct mlx5_hlist *modify_cmds;
1141         struct mlx5_hlist *tag_table;
1142         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1143         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1144         struct mlx5_list *sample_action_list; /* List of sample actions. */
1145         struct mlx5_list *dest_array_list;
1146         /* List of destination array actions. */
1147         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1148         void *default_miss_action; /* Default miss action. */
1149         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1150         /* Memory Pool for mlx5 flow resources. */
1151         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
1152         /* Shared interrupt handler section. */
1153         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
1154         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
1155         void *devx_comp; /* DEVX async comp obj. */
1156         struct mlx5_devx_obj *tis; /* TIS object. */
1157         struct mlx5_devx_obj *td; /* Transport domain. */
1158         void *tx_uar; /* Tx/packet pacing shared UAR. */
1159         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
1160         /* Flex parser profiles information. */
1161         void *devx_rx_uar; /* DevX UAR for Rx. */
1162         struct mlx5_aso_age_mng *aso_age_mng;
1163         /* Management data for aging mechanism using ASO Flow Hit. */
1164         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1165         /* Management structure for geneve tlv option */
1166         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1167         struct mlx5_flow_mtr_mng *mtrmng;
1168         /* Meter management structure. */
1169         struct mlx5_aso_ct_pools_mng *ct_mng;
1170         /* Management data for ASO connection tracking. */
1171         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1172         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1173 };
1174
1175 /*
1176  * Per-process private structure.
1177  * Caution, secondary process may rebuild the struct during port start.
1178  */
1179 struct mlx5_proc_priv {
1180         size_t uar_table_sz;
1181         /* Size of UAR register table. */
1182         void *uar_table[];
1183         /* Table of UAR registers for each process. */
1184 };
1185
1186 /* MTR profile list. */
1187 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1188 /* MTR list. */
1189 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1190
1191 /* RSS description. */
1192 struct mlx5_flow_rss_desc {
1193         uint32_t level;
1194         uint32_t queue_num; /**< Number of entries in @p queue. */
1195         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
1196         uint64_t hash_fields; /* Verbs Hash fields. */
1197         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1198         uint32_t key_len; /**< RSS hash key len. */
1199         uint32_t tunnel; /**< Queue in tunnel. */
1200         uint32_t shared_rss; /**< Shared RSS index. */
1201         struct mlx5_ind_table_obj *ind_tbl;
1202         /**< Indirection table for shared RSS hash RX queues. */
1203         union {
1204                 uint16_t *queue; /**< Destination queues. */
1205                 const uint16_t *const_q; /**< Const pointer convert. */
1206         };
1207 };
1208
1209 #define MLX5_PROC_PRIV(port_id) \
1210         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1211
1212 /* Verbs/DevX Rx queue elements. */
1213 struct mlx5_rxq_obj {
1214         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1215         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1216         int fd; /* File descriptor for event channel */
1217         RTE_STD_C11
1218         union {
1219                 struct {
1220                         void *wq; /* Work Queue. */
1221                         void *ibv_cq; /* Completion Queue. */
1222                         void *ibv_channel;
1223                 };
1224                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1225                 struct {
1226                         struct mlx5_devx_rq rq_obj; /* DevX RQ object. */
1227                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1228                         void *devx_channel;
1229                 };
1230         };
1231 };
1232
1233 /* Indirection table. */
1234 struct mlx5_ind_table_obj {
1235         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1236         uint32_t refcnt; /* Reference counter. */
1237         RTE_STD_C11
1238         union {
1239                 void *ind_table; /**< Indirection table. */
1240                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1241         };
1242         uint32_t queues_n; /**< Number of queues in the list. */
1243         uint16_t *queues; /**< Queue list. */
1244 };
1245
1246 /* Hash Rx queue. */
1247 __extension__
1248 struct mlx5_hrxq {
1249         struct mlx5_list_entry entry; /* List entry. */
1250         uint32_t standalone:1; /* This object used in shared action. */
1251         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1252         RTE_STD_C11
1253         union {
1254                 void *qp; /* Verbs queue pair. */
1255                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1256         };
1257 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1258         void *action; /* DV QP action pointer. */
1259 #endif
1260         uint64_t hash_fields; /* Verbs Hash fields. */
1261         uint32_t rss_key_len; /* Hash key length in bytes. */
1262         uint32_t idx; /* Hash Rx queue index. */
1263         uint8_t rss_key[]; /* Hash key. */
1264 };
1265
1266 /* Verbs/DevX Tx queue elements. */
1267 struct mlx5_txq_obj {
1268         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1269         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1270         RTE_STD_C11
1271         union {
1272                 struct {
1273                         void *cq; /* Completion Queue. */
1274                         void *qp; /* Queue Pair. */
1275                 };
1276                 struct {
1277                         struct mlx5_devx_obj *sq;
1278                         /* DevX object for Sx queue. */
1279                         struct mlx5_devx_obj *tis; /* The TIS object. */
1280                 };
1281                 struct {
1282                         struct rte_eth_dev *dev;
1283                         struct mlx5_devx_cq cq_obj;
1284                         /* DevX CQ object and its resources. */
1285                         struct mlx5_devx_sq sq_obj;
1286                         /* DevX SQ object and its resources. */
1287                 };
1288         };
1289 };
1290
1291 enum mlx5_rxq_modify_type {
1292         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1293         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1294         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1295         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1296 };
1297
1298 enum mlx5_txq_modify_type {
1299         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1300         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1301         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1302 };
1303
1304 /* HW objects operations structure. */
1305 struct mlx5_obj_ops {
1306         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
1307         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1308         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1309         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
1310         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
1311         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1312                              struct mlx5_ind_table_obj *ind_tbl);
1313         int (*ind_table_modify)(struct rte_eth_dev *dev,
1314                                 const unsigned int log_n,
1315                                 const uint16_t *queues, const uint32_t queues_n,
1316                                 struct mlx5_ind_table_obj *ind_tbl);
1317         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1318         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1319                         int tunnel __rte_unused);
1320         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1321                            const uint8_t *rss_key,
1322                            uint64_t hash_fields,
1323                            const struct mlx5_ind_table_obj *ind_tbl);
1324         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1325         int (*drop_action_create)(struct rte_eth_dev *dev);
1326         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1327         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1328         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1329                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1330         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1331         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1332         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1333 };
1334
1335 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1336
1337 /* MR operations structure. */
1338 struct mlx5_mr_ops {
1339         mlx5_reg_mr_t reg_mr;
1340         mlx5_dereg_mr_t dereg_mr;
1341 };
1342
1343 struct mlx5_priv {
1344         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1345         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1346         uint32_t dev_port; /* Device port number. */
1347         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1348         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1349         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1350         /* Bit-field of MAC addresses owned by the PMD. */
1351         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1352         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1353         /* Device properties. */
1354         uint16_t mtu; /* Configured MTU. */
1355         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1356         unsigned int representor:1; /* Device is a port representor. */
1357         unsigned int master:1; /* Device is a E-Switch master. */
1358         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1359         unsigned int sampler_en:1; /* Whether support sampler. */
1360         unsigned int mtr_en:1; /* Whether support meter. */
1361         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1362         unsigned int lb_used:1; /* Loopback queue is referred to. */
1363         uint16_t domain_id; /* Switch domain identifier. */
1364         uint16_t vport_id; /* Associated VF vport index (if any). */
1365         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1366         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1367         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1368         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1369         unsigned int if_index; /* Associated kernel network device index. */
1370         /* RX/TX queues. */
1371         unsigned int rxqs_n; /* RX queues array size. */
1372         unsigned int txqs_n; /* TX queues array size. */
1373         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
1374         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1375         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1376         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1377         unsigned int (*reta_idx)[]; /* RETA index table. */
1378         unsigned int reta_idx_n; /* RETA index size. */
1379         struct mlx5_drop drop_queue; /* Flow drop queues. */
1380         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1381         /* RTE Flow rules. */
1382         uint32_t ctrl_flows; /* Control flow rules. */
1383         rte_spinlock_t flow_list_lock;
1384         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1385         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1386         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1387         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1388         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1389         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1390         /* Indirection tables. */
1391         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1392         /* Pointer to next element. */
1393         rte_rwlock_t ind_tbls_lock;
1394         uint32_t refcnt; /**< Reference counter. */
1395         /**< Verbs modify header action object. */
1396         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1397         uint8_t max_lro_msg_size;
1398         uint32_t link_speed_capa; /* Link speed capabilities. */
1399         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1400         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1401         struct mlx5_dev_config config; /* Device configuration. */
1402         /* Context for Verbs allocator. */
1403         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1404         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1405         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1406         struct mlx5_hlist *mreg_cp_tbl;
1407         /* Hash table of Rx metadata register copy table. */
1408         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1409         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1410         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1411         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1412         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1413         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1414         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1415         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1416         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1417         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1418         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1419         uint32_t rss_shared_actions; /* RSS shared actions. */
1420         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1421         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1422 };
1423
1424 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1425 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1426
1427 struct rte_hairpin_peer_info {
1428         uint32_t qp_id;
1429         uint32_t vhca_id;
1430         uint16_t peer_q;
1431         uint16_t tx_explicit;
1432         uint16_t manual_bind;
1433 };
1434
1435 #define BUF_SIZE 1024
1436 enum dr_dump_rec_type {
1437         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1438         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1439         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1440 };
1441
1442 /* mlx5.c */
1443
1444 int mlx5_getenv_int(const char *);
1445 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1446 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1447 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1448                               struct rte_eth_udp_tunnel *udp_tunnel);
1449 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
1450 int mlx5_dev_close(struct rte_eth_dev *dev);
1451 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1452 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1453
1454 /* Macro to iterate over all valid ports for mlx5 driver. */
1455 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
1456         for (port_id = mlx5_eth_find_next(0, pci_dev); \
1457              port_id < RTE_MAX_ETHPORTS; \
1458              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
1459 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1460 struct mlx5_dev_ctx_shared *
1461 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1462                            const struct mlx5_dev_config *config);
1463 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1464 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1465 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1466 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1467                          struct mlx5_dev_config *config);
1468 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1469 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1470                                   struct mlx5_dev_config *config);
1471 int mlx5_dev_configure(struct rte_eth_dev *dev);
1472 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1473 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1474 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1475 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1476                          struct rte_eth_hairpin_cap *cap);
1477 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1478 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1479 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1480 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1481 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1482
1483 /* mlx5_ethdev.c */
1484
1485 int mlx5_dev_configure(struct rte_eth_dev *dev);
1486 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1487                               struct rte_eth_representor_info *info);
1488 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1489                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1490 #define MLX5_REPRESENTOR_REPR(repr_id) \
1491                 ((repr_id) & 0xfff)
1492 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1493                 (((repr_id) >> 12) & 3)
1494 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1495                                     enum rte_eth_representor_type hpf_type);
1496 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1497                         size_t fw_size);
1498 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1499                        struct rte_eth_dev_info *info);
1500 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1501 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1502 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1503                          struct rte_eth_hairpin_cap *cap);
1504 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1505 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1506 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1507 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1508
1509 /* mlx5_ethdev_os.c */
1510
1511 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1512                         char (*ifname)[MLX5_NAMESIZE]);
1513 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1514 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1515 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1516 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1517 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1518 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1519 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1520                            struct rte_eth_fc_conf *fc_conf);
1521 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1522                            struct rte_eth_fc_conf *fc_conf);
1523 void mlx5_dev_interrupt_handler(void *arg);
1524 void mlx5_dev_interrupt_handler_devx(void *arg);
1525 int mlx5_set_link_down(struct rte_eth_dev *dev);
1526 int mlx5_set_link_up(struct rte_eth_dev *dev);
1527 int mlx5_is_removed(struct rte_eth_dev *dev);
1528 int mlx5_sysfs_switch_info(unsigned int ifindex,
1529                            struct mlx5_switch_info *info);
1530 void mlx5_translate_port_name(const char *port_name_in,
1531                               struct mlx5_switch_info *port_info_out);
1532 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1533                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1534 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1535                          char *ifname);
1536 int mlx5_get_module_info(struct rte_eth_dev *dev,
1537                          struct rte_eth_dev_module_info *modinfo);
1538 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1539                            struct rte_dev_eeprom_info *info);
1540 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1541                           const char *ctr_name, uint64_t *stat);
1542 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1543 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1544 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1545
1546 /* mlx5_mac.c */
1547
1548 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1549 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1550                       uint32_t index, uint32_t vmdq);
1551 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1552 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1553                         struct rte_ether_addr *mc_addr_set,
1554                         uint32_t nb_mc_addr);
1555
1556 /* mlx5_rss.c */
1557
1558 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1559                          struct rte_eth_rss_conf *rss_conf);
1560 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1561                            struct rte_eth_rss_conf *rss_conf);
1562 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1563 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1564                             struct rte_eth_rss_reta_entry64 *reta_conf,
1565                             uint16_t reta_size);
1566 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1567                              struct rte_eth_rss_reta_entry64 *reta_conf,
1568                              uint16_t reta_size);
1569
1570 /* mlx5_rxmode.c */
1571
1572 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1573 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1574 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1575 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1576
1577 /* mlx5_stats.c */
1578
1579 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1580 int mlx5_stats_reset(struct rte_eth_dev *dev);
1581 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1582                     unsigned int n);
1583 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1584 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1585                           struct rte_eth_xstat_name *xstats_names,
1586                           unsigned int n);
1587
1588 /* mlx5_vlan.c */
1589
1590 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1591 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1592 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1593
1594 /* mlx5_vlan_os.c */
1595
1596 void mlx5_vlan_vmwa_exit(void *ctx);
1597 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1598                             struct mlx5_vf_vlan *vf_vlan);
1599 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1600                             struct mlx5_vf_vlan *vf_vlan);
1601 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1602
1603 /* mlx5_trigger.c */
1604
1605 int mlx5_dev_start(struct rte_eth_dev *dev);
1606 int mlx5_dev_stop(struct rte_eth_dev *dev);
1607 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1608 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1609 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1610 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1611                                    struct rte_hairpin_peer_info *current_info,
1612                                    struct rte_hairpin_peer_info *peer_info,
1613                                    uint32_t direction);
1614 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1615                                  struct rte_hairpin_peer_info *peer_info,
1616                                  uint32_t direction);
1617 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1618                                    uint32_t direction);
1619 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1620 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1621 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1622                                 size_t len, uint32_t direction);
1623
1624 /* mlx5_flow.c */
1625
1626 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1627 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1628 void mlx5_flow_print(struct rte_flow *flow);
1629 int mlx5_flow_validate(struct rte_eth_dev *dev,
1630                        const struct rte_flow_attr *attr,
1631                        const struct rte_flow_item items[],
1632                        const struct rte_flow_action actions[],
1633                        struct rte_flow_error *error);
1634 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1635                                   const struct rte_flow_attr *attr,
1636                                   const struct rte_flow_item items[],
1637                                   const struct rte_flow_action actions[],
1638                                   struct rte_flow_error *error);
1639 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1640                       struct rte_flow_error *error);
1641 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1642                           bool active);
1643 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1644 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1645                     const struct rte_flow_action *action, void *data,
1646                     struct rte_flow_error *error);
1647 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1648                       struct rte_flow_error *error);
1649 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1650 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1651 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1652 int mlx5_flow_verify(struct rte_eth_dev *dev);
1653 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1654 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1655                         struct rte_flow_item_eth *eth_spec,
1656                         struct rte_flow_item_eth *eth_mask,
1657                         struct rte_flow_item_vlan *vlan_spec,
1658                         struct rte_flow_item_vlan *vlan_mask);
1659 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1660                    struct rte_flow_item_eth *eth_spec,
1661                    struct rte_flow_item_eth *eth_mask);
1662 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1663 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1664 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1665                                        uint64_t async_id, int status);
1666 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1667 void mlx5_flow_query_alarm(void *arg);
1668 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1669 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1670 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1671                        bool clear, uint64_t *pkts, uint64_t *bytes);
1672 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1673                         FILE *file, struct rte_flow_error *error);
1674 int save_dump_file(const unsigned char *data, uint32_t size,
1675                 uint32_t type, uint32_t id, void *arg, FILE *file);
1676 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1677         struct rte_flow_query_count *count, struct rte_flow_error *error);
1678 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1679 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1680                 FILE *file, struct rte_flow_error *error);
1681 #endif
1682 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1683 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1684                         uint32_t nb_contexts, struct rte_flow_error *error);
1685 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1686                             const struct rte_flow_action_conntrack *conntrack,
1687                             struct rte_flow_error *error);
1688
1689
1690 /* mlx5_mp_os.c */
1691
1692 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1693                               const void *peer);
1694 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1695                                 const void *peer);
1696 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1697 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1698 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1699                                  enum mlx5_mp_req_type req_type);
1700
1701 /* mlx5_socket.c */
1702
1703 int mlx5_pmd_socket_init(void);
1704
1705 /* mlx5_flow_meter.c */
1706
1707 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1708 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1709                 uint32_t meter_id, uint32_t *mtr_idx);
1710 struct mlx5_flow_meter_info *
1711 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1712 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1713                            struct mlx5_flow_meter_info *fm,
1714                            const struct rte_flow_attr *attr,
1715                            struct rte_flow_error *error);
1716 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1717                             struct mlx5_flow_meter_info *fm);
1718 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1719                 (struct rte_eth_dev *dev,
1720                 uint32_t policy_id,
1721                 uint32_t *policy_idx);
1722 struct mlx5_flow_meter_policy *
1723 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1724                                         struct mlx5_flow_meter_policy *policy);
1725 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1726                           struct rte_mtr_error *error);
1727 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1728
1729 /* mlx5_os.c */
1730 struct rte_pci_driver;
1731 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1732 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1733 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1734                          const struct mlx5_dev_config *config,
1735                          struct mlx5_dev_ctx_shared *sh);
1736 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1737 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1738                        struct rte_pci_device *pci_dev);
1739 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1740 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1741 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1742                            mlx5_dereg_mr_t *dereg_mr_cb);
1743 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1744 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1745                          uint32_t index);
1746 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1747                                struct rte_ether_addr *mac_addr,
1748                                int vf_index);
1749 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1750 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1751 int mlx5_os_set_nonblock_channel_fd(int fd);
1752 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1753
1754 /* mlx5_txpp.c */
1755
1756 int mlx5_txpp_start(struct rte_eth_dev *dev);
1757 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1758 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1759 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1760                          struct rte_eth_xstat *stats,
1761                          unsigned int n, unsigned int n_used);
1762 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1763 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1764                                struct rte_eth_xstat_name *xstats_names,
1765                                unsigned int n, unsigned int n_used);
1766 void mlx5_txpp_interrupt_handler(void *cb_arg);
1767
1768 /* mlx5_rxtx.c */
1769
1770 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1771
1772 /* mlx5_flow_aso.c */
1773
1774 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1775                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1776 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1777 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1778 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1779                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1780 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1781                 struct mlx5_aso_mtr *mtr);
1782 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1783                 struct mlx5_aso_mtr *mtr);
1784 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1785                               struct mlx5_aso_ct_action *ct,
1786                               const struct rte_flow_action_conntrack *profile);
1787 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1788                            struct mlx5_aso_ct_action *ct);
1789 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1790                              struct mlx5_aso_ct_action *ct,
1791                              struct rte_flow_action_conntrack *profile);
1792 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1793                           struct mlx5_aso_ct_action *ct);
1794
1795 #endif /* RTE_PMD_MLX5_H_ */