drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  37 #include "mlx5_dr.h"
  38 #endif
  39
  40 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  41
  42 /*
  43  * Number of modification commands.
  44  * The maximal actions amount in FW is some constant, and it is 16 in the
  45  * latest releases. In some old releases, it will be limited to 8.
  46  * Since there is no interface to query the capacity, the maximal value should
  47  * be used to allow PMD to create the flow. The validation will be done in the
  48  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  49  * supported actions number on the root table.
  50  * On non-root tables, there is no limitation, but 32 is enough right now.
  51  */
  52 #define MLX5_MAX_MODIFY_NUM                     32
  53 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  54
  55 /* Maximal number of flex items created on the port.*/
  56 #define MLX5_PORT_FLEX_ITEM_NUM                 4
  57
  58 /* Maximal number of field/field parts to map into sample registers .*/
  59 #define MLX5_FLEX_ITEM_MAPPING_NUM              32
  60
  61 enum mlx5_ipool_index {
  62 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  63         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  64         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  65         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  66         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  67         MLX5_IPOOL_JUMP, /* Pool for SWS jump resource. */
  68         /* Pool for HWS group. Jump action will be created internally. */
  69         MLX5_IPOOL_HW_GRP = MLX5_IPOOL_JUMP,
  70         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  71         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  72         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  73         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  74 #endif
  75         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  76         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  77         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  78         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  79         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  80         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  81         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  82         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  83         MLX5_IPOOL_MAX,
  84 };
  85
  86 /*
  87  * There are three reclaim memory mode supported.
  88  * 0(none) means no memory reclaim.
  89  * 1(light) means only PMD level reclaim.
  90  * 2(aggressive) means both PMD and rdma-core level reclaim.
  91  */
  92 enum mlx5_reclaim_mem_mode {
  93         MLX5_RCM_NONE, /* Don't reclaim memory. */
  94         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  95         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  96 };
  97
  98 /* The type of flow. */
  99 enum mlx5_flow_type {
 100         MLX5_FLOW_TYPE_CTL, /* Control flow. */
 101         MLX5_FLOW_TYPE_GEN, /* General flow. */
 102         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
 103         MLX5_FLOW_TYPE_MAXI,
 104 };
 105
 106 /* The mode of delay drop for Rx queues. */
 107 enum mlx5_delay_drop_mode {
 108         MLX5_DELAY_DROP_NONE = 0, /* All disabled. */
 109         MLX5_DELAY_DROP_STANDARD = RTE_BIT32(0), /* Standard queues enable. */
 110         MLX5_DELAY_DROP_HAIRPIN = RTE_BIT32(1), /* Hairpin queues enable. */
 111 };
 112
 113 /* The HWS action type root/non-root. */
 114 enum mlx5_hw_action_flag_type {
 115         MLX5_HW_ACTION_FLAG_ROOT, /* Root action. */
 116         MLX5_HW_ACTION_FLAG_NONE_ROOT, /* Non-root ation. */
 117         MLX5_HW_ACTION_FLAG_MAX, /* Maximum action flag. */
 118 };
 119
 120 /* Hlist and list callback context. */
 121 struct mlx5_flow_cb_ctx {
 122         struct rte_eth_dev *dev;
 123         struct rte_flow_error *error;
 124         void *data;
 125         void *data2;
 126 };
 127
 128 /* Device capabilities structure which isn't changed in any stage. */
 129 struct mlx5_dev_cap {
 130         int max_cq; /* Maximum number of supported CQs */
 131         int max_qp; /* Maximum number of supported QPs. */
 132         int max_qp_wr; /* Maximum number of outstanding WR on any WQ. */
 133         int max_sge;
 134         /* Maximum number of s/g per WR for SQ & RQ of QP for non RDMA Read
 135          * operations.
 136          */
 137         int mps; /* Multi-packet send supported mode. */
 138         uint32_t vf:1; /* This is a VF. */
 139         uint32_t sf:1; /* This is a SF. */
 140         uint32_t txpp_en:1; /* Tx packet pacing is supported. */
 141         uint32_t mpls_en:1; /* MPLS over GRE/UDP is supported. */
 142         uint32_t cqe_comp:1; /* CQE compression is supported. */
 143         uint32_t hw_csum:1; /* Checksum offload is supported. */
 144         uint32_t hw_padding:1; /* End alignment padding is supported. */
 145         uint32_t dest_tir:1; /* Whether advanced DR API is available. */
 146         uint32_t dv_esw_en:1; /* E-Switch DV flow is supported. */
 147         uint32_t dv_flow_en:1; /* DV flow is supported. */
 148         uint32_t swp:3; /* Tx generic tunnel checksum and TSO offload. */
 149         uint32_t hw_vlan_strip:1; /* VLAN stripping is supported. */
 150         uint32_t scatter_fcs_w_decap_disable:1;
 151         /* HW has bug working with tunnel packet decap and scatter FCS. */
 152         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 153         uint32_t rt_timestamp:1; /* Realtime timestamp format. */
 154         uint32_t lro_supported:1; /* Whether LRO is supported. */
 155         uint32_t rq_delay_drop_en:1; /* Enable RxQ delay drop. */
 156         uint32_t tunnel_en:3;
 157         /* Whether tunnel stateless offloads are supported. */
 158         uint32_t ind_table_max_size;
 159         /* Maximum receive WQ indirection table size. */
 160         uint32_t tso:1; /* Whether TSO is supported. */
 161         uint32_t tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 162         struct {
 163                 uint32_t enabled:1; /* Whether MPRQ is enabled. */
 164                 uint32_t log_min_stride_size; /* Log min size of a stride. */
 165                 uint32_t log_max_stride_size; /* Log max size of a stride. */
 166                 uint32_t log_min_stride_num; /* Log min num of strides. */
 167                 uint32_t log_max_stride_num; /* Log max num of strides. */
 168                 uint32_t log_min_stride_wqe_size;
 169                 /* Log min WQE size, (size of single stride)*(num of strides).*/
 170         } mprq; /* Capability for Multi-Packet RQ. */
 171         char fw_ver[64]; /* Firmware version of this device. */
 172 };
 173
 174 /** Data associated with devices to spawn. */
 175 struct mlx5_dev_spawn_data {
 176         uint32_t ifindex; /**< Network interface index. */
 177         uint32_t max_port; /**< Device maximal port index. */
 178         uint32_t phys_port; /**< Device physical port index. */
 179         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 180         struct mlx5_switch_info info; /**< Switch information. */
 181         const char *phys_dev_name; /**< Name of physical device. */
 182         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 183         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 184         struct mlx5_common_device *cdev; /**< Backend common device. */
 185         struct mlx5_bond_info *bond_info;
 186 };
 187
 188 /** Data associated with socket messages. */
 189 struct mlx5_flow_dump_req  {
 190         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 191         uint64_t flow_id;
 192 } __rte_packed;
 193
 194 struct mlx5_flow_dump_ack {
 195         int rc; /**< Return code. */
 196 };
 197
 198 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 199
 200 /* Shared data between primary and secondary processes. */
 201 struct mlx5_shared_data {
 202         rte_spinlock_t lock;
 203         /* Global spinlock for primary and secondary processes. */
 204         int init_done; /* Whether primary has done initialization. */
 205         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 206 };
 207
 208 /* Per-process data structure, not visible to other processes. */
 209 struct mlx5_local_data {
 210         int init_done; /* Whether a secondary has done initialization. */
 211 };
 212
 213 extern struct mlx5_shared_data *mlx5_shared_data;
 214
 215 /* Dev ops structs */
 216 extern const struct eth_dev_ops mlx5_dev_ops;
 217 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 218 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 219
 220 struct mlx5_counter_ctrl {
 221         /* Name of the counter. */
 222         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 223         /* Name of the counter on the device table. */
 224         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 225         uint32_t dev:1; /**< Nonzero for dev counters. */
 226 };
 227
 228 struct mlx5_xstats_ctrl {
 229         /* Number of device stats. */
 230         uint16_t stats_n;
 231         /* Number of device stats identified by PMD. */
 232         uint16_t  mlx5_stats_n;
 233         /* Index in the device counters table. */
 234         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 235         uint64_t base[MLX5_MAX_XSTATS];
 236         uint64_t xstats[MLX5_MAX_XSTATS];
 237         uint64_t hw_stats[MLX5_MAX_XSTATS];
 238         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 239 };
 240
 241 struct mlx5_stats_ctrl {
 242         /* Base for imissed counter. */
 243         uint64_t imissed_base;
 244         uint64_t imissed;
 245 };
 246
 247 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 248 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 249
 250 /* Maximal size of aggregated LRO packet. */
 251 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 252
 253 /* Maximal number of segments to split. */
 254 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 255
 256 /*
 257  * Port configuration structure.
 258  * User device parameters disabled features.
 259  * This structure contains all configurations coming from devargs which
 260  * oriented to port. When probing again, devargs doesn't have to be compatible
 261  * with primary devargs. It is updated for each port in spawn function.
 262  */
 263 struct mlx5_port_config {
 264         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 265         unsigned int hw_padding:1; /* End alignment padding is supported. */
 266         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 267         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 268         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 269         unsigned int std_delay_drop:1; /* Enable standard Rxq delay drop. */
 270         unsigned int hp_delay_drop:1; /* Enable hairpin Rxq delay drop. */
 271         struct {
 272                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 273                 unsigned int log_stride_num; /* Log number of strides. */
 274                 unsigned int log_stride_size; /* Log size of a stride. */
 275                 unsigned int max_memcpy_len;
 276                 /* Maximum packet size to memcpy Rx packets. */
 277                 unsigned int min_rxqs_num;
 278                 /* Rx queue count threshold to enable MPRQ. */
 279         } mprq; /* Configurations for Multi-Packet RQ. */
 280         int mps; /* Multi-packet send supported mode. */
 281         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 282         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 283         unsigned int lro_timeout; /* LRO user configuration. */
 284         int txqs_inline; /* Queue number threshold for inlining. */
 285         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 286         int txq_inline_max; /* Max packet size for inlining with SEND. */
 287         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 288 };
 289
 290 /*
 291  * Share context device configuration structure.
 292  * User device parameters disabled features.
 293  * This structure updated once for device in mlx5_alloc_shared_dev_ctx()
 294  * function and cannot change even when probing again.
 295  */
 296 struct mlx5_sh_config {
 297         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 298         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 299         uint32_t reclaim_mode:2; /* Memory reclaim mode. */
 300         uint32_t dv_esw_en:1; /* Enable E-Switch DV flow. */
 301         /* Enable DV flow. 1 means SW steering, 2 means HW steering. */
 302         unsigned int dv_flow_en:2;
 303         uint32_t dv_xmeta_en:2; /* Enable extensive flow metadata. */
 304         uint32_t dv_miss_info:1; /* Restore packet after partial hw miss. */
 305         uint32_t l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 306         uint32_t vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 307         uint32_t lacp_by_user:1; /* Enable user to manage LACP traffic. */
 308         uint32_t decap_en:1; /* Whether decap will be used or not. */
 309         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 310         uint32_t allow_duplicate_pattern:1;
 311         /* Allow/Prevent the duplicate rules pattern. */
 312 };
 313
 314
 315 /* Structure for VF VLAN workaround. */
 316 struct mlx5_vf_vlan {
 317         uint32_t tag:12;
 318         uint32_t created:1;
 319 };
 320
 321 /* Flow drop context necessary due to Verbs API. */
 322 struct mlx5_drop {
 323         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 324         struct mlx5_rxq_priv *rxq; /* Rx queue. */
 325 };
 326
 327 /* Loopback dummy queue resources required due to Verbs API. */
 328 struct mlx5_lb_ctx {
 329         struct ibv_qp *qp; /* QP object. */
 330         void *ibv_cq; /* Completion queue. */
 331         uint16_t refcnt; /* Reference count for representors. */
 332 };
 333
 334 /* HW steering queue job descriptor type. */
 335 enum {
 336         MLX5_HW_Q_JOB_TYPE_CREATE, /* Flow create job type. */
 337         MLX5_HW_Q_JOB_TYPE_DESTROY, /* Flow destroy job type. */
 338 };
 339
 340 /* HW steering flow management job descriptor. */
 341 struct mlx5_hw_q_job {
 342         uint32_t type; /* Job type. */
 343         struct rte_flow_hw *flow; /* Flow attached to the job. */
 344         void *user_data; /* Job user data. */
 345         uint8_t *encap_data; /* Encap data. */
 346 };
 347
 348 /* HW steering job descriptor LIFO pool. */
 349 struct mlx5_hw_q {
 350         uint32_t job_idx; /* Free job index. */
 351         uint32_t size; /* LIFO size. */
 352         struct mlx5_hw_q_job **job; /* LIFO header. */
 353 } __rte_cache_aligned;
 354
 355 #define MLX5_COUNTERS_PER_POOL 512
 356 #define MLX5_MAX_PENDING_QUERIES 4
 357 #define MLX5_CNT_CONTAINER_RESIZE 64
 358 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 359 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 360                            MLX5_CNT_BATCH_OFFSET)
 361 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 362 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 363
 364 #define MLX5_CNT_LEN(pool) \
 365         (MLX5_CNT_SIZE + \
 366         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 367 #define MLX5_POOL_GET_CNT(pool, index) \
 368         ((struct mlx5_flow_counter *) \
 369         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 370 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 371         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 372         MLX5_CNT_LEN(pool)))
 373 #define MLX5_TS_MASK_SECS 8ull
 374 /* timestamp wrapping in seconds, must be  power of 2. */
 375
 376 /*
 377  * The pool index and offset of counter in the pool array makes up the
 378  * counter index. In case the counter is from pool 0 and offset 0, it
 379  * should plus 1 to avoid index 0, since 0 means invalid counter index
 380  * currently.
 381  */
 382 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 383         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 384 #define MLX5_CNT_TO_AGE(cnt) \
 385         ((struct mlx5_age_param *)((cnt) + 1))
 386 /*
 387  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 388  * defines. The pool size is 512, pool index should never reach
 389  * INT16_MAX.
 390  */
 391 #define POOL_IDX_INVALID UINT16_MAX
 392
 393 /* Age status. */
 394 enum {
 395         AGE_FREE, /* Initialized state. */
 396         AGE_CANDIDATE, /* Counter assigned to flows. */
 397         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 398 };
 399
 400 enum mlx5_counter_type {
 401         MLX5_COUNTER_TYPE_ORIGIN,
 402         MLX5_COUNTER_TYPE_AGE,
 403         MLX5_COUNTER_TYPE_MAX,
 404 };
 405
 406 /* Counter age parameter. */
 407 struct mlx5_age_param {
 408         uint16_t state; /**< Age state (atomically accessed). */
 409         uint16_t port_id; /**< Port id of the counter. */
 410         uint32_t timeout:24; /**< Aging timeout in seconds. */
 411         uint32_t sec_since_last_hit;
 412         /**< Time in seconds since last hit (atomically accessed). */
 413         void *context; /**< Flow counter age context. */
 414 };
 415
 416 struct flow_counter_stats {
 417         uint64_t hits;
 418         uint64_t bytes;
 419 };
 420
 421 /* Shared counters information for counters. */
 422 struct mlx5_flow_counter_shared {
 423         union {
 424                 uint32_t refcnt; /* Only for shared action management. */
 425                 uint32_t id; /* User counter ID for legacy sharing. */
 426         };
 427 };
 428
 429 struct mlx5_flow_counter_pool;
 430 /* Generic counters information. */
 431 struct mlx5_flow_counter {
 432         union {
 433                 /*
 434                  * User-defined counter shared info is only used during
 435                  * counter active time. And aging counter sharing is not
 436                  * supported, so active shared counter will not be chained
 437                  * to the aging list. For shared counter, only when it is
 438                  * released, the TAILQ entry memory will be used, at that
 439                  * time, shared memory is not used anymore.
 440                  *
 441                  * Similarly to none-batch counter dcs, since it doesn't
 442                  * support aging, while counter is allocated, the entry
 443                  * memory is not used anymore. In this case, as bytes
 444                  * memory is used only when counter is allocated, and
 445                  * entry memory is used only when counter is free. The
 446                  * dcs pointer can be saved to these two different place
 447                  * at different stage. It will eliminate the individual
 448                  * counter extend struct.
 449                  */
 450                 TAILQ_ENTRY(mlx5_flow_counter) next;
 451                 /**< Pointer to the next flow counter structure. */
 452                 struct {
 453                         struct mlx5_flow_counter_shared shared_info;
 454                         /**< Shared counter information. */
 455                         void *dcs_when_active;
 456                         /*
 457                          * For non-batch mode, the dcs will be saved
 458                          * here when the counter is free.
 459                          */
 460                 };
 461         };
 462         union {
 463                 uint64_t hits; /**< Reset value of hits packets. */
 464                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 465         };
 466         union {
 467                 uint64_t bytes; /**< Reset value of bytes. */
 468                 void *dcs_when_free;
 469                 /*
 470                  * For non-batch mode, the dcs will be saved here
 471                  * when the counter is free.
 472                  */
 473         };
 474         void *action; /**< Pointer to the dv action. */
 475 };
 476
 477 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 478
 479 /* Generic counter pool structure - query is in pool resolution. */
 480 struct mlx5_flow_counter_pool {
 481         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 482         struct mlx5_counters counters[2]; /* Free counter list. */
 483         struct mlx5_devx_obj *min_dcs;
 484         /* The devx object of the minimum counter ID. */
 485         uint64_t time_of_last_age_check;
 486         /* System time (from rte_rdtsc()) read in the last aging check. */
 487         uint32_t index:30; /* Pool index in container. */
 488         uint32_t is_aged:1; /* Pool with aging counter. */
 489         volatile uint32_t query_gen:1; /* Query round. */
 490         rte_spinlock_t sl; /* The pool lock. */
 491         rte_spinlock_t csl; /* The pool counter free list lock. */
 492         struct mlx5_counter_stats_raw *raw;
 493         struct mlx5_counter_stats_raw *raw_hw;
 494         /* The raw on HW working. */
 495 };
 496
 497 /* Memory management structure for group of counter statistics raws. */
 498 struct mlx5_counter_stats_mem_mng {
 499         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 500         struct mlx5_counter_stats_raw *raws;
 501         struct mlx5_pmd_wrapped_mr wm;
 502 };
 503
 504 /* Raw memory structure for the counter statistics values of a pool. */
 505 struct mlx5_counter_stats_raw {
 506         LIST_ENTRY(mlx5_counter_stats_raw) next;
 507         struct mlx5_counter_stats_mem_mng *mem_mng;
 508         volatile struct flow_counter_stats *data;
 509 };
 510
 511 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 512
 513 /* Counter global management structure. */
 514 struct mlx5_flow_counter_mng {
 515         volatile uint16_t n_valid; /* Number of valid pools. */
 516         uint16_t n; /* Number of pools. */
 517         uint16_t last_pool_idx; /* Last used pool index */
 518         int min_id; /* The minimum counter ID in the pools. */
 519         int max_id; /* The maximum counter ID in the pools. */
 520         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 521         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 522         /* The counter free list lock. */
 523         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 524         /* Free counter list. */
 525         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 526         struct mlx5_counter_stats_mem_mng *mem_mng;
 527         /* Hold the memory management for the next allocated pools raws. */
 528         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 529         uint8_t pending_queries;
 530         uint16_t pool_index;
 531         uint8_t query_thread_on;
 532         bool counter_fallback; /* Use counter fallback management. */
 533         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 534         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 535 };
 536
 537 /* ASO structures. */
 538 #define MLX5_ASO_QUEUE_LOG_DESC 10
 539
 540 struct mlx5_aso_cq {
 541         uint16_t log_desc_n;
 542         uint32_t cq_ci:24;
 543         struct mlx5_devx_cq cq_obj;
 544         uint64_t errors;
 545 };
 546
 547 struct mlx5_aso_sq_elem {
 548         union {
 549                 struct {
 550                         struct mlx5_aso_age_pool *pool;
 551                         uint16_t burst_size;
 552                 };
 553                 struct mlx5_aso_mtr *mtr;
 554                 struct {
 555                         struct mlx5_aso_ct_action *ct;
 556                         char *query_data;
 557                 };
 558         };
 559 };
 560
 561 struct mlx5_aso_sq {
 562         uint16_t log_desc_n;
 563         rte_spinlock_t sqsl;
 564         struct mlx5_aso_cq cq;
 565         struct mlx5_devx_sq sq_obj;
 566         struct mlx5_pmd_mr mr;
 567         uint16_t pi;
 568         uint32_t head;
 569         uint32_t tail;
 570         uint32_t sqn;
 571         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 572         uint16_t next; /* Pool index of the next pool to query. */
 573 };
 574
 575 struct mlx5_aso_age_action {
 576         LIST_ENTRY(mlx5_aso_age_action) next;
 577         void *dr_action;
 578         uint32_t refcnt;
 579         /* Following fields relevant only when action is active. */
 580         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 581         struct mlx5_age_param age_params;
 582 };
 583
 584 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 585
 586 struct mlx5_aso_age_pool {
 587         struct mlx5_devx_obj *flow_hit_aso_obj;
 588         uint16_t index; /* Pool index in pools array. */
 589         uint64_t time_of_last_age_check; /* In seconds. */
 590         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 591 };
 592
 593 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 594
 595 struct mlx5_aso_age_mng {
 596         struct mlx5_aso_age_pool **pools;
 597         uint16_t n; /* Total number of pools. */
 598         uint16_t next; /* Number of pools in use, index of next free pool. */
 599         rte_rwlock_t resize_rwl; /* Lock for resize objects. */
 600         rte_spinlock_t free_sl; /* Lock for free list access. */
 601         struct aso_age_list free; /* Free age actions list - ready to use. */
 602         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 603 };
 604
 605 /* Management structure for geneve tlv option */
 606 struct mlx5_geneve_tlv_option_resource {
 607         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 608         rte_be16_t option_class; /* geneve tlv opt class.*/
 609         uint8_t option_type; /* geneve tlv opt type.*/
 610         uint8_t length; /* geneve tlv opt length. */
 611         uint32_t refcnt; /* geneve tlv object reference counter */
 612 };
 613
 614
 615 #define MLX5_AGE_EVENT_NEW              1
 616 #define MLX5_AGE_TRIGGER                2
 617 #define MLX5_AGE_SET(age_info, BIT) \
 618         ((age_info)->flags |= (1 << (BIT)))
 619 #define MLX5_AGE_UNSET(age_info, BIT) \
 620         ((age_info)->flags &= ~(1 << (BIT)))
 621 #define MLX5_AGE_GET(age_info, BIT) \
 622         ((age_info)->flags & (1 << (BIT)))
 623 #define GET_PORT_AGE_INFO(priv) \
 624         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 625 /* Current time in seconds. */
 626 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 627
 628 /* Aging information for per port. */
 629 struct mlx5_age_info {
 630         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 631         struct mlx5_counters aged_counters; /* Aged counter list. */
 632         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 633         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 634 };
 635
 636 /* Per port data of shared IB device. */
 637 struct mlx5_dev_shared_port {
 638         uint32_t ih_port_id;
 639         uint32_t devx_ih_port_id;
 640         /*
 641          * Interrupt handler port_id. Used by shared interrupt
 642          * handler to find the corresponding rte_eth device
 643          * by IB port index. If value is equal or greater
 644          * RTE_MAX_ETHPORTS it means there is no subhandler
 645          * installed for specified IB port index.
 646          */
 647         struct mlx5_age_info age_info;
 648         /* Aging information for per port. */
 649 };
 650
 651 /*
 652  * Max number of actions per DV flow.
 653  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 654  * in rdma-core file providers/mlx5/verbs.c.
 655  */
 656 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 657
 658 /* ASO flow meter structures */
 659 /* Modify this value if enum rte_mtr_color changes. */
 660 #define RTE_MTR_DROPPED RTE_COLORS
 661 /* Yellow is now supported. */
 662 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 663 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 664 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 665 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 666 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 667 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 668 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 669 #define MLX5_MTR_TABLE_ID_DROP 2
 670 /* Priority of the meter policy matcher. */
 671 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 672 /* Green & yellow color valid for now. */
 673 #define MLX5_MTR_POLICY_MODE_ALL 0
 674 /* Default policy. */
 675 #define MLX5_MTR_POLICY_MODE_DEF 1
 676 /* Only green color valid. */
 677 #define MLX5_MTR_POLICY_MODE_OG 2
 678 /* Only yellow color valid. */
 679 #define MLX5_MTR_POLICY_MODE_OY 3
 680
 681 enum mlx5_meter_domain {
 682         MLX5_MTR_DOMAIN_INGRESS,
 683         MLX5_MTR_DOMAIN_EGRESS,
 684         MLX5_MTR_DOMAIN_TRANSFER,
 685         MLX5_MTR_DOMAIN_MAX,
 686 };
 687 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 688 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 689 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 690 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 691                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 692                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 693
 694 /* The color tag rule structure. */
 695 struct mlx5_sub_policy_color_rule {
 696         void *rule;
 697         /* The color rule. */
 698         struct mlx5_flow_dv_matcher *matcher;
 699         /* The color matcher. */
 700         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 701         /**< Pointer to the next color rule structure. */
 702         int32_t src_port;
 703         /* On which src port this rule applied. */
 704 };
 705
 706 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 707
 708 /*
 709  * Meter sub-policy structure.
 710  * Each RSS TIR in meter policy need its own sub-policy resource.
 711  */
 712 struct mlx5_flow_meter_sub_policy {
 713         uint32_t main_policy_id:1;
 714         /* Main policy id is same as this sub_policy id. */
 715         uint32_t idx:31;
 716         /* Index to sub_policy ipool entity. */
 717         void *main_policy;
 718         /* Point to struct mlx5_flow_meter_policy. */
 719         struct mlx5_flow_tbl_resource *tbl_rsc;
 720         /* The sub-policy table resource. */
 721         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 722         /* Index to TIR resource. */
 723         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 724         /* Meter jump/drop table. */
 725         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 726         /* List for the color rules. */
 727 };
 728
 729 struct mlx5_meter_policy_acts {
 730         uint8_t actions_n;
 731         /* Number of actions. */
 732         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 733         /* Action list. */
 734 };
 735
 736 struct mlx5_meter_policy_action_container {
 737         uint32_t rix_mark;
 738         /* Index to the mark action. */
 739         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 740         /* Pointer to modify header resource in cache. */
 741         uint8_t fate_action;
 742         /* Fate action type. */
 743         union {
 744                 struct rte_flow_action *rss;
 745                 /* Rss action configuration. */
 746                 uint32_t rix_port_id_action;
 747                 /* Index to port ID action resource. */
 748                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 749                 /* Jump/drop action per color. */
 750                 uint16_t queue;
 751                 /* Queue action configuration. */
 752                 struct {
 753                         uint32_t next_mtr_id;
 754                         /* The next meter id. */
 755                         void *next_sub_policy;
 756                         /* Next meter's sub-policy. */
 757                 };
 758         };
 759 };
 760
 761 /* Flow meter policy parameter structure. */
 762 struct mlx5_flow_meter_policy {
 763         struct rte_eth_dev *dev;
 764         /* The port dev on which policy is created. */
 765         uint32_t is_rss:1;
 766         /* Is RSS policy table. */
 767         uint32_t ingress:1;
 768         /* Rule applies to ingress domain. */
 769         uint32_t egress:1;
 770         /* Rule applies to egress domain. */
 771         uint32_t transfer:1;
 772         /* Rule applies to transfer domain. */
 773         uint32_t is_queue:1;
 774         /* Is queue action in policy table. */
 775         uint32_t is_hierarchy:1;
 776         /* Is meter action in policy table. */
 777         uint32_t skip_y:1;
 778         /* If yellow color policy is skipped. */
 779         uint32_t skip_g:1;
 780         /* If green color policy is skipped. */
 781         rte_spinlock_t sl;
 782         uint32_t ref_cnt;
 783         /* Use count. */
 784         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 785         /* Policy actions container. */
 786         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 787         /* drop action for red color. */
 788         uint16_t sub_policy_num;
 789         /* Count sub policy tables, 3 bits per domain. */
 790         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 791         /* Sub policy table array must be the end of struct. */
 792 };
 793
 794 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 795 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 796 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 797 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 798 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 799 #define MLX5_MTR_CHAIN_MAX_NUM 8
 800
 801 /* Flow meter default policy parameter structure.
 802  * Policy index 0 is reserved by default policy table.
 803  * Action per color as below:
 804  * green - do nothing, yellow - do nothing, red - drop
 805  */
 806 struct mlx5_flow_meter_def_policy {
 807         struct mlx5_flow_meter_sub_policy sub_policy;
 808         /* Policy rules jump to other tables. */
 809         void *dr_jump_action[RTE_COLORS];
 810         /* Jump action per color. */
 811 };
 812
 813 /* Meter parameter structure. */
 814 struct mlx5_flow_meter_info {
 815         uint32_t meter_id;
 816         /**< Meter id. */
 817         uint32_t policy_id;
 818         /* Policy id, the first sub_policy idx. */
 819         struct mlx5_flow_meter_profile *profile;
 820         /**< Meter profile parameters. */
 821         rte_spinlock_t sl; /**< Meter action spinlock. */
 822         /** Set of stats counters to be enabled.
 823          * @see enum rte_mtr_stats_type
 824          */
 825         uint32_t bytes_dropped:1;
 826         /** Set bytes dropped stats to be enabled. */
 827         uint32_t pkts_dropped:1;
 828         /** Set packets dropped stats to be enabled. */
 829         uint32_t active_state:1;
 830         /**< Meter hw active state. */
 831         uint32_t shared:1;
 832         /**< Meter shared or not. */
 833         uint32_t is_enable:1;
 834         /**< Meter disable/enable state. */
 835         uint32_t ingress:1;
 836         /**< Rule applies to egress traffic. */
 837         uint32_t egress:1;
 838         /**
 839          * Instead of simply matching the properties of traffic as it would
 840          * appear on a given DPDK port ID, enabling this attribute transfers
 841          * a flow rule to the lowest possible level of any device endpoints
 842          * found in the pattern.
 843          *
 844          * When supported, this effectively enables an application to
 845          * re-route traffic not necessarily intended for it (e.g. coming
 846          * from or addressed to different physical ports, VFs or
 847          * applications) at the device level.
 848          *
 849          * It complements the behavior of some pattern items such as
 850          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 851          *
 852          * When transferring flow rules, ingress and egress attributes keep
 853          * their original meaning, as if processing traffic emitted or
 854          * received by the application.
 855          */
 856         uint32_t transfer:1;
 857         uint32_t def_policy:1;
 858         /* Meter points to default policy. */
 859         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 860         /* Meter drop rule in drop table. */
 861         uint32_t drop_cnt;
 862         /**< Color counter for drop. */
 863         uint32_t ref_cnt;
 864         /**< Use count. */
 865         struct mlx5_indexed_pool *flow_ipool;
 866         /**< Index pool for flow id. */
 867         void *meter_action;
 868         /**< Flow meter action. */
 869 };
 870
 871 /* PPS(packets per second) map to BPS(Bytes per second).
 872  * HW treat packet as 128bytes in PPS mode
 873  */
 874 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 875
 876 /* RFC2697 parameter structure. */
 877 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 878         rte_be32_t cbs_cir;
 879         /*
 880          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 881          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 882          */
 883         rte_be32_t ebs_eir;
 884         /*
 885          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 886          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 887          */
 888 };
 889
 890 /* Flow meter profile structure. */
 891 struct mlx5_flow_meter_profile {
 892         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 893         /**< Pointer to the next flow meter structure. */
 894         uint32_t id; /**< Profile id. */
 895         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 896         union {
 897                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 898                 /**< srtcm_rfc2697 struct. */
 899         };
 900         uint32_t ref_cnt; /**< Use count. */
 901         uint32_t g_support:1; /**< If G color will be generated. */
 902         uint32_t y_support:1; /**< If Y color will be generated. */
 903 };
 904
 905 /* 2 meters in each ASO cache line */
 906 #define MLX5_MTRS_CONTAINER_RESIZE 64
 907 /*
 908  * The pool index and offset of meter in the pool array makes up the
 909  * meter index. In case the meter is from pool 0 and offset 0, it
 910  * should plus 1 to avoid index 0, since 0 means invalid meter index
 911  * currently.
 912  */
 913 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 914                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 915
 916 /*aso flow meter state*/
 917 enum mlx5_aso_mtr_state {
 918         ASO_METER_FREE, /* In free list. */
 919         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 920         ASO_METER_READY, /* CQE received. */
 921 };
 922
 923 /* Generic aso_flow_meter information. */
 924 struct mlx5_aso_mtr {
 925         LIST_ENTRY(mlx5_aso_mtr) next;
 926         struct mlx5_flow_meter_info fm;
 927         /**< Pointer to the next aso flow meter structure. */
 928         uint8_t state; /**< ASO flow meter state. */
 929         uint8_t offset;
 930 };
 931
 932 /* Generic aso_flow_meter pool structure. */
 933 struct mlx5_aso_mtr_pool {
 934         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 935         /*Must be the first in pool*/
 936         struct mlx5_devx_obj *devx_obj;
 937         /* The devx object of the minimum aso flow meter ID. */
 938         uint32_t index; /* Pool index in management structure. */
 939 };
 940
 941 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 942 /* Pools management structure for ASO flow meter pools. */
 943 struct mlx5_aso_mtr_pools_mng {
 944         volatile uint16_t n_valid; /* Number of valid pools. */
 945         uint16_t n; /* Number of pools. */
 946         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 947         rte_rwlock_t resize_mtrwl; /* Lock for resize objects. */
 948         struct aso_meter_list meters; /* Free ASO flow meter list. */
 949         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 950         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 951 };
 952
 953 /* Meter management structure for global flow meter resource. */
 954 struct mlx5_flow_mtr_mng {
 955         struct mlx5_aso_mtr_pools_mng pools_mng;
 956         /* Pools management structure for ASO flow meter pools. */
 957         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 958         /* Default policy table. */
 959         uint32_t def_policy_id;
 960         /* Default policy id. */
 961         uint32_t def_policy_ref_cnt;
 962         /** def_policy meter use count. */
 963         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 964         /* Meter drop table. */
 965         struct mlx5_flow_dv_matcher *
 966                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 967         /* Matcher meter in drop table. */
 968         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 969         /* Default matcher in drop table. */
 970         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 971         /* Default rule in drop table. */
 972         uint8_t max_mtr_bits;
 973         /* Indicate how many bits are used by meter id at the most. */
 974         uint8_t max_mtr_flow_bits;
 975         /* Indicate how many bits are used by meter flow id at the most. */
 976 };
 977
 978 /* Table key of the hash organization. */
 979 union mlx5_flow_tbl_key {
 980         struct {
 981                 /* Table ID should be at the lowest address. */
 982                 uint32_t level; /**< Level of the table. */
 983                 uint32_t id:22; /**< ID of the table. */
 984                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 985                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 986                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 987                 uint32_t reserved:7;    /**< must be zero for comparison. */
 988         };
 989         uint64_t v64;                   /**< full 64bits value of key */
 990 };
 991
 992 /* Table structure. */
 993 struct mlx5_flow_tbl_resource {
 994         void *obj; /**< Pointer to DR table object. */
 995         uint32_t refcnt; /**< Reference counter. */
 996 };
 997
 998 #define MLX5_MAX_TABLES UINT16_MAX
 999 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
1000 /* Reserve the last two tables for metadata register copy. */
1001 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
1002 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
1003 /* Tables for metering splits should be added here. */
1004 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
1005 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
1006 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
1007 #define MLX5_MAX_TABLES_FDB UINT16_MAX
1008 #define MLX5_FLOW_TABLE_FACTOR 10
1009
1010 /* ID generation structure. */
1011 struct mlx5_flow_id_pool {
1012         uint32_t *free_arr; /**< Pointer to the a array of free values. */
1013         uint32_t base_index;
1014         /**< The next index that can be used without any free elements. */
1015         uint32_t *curr; /**< Pointer to the index to pop. */
1016         uint32_t *last; /**< Pointer to the last element in the empty array. */
1017         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
1018 };
1019
1020 /* Tx pacing queue structure - for Clock and Rearm queues. */
1021 struct mlx5_txpp_wq {
1022         /* Completion Queue related data.*/
1023         struct mlx5_devx_cq cq_obj;
1024         uint32_t cq_ci:24;
1025         uint32_t arm_sn:2;
1026         /* Send Queue related data.*/
1027         struct mlx5_devx_sq sq_obj;
1028         uint16_t sq_size; /* Number of WQEs in the queue. */
1029         uint16_t sq_ci; /* Next WQE to execute. */
1030 };
1031
1032 /* Tx packet pacing internal timestamp. */
1033 struct mlx5_txpp_ts {
1034         uint64_t ci_ts;
1035         uint64_t ts;
1036 };
1037
1038 /* Tx packet pacing structure. */
1039 struct mlx5_dev_txpp {
1040         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1041         uint32_t refcnt; /* Pacing reference counter. */
1042         uint32_t freq; /* Timestamp frequency, Hz. */
1043         uint32_t tick; /* Completion tick duration in nanoseconds. */
1044         uint32_t test; /* Packet pacing test mode. */
1045         int32_t skew; /* Scheduling skew. */
1046         struct rte_intr_handle *intr_handle; /* Periodic interrupt. */
1047         void *echan; /* Event Channel. */
1048         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1049         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1050         void *pp; /* Packet pacing context. */
1051         uint16_t pp_id; /* Packet pacing context index. */
1052         uint16_t ts_n; /* Number of captured timestamps. */
1053         uint16_t ts_p; /* Pointer to statistics timestamp. */
1054         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1055         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1056         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1057         /* Statistics counters. */
1058         uint64_t err_miss_int; /* Missed service interrupt. */
1059         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1060         uint64_t err_clock_queue; /* Clock Queue errors. */
1061         uint64_t err_ts_past; /* Timestamp in the past. */
1062         uint64_t err_ts_future; /* Timestamp in the distant future. */
1063 };
1064
1065 /* Sample ID information of eCPRI flex parser structure. */
1066 struct mlx5_ecpri_parser_profile {
1067         uint32_t num;           /* Actual number of samples. */
1068         uint32_t ids[8];        /* Sample IDs for this profile. */
1069         uint8_t offset[8];      /* Bytes offset of each parser. */
1070         void *obj;              /* Flex parser node object. */
1071 };
1072
1073 /* Max member ports per bonding device. */
1074 #define MLX5_BOND_MAX_PORTS 2
1075
1076 /* Bonding device information. */
1077 struct mlx5_bond_info {
1078         int n_port; /* Number of bond member ports. */
1079         uint32_t ifindex;
1080         char ifname[MLX5_NAMESIZE + 1];
1081         struct {
1082                 char ifname[MLX5_NAMESIZE + 1];
1083                 uint32_t ifindex;
1084                 struct rte_pci_addr pci_addr;
1085         } ports[MLX5_BOND_MAX_PORTS];
1086 };
1087
1088 /* Number of connection tracking objects per pool: must be a power of 2. */
1089 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1090
1091 /* Generate incremental and unique CT index from pool and offset. */
1092 #define MLX5_MAKE_CT_IDX(pool, offset) \
1093         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1094
1095 /* ASO Conntrack state. */
1096 enum mlx5_aso_ct_state {
1097         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1098         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1099         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1100         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1101         ASO_CONNTRACK_MAX, /* Guard. */
1102 };
1103
1104 /* Generic ASO connection tracking structure. */
1105 struct mlx5_aso_ct_action {
1106         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1107         void *dr_action_orig; /* General action object for original dir. */
1108         void *dr_action_rply; /* General action object for reply dir. */
1109         uint32_t refcnt; /* Action used count in device flows. */
1110         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1111         uint16_t peer; /* The only peer port index could also use this CT. */
1112         enum mlx5_aso_ct_state state; /* ASO CT state. */
1113         bool is_original; /* The direction of the DR action to be used. */
1114 };
1115
1116 /* CT action object state update. */
1117 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1118         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1119
1120 /* ASO connection tracking software pool definition. */
1121 struct mlx5_aso_ct_pool {
1122         uint16_t index; /* Pool index in pools array. */
1123         struct mlx5_devx_obj *devx_obj;
1124         /* The first devx object in the bulk, used for freeing (not yet). */
1125         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1126         /* CT action structures bulk. */
1127 };
1128
1129 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1130
1131 /* Pools management structure for ASO connection tracking pools. */
1132 struct mlx5_aso_ct_pools_mng {
1133         struct mlx5_aso_ct_pool **pools;
1134         uint16_t n; /* Total number of pools. */
1135         uint16_t next; /* Number of pools in use, index of next free pool. */
1136         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1137         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1138         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1139         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1140 };
1141
1142 /* LAG attr. */
1143 struct mlx5_lag {
1144         uint8_t tx_remap_affinity[16]; /* The PF port number of affinity */
1145         uint8_t affinity_mode; /* TIS or hash based affinity */
1146 };
1147
1148 /* DevX flex parser context. */
1149 struct mlx5_flex_parser_devx {
1150         struct mlx5_list_entry entry;  /* List element at the beginning. */
1151         uint32_t num_samples;
1152         void *devx_obj;
1153         struct mlx5_devx_graph_node_attr devx_conf;
1154         uint32_t sample_ids[MLX5_GRAPH_NODE_SAMPLE_NUM];
1155 };
1156
1157 /* Pattern field descriptor - how to translate flex pattern into samples. */
1158 __extension__
1159 struct mlx5_flex_pattern_field {
1160         uint16_t width:6;
1161         uint16_t shift:5;
1162         uint16_t reg_id:5;
1163 };
1164 #define MLX5_INVALID_SAMPLE_REG_ID 0x1F
1165
1166 /* Port flex item context. */
1167 struct mlx5_flex_item {
1168         struct mlx5_flex_parser_devx *devx_fp; /* DevX flex parser object. */
1169         uint32_t refcnt; /* Atomically accessed refcnt by flows. */
1170         enum rte_flow_item_flex_tunnel_mode tunnel_mode; /* Tunnel mode. */
1171         uint32_t mapnum; /* Number of pattern translation entries. */
1172         struct mlx5_flex_pattern_field map[MLX5_FLEX_ITEM_MAPPING_NUM];
1173 };
1174
1175 /*
1176  * Shared Infiniband device context for Master/Representors
1177  * which belong to same IB device with multiple IB ports.
1178  **/
1179 struct mlx5_dev_ctx_shared {
1180         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1181         uint32_t refcnt;
1182         uint32_t esw_mode:1; /* Whether is E-Switch mode. */
1183         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1184         uint32_t steering_format_version:4;
1185         /* Indicates the device steering logic format. */
1186         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1187         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1188         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1189         uint32_t tunnel_header_2_3:1; /* tunnel_header_2_3 is supported. */
1190         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1191         uint32_t dr_drop_action_en:1; /* Use DR drop action. */
1192         uint32_t drop_action_check_flag:1; /* Check Flag for drop action. */
1193         uint32_t flow_priority_check_flag:1; /* Check Flag for flow priority. */
1194         uint32_t metadata_regc_check_flag:1; /* Check Flag for metadata REGC. */
1195         uint32_t max_port; /* Maximal IB device port index. */
1196         struct mlx5_bond_info bond; /* Bonding information. */
1197         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1198         uint32_t tdn; /* Transport Domain number. */
1199         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1200         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1201         struct mlx5_dev_cap dev_cap; /* Device capabilities. */
1202         struct mlx5_sh_config config; /* Device configuration. */
1203         int numa_node; /* Numa node of backing physical device. */
1204         /* Packet pacing related structure. */
1205         struct mlx5_dev_txpp txpp;
1206         /* Shared DV/DR flow data section. */
1207         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1208         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1209         uint32_t dv_regc0_mask; /* available bits of metadata reg_c[0]. */
1210         void *fdb_domain; /* FDB Direct Rules name space handle. */
1211         void *rx_domain; /* RX Direct Rules name space handle. */
1212         void *tx_domain; /* TX Direct Rules name space handle. */
1213 #ifndef RTE_ARCH_64
1214         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR. */
1215         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1216         /* UAR same-page access control required in 32bit implementations. */
1217 #endif
1218         union {
1219                 struct mlx5_hlist *flow_tbls; /* SWS flow table. */
1220                 struct mlx5_hlist *groups; /* HWS flow group. */
1221         };
1222         struct mlx5_flow_tunnel_hub *tunnel_hub;
1223         /* Direct Rules tables for FDB, NIC TX+RX */
1224         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1225         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1226         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1227         struct mlx5_hlist *modify_cmds;
1228         struct mlx5_hlist *tag_table;
1229         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1230         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1231         struct mlx5_list *sample_action_list; /* List of sample actions. */
1232         struct mlx5_list *dest_array_list;
1233         struct mlx5_list *flex_parsers_dv; /* Flex Item parsers. */
1234         /* List of destination array actions. */
1235         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1236         void *default_miss_action; /* Default miss action. */
1237         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1238         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1239         /* Shared interrupt handler section. */
1240         struct rte_intr_handle *intr_handle; /* Interrupt handler for device. */
1241         struct rte_intr_handle *intr_handle_devx; /* DEVX interrupt handler. */
1242         void *devx_comp; /* DEVX async comp obj. */
1243         struct mlx5_devx_obj *tis[16]; /* TIS object. */
1244         struct mlx5_devx_obj *td; /* Transport domain. */
1245         struct mlx5_lag lag; /* LAG attributes */
1246         struct mlx5_uar tx_uar; /* DevX UAR for Tx and Txpp and ASO SQs. */
1247         struct mlx5_uar rx_uar; /* DevX UAR for Rx. */
1248         struct mlx5_proc_priv *pppriv; /* Pointer to primary private process. */
1249         struct mlx5_ecpri_parser_profile ecpri_parser;
1250         /* Flex parser profiles information. */
1251         LIST_HEAD(shared_rxqs, mlx5_rxq_ctrl) shared_rxqs; /* Shared RXQs. */
1252         struct mlx5_aso_age_mng *aso_age_mng;
1253         /* Management data for aging mechanism using ASO Flow Hit. */
1254         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1255         /* Management structure for geneve tlv option */
1256         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1257         struct mlx5_flow_mtr_mng *mtrmng;
1258         /* Meter management structure. */
1259         struct mlx5_aso_ct_pools_mng *ct_mng;
1260         /* Management data for ASO connection tracking. */
1261         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1262         unsigned int flow_max_priority;
1263         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
1264         /* Availability of mreg_c's. */
1265         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1266 };
1267
1268 /*
1269  * Per-process private structure.
1270  * Caution, secondary process may rebuild the struct during port start.
1271  */
1272 struct mlx5_proc_priv {
1273         size_t uar_table_sz;
1274         /* Size of UAR register table. */
1275         struct mlx5_uar_data uar_table[];
1276         /* Table of UAR registers for each process. */
1277 };
1278
1279 /* MTR profile list. */
1280 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1281 /* MTR list. */
1282 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1283
1284 /* RSS description. */
1285 struct mlx5_flow_rss_desc {
1286         uint32_t level;
1287         uint32_t queue_num; /**< Number of entries in @p queue. */
1288         uint64_t types; /**< Specific RSS hash types (see RTE_ETH_RSS_*). */
1289         uint64_t hash_fields; /* Verbs Hash fields. */
1290         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1291         uint32_t key_len; /**< RSS hash key len. */
1292         uint32_t hws_flags; /**< HW steering action. */
1293         uint32_t tunnel; /**< Queue in tunnel. */
1294         uint32_t shared_rss; /**< Shared RSS index. */
1295         struct mlx5_ind_table_obj *ind_tbl;
1296         /**< Indirection table for shared RSS hash RX queues. */
1297         union {
1298                 uint16_t *queue; /**< Destination queues. */
1299                 const uint16_t *const_q; /**< Const pointer convert. */
1300         };
1301 };
1302
1303 #define MLX5_PROC_PRIV(port_id) \
1304         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1305
1306 /* Verbs/DevX Rx queue elements. */
1307 struct mlx5_rxq_obj {
1308         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1309         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1310         int fd; /* File descriptor for event channel */
1311         RTE_STD_C11
1312         union {
1313                 struct {
1314                         void *wq; /* Work Queue. */
1315                         void *ibv_cq; /* Completion Queue. */
1316                         void *ibv_channel;
1317                 };
1318                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1319                 struct {
1320                         struct mlx5_devx_rmp devx_rmp; /* RMP for shared RQ. */
1321                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1322                         void *devx_channel;
1323                 };
1324         };
1325 };
1326
1327 /* Indirection table. */
1328 struct mlx5_ind_table_obj {
1329         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1330         uint32_t refcnt; /* Reference counter. */
1331         RTE_STD_C11
1332         union {
1333                 void *ind_table; /**< Indirection table. */
1334                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1335         };
1336         uint32_t queues_n; /**< Number of queues in the list. */
1337         uint16_t *queues; /**< Queue list. */
1338 };
1339
1340 /* Hash Rx queue. */
1341 __extension__
1342 struct mlx5_hrxq {
1343         struct mlx5_list_entry entry; /* List entry. */
1344         uint32_t standalone:1; /* This object used in shared action. */
1345         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1346         RTE_STD_C11
1347         union {
1348                 void *qp; /* Verbs queue pair. */
1349                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1350         };
1351 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1352         void *action; /* DV QP action pointer. */
1353 #endif
1354         uint32_t hws_flags; /* Hw steering flags. */
1355         uint64_t hash_fields; /* Verbs Hash fields. */
1356         uint32_t rss_key_len; /* Hash key length in bytes. */
1357         uint32_t idx; /* Hash Rx queue index. */
1358         uint8_t rss_key[]; /* Hash key. */
1359 };
1360
1361 /* Verbs/DevX Tx queue elements. */
1362 struct mlx5_txq_obj {
1363         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1364         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1365         RTE_STD_C11
1366         union {
1367                 struct {
1368                         void *cq; /* Completion Queue. */
1369                         void *qp; /* Queue Pair. */
1370                 };
1371                 struct {
1372                         struct mlx5_devx_obj *sq;
1373                         /* DevX object for Sx queue. */
1374                         struct mlx5_devx_obj *tis; /* The TIS object. */
1375                 };
1376                 struct {
1377                         struct rte_eth_dev *dev;
1378                         struct mlx5_devx_cq cq_obj;
1379                         /* DevX CQ object and its resources. */
1380                         struct mlx5_devx_sq sq_obj;
1381                         /* DevX SQ object and its resources. */
1382                 };
1383         };
1384 };
1385
1386 enum mlx5_rxq_modify_type {
1387         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1388         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1389         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1390         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1391 };
1392
1393 enum mlx5_txq_modify_type {
1394         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1395         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1396         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1397 };
1398
1399 struct mlx5_rxq_priv;
1400
1401 /* HW objects operations structure. */
1402 struct mlx5_obj_ops {
1403         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_priv *rxq, int on);
1404         int (*rxq_obj_new)(struct mlx5_rxq_priv *rxq);
1405         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1406         int (*rxq_obj_modify)(struct mlx5_rxq_priv *rxq, uint8_t type);
1407         void (*rxq_obj_release)(struct mlx5_rxq_priv *rxq);
1408         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1409                              struct mlx5_ind_table_obj *ind_tbl);
1410         int (*ind_table_modify)(struct rte_eth_dev *dev,
1411                                 const unsigned int log_n,
1412                                 const uint16_t *queues, const uint32_t queues_n,
1413                                 struct mlx5_ind_table_obj *ind_tbl);
1414         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1415         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1416                         int tunnel __rte_unused);
1417         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1418                            const uint8_t *rss_key,
1419                            uint64_t hash_fields,
1420                            const struct mlx5_ind_table_obj *ind_tbl);
1421         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1422         int (*drop_action_create)(struct rte_eth_dev *dev);
1423         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1424         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1425         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1426                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1427         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1428         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1429         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1430 };
1431
1432 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1433
1434 struct mlx5_priv {
1435         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1436         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1437         uint32_t dev_port; /* Device port number. */
1438         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1439         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1440         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1441         /* Bit-field of MAC addresses owned by the PMD. */
1442         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1443         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1444         /* Device properties. */
1445         uint16_t mtu; /* Configured MTU. */
1446         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1447         unsigned int representor:1; /* Device is a port representor. */
1448         unsigned int master:1; /* Device is a E-Switch master. */
1449         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1450         unsigned int sampler_en:1; /* Whether support sampler. */
1451         unsigned int mtr_en:1; /* Whether support meter. */
1452         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1453         unsigned int lb_used:1; /* Loopback queue is referred to. */
1454         uint32_t mark_enabled:1; /* If mark action is enabled on rxqs. */
1455         uint16_t domain_id; /* Switch domain identifier. */
1456         uint16_t vport_id; /* Associated VF vport index (if any). */
1457         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1458         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1459         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1460         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1461         unsigned int if_index; /* Associated kernel network device index. */
1462         /* RX/TX queues. */
1463         unsigned int rxqs_n; /* RX queues array size. */
1464         unsigned int txqs_n; /* TX queues array size. */
1465         struct mlx5_rxq_priv *(*rxq_privs)[]; /* RX queue non-shared data. */
1466         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1467         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1468         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1469         unsigned int (*reta_idx)[]; /* RETA index table. */
1470         unsigned int reta_idx_n; /* RETA index size. */
1471         struct mlx5_drop drop_queue; /* Flow drop queues. */
1472         void *root_drop_action; /* Pointer to root drop action. */
1473         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1474         /* RTE Flow rules. */
1475         uint32_t ctrl_flows; /* Control flow rules. */
1476         rte_spinlock_t flow_list_lock;
1477         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1478         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1479         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1480         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1481         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1482         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1483         /* Indirection tables. */
1484         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1485         /* Standalone indirect tables. */
1486         LIST_HEAD(stdl_ind_tables, mlx5_ind_table_obj) standalone_ind_tbls;
1487         /* Pointer to next element. */
1488         rte_rwlock_t ind_tbls_lock;
1489         uint32_t refcnt; /**< Reference counter. */
1490         /**< Verbs modify header action object. */
1491         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1492         uint8_t max_lro_msg_size;
1493         uint32_t link_speed_capa; /* Link speed capabilities. */
1494         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1495         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1496         struct mlx5_port_config config; /* Port configuration. */
1497         /* Context for Verbs allocator. */
1498         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1499         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1500         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1501         struct mlx5_hlist *mreg_cp_tbl;
1502         /* Hash table of Rx metadata register copy table. */
1503         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1504         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1505         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1506         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1507         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1508         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1509         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1510         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1511         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1512         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1513         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1514         uint32_t rss_shared_actions; /* RSS shared actions. */
1515         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1516         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1517         uint32_t lag_affinity_idx; /* LAG mode queue 0 affinity starting. */
1518         rte_spinlock_t flex_item_sl; /* Flex item list spinlock. */
1519         struct mlx5_flex_item flex_item[MLX5_PORT_FLEX_ITEM_NUM];
1520         /* Flex items have been created on the port. */
1521         uint32_t flex_item_map; /* Map of allocated flex item elements. */
1522 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1523         /* Item template list. */
1524         LIST_HEAD(flow_hw_itt, rte_flow_pattern_template) flow_hw_itt;
1525         /* Action template list. */
1526         LIST_HEAD(flow_hw_at, rte_flow_actions_template) flow_hw_at;
1527         struct mlx5dr_context *dr_ctx; /**< HW steering DR context. */
1528         uint32_t nb_queue; /* HW steering queue number. */
1529         /* HW steering queue polling mechanism job descriptor LIFO. */
1530         struct mlx5_hw_q *hw_q;
1531         /* HW steering rte flow table list header. */
1532         LIST_HEAD(flow_hw_tbl, rte_flow_template_table) flow_hw_tbl;
1533         /* HW steering global drop action. */
1534         struct mlx5dr_action *hw_drop[MLX5_HW_ACTION_FLAG_MAX]
1535                                      [MLX5DR_TABLE_TYPE_MAX];
1536         /* HW steering global drop action. */
1537         struct mlx5dr_action *hw_tag[MLX5_HW_ACTION_FLAG_MAX];
1538         struct mlx5_indexed_pool *acts_ipool; /* Action data indexed pool. */
1539 #endif
1540 };
1541
1542 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1543 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1544
1545 struct rte_hairpin_peer_info {
1546         uint32_t qp_id;
1547         uint32_t vhca_id;
1548         uint16_t peer_q;
1549         uint16_t tx_explicit;
1550         uint16_t manual_bind;
1551 };
1552
1553 #define BUF_SIZE 1024
1554 enum dr_dump_rec_type {
1555         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1556         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1557         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1558 };
1559
1560 /**
1561  * Indicates whether HW objects operations can be created by DevX.
1562  *
1563  * This function is used for both:
1564  *  Before creation - deciding whether to create HW objects operations by DevX.
1565  *  After creation - indicator if HW objects operations were created by DevX.
1566  *
1567  * @param sh
1568  *   Pointer to shared device context.
1569  *
1570  * @return
1571  *   True if HW objects were created by DevX, False otherwise.
1572  */
1573 static inline bool
1574 mlx5_devx_obj_ops_en(struct mlx5_dev_ctx_shared *sh)
1575 {
1576         /*
1577          * When advanced DR API is available and DV flow is supported and
1578          * DevX is supported, HW objects operations are created by DevX.
1579          */
1580         return (sh->cdev->config.devx && sh->config.dv_flow_en &&
1581                 sh->dev_cap.dest_tir);
1582 }
1583
1584 /* mlx5.c */
1585
1586 int mlx5_getenv_int(const char *);
1587 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1588 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1589 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1590                               struct rte_eth_udp_tunnel *udp_tunnel);
1591 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1592 int mlx5_dev_close(struct rte_eth_dev *dev);
1593 int mlx5_net_remove(struct mlx5_common_device *cdev);
1594 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1595 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1596 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1597
1598 /* Macro to iterate over all valid ports for mlx5 driver. */
1599 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1600         for (port_id = mlx5_eth_find_next(0, dev); \
1601              port_id < RTE_MAX_ETHPORTS; \
1602              port_id = mlx5_eth_find_next(port_id + 1, dev))
1603 void mlx5_rt_timestamp_config(struct mlx5_dev_ctx_shared *sh,
1604                               struct mlx5_hca_attr *hca_attr);
1605 struct mlx5_dev_ctx_shared *
1606 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1607                           struct mlx5_kvargs_ctrl *mkvlist);
1608 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1609 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1610 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1611 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1612 void mlx5_set_min_inline(struct mlx5_priv *priv);
1613 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1614 int mlx5_probe_again_args_validate(struct mlx5_common_device *cdev,
1615                                    struct mlx5_kvargs_ctrl *mkvlist);
1616 int mlx5_port_args_config(struct mlx5_priv *priv,
1617                           struct mlx5_kvargs_ctrl *mkvlist,
1618                           struct mlx5_port_config *config);
1619 void mlx5_port_args_set_used(const char *name, uint16_t port_id,
1620                              struct mlx5_kvargs_ctrl *mkvlist);
1621 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1622 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1623 void mlx5_flow_counter_mode_config(struct rte_eth_dev *dev);
1624 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1625 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1626 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1627
1628 /* mlx5_ethdev.c */
1629
1630 int mlx5_dev_configure(struct rte_eth_dev *dev);
1631 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1632                               struct rte_eth_representor_info *info);
1633 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1634                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1635 #define MLX5_REPRESENTOR_REPR(repr_id) \
1636                 ((repr_id) & 0xfff)
1637 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1638                 (((repr_id) >> 12) & 3)
1639 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1640                                     enum rte_eth_representor_type hpf_type);
1641 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1642 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1643 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1644 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1645 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1646                          struct rte_eth_hairpin_cap *cap);
1647 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1648 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1649 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1650 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1651
1652 /* mlx5_ethdev_os.c */
1653
1654 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1655                         char (*ifname)[MLX5_NAMESIZE]);
1656 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1657 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1658 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1659 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1660 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1661 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1662 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1663                            struct rte_eth_fc_conf *fc_conf);
1664 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1665                            struct rte_eth_fc_conf *fc_conf);
1666 void mlx5_dev_interrupt_handler(void *arg);
1667 void mlx5_dev_interrupt_handler_devx(void *arg);
1668 int mlx5_set_link_down(struct rte_eth_dev *dev);
1669 int mlx5_set_link_up(struct rte_eth_dev *dev);
1670 int mlx5_is_removed(struct rte_eth_dev *dev);
1671 int mlx5_sysfs_switch_info(unsigned int ifindex,
1672                            struct mlx5_switch_info *info);
1673 void mlx5_translate_port_name(const char *port_name_in,
1674                               struct mlx5_switch_info *port_info_out);
1675 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1676                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1677 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1678                          char *ifname);
1679 int mlx5_get_module_info(struct rte_eth_dev *dev,
1680                          struct rte_eth_dev_module_info *modinfo);
1681 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1682                            struct rte_dev_eeprom_info *info);
1683 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1684                           const char *ctr_name, uint64_t *stat);
1685 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1686 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1687 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1688 int mlx5_get_flag_dropless_rq(struct rte_eth_dev *dev);
1689
1690 /* mlx5_mac.c */
1691
1692 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1693 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1694                       uint32_t index, uint32_t vmdq);
1695 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1696 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1697                         struct rte_ether_addr *mc_addr_set,
1698                         uint32_t nb_mc_addr);
1699
1700 /* mlx5_rss.c */
1701
1702 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1703                          struct rte_eth_rss_conf *rss_conf);
1704 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1705                            struct rte_eth_rss_conf *rss_conf);
1706 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1707 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1708                             struct rte_eth_rss_reta_entry64 *reta_conf,
1709                             uint16_t reta_size);
1710 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1711                              struct rte_eth_rss_reta_entry64 *reta_conf,
1712                              uint16_t reta_size);
1713
1714 /* mlx5_rxmode.c */
1715
1716 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1717 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1718 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1719 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1720
1721 /* mlx5_stats.c */
1722
1723 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1724 int mlx5_stats_reset(struct rte_eth_dev *dev);
1725 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1726                     unsigned int n);
1727 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1728 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1729                           struct rte_eth_xstat_name *xstats_names,
1730                           unsigned int n);
1731
1732 /* mlx5_vlan.c */
1733
1734 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1735 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1736 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1737
1738 /* mlx5_vlan_os.c */
1739
1740 void mlx5_vlan_vmwa_exit(void *ctx);
1741 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1742                             struct mlx5_vf_vlan *vf_vlan);
1743 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1744                             struct mlx5_vf_vlan *vf_vlan);
1745 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1746
1747 /* mlx5_trigger.c */
1748
1749 int mlx5_dev_start(struct rte_eth_dev *dev);
1750 int mlx5_dev_stop(struct rte_eth_dev *dev);
1751 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1752 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1753 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1754 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1755                                    struct rte_hairpin_peer_info *current_info,
1756                                    struct rte_hairpin_peer_info *peer_info,
1757                                    uint32_t direction);
1758 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1759                                  struct rte_hairpin_peer_info *peer_info,
1760                                  uint32_t direction);
1761 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1762                                    uint32_t direction);
1763 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1764 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1765 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1766                                 size_t len, uint32_t direction);
1767
1768 /* mlx5_flow.c */
1769
1770 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1771 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1772 void mlx5_flow_print(struct rte_flow *flow);
1773 int mlx5_flow_validate(struct rte_eth_dev *dev,
1774                        const struct rte_flow_attr *attr,
1775                        const struct rte_flow_item items[],
1776                        const struct rte_flow_action actions[],
1777                        struct rte_flow_error *error);
1778 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1779                                   const struct rte_flow_attr *attr,
1780                                   const struct rte_flow_item items[],
1781                                   const struct rte_flow_action actions[],
1782                                   struct rte_flow_error *error);
1783 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1784                       struct rte_flow_error *error);
1785 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1786                           bool active);
1787 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1788 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1789                     const struct rte_flow_action *action, void *data,
1790                     struct rte_flow_error *error);
1791 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1792                       struct rte_flow_error *error);
1793 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1794 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1795 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1796 int mlx5_flow_verify(struct rte_eth_dev *dev);
1797 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1798 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1799                         struct rte_flow_item_eth *eth_spec,
1800                         struct rte_flow_item_eth *eth_mask,
1801                         struct rte_flow_item_vlan *vlan_spec,
1802                         struct rte_flow_item_vlan *vlan_mask);
1803 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1804                    struct rte_flow_item_eth *eth_spec,
1805                    struct rte_flow_item_eth *eth_mask);
1806 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1807 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1808 uint32_t mlx5_flow_create_devx_sq_miss_flow(struct rte_eth_dev *dev,
1809                                             uint32_t txq);
1810 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1811                                        uint64_t async_id, int status);
1812 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1813 void mlx5_flow_query_alarm(void *arg);
1814 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1815 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1816 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1817                     bool clear, uint64_t *pkts, uint64_t *bytes, void **action);
1818 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1819                         FILE *file, struct rte_flow_error *error);
1820 int save_dump_file(const unsigned char *data, uint32_t size,
1821                 uint32_t type, uint64_t id, void *arg, FILE *file);
1822 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1823         struct rte_flow_query_count *count, struct rte_flow_error *error);
1824 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1825 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1826                 FILE *file, struct rte_flow_error *error);
1827 #endif
1828 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1829 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1830                         uint32_t nb_contexts, struct rte_flow_error *error);
1831 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1832                             const struct rte_flow_action_conntrack *conntrack,
1833                             struct rte_flow_error *error);
1834
1835
1836 /* mlx5_mp_os.c */
1837
1838 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1839                               const void *peer);
1840 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1841                                 const void *peer);
1842 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1843 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1844 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1845                                  enum mlx5_mp_req_type req_type);
1846
1847 /* mlx5_socket.c */
1848
1849 int mlx5_pmd_socket_init(void);
1850 void mlx5_pmd_socket_uninit(void);
1851
1852 /* mlx5_flow_meter.c */
1853
1854 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1855 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1856                 uint32_t meter_id, uint32_t *mtr_idx);
1857 struct mlx5_flow_meter_info *
1858 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1859 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1860                            struct mlx5_flow_meter_info *fm,
1861                            const struct rte_flow_attr *attr,
1862                            struct rte_flow_error *error);
1863 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1864                             struct mlx5_flow_meter_info *fm);
1865 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1866                 (struct rte_eth_dev *dev,
1867                 uint32_t policy_id,
1868                 uint32_t *policy_idx);
1869 struct mlx5_flow_meter_policy *
1870 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1871                                         struct mlx5_flow_meter_policy *policy);
1872 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1873                           struct rte_mtr_error *error);
1874 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1875
1876 /* mlx5_os.c */
1877
1878 struct rte_pci_driver;
1879 int mlx5_os_capabilities_prepare(struct mlx5_dev_ctx_shared *sh);
1880 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1881 int mlx5_os_net_probe(struct mlx5_common_device *cdev,
1882                       struct mlx5_kvargs_ctrl *mkvlist);
1883 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1884 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1885 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1886 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1887                          uint32_t index);
1888 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1889                                struct rte_ether_addr *mac_addr,
1890                                int vf_index);
1891 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1892 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1893 int mlx5_os_set_nonblock_channel_fd(int fd);
1894 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1895 void mlx5_os_net_cleanup(void);
1896
1897 /* mlx5_txpp.c */
1898
1899 int mlx5_txpp_start(struct rte_eth_dev *dev);
1900 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1901 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1902 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1903                          struct rte_eth_xstat *stats,
1904                          unsigned int n, unsigned int n_used);
1905 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1906 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1907                                struct rte_eth_xstat_name *xstats_names,
1908                                unsigned int n, unsigned int n_used);
1909 void mlx5_txpp_interrupt_handler(void *cb_arg);
1910
1911 /* mlx5_rxtx.c */
1912
1913 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1914
1915 /* mlx5_flow_aso.c */
1916
1917 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1918                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1919 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1920 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1921 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1922                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1923 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1924                 struct mlx5_aso_mtr *mtr);
1925 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1926                 struct mlx5_aso_mtr *mtr);
1927 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1928                               struct mlx5_aso_ct_action *ct,
1929                               const struct rte_flow_action_conntrack *profile);
1930 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1931                            struct mlx5_aso_ct_action *ct);
1932 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1933                              struct mlx5_aso_ct_action *ct,
1934                              struct rte_flow_action_conntrack *profile);
1935 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1936                           struct mlx5_aso_ct_action *ct);
1937 uint32_t
1938 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1939 uint32_t
1940 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1941
1942 /* mlx5_flow_flex.c */
1943
1944 struct rte_flow_item_flex_handle *
1945 flow_dv_item_create(struct rte_eth_dev *dev,
1946                     const struct rte_flow_item_flex_conf *conf,
1947                     struct rte_flow_error *error);
1948 int flow_dv_item_release(struct rte_eth_dev *dev,
1949                     const struct rte_flow_item_flex_handle *flex_handle,
1950                     struct rte_flow_error *error);
1951 int mlx5_flex_item_port_init(struct rte_eth_dev *dev);
1952 void mlx5_flex_item_port_cleanup(struct rte_eth_dev *dev);
1953 void mlx5_flex_flow_translate_item(struct rte_eth_dev *dev, void *matcher,
1954                                    void *key, const struct rte_flow_item *item,
1955                                    bool is_inner);
1956 int mlx5_flex_acquire_index(struct rte_eth_dev *dev,
1957                             struct rte_flow_item_flex_handle *handle,
1958                             bool acquire);
1959 int mlx5_flex_release_index(struct rte_eth_dev *dev, int index);
1960
1961 /* Flex parser list callbacks. */
1962 struct mlx5_list_entry *mlx5_flex_parser_create_cb(void *list_ctx, void *ctx);
1963 int mlx5_flex_parser_match_cb(void *list_ctx,
1964                               struct mlx5_list_entry *iter, void *ctx);
1965 void mlx5_flex_parser_remove_cb(void *list_ctx, struct mlx5_list_entry *entry);
1966 struct mlx5_list_entry *mlx5_flex_parser_clone_cb(void *list_ctx,
1967                                                   struct mlx5_list_entry *entry,
1968                                                   void *ctx);
1969 void mlx5_flex_parser_clone_free_cb(void *tool_ctx,
1970                                     struct mlx5_list_entry *entry);
1971 #endif /* RTE_PMD_MLX5_H_ */