drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <sys/queue.h>
  14
  15 #include <rte_pci.h>
  16 #include <rte_ether.h>
  17 #include <ethdev_driver.h>
  18 #include <rte_rwlock.h>
  19 #include <rte_interrupts.h>
  20 #include <rte_errno.h>
  21 #include <rte_flow.h>
  22 #include <rte_mtr.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30 #include <mlx5_common_defs.h>
  31
  32 #include "mlx5_defs.h"
  33 #include "mlx5_utils.h"
  34 #include "mlx5_os.h"
  35 #include "mlx5_autoconf.h"
  36 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  37 #include "mlx5_dr.h"
  38 #endif
  39
  40 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  41
  42 /*
  43  * Number of modification commands.
  44  * The maximal actions amount in FW is some constant, and it is 16 in the
  45  * latest releases. In some old releases, it will be limited to 8.
  46  * Since there is no interface to query the capacity, the maximal value should
  47  * be used to allow PMD to create the flow. The validation will be done in the
  48  * lower driver layer or FW. A failure will be returned if exceeds the maximal
  49  * supported actions number on the root table.
  50  * On non-root tables, there is no limitation, but 32 is enough right now.
  51  */
  52 #define MLX5_MAX_MODIFY_NUM                     32
  53 #define MLX5_ROOT_TBL_MODIFY_NUM                16
  54
  55 /* Maximal number of flex items created on the port.*/
  56 #define MLX5_PORT_FLEX_ITEM_NUM                 4
  57
  58 /* Maximal number of field/field parts to map into sample registers .*/
  59 #define MLX5_FLEX_ITEM_MAPPING_NUM              32
  60
  61 enum mlx5_ipool_index {
  62 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  63         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  64         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  65         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  66         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  67         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  68         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  69         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  70         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  71         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  72 #endif
  73         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  74         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  75         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  76         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  77         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  78         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  79         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  80         MLX5_IPOOL_MTR_POLICY, /* Pool for meter policy resource. */
  81         MLX5_IPOOL_MAX,
  82 };
  83
  84 /*
  85  * There are three reclaim memory mode supported.
  86  * 0(none) means no memory reclaim.
  87  * 1(light) means only PMD level reclaim.
  88  * 2(aggressive) means both PMD and rdma-core level reclaim.
  89  */
  90 enum mlx5_reclaim_mem_mode {
  91         MLX5_RCM_NONE, /* Don't reclaim memory. */
  92         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  93         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  94 };
  95
  96 /* The type of flow. */
  97 enum mlx5_flow_type {
  98         MLX5_FLOW_TYPE_CTL, /* Control flow. */
  99         MLX5_FLOW_TYPE_GEN, /* General flow. */
 100         MLX5_FLOW_TYPE_MCP, /* MCP flow. */
 101         MLX5_FLOW_TYPE_MAXI,
 102 };
 103
 104 /* The mode of delay drop for Rx queues. */
 105 enum mlx5_delay_drop_mode {
 106         MLX5_DELAY_DROP_NONE = 0, /* All disabled. */
 107         MLX5_DELAY_DROP_STANDARD = RTE_BIT32(0), /* Standard queues enable. */
 108         MLX5_DELAY_DROP_HAIRPIN = RTE_BIT32(1), /* Hairpin queues enable. */
 109 };
 110
 111 /* Hlist and list callback context. */
 112 struct mlx5_flow_cb_ctx {
 113         struct rte_eth_dev *dev;
 114         struct rte_flow_error *error;
 115         void *data;
 116         void *data2;
 117 };
 118
 119 /* Device capabilities structure which isn't changed in any stage. */
 120 struct mlx5_dev_cap {
 121         int max_cq; /* Maximum number of supported CQs */
 122         int max_qp; /* Maximum number of supported QPs. */
 123         int max_qp_wr; /* Maximum number of outstanding WR on any WQ. */
 124         int max_sge;
 125         /* Maximum number of s/g per WR for SQ & RQ of QP for non RDMA Read
 126          * operations.
 127          */
 128         int mps; /* Multi-packet send supported mode. */
 129         uint32_t vf:1; /* This is a VF. */
 130         uint32_t sf:1; /* This is a SF. */
 131         uint32_t txpp_en:1; /* Tx packet pacing is supported. */
 132         uint32_t mpls_en:1; /* MPLS over GRE/UDP is supported. */
 133         uint32_t cqe_comp:1; /* CQE compression is supported. */
 134         uint32_t hw_csum:1; /* Checksum offload is supported. */
 135         uint32_t hw_padding:1; /* End alignment padding is supported. */
 136         uint32_t dest_tir:1; /* Whether advanced DR API is available. */
 137         uint32_t dv_esw_en:1; /* E-Switch DV flow is supported. */
 138         uint32_t dv_flow_en:1; /* DV flow is supported. */
 139         uint32_t swp:3; /* Tx generic tunnel checksum and TSO offload. */
 140         uint32_t hw_vlan_strip:1; /* VLAN stripping is supported. */
 141         uint32_t scatter_fcs_w_decap_disable:1;
 142         /* HW has bug working with tunnel packet decap and scatter FCS. */
 143         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 144         uint32_t rt_timestamp:1; /* Realtime timestamp format. */
 145         uint32_t lro_supported:1; /* Whether LRO is supported. */
 146         uint32_t rq_delay_drop_en:1; /* Enable RxQ delay drop. */
 147         uint32_t tunnel_en:3;
 148         /* Whether tunnel stateless offloads are supported. */
 149         uint32_t ind_table_max_size;
 150         /* Maximum receive WQ indirection table size. */
 151         uint32_t tso:1; /* Whether TSO is supported. */
 152         uint32_t tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 153         struct {
 154                 uint32_t enabled:1; /* Whether MPRQ is enabled. */
 155                 uint32_t log_min_stride_size; /* Log min size of a stride. */
 156                 uint32_t log_max_stride_size; /* Log max size of a stride. */
 157                 uint32_t log_min_stride_num; /* Log min num of strides. */
 158                 uint32_t log_max_stride_num; /* Log max num of strides. */
 159                 uint32_t log_min_stride_wqe_size;
 160                 /* Log min WQE size, (size of single stride)*(num of strides).*/
 161         } mprq; /* Capability for Multi-Packet RQ. */
 162         char fw_ver[64]; /* Firmware version of this device. */
 163 };
 164
 165 /** Data associated with devices to spawn. */
 166 struct mlx5_dev_spawn_data {
 167         uint32_t ifindex; /**< Network interface index. */
 168         uint32_t max_port; /**< Device maximal port index. */
 169         uint32_t phys_port; /**< Device physical port index. */
 170         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 171         struct mlx5_switch_info info; /**< Switch information. */
 172         const char *phys_dev_name; /**< Name of physical device. */
 173         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 174         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 175         struct mlx5_common_device *cdev; /**< Backend common device. */
 176         struct mlx5_bond_info *bond_info;
 177 };
 178
 179 /** Data associated with socket messages. */
 180 struct mlx5_flow_dump_req  {
 181         uint32_t port_id; /**< There are plans in DPDK to extend port_id. */
 182         uint64_t flow_id;
 183 } __rte_packed;
 184
 185 struct mlx5_flow_dump_ack {
 186         int rc; /**< Return code. */
 187 };
 188
 189 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 190
 191 /* Shared data between primary and secondary processes. */
 192 struct mlx5_shared_data {
 193         rte_spinlock_t lock;
 194         /* Global spinlock for primary and secondary processes. */
 195         int init_done; /* Whether primary has done initialization. */
 196         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 197 };
 198
 199 /* Per-process data structure, not visible to other processes. */
 200 struct mlx5_local_data {
 201         int init_done; /* Whether a secondary has done initialization. */
 202 };
 203
 204 extern struct mlx5_shared_data *mlx5_shared_data;
 205
 206 /* Dev ops structs */
 207 extern const struct eth_dev_ops mlx5_dev_ops;
 208 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 209 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 210
 211 struct mlx5_counter_ctrl {
 212         /* Name of the counter. */
 213         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 214         /* Name of the counter on the device table. */
 215         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 216         uint32_t dev:1; /**< Nonzero for dev counters. */
 217 };
 218
 219 struct mlx5_xstats_ctrl {
 220         /* Number of device stats. */
 221         uint16_t stats_n;
 222         /* Number of device stats identified by PMD. */
 223         uint16_t  mlx5_stats_n;
 224         /* Index in the device counters table. */
 225         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 226         uint64_t base[MLX5_MAX_XSTATS];
 227         uint64_t xstats[MLX5_MAX_XSTATS];
 228         uint64_t hw_stats[MLX5_MAX_XSTATS];
 229         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 230 };
 231
 232 struct mlx5_stats_ctrl {
 233         /* Base for imissed counter. */
 234         uint64_t imissed_base;
 235         uint64_t imissed;
 236 };
 237
 238 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 239 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 240
 241 /* Maximal size of aggregated LRO packet. */
 242 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 243
 244 /* Maximal number of segments to split. */
 245 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 246
 247 /*
 248  * Port configuration structure.
 249  * User device parameters disabled features.
 250  * This structure contains all configurations coming from devargs which
 251  * oriented to port. When probing again, devargs doesn't have to be compatible
 252  * with primary devargs. It is updated for each port in spawn function.
 253  */
 254 struct mlx5_port_config {
 255         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 256         unsigned int hw_padding:1; /* End alignment padding is supported. */
 257         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 258         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 259         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 260         unsigned int std_delay_drop:1; /* Enable standard Rxq delay drop. */
 261         unsigned int hp_delay_drop:1; /* Enable hairpin Rxq delay drop. */
 262         struct {
 263                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 264                 unsigned int log_stride_num; /* Log number of strides. */
 265                 unsigned int log_stride_size; /* Log size of a stride. */
 266                 unsigned int max_memcpy_len;
 267                 /* Maximum packet size to memcpy Rx packets. */
 268                 unsigned int min_rxqs_num;
 269                 /* Rx queue count threshold to enable MPRQ. */
 270         } mprq; /* Configurations for Multi-Packet RQ. */
 271         int mps; /* Multi-packet send supported mode. */
 272         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 273         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 274         unsigned int lro_timeout; /* LRO user configuration. */
 275         int txqs_inline; /* Queue number threshold for inlining. */
 276         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 277         int txq_inline_max; /* Max packet size for inlining with SEND. */
 278         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 279 };
 280
 281 /*
 282  * Share context device configuration structure.
 283  * User device parameters disabled features.
 284  * This structure updated once for device in mlx5_alloc_shared_dev_ctx()
 285  * function and cannot change even when probing again.
 286  */
 287 struct mlx5_sh_config {
 288         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 289         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 290         uint32_t reclaim_mode:2; /* Memory reclaim mode. */
 291         uint32_t dv_esw_en:1; /* Enable E-Switch DV flow. */
 292         /* Enable DV flow. 1 means SW steering, 2 means HW steering. */
 293         unsigned int dv_flow_en:2;
 294         uint32_t dv_xmeta_en:2; /* Enable extensive flow metadata. */
 295         uint32_t dv_miss_info:1; /* Restore packet after partial hw miss. */
 296         uint32_t l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 297         uint32_t vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 298         uint32_t lacp_by_user:1; /* Enable user to manage LACP traffic. */
 299         uint32_t decap_en:1; /* Whether decap will be used or not. */
 300         uint32_t hw_fcs_strip:1; /* FCS stripping is supported. */
 301         uint32_t allow_duplicate_pattern:1;
 302         /* Allow/Prevent the duplicate rules pattern. */
 303 };
 304
 305
 306 /* Structure for VF VLAN workaround. */
 307 struct mlx5_vf_vlan {
 308         uint32_t tag:12;
 309         uint32_t created:1;
 310 };
 311
 312 /* Flow drop context necessary due to Verbs API. */
 313 struct mlx5_drop {
 314         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 315         struct mlx5_rxq_priv *rxq; /* Rx queue. */
 316 };
 317
 318 /* Loopback dummy queue resources required due to Verbs API. */
 319 struct mlx5_lb_ctx {
 320         struct ibv_qp *qp; /* QP object. */
 321         void *ibv_cq; /* Completion queue. */
 322         uint16_t refcnt; /* Reference count for representors. */
 323 };
 324
 325 /* HW steering queue job descriptor type. */
 326 enum {
 327         MLX5_HW_Q_JOB_TYPE_CREATE, /* Flow create job type. */
 328         MLX5_HW_Q_JOB_TYPE_DESTROY, /* Flow destroy job type. */
 329 };
 330
 331 /* HW steering flow management job descriptor. */
 332 struct mlx5_hw_q_job {
 333         uint32_t type; /* Job type. */
 334         struct rte_flow *flow; /* Flow attached to the job. */
 335         void *user_data; /* Job user data. */
 336 };
 337
 338 /* HW steering job descriptor LIFO pool. */
 339 struct mlx5_hw_q {
 340         uint32_t job_idx; /* Free job index. */
 341         uint32_t size; /* LIFO size. */
 342         struct mlx5_hw_q_job **job; /* LIFO header. */
 343 } __rte_cache_aligned;
 344
 345 #define MLX5_COUNTERS_PER_POOL 512
 346 #define MLX5_MAX_PENDING_QUERIES 4
 347 #define MLX5_CNT_CONTAINER_RESIZE 64
 348 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 349 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 350                            MLX5_CNT_BATCH_OFFSET)
 351 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 352 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 353
 354 #define MLX5_CNT_LEN(pool) \
 355         (MLX5_CNT_SIZE + \
 356         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 357 #define MLX5_POOL_GET_CNT(pool, index) \
 358         ((struct mlx5_flow_counter *) \
 359         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 360 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 361         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 362         MLX5_CNT_LEN(pool)))
 363 #define MLX5_TS_MASK_SECS 8ull
 364 /* timestamp wrapping in seconds, must be  power of 2. */
 365
 366 /*
 367  * The pool index and offset of counter in the pool array makes up the
 368  * counter index. In case the counter is from pool 0 and offset 0, it
 369  * should plus 1 to avoid index 0, since 0 means invalid counter index
 370  * currently.
 371  */
 372 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 373         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 374 #define MLX5_CNT_TO_AGE(cnt) \
 375         ((struct mlx5_age_param *)((cnt) + 1))
 376 /*
 377  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 378  * defines. The pool size is 512, pool index should never reach
 379  * INT16_MAX.
 380  */
 381 #define POOL_IDX_INVALID UINT16_MAX
 382
 383 /* Age status. */
 384 enum {
 385         AGE_FREE, /* Initialized state. */
 386         AGE_CANDIDATE, /* Counter assigned to flows. */
 387         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 388 };
 389
 390 enum mlx5_counter_type {
 391         MLX5_COUNTER_TYPE_ORIGIN,
 392         MLX5_COUNTER_TYPE_AGE,
 393         MLX5_COUNTER_TYPE_MAX,
 394 };
 395
 396 /* Counter age parameter. */
 397 struct mlx5_age_param {
 398         uint16_t state; /**< Age state (atomically accessed). */
 399         uint16_t port_id; /**< Port id of the counter. */
 400         uint32_t timeout:24; /**< Aging timeout in seconds. */
 401         uint32_t sec_since_last_hit;
 402         /**< Time in seconds since last hit (atomically accessed). */
 403         void *context; /**< Flow counter age context. */
 404 };
 405
 406 struct flow_counter_stats {
 407         uint64_t hits;
 408         uint64_t bytes;
 409 };
 410
 411 /* Shared counters information for counters. */
 412 struct mlx5_flow_counter_shared {
 413         union {
 414                 uint32_t refcnt; /* Only for shared action management. */
 415                 uint32_t id; /* User counter ID for legacy sharing. */
 416         };
 417 };
 418
 419 struct mlx5_flow_counter_pool;
 420 /* Generic counters information. */
 421 struct mlx5_flow_counter {
 422         union {
 423                 /*
 424                  * User-defined counter shared info is only used during
 425                  * counter active time. And aging counter sharing is not
 426                  * supported, so active shared counter will not be chained
 427                  * to the aging list. For shared counter, only when it is
 428                  * released, the TAILQ entry memory will be used, at that
 429                  * time, shared memory is not used anymore.
 430                  *
 431                  * Similarly to none-batch counter dcs, since it doesn't
 432                  * support aging, while counter is allocated, the entry
 433                  * memory is not used anymore. In this case, as bytes
 434                  * memory is used only when counter is allocated, and
 435                  * entry memory is used only when counter is free. The
 436                  * dcs pointer can be saved to these two different place
 437                  * at different stage. It will eliminate the individual
 438                  * counter extend struct.
 439                  */
 440                 TAILQ_ENTRY(mlx5_flow_counter) next;
 441                 /**< Pointer to the next flow counter structure. */
 442                 struct {
 443                         struct mlx5_flow_counter_shared shared_info;
 444                         /**< Shared counter information. */
 445                         void *dcs_when_active;
 446                         /*
 447                          * For non-batch mode, the dcs will be saved
 448                          * here when the counter is free.
 449                          */
 450                 };
 451         };
 452         union {
 453                 uint64_t hits; /**< Reset value of hits packets. */
 454                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 455         };
 456         union {
 457                 uint64_t bytes; /**< Reset value of bytes. */
 458                 void *dcs_when_free;
 459                 /*
 460                  * For non-batch mode, the dcs will be saved here
 461                  * when the counter is free.
 462                  */
 463         };
 464         void *action; /**< Pointer to the dv action. */
 465 };
 466
 467 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 468
 469 /* Generic counter pool structure - query is in pool resolution. */
 470 struct mlx5_flow_counter_pool {
 471         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 472         struct mlx5_counters counters[2]; /* Free counter list. */
 473         struct mlx5_devx_obj *min_dcs;
 474         /* The devx object of the minimum counter ID. */
 475         uint64_t time_of_last_age_check;
 476         /* System time (from rte_rdtsc()) read in the last aging check. */
 477         uint32_t index:30; /* Pool index in container. */
 478         uint32_t is_aged:1; /* Pool with aging counter. */
 479         volatile uint32_t query_gen:1; /* Query round. */
 480         rte_spinlock_t sl; /* The pool lock. */
 481         rte_spinlock_t csl; /* The pool counter free list lock. */
 482         struct mlx5_counter_stats_raw *raw;
 483         struct mlx5_counter_stats_raw *raw_hw;
 484         /* The raw on HW working. */
 485 };
 486
 487 /* Memory management structure for group of counter statistics raws. */
 488 struct mlx5_counter_stats_mem_mng {
 489         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 490         struct mlx5_counter_stats_raw *raws;
 491         struct mlx5_pmd_wrapped_mr wm;
 492 };
 493
 494 /* Raw memory structure for the counter statistics values of a pool. */
 495 struct mlx5_counter_stats_raw {
 496         LIST_ENTRY(mlx5_counter_stats_raw) next;
 497         struct mlx5_counter_stats_mem_mng *mem_mng;
 498         volatile struct flow_counter_stats *data;
 499 };
 500
 501 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 502
 503 /* Counter global management structure. */
 504 struct mlx5_flow_counter_mng {
 505         volatile uint16_t n_valid; /* Number of valid pools. */
 506         uint16_t n; /* Number of pools. */
 507         uint16_t last_pool_idx; /* Last used pool index */
 508         int min_id; /* The minimum counter ID in the pools. */
 509         int max_id; /* The maximum counter ID in the pools. */
 510         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 511         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 512         /* The counter free list lock. */
 513         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 514         /* Free counter list. */
 515         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 516         struct mlx5_counter_stats_mem_mng *mem_mng;
 517         /* Hold the memory management for the next allocated pools raws. */
 518         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 519         uint8_t pending_queries;
 520         uint16_t pool_index;
 521         uint8_t query_thread_on;
 522         bool counter_fallback; /* Use counter fallback management. */
 523         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 524         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 525 };
 526
 527 /* ASO structures. */
 528 #define MLX5_ASO_QUEUE_LOG_DESC 10
 529
 530 struct mlx5_aso_cq {
 531         uint16_t log_desc_n;
 532         uint32_t cq_ci:24;
 533         struct mlx5_devx_cq cq_obj;
 534         uint64_t errors;
 535 };
 536
 537 struct mlx5_aso_sq_elem {
 538         union {
 539                 struct {
 540                         struct mlx5_aso_age_pool *pool;
 541                         uint16_t burst_size;
 542                 };
 543                 struct mlx5_aso_mtr *mtr;
 544                 struct {
 545                         struct mlx5_aso_ct_action *ct;
 546                         char *query_data;
 547                 };
 548         };
 549 };
 550
 551 struct mlx5_aso_sq {
 552         uint16_t log_desc_n;
 553         rte_spinlock_t sqsl;
 554         struct mlx5_aso_cq cq;
 555         struct mlx5_devx_sq sq_obj;
 556         struct mlx5_pmd_mr mr;
 557         uint16_t pi;
 558         uint32_t head;
 559         uint32_t tail;
 560         uint32_t sqn;
 561         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 562         uint16_t next; /* Pool index of the next pool to query. */
 563 };
 564
 565 struct mlx5_aso_age_action {
 566         LIST_ENTRY(mlx5_aso_age_action) next;
 567         void *dr_action;
 568         uint32_t refcnt;
 569         /* Following fields relevant only when action is active. */
 570         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 571         struct mlx5_age_param age_params;
 572 };
 573
 574 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 575
 576 struct mlx5_aso_age_pool {
 577         struct mlx5_devx_obj *flow_hit_aso_obj;
 578         uint16_t index; /* Pool index in pools array. */
 579         uint64_t time_of_last_age_check; /* In seconds. */
 580         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 581 };
 582
 583 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 584
 585 struct mlx5_aso_age_mng {
 586         struct mlx5_aso_age_pool **pools;
 587         uint16_t n; /* Total number of pools. */
 588         uint16_t next; /* Number of pools in use, index of next free pool. */
 589         rte_rwlock_t resize_rwl; /* Lock for resize objects. */
 590         rte_spinlock_t free_sl; /* Lock for free list access. */
 591         struct aso_age_list free; /* Free age actions list - ready to use. */
 592         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 593 };
 594
 595 /* Management structure for geneve tlv option */
 596 struct mlx5_geneve_tlv_option_resource {
 597         struct mlx5_devx_obj *obj; /* Pointer to the geneve tlv opt object. */
 598         rte_be16_t option_class; /* geneve tlv opt class.*/
 599         uint8_t option_type; /* geneve tlv opt type.*/
 600         uint8_t length; /* geneve tlv opt length. */
 601         uint32_t refcnt; /* geneve tlv object reference counter */
 602 };
 603
 604
 605 #define MLX5_AGE_EVENT_NEW              1
 606 #define MLX5_AGE_TRIGGER                2
 607 #define MLX5_AGE_SET(age_info, BIT) \
 608         ((age_info)->flags |= (1 << (BIT)))
 609 #define MLX5_AGE_UNSET(age_info, BIT) \
 610         ((age_info)->flags &= ~(1 << (BIT)))
 611 #define MLX5_AGE_GET(age_info, BIT) \
 612         ((age_info)->flags & (1 << (BIT)))
 613 #define GET_PORT_AGE_INFO(priv) \
 614         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 615 /* Current time in seconds. */
 616 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 617
 618 /* Aging information for per port. */
 619 struct mlx5_age_info {
 620         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 621         struct mlx5_counters aged_counters; /* Aged counter list. */
 622         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 623         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 624 };
 625
 626 /* Per port data of shared IB device. */
 627 struct mlx5_dev_shared_port {
 628         uint32_t ih_port_id;
 629         uint32_t devx_ih_port_id;
 630         /*
 631          * Interrupt handler port_id. Used by shared interrupt
 632          * handler to find the corresponding rte_eth device
 633          * by IB port index. If value is equal or greater
 634          * RTE_MAX_ETHPORTS it means there is no subhandler
 635          * installed for specified IB port index.
 636          */
 637         struct mlx5_age_info age_info;
 638         /* Aging information for per port. */
 639 };
 640
 641 /*
 642  * Max number of actions per DV flow.
 643  * See CREATE_FLOW_MAX_FLOW_ACTIONS_SUPPORTED
 644  * in rdma-core file providers/mlx5/verbs.c.
 645  */
 646 #define MLX5_DV_MAX_NUMBER_OF_ACTIONS 8
 647
 648 /* ASO flow meter structures */
 649 /* Modify this value if enum rte_mtr_color changes. */
 650 #define RTE_MTR_DROPPED RTE_COLORS
 651 /* Yellow is now supported. */
 652 #define MLX5_MTR_RTE_COLORS (RTE_COLOR_YELLOW + 1)
 653 /* table_id 22 bits in mlx5_flow_tbl_key so limit policy number. */
 654 #define MLX5_MAX_SUB_POLICY_TBL_NUM 0x3FFFFF
 655 #define MLX5_INVALID_POLICY_ID UINT32_MAX
 656 /* Suffix table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 657 #define MLX5_MTR_TABLE_ID_SUFFIX 1
 658 /* Drop table_id on MLX5_FLOW_TABLE_LEVEL_METER. */
 659 #define MLX5_MTR_TABLE_ID_DROP 2
 660 /* Priority of the meter policy matcher. */
 661 #define MLX5_MTR_POLICY_MATCHER_PRIO 0
 662 /* Green & yellow color valid for now. */
 663 #define MLX5_MTR_POLICY_MODE_ALL 0
 664 /* Default policy. */
 665 #define MLX5_MTR_POLICY_MODE_DEF 1
 666 /* Only green color valid. */
 667 #define MLX5_MTR_POLICY_MODE_OG 2
 668 /* Only yellow color valid. */
 669 #define MLX5_MTR_POLICY_MODE_OY 3
 670
 671 enum mlx5_meter_domain {
 672         MLX5_MTR_DOMAIN_INGRESS,
 673         MLX5_MTR_DOMAIN_EGRESS,
 674         MLX5_MTR_DOMAIN_TRANSFER,
 675         MLX5_MTR_DOMAIN_MAX,
 676 };
 677 #define MLX5_MTR_DOMAIN_INGRESS_BIT  (1 << MLX5_MTR_DOMAIN_INGRESS)
 678 #define MLX5_MTR_DOMAIN_EGRESS_BIT   (1 << MLX5_MTR_DOMAIN_EGRESS)
 679 #define MLX5_MTR_DOMAIN_TRANSFER_BIT (1 << MLX5_MTR_DOMAIN_TRANSFER)
 680 #define MLX5_MTR_ALL_DOMAIN_BIT      (MLX5_MTR_DOMAIN_INGRESS_BIT | \
 681                                         MLX5_MTR_DOMAIN_EGRESS_BIT | \
 682                                         MLX5_MTR_DOMAIN_TRANSFER_BIT)
 683
 684 /* The color tag rule structure. */
 685 struct mlx5_sub_policy_color_rule {
 686         void *rule;
 687         /* The color rule. */
 688         struct mlx5_flow_dv_matcher *matcher;
 689         /* The color matcher. */
 690         TAILQ_ENTRY(mlx5_sub_policy_color_rule) next_port;
 691         /**< Pointer to the next color rule structure. */
 692         int32_t src_port;
 693         /* On which src port this rule applied. */
 694 };
 695
 696 TAILQ_HEAD(mlx5_sub_policy_color_rules, mlx5_sub_policy_color_rule);
 697
 698 /*
 699  * Meter sub-policy structure.
 700  * Each RSS TIR in meter policy need its own sub-policy resource.
 701  */
 702 struct mlx5_flow_meter_sub_policy {
 703         uint32_t main_policy_id:1;
 704         /* Main policy id is same as this sub_policy id. */
 705         uint32_t idx:31;
 706         /* Index to sub_policy ipool entity. */
 707         void *main_policy;
 708         /* Point to struct mlx5_flow_meter_policy. */
 709         struct mlx5_flow_tbl_resource *tbl_rsc;
 710         /* The sub-policy table resource. */
 711         uint32_t rix_hrxq[MLX5_MTR_RTE_COLORS];
 712         /* Index to TIR resource. */
 713         struct mlx5_flow_tbl_resource *jump_tbl[MLX5_MTR_RTE_COLORS];
 714         /* Meter jump/drop table. */
 715         struct mlx5_sub_policy_color_rules color_rules[RTE_COLORS];
 716         /* List for the color rules. */
 717 };
 718
 719 struct mlx5_meter_policy_acts {
 720         uint8_t actions_n;
 721         /* Number of actions. */
 722         void *dv_actions[MLX5_DV_MAX_NUMBER_OF_ACTIONS];
 723         /* Action list. */
 724 };
 725
 726 struct mlx5_meter_policy_action_container {
 727         uint32_t rix_mark;
 728         /* Index to the mark action. */
 729         struct mlx5_flow_dv_modify_hdr_resource *modify_hdr;
 730         /* Pointer to modify header resource in cache. */
 731         uint8_t fate_action;
 732         /* Fate action type. */
 733         union {
 734                 struct rte_flow_action *rss;
 735                 /* Rss action configuration. */
 736                 uint32_t rix_port_id_action;
 737                 /* Index to port ID action resource. */
 738                 void *dr_jump_action[MLX5_MTR_DOMAIN_MAX];
 739                 /* Jump/drop action per color. */
 740                 uint16_t queue;
 741                 /* Queue action configuration. */
 742                 struct {
 743                         uint32_t next_mtr_id;
 744                         /* The next meter id. */
 745                         void *next_sub_policy;
 746                         /* Next meter's sub-policy. */
 747                 };
 748         };
 749 };
 750
 751 /* Flow meter policy parameter structure. */
 752 struct mlx5_flow_meter_policy {
 753         struct rte_eth_dev *dev;
 754         /* The port dev on which policy is created. */
 755         uint32_t is_rss:1;
 756         /* Is RSS policy table. */
 757         uint32_t ingress:1;
 758         /* Rule applies to ingress domain. */
 759         uint32_t egress:1;
 760         /* Rule applies to egress domain. */
 761         uint32_t transfer:1;
 762         /* Rule applies to transfer domain. */
 763         uint32_t is_queue:1;
 764         /* Is queue action in policy table. */
 765         uint32_t is_hierarchy:1;
 766         /* Is meter action in policy table. */
 767         uint32_t skip_y:1;
 768         /* If yellow color policy is skipped. */
 769         uint32_t skip_g:1;
 770         /* If green color policy is skipped. */
 771         rte_spinlock_t sl;
 772         uint32_t ref_cnt;
 773         /* Use count. */
 774         struct mlx5_meter_policy_action_container act_cnt[MLX5_MTR_RTE_COLORS];
 775         /* Policy actions container. */
 776         void *dr_drop_action[MLX5_MTR_DOMAIN_MAX];
 777         /* drop action for red color. */
 778         uint16_t sub_policy_num;
 779         /* Count sub policy tables, 3 bits per domain. */
 780         struct mlx5_flow_meter_sub_policy **sub_policys[MLX5_MTR_DOMAIN_MAX];
 781         /* Sub policy table array must be the end of struct. */
 782 };
 783
 784 /* The maximum sub policy is relate to struct mlx5_rss_hash_fields[]. */
 785 #define MLX5_MTR_RSS_MAX_SUB_POLICY 7
 786 #define MLX5_MTR_SUB_POLICY_NUM_SHIFT  3
 787 #define MLX5_MTR_SUB_POLICY_NUM_MASK  0x7
 788 #define MLX5_MTRS_DEFAULT_RULE_PRIORITY 0xFFFF
 789 #define MLX5_MTR_CHAIN_MAX_NUM 8
 790
 791 /* Flow meter default policy parameter structure.
 792  * Policy index 0 is reserved by default policy table.
 793  * Action per color as below:
 794  * green - do nothing, yellow - do nothing, red - drop
 795  */
 796 struct mlx5_flow_meter_def_policy {
 797         struct mlx5_flow_meter_sub_policy sub_policy;
 798         /* Policy rules jump to other tables. */
 799         void *dr_jump_action[RTE_COLORS];
 800         /* Jump action per color. */
 801 };
 802
 803 /* Meter parameter structure. */
 804 struct mlx5_flow_meter_info {
 805         uint32_t meter_id;
 806         /**< Meter id. */
 807         uint32_t policy_id;
 808         /* Policy id, the first sub_policy idx. */
 809         struct mlx5_flow_meter_profile *profile;
 810         /**< Meter profile parameters. */
 811         rte_spinlock_t sl; /**< Meter action spinlock. */
 812         /** Set of stats counters to be enabled.
 813          * @see enum rte_mtr_stats_type
 814          */
 815         uint32_t bytes_dropped:1;
 816         /** Set bytes dropped stats to be enabled. */
 817         uint32_t pkts_dropped:1;
 818         /** Set packets dropped stats to be enabled. */
 819         uint32_t active_state:1;
 820         /**< Meter hw active state. */
 821         uint32_t shared:1;
 822         /**< Meter shared or not. */
 823         uint32_t is_enable:1;
 824         /**< Meter disable/enable state. */
 825         uint32_t ingress:1;
 826         /**< Rule applies to egress traffic. */
 827         uint32_t egress:1;
 828         /**
 829          * Instead of simply matching the properties of traffic as it would
 830          * appear on a given DPDK port ID, enabling this attribute transfers
 831          * a flow rule to the lowest possible level of any device endpoints
 832          * found in the pattern.
 833          *
 834          * When supported, this effectively enables an application to
 835          * re-route traffic not necessarily intended for it (e.g. coming
 836          * from or addressed to different physical ports, VFs or
 837          * applications) at the device level.
 838          *
 839          * It complements the behavior of some pattern items such as
 840          * RTE_FLOW_ITEM_TYPE_PHY_PORT and is meaningless without them.
 841          *
 842          * When transferring flow rules, ingress and egress attributes keep
 843          * their original meaning, as if processing traffic emitted or
 844          * received by the application.
 845          */
 846         uint32_t transfer:1;
 847         uint32_t def_policy:1;
 848         /* Meter points to default policy. */
 849         void *drop_rule[MLX5_MTR_DOMAIN_MAX];
 850         /* Meter drop rule in drop table. */
 851         uint32_t drop_cnt;
 852         /**< Color counter for drop. */
 853         uint32_t ref_cnt;
 854         /**< Use count. */
 855         struct mlx5_indexed_pool *flow_ipool;
 856         /**< Index pool for flow id. */
 857         void *meter_action;
 858         /**< Flow meter action. */
 859 };
 860
 861 /* PPS(packets per second) map to BPS(Bytes per second).
 862  * HW treat packet as 128bytes in PPS mode
 863  */
 864 #define MLX5_MTRS_PPS_MAP_BPS_SHIFT 7
 865
 866 /* RFC2697 parameter structure. */
 867 struct mlx5_flow_meter_srtcm_rfc2697_prm {
 868         rte_be32_t cbs_cir;
 869         /*
 870          * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
 871          * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
 872          */
 873         rte_be32_t ebs_eir;
 874         /*
 875          * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
 876          * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
 877          */
 878 };
 879
 880 /* Flow meter profile structure. */
 881 struct mlx5_flow_meter_profile {
 882         TAILQ_ENTRY(mlx5_flow_meter_profile) next;
 883         /**< Pointer to the next flow meter structure. */
 884         uint32_t id; /**< Profile id. */
 885         struct rte_mtr_meter_profile profile; /**< Profile detail. */
 886         union {
 887                 struct mlx5_flow_meter_srtcm_rfc2697_prm srtcm_prm;
 888                 /**< srtcm_rfc2697 struct. */
 889         };
 890         uint32_t ref_cnt; /**< Use count. */
 891         uint32_t g_support:1; /**< If G color will be generated. */
 892         uint32_t y_support:1; /**< If Y color will be generated. */
 893 };
 894
 895 /* 2 meters in each ASO cache line */
 896 #define MLX5_MTRS_CONTAINER_RESIZE 64
 897 /*
 898  * The pool index and offset of meter in the pool array makes up the
 899  * meter index. In case the meter is from pool 0 and offset 0, it
 900  * should plus 1 to avoid index 0, since 0 means invalid meter index
 901  * currently.
 902  */
 903 #define MLX5_MAKE_MTR_IDX(pi, offset) \
 904                 ((pi) * MLX5_ASO_MTRS_PER_POOL + (offset) + 1)
 905
 906 /*aso flow meter state*/
 907 enum mlx5_aso_mtr_state {
 908         ASO_METER_FREE, /* In free list. */
 909         ASO_METER_WAIT, /* ACCESS_ASO WQE in progress. */
 910         ASO_METER_READY, /* CQE received. */
 911 };
 912
 913 /* Generic aso_flow_meter information. */
 914 struct mlx5_aso_mtr {
 915         LIST_ENTRY(mlx5_aso_mtr) next;
 916         struct mlx5_flow_meter_info fm;
 917         /**< Pointer to the next aso flow meter structure. */
 918         uint8_t state; /**< ASO flow meter state. */
 919         uint8_t offset;
 920 };
 921
 922 /* Generic aso_flow_meter pool structure. */
 923 struct mlx5_aso_mtr_pool {
 924         struct mlx5_aso_mtr mtrs[MLX5_ASO_MTRS_PER_POOL];
 925         /*Must be the first in pool*/
 926         struct mlx5_devx_obj *devx_obj;
 927         /* The devx object of the minimum aso flow meter ID. */
 928         uint32_t index; /* Pool index in management structure. */
 929 };
 930
 931 LIST_HEAD(aso_meter_list, mlx5_aso_mtr);
 932 /* Pools management structure for ASO flow meter pools. */
 933 struct mlx5_aso_mtr_pools_mng {
 934         volatile uint16_t n_valid; /* Number of valid pools. */
 935         uint16_t n; /* Number of pools. */
 936         rte_spinlock_t mtrsl; /* The ASO flow meter free list lock. */
 937         rte_rwlock_t resize_mtrwl; /* Lock for resize objects. */
 938         struct aso_meter_list meters; /* Free ASO flow meter list. */
 939         struct mlx5_aso_sq sq; /*SQ using by ASO flow meter. */
 940         struct mlx5_aso_mtr_pool **pools; /* ASO flow meter pool array. */
 941 };
 942
 943 /* Meter management structure for global flow meter resource. */
 944 struct mlx5_flow_mtr_mng {
 945         struct mlx5_aso_mtr_pools_mng pools_mng;
 946         /* Pools management structure for ASO flow meter pools. */
 947         struct mlx5_flow_meter_def_policy *def_policy[MLX5_MTR_DOMAIN_MAX];
 948         /* Default policy table. */
 949         uint32_t def_policy_id;
 950         /* Default policy id. */
 951         uint32_t def_policy_ref_cnt;
 952         /** def_policy meter use count. */
 953         struct mlx5_flow_tbl_resource *drop_tbl[MLX5_MTR_DOMAIN_MAX];
 954         /* Meter drop table. */
 955         struct mlx5_flow_dv_matcher *
 956                         drop_matcher[MLX5_MTR_DOMAIN_MAX][MLX5_REG_BITS];
 957         /* Matcher meter in drop table. */
 958         struct mlx5_flow_dv_matcher *def_matcher[MLX5_MTR_DOMAIN_MAX];
 959         /* Default matcher in drop table. */
 960         void *def_rule[MLX5_MTR_DOMAIN_MAX];
 961         /* Default rule in drop table. */
 962         uint8_t max_mtr_bits;
 963         /* Indicate how many bits are used by meter id at the most. */
 964         uint8_t max_mtr_flow_bits;
 965         /* Indicate how many bits are used by meter flow id at the most. */
 966 };
 967
 968 /* Table key of the hash organization. */
 969 union mlx5_flow_tbl_key {
 970         struct {
 971                 /* Table ID should be at the lowest address. */
 972                 uint32_t level; /**< Level of the table. */
 973                 uint32_t id:22; /**< ID of the table. */
 974                 uint32_t dummy:1;       /**< Dummy table for DV API. */
 975                 uint32_t is_fdb:1;      /**< 1 - FDB, 0 - NIC TX/RX. */
 976                 uint32_t is_egress:1;   /**< 1 - egress, 0 - ingress. */
 977                 uint32_t reserved:7;    /**< must be zero for comparison. */
 978         };
 979         uint64_t v64;                   /**< full 64bits value of key */
 980 };
 981
 982 /* Table structure. */
 983 struct mlx5_flow_tbl_resource {
 984         void *obj; /**< Pointer to DR table object. */
 985         uint32_t refcnt; /**< Reference counter. */
 986 };
 987
 988 #define MLX5_MAX_TABLES UINT16_MAX
 989 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 990 /* Reserve the last two tables for metadata register copy. */
 991 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 992 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 993 /* Tables for metering splits should be added here. */
 994 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 3)
 995 #define MLX5_FLOW_TABLE_LEVEL_POLICY (MLX5_MAX_TABLES - 4)
 996 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_POLICY
 997 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 998 #define MLX5_FLOW_TABLE_FACTOR 10
 999
1000 /* ID generation structure. */
1001 struct mlx5_flow_id_pool {
1002         uint32_t *free_arr; /**< Pointer to the a array of free values. */
1003         uint32_t base_index;
1004         /**< The next index that can be used without any free elements. */
1005         uint32_t *curr; /**< Pointer to the index to pop. */
1006         uint32_t *last; /**< Pointer to the last element in the empty array. */
1007         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
1008 };
1009
1010 /* Tx pacing queue structure - for Clock and Rearm queues. */
1011 struct mlx5_txpp_wq {
1012         /* Completion Queue related data.*/
1013         struct mlx5_devx_cq cq_obj;
1014         uint32_t cq_ci:24;
1015         uint32_t arm_sn:2;
1016         /* Send Queue related data.*/
1017         struct mlx5_devx_sq sq_obj;
1018         uint16_t sq_size; /* Number of WQEs in the queue. */
1019         uint16_t sq_ci; /* Next WQE to execute. */
1020 };
1021
1022 /* Tx packet pacing internal timestamp. */
1023 struct mlx5_txpp_ts {
1024         uint64_t ci_ts;
1025         uint64_t ts;
1026 };
1027
1028 /* Tx packet pacing structure. */
1029 struct mlx5_dev_txpp {
1030         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
1031         uint32_t refcnt; /* Pacing reference counter. */
1032         uint32_t freq; /* Timestamp frequency, Hz. */
1033         uint32_t tick; /* Completion tick duration in nanoseconds. */
1034         uint32_t test; /* Packet pacing test mode. */
1035         int32_t skew; /* Scheduling skew. */
1036         struct rte_intr_handle *intr_handle; /* Periodic interrupt. */
1037         void *echan; /* Event Channel. */
1038         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
1039         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
1040         void *pp; /* Packet pacing context. */
1041         uint16_t pp_id; /* Packet pacing context index. */
1042         uint16_t ts_n; /* Number of captured timestamps. */
1043         uint16_t ts_p; /* Pointer to statistics timestamp. */
1044         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
1045         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
1046         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
1047         /* Statistics counters. */
1048         uint64_t err_miss_int; /* Missed service interrupt. */
1049         uint64_t err_rearm_queue; /* Rearm Queue errors. */
1050         uint64_t err_clock_queue; /* Clock Queue errors. */
1051         uint64_t err_ts_past; /* Timestamp in the past. */
1052         uint64_t err_ts_future; /* Timestamp in the distant future. */
1053 };
1054
1055 /* Sample ID information of eCPRI flex parser structure. */
1056 struct mlx5_ecpri_parser_profile {
1057         uint32_t num;           /* Actual number of samples. */
1058         uint32_t ids[8];        /* Sample IDs for this profile. */
1059         uint8_t offset[8];      /* Bytes offset of each parser. */
1060         void *obj;              /* Flex parser node object. */
1061 };
1062
1063 /* Max member ports per bonding device. */
1064 #define MLX5_BOND_MAX_PORTS 2
1065
1066 /* Bonding device information. */
1067 struct mlx5_bond_info {
1068         int n_port; /* Number of bond member ports. */
1069         uint32_t ifindex;
1070         char ifname[MLX5_NAMESIZE + 1];
1071         struct {
1072                 char ifname[MLX5_NAMESIZE + 1];
1073                 uint32_t ifindex;
1074                 struct rte_pci_addr pci_addr;
1075         } ports[MLX5_BOND_MAX_PORTS];
1076 };
1077
1078 /* Number of connection tracking objects per pool: must be a power of 2. */
1079 #define MLX5_ASO_CT_ACTIONS_PER_POOL 64
1080
1081 /* Generate incremental and unique CT index from pool and offset. */
1082 #define MLX5_MAKE_CT_IDX(pool, offset) \
1083         ((pool) * MLX5_ASO_CT_ACTIONS_PER_POOL + (offset) + 1)
1084
1085 /* ASO Conntrack state. */
1086 enum mlx5_aso_ct_state {
1087         ASO_CONNTRACK_FREE, /* Inactive, in the free list. */
1088         ASO_CONNTRACK_WAIT, /* WQE sent in the SQ. */
1089         ASO_CONNTRACK_READY, /* CQE received w/o error. */
1090         ASO_CONNTRACK_QUERY, /* WQE for query sent. */
1091         ASO_CONNTRACK_MAX, /* Guard. */
1092 };
1093
1094 /* Generic ASO connection tracking structure. */
1095 struct mlx5_aso_ct_action {
1096         LIST_ENTRY(mlx5_aso_ct_action) next; /* Pointer to the next ASO CT. */
1097         void *dr_action_orig; /* General action object for original dir. */
1098         void *dr_action_rply; /* General action object for reply dir. */
1099         uint32_t refcnt; /* Action used count in device flows. */
1100         uint16_t offset; /* Offset of ASO CT in DevX objects bulk. */
1101         uint16_t peer; /* The only peer port index could also use this CT. */
1102         enum mlx5_aso_ct_state state; /* ASO CT state. */
1103         bool is_original; /* The direction of the DR action to be used. */
1104 };
1105
1106 /* CT action object state update. */
1107 #define MLX5_ASO_CT_UPDATE_STATE(c, s) \
1108         __atomic_store_n(&((c)->state), (s), __ATOMIC_RELAXED)
1109
1110 /* ASO connection tracking software pool definition. */
1111 struct mlx5_aso_ct_pool {
1112         uint16_t index; /* Pool index in pools array. */
1113         struct mlx5_devx_obj *devx_obj;
1114         /* The first devx object in the bulk, used for freeing (not yet). */
1115         struct mlx5_aso_ct_action actions[MLX5_ASO_CT_ACTIONS_PER_POOL];
1116         /* CT action structures bulk. */
1117 };
1118
1119 LIST_HEAD(aso_ct_list, mlx5_aso_ct_action);
1120
1121 /* Pools management structure for ASO connection tracking pools. */
1122 struct mlx5_aso_ct_pools_mng {
1123         struct mlx5_aso_ct_pool **pools;
1124         uint16_t n; /* Total number of pools. */
1125         uint16_t next; /* Number of pools in use, index of next free pool. */
1126         rte_spinlock_t ct_sl; /* The ASO CT free list lock. */
1127         rte_rwlock_t resize_rwl; /* The ASO CT pool resize lock. */
1128         struct aso_ct_list free_cts; /* Free ASO CT objects list. */
1129         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
1130 };
1131
1132 /* LAG attr. */
1133 struct mlx5_lag {
1134         uint8_t tx_remap_affinity[16]; /* The PF port number of affinity */
1135         uint8_t affinity_mode; /* TIS or hash based affinity */
1136 };
1137
1138 /* DevX flex parser context. */
1139 struct mlx5_flex_parser_devx {
1140         struct mlx5_list_entry entry;  /* List element at the beginning. */
1141         uint32_t num_samples;
1142         void *devx_obj;
1143         struct mlx5_devx_graph_node_attr devx_conf;
1144         uint32_t sample_ids[MLX5_GRAPH_NODE_SAMPLE_NUM];
1145 };
1146
1147 /* Pattern field descriptor - how to translate flex pattern into samples. */
1148 __extension__
1149 struct mlx5_flex_pattern_field {
1150         uint16_t width:6;
1151         uint16_t shift:5;
1152         uint16_t reg_id:5;
1153 };
1154 #define MLX5_INVALID_SAMPLE_REG_ID 0x1F
1155
1156 /* Port flex item context. */
1157 struct mlx5_flex_item {
1158         struct mlx5_flex_parser_devx *devx_fp; /* DevX flex parser object. */
1159         uint32_t refcnt; /* Atomically accessed refcnt by flows. */
1160         enum rte_flow_item_flex_tunnel_mode tunnel_mode; /* Tunnel mode. */
1161         uint32_t mapnum; /* Number of pattern translation entries. */
1162         struct mlx5_flex_pattern_field map[MLX5_FLEX_ITEM_MAPPING_NUM];
1163 };
1164
1165 /*
1166  * Shared Infiniband device context for Master/Representors
1167  * which belong to same IB device with multiple IB ports.
1168  **/
1169 struct mlx5_dev_ctx_shared {
1170         LIST_ENTRY(mlx5_dev_ctx_shared) next;
1171         uint32_t refcnt;
1172         uint32_t esw_mode:1; /* Whether is E-Switch mode. */
1173         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
1174         uint32_t steering_format_version:4;
1175         /* Indicates the device steering logic format. */
1176         uint32_t meter_aso_en:1; /* Flow Meter ASO is supported. */
1177         uint32_t ct_aso_en:1; /* Connection Tracking ASO is supported. */
1178         uint32_t tunnel_header_0_1:1; /* tunnel_header_0_1 is supported. */
1179         uint32_t misc5_cap:1; /* misc5 matcher parameter is supported. */
1180         uint32_t dr_drop_action_en:1; /* Use DR drop action. */
1181         uint32_t drop_action_check_flag:1; /* Check Flag for drop action. */
1182         uint32_t flow_priority_check_flag:1; /* Check Flag for flow priority. */
1183         uint32_t metadata_regc_check_flag:1; /* Check Flag for metadata REGC. */
1184         uint32_t max_port; /* Maximal IB device port index. */
1185         struct mlx5_bond_info bond; /* Bonding information. */
1186         struct mlx5_common_device *cdev; /* Backend mlx5 device. */
1187         uint32_t tdn; /* Transport Domain number. */
1188         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
1189         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
1190         struct mlx5_dev_cap dev_cap; /* Device capabilities. */
1191         struct mlx5_sh_config config; /* Device configuration. */
1192         int numa_node; /* Numa node of backing physical device. */
1193         /* Packet pacing related structure. */
1194         struct mlx5_dev_txpp txpp;
1195         /* Shared DV/DR flow data section. */
1196         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
1197         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
1198         uint32_t dv_regc0_mask; /* available bits of metadata reg_c[0]. */
1199         void *fdb_domain; /* FDB Direct Rules name space handle. */
1200         void *rx_domain; /* RX Direct Rules name space handle. */
1201         void *tx_domain; /* TX Direct Rules name space handle. */
1202 #ifndef RTE_ARCH_64
1203         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR. */
1204         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
1205         /* UAR same-page access control required in 32bit implementations. */
1206 #endif
1207         struct mlx5_hlist *flow_tbls;
1208         struct mlx5_flow_tunnel_hub *tunnel_hub;
1209         /* Direct Rules tables for FDB, NIC TX+RX */
1210         void *dr_drop_action; /* Pointer to DR drop action, any domain. */
1211         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
1212         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
1213         struct mlx5_hlist *modify_cmds;
1214         struct mlx5_hlist *tag_table;
1215         struct mlx5_list *port_id_action_list; /* Port ID action list. */
1216         struct mlx5_list *push_vlan_action_list; /* Push VLAN actions. */
1217         struct mlx5_list *sample_action_list; /* List of sample actions. */
1218         struct mlx5_list *dest_array_list;
1219         struct mlx5_list *flex_parsers_dv; /* Flex Item parsers. */
1220         /* List of destination array actions. */
1221         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
1222         void *default_miss_action; /* Default miss action. */
1223         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
1224         struct mlx5_indexed_pool *mdh_ipools[MLX5_MAX_MODIFY_NUM];
1225         /* Shared interrupt handler section. */
1226         struct rte_intr_handle *intr_handle; /* Interrupt handler for device. */
1227         struct rte_intr_handle *intr_handle_devx; /* DEVX interrupt handler. */
1228         void *devx_comp; /* DEVX async comp obj. */
1229         struct mlx5_devx_obj *tis[16]; /* TIS object. */
1230         struct mlx5_devx_obj *td; /* Transport domain. */
1231         struct mlx5_lag lag; /* LAG attributes */
1232         struct mlx5_uar tx_uar; /* DevX UAR for Tx and Txpp and ASO SQs. */
1233         struct mlx5_uar rx_uar; /* DevX UAR for Rx. */
1234         struct mlx5_proc_priv *pppriv; /* Pointer to primary private process. */
1235         struct mlx5_ecpri_parser_profile ecpri_parser;
1236         /* Flex parser profiles information. */
1237         LIST_HEAD(shared_rxqs, mlx5_rxq_ctrl) shared_rxqs; /* Shared RXQs. */
1238         struct mlx5_aso_age_mng *aso_age_mng;
1239         /* Management data for aging mechanism using ASO Flow Hit. */
1240         struct mlx5_geneve_tlv_option_resource *geneve_tlv_option_resource;
1241         /* Management structure for geneve tlv option */
1242         rte_spinlock_t geneve_tlv_opt_sl; /* Lock for geneve tlv resource */
1243         struct mlx5_flow_mtr_mng *mtrmng;
1244         /* Meter management structure. */
1245         struct mlx5_aso_ct_pools_mng *ct_mng;
1246         /* Management data for ASO connection tracking. */
1247         struct mlx5_lb_ctx self_lb; /* QP to enable self loopback for Devx. */
1248         unsigned int flow_max_priority;
1249         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
1250         /* Availability of mreg_c's. */
1251         struct mlx5_dev_shared_port port[]; /* per device port data array. */
1252 };
1253
1254 /*
1255  * Per-process private structure.
1256  * Caution, secondary process may rebuild the struct during port start.
1257  */
1258 struct mlx5_proc_priv {
1259         size_t uar_table_sz;
1260         /* Size of UAR register table. */
1261         struct mlx5_uar_data uar_table[];
1262         /* Table of UAR registers for each process. */
1263 };
1264
1265 /* MTR profile list. */
1266 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
1267 /* MTR list. */
1268 TAILQ_HEAD(mlx5_legacy_flow_meters, mlx5_legacy_flow_meter);
1269
1270 /* RSS description. */
1271 struct mlx5_flow_rss_desc {
1272         uint32_t level;
1273         uint32_t queue_num; /**< Number of entries in @p queue. */
1274         uint64_t types; /**< Specific RSS hash types (see RTE_ETH_RSS_*). */
1275         uint64_t hash_fields; /* Verbs Hash fields. */
1276         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
1277         uint32_t key_len; /**< RSS hash key len. */
1278         uint32_t tunnel; /**< Queue in tunnel. */
1279         uint32_t shared_rss; /**< Shared RSS index. */
1280         struct mlx5_ind_table_obj *ind_tbl;
1281         /**< Indirection table for shared RSS hash RX queues. */
1282         union {
1283                 uint16_t *queue; /**< Destination queues. */
1284                 const uint16_t *const_q; /**< Const pointer convert. */
1285         };
1286 };
1287
1288 #define MLX5_PROC_PRIV(port_id) \
1289         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
1290
1291 /* Verbs/DevX Rx queue elements. */
1292 struct mlx5_rxq_obj {
1293         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
1294         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
1295         int fd; /* File descriptor for event channel */
1296         RTE_STD_C11
1297         union {
1298                 struct {
1299                         void *wq; /* Work Queue. */
1300                         void *ibv_cq; /* Completion Queue. */
1301                         void *ibv_channel;
1302                 };
1303                 struct mlx5_devx_obj *rq; /* DevX RQ object for hairpin. */
1304                 struct {
1305                         struct mlx5_devx_rmp devx_rmp; /* RMP for shared RQ. */
1306                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
1307                         void *devx_channel;
1308                 };
1309         };
1310 };
1311
1312 /* Indirection table. */
1313 struct mlx5_ind_table_obj {
1314         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
1315         uint32_t refcnt; /* Reference counter. */
1316         RTE_STD_C11
1317         union {
1318                 void *ind_table; /**< Indirection table. */
1319                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
1320         };
1321         uint32_t queues_n; /**< Number of queues in the list. */
1322         uint16_t *queues; /**< Queue list. */
1323 };
1324
1325 /* Hash Rx queue. */
1326 __extension__
1327 struct mlx5_hrxq {
1328         struct mlx5_list_entry entry; /* List entry. */
1329         uint32_t standalone:1; /* This object used in shared action. */
1330         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
1331         RTE_STD_C11
1332         union {
1333                 void *qp; /* Verbs queue pair. */
1334                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
1335         };
1336 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1337         void *action; /* DV QP action pointer. */
1338 #endif
1339         uint64_t hash_fields; /* Verbs Hash fields. */
1340         uint32_t rss_key_len; /* Hash key length in bytes. */
1341         uint32_t idx; /* Hash Rx queue index. */
1342         uint8_t rss_key[]; /* Hash key. */
1343 };
1344
1345 /* Verbs/DevX Tx queue elements. */
1346 struct mlx5_txq_obj {
1347         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
1348         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
1349         RTE_STD_C11
1350         union {
1351                 struct {
1352                         void *cq; /* Completion Queue. */
1353                         void *qp; /* Queue Pair. */
1354                 };
1355                 struct {
1356                         struct mlx5_devx_obj *sq;
1357                         /* DevX object for Sx queue. */
1358                         struct mlx5_devx_obj *tis; /* The TIS object. */
1359                 };
1360                 struct {
1361                         struct rte_eth_dev *dev;
1362                         struct mlx5_devx_cq cq_obj;
1363                         /* DevX CQ object and its resources. */
1364                         struct mlx5_devx_sq sq_obj;
1365                         /* DevX SQ object and its resources. */
1366                 };
1367         };
1368 };
1369
1370 enum mlx5_rxq_modify_type {
1371         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
1372         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1373         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
1374         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1375 };
1376
1377 enum mlx5_txq_modify_type {
1378         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
1379         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
1380         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
1381 };
1382
1383 struct mlx5_rxq_priv;
1384
1385 /* HW objects operations structure. */
1386 struct mlx5_obj_ops {
1387         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_priv *rxq, int on);
1388         int (*rxq_obj_new)(struct mlx5_rxq_priv *rxq);
1389         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
1390         int (*rxq_obj_modify)(struct mlx5_rxq_priv *rxq, uint8_t type);
1391         void (*rxq_obj_release)(struct mlx5_rxq_priv *rxq);
1392         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
1393                              struct mlx5_ind_table_obj *ind_tbl);
1394         int (*ind_table_modify)(struct rte_eth_dev *dev,
1395                                 const unsigned int log_n,
1396                                 const uint16_t *queues, const uint32_t queues_n,
1397                                 struct mlx5_ind_table_obj *ind_tbl);
1398         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
1399         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1400                         int tunnel __rte_unused);
1401         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
1402                            const uint8_t *rss_key,
1403                            uint64_t hash_fields,
1404                            const struct mlx5_ind_table_obj *ind_tbl);
1405         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
1406         int (*drop_action_create)(struct rte_eth_dev *dev);
1407         void (*drop_action_destroy)(struct rte_eth_dev *dev);
1408         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
1409         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
1410                               enum mlx5_txq_modify_type type, uint8_t dev_port);
1411         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
1412         int (*lb_dummy_queue_create)(struct rte_eth_dev *dev);
1413         void (*lb_dummy_queue_release)(struct rte_eth_dev *dev);
1414 };
1415
1416 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
1417
1418 struct mlx5_priv {
1419         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
1420         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
1421         uint32_t dev_port; /* Device port number. */
1422         struct rte_pci_device *pci_dev; /* Backend PCI device. */
1423         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
1424         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
1425         /* Bit-field of MAC addresses owned by the PMD. */
1426         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
1427         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
1428         /* Device properties. */
1429         uint16_t mtu; /* Configured MTU. */
1430         unsigned int isolated:1; /* Whether isolated mode is enabled. */
1431         unsigned int representor:1; /* Device is a port representor. */
1432         unsigned int master:1; /* Device is a E-Switch master. */
1433         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
1434         unsigned int sampler_en:1; /* Whether support sampler. */
1435         unsigned int mtr_en:1; /* Whether support meter. */
1436         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
1437         unsigned int lb_used:1; /* Loopback queue is referred to. */
1438         uint32_t mark_enabled:1; /* If mark action is enabled on rxqs. */
1439         uint16_t domain_id; /* Switch domain identifier. */
1440         uint16_t vport_id; /* Associated VF vport index (if any). */
1441         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
1442         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
1443         uint16_t representor_id; /* UINT16_MAX if not a representor. */
1444         int32_t pf_bond; /* >=0, representor owner PF index in bonding. */
1445         unsigned int if_index; /* Associated kernel network device index. */
1446         /* RX/TX queues. */
1447         unsigned int rxqs_n; /* RX queues array size. */
1448         unsigned int txqs_n; /* TX queues array size. */
1449         struct mlx5_rxq_priv *(*rxq_privs)[]; /* RX queue non-shared data. */
1450         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
1451         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
1452         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
1453         unsigned int (*reta_idx)[]; /* RETA index table. */
1454         unsigned int reta_idx_n; /* RETA index size. */
1455         struct mlx5_drop drop_queue; /* Flow drop queues. */
1456         void *root_drop_action; /* Pointer to root drop action. */
1457         struct mlx5_indexed_pool *flows[MLX5_FLOW_TYPE_MAXI];
1458         /* RTE Flow rules. */
1459         uint32_t ctrl_flows; /* Control flow rules. */
1460         rte_spinlock_t flow_list_lock;
1461         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
1462         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
1463         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
1464         struct mlx5_list *hrxqs; /* Hash Rx queues. */
1465         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
1466         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
1467         /* Indirection tables. */
1468         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
1469         /* Pointer to next element. */
1470         rte_rwlock_t ind_tbls_lock;
1471         uint32_t refcnt; /**< Reference counter. */
1472         /**< Verbs modify header action object. */
1473         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
1474         uint8_t max_lro_msg_size;
1475         uint32_t link_speed_capa; /* Link speed capabilities. */
1476         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
1477         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
1478         struct mlx5_port_config config; /* Port configuration. */
1479         /* Context for Verbs allocator. */
1480         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
1481         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
1482         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
1483         struct mlx5_hlist *mreg_cp_tbl;
1484         /* Hash table of Rx metadata register copy table. */
1485         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
1486         uint8_t mtr_color_reg; /* Meter color match REG_C. */
1487         struct mlx5_legacy_flow_meters flow_meters; /* MTR list. */
1488         struct mlx5_l3t_tbl *mtr_profile_tbl; /* Meter index lookup table. */
1489         struct mlx5_l3t_tbl *policy_idx_tbl; /* Policy index lookup table. */
1490         struct mlx5_l3t_tbl *mtr_idx_tbl; /* Meter index lookup table. */
1491         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
1492         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
1493         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
1494         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
1495         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
1496         uint32_t rss_shared_actions; /* RSS shared actions. */
1497         struct mlx5_devx_obj *q_counters; /* DevX queue counter object. */
1498         uint32_t counter_set_id; /* Queue counter ID to set in DevX objects. */
1499         uint32_t lag_affinity_idx; /* LAG mode queue 0 affinity starting. */
1500         rte_spinlock_t flex_item_sl; /* Flex item list spinlock. */
1501         struct mlx5_flex_item flex_item[MLX5_PORT_FLEX_ITEM_NUM];
1502         /* Flex items have been created on the port. */
1503         uint32_t flex_item_map; /* Map of allocated flex item elements. */
1504 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
1505         struct mlx5dr_context *dr_ctx; /**< HW steering DR context. */
1506         uint32_t nb_queue; /* HW steering queue number. */
1507         /* HW steering queue polling mechanism job descriptor LIFO. */
1508         struct mlx5_hw_q *hw_q;
1509 #endif
1510 };
1511
1512 #define PORT_ID(priv) ((priv)->dev_data->port_id)
1513 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
1514
1515 struct rte_hairpin_peer_info {
1516         uint32_t qp_id;
1517         uint32_t vhca_id;
1518         uint16_t peer_q;
1519         uint16_t tx_explicit;
1520         uint16_t manual_bind;
1521 };
1522
1523 #define BUF_SIZE 1024
1524 enum dr_dump_rec_type {
1525         DR_DUMP_REC_TYPE_PMD_PKT_REFORMAT = 4410,
1526         DR_DUMP_REC_TYPE_PMD_MODIFY_HDR = 4420,
1527         DR_DUMP_REC_TYPE_PMD_COUNTER = 4430,
1528 };
1529
1530 /**
1531  * Indicates whether HW objects operations can be created by DevX.
1532  *
1533  * This function is used for both:
1534  *  Before creation - deciding whether to create HW objects operations by DevX.
1535  *  After creation - indicator if HW objects operations were created by DevX.
1536  *
1537  * @param sh
1538  *   Pointer to shared device context.
1539  *
1540  * @return
1541  *   True if HW objects were created by DevX, False otherwise.
1542  */
1543 static inline bool
1544 mlx5_devx_obj_ops_en(struct mlx5_dev_ctx_shared *sh)
1545 {
1546         /*
1547          * When advanced DR API is available and DV flow is supported and
1548          * DevX is supported, HW objects operations are created by DevX.
1549          */
1550         return (sh->cdev->config.devx && sh->config.dv_flow_en &&
1551                 sh->dev_cap.dest_tir);
1552 }
1553
1554 /* mlx5.c */
1555
1556 int mlx5_getenv_int(const char *);
1557 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
1558 void mlx5_proc_priv_uninit(struct rte_eth_dev *dev);
1559 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
1560                               struct rte_eth_udp_tunnel *udp_tunnel);
1561 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_device *odev);
1562 int mlx5_dev_close(struct rte_eth_dev *dev);
1563 int mlx5_net_remove(struct mlx5_common_device *cdev);
1564 bool mlx5_is_hpf(struct rte_eth_dev *dev);
1565 bool mlx5_is_sf_repr(struct rte_eth_dev *dev);
1566 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
1567
1568 /* Macro to iterate over all valid ports for mlx5 driver. */
1569 #define MLX5_ETH_FOREACH_DEV(port_id, dev) \
1570         for (port_id = mlx5_eth_find_next(0, dev); \
1571              port_id < RTE_MAX_ETHPORTS; \
1572              port_id = mlx5_eth_find_next(port_id + 1, dev))
1573 void mlx5_rt_timestamp_config(struct mlx5_dev_ctx_shared *sh,
1574                               struct mlx5_hca_attr *hca_attr);
1575 struct mlx5_dev_ctx_shared *
1576 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1577                           struct mlx5_kvargs_ctrl *mkvlist);
1578 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1579 int mlx5_dev_ctx_shared_mempool_subscribe(struct rte_eth_dev *dev);
1580 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1581 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1582 void mlx5_set_min_inline(struct mlx5_priv *priv);
1583 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1584 int mlx5_probe_again_args_validate(struct mlx5_common_device *cdev,
1585                                    struct mlx5_kvargs_ctrl *mkvlist);
1586 int mlx5_port_args_config(struct mlx5_priv *priv,
1587                           struct mlx5_kvargs_ctrl *mkvlist,
1588                           struct mlx5_port_config *config);
1589 void mlx5_port_args_set_used(const char *name, uint16_t port_id,
1590                              struct mlx5_kvargs_ctrl *mkvlist);
1591 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1592 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1593 void mlx5_flow_counter_mode_config(struct rte_eth_dev *dev);
1594 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1595 int mlx5_aso_flow_mtrs_mng_init(struct mlx5_dev_ctx_shared *sh);
1596 int mlx5_flow_aso_ct_mng_init(struct mlx5_dev_ctx_shared *sh);
1597
1598 /* mlx5_ethdev.c */
1599
1600 int mlx5_dev_configure(struct rte_eth_dev *dev);
1601 int mlx5_representor_info_get(struct rte_eth_dev *dev,
1602                               struct rte_eth_representor_info *info);
1603 #define MLX5_REPRESENTOR_ID(pf, type, repr) \
1604                 (((pf) << 14) + ((type) << 12) + ((repr) & 0xfff))
1605 #define MLX5_REPRESENTOR_REPR(repr_id) \
1606                 ((repr_id) & 0xfff)
1607 #define MLX5_REPRESENTOR_TYPE(repr_id) \
1608                 (((repr_id) >> 12) & 3)
1609 uint16_t mlx5_representor_id_encode(const struct mlx5_switch_info *info,
1610                                     enum rte_eth_representor_type hpf_type);
1611 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1612 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1613 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1614 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1615 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1616                          struct rte_eth_hairpin_cap *cap);
1617 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1618 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1619 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1620 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1621
1622 /* mlx5_ethdev_os.c */
1623
1624 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1625                         char (*ifname)[MLX5_NAMESIZE]);
1626 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1627 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1628 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1629 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1630 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1631 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1632 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1633                            struct rte_eth_fc_conf *fc_conf);
1634 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1635                            struct rte_eth_fc_conf *fc_conf);
1636 void mlx5_dev_interrupt_handler(void *arg);
1637 void mlx5_dev_interrupt_handler_devx(void *arg);
1638 int mlx5_set_link_down(struct rte_eth_dev *dev);
1639 int mlx5_set_link_up(struct rte_eth_dev *dev);
1640 int mlx5_is_removed(struct rte_eth_dev *dev);
1641 int mlx5_sysfs_switch_info(unsigned int ifindex,
1642                            struct mlx5_switch_info *info);
1643 void mlx5_translate_port_name(const char *port_name_in,
1644                               struct mlx5_switch_info *port_info_out);
1645 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1646                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1647 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1648                          char *ifname);
1649 int mlx5_get_module_info(struct rte_eth_dev *dev,
1650                          struct rte_eth_dev_module_info *modinfo);
1651 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1652                            struct rte_dev_eeprom_info *info);
1653 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1654                           const char *ctr_name, uint64_t *stat);
1655 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1656 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1657 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1658 int mlx5_get_flag_dropless_rq(struct rte_eth_dev *dev);
1659
1660 /* mlx5_mac.c */
1661
1662 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1663 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1664                       uint32_t index, uint32_t vmdq);
1665 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1666 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1667                         struct rte_ether_addr *mc_addr_set,
1668                         uint32_t nb_mc_addr);
1669
1670 /* mlx5_rss.c */
1671
1672 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1673                          struct rte_eth_rss_conf *rss_conf);
1674 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1675                            struct rte_eth_rss_conf *rss_conf);
1676 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1677 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1678                             struct rte_eth_rss_reta_entry64 *reta_conf,
1679                             uint16_t reta_size);
1680 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1681                              struct rte_eth_rss_reta_entry64 *reta_conf,
1682                              uint16_t reta_size);
1683
1684 /* mlx5_rxmode.c */
1685
1686 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1687 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1688 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1689 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1690
1691 /* mlx5_stats.c */
1692
1693 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1694 int mlx5_stats_reset(struct rte_eth_dev *dev);
1695 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1696                     unsigned int n);
1697 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1698 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1699                           struct rte_eth_xstat_name *xstats_names,
1700                           unsigned int n);
1701
1702 /* mlx5_vlan.c */
1703
1704 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1705 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1706 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1707
1708 /* mlx5_vlan_os.c */
1709
1710 void mlx5_vlan_vmwa_exit(void *ctx);
1711 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1712                             struct mlx5_vf_vlan *vf_vlan);
1713 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1714                             struct mlx5_vf_vlan *vf_vlan);
1715 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1716
1717 /* mlx5_trigger.c */
1718
1719 int mlx5_dev_start(struct rte_eth_dev *dev);
1720 int mlx5_dev_stop(struct rte_eth_dev *dev);
1721 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1722 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1723 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1724 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1725                                    struct rte_hairpin_peer_info *current_info,
1726                                    struct rte_hairpin_peer_info *peer_info,
1727                                    uint32_t direction);
1728 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1729                                  struct rte_hairpin_peer_info *peer_info,
1730                                  uint32_t direction);
1731 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1732                                    uint32_t direction);
1733 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1734 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1735 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1736                                 size_t len, uint32_t direction);
1737
1738 /* mlx5_flow.c */
1739
1740 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1741 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1742 void mlx5_flow_print(struct rte_flow *flow);
1743 int mlx5_flow_validate(struct rte_eth_dev *dev,
1744                        const struct rte_flow_attr *attr,
1745                        const struct rte_flow_item items[],
1746                        const struct rte_flow_action actions[],
1747                        struct rte_flow_error *error);
1748 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1749                                   const struct rte_flow_attr *attr,
1750                                   const struct rte_flow_item items[],
1751                                   const struct rte_flow_action actions[],
1752                                   struct rte_flow_error *error);
1753 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1754                       struct rte_flow_error *error);
1755 void mlx5_flow_list_flush(struct rte_eth_dev *dev, enum mlx5_flow_type type,
1756                           bool active);
1757 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1758 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1759                     const struct rte_flow_action *action, void *data,
1760                     struct rte_flow_error *error);
1761 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1762                       struct rte_flow_error *error);
1763 int mlx5_flow_ops_get(struct rte_eth_dev *dev, const struct rte_flow_ops **ops);
1764 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1765 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1766 int mlx5_flow_verify(struct rte_eth_dev *dev);
1767 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1768 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1769                         struct rte_flow_item_eth *eth_spec,
1770                         struct rte_flow_item_eth *eth_mask,
1771                         struct rte_flow_item_vlan *vlan_spec,
1772                         struct rte_flow_item_vlan *vlan_mask);
1773 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1774                    struct rte_flow_item_eth *eth_spec,
1775                    struct rte_flow_item_eth *eth_mask);
1776 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1777 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1778 uint32_t mlx5_flow_create_devx_sq_miss_flow(struct rte_eth_dev *dev,
1779                                             uint32_t txq);
1780 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1781                                        uint64_t async_id, int status);
1782 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1783 void mlx5_flow_query_alarm(void *arg);
1784 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1785 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1786 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1787                     bool clear, uint64_t *pkts, uint64_t *bytes, void **action);
1788 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, struct rte_flow *flow,
1789                         FILE *file, struct rte_flow_error *error);
1790 int save_dump_file(const unsigned char *data, uint32_t size,
1791                 uint32_t type, uint64_t id, void *arg, FILE *file);
1792 int mlx5_flow_query_counter(struct rte_eth_dev *dev, struct rte_flow *flow,
1793         struct rte_flow_query_count *count, struct rte_flow_error *error);
1794 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
1795 int mlx5_flow_dev_dump_ipool(struct rte_eth_dev *dev, struct rte_flow *flow,
1796                 FILE *file, struct rte_flow_error *error);
1797 #endif
1798 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1799 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1800                         uint32_t nb_contexts, struct rte_flow_error *error);
1801 int mlx5_validate_action_ct(struct rte_eth_dev *dev,
1802                             const struct rte_flow_action_conntrack *conntrack,
1803                             struct rte_flow_error *error);
1804
1805
1806 /* mlx5_mp_os.c */
1807
1808 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1809                               const void *peer);
1810 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1811                                 const void *peer);
1812 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1813 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1814 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1815                                  enum mlx5_mp_req_type req_type);
1816
1817 /* mlx5_socket.c */
1818
1819 int mlx5_pmd_socket_init(void);
1820 void mlx5_pmd_socket_uninit(void);
1821
1822 /* mlx5_flow_meter.c */
1823
1824 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1825 struct mlx5_flow_meter_info *mlx5_flow_meter_find(struct mlx5_priv *priv,
1826                 uint32_t meter_id, uint32_t *mtr_idx);
1827 struct mlx5_flow_meter_info *
1828 flow_dv_meter_find_by_idx(struct mlx5_priv *priv, uint32_t idx);
1829 int mlx5_flow_meter_attach(struct mlx5_priv *priv,
1830                            struct mlx5_flow_meter_info *fm,
1831                            const struct rte_flow_attr *attr,
1832                            struct rte_flow_error *error);
1833 void mlx5_flow_meter_detach(struct mlx5_priv *priv,
1834                             struct mlx5_flow_meter_info *fm);
1835 struct mlx5_flow_meter_policy *mlx5_flow_meter_policy_find
1836                 (struct rte_eth_dev *dev,
1837                 uint32_t policy_id,
1838                 uint32_t *policy_idx);
1839 struct mlx5_flow_meter_policy *
1840 mlx5_flow_meter_hierarchy_get_final_policy(struct rte_eth_dev *dev,
1841                                         struct mlx5_flow_meter_policy *policy);
1842 int mlx5_flow_meter_flush(struct rte_eth_dev *dev,
1843                           struct rte_mtr_error *error);
1844 void mlx5_flow_meter_rxq_flush(struct rte_eth_dev *dev);
1845
1846 /* mlx5_os.c */
1847
1848 struct rte_pci_driver;
1849 int mlx5_os_capabilities_prepare(struct mlx5_dev_ctx_shared *sh);
1850 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1851 int mlx5_os_net_probe(struct mlx5_common_device *cdev,
1852                       struct mlx5_kvargs_ctrl *mkvlist);
1853 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1854 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1855 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1856 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1857                          uint32_t index);
1858 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1859                                struct rte_ether_addr *mac_addr,
1860                                int vf_index);
1861 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1862 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1863 int mlx5_os_set_nonblock_channel_fd(int fd);
1864 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1865 void mlx5_os_net_cleanup(void);
1866
1867 /* mlx5_txpp.c */
1868
1869 int mlx5_txpp_start(struct rte_eth_dev *dev);
1870 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1871 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1872 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1873                          struct rte_eth_xstat *stats,
1874                          unsigned int n, unsigned int n_used);
1875 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1876 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1877                                struct rte_eth_xstat_name *xstats_names,
1878                                unsigned int n, unsigned int n_used);
1879 void mlx5_txpp_interrupt_handler(void *cb_arg);
1880
1881 /* mlx5_rxtx.c */
1882
1883 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1884
1885 /* mlx5_flow_aso.c */
1886
1887 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh,
1888                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1889 int mlx5_aso_flow_hit_queue_poll_start(struct mlx5_dev_ctx_shared *sh);
1890 int mlx5_aso_flow_hit_queue_poll_stop(struct mlx5_dev_ctx_shared *sh);
1891 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh,
1892                 enum mlx5_access_aso_opc_mod aso_opc_mod);
1893 int mlx5_aso_meter_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1894                 struct mlx5_aso_mtr *mtr);
1895 int mlx5_aso_mtr_wait(struct mlx5_dev_ctx_shared *sh,
1896                 struct mlx5_aso_mtr *mtr);
1897 int mlx5_aso_ct_update_by_wqe(struct mlx5_dev_ctx_shared *sh,
1898                               struct mlx5_aso_ct_action *ct,
1899                               const struct rte_flow_action_conntrack *profile);
1900 int mlx5_aso_ct_wait_ready(struct mlx5_dev_ctx_shared *sh,
1901                            struct mlx5_aso_ct_action *ct);
1902 int mlx5_aso_ct_query_by_wqe(struct mlx5_dev_ctx_shared *sh,
1903                              struct mlx5_aso_ct_action *ct,
1904                              struct rte_flow_action_conntrack *profile);
1905 int mlx5_aso_ct_available(struct mlx5_dev_ctx_shared *sh,
1906                           struct mlx5_aso_ct_action *ct);
1907 uint32_t
1908 mlx5_get_supported_sw_parsing_offloads(const struct mlx5_hca_attr *attr);
1909 uint32_t
1910 mlx5_get_supported_tunneling_offloads(const struct mlx5_hca_attr *attr);
1911
1912 /* mlx5_flow_flex.c */
1913
1914 struct rte_flow_item_flex_handle *
1915 flow_dv_item_create(struct rte_eth_dev *dev,
1916                     const struct rte_flow_item_flex_conf *conf,
1917                     struct rte_flow_error *error);
1918 int flow_dv_item_release(struct rte_eth_dev *dev,
1919                     const struct rte_flow_item_flex_handle *flex_handle,
1920                     struct rte_flow_error *error);
1921 int mlx5_flex_item_port_init(struct rte_eth_dev *dev);
1922 void mlx5_flex_item_port_cleanup(struct rte_eth_dev *dev);
1923 void mlx5_flex_flow_translate_item(struct rte_eth_dev *dev, void *matcher,
1924                                    void *key, const struct rte_flow_item *item,
1925                                    bool is_inner);
1926 int mlx5_flex_acquire_index(struct rte_eth_dev *dev,
1927                             struct rte_flow_item_flex_handle *handle,
1928                             bool acquire);
1929 int mlx5_flex_release_index(struct rte_eth_dev *dev, int index);
1930
1931 /* Flex parser list callbacks. */
1932 struct mlx5_list_entry *mlx5_flex_parser_create_cb(void *list_ctx, void *ctx);
1933 int mlx5_flex_parser_match_cb(void *list_ctx,
1934                               struct mlx5_list_entry *iter, void *ctx);
1935 void mlx5_flex_parser_remove_cb(void *list_ctx, struct mlx5_list_entry *entry);
1936 struct mlx5_list_entry *mlx5_flex_parser_clone_cb(void *list_ctx,
1937                                                   struct mlx5_list_entry *entry,
1938                                                   void *ctx);
1939 void mlx5_flex_parser_clone_free_cb(void *tool_ctx,
1940                                     struct mlx5_list_entry *entry);
1941 #endif /* RTE_PMD_MLX5_H_ */