drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <netinet/in.h>
  14 #include <sys/queue.h>
  15
  16 #include <rte_pci.h>
  17 #include <rte_ether.h>
  18 #include <rte_ethdev_driver.h>
  19 #include <rte_rwlock.h>
  20 #include <rte_interrupts.h>
  21 #include <rte_errno.h>
  22 #include <rte_flow.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29 #include <mlx5_common_devx.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36
  37 #define MLX5_SH(dev) (((struct mlx5_priv *)(dev)->data->dev_private)->sh)
  38
  39 enum mlx5_ipool_index {
  40 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
  41         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  42         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  43         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  44         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  45         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  46         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  47         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  48         MLX5_IPOOL_TUNNEL_ID, /* Pool for tunnel offload context */
  49         MLX5_IPOOL_TNL_TBL_ID, /* Pool for tunnel table ID. */
  50 #endif
  51         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  52         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  53         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  54         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  55         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  56         MLX5_IPOOL_RSS_EXPANTION_FLOW_ID, /* Pool for Queue/RSS flow ID. */
  57         MLX5_IPOOL_RSS_SHARED_ACTIONS, /* Pool for RSS shared actions. */
  58         MLX5_IPOOL_MAX,
  59 };
  60
  61 /*
  62  * There are three reclaim memory mode supported.
  63  * 0(none) means no memory reclaim.
  64  * 1(light) means only PMD level reclaim.
  65  * 2(aggressive) means both PMD and rdma-core level reclaim.
  66  */
  67 enum mlx5_reclaim_mem_mode {
  68         MLX5_RCM_NONE, /* Don't reclaim memory. */
  69         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  70         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  71 };
  72
  73 /* Hash and cache list callback context. */
  74 struct mlx5_flow_cb_ctx {
  75         struct rte_eth_dev *dev;
  76         struct rte_flow_error *error;
  77         void *data;
  78 };
  79
  80 /* Device attributes used in mlx5 PMD */
  81 struct mlx5_dev_attr {
  82         uint64_t        device_cap_flags_ex;
  83         int             max_qp_wr;
  84         int             max_sge;
  85         int             max_cq;
  86         int             max_qp;
  87         int             max_cqe;
  88         uint32_t        max_pd;
  89         uint32_t        max_mr;
  90         uint32_t        max_srq;
  91         uint32_t        max_srq_wr;
  92         uint32_t        raw_packet_caps;
  93         uint32_t        max_rwq_indirection_table_size;
  94         uint32_t        max_tso;
  95         uint32_t        tso_supported_qpts;
  96         uint64_t        flags;
  97         uint64_t        comp_mask;
  98         uint32_t        sw_parsing_offloads;
  99         uint32_t        min_single_stride_log_num_of_bytes;
 100         uint32_t        max_single_stride_log_num_of_bytes;
 101         uint32_t        min_single_wqe_log_num_of_strides;
 102         uint32_t        max_single_wqe_log_num_of_strides;
 103         uint32_t        stride_supported_qpts;
 104         uint32_t        tunnel_offloads_caps;
 105         char            fw_ver[64];
 106 };
 107
 108 /** Data associated with devices to spawn. */
 109 struct mlx5_dev_spawn_data {
 110         uint32_t ifindex; /**< Network interface index. */
 111         uint32_t max_port; /**< Device maximal port index. */
 112         uint32_t phys_port; /**< Device physical port index. */
 113         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
 114         struct mlx5_switch_info info; /**< Switch information. */
 115         void *phys_dev; /**< Associated physical device. */
 116         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
 117         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
 118 };
 119
 120 /** Key string for IPC. */
 121 #define MLX5_MP_NAME "net_mlx5_mp"
 122
 123
 124 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 125
 126 /* Shared data between primary and secondary processes. */
 127 struct mlx5_shared_data {
 128         rte_spinlock_t lock;
 129         /* Global spinlock for primary and secondary processes. */
 130         int init_done; /* Whether primary has done initialization. */
 131         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 132         struct mlx5_dev_list mem_event_cb_list;
 133         rte_rwlock_t mem_event_rwlock;
 134 };
 135
 136 /* Per-process data structure, not visible to other processes. */
 137 struct mlx5_local_data {
 138         int init_done; /* Whether a secondary has done initialization. */
 139 };
 140
 141 extern struct mlx5_shared_data *mlx5_shared_data;
 142
 143 /* Dev ops structs */
 144 extern const struct eth_dev_ops mlx5_dev_ops;
 145 extern const struct eth_dev_ops mlx5_dev_sec_ops;
 146 extern const struct eth_dev_ops mlx5_dev_ops_isolate;
 147
 148 struct mlx5_counter_ctrl {
 149         /* Name of the counter. */
 150         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 151         /* Name of the counter on the device table. */
 152         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 153         uint32_t dev:1; /**< Nonzero for dev counters. */
 154 };
 155
 156 struct mlx5_xstats_ctrl {
 157         /* Number of device stats. */
 158         uint16_t stats_n;
 159         /* Number of device stats identified by PMD. */
 160         uint16_t  mlx5_stats_n;
 161         /* Index in the device counters table. */
 162         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 163         uint64_t base[MLX5_MAX_XSTATS];
 164         uint64_t xstats[MLX5_MAX_XSTATS];
 165         uint64_t hw_stats[MLX5_MAX_XSTATS];
 166         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 167 };
 168
 169 struct mlx5_stats_ctrl {
 170         /* Base for imissed counter. */
 171         uint64_t imissed_base;
 172         uint64_t imissed;
 173 };
 174
 175 /* Default PMD specific parameter value. */
 176 #define MLX5_ARG_UNSET (-1)
 177
 178 #define MLX5_LRO_SUPPORTED(dev) \
 179         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 180
 181 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 182 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 183
 184 /* Maximal size of aggregated LRO packet. */
 185 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 186
 187 /* Maximal number of segments to split. */
 188 #define MLX5_MAX_RXQ_NSEG (1u << MLX5_MAX_LOG_RQ_SEGS)
 189
 190 /* LRO configurations structure. */
 191 struct mlx5_lro_config {
 192         uint32_t supported:1; /* Whether LRO is supported. */
 193         uint32_t timeout; /* User configuration. */
 194 };
 195
 196 /*
 197  * Device configuration structure.
 198  *
 199  * Merged configuration from:
 200  *
 201  *  - Device capabilities,
 202  *  - User device parameters disabled features.
 203  */
 204 struct mlx5_dev_config {
 205         unsigned int hw_csum:1; /* Checksum offload is supported. */
 206         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 207         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 208         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 209         unsigned int hw_padding:1; /* End alignment padding is supported. */
 210         unsigned int vf:1; /* This is a VF. */
 211         unsigned int tunnel_en:1;
 212         /* Whether tunnel stateless offloads are supported. */
 213         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 214         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 215         unsigned int cqe_comp_fmt:3; /* CQE compression format. */
 216         unsigned int tso:1; /* Whether TSO is supported. */
 217         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 218         unsigned int mr_ext_memseg_en:1;
 219         /* Whether memseg should be extended for MR creation. */
 220         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 221         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 222         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 223         unsigned int dv_flow_en:1; /* Enable DV flow. */
 224         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 225         unsigned int lacp_by_user:1;
 226         /* Enable user to manage LACP traffic. */
 227         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 228         unsigned int devx:1; /* Whether devx interface is available or not. */
 229         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 230         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 231         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 232         unsigned int sys_mem_en:1; /* The default memory allocator. */
 233         unsigned int decap_en:1; /* Whether decap will be used or not. */
 234         unsigned int dv_miss_info:1; /* restore packet after partial hw miss */
 235         struct {
 236                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 237                 unsigned int stride_num_n; /* Number of strides. */
 238                 unsigned int stride_size_n; /* Size of a stride. */
 239                 unsigned int min_stride_size_n; /* Min size of a stride. */
 240                 unsigned int max_stride_size_n; /* Max size of a stride. */
 241                 unsigned int max_memcpy_len;
 242                 /* Maximum packet size to memcpy Rx packets. */
 243                 unsigned int min_rxqs_num;
 244                 /* Rx queue count threshold to enable MPRQ. */
 245         } mprq; /* Configurations for Multi-Packet RQ. */
 246         int mps; /* Multi-packet send supported mode. */
 247         int dbnc; /* Skip doorbell register write barrier. */
 248         unsigned int flow_prio; /* Number of flow priorities. */
 249         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 250         /* Availibility of mreg_c's. */
 251         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 252         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 253         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 254         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 255         int txqs_inline; /* Queue number threshold for inlining. */
 256         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 257         int txq_inline_max; /* Max packet size for inlining with SEND. */
 258         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 259         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 260         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 261         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 262         struct mlx5_lro_config lro; /* LRO configuration. */
 263 };
 264
 265
 266 /* Structure for VF VLAN workaround. */
 267 struct mlx5_vf_vlan {
 268         uint32_t tag:12;
 269         uint32_t created:1;
 270 };
 271
 272 /* Flow drop context necessary due to Verbs API. */
 273 struct mlx5_drop {
 274         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 275         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 276 };
 277
 278 #define MLX5_COUNTERS_PER_POOL 512
 279 #define MLX5_MAX_PENDING_QUERIES 4
 280 #define MLX5_CNT_CONTAINER_RESIZE 64
 281 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 282 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 283 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 284                            MLX5_CNT_BATCH_OFFSET)
 285 #define MLX5_CNT_SIZE (sizeof(struct mlx5_flow_counter))
 286 #define MLX5_AGE_SIZE (sizeof(struct mlx5_age_param))
 287
 288 #define MLX5_CNT_LEN(pool) \
 289         (MLX5_CNT_SIZE + \
 290         ((pool)->is_aged ? MLX5_AGE_SIZE : 0))
 291 #define MLX5_POOL_GET_CNT(pool, index) \
 292         ((struct mlx5_flow_counter *) \
 293         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 294 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 295         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 296         MLX5_CNT_LEN(pool)))
 297 /*
 298  * The pool index and offset of counter in the pool array makes up the
 299  * counter index. In case the counter is from pool 0 and offset 0, it
 300  * should plus 1 to avoid index 0, since 0 means invalid counter index
 301  * currently.
 302  */
 303 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 304         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 305 #define MLX5_CNT_TO_AGE(cnt) \
 306         ((struct mlx5_age_param *)((cnt) + 1))
 307 /*
 308  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 309  * defines. The pool size is 512, pool index should never reach
 310  * INT16_MAX.
 311  */
 312 #define POOL_IDX_INVALID UINT16_MAX
 313
 314 /* Age status. */
 315 enum {
 316         AGE_FREE, /* Initialized state. */
 317         AGE_CANDIDATE, /* Counter assigned to flows. */
 318         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 319 };
 320
 321 enum mlx5_counter_type {
 322         MLX5_COUNTER_TYPE_ORIGIN,
 323         MLX5_COUNTER_TYPE_AGE,
 324         MLX5_COUNTER_TYPE_MAX,
 325 };
 326
 327 /* Counter age parameter. */
 328 struct mlx5_age_param {
 329         uint16_t state; /**< Age state (atomically accessed). */
 330         uint16_t port_id; /**< Port id of the counter. */
 331         uint32_t timeout:24; /**< Aging timeout in seconds. */
 332         uint32_t sec_since_last_hit;
 333         /**< Time in seconds since last hit (atomically accessed). */
 334         void *context; /**< Flow counter age context. */
 335 };
 336
 337 struct flow_counter_stats {
 338         uint64_t hits;
 339         uint64_t bytes;
 340 };
 341
 342 /* Shared counters information for counters. */
 343 struct mlx5_flow_counter_shared {
 344         uint32_t id; /**< User counter ID. */
 345 };
 346
 347 /* Shared counter configuration. */
 348 struct mlx5_shared_counter_conf {
 349         struct rte_eth_dev *dev; /* The device shared counter belongs to. */
 350         uint32_t id; /* The shared counter ID. */
 351 };
 352
 353 struct mlx5_flow_counter_pool;
 354 /* Generic counters information. */
 355 struct mlx5_flow_counter {
 356         union {
 357                 /*
 358                  * User-defined counter shared info is only used during
 359                  * counter active time. And aging counter sharing is not
 360                  * supported, so active shared counter will not be chained
 361                  * to the aging list. For shared counter, only when it is
 362                  * released, the TAILQ entry memory will be used, at that
 363                  * time, shared memory is not used anymore.
 364                  *
 365                  * Similarly to none-batch counter dcs, since it doesn't
 366                  * support aging, while counter is allocated, the entry
 367                  * memory is not used anymore. In this case, as bytes
 368                  * memory is used only when counter is allocated, and
 369                  * entry memory is used only when counter is free. The
 370                  * dcs pointer can be saved to these two different place
 371                  * at different stage. It will eliminate the individual
 372                  * counter extend struct.
 373                  */
 374                 TAILQ_ENTRY(mlx5_flow_counter) next;
 375                 /**< Pointer to the next flow counter structure. */
 376                 struct {
 377                         struct mlx5_flow_counter_shared shared_info;
 378                         /**< Shared counter information. */
 379                         void *dcs_when_active;
 380                         /*
 381                          * For non-batch mode, the dcs will be saved
 382                          * here when the counter is free.
 383                          */
 384                 };
 385         };
 386         union {
 387                 uint64_t hits; /**< Reset value of hits packets. */
 388                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 389         };
 390         union {
 391                 uint64_t bytes; /**< Reset value of bytes. */
 392                 void *dcs_when_free;
 393                 /*
 394                  * For non-batch mode, the dcs will be saved here
 395                  * when the counter is free.
 396                  */
 397         };
 398         void *action; /**< Pointer to the dv action. */
 399 };
 400
 401 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 402
 403 /* Generic counter pool structure - query is in pool resolution. */
 404 struct mlx5_flow_counter_pool {
 405         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 406         struct mlx5_counters counters[2]; /* Free counter list. */
 407         struct mlx5_devx_obj *min_dcs;
 408         /* The devx object of the minimum counter ID. */
 409         uint64_t time_of_last_age_check;
 410         /* System time (from rte_rdtsc()) read in the last aging check. */
 411         uint32_t index:30; /* Pool index in container. */
 412         uint32_t is_aged:1; /* Pool with aging counter. */
 413         volatile uint32_t query_gen:1; /* Query round. */
 414         rte_spinlock_t sl; /* The pool lock. */
 415         rte_spinlock_t csl; /* The pool counter free list lock. */
 416         struct mlx5_counter_stats_raw *raw;
 417         struct mlx5_counter_stats_raw *raw_hw;
 418         /* The raw on HW working. */
 419 };
 420
 421 /* Memory management structure for group of counter statistics raws. */
 422 struct mlx5_counter_stats_mem_mng {
 423         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 424         struct mlx5_counter_stats_raw *raws;
 425         struct mlx5_devx_obj *dm;
 426         void *umem;
 427 };
 428
 429 /* Raw memory structure for the counter statistics values of a pool. */
 430 struct mlx5_counter_stats_raw {
 431         LIST_ENTRY(mlx5_counter_stats_raw) next;
 432         struct mlx5_counter_stats_mem_mng *mem_mng;
 433         volatile struct flow_counter_stats *data;
 434 };
 435
 436 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 437
 438 /* Counter global management structure. */
 439 struct mlx5_flow_counter_mng {
 440         volatile uint16_t n_valid; /* Number of valid pools. */
 441         uint16_t n; /* Number of pools. */
 442         uint16_t last_pool_idx; /* Last used pool index */
 443         int min_id; /* The minimum counter ID in the pools. */
 444         int max_id; /* The maximum counter ID in the pools. */
 445         rte_spinlock_t pool_update_sl; /* The pool update lock. */
 446         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 447         /* The counter free list lock. */
 448         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 449         /* Free counter list. */
 450         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 451         struct mlx5_counter_stats_mem_mng *mem_mng;
 452         /* Hold the memory management for the next allocated pools raws. */
 453         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 454         uint8_t pending_queries;
 455         uint16_t pool_index;
 456         uint8_t query_thread_on;
 457         bool relaxed_ordering_read;
 458         bool relaxed_ordering_write;
 459         bool counter_fallback; /* Use counter fallback management. */
 460         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 461         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 462 };
 463
 464 /* ASO structures. */
 465 #define MLX5_ASO_QUEUE_LOG_DESC 10
 466
 467 struct mlx5_aso_cq {
 468         uint16_t log_desc_n;
 469         uint32_t cq_ci:24;
 470         struct mlx5_devx_cq cq_obj;
 471         uint64_t errors;
 472 };
 473
 474 struct mlx5_aso_devx_mr {
 475         void *buf;
 476         uint64_t length;
 477         struct mlx5dv_devx_umem *umem;
 478         struct mlx5_devx_obj *mkey;
 479         bool is_indirect;
 480 };
 481
 482 struct mlx5_aso_sq_elem {
 483         struct mlx5_aso_age_pool *pool;
 484         uint16_t burst_size;
 485 };
 486
 487 struct mlx5_aso_sq {
 488         uint16_t log_desc_n;
 489         struct mlx5_aso_cq cq;
 490         struct mlx5_devx_sq sq_obj;
 491         volatile uint64_t *uar_addr;
 492         struct mlx5_aso_devx_mr mr;
 493         uint16_t pi;
 494         uint32_t head;
 495         uint32_t tail;
 496         uint32_t sqn;
 497         struct mlx5_aso_sq_elem elts[1 << MLX5_ASO_QUEUE_LOG_DESC];
 498         uint16_t next; /* Pool index of the next pool to query. */
 499 };
 500
 501 struct mlx5_aso_age_action {
 502         LIST_ENTRY(mlx5_aso_age_action) next;
 503         void *dr_action;
 504         uint32_t refcnt;
 505         /* Following fields relevant only when action is active. */
 506         uint16_t offset; /* Offset of ASO Flow Hit flag in DevX object. */
 507         struct mlx5_age_param age_params;
 508 };
 509
 510 #define MLX5_ASO_AGE_ACTIONS_PER_POOL 512
 511
 512 struct mlx5_aso_age_pool {
 513         struct mlx5_devx_obj *flow_hit_aso_obj;
 514         uint16_t index; /* Pool index in pools array. */
 515         uint64_t time_of_last_age_check; /* In seconds. */
 516         struct mlx5_aso_age_action actions[MLX5_ASO_AGE_ACTIONS_PER_POOL];
 517 };
 518
 519 LIST_HEAD(aso_age_list, mlx5_aso_age_action);
 520
 521 struct mlx5_aso_age_mng {
 522         struct mlx5_aso_age_pool **pools;
 523         uint16_t n; /* Total number of pools. */
 524         uint16_t next; /* Number of pools in use, index of next free pool. */
 525         rte_spinlock_t resize_sl; /* Lock for resize objects. */
 526         rte_spinlock_t free_sl; /* Lock for free list access. */
 527         struct aso_age_list free; /* Free age actions list - ready to use. */
 528         struct mlx5_aso_sq aso_sq; /* ASO queue objects. */
 529 };
 530
 531 #define MLX5_AGE_EVENT_NEW              1
 532 #define MLX5_AGE_TRIGGER                2
 533 #define MLX5_AGE_SET(age_info, BIT) \
 534         ((age_info)->flags |= (1 << (BIT)))
 535 #define MLX5_AGE_GET(age_info, BIT) \
 536         ((age_info)->flags & (1 << (BIT)))
 537 #define GET_PORT_AGE_INFO(priv) \
 538         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 539 /* Current time in seconds. */
 540 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 541
 542 /* Aging information for per port. */
 543 struct mlx5_age_info {
 544         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 545         struct mlx5_counters aged_counters; /* Aged counter list. */
 546         struct aso_age_list aged_aso; /* Aged ASO actions list. */
 547         rte_spinlock_t aged_sl; /* Aged flow list lock. */
 548 };
 549
 550 /* Per port data of shared IB device. */
 551 struct mlx5_dev_shared_port {
 552         uint32_t ih_port_id;
 553         uint32_t devx_ih_port_id;
 554         /*
 555          * Interrupt handler port_id. Used by shared interrupt
 556          * handler to find the corresponding rte_eth device
 557          * by IB port index. If value is equal or greater
 558          * RTE_MAX_ETHPORTS it means there is no subhandler
 559          * installed for specified IB port index.
 560          */
 561         struct mlx5_age_info age_info;
 562         /* Aging information for per port. */
 563 };
 564
 565 /* Table key of the hash organization. */
 566 union mlx5_flow_tbl_key {
 567         struct {
 568                 /* Table ID should be at the lowest address. */
 569                 uint32_t table_id;      /**< ID of the table. */
 570                 uint16_t dummy;         /**< Dummy table for DV API. */
 571                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 572                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 573         };
 574         uint64_t v64;                   /**< full 64bits value of key */
 575 };
 576
 577 /* Table structure. */
 578 struct mlx5_flow_tbl_resource {
 579         void *obj; /**< Pointer to DR table object. */
 580         uint32_t refcnt; /**< Reference counter. */
 581 };
 582
 583 #define MLX5_MAX_TABLES UINT16_MAX
 584 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 585 /* Reserve the last two tables for metadata register copy. */
 586 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 587 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 588 /* Tables for metering splits should be added here. */
 589 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 590 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 591 #define MLX5_MAX_TABLES_EXTERNAL MLX5_FLOW_TABLE_LEVEL_METER
 592 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 593 #define MLX5_FLOW_TABLE_FACTOR 10
 594
 595 /* ID generation structure. */
 596 struct mlx5_flow_id_pool {
 597         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 598         uint32_t base_index;
 599         /**< The next index that can be used without any free elements. */
 600         uint32_t *curr; /**< Pointer to the index to pop. */
 601         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 602         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 603 };
 604
 605 /* Tx pacing queue structure - for Clock and Rearm queues. */
 606 struct mlx5_txpp_wq {
 607         /* Completion Queue related data.*/
 608         struct mlx5_devx_cq cq_obj;
 609         uint32_t cq_ci:24;
 610         uint32_t arm_sn:2;
 611         /* Send Queue related data.*/
 612         struct mlx5_devx_sq sq_obj;
 613         uint16_t sq_size; /* Number of WQEs in the queue. */
 614         uint16_t sq_ci; /* Next WQE to execute. */
 615 };
 616
 617 /* Tx packet pacing internal timestamp. */
 618 struct mlx5_txpp_ts {
 619         uint64_t ci_ts;
 620         uint64_t ts;
 621 };
 622
 623 /* Tx packet pacing structure. */
 624 struct mlx5_dev_txpp {
 625         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 626         uint32_t refcnt; /* Pacing reference counter. */
 627         uint32_t freq; /* Timestamp frequency, Hz. */
 628         uint32_t tick; /* Completion tick duration in nanoseconds. */
 629         uint32_t test; /* Packet pacing test mode. */
 630         int32_t skew; /* Scheduling skew. */
 631         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 632         void *echan; /* Event Channel. */
 633         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 634         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 635         void *pp; /* Packet pacing context. */
 636         uint16_t pp_id; /* Packet pacing context index. */
 637         uint16_t ts_n; /* Number of captured timestamps. */
 638         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 639         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 640         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 641         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 642         /* Statistics counters. */
 643         uint64_t err_miss_int; /* Missed service interrupt. */
 644         uint64_t err_rearm_queue; /* Rearm Queue errors. */
 645         uint64_t err_clock_queue; /* Clock Queue errors. */
 646         uint64_t err_ts_past; /* Timestamp in the past. */
 647         uint64_t err_ts_future; /* Timestamp in the distant future. */
 648 };
 649
 650 /* Supported flex parser profile ID. */
 651 enum mlx5_flex_parser_profile_id {
 652         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 653         MLX5_FLEX_PARSER_MAX = 8,
 654 };
 655
 656 /* Sample ID information of flex parser structure. */
 657 struct mlx5_flex_parser_profiles {
 658         uint32_t num;           /* Actual number of samples. */
 659         uint32_t ids[8];        /* Sample IDs for this profile. */
 660         uint8_t offset[8];      /* Bytes offset of each parser. */
 661         void *obj;              /* Flex parser node object. */
 662 };
 663
 664 /*
 665  * Shared Infiniband device context for Master/Representors
 666  * which belong to same IB device with multiple IB ports.
 667  **/
 668 struct mlx5_dev_ctx_shared {
 669         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 670         uint32_t refcnt;
 671         uint16_t bond_dev; /* Bond primary device id. */
 672         uint32_t devx:1; /* Opened with DV. */
 673         uint32_t flow_hit_aso_en:1; /* Flow Hit ASO is supported. */
 674         uint32_t max_port; /* Maximal IB device port index. */
 675         void *ctx; /* Verbs/DV/DevX context. */
 676         void *pd; /* Protection Domain. */
 677         uint32_t pdn; /* Protection Domain number. */
 678         uint32_t tdn; /* Transport Domain number. */
 679         char ibdev_name[MLX5_FS_NAME_MAX]; /* SYSFS dev name. */
 680         char ibdev_path[MLX5_FS_PATH_MAX]; /* SYSFS dev path for secondary */
 681         struct mlx5_dev_attr device_attr; /* Device properties. */
 682         int numa_node; /* Numa node of backing physical device. */
 683         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 684         /**< Called by memory event callback. */
 685         struct mlx5_mr_share_cache share_cache;
 686         /* Packet pacing related structure. */
 687         struct mlx5_dev_txpp txpp;
 688         /* Shared DV/DR flow data section. */
 689         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 690         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 691         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 692         void *fdb_domain; /* FDB Direct Rules name space handle. */
 693         void *rx_domain; /* RX Direct Rules name space handle. */
 694         void *tx_domain; /* TX Direct Rules name space handle. */
 695 #ifndef RTE_ARCH_64
 696         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 697         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 698         /* UAR same-page access control required in 32bit implementations. */
 699 #endif
 700         struct mlx5_hlist *flow_tbls;
 701         struct mlx5_flow_tunnel_hub *tunnel_hub;
 702         /* Direct Rules tables for FDB, NIC TX+RX */
 703         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 704         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 705         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 706         struct mlx5_hlist *modify_cmds;
 707         struct mlx5_hlist *tag_table;
 708         struct mlx5_cache_list port_id_action_list; /* Port ID action cache. */
 709         struct mlx5_cache_list push_vlan_action_list; /* Push VLAN actions. */
 710         struct mlx5_cache_list sample_action_list; /* List of sample actions. */
 711         struct mlx5_cache_list dest_array_list;
 712         /* List of destination array actions. */
 713         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 714         void *default_miss_action; /* Default miss action. */
 715         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 716         /* Memory Pool for mlx5 flow resources. */
 717         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 718         /* Shared interrupt handler section. */
 719         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 720         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 721         void *devx_comp; /* DEVX async comp obj. */
 722         struct mlx5_devx_obj *tis; /* TIS object. */
 723         struct mlx5_devx_obj *td; /* Transport domain. */
 724         void *tx_uar; /* Tx/packet pacing shared UAR. */
 725         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 726         /* Flex parser profiles information. */
 727         void *devx_rx_uar; /* DevX UAR for Rx. */
 728         struct mlx5_aso_age_mng *aso_age_mng;
 729         /* Management data for aging mechanism using ASO Flow Hit. */
 730         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 731 };
 732
 733 /* Per-process private structure. */
 734 struct mlx5_proc_priv {
 735         size_t uar_table_sz;
 736         /* Size of UAR register table. */
 737         void *uar_table[];
 738         /* Table of UAR registers for each process. */
 739 };
 740
 741 /* MTR profile list. */
 742 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 743 /* MTR list. */
 744 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 745
 746 /* RSS description. */
 747 struct mlx5_flow_rss_desc {
 748         uint32_t level;
 749         uint32_t queue_num; /**< Number of entries in @p queue. */
 750         uint64_t types; /**< Specific RSS hash types (see ETH_RSS_*). */
 751         uint64_t hash_fields; /* Verbs Hash fields. */
 752         uint8_t key[MLX5_RSS_HASH_KEY_LEN]; /**< RSS hash key. */
 753         uint32_t key_len; /**< RSS hash key len. */
 754         uint32_t tunnel; /**< Queue in tunnel. */
 755         uint32_t shared_rss; /**< Shared RSS index. */
 756         struct mlx5_ind_table_obj *ind_tbl;
 757         /**< Indirection table for shared RSS hash RX queues. */
 758         union {
 759                 uint16_t *queue; /**< Destination queues. */
 760                 const uint16_t *const_q; /**< Const pointer convert. */
 761         };
 762 };
 763
 764 #define MLX5_PROC_PRIV(port_id) \
 765         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 766
 767 /* Verbs/DevX Rx queue elements. */
 768 struct mlx5_rxq_obj {
 769         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 770         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 771         int fd; /* File descriptor for event channel */
 772         RTE_STD_C11
 773         union {
 774                 struct {
 775                         void *wq; /* Work Queue. */
 776                         void *ibv_cq; /* Completion Queue. */
 777                         void *ibv_channel;
 778                 };
 779                 struct {
 780                         struct mlx5_devx_obj *rq; /* DevX Rx Queue object. */
 781                         struct mlx5_devx_cq cq_obj; /* DevX CQ object. */
 782                         void *devx_channel;
 783                 };
 784         };
 785 };
 786
 787 /* Indirection table. */
 788 struct mlx5_ind_table_obj {
 789         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 790         uint32_t refcnt; /* Reference counter. */
 791         RTE_STD_C11
 792         union {
 793                 void *ind_table; /**< Indirection table. */
 794                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 795         };
 796         uint32_t queues_n; /**< Number of queues in the list. */
 797         uint16_t *queues; /**< Queue list. */
 798 };
 799
 800 /* Hash Rx queue. */
 801 __extension__
 802 struct mlx5_hrxq {
 803         struct mlx5_cache_entry entry; /* Cache entry. */
 804         uint32_t standalone:1; /* This object used in shared action. */
 805         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 806         RTE_STD_C11
 807         union {
 808                 void *qp; /* Verbs queue pair. */
 809                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 810         };
 811 #if defined(HAVE_IBV_FLOW_DV_SUPPORT) || !defined(HAVE_INFINIBAND_VERBS_H)
 812         void *action; /* DV QP action pointer. */
 813 #endif
 814         uint64_t hash_fields; /* Verbs Hash fields. */
 815         uint32_t rss_key_len; /* Hash key length in bytes. */
 816         uint32_t idx; /* Hash Rx queue index. */
 817         uint8_t rss_key[]; /* Hash key. */
 818 };
 819
 820 /* Verbs/DevX Tx queue elements. */
 821 struct mlx5_txq_obj {
 822         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 823         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 824         RTE_STD_C11
 825         union {
 826                 struct {
 827                         void *cq; /* Completion Queue. */
 828                         void *qp; /* Queue Pair. */
 829                 };
 830                 struct {
 831                         struct mlx5_devx_obj *sq;
 832                         /* DevX object for Sx queue. */
 833                         struct mlx5_devx_obj *tis; /* The TIS object. */
 834                 };
 835                 struct {
 836                         struct rte_eth_dev *dev;
 837                         struct mlx5_devx_cq cq_obj;
 838                         /* DevX CQ object and its resources. */
 839                         struct mlx5_devx_sq sq_obj;
 840                         /* DevX SQ object and its resources. */
 841                 };
 842         };
 843 };
 844
 845 enum mlx5_rxq_modify_type {
 846         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
 847         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 848         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
 849         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 850 };
 851
 852 enum mlx5_txq_modify_type {
 853         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 854         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 855         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
 856 };
 857
 858 /* HW objects operations structure. */
 859 struct mlx5_obj_ops {
 860         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
 861         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 862         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
 863         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
 864         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
 865         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
 866                              struct mlx5_ind_table_obj *ind_tbl);
 867         int (*ind_table_modify)(struct rte_eth_dev *dev,
 868                                 const unsigned int log_n,
 869                                 const uint16_t *queues, const uint32_t queues_n,
 870                                 struct mlx5_ind_table_obj *ind_tbl);
 871         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
 872         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 873                         int tunnel __rte_unused);
 874         int (*hrxq_modify)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 875                            const uint8_t *rss_key,
 876                            uint64_t hash_fields,
 877                            const struct mlx5_ind_table_obj *ind_tbl);
 878         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
 879         int (*drop_action_create)(struct rte_eth_dev *dev);
 880         void (*drop_action_destroy)(struct rte_eth_dev *dev);
 881         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 882         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
 883                               enum mlx5_txq_modify_type type, uint8_t dev_port);
 884         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
 885 };
 886
 887 #define MLX5_RSS_HASH_FIELDS_LEN RTE_DIM(mlx5_rss_hash_fields)
 888
 889 /* MR operations structure. */
 890 struct mlx5_mr_ops {
 891         mlx5_reg_mr_t reg_mr;
 892         mlx5_dereg_mr_t dereg_mr;
 893 };
 894
 895 struct mlx5_priv {
 896         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 897         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 898         uint32_t dev_port; /* Device port number. */
 899         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 900         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 901         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 902         /* Bit-field of MAC addresses owned by the PMD. */
 903         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 904         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 905         /* Device properties. */
 906         uint16_t mtu; /* Configured MTU. */
 907         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 908         unsigned int representor:1; /* Device is a port representor. */
 909         unsigned int master:1; /* Device is a E-Switch master. */
 910         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
 911         unsigned int mtr_en:1; /* Whether support meter. */
 912         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 913         unsigned int sampler_en:1; /* Whether support sampler. */
 914         uint16_t domain_id; /* Switch domain identifier. */
 915         uint16_t vport_id; /* Associated VF vport index (if any). */
 916         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 917         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 918         int32_t representor_id; /* Port representor identifier. */
 919         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 920         unsigned int if_index; /* Associated kernel network device index. */
 921         uint32_t bond_ifindex; /**< Bond interface index. */
 922         char bond_name[MLX5_NAMESIZE]; /**< Bond interface name. */
 923         /* RX/TX queues. */
 924         unsigned int rxqs_n; /* RX queues array size. */
 925         unsigned int txqs_n; /* TX queues array size. */
 926         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 927         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 928         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 929         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 930         unsigned int (*reta_idx)[]; /* RETA index table. */
 931         unsigned int reta_idx_n; /* RETA index size. */
 932         struct mlx5_drop drop_queue; /* Flow drop queues. */
 933         uint32_t flows; /* RTE Flow rules. */
 934         uint32_t ctrl_flows; /* Control flow rules. */
 935         rte_spinlock_t flow_list_lock;
 936         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
 937         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 938         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 939         struct mlx5_cache_list hrxqs; /* Hash Rx queues. */
 940         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 941         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 942         /* Indirection tables. */
 943         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 944         /* Pointer to next element. */
 945         uint32_t refcnt; /**< Reference counter. */
 946         /**< Verbs modify header action object. */
 947         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 948         uint8_t max_lro_msg_size;
 949         /* Tags resources cache. */
 950         uint32_t link_speed_capa; /* Link speed capabilities. */
 951         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 952         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 953         struct mlx5_dev_config config; /* Device configuration. */
 954         /* Context for Verbs allocator. */
 955         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 956         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 957         struct mlx5_dbr_page_list dbrpgs; /* Door-bell pages. */
 958         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 959         struct mlx5_hlist *mreg_cp_tbl;
 960         /* Hash table of Rx metadata register copy table. */
 961         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 962         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 963         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 964         struct mlx5_flow_meters flow_meters; /* MTR list. */
 965         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 966         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 967         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 968         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 969         rte_spinlock_t shared_act_sl; /* Shared actions spinlock. */
 970         uint32_t rss_shared_actions; /* RSS shared actions. */
 971 };
 972
 973 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 974 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 975
 976 struct rte_hairpin_peer_info {
 977         uint32_t qp_id;
 978         uint32_t vhca_id;
 979         uint16_t peer_q;
 980         uint16_t tx_explicit;
 981         uint16_t manual_bind;
 982 };
 983
 984 /* mlx5.c */
 985
 986 int mlx5_getenv_int(const char *);
 987 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 988 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 989                               struct rte_eth_udp_tunnel *udp_tunnel);
 990 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 991 int mlx5_dev_close(struct rte_eth_dev *dev);
 992 void mlx5_age_event_prepare(struct mlx5_dev_ctx_shared *sh);
 993
 994 /* Macro to iterate over all valid ports for mlx5 driver. */
 995 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 996         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 997              port_id < RTE_MAX_ETHPORTS; \
 998              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 999 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
1000 struct mlx5_dev_ctx_shared *
1001 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
1002                            const struct mlx5_dev_config *config);
1003 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
1004 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
1005 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
1006 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
1007                          struct mlx5_dev_config *config);
1008 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
1009 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
1010                                   struct mlx5_dev_config *config);
1011 int mlx5_dev_configure(struct rte_eth_dev *dev);
1012 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
1013 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
1014 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1015 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1016                          struct rte_eth_hairpin_cap *cap);
1017 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
1018 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
1019 int mlx5_flow_aso_age_mng_init(struct mlx5_dev_ctx_shared *sh);
1020
1021 /* mlx5_ethdev.c */
1022
1023 int mlx5_dev_configure(struct rte_eth_dev *dev);
1024 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
1025                         size_t fw_size);
1026 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
1027                        struct rte_eth_dev_info *info);
1028 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
1029 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1030 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
1031                          struct rte_eth_hairpin_cap *cap);
1032 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
1033 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
1034 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
1035 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
1036
1037 /* mlx5_ethdev_os.c */
1038
1039 int mlx5_get_ifname(const struct rte_eth_dev *dev,
1040                         char (*ifname)[MLX5_NAMESIZE]);
1041 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
1042 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
1043 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
1044 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
1045 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
1046 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
1047 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
1048                            struct rte_eth_fc_conf *fc_conf);
1049 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
1050                            struct rte_eth_fc_conf *fc_conf);
1051 void mlx5_dev_interrupt_handler(void *arg);
1052 void mlx5_dev_interrupt_handler_devx(void *arg);
1053 int mlx5_set_link_down(struct rte_eth_dev *dev);
1054 int mlx5_set_link_up(struct rte_eth_dev *dev);
1055 int mlx5_is_removed(struct rte_eth_dev *dev);
1056 int mlx5_sysfs_switch_info(unsigned int ifindex,
1057                            struct mlx5_switch_info *info);
1058 void mlx5_translate_port_name(const char *port_name_in,
1059                               struct mlx5_switch_info *port_info_out);
1060 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
1061                                    rte_intr_callback_fn cb_fn, void *cb_arg);
1062 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
1063                          char *ifname);
1064 int mlx5_get_module_info(struct rte_eth_dev *dev,
1065                          struct rte_eth_dev_module_info *modinfo);
1066 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
1067                            struct rte_dev_eeprom_info *info);
1068 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
1069                           const char *ctr_name, uint64_t *stat);
1070 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
1071 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
1072 void mlx5_os_stats_init(struct rte_eth_dev *dev);
1073
1074 /* mlx5_mac.c */
1075
1076 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1077 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1078                       uint32_t index, uint32_t vmdq);
1079 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
1080 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
1081                         struct rte_ether_addr *mc_addr_set,
1082                         uint32_t nb_mc_addr);
1083
1084 /* mlx5_rss.c */
1085
1086 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
1087                          struct rte_eth_rss_conf *rss_conf);
1088 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
1089                            struct rte_eth_rss_conf *rss_conf);
1090 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
1091 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
1092                             struct rte_eth_rss_reta_entry64 *reta_conf,
1093                             uint16_t reta_size);
1094 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
1095                              struct rte_eth_rss_reta_entry64 *reta_conf,
1096                              uint16_t reta_size);
1097
1098 /* mlx5_rxmode.c */
1099
1100 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1101 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1102 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1103 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1104
1105 /* mlx5_stats.c */
1106
1107 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1108 int mlx5_stats_reset(struct rte_eth_dev *dev);
1109 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1110                     unsigned int n);
1111 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1112 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1113                           struct rte_eth_xstat_name *xstats_names,
1114                           unsigned int n);
1115
1116 /* mlx5_vlan.c */
1117
1118 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1119 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1120 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1121
1122 /* mlx5_vlan_os.c */
1123
1124 void mlx5_vlan_vmwa_exit(void *ctx);
1125 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1126                             struct mlx5_vf_vlan *vf_vlan);
1127 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1128                             struct mlx5_vf_vlan *vf_vlan);
1129 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1130
1131 /* mlx5_trigger.c */
1132
1133 int mlx5_dev_start(struct rte_eth_dev *dev);
1134 int mlx5_dev_stop(struct rte_eth_dev *dev);
1135 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1136 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1137 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1138 int mlx5_hairpin_queue_peer_update(struct rte_eth_dev *dev, uint16_t peer_queue,
1139                                    struct rte_hairpin_peer_info *current_info,
1140                                    struct rte_hairpin_peer_info *peer_info,
1141                                    uint32_t direction);
1142 int mlx5_hairpin_queue_peer_bind(struct rte_eth_dev *dev, uint16_t cur_queue,
1143                                  struct rte_hairpin_peer_info *peer_info,
1144                                  uint32_t direction);
1145 int mlx5_hairpin_queue_peer_unbind(struct rte_eth_dev *dev, uint16_t cur_queue,
1146                                    uint32_t direction);
1147 int mlx5_hairpin_bind(struct rte_eth_dev *dev, uint16_t rx_port);
1148 int mlx5_hairpin_unbind(struct rte_eth_dev *dev, uint16_t rx_port);
1149 int mlx5_hairpin_get_peer_ports(struct rte_eth_dev *dev, uint16_t *peer_ports,
1150                                 size_t len, uint32_t direction);
1151
1152 /* mlx5_flow.c */
1153
1154 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1155 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1156 void mlx5_flow_print(struct rte_flow *flow);
1157 int mlx5_flow_validate(struct rte_eth_dev *dev,
1158                        const struct rte_flow_attr *attr,
1159                        const struct rte_flow_item items[],
1160                        const struct rte_flow_action actions[],
1161                        struct rte_flow_error *error);
1162 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1163                                   const struct rte_flow_attr *attr,
1164                                   const struct rte_flow_item items[],
1165                                   const struct rte_flow_action actions[],
1166                                   struct rte_flow_error *error);
1167 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1168                       struct rte_flow_error *error);
1169 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1170 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1171 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1172                     const struct rte_flow_action *action, void *data,
1173                     struct rte_flow_error *error);
1174 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1175                       struct rte_flow_error *error);
1176 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
1177                          enum rte_filter_type filter_type,
1178                          enum rte_filter_op filter_op,
1179                          void *arg);
1180 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1181 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1182 int mlx5_flow_verify(struct rte_eth_dev *dev);
1183 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1184 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1185                         struct rte_flow_item_eth *eth_spec,
1186                         struct rte_flow_item_eth *eth_mask,
1187                         struct rte_flow_item_vlan *vlan_spec,
1188                         struct rte_flow_item_vlan *vlan_mask);
1189 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1190                    struct rte_flow_item_eth *eth_spec,
1191                    struct rte_flow_item_eth *eth_mask);
1192 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1193 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1194 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1195 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1196 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1197                                        uint64_t async_id, int status);
1198 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1199 void mlx5_flow_query_alarm(void *arg);
1200 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1201 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1202 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1203                        bool clear, uint64_t *pkts, uint64_t *bytes);
1204 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
1205                        struct rte_flow_error *error);
1206 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1207 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1208                         uint32_t nb_contexts, struct rte_flow_error *error);
1209
1210 /* mlx5_mp_os.c */
1211
1212 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1213                               const void *peer);
1214 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1215                                 const void *peer);
1216 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1217 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1218 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1219                                  enum mlx5_mp_req_type req_type);
1220
1221 /* mlx5_socket.c */
1222
1223 int mlx5_pmd_socket_init(void);
1224
1225 /* mlx5_flow_meter.c */
1226
1227 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1228 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
1229                                              uint32_t meter_id);
1230 struct mlx5_flow_meter *mlx5_flow_meter_attach
1231                                         (struct mlx5_priv *priv,
1232                                          uint32_t meter_id,
1233                                          const struct rte_flow_attr *attr,
1234                                          struct rte_flow_error *error);
1235 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
1236
1237 /* mlx5_os.c */
1238 struct rte_pci_driver;
1239 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1240 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1241 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1242                          const struct mlx5_dev_config *config,
1243                          struct mlx5_dev_ctx_shared *sh);
1244 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1245 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1246                        struct rte_pci_device *pci_dev);
1247 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1248 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1249 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1250                            mlx5_dereg_mr_t *dereg_mr_cb);
1251 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1252 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1253                          uint32_t index);
1254 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1255                                struct rte_ether_addr *mac_addr,
1256                                int vf_index);
1257 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1258 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1259 int mlx5_os_set_nonblock_channel_fd(int fd);
1260 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1261
1262 /* mlx5_txpp.c */
1263
1264 int mlx5_txpp_start(struct rte_eth_dev *dev);
1265 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1266 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1267 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1268                          struct rte_eth_xstat *stats,
1269                          unsigned int n, unsigned int n_used);
1270 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1271 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1272                                struct rte_eth_xstat_name *xstats_names,
1273                                unsigned int n, unsigned int n_used);
1274 void mlx5_txpp_interrupt_handler(void *cb_arg);
1275
1276 /* mlx5_rxtx.c */
1277
1278 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1279
1280 /* mlx5_flow_age.c */
1281
1282 int mlx5_aso_queue_init(struct mlx5_dev_ctx_shared *sh);
1283 int mlx5_aso_queue_start(struct mlx5_dev_ctx_shared *sh);
1284 int mlx5_aso_queue_stop(struct mlx5_dev_ctx_shared *sh);
1285 void mlx5_aso_queue_uninit(struct mlx5_dev_ctx_shared *sh);
1286
1287 #endif /* RTE_PMD_MLX5_H_ */