drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <netinet/in.h>
  14 #include <sys/queue.h>
  15
  16 #include <rte_pci.h>
  17 #include <rte_ether.h>
  18 #include <rte_ethdev_driver.h>
  19 #include <rte_rwlock.h>
  20 #include <rte_interrupts.h>
  21 #include <rte_errno.h>
  22 #include <rte_flow.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_common_mp.h>
  28 #include <mlx5_common_mr.h>
  29
  30 #include "mlx5_defs.h"
  31 #include "mlx5_utils.h"
  32 #include "mlx5_os.h"
  33 #include "mlx5_autoconf.h"
  34
  35 enum mlx5_ipool_index {
  36 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  37         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  38         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  39         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  40         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  41         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  42         MLX5_IPOOL_SAMPLE, /* Pool for sample resource. */
  43         MLX5_IPOOL_DEST_ARRAY, /* Pool for destination array resource. */
  44 #endif
  45         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  46         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  47         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  48         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  49         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  50         MLX5_IPOOL_MAX,
  51 };
  52
  53 /*
  54  * There are three reclaim memory mode supported.
  55  * 0(none) means no memory reclaim.
  56  * 1(light) means only PMD level reclaim.
  57  * 2(aggressive) means both PMD and rdma-core level reclaim.
  58  */
  59 enum mlx5_reclaim_mem_mode {
  60         MLX5_RCM_NONE, /* Don't reclaim memory. */
  61         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  62         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  63 };
  64
  65 /* Device attributes used in mlx5 PMD */
  66 struct mlx5_dev_attr {
  67         uint64_t        device_cap_flags_ex;
  68         int             max_qp_wr;
  69         int             max_sge;
  70         int             max_cq;
  71         int             max_qp;
  72         uint32_t        raw_packet_caps;
  73         uint32_t        max_rwq_indirection_table_size;
  74         uint32_t        max_tso;
  75         uint32_t        tso_supported_qpts;
  76         uint64_t        flags;
  77         uint64_t        comp_mask;
  78         uint32_t        sw_parsing_offloads;
  79         uint32_t        min_single_stride_log_num_of_bytes;
  80         uint32_t        max_single_stride_log_num_of_bytes;
  81         uint32_t        min_single_wqe_log_num_of_strides;
  82         uint32_t        max_single_wqe_log_num_of_strides;
  83         uint32_t        stride_supported_qpts;
  84         uint32_t        tunnel_offloads_caps;
  85         char            fw_ver[64];
  86 };
  87
  88 /** Data associated with devices to spawn. */
  89 struct mlx5_dev_spawn_data {
  90         uint32_t ifindex; /**< Network interface index. */
  91         uint32_t max_port; /**< Device maximal port index. */
  92         uint32_t phys_port; /**< Device physical port index. */
  93         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
  94         struct mlx5_switch_info info; /**< Switch information. */
  95         void *phys_dev; /**< Associated physical device. */
  96         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
  97         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
  98 };
  99
 100 /** Key string for IPC. */
 101 #define MLX5_MP_NAME "net_mlx5_mp"
 102
 103
 104 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 105
 106 /* Shared data between primary and secondary processes. */
 107 struct mlx5_shared_data {
 108         rte_spinlock_t lock;
 109         /* Global spinlock for primary and secondary processes. */
 110         int init_done; /* Whether primary has done initialization. */
 111         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 112         struct mlx5_dev_list mem_event_cb_list;
 113         rte_rwlock_t mem_event_rwlock;
 114 };
 115
 116 /* Per-process data structure, not visible to other processes. */
 117 struct mlx5_local_data {
 118         int init_done; /* Whether a secondary has done initialization. */
 119 };
 120
 121 extern struct mlx5_shared_data *mlx5_shared_data;
 122
 123 /* Dev ops structs */
 124 extern const struct eth_dev_ops mlx5_os_dev_ops;
 125 extern const struct eth_dev_ops mlx5_os_dev_sec_ops;
 126 extern const struct eth_dev_ops mlx5_os_dev_ops_isolate;
 127
 128 struct mlx5_counter_ctrl {
 129         /* Name of the counter. */
 130         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 131         /* Name of the counter on the device table. */
 132         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 133         uint32_t dev:1; /**< Nonzero for dev counters. */
 134 };
 135
 136 struct mlx5_xstats_ctrl {
 137         /* Number of device stats. */
 138         uint16_t stats_n;
 139         /* Number of device stats identified by PMD. */
 140         uint16_t  mlx5_stats_n;
 141         /* Index in the device counters table. */
 142         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 143         uint64_t base[MLX5_MAX_XSTATS];
 144         uint64_t xstats[MLX5_MAX_XSTATS];
 145         uint64_t hw_stats[MLX5_MAX_XSTATS];
 146         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 147 };
 148
 149 struct mlx5_stats_ctrl {
 150         /* Base for imissed counter. */
 151         uint64_t imissed_base;
 152         uint64_t imissed;
 153 };
 154
 155 /* Default PMD specific parameter value. */
 156 #define MLX5_ARG_UNSET (-1)
 157
 158 #define MLX5_LRO_SUPPORTED(dev) \
 159         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 160
 161 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 162 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 163
 164 /* Maximal size of aggregated LRO packet. */
 165 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 166
 167 /* LRO configurations structure. */
 168 struct mlx5_lro_config {
 169         uint32_t supported:1; /* Whether LRO is supported. */
 170         uint32_t timeout; /* User configuration. */
 171 };
 172
 173 /*
 174  * Device configuration structure.
 175  *
 176  * Merged configuration from:
 177  *
 178  *  - Device capabilities,
 179  *  - User device parameters disabled features.
 180  */
 181 struct mlx5_dev_config {
 182         unsigned int hw_csum:1; /* Checksum offload is supported. */
 183         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 184         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 185         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 186         unsigned int hw_padding:1; /* End alignment padding is supported. */
 187         unsigned int vf:1; /* This is a VF. */
 188         unsigned int tunnel_en:1;
 189         /* Whether tunnel stateless offloads are supported. */
 190         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 191         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 192         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 193         unsigned int tso:1; /* Whether TSO is supported. */
 194         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 195         unsigned int mr_ext_memseg_en:1;
 196         /* Whether memseg should be extended for MR creation. */
 197         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 198         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 199         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 200         unsigned int dv_flow_en:1; /* Enable DV flow. */
 201         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 202         unsigned int lacp_by_user:1;
 203         /* Enable user to manage LACP traffic. */
 204         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 205         unsigned int devx:1; /* Whether devx interface is available or not. */
 206         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 207         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 208         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 209         unsigned int sys_mem_en:1; /* The default memory allocator. */
 210         unsigned int decap_en:1; /* Whether decap will be used or not. */
 211         struct {
 212                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 213                 unsigned int stride_num_n; /* Number of strides. */
 214                 unsigned int stride_size_n; /* Size of a stride. */
 215                 unsigned int min_stride_size_n; /* Min size of a stride. */
 216                 unsigned int max_stride_size_n; /* Max size of a stride. */
 217                 unsigned int max_memcpy_len;
 218                 /* Maximum packet size to memcpy Rx packets. */
 219                 unsigned int min_rxqs_num;
 220                 /* Rx queue count threshold to enable MPRQ. */
 221         } mprq; /* Configurations for Multi-Packet RQ. */
 222         int mps; /* Multi-packet send supported mode. */
 223         int dbnc; /* Skip doorbell register write barrier. */
 224         unsigned int flow_prio; /* Number of flow priorities. */
 225         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 226         /* Availibility of mreg_c's. */
 227         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 228         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 229         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 230         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 231         int txqs_inline; /* Queue number threshold for inlining. */
 232         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 233         int txq_inline_max; /* Max packet size for inlining with SEND. */
 234         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 235         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 236         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 237         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 238         struct mlx5_lro_config lro; /* LRO configuration. */
 239 };
 240
 241
 242 /**
 243  * Type of object being allocated.
 244  */
 245 enum mlx5_verbs_alloc_type {
 246         MLX5_VERBS_ALLOC_TYPE_NONE,
 247         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 248         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 249 };
 250
 251 /* Structure for VF VLAN workaround. */
 252 struct mlx5_vf_vlan {
 253         uint32_t tag:12;
 254         uint32_t created:1;
 255 };
 256
 257 /**
 258  * Verbs allocator needs a context to know in the callback which kind of
 259  * resources it is allocating.
 260  */
 261 struct mlx5_verbs_alloc_ctx {
 262         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 263         const void *obj; /* Pointer to the DPDK object. */
 264 };
 265
 266 /* Flow drop context necessary due to Verbs API. */
 267 struct mlx5_drop {
 268         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 269         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 270 };
 271
 272 #define MLX5_COUNTERS_PER_POOL 512
 273 #define MLX5_MAX_PENDING_QUERIES 4
 274 #define MLX5_CNT_CONTAINER_RESIZE 64
 275 #define MLX5_CNT_SHARED_OFFSET 0x80000000
 276 #define IS_SHARED_CNT(cnt) (!!((cnt) & MLX5_CNT_SHARED_OFFSET))
 277 #define IS_BATCH_CNT(cnt) (((cnt) & (MLX5_CNT_SHARED_OFFSET - 1)) >= \
 278                            MLX5_CNT_BATCH_OFFSET)
 279 #define CNT_SIZE (sizeof(struct mlx5_flow_counter))
 280 #define CNTEXT_SIZE (sizeof(struct mlx5_flow_counter_ext))
 281 #define AGE_SIZE (sizeof(struct mlx5_age_param))
 282 #define CNT_POOL_TYPE_EXT       (1 << 0)
 283 #define CNT_POOL_TYPE_AGE       (1 << 1)
 284
 285 #define IS_EXT_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_EXT)
 286 #define IS_AGE_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_AGE)
 287
 288 #define MLX5_CNT_LEN(pool) \
 289         (CNT_SIZE + \
 290         (IS_AGE_POOL(pool) ? AGE_SIZE : 0) + \
 291         (IS_EXT_POOL(pool) ? CNTEXT_SIZE : 0))
 292 #define MLX5_POOL_GET_CNT(pool, index) \
 293         ((struct mlx5_flow_counter *) \
 294         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 295 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 296         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 297         MLX5_CNT_LEN(pool)))
 298 /*
 299  * The pool index and offset of counter in the pool array makes up the
 300  * counter index. In case the counter is from pool 0 and offset 0, it
 301  * should plus 1 to avoid index 0, since 0 means invalid counter index
 302  * currently.
 303  */
 304 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 305         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 306 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) \
 307         ((struct mlx5_flow_counter_ext *)\
 308         ((uint8_t *)((cnt) + 1) + \
 309         (IS_AGE_POOL(pool) ? AGE_SIZE : 0)))
 310 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 311         MLX5_CNT_TO_CNT_EXT(pool, MLX5_POOL_GET_CNT((pool), (offset)))
 312 #define MLX5_CNT_TO_AGE(cnt) \
 313         ((struct mlx5_age_param *)((cnt) + 1))
 314 /*
 315  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 316  * defines. The pool size is 512, pool index should never reach
 317  * INT16_MAX.
 318  */
 319 #define POOL_IDX_INVALID UINT16_MAX
 320
 321 /* Age status. */
 322 enum {
 323         AGE_FREE, /* Initialized state. */
 324         AGE_CANDIDATE, /* Counter assigned to flows. */
 325         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 326 };
 327
 328 enum mlx5_counter_type {
 329         MLX5_COUNTER_TYPE_ORIGIN,
 330         MLX5_COUNTER_TYPE_AGE,
 331         MLX5_COUNTER_TYPE_MAX,
 332 };
 333
 334 /* Counter age parameter. */
 335 struct mlx5_age_param {
 336         uint16_t state; /**< Age state (atomically accessed). */
 337         uint16_t port_id; /**< Port id of the counter. */
 338         uint32_t timeout:24; /**< Aging timeout in seconds. */
 339         uint32_t sec_since_last_hit;
 340         /**< Time in seconds since last hit (atomically accessed). */
 341         void *context; /**< Flow counter age context. */
 342 };
 343
 344 struct flow_counter_stats {
 345         uint64_t hits;
 346         uint64_t bytes;
 347 };
 348
 349 /* Shared counters information for counters. */
 350 struct mlx5_flow_counter_shared {
 351         uint32_t ref_cnt; /**< Reference counter. */
 352         uint32_t id; /**< User counter ID. */
 353 };
 354
 355 struct mlx5_flow_counter_pool;
 356 /* Generic counters information. */
 357 struct mlx5_flow_counter {
 358         union {
 359                 /*
 360                  * User-defined counter shared info is only used during
 361                  * counter active time. And aging counter sharing is not
 362                  * supported, so active shared counter will not be chained
 363                  * to the aging list. For shared counter, only when it is
 364                  * released, the TAILQ entry memory will be used, at that
 365                  * time, shared memory is not used anymore.
 366                  */
 367                 TAILQ_ENTRY(mlx5_flow_counter) next;
 368                 /**< Pointer to the next flow counter structure. */
 369                 struct mlx5_flow_counter_shared shared_info;
 370                 /**< Shared counter information. */
 371         };
 372         union {
 373                 uint64_t hits; /**< Reset value of hits packets. */
 374                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 375         };
 376         uint64_t bytes; /**< Reset value of bytes. */
 377         void *action; /**< Pointer to the dv action. */
 378 };
 379
 380 /* Extend counters information for none batch fallback counters. */
 381 struct mlx5_flow_counter_ext {
 382         union {
 383 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 384                 struct ibv_counter_set *cs;
 385 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 386                 struct ibv_counters *cs;
 387 #endif
 388                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 389         };
 390 };
 391
 392 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 393
 394 /* Generic counter pool structure - query is in pool resolution. */
 395 struct mlx5_flow_counter_pool {
 396         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 397         struct mlx5_counters counters[2]; /* Free counter list. */
 398         union {
 399                 struct mlx5_devx_obj *min_dcs;
 400                 rte_atomic64_t a64_dcs;
 401         };
 402         /* The devx object of the minimum counter ID. */
 403         uint64_t time_of_last_age_check;
 404         /* System time (from rte_rdtsc()) read in the last aging check. */
 405         uint32_t index:29; /* Pool index in container. */
 406         uint32_t type:2; /* Memory type behind the counter array. */
 407         volatile uint32_t query_gen:1; /* Query round. */
 408         rte_spinlock_t sl; /* The pool lock. */
 409         struct mlx5_counter_stats_raw *raw;
 410         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 411 };
 412
 413 /* Memory management structure for group of counter statistics raws. */
 414 struct mlx5_counter_stats_mem_mng {
 415         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 416         struct mlx5_counter_stats_raw *raws;
 417         struct mlx5_devx_obj *dm;
 418         void *umem;
 419 };
 420
 421 /* Raw memory structure for the counter statistics values of a pool. */
 422 struct mlx5_counter_stats_raw {
 423         LIST_ENTRY(mlx5_counter_stats_raw) next;
 424         struct mlx5_counter_stats_mem_mng *mem_mng;
 425         volatile struct flow_counter_stats *data;
 426 };
 427
 428 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 429
 430 /* Counter global management structure. */
 431 struct mlx5_flow_counter_mng {
 432         rte_atomic16_t n_valid; /* Number of valid pools. */
 433         uint16_t n; /* Number of pools. */
 434         uint16_t last_pool_idx; /* Last used pool index */
 435         int min_id; /* The minimum counter ID in the pools. */
 436         int max_id; /* The maximum counter ID in the pools. */
 437         rte_spinlock_t resize_sl; /* The resize lock. */
 438         rte_spinlock_t csl[MLX5_COUNTER_TYPE_MAX];
 439         /* The counter free list lock. */
 440         struct mlx5_counters counters[MLX5_COUNTER_TYPE_MAX];
 441         /* Free counter list. */
 442         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 443         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 444         struct mlx5_counter_stats_mem_mng *mem_mng;
 445         /* Hold the memory management for the next allocated pools raws. */
 446         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 447         uint8_t pending_queries;
 448         uint16_t pool_index;
 449         uint8_t query_thread_on;
 450         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 451         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 452 };
 453
 454 /* Default miss action resource structure. */
 455 struct mlx5_flow_default_miss_resource {
 456         void *action; /* Pointer to the rdma-core action. */
 457         rte_atomic32_t refcnt; /* Default miss action reference counter. */
 458 };
 459
 460 #define MLX5_AGE_EVENT_NEW              1
 461 #define MLX5_AGE_TRIGGER                2
 462 #define MLX5_AGE_SET(age_info, BIT) \
 463         ((age_info)->flags |= (1 << (BIT)))
 464 #define MLX5_AGE_GET(age_info, BIT) \
 465         ((age_info)->flags & (1 << (BIT)))
 466 #define GET_PORT_AGE_INFO(priv) \
 467         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 468 /* Current time in seconds. */
 469 #define MLX5_CURR_TIME_SEC      (rte_rdtsc() / rte_get_tsc_hz())
 470
 471 /* Aging information for per port. */
 472 struct mlx5_age_info {
 473         uint8_t flags; /* Indicate if is new event or need to be triggered. */
 474         struct mlx5_counters aged_counters; /* Aged flow counter list. */
 475         rte_spinlock_t aged_sl; /* Aged flow counter list lock. */
 476 };
 477
 478 /* Per port data of shared IB device. */
 479 struct mlx5_dev_shared_port {
 480         uint32_t ih_port_id;
 481         uint32_t devx_ih_port_id;
 482         /*
 483          * Interrupt handler port_id. Used by shared interrupt
 484          * handler to find the corresponding rte_eth device
 485          * by IB port index. If value is equal or greater
 486          * RTE_MAX_ETHPORTS it means there is no subhandler
 487          * installed for specified IB port index.
 488          */
 489         struct mlx5_age_info age_info;
 490         /* Aging information for per port. */
 491 };
 492
 493 /* Table key of the hash organization. */
 494 union mlx5_flow_tbl_key {
 495         struct {
 496                 /* Table ID should be at the lowest address. */
 497                 uint32_t table_id;      /**< ID of the table. */
 498                 uint16_t reserved;      /**< must be zero for comparison. */
 499                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 500                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 501         };
 502         uint64_t v64;                   /**< full 64bits value of key */
 503 };
 504
 505 /* Table structure. */
 506 struct mlx5_flow_tbl_resource {
 507         void *obj; /**< Pointer to DR table object. */
 508         rte_atomic32_t refcnt; /**< Reference counter. */
 509 };
 510
 511 #define MLX5_MAX_TABLES UINT16_MAX
 512 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 513 /* Reserve the last two tables for metadata register copy. */
 514 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 515 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 516 /* Tables for metering splits should be added here. */
 517 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 518 #define MLX5_FLOW_TABLE_LEVEL_METER (MLX5_MAX_TABLES - 4)
 519 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (MLX5_MAX_TABLES - 3)
 520 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 521 #define MLX5_FLOW_TABLE_FACTOR 10
 522
 523 /* ID generation structure. */
 524 struct mlx5_flow_id_pool {
 525         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 526         uint32_t base_index;
 527         /**< The next index that can be used without any free elements. */
 528         uint32_t *curr; /**< Pointer to the index to pop. */
 529         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 530         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 531 };
 532
 533 /* Tx pacing queue structure - for Clock and Rearm queues. */
 534 struct mlx5_txpp_wq {
 535         /* Completion Queue related data.*/
 536         struct mlx5_devx_obj *cq;
 537         void *cq_umem;
 538         union {
 539                 volatile void *cq_buf;
 540                 volatile struct mlx5_cqe *cqes;
 541         };
 542         volatile uint32_t *cq_dbrec;
 543         uint32_t cq_ci:24;
 544         uint32_t arm_sn:2;
 545         /* Send Queue related data.*/
 546         struct mlx5_devx_obj *sq;
 547         void *sq_umem;
 548         union {
 549                 volatile void *sq_buf;
 550                 volatile struct mlx5_wqe *wqes;
 551         };
 552         uint16_t sq_size; /* Number of WQEs in the queue. */
 553         uint16_t sq_ci; /* Next WQE to execute. */
 554         volatile uint32_t *sq_dbrec;
 555 };
 556
 557 /* Tx packet pacing internal timestamp. */
 558 struct mlx5_txpp_ts {
 559         rte_atomic64_t ci_ts;
 560         rte_atomic64_t ts;
 561 };
 562
 563 /* Tx packet pacing structure. */
 564 struct mlx5_dev_txpp {
 565         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 566         uint32_t refcnt; /* Pacing reference counter. */
 567         uint32_t freq; /* Timestamp frequency, Hz. */
 568         uint32_t tick; /* Completion tick duration in nanoseconds. */
 569         uint32_t test; /* Packet pacing test mode. */
 570         int32_t skew; /* Scheduling skew. */
 571         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 572         void *echan; /* Event Channel. */
 573         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 574         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 575         void *pp; /* Packet pacing context. */
 576         uint16_t pp_id; /* Packet pacing context index. */
 577         uint16_t ts_n; /* Number of captured timestamps. */
 578         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 579         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 580         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 581         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 582         /* Statistics counters. */
 583         rte_atomic32_t err_miss_int; /* Missed service interrupt. */
 584         rte_atomic32_t err_rearm_queue; /* Rearm Queue errors. */
 585         rte_atomic32_t err_clock_queue; /* Clock Queue errors. */
 586         rte_atomic32_t err_ts_past; /* Timestamp in the past. */
 587         rte_atomic32_t err_ts_future; /* Timestamp in the distant future. */
 588 };
 589
 590 /* Supported flex parser profile ID. */
 591 enum mlx5_flex_parser_profile_id {
 592         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 593         MLX5_FLEX_PARSER_MAX = 8,
 594 };
 595
 596 /* Sample ID information of flex parser structure. */
 597 struct mlx5_flex_parser_profiles {
 598         uint32_t num;           /* Actual number of samples. */
 599         uint32_t ids[8];        /* Sample IDs for this profile. */
 600         uint8_t offset[8];      /* Bytes offset of each parser. */
 601         void *obj;              /* Flex parser node object. */
 602 };
 603
 604 /*
 605  * Shared Infiniband device context for Master/Representors
 606  * which belong to same IB device with multiple IB ports.
 607  **/
 608 struct mlx5_dev_ctx_shared {
 609         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 610         uint32_t refcnt;
 611         uint32_t devx:1; /* Opened with DV. */
 612         uint32_t eqn; /* Event Queue number. */
 613         uint32_t max_port; /* Maximal IB device port index. */
 614         void *ctx; /* Verbs/DV/DevX context. */
 615         void *pd; /* Protection Domain. */
 616         uint32_t pdn; /* Protection Domain number. */
 617         uint32_t tdn; /* Transport Domain number. */
 618         char ibdev_name[DEV_SYSFS_NAME_MAX]; /* SYSFS dev name. */
 619         char ibdev_path[DEV_SYSFS_PATH_MAX]; /* SYSFS dev path for secondary */
 620         struct mlx5_dev_attr device_attr; /* Device properties. */
 621         int numa_node; /* Numa node of backing physical device. */
 622         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 623         /**< Called by memory event callback. */
 624         struct mlx5_mr_share_cache share_cache;
 625         /* Packet pacing related structure. */
 626         struct mlx5_dev_txpp txpp;
 627         /* Shared DV/DR flow data section. */
 628         pthread_mutex_t dv_mutex; /* DV context mutex. */
 629         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 630         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 631         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 632         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 633         void *fdb_domain; /* FDB Direct Rules name space handle. */
 634         void *rx_domain; /* RX Direct Rules name space handle. */
 635         void *tx_domain; /* TX Direct Rules name space handle. */
 636 #ifndef RTE_ARCH_64
 637         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 638         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 639         /* UAR same-page access control required in 32bit implementations. */
 640 #endif
 641         struct mlx5_hlist *flow_tbls;
 642         /* Direct Rules tables for FDB, NIC TX+RX */
 643         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 644         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 645         struct mlx5_hlist *encaps_decaps; /* Encap/decap action hash list. */
 646         struct mlx5_hlist *modify_cmds;
 647         struct mlx5_hlist *tag_table;
 648         uint32_t port_id_action_list; /* List of port ID actions. */
 649         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 650         uint32_t sample_action_list; /* List of sample actions. */
 651         uint32_t dest_array_list; /* List of destination array actions. */
 652         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 653         struct mlx5_flow_default_miss_resource default_miss;
 654         /* Default miss action resource structure. */
 655         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 656         /* Memory Pool for mlx5 flow resources. */
 657         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 658         /* Shared interrupt handler section. */
 659         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 660         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 661         void *devx_comp; /* DEVX async comp obj. */
 662         struct mlx5_devx_obj *tis; /* TIS object. */
 663         struct mlx5_devx_obj *td; /* Transport domain. */
 664         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 665         void *tx_uar; /* Tx/packet pacing shared UAR. */
 666         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 667         /* Flex parser profiles information. */
 668         void *devx_rx_uar; /* DevX UAR for Rx. */
 669         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 670 };
 671
 672 /* Per-process private structure. */
 673 struct mlx5_proc_priv {
 674         size_t uar_table_sz;
 675         /* Size of UAR register table. */
 676         void *uar_table[];
 677         /* Table of UAR registers for each process. */
 678 };
 679
 680 /* MTR profile list. */
 681 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 682 /* MTR list. */
 683 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 684
 685 #define MLX5_PROC_PRIV(port_id) \
 686         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 687
 688 /* Verbs/DevX Rx queue elements. */
 689 struct mlx5_rxq_obj {
 690         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 691         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 692         int fd; /* File descriptor for event channel */
 693         RTE_STD_C11
 694         union {
 695                 struct {
 696                         void *wq; /* Work Queue. */
 697                         void *ibv_cq; /* Completion Queue. */
 698                         void *ibv_channel;
 699                 };
 700                 struct {
 701                         struct mlx5_devx_obj *rq; /* DevX Rx Queue object. */
 702                         struct mlx5_devx_obj *devx_cq; /* DevX CQ object. */
 703                         void *devx_channel;
 704                 };
 705         };
 706 };
 707
 708 /* Indirection table. */
 709 struct mlx5_ind_table_obj {
 710         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 711         rte_atomic32_t refcnt; /* Reference counter. */
 712         RTE_STD_C11
 713         union {
 714                 void *ind_table; /**< Indirection table. */
 715                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 716         };
 717         uint32_t queues_n; /**< Number of queues in the list. */
 718         uint16_t queues[]; /**< Queue list. */
 719 };
 720
 721 /* Hash Rx queue. */
 722 struct mlx5_hrxq {
 723         ILIST_ENTRY(uint32_t)next; /* Index to the next element. */
 724         rte_atomic32_t refcnt; /* Reference counter. */
 725         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 726         RTE_STD_C11
 727         union {
 728                 void *qp; /* Verbs queue pair. */
 729                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 730         };
 731 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 732         void *action; /* DV QP action pointer. */
 733 #endif
 734         uint64_t hash_fields; /* Verbs Hash fields. */
 735         uint32_t rss_key_len; /* Hash key length in bytes. */
 736         uint8_t rss_key[]; /* Hash key. */
 737 };
 738
 739 /* Verbs/DevX Tx queue elements. */
 740 struct mlx5_txq_obj {
 741         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 742         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 743         RTE_STD_C11
 744         union {
 745                 struct {
 746                         void *cq; /* Completion Queue. */
 747                         void *qp; /* Queue Pair. */
 748                 };
 749                 struct {
 750                         struct mlx5_devx_obj *sq;
 751                         /* DevX object for Sx queue. */
 752                         struct mlx5_devx_obj *tis; /* The TIS object. */
 753                 };
 754                 struct {
 755                         struct rte_eth_dev *dev;
 756                         struct mlx5_devx_obj *cq_devx;
 757                         void *cq_umem;
 758                         void *cq_buf;
 759                         int64_t cq_dbrec_offset;
 760                         struct mlx5_devx_dbr_page *cq_dbrec_page;
 761                         struct mlx5_devx_obj *sq_devx;
 762                         void *sq_umem;
 763                         void *sq_buf;
 764                         int64_t sq_dbrec_offset;
 765                         struct mlx5_devx_dbr_page *sq_dbrec_page;
 766                 };
 767         };
 768 };
 769
 770 enum mlx5_rxq_modify_type {
 771         MLX5_RXQ_MOD_ERR2RST, /* modify state from error to reset. */
 772         MLX5_RXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 773         MLX5_RXQ_MOD_RDY2ERR, /* modify state from ready to error. */
 774         MLX5_RXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 775 };
 776
 777 enum mlx5_txq_modify_type {
 778         MLX5_TXQ_MOD_RDY2RDY, /* modify state from ready to ready. */
 779         MLX5_TXQ_MOD_RST2RDY, /* modify state from reset to ready. */
 780         MLX5_TXQ_MOD_RDY2RST, /* modify state from ready to reset. */
 781         MLX5_TXQ_MOD_ERR2RDY, /* modify state from error to ready. */
 782 };
 783
 784 /* HW objects operations structure. */
 785 struct mlx5_obj_ops {
 786         int (*rxq_obj_modify_vlan_strip)(struct mlx5_rxq_obj *rxq_obj, int on);
 787         int (*rxq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 788         int (*rxq_event_get)(struct mlx5_rxq_obj *rxq_obj);
 789         int (*rxq_obj_modify)(struct mlx5_rxq_obj *rxq_obj, uint8_t type);
 790         void (*rxq_obj_release)(struct mlx5_rxq_obj *rxq_obj);
 791         int (*ind_table_new)(struct rte_eth_dev *dev, const unsigned int log_n,
 792                              struct mlx5_ind_table_obj *ind_tbl);
 793         void (*ind_table_destroy)(struct mlx5_ind_table_obj *ind_tbl);
 794         int (*hrxq_new)(struct rte_eth_dev *dev, struct mlx5_hrxq *hrxq,
 795                         int tunnel __rte_unused);
 796         void (*hrxq_destroy)(struct mlx5_hrxq *hrxq);
 797         int (*drop_action_create)(struct rte_eth_dev *dev);
 798         void (*drop_action_destroy)(struct rte_eth_dev *dev);
 799         int (*txq_obj_new)(struct rte_eth_dev *dev, uint16_t idx);
 800         int (*txq_obj_modify)(struct mlx5_txq_obj *obj,
 801                               enum mlx5_txq_modify_type type, uint8_t dev_port);
 802         void (*txq_obj_release)(struct mlx5_txq_obj *txq_obj);
 803 };
 804
 805 struct mlx5_priv {
 806         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 807         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 808         uint32_t dev_port; /* Device port number. */
 809         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 810         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 811         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 812         /* Bit-field of MAC addresses owned by the PMD. */
 813         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 814         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 815         /* Device properties. */
 816         uint16_t mtu; /* Configured MTU. */
 817         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 818         unsigned int representor:1; /* Device is a port representor. */
 819         unsigned int master:1; /* Device is a E-Switch master. */
 820         unsigned int dr_shared:1; /* DV/DR data is shared. */
 821         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
 822         unsigned int counter_fallback:1; /* Use counter fallback management. */
 823         unsigned int mtr_en:1; /* Whether support meter. */
 824         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 825         unsigned int sampler_en:1; /* Whether support sampler. */
 826         uint16_t domain_id; /* Switch domain identifier. */
 827         uint16_t vport_id; /* Associated VF vport index (if any). */
 828         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 829         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 830         int32_t representor_id; /* Port representor identifier. */
 831         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 832         unsigned int if_index; /* Associated kernel network device index. */
 833         uint32_t bond_ifindex; /**< Bond interface index. */
 834         char bond_name[IF_NAMESIZE]; /**< Bond interface name. */
 835         /* RX/TX queues. */
 836         unsigned int rxqs_n; /* RX queues array size. */
 837         unsigned int txqs_n; /* TX queues array size. */
 838         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 839         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 840         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 841         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 842         unsigned int (*reta_idx)[]; /* RETA index table. */
 843         unsigned int reta_idx_n; /* RETA index size. */
 844         struct mlx5_drop drop_queue; /* Flow drop queues. */
 845         uint32_t flows; /* RTE Flow rules. */
 846         uint32_t ctrl_flows; /* Control flow rules. */
 847         void *inter_flows; /* Intermediate resources for flow creation. */
 848         void *rss_desc; /* Intermediate rss description resources. */
 849         int flow_idx; /* Intermediate device flow index. */
 850         int flow_nested_idx; /* Intermediate device flow index, nested. */
 851         struct mlx5_obj_ops obj_ops; /* HW objects operations. */
 852         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 853         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 854         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 855         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 856         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 857         /* Indirection tables. */
 858         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 859         /* Pointer to next element. */
 860         rte_atomic32_t refcnt; /**< Reference counter. */
 861         /**< Verbs modify header action object. */
 862         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 863         uint8_t max_lro_msg_size;
 864         /* Tags resources cache. */
 865         uint32_t link_speed_capa; /* Link speed capabilities. */
 866         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 867         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 868         struct mlx5_dev_config config; /* Device configuration. */
 869         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 870         /* Context for Verbs allocator. */
 871         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 872         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 873         struct mlx5_dbr_page_list dbrpgs; /* Door-bell pages. */
 874         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 875         struct mlx5_flow_id_pool *qrss_id_pool;
 876         struct mlx5_hlist *mreg_cp_tbl;
 877         /* Hash table of Rx metadata register copy table. */
 878         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 879         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 880         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 881         struct mlx5_flow_meters flow_meters; /* MTR list. */
 882         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 883         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 884         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 885         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 886 };
 887
 888 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 889 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 890
 891 /* mlx5.c */
 892
 893 int mlx5_getenv_int(const char *);
 894 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 895 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 896                               struct rte_eth_udp_tunnel *udp_tunnel);
 897 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 898 int mlx5_dev_close(struct rte_eth_dev *dev);
 899
 900 /* Macro to iterate over all valid ports for mlx5 driver. */
 901 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 902         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 903              port_id < RTE_MAX_ETHPORTS; \
 904              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 905 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
 906 struct mlx5_dev_ctx_shared *
 907 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 908                            const struct mlx5_dev_config *config);
 909 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
 910 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
 911 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
 912 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
 913                          struct mlx5_dev_config *config);
 914 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
 915 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
 916                                   struct mlx5_dev_config *config);
 917 int mlx5_dev_configure(struct rte_eth_dev *dev);
 918 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 919 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 920 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 921 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 922                          struct rte_eth_hairpin_cap *cap);
 923 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
 924 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
 925
 926 /* mlx5_ethdev.c */
 927
 928 int mlx5_dev_configure(struct rte_eth_dev *dev);
 929 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
 930                         size_t fw_size);
 931 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
 932                        struct rte_eth_dev_info *info);
 933 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 934 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 935 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 936                          struct rte_eth_hairpin_cap *cap);
 937 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 938 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 939 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 940 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 941
 942 /* mlx5_ethdev_os.c */
 943
 944 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 945 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 946 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 947 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 948 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 949 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 950 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 951                            struct rte_eth_fc_conf *fc_conf);
 952 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 953                            struct rte_eth_fc_conf *fc_conf);
 954 void mlx5_dev_interrupt_handler(void *arg);
 955 void mlx5_dev_interrupt_handler_devx(void *arg);
 956 int mlx5_set_link_down(struct rte_eth_dev *dev);
 957 int mlx5_set_link_up(struct rte_eth_dev *dev);
 958 int mlx5_is_removed(struct rte_eth_dev *dev);
 959 int mlx5_sysfs_switch_info(unsigned int ifindex,
 960                            struct mlx5_switch_info *info);
 961 void mlx5_translate_port_name(const char *port_name_in,
 962                               struct mlx5_switch_info *port_info_out);
 963 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 964                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 965 int mlx5_sysfs_bond_info(unsigned int pf_ifindex, unsigned int *ifindex,
 966                          char *ifname);
 967 int mlx5_get_module_info(struct rte_eth_dev *dev,
 968                          struct rte_eth_dev_module_info *modinfo);
 969 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 970                            struct rte_dev_eeprom_info *info);
 971 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
 972                           const char *ctr_name, uint64_t *stat);
 973 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
 974 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
 975 void mlx5_os_stats_init(struct rte_eth_dev *dev);
 976
 977 /* mlx5_mac.c */
 978
 979 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 980 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 981                       uint32_t index, uint32_t vmdq);
 982 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 983 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 984                         struct rte_ether_addr *mc_addr_set,
 985                         uint32_t nb_mc_addr);
 986
 987 /* mlx5_rss.c */
 988
 989 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 990                          struct rte_eth_rss_conf *rss_conf);
 991 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 992                            struct rte_eth_rss_conf *rss_conf);
 993 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 994 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 995                             struct rte_eth_rss_reta_entry64 *reta_conf,
 996                             uint16_t reta_size);
 997 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 998                              struct rte_eth_rss_reta_entry64 *reta_conf,
 999                              uint16_t reta_size);
1000
1001 /* mlx5_rxmode.c */
1002
1003 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
1004 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
1005 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
1006 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
1007
1008 /* mlx5_stats.c */
1009
1010 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
1011 int mlx5_stats_reset(struct rte_eth_dev *dev);
1012 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
1013                     unsigned int n);
1014 int mlx5_xstats_reset(struct rte_eth_dev *dev);
1015 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
1016                           struct rte_eth_xstat_name *xstats_names,
1017                           unsigned int n);
1018
1019 /* mlx5_vlan.c */
1020
1021 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
1022 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
1023 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
1024
1025 /* mlx5_vlan_os.c */
1026
1027 void mlx5_vlan_vmwa_exit(void *ctx);
1028 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
1029                             struct mlx5_vf_vlan *vf_vlan);
1030 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
1031                             struct mlx5_vf_vlan *vf_vlan);
1032 void *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev, uint32_t ifindex);
1033
1034 /* mlx5_trigger.c */
1035
1036 int mlx5_dev_start(struct rte_eth_dev *dev);
1037 int mlx5_dev_stop(struct rte_eth_dev *dev);
1038 int mlx5_traffic_enable(struct rte_eth_dev *dev);
1039 void mlx5_traffic_disable(struct rte_eth_dev *dev);
1040 int mlx5_traffic_restart(struct rte_eth_dev *dev);
1041
1042 /* mlx5_flow.c */
1043
1044 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
1045 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
1046 void mlx5_flow_print(struct rte_flow *flow);
1047 int mlx5_flow_validate(struct rte_eth_dev *dev,
1048                        const struct rte_flow_attr *attr,
1049                        const struct rte_flow_item items[],
1050                        const struct rte_flow_action actions[],
1051                        struct rte_flow_error *error);
1052 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
1053                                   const struct rte_flow_attr *attr,
1054                                   const struct rte_flow_item items[],
1055                                   const struct rte_flow_action actions[],
1056                                   struct rte_flow_error *error);
1057 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
1058                       struct rte_flow_error *error);
1059 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
1060 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
1061 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
1062                     const struct rte_flow_action *action, void *data,
1063                     struct rte_flow_error *error);
1064 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
1065                       struct rte_flow_error *error);
1066 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
1067                          enum rte_filter_type filter_type,
1068                          enum rte_filter_op filter_op,
1069                          void *arg);
1070 int mlx5_flow_start(struct rte_eth_dev *dev, uint32_t *list);
1071 void mlx5_flow_stop(struct rte_eth_dev *dev, uint32_t *list);
1072 int mlx5_flow_start_default(struct rte_eth_dev *dev);
1073 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
1074 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
1075 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
1076 int mlx5_flow_verify(struct rte_eth_dev *dev);
1077 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
1078 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
1079                         struct rte_flow_item_eth *eth_spec,
1080                         struct rte_flow_item_eth *eth_mask,
1081                         struct rte_flow_item_vlan *vlan_spec,
1082                         struct rte_flow_item_vlan *vlan_mask);
1083 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
1084                    struct rte_flow_item_eth *eth_spec,
1085                    struct rte_flow_item_eth *eth_mask);
1086 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
1087 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
1088 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
1089 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
1090 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
1091                                        uint64_t async_id, int status);
1092 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
1093 void mlx5_flow_query_alarm(void *arg);
1094 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
1095 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
1096 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
1097                        bool clear, uint64_t *pkts, uint64_t *bytes);
1098 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
1099                        struct rte_flow_error *error);
1100 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
1101 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
1102                         uint32_t nb_contexts, struct rte_flow_error *error);
1103
1104 /* mlx5_mp_os.c */
1105
1106 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
1107                               const void *peer);
1108 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
1109                                 const void *peer);
1110 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
1111 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
1112 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
1113                                  enum mlx5_mp_req_type req_type);
1114
1115 /* mlx5_socket.c */
1116
1117 int mlx5_pmd_socket_init(void);
1118
1119 /* mlx5_flow_meter.c */
1120
1121 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
1122 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
1123                                              uint32_t meter_id);
1124 struct mlx5_flow_meter *mlx5_flow_meter_attach
1125                                         (struct mlx5_priv *priv,
1126                                          uint32_t meter_id,
1127                                          const struct rte_flow_attr *attr,
1128                                          struct rte_flow_error *error);
1129 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
1130
1131 /* mlx5_os.c */
1132 struct rte_pci_driver;
1133 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1134 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1135 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1136                          const struct mlx5_dev_config *config,
1137                          struct mlx5_dev_ctx_shared *sh);
1138 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1139 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1140                        struct rte_pci_device *pci_dev);
1141 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1142 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1143 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1144                            mlx5_dereg_mr_t *dereg_mr_cb);
1145 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1146 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1147                          uint32_t index);
1148 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1149                                struct rte_ether_addr *mac_addr,
1150                                int vf_index);
1151 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1152 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1153 int mlx5_os_set_nonblock_channel_fd(int fd);
1154 void mlx5_os_mac_addr_flush(struct rte_eth_dev *dev);
1155
1156 /* mlx5_txpp.c */
1157
1158 int mlx5_txpp_start(struct rte_eth_dev *dev);
1159 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1160 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1161 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1162                          struct rte_eth_xstat *stats,
1163                          unsigned int n, unsigned int n_used);
1164 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1165 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1166                                struct rte_eth_xstat_name *xstats_names,
1167                                unsigned int n, unsigned int n_used);
1168 void mlx5_txpp_interrupt_handler(void *cb_arg);
1169
1170 /* mlx5_rxtx.c */
1171
1172 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1173
1174 #endif /* RTE_PMD_MLX5_H_ */