drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* Maximum number of packets a multi-packet WQE can handle. */
  43 #define MLX5_MPW_DSEG_MAX 5
  44
  45 /* WQE DWORD size */
  46 #define MLX5_WQE_DWORD_SIZE 16
  47
  48 /* WQE size */
  49 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  50
  51 /* Max size of a WQE session. */
  52 #define MLX5_WQE_SIZE_MAX 960U
  53
  54 /* Compute the number of DS. */
  55 #define MLX5_WQE_DS(n) \
  56         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  57
  58 /* Room for inline data in multi-packet WQE. */
  59 #define MLX5_MWQE64_INL_DATA 28
  60
  61 /* Default minimum number of Tx queues for inlining packets. */
  62 #define MLX5_EMPW_MIN_TXQS 8
  63
  64 /* Default max packet length to be inlined. */
  65 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  66
  67
  68 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  69 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  70
  71 /* CQE value to inform that VLAN is stripped. */
  72 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  73
  74 /* IPv4 options. */
  75 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  76
  77 /* IPv6 packet. */
  78 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  79
  80 /* IPv4 packet. */
  81 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  82
  83 /* TCP packet. */
  84 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  85
  86 /* UDP packet. */
  87 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  88
  89 /* IP is fragmented. */
  90 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  91
  92 /* L2 header is valid. */
  93 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  94
  95 /* L3 header is valid. */
  96 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  97
  98 /* L4 header is valid. */
  99 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 100
 101 /* Outer packet, 0 IPv4, 1 IPv6. */
 102 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 103
 104 /* Tunnel packet bit in the CQE. */
 105 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 106
 107 /* Inner L3 checksum offload (Tunneled packets only). */
 108 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 109
 110 /* Inner L4 checksum offload (Tunneled packets only). */
 111 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 112
 113 /* Outer L4 type is TCP. */
 114 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 115
 116 /* Outer L4 type is UDP. */
 117 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 118
 119 /* Outer L3 type is IPV4. */
 120 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 121
 122 /* Outer L3 type is IPV6. */
 123 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 124
 125 /* Inner L4 type is TCP. */
 126 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 127
 128 /* Inner L4 type is UDP. */
 129 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 130
 131 /* Inner L3 type is IPV4. */
 132 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 133
 134 /* Inner L3 type is IPV6. */
 135 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 136
 137 /* Is flow mark valid. */
 138 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 139 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 140 #else
 141 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 142 #endif
 143
 144 /* INVALID is used by packets matching no flow rules. */
 145 #define MLX5_FLOW_MARK_INVALID 0
 146
 147 /* Maximum allowed value to mark a packet. */
 148 #define MLX5_FLOW_MARK_MAX 0xfffff0
 149
 150 /* Default mark value used when none is provided. */
 151 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 152
 153 /* Maximum number of DS in WQE. */
 154 #define MLX5_DSEG_MAX 63
 155
 156 /* The completion mode offset in the WQE control segment line 2. */
 157 #define MLX5_COMP_MODE_OFFSET 2
 158
 159 /* Completion mode. */
 160 enum mlx5_completion_mode {
 161         MLX5_COMP_ONLY_ERR = 0x0,
 162         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 163         MLX5_COMP_ALWAYS = 0x2,
 164         MLX5_COMP_CQE_AND_EQE = 0x3,
 165 };
 166
 167 /* Subset of struct mlx5_wqe_eth_seg. */
 168 struct mlx5_wqe_eth_seg_small {
 169         uint32_t rsvd0;
 170         uint8_t cs_flags;
 171         uint8_t rsvd1;
 172         uint16_t mss;
 173         uint32_t flow_table_metadata;
 174         uint16_t inline_hdr_sz;
 175         uint8_t inline_hdr[2];
 176 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 177
 178 struct mlx5_wqe_inl_small {
 179         uint32_t byte_cnt;
 180         uint8_t raw;
 181 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 182
 183 struct mlx5_wqe_ctrl {
 184         uint32_t ctrl0;
 185         uint32_t ctrl1;
 186         uint32_t ctrl2;
 187         uint32_t ctrl3;
 188 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 189
 190 /* Small common part of the WQE. */
 191 struct mlx5_wqe {
 192         uint32_t ctrl[4];
 193         struct mlx5_wqe_eth_seg_small eseg;
 194 };
 195
 196 /* Vectorize WQE header. */
 197 struct mlx5_wqe_v {
 198         rte_v128u32_t ctrl;
 199         rte_v128u32_t eseg;
 200 };
 201
 202 /* WQE. */
 203 struct mlx5_wqe64 {
 204         struct mlx5_wqe hdr;
 205         uint8_t raw[32];
 206 } __rte_aligned(MLX5_WQE_SIZE);
 207
 208 /* MPW mode. */
 209 enum mlx5_mpw_mode {
 210         MLX5_MPW_DISABLED,
 211         MLX5_MPW,
 212         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 213 };
 214
 215 /* MPW session status. */
 216 enum mlx5_mpw_state {
 217         MLX5_MPW_STATE_OPENED,
 218         MLX5_MPW_INL_STATE_OPENED,
 219         MLX5_MPW_ENHANCED_STATE_OPENED,
 220         MLX5_MPW_STATE_CLOSED,
 221 };
 222
 223 /* MPW session descriptor. */
 224 struct mlx5_mpw {
 225         enum mlx5_mpw_state state;
 226         unsigned int pkts_n;
 227         unsigned int len;
 228         unsigned int total_len;
 229         volatile struct mlx5_wqe *wqe;
 230         union {
 231                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 232                 volatile uint8_t *raw;
 233         } data;
 234 };
 235
 236 /* WQE for Multi-Packet RQ. */
 237 struct mlx5_wqe_mprq {
 238         struct mlx5_wqe_srq_next_seg next_seg;
 239         struct mlx5_wqe_data_seg dseg;
 240 };
 241
 242 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 243 #define MLX5_MPRQ_LEN_SHIFT 0
 244 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 245 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 246 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 247 #define MLX5_MPRQ_FILLER_SHIFT 31
 248
 249 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 250
 251 /* CQ element structure - should be equal to the cache line size */
 252 struct mlx5_cqe {
 253 #if (RTE_CACHE_LINE_SIZE == 128)
 254         uint8_t padding[64];
 255 #endif
 256         uint8_t pkt_info;
 257         uint8_t rsvd0;
 258         uint16_t wqe_id;
 259         uint8_t rsvd3[8];
 260         uint32_t rx_hash_res;
 261         uint8_t rx_hash_type;
 262         uint8_t rsvd1[11];
 263         uint16_t hdr_type_etc;
 264         uint16_t vlan_info;
 265         uint8_t rsvd2[12];
 266         uint32_t byte_cnt;
 267         uint64_t timestamp;
 268         uint32_t sop_drop_qpn;
 269         uint16_t wqe_counter;
 270         uint8_t rsvd4;
 271         uint8_t op_own;
 272 };
 273
 274 /* Adding direct verbs to data-path. */
 275
 276 /* CQ sequence number mask. */
 277 #define MLX5_CQ_SQN_MASK 0x3
 278
 279 /* CQ sequence number index. */
 280 #define MLX5_CQ_SQN_OFFSET 28
 281
 282 /* CQ doorbell index mask. */
 283 #define MLX5_CI_MASK 0xffffff
 284
 285 /* CQ doorbell offset. */
 286 #define MLX5_CQ_ARM_DB 1
 287
 288 /* CQ doorbell offset*/
 289 #define MLX5_CQ_DOORBELL 0x20
 290
 291 /* CQE format value. */
 292 #define MLX5_COMPRESSED 0x3
 293
 294 /* Write a specific data value to a field. */
 295 #define MLX5_MODIFICATION_TYPE_SET 1
 296
 297 /* Add a specific data value to a field. */
 298 #define MLX5_MODIFICATION_TYPE_ADD 2
 299
 300 /* The field of packet to be modified. */
 301 enum mlx5_modification_field {
 302         MLX5_MODI_OUT_SMAC_47_16 = 1,
 303         MLX5_MODI_OUT_SMAC_15_0,
 304         MLX5_MODI_OUT_ETHERTYPE,
 305         MLX5_MODI_OUT_DMAC_47_16,
 306         MLX5_MODI_OUT_DMAC_15_0,
 307         MLX5_MODI_OUT_IP_DSCP,
 308         MLX5_MODI_OUT_TCP_FLAGS,
 309         MLX5_MODI_OUT_TCP_SPORT,
 310         MLX5_MODI_OUT_TCP_DPORT,
 311         MLX5_MODI_OUT_IPV4_TTL,
 312         MLX5_MODI_OUT_UDP_SPORT,
 313         MLX5_MODI_OUT_UDP_DPORT,
 314         MLX5_MODI_OUT_SIPV6_127_96,
 315         MLX5_MODI_OUT_SIPV6_95_64,
 316         MLX5_MODI_OUT_SIPV6_63_32,
 317         MLX5_MODI_OUT_SIPV6_31_0,
 318         MLX5_MODI_OUT_DIPV6_127_96,
 319         MLX5_MODI_OUT_DIPV6_95_64,
 320         MLX5_MODI_OUT_DIPV6_63_32,
 321         MLX5_MODI_OUT_DIPV6_31_0,
 322         MLX5_MODI_OUT_SIPV4,
 323         MLX5_MODI_OUT_DIPV4,
 324         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 325         MLX5_MODI_IN_SMAC_15_0,
 326         MLX5_MODI_IN_ETHERTYPE,
 327         MLX5_MODI_IN_DMAC_47_16,
 328         MLX5_MODI_IN_DMAC_15_0,
 329         MLX5_MODI_IN_IP_DSCP,
 330         MLX5_MODI_IN_TCP_FLAGS,
 331         MLX5_MODI_IN_TCP_SPORT,
 332         MLX5_MODI_IN_TCP_DPORT,
 333         MLX5_MODI_IN_IPV4_TTL,
 334         MLX5_MODI_IN_UDP_SPORT,
 335         MLX5_MODI_IN_UDP_DPORT,
 336         MLX5_MODI_IN_SIPV6_127_96,
 337         MLX5_MODI_IN_SIPV6_95_64,
 338         MLX5_MODI_IN_SIPV6_63_32,
 339         MLX5_MODI_IN_SIPV6_31_0,
 340         MLX5_MODI_IN_DIPV6_127_96,
 341         MLX5_MODI_IN_DIPV6_95_64,
 342         MLX5_MODI_IN_DIPV6_63_32,
 343         MLX5_MODI_IN_DIPV6_31_0,
 344         MLX5_MODI_IN_SIPV4,
 345         MLX5_MODI_IN_DIPV4,
 346         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 347         MLX5_MODI_IN_IPV6_HOPLIMIT,
 348         MLX5_MODI_META_DATA_REG_A,
 349         MLX5_MODI_META_DATA_REG_B = 0x50,
 350 };
 351
 352 /* Modification sub command. */
 353 struct mlx5_modification_cmd {
 354         union {
 355                 uint32_t data0;
 356                 struct {
 357                         unsigned int length:5;
 358                         unsigned int rsvd0:3;
 359                         unsigned int offset:5;
 360                         unsigned int rsvd1:3;
 361                         unsigned int field:12;
 362                         unsigned int action_type:4;
 363                 };
 364         };
 365         union {
 366                 uint32_t data1;
 367                 uint8_t data[4];
 368         };
 369 };
 370
 371 typedef uint32_t u32;
 372 typedef uint16_t u16;
 373 typedef uint8_t u8;
 374
 375 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 376 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 377 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 378                                   (&(__mlx5_nullp(typ)->fld)))
 379 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 380                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 381 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 382 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 383 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 384                                   __mlx5_dw_bit_off(typ, fld))
 385 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 386 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 387 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 388                                     (__mlx5_bit_off(typ, fld) & 0xf))
 389 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 390 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 391 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 392 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 393 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 394
 395 /* insert a value to a struct */
 396 #define MLX5_SET(typ, p, fld, v) \
 397         do { \
 398                 u32 _v = v; \
 399                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 400                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 401                                   __mlx5_dw_off(typ, fld))) & \
 402                                   (~__mlx5_dw_mask(typ, fld))) | \
 403                                  (((_v) & __mlx5_mask(typ, fld)) << \
 404                                    __mlx5_dw_bit_off(typ, fld))); \
 405         } while (0)
 406 #define MLX5_GET(typ, p, fld) \
 407         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 408         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 409         __mlx5_mask(typ, fld))
 410 #define MLX5_GET16(typ, p, fld) \
 411         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 412           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 413          __mlx5_mask16(typ, fld))
 414 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 415                                                    __mlx5_64_off(typ, fld)))
 416 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 417
 418 struct mlx5_ifc_fte_match_set_misc_bits {
 419         u8 reserved_at_0[0x8];
 420         u8 source_sqn[0x18];
 421         u8 reserved_at_20[0x10];
 422         u8 source_port[0x10];
 423         u8 outer_second_prio[0x3];
 424         u8 outer_second_cfi[0x1];
 425         u8 outer_second_vid[0xc];
 426         u8 inner_second_prio[0x3];
 427         u8 inner_second_cfi[0x1];
 428         u8 inner_second_vid[0xc];
 429         u8 outer_second_cvlan_tag[0x1];
 430         u8 inner_second_cvlan_tag[0x1];
 431         u8 outer_second_svlan_tag[0x1];
 432         u8 inner_second_svlan_tag[0x1];
 433         u8 reserved_at_64[0xc];
 434         u8 gre_protocol[0x10];
 435         u8 gre_key_h[0x18];
 436         u8 gre_key_l[0x8];
 437         u8 vxlan_vni[0x18];
 438         u8 reserved_at_b8[0x8];
 439         u8 reserved_at_c0[0x20];
 440         u8 reserved_at_e0[0xc];
 441         u8 outer_ipv6_flow_label[0x14];
 442         u8 reserved_at_100[0xc];
 443         u8 inner_ipv6_flow_label[0x14];
 444         u8 reserved_at_120[0xe0];
 445 };
 446
 447 struct mlx5_ifc_ipv4_layout_bits {
 448         u8 reserved_at_0[0x60];
 449         u8 ipv4[0x20];
 450 };
 451
 452 struct mlx5_ifc_ipv6_layout_bits {
 453         u8 ipv6[16][0x8];
 454 };
 455
 456 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 457         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 458         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 459         u8 reserved_at_0[0x80];
 460 };
 461
 462 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 463         u8 smac_47_16[0x20];
 464         u8 smac_15_0[0x10];
 465         u8 ethertype[0x10];
 466         u8 dmac_47_16[0x20];
 467         u8 dmac_15_0[0x10];
 468         u8 first_prio[0x3];
 469         u8 first_cfi[0x1];
 470         u8 first_vid[0xc];
 471         u8 ip_protocol[0x8];
 472         u8 ip_dscp[0x6];
 473         u8 ip_ecn[0x2];
 474         u8 cvlan_tag[0x1];
 475         u8 svlan_tag[0x1];
 476         u8 frag[0x1];
 477         u8 ip_version[0x4];
 478         u8 tcp_flags[0x9];
 479         u8 tcp_sport[0x10];
 480         u8 tcp_dport[0x10];
 481         u8 reserved_at_c0[0x20];
 482         u8 udp_sport[0x10];
 483         u8 udp_dport[0x10];
 484         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 485         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 486 };
 487
 488 struct mlx5_ifc_fte_match_mpls_bits {
 489         u8 mpls_label[0x14];
 490         u8 mpls_exp[0x3];
 491         u8 mpls_s_bos[0x1];
 492         u8 mpls_ttl[0x8];
 493 };
 494
 495 struct mlx5_ifc_fte_match_set_misc2_bits {
 496         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 497         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 498         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 499         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 500         u8 reserved_at_80[0x100];
 501         u8 metadata_reg_a[0x20];
 502         u8 reserved_at_1a0[0x60];
 503 };
 504
 505 struct mlx5_ifc_fte_match_set_misc3_bits {
 506         u8 inner_tcp_seq_num[0x20];
 507         u8 outer_tcp_seq_num[0x20];
 508         u8 inner_tcp_ack_num[0x20];
 509         u8 outer_tcp_ack_num[0x20];
 510         u8 reserved_at_auto1[0x8];
 511         u8 outer_vxlan_gpe_vni[0x18];
 512         u8 outer_vxlan_gpe_next_protocol[0x8];
 513         u8 outer_vxlan_gpe_flags[0x8];
 514         u8 reserved_at_a8[0x10];
 515         u8 icmp_header_data[0x20];
 516         u8 icmpv6_header_data[0x20];
 517         u8 icmp_type[0x8];
 518         u8 icmp_code[0x8];
 519         u8 icmpv6_type[0x8];
 520         u8 icmpv6_code[0x8];
 521         u8 reserved_at_1a0[0xe0];
 522 };
 523
 524 /* Flow matcher. */
 525 struct mlx5_ifc_fte_match_param_bits {
 526         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 527         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 528         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 529         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 530         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 531 };
 532
 533 enum {
 534         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 535         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 536         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 537         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 538         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 539 };
 540
 541 enum {
 542         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 543         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 544         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 545 };
 546
 547 /* Flow counters. */
 548 struct mlx5_ifc_alloc_flow_counter_out_bits {
 549         u8         status[0x8];
 550         u8         reserved_at_8[0x18];
 551         u8         syndrome[0x20];
 552         u8         flow_counter_id[0x20];
 553         u8         reserved_at_60[0x20];
 554 };
 555
 556 struct mlx5_ifc_alloc_flow_counter_in_bits {
 557         u8         opcode[0x10];
 558         u8         reserved_at_10[0x10];
 559         u8         reserved_at_20[0x10];
 560         u8         op_mod[0x10];
 561         u8         reserved_at_40[0x40];
 562 };
 563
 564 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 565         u8         status[0x8];
 566         u8         reserved_at_8[0x18];
 567         u8         syndrome[0x20];
 568         u8         reserved_at_40[0x40];
 569 };
 570
 571 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 572         u8         opcode[0x10];
 573         u8         reserved_at_10[0x10];
 574         u8         reserved_at_20[0x10];
 575         u8         op_mod[0x10];
 576         u8         flow_counter_id[0x20];
 577         u8         reserved_at_60[0x20];
 578 };
 579
 580 struct mlx5_ifc_traffic_counter_bits {
 581         u8         packets[0x40];
 582         u8         octets[0x40];
 583 };
 584
 585 struct mlx5_ifc_query_flow_counter_out_bits {
 586         u8         status[0x8];
 587         u8         reserved_at_8[0x18];
 588         u8         syndrome[0x20];
 589         u8         reserved_at_40[0x40];
 590         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 591 };
 592
 593 struct mlx5_ifc_query_flow_counter_in_bits {
 594         u8         opcode[0x10];
 595         u8         reserved_at_10[0x10];
 596         u8         reserved_at_20[0x10];
 597         u8         op_mod[0x10];
 598         u8         reserved_at_40[0x80];
 599         u8         clear[0x1];
 600         u8         reserved_at_c1[0xf];
 601         u8         num_of_counters[0x10];
 602         u8         flow_counter_id[0x20];
 603 };
 604
 605 enum {
 606         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 607         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP        = 0xc << 1,
 608 };
 609
 610 enum {
 611         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 612         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 613 };
 614
 615 struct mlx5_ifc_cmd_hca_cap_bits {
 616         u8 reserved_at_0[0x30];
 617         u8 vhca_id[0x10];
 618         u8 reserved_at_40[0x40];
 619         u8 log_max_srq_sz[0x8];
 620         u8 log_max_qp_sz[0x8];
 621         u8 reserved_at_90[0xb];
 622         u8 log_max_qp[0x5];
 623         u8 reserved_at_a0[0xb];
 624         u8 log_max_srq[0x5];
 625         u8 reserved_at_b0[0x10];
 626         u8 reserved_at_c0[0x8];
 627         u8 log_max_cq_sz[0x8];
 628         u8 reserved_at_d0[0xb];
 629         u8 log_max_cq[0x5];
 630         u8 log_max_eq_sz[0x8];
 631         u8 reserved_at_e8[0x2];
 632         u8 log_max_mkey[0x6];
 633         u8 reserved_at_f0[0x8];
 634         u8 dump_fill_mkey[0x1];
 635         u8 reserved_at_f9[0x3];
 636         u8 log_max_eq[0x4];
 637         u8 max_indirection[0x8];
 638         u8 fixed_buffer_size[0x1];
 639         u8 log_max_mrw_sz[0x7];
 640         u8 force_teardown[0x1];
 641         u8 reserved_at_111[0x1];
 642         u8 log_max_bsf_list_size[0x6];
 643         u8 umr_extended_translation_offset[0x1];
 644         u8 null_mkey[0x1];
 645         u8 log_max_klm_list_size[0x6];
 646         u8 reserved_at_120[0xa];
 647         u8 log_max_ra_req_dc[0x6];
 648         u8 reserved_at_130[0xa];
 649         u8 log_max_ra_res_dc[0x6];
 650         u8 reserved_at_140[0xa];
 651         u8 log_max_ra_req_qp[0x6];
 652         u8 reserved_at_150[0xa];
 653         u8 log_max_ra_res_qp[0x6];
 654         u8 end_pad[0x1];
 655         u8 cc_query_allowed[0x1];
 656         u8 cc_modify_allowed[0x1];
 657         u8 start_pad[0x1];
 658         u8 cache_line_128byte[0x1];
 659         u8 reserved_at_165[0xa];
 660         u8 qcam_reg[0x1];
 661         u8 gid_table_size[0x10];
 662         u8 out_of_seq_cnt[0x1];
 663         u8 vport_counters[0x1];
 664         u8 retransmission_q_counters[0x1];
 665         u8 debug[0x1];
 666         u8 modify_rq_counter_set_id[0x1];
 667         u8 rq_delay_drop[0x1];
 668         u8 max_qp_cnt[0xa];
 669         u8 pkey_table_size[0x10];
 670         u8 vport_group_manager[0x1];
 671         u8 vhca_group_manager[0x1];
 672         u8 ib_virt[0x1];
 673         u8 eth_virt[0x1];
 674         u8 vnic_env_queue_counters[0x1];
 675         u8 ets[0x1];
 676         u8 nic_flow_table[0x1];
 677         u8 eswitch_manager[0x1];
 678         u8 device_memory[0x1];
 679         u8 mcam_reg[0x1];
 680         u8 pcam_reg[0x1];
 681         u8 local_ca_ack_delay[0x5];
 682         u8 port_module_event[0x1];
 683         u8 enhanced_error_q_counters[0x1];
 684         u8 ports_check[0x1];
 685         u8 reserved_at_1b3[0x1];
 686         u8 disable_link_up[0x1];
 687         u8 beacon_led[0x1];
 688         u8 port_type[0x2];
 689         u8 num_ports[0x8];
 690         u8 reserved_at_1c0[0x1];
 691         u8 pps[0x1];
 692         u8 pps_modify[0x1];
 693         u8 log_max_msg[0x5];
 694         u8 reserved_at_1c8[0x4];
 695         u8 max_tc[0x4];
 696         u8 temp_warn_event[0x1];
 697         u8 dcbx[0x1];
 698         u8 general_notification_event[0x1];
 699         u8 reserved_at_1d3[0x2];
 700         u8 fpga[0x1];
 701         u8 rol_s[0x1];
 702         u8 rol_g[0x1];
 703         u8 reserved_at_1d8[0x1];
 704         u8 wol_s[0x1];
 705         u8 wol_g[0x1];
 706         u8 wol_a[0x1];
 707         u8 wol_b[0x1];
 708         u8 wol_m[0x1];
 709         u8 wol_u[0x1];
 710         u8 wol_p[0x1];
 711         u8 stat_rate_support[0x10];
 712         u8 reserved_at_1f0[0xc];
 713         u8 cqe_version[0x4];
 714         u8 compact_address_vector[0x1];
 715         u8 striding_rq[0x1];
 716         u8 reserved_at_202[0x1];
 717         u8 ipoib_enhanced_offloads[0x1];
 718         u8 ipoib_basic_offloads[0x1];
 719         u8 reserved_at_205[0x1];
 720         u8 repeated_block_disabled[0x1];
 721         u8 umr_modify_entity_size_disabled[0x1];
 722         u8 umr_modify_atomic_disabled[0x1];
 723         u8 umr_indirect_mkey_disabled[0x1];
 724         u8 umr_fence[0x2];
 725         u8 reserved_at_20c[0x3];
 726         u8 drain_sigerr[0x1];
 727         u8 cmdif_checksum[0x2];
 728         u8 sigerr_cqe[0x1];
 729         u8 reserved_at_213[0x1];
 730         u8 wq_signature[0x1];
 731         u8 sctr_data_cqe[0x1];
 732         u8 reserved_at_216[0x1];
 733         u8 sho[0x1];
 734         u8 tph[0x1];
 735         u8 rf[0x1];
 736         u8 dct[0x1];
 737         u8 qos[0x1];
 738         u8 eth_net_offloads[0x1];
 739         u8 roce[0x1];
 740         u8 atomic[0x1];
 741         u8 reserved_at_21f[0x1];
 742         u8 cq_oi[0x1];
 743         u8 cq_resize[0x1];
 744         u8 cq_moderation[0x1];
 745         u8 reserved_at_223[0x3];
 746         u8 cq_eq_remap[0x1];
 747         u8 pg[0x1];
 748         u8 block_lb_mc[0x1];
 749         u8 reserved_at_229[0x1];
 750         u8 scqe_break_moderation[0x1];
 751         u8 cq_period_start_from_cqe[0x1];
 752         u8 cd[0x1];
 753         u8 reserved_at_22d[0x1];
 754         u8 apm[0x1];
 755         u8 vector_calc[0x1];
 756         u8 umr_ptr_rlky[0x1];
 757         u8 imaicl[0x1];
 758         u8 reserved_at_232[0x4];
 759         u8 qkv[0x1];
 760         u8 pkv[0x1];
 761         u8 set_deth_sqpn[0x1];
 762         u8 reserved_at_239[0x3];
 763         u8 xrc[0x1];
 764         u8 ud[0x1];
 765         u8 uc[0x1];
 766         u8 rc[0x1];
 767         u8 uar_4k[0x1];
 768         u8 reserved_at_241[0x9];
 769         u8 uar_sz[0x6];
 770         u8 reserved_at_250[0x8];
 771         u8 log_pg_sz[0x8];
 772         u8 bf[0x1];
 773         u8 driver_version[0x1];
 774         u8 pad_tx_eth_packet[0x1];
 775         u8 reserved_at_263[0x8];
 776         u8 log_bf_reg_size[0x5];
 777         u8 reserved_at_270[0xb];
 778         u8 lag_master[0x1];
 779         u8 num_lag_ports[0x4];
 780         u8 reserved_at_280[0x10];
 781         u8 max_wqe_sz_sq[0x10];
 782         u8 reserved_at_2a0[0x10];
 783         u8 max_wqe_sz_rq[0x10];
 784         u8 max_flow_counter_31_16[0x10];
 785         u8 max_wqe_sz_sq_dc[0x10];
 786         u8 reserved_at_2e0[0x7];
 787         u8 max_qp_mcg[0x19];
 788         u8 reserved_at_300[0x10];
 789         u8 flow_counter_bulk_alloc[0x08];
 790         u8 log_max_mcg[0x8];
 791         u8 reserved_at_320[0x3];
 792         u8 log_max_transport_domain[0x5];
 793         u8 reserved_at_328[0x3];
 794         u8 log_max_pd[0x5];
 795         u8 reserved_at_330[0xb];
 796         u8 log_max_xrcd[0x5];
 797         u8 nic_receive_steering_discard[0x1];
 798         u8 receive_discard_vport_down[0x1];
 799         u8 transmit_discard_vport_down[0x1];
 800         u8 reserved_at_343[0x5];
 801         u8 log_max_flow_counter_bulk[0x8];
 802         u8 max_flow_counter_15_0[0x10];
 803         u8 reserved_at_360[0x3];
 804         u8 log_max_rq[0x5];
 805         u8 reserved_at_368[0x3];
 806         u8 log_max_sq[0x5];
 807         u8 reserved_at_370[0x3];
 808         u8 log_max_tir[0x5];
 809         u8 reserved_at_378[0x3];
 810         u8 log_max_tis[0x5];
 811         u8 basic_cyclic_rcv_wqe[0x1];
 812         u8 reserved_at_381[0x2];
 813         u8 log_max_rmp[0x5];
 814         u8 reserved_at_388[0x3];
 815         u8 log_max_rqt[0x5];
 816         u8 reserved_at_390[0x3];
 817         u8 log_max_rqt_size[0x5];
 818         u8 reserved_at_398[0x3];
 819         u8 log_max_tis_per_sq[0x5];
 820         u8 ext_stride_num_range[0x1];
 821         u8 reserved_at_3a1[0x2];
 822         u8 log_max_stride_sz_rq[0x5];
 823         u8 reserved_at_3a8[0x3];
 824         u8 log_min_stride_sz_rq[0x5];
 825         u8 reserved_at_3b0[0x3];
 826         u8 log_max_stride_sz_sq[0x5];
 827         u8 reserved_at_3b8[0x3];
 828         u8 log_min_stride_sz_sq[0x5];
 829         u8 hairpin[0x1];
 830         u8 reserved_at_3c1[0x2];
 831         u8 log_max_hairpin_queues[0x5];
 832         u8 reserved_at_3c8[0x3];
 833         u8 log_max_hairpin_wq_data_sz[0x5];
 834         u8 reserved_at_3d0[0x3];
 835         u8 log_max_hairpin_num_packets[0x5];
 836         u8 reserved_at_3d8[0x3];
 837         u8 log_max_wq_sz[0x5];
 838         u8 nic_vport_change_event[0x1];
 839         u8 disable_local_lb_uc[0x1];
 840         u8 disable_local_lb_mc[0x1];
 841         u8 log_min_hairpin_wq_data_sz[0x5];
 842         u8 reserved_at_3e8[0x3];
 843         u8 log_max_vlan_list[0x5];
 844         u8 reserved_at_3f0[0x3];
 845         u8 log_max_current_mc_list[0x5];
 846         u8 reserved_at_3f8[0x3];
 847         u8 log_max_current_uc_list[0x5];
 848         u8 general_obj_types[0x40];
 849         u8 reserved_at_440[0x20];
 850         u8 reserved_at_460[0x10];
 851         u8 max_num_eqs[0x10];
 852         u8 reserved_at_480[0x3];
 853         u8 log_max_l2_table[0x5];
 854         u8 reserved_at_488[0x8];
 855         u8 log_uar_page_sz[0x10];
 856         u8 reserved_at_4a0[0x20];
 857         u8 device_frequency_mhz[0x20];
 858         u8 device_frequency_khz[0x20];
 859         u8 reserved_at_500[0x20];
 860         u8 num_of_uars_per_page[0x20];
 861         u8 flex_parser_protocols[0x20];
 862         u8 reserved_at_560[0x20];
 863         u8 reserved_at_580[0x3c];
 864         u8 mini_cqe_resp_stride_index[0x1];
 865         u8 cqe_128_always[0x1];
 866         u8 cqe_compression_128[0x1];
 867         u8 cqe_compression[0x1];
 868         u8 cqe_compression_timeout[0x10];
 869         u8 cqe_compression_max_num[0x10];
 870         u8 reserved_at_5e0[0x10];
 871         u8 tag_matching[0x1];
 872         u8 rndv_offload_rc[0x1];
 873         u8 rndv_offload_dc[0x1];
 874         u8 log_tag_matching_list_sz[0x5];
 875         u8 reserved_at_5f8[0x3];
 876         u8 log_max_xrq[0x5];
 877         u8 affiliate_nic_vport_criteria[0x8];
 878         u8 native_port_num[0x8];
 879         u8 num_vhca_ports[0x8];
 880         u8 reserved_at_618[0x6];
 881         u8 sw_owner_id[0x1];
 882         u8 reserved_at_61f[0x1e1];
 883 };
 884
 885 struct mlx5_ifc_qos_cap_bits {
 886         u8 packet_pacing[0x1];
 887         u8 esw_scheduling[0x1];
 888         u8 esw_bw_share[0x1];
 889         u8 esw_rate_limit[0x1];
 890         u8 reserved_at_4[0x1];
 891         u8 packet_pacing_burst_bound[0x1];
 892         u8 packet_pacing_typical_size[0x1];
 893         u8 flow_meter_srtcm[0x1];
 894         u8 reserved_at_8[0x8];
 895         u8 log_max_flow_meter[0x8];
 896         u8 flow_meter_reg_id[0x8];
 897         u8 reserved_at_25[0x20];
 898         u8 packet_pacing_max_rate[0x20];
 899         u8 packet_pacing_min_rate[0x20];
 900         u8 reserved_at_80[0x10];
 901         u8 packet_pacing_rate_table_size[0x10];
 902         u8 esw_element_type[0x10];
 903         u8 esw_tsar_type[0x10];
 904         u8 reserved_at_c0[0x10];
 905         u8 max_qos_para_vport[0x10];
 906         u8 max_tsar_bw_share[0x20];
 907         u8 reserved_at_100[0x6e8];
 908 };
 909
 910 union mlx5_ifc_hca_cap_union_bits {
 911         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
 912         struct mlx5_ifc_qos_cap_bits qos_cap;
 913         u8 reserved_at_0[0x8000];
 914 };
 915
 916 struct mlx5_ifc_query_hca_cap_out_bits {
 917         u8 status[0x8];
 918         u8 reserved_at_8[0x18];
 919         u8 syndrome[0x20];
 920         u8 reserved_at_40[0x40];
 921         union mlx5_ifc_hca_cap_union_bits capability;
 922 };
 923
 924 struct mlx5_ifc_query_hca_cap_in_bits {
 925         u8 opcode[0x10];
 926         u8 reserved_at_10[0x10];
 927         u8 reserved_at_20[0x10];
 928         u8 op_mod[0x10];
 929         u8 reserved_at_40[0x40];
 930 };
 931
 932 /* CQE format mask. */
 933 #define MLX5E_CQE_FORMAT_MASK 0xc
 934
 935 /* MPW opcode. */
 936 #define MLX5_OPC_MOD_MPW 0x01
 937
 938 /* Compressed Rx CQE structure. */
 939 struct mlx5_mini_cqe8 {
 940         union {
 941                 uint32_t rx_hash_result;
 942                 struct {
 943                         uint16_t checksum;
 944                         uint16_t stride_idx;
 945                 };
 946                 struct {
 947                         uint16_t wqe_counter;
 948                         uint8_t  s_wqe_opcode;
 949                         uint8_t  reserved;
 950                 } s_wqe_info;
 951         };
 952         uint32_t byte_cnt;
 953 };
 954
 955 /**
 956  * Convert a user mark to flow mark.
 957  *
 958  * @param val
 959  *   Mark value to convert.
 960  *
 961  * @return
 962  *   Converted mark value.
 963  */
 964 static inline uint32_t
 965 mlx5_flow_mark_set(uint32_t val)
 966 {
 967         uint32_t ret;
 968
 969         /*
 970          * Add one to the user value to differentiate un-marked flows from
 971          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 972          * remains untouched.
 973          */
 974         if (val != MLX5_FLOW_MARK_DEFAULT)
 975                 ++val;
 976 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 977         /*
 978          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 979          * word, byte-swapped by the kernel on little-endian systems. In this
 980          * case, left-shifting the resulting big-endian value ensures the
 981          * least significant 24 bits are retained when converting it back.
 982          */
 983         ret = rte_cpu_to_be_32(val) >> 8;
 984 #else
 985         ret = val;
 986 #endif
 987         return ret;
 988 }
 989
 990 /**
 991  * Convert a mark to user mark.
 992  *
 993  * @param val
 994  *   Mark value to convert.
 995  *
 996  * @return
 997  *   Converted mark value.
 998  */
 999 static inline uint32_t
1000 mlx5_flow_mark_get(uint32_t val)
1001 {
1002         /*
1003          * Subtract one from the retrieved value. It was added by
1004          * mlx5_flow_mark_set() to distinguish unmarked flows.
1005          */
1006 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1007         return (val >> 8) - 1;
1008 #else
1009         return val - 1;
1010 #endif
1011 }
1012
1013 #endif /* RTE_PMD_MLX5_PRM_H_ */