drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29 #include <rte_spinlock.h>
  30 #include <rte_io.h>
  31 #include <rte_bus_pci.h>
  32 #include <rte_malloc.h>
  33
  34 #include "mlx5_utils.h"
  35 #include "mlx5.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39 #include "mlx5_prm.h"
  40 #include "mlx5_glue.h"
  41
  42 /* Support tunnel matching. */
  43 #define MLX5_FLOW_TUNNEL 5
  44
  45 struct mlx5_rxq_stats {
  46 #ifdef MLX5_PMD_SOFT_COUNTERS
  47         uint64_t ipackets; /**< Total of successfully received packets. */
  48         uint64_t ibytes; /**< Total of successfully received bytes. */
  49 #endif
  50         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  51         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  52 };
  53
  54 struct mlx5_txq_stats {
  55 #ifdef MLX5_PMD_SOFT_COUNTERS
  56         uint64_t opackets; /**< Total of successfully sent packets. */
  57         uint64_t obytes; /**< Total of successfully sent bytes. */
  58 #endif
  59         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  60 };
  61
  62 struct mlx5_priv;
  63
  64 /* Compressed CQE context. */
  65 struct rxq_zip {
  66         uint16_t ai; /* Array index. */
  67         uint16_t ca; /* Current array index. */
  68         uint16_t na; /* Next array index. */
  69         uint16_t cq_ci; /* The next CQE. */
  70         uint32_t cqe_cnt; /* Number of CQEs. */
  71 };
  72
  73 /* Multi-Packet RQ buffer header. */
  74 struct mlx5_mprq_buf {
  75         struct rte_mempool *mp;
  76         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  77         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  78 } __rte_cache_aligned;
  79
  80 /* Get pointer to the first stride. */
  81 #define mlx5_mprq_buf_addr(ptr) ((ptr) + 1)
  82
  83 enum mlx5_rxq_err_state {
  84         MLX5_RXQ_ERR_STATE_NO_ERROR = 0,
  85         MLX5_RXQ_ERR_STATE_NEED_RESET,
  86         MLX5_RXQ_ERR_STATE_NEED_READY,
  87 };
  88
  89 /* RX queue descriptor. */
  90 struct mlx5_rxq_data {
  91         unsigned int csum:1; /* Enable checksum offloading. */
  92         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  93         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  94         unsigned int crc_present:1; /* CRC must be subtracted. */
  95         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  96         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  97         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  98         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  99         unsigned int mark:1; /* Marked flow available on the queue. */
 100         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
 101         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
 102         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
 103         unsigned int err_state:2; /* enum mlx5_rxq_err_state. */
 104         unsigned int :4; /* Remaining bits. */
 105         volatile uint32_t *rq_db;
 106         volatile uint32_t *cq_db;
 107         uint16_t port_id;
 108         uint32_t rq_ci;
 109         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
 110         uint32_t rq_pi;
 111         uint32_t cq_ci;
 112         uint16_t rq_repl_thresh; /* Threshold for buffer replenishment. */
 113         union {
 114                 struct rxq_zip zip; /* Compressed context. */
 115                 uint16_t decompressed;
 116                 /* Number of ready mbufs decompressed from the CQ. */
 117         };
 118         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 119         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 120         volatile void *wqes;
 121         volatile struct mlx5_cqe(*cqes)[];
 122         RTE_STD_C11
 123         union  {
 124                 struct rte_mbuf *(*elts)[];
 125                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 126         };
 127         struct rte_mempool *mp;
 128         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 129         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 130         uint16_t idx; /* Queue index. */
 131         struct mlx5_rxq_stats stats;
 132         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 133         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 134         void *cq_uar; /* CQ user access region. */
 135         uint32_t cqn; /* CQ number. */
 136         uint8_t cq_arm_sn; /* CQ arm seq number. */
 137 #ifndef RTE_ARCH_64
 138         rte_spinlock_t *uar_lock_cq;
 139         /* CQ (UAR) access lock required for 32bit implementations */
 140 #endif
 141         uint32_t tunnel; /* Tunnel information. */
 142 } __rte_cache_aligned;
 143
 144 enum mlx5_rxq_obj_type {
 145         MLX5_RXQ_OBJ_TYPE_IBV,          /* mlx5_rxq_obj with ibv_wq. */
 146         MLX5_RXQ_OBJ_TYPE_DEVX_RQ,      /* mlx5_rxq_obj with mlx5_devx_rq. */
 147 };
 148
 149 /* Verbs/DevX Rx queue elements. */
 150 struct mlx5_rxq_obj {
 151         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 152         rte_atomic32_t refcnt; /* Reference counter. */
 153         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 154         struct ibv_cq *cq; /* Completion Queue. */
 155         enum mlx5_rxq_obj_type type;
 156         RTE_STD_C11
 157         union {
 158                 struct ibv_wq *wq; /* Work Queue. */
 159                 struct mlx5_devx_obj *rq; /* DevX object for Rx Queue. */
 160         };
 161         struct ibv_comp_channel *channel;
 162 };
 163
 164 /* RX queue control descriptor. */
 165 struct mlx5_rxq_ctrl {
 166         struct mlx5_rxq_data rxq; /* Data path structure. */
 167         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 168         rte_atomic32_t refcnt; /* Reference counter. */
 169         struct mlx5_rxq_obj *obj; /* Verbs/DevX elements. */
 170         struct mlx5_priv *priv; /* Back pointer to private data. */
 171         unsigned int socket; /* CPU socket ID for allocations. */
 172         unsigned int irq:1; /* Whether IRQ is enabled. */
 173         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 174         uint32_t flow_tunnels_n[MLX5_FLOW_TUNNEL]; /* Tunnels counters. */
 175         uint32_t wqn; /* WQ number. */
 176         uint16_t dump_file_n; /* Number of dump files. */
 177 };
 178
 179 enum mlx5_ind_tbl_type {
 180         MLX5_IND_TBL_TYPE_IBV,
 181         MLX5_IND_TBL_TYPE_DEVX,
 182 };
 183
 184 /* Indirection table. */
 185 struct mlx5_ind_table_obj {
 186         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 187         rte_atomic32_t refcnt; /* Reference counter. */
 188         enum mlx5_ind_tbl_type type;
 189         RTE_STD_C11
 190         union {
 191                 struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 192                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 193         };
 194         uint32_t queues_n; /**< Number of queues in the list. */
 195         uint16_t queues[]; /**< Queue list. */
 196 };
 197
 198 /* Hash Rx queue. */
 199 struct mlx5_hrxq {
 200         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 201         rte_atomic32_t refcnt; /* Reference counter. */
 202         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 203         struct ibv_qp *qp; /* Verbs queue pair. */
 204 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 205         void *action; /* DV QP action pointer. */
 206 #endif
 207         uint64_t hash_fields; /* Verbs Hash fields. */
 208         uint32_t rss_key_len; /* Hash key length in bytes. */
 209         uint8_t rss_key[]; /* Hash key. */
 210 };
 211
 212 /* TX queue send local data. */
 213 __extension__
 214 struct mlx5_txq_local {
 215         struct mlx5_wqe *wqe_last; /* last sent WQE pointer. */
 216         struct rte_mbuf *mbuf; /* first mbuf to process. */
 217         uint16_t pkts_copy; /* packets copied to elts. */
 218         uint16_t pkts_sent; /* packets sent. */
 219         uint16_t elts_free; /* available elts remain. */
 220         uint16_t wqe_free; /* available wqe remain. */
 221         uint16_t mbuf_off; /* data offset in current mbuf. */
 222         uint16_t mbuf_nseg; /* number of remaining mbuf. */
 223 };
 224
 225 /* TX queue descriptor. */
 226 __extension__
 227 struct mlx5_txq_data {
 228         uint16_t elts_head; /* Current counter in (*elts)[]. */
 229         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 230         uint16_t elts_comp; /* elts index since last completion request. */
 231         uint16_t elts_s; /* Number of mbuf elements. */
 232         uint16_t elts_m; /* Mask for mbuf elements indices. */
 233         /* Fields related to elts mbuf storage. */
 234         uint16_t wqe_ci; /* Consumer index for work queue. */
 235         uint16_t wqe_pi; /* Producer index for work queue. */
 236         uint16_t wqe_s; /* Number of WQ elements. */
 237         uint16_t wqe_m; /* Mask Number for WQ elements. */
 238         uint16_t wqe_comp; /* WQE index since last completion request. */
 239         uint16_t wqe_thres; /* WQE threshold to request completion in CQ. */
 240         /* WQ related fields. */
 241         uint16_t cq_ci; /* Consumer index for completion queue. */
 242 #ifndef NDEBUG
 243         uint16_t cq_pi; /* Counter of issued CQE "always" requests. */
 244 #endif
 245         uint16_t cqe_s; /* Number of CQ elements. */
 246         uint16_t cqe_m; /* Mask for CQ indices. */
 247         /* CQ related fields. */
 248         uint16_t elts_n:4; /* elts[] length (in log2). */
 249         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 250         uint16_t wqe_n:4; /* Number of WQ elements (in log2). */
 251         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 252         uint16_t tunnel_en:1;
 253         /* When set TX offload for tunneled packets are supported. */
 254         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 255         uint16_t vlan_en:1; /* VLAN insertion in WQE is supported. */
 256         uint16_t inlen_send; /* Ordinary send data inline size. */
 257         uint16_t inlen_empw; /* eMPW max packet size to inline. */
 258         uint16_t inlen_mode; /* Minimal data length to inline. */
 259         uint32_t qp_num_8s; /* QP number shifted by 8. */
 260         uint64_t offloads; /* Offloads for Tx Queue. */
 261         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 262         struct mlx5_wqe *wqes; /* Work queue. */
 263         struct mlx5_wqe *wqes_end; /* Work queue array limit. */
 264         volatile struct mlx5_cqe *cqes; /* Completion queue. */
 265         volatile uint32_t *qp_db; /* Work queue doorbell. */
 266         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 267         uint16_t port_id; /* Port ID of device. */
 268         uint16_t idx; /* Queue index. */
 269         struct mlx5_txq_stats stats; /* TX queue counters. */
 270 #ifndef RTE_ARCH_64
 271         rte_spinlock_t *uar_lock;
 272         /* UAR access lock required for 32bit implementations */
 273 #endif
 274         struct rte_mbuf *elts[0];
 275         /* Storage for queued packets, must be the last field. */
 276 } __rte_cache_aligned;
 277
 278 /* Verbs Rx queue elements. */
 279 struct mlx5_txq_ibv {
 280         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 281         rte_atomic32_t refcnt; /* Reference counter. */
 282         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 283         struct ibv_cq *cq; /* Completion Queue. */
 284         struct ibv_qp *qp; /* Queue Pair. */
 285 };
 286
 287 /* TX queue control descriptor. */
 288 struct mlx5_txq_ctrl {
 289         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 290         rte_atomic32_t refcnt; /* Reference counter. */
 291         unsigned int socket; /* CPU socket ID for allocations. */
 292         unsigned int max_inline_data; /* Max inline data. */
 293         unsigned int max_tso_header; /* Max TSO header size. */
 294         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 295         struct mlx5_priv *priv; /* Back pointer to private data. */
 296         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 297         void *bf_reg; /* BlueFlame register from Verbs. */
 298         uint16_t dump_file_n; /* Number of dump files. */
 299         struct mlx5_txq_data txq; /* Data path structure. */
 300         /* Must be the last field in the structure, contains elts[]. */
 301 };
 302
 303 #define MLX5_TX_BFREG(txq) \
 304                 (MLX5_PROC_PRIV((txq)->port_id)->uar_table[(txq)->idx])
 305
 306 /* mlx5_rxq.c */
 307
 308 extern uint8_t rss_hash_default_key[];
 309
 310 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 311 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 312 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 313 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 314 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 315 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 316                         unsigned int socket, const struct rte_eth_rxconf *conf,
 317                         struct rte_mempool *mp);
 318 void mlx5_rx_queue_release(void *dpdk_rxq);
 319 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 320 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 321 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 322 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 323 struct mlx5_rxq_obj *mlx5_rxq_obj_new(struct rte_eth_dev *dev, uint16_t idx);
 324 int mlx5_rxq_obj_verify(struct rte_eth_dev *dev);
 325 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 326                                    uint16_t desc, unsigned int socket,
 327                                    const struct rte_eth_rxconf *conf,
 328                                    struct rte_mempool *mp);
 329 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 330 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 331 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 332 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 333 int mlx5_ind_table_obj_verify(struct rte_eth_dev *dev);
 334 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 335                                 const uint8_t *rss_key, uint32_t rss_key_len,
 336                                 uint64_t hash_fields,
 337                                 const uint16_t *queues, uint32_t queues_n,
 338                                 int tunnel __rte_unused);
 339 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 340                                 const uint8_t *rss_key, uint32_t rss_key_len,
 341                                 uint64_t hash_fields,
 342                                 const uint16_t *queues, uint32_t queues_n);
 343 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 344 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 345 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 346 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 347 uint64_t mlx5_get_rx_port_offloads(struct rte_eth_dev *dev);
 348 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 349 int mlx5_lro_on(struct rte_eth_dev *dev);
 350
 351 /* mlx5_txq.c */
 352
 353 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 354                         unsigned int socket, const struct rte_eth_txconf *conf);
 355 void mlx5_tx_queue_release(void *dpdk_txq);
 356 int mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd);
 357 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 358 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 359 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 360 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 361 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 362                                    uint16_t desc, unsigned int socket,
 363                                    const struct rte_eth_txconf *conf);
 364 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 365 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 366 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 367 int mlx5_txq_verify(struct rte_eth_dev *dev);
 368 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 369 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 370
 371 /* mlx5_rxtx.c */
 372
 373 extern uint32_t mlx5_ptype_table[];
 374 extern uint8_t mlx5_cksum_table[];
 375 extern uint8_t mlx5_swp_types_table[];
 376
 377 void mlx5_set_ptype_table(void);
 378 void mlx5_set_cksum_table(void);
 379 void mlx5_set_swp_types_table(void);
 380 __rte_noinline uint16_t mlx5_tx_error_cqe_handle
 381                                 (struct mlx5_txq_data *restrict txq,
 382                                  volatile struct mlx5_err_cqe *err_cqe);
 383 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 384 void mlx5_rxq_initialize(struct mlx5_rxq_data *rxq);
 385 __rte_noinline int mlx5_rx_err_handle(struct mlx5_rxq_data *rxq,
 386                                       uint8_t mbuf_prepare);
 387 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 388 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 389 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 390                             uint16_t pkts_n);
 391 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 392                           uint16_t pkts_n);
 393 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 394                           uint16_t pkts_n);
 395 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 396 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 397 uint32_t mlx5_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 398 void mlx5_dump_debug_information(const char *path, const char *title,
 399                                  const void *buf, unsigned int len);
 400 int mlx5_queue_state_modify_primary(struct rte_eth_dev *dev,
 401                         const struct mlx5_mp_arg_queue_state_modify *sm);
 402
 403 /* Vectorized version of mlx5_rxtx.c */
 404 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 405 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 406 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 407                            uint16_t pkts_n);
 408
 409 /* mlx5_mr.c */
 410
 411 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 412 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 413 uint32_t mlx5_tx_mb2mr_bh(struct mlx5_txq_data *txq, struct rte_mbuf *mb);
 414 uint32_t mlx5_tx_update_ext_mp(struct mlx5_txq_data *txq, uintptr_t addr,
 415                                struct rte_mempool *mp);
 416 int mlx5_dma_map(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 417                  size_t len);
 418 int mlx5_dma_unmap(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 419                    size_t len);
 420
 421 /**
 422  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 423  * 64bit architectures.
 424  *
 425  * @param val
 426  *   value to write in CPU endian format.
 427  * @param addr
 428  *   Address to write to.
 429  * @param lock
 430  *   Address of the lock to use for that UAR access.
 431  */
 432 static __rte_always_inline void
 433 __mlx5_uar_write64_relaxed(uint64_t val, void *addr,
 434                            rte_spinlock_t *lock __rte_unused)
 435 {
 436 #ifdef RTE_ARCH_64
 437         *(uint64_t *)addr = val;
 438 #else /* !RTE_ARCH_64 */
 439         rte_spinlock_lock(lock);
 440         *(uint32_t *)addr = val;
 441         rte_io_wmb();
 442         *((uint32_t *)addr + 1) = val >> 32;
 443         rte_spinlock_unlock(lock);
 444 #endif
 445 }
 446
 447 /**
 448  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 449  * 64bit architectures while guaranteeing the order of execution with the
 450  * code being executed.
 451  *
 452  * @param val
 453  *   value to write in CPU endian format.
 454  * @param addr
 455  *   Address to write to.
 456  * @param lock
 457  *   Address of the lock to use for that UAR access.
 458  */
 459 static __rte_always_inline void
 460 __mlx5_uar_write64(uint64_t val, void *addr, rte_spinlock_t *lock)
 461 {
 462         rte_io_wmb();
 463         __mlx5_uar_write64_relaxed(val, addr, lock);
 464 }
 465
 466 /* Assist macros, used instead of directly calling the functions they wrap. */
 467 #ifdef RTE_ARCH_64
 468 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 469                 __mlx5_uar_write64_relaxed(val, dst, NULL)
 470 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, NULL)
 471 #else
 472 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 473                 __mlx5_uar_write64_relaxed(val, dst, lock)
 474 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, lock)
 475 #endif
 476
 477 /* CQE status. */
 478 enum mlx5_cqe_status {
 479         MLX5_CQE_STATUS_SW_OWN,
 480         MLX5_CQE_STATUS_HW_OWN,
 481         MLX5_CQE_STATUS_ERR,
 482 };
 483
 484 /**
 485  * Check whether CQE is valid.
 486  *
 487  * @param cqe
 488  *   Pointer to CQE.
 489  * @param cqes_n
 490  *   Size of completion queue.
 491  * @param ci
 492  *   Consumer index.
 493  *
 494  * @return
 495  *   The CQE status.
 496  */
 497 static __rte_always_inline enum mlx5_cqe_status
 498 check_cqe(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
 499           const uint16_t ci)
 500 {
 501         const uint16_t idx = ci & cqes_n;
 502         const uint8_t op_own = cqe->op_own;
 503         const uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 504         const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 505
 506         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 507                 return MLX5_CQE_STATUS_HW_OWN;
 508         rte_cio_rmb();
 509         if (unlikely(op_code == MLX5_CQE_RESP_ERR ||
 510                      op_code == MLX5_CQE_REQ_ERR))
 511                 return MLX5_CQE_STATUS_ERR;
 512         return MLX5_CQE_STATUS_SW_OWN;
 513 }
 514
 515 /**
 516  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which the
 517  * cloned mbuf is allocated is returned instead.
 518  *
 519  * @param buf
 520  *   Pointer to mbuf.
 521  *
 522  * @return
 523  *   Memory pool where data is located for given mbuf.
 524  */
 525 static inline struct rte_mempool *
 526 mlx5_mb2mp(struct rte_mbuf *buf)
 527 {
 528         if (unlikely(RTE_MBUF_CLONED(buf)))
 529                 return rte_mbuf_from_indirect(buf)->pool;
 530         return buf->pool;
 531 }
 532
 533 /**
 534  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 535  * as mempool is pre-configured and static.
 536  *
 537  * @param rxq
 538  *   Pointer to Rx queue structure.
 539  * @param addr
 540  *   Address to search.
 541  *
 542  * @return
 543  *   Searched LKey on success, UINT32_MAX on no match.
 544  */
 545 static __rte_always_inline uint32_t
 546 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 547 {
 548         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 549         uint32_t lkey;
 550
 551         /* Linear search on MR cache array. */
 552         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 553                                     MLX5_MR_CACHE_N, addr);
 554         if (likely(lkey != UINT32_MAX))
 555                 return lkey;
 556         /* Take slower bottom-half (Binary Search) on miss. */
 557         return mlx5_rx_addr2mr_bh(rxq, addr);
 558 }
 559
 560 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 561
 562 /**
 563  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 564  *
 565  * @param txq
 566  *   Pointer to Tx queue structure.
 567  * @param addr
 568  *   Address to search.
 569  *
 570  * @return
 571  *   Searched LKey on success, UINT32_MAX on no match.
 572  */
 573 static __rte_always_inline uint32_t
 574 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 575 {
 576         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 577         uintptr_t addr = (uintptr_t)mb->buf_addr;
 578         uint32_t lkey;
 579
 580         /* Check generation bit to see if there's any change on existing MRs. */
 581         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 582                 mlx5_mr_flush_local_cache(mr_ctrl);
 583         /* Linear search on MR cache array. */
 584         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 585                                     MLX5_MR_CACHE_N, addr);
 586         if (likely(lkey != UINT32_MAX))
 587                 return lkey;
 588         /* Take slower bottom-half on miss. */
 589         return mlx5_tx_mb2mr_bh(txq, mb);
 590 }
 591
 592 /**
 593  * Ring TX queue doorbell and flush the update if requested.
 594  *
 595  * @param txq
 596  *   Pointer to TX queue structure.
 597  * @param wqe
 598  *   Pointer to the last WQE posted in the NIC.
 599  * @param cond
 600  *   Request for write memory barrier after BlueFlame update.
 601  */
 602 static __rte_always_inline void
 603 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 604                        int cond)
 605 {
 606         uint64_t *dst = MLX5_TX_BFREG(txq);
 607         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 608
 609         rte_cio_wmb();
 610         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 611         /* Ensure ordering between DB record and BF copy. */
 612         rte_wmb();
 613         mlx5_uar_write64_relaxed(*src, dst, txq->uar_lock);
 614         if (cond)
 615                 rte_wmb();
 616 }
 617
 618 /**
 619  * Ring TX queue doorbell and flush the update by write memory barrier.
 620  *
 621  * @param txq
 622  *   Pointer to TX queue structure.
 623  * @param wqe
 624  *   Pointer to the last WQE posted in the NIC.
 625  */
 626 static __rte_always_inline void
 627 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 628 {
 629         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 630 }
 631
 632 #endif /* RTE_PMD_MLX5_RXTX_H_ */