drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15 #include "otx2_ethdev_sec.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev) ||
  23             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG)
  24                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  25
  26         return capa;
  27 }
  28
  29 static inline uint64_t
  30 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_TX_OFFLOAD_CAPA;
  33
  34         /* TSO not supported for earlier chip revisions */
  35         if (otx2_dev_is_96xx_A0(dev) || otx2_dev_is_95xx_Ax(dev))
  36                 capa &= ~(DEV_TX_OFFLOAD_TCP_TSO |
  37                           DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
  38                           DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
  39                           DEV_TX_OFFLOAD_GRE_TNL_TSO);
  40         return capa;
  41 }
  42
  43 static const struct otx2_dev_ops otx2_dev_ops = {
  44         .link_status_update = otx2_eth_dev_link_status_update,
  45         .ptp_info_update = otx2_eth_dev_ptp_info_update
  46 };
  47
  48 static int
  49 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  50 {
  51         struct otx2_mbox *mbox = dev->mbox;
  52         struct nix_lf_alloc_req *req;
  53         struct nix_lf_alloc_rsp *rsp;
  54         int rc;
  55
  56         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  57         req->rq_cnt = nb_rxq;
  58         req->sq_cnt = nb_txq;
  59         req->cq_cnt = nb_rxq;
  60         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  61         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  62         req->xqe_sz = NIX_XQESZ_W16;
  63         req->rss_sz = dev->rss_info.rss_size;
  64         req->rss_grps = NIX_RSS_GRPS;
  65         req->npa_func = otx2_npa_pf_func_get();
  66         req->sso_func = otx2_sso_pf_func_get();
  67         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  68         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  69                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  70                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  71                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  72         }
  73         req->rx_cfg |= (BIT_ULL(32 /* DROP_RE */)             |
  74                         BIT_ULL(33 /* Outer L2 Length */)     |
  75                         BIT_ULL(38 /* Inner L4 UDP Length */) |
  76                         BIT_ULL(39 /* Inner L3 Length */)     |
  77                         BIT_ULL(40 /* Outer L4 UDP Length */) |
  78                         BIT_ULL(41 /* Outer L3 Length */));
  79
  80         if (dev->rss_tag_as_xor == 0)
  81                 req->flags = NIX_LF_RSS_TAG_LSB_AS_ADDER;
  82
  83         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  84         if (rc)
  85                 return rc;
  86
  87         dev->sqb_size = rsp->sqb_size;
  88         dev->tx_chan_base = rsp->tx_chan_base;
  89         dev->rx_chan_base = rsp->rx_chan_base;
  90         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  91         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  92         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  93         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  94         dev->lf_tx_stats = rsp->lf_tx_stats;
  95         dev->lf_rx_stats = rsp->lf_rx_stats;
  96         dev->cints = rsp->cints;
  97         dev->qints = rsp->qints;
  98         dev->npc_flow.channel = dev->rx_chan_base;
  99         dev->ptp_en = rsp->hw_rx_tstamp_en;
 100
 101         return 0;
 102 }
 103
 104 static int
 105 nix_lf_switch_header_type_enable(struct otx2_eth_dev *dev, bool enable)
 106 {
 107         struct otx2_mbox *mbox = dev->mbox;
 108         struct npc_set_pkind *req;
 109         struct msg_resp *rsp;
 110         int rc;
 111
 112         if (dev->npc_flow.switch_header_type == 0)
 113                 return 0;
 114
 115         if (dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_LEN_90B &&
 116             !otx2_dev_is_sdp(dev)) {
 117                 otx2_err("chlen90b is not supported on non-SDP device");
 118                 return -EINVAL;
 119         }
 120
 121         /* Notify AF about higig2 config */
 122         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 123         req->mode = dev->npc_flow.switch_header_type;
 124         if (enable == 0)
 125                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 126         req->dir = PKIND_RX;
 127         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 128         if (rc)
 129                 return rc;
 130         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 131         req->mode = dev->npc_flow.switch_header_type;
 132         if (enable == 0)
 133                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 134         req->dir = PKIND_TX;
 135         return otx2_mbox_process_msg(mbox, (void *)&rsp);
 136 }
 137
 138 static int
 139 nix_lf_free(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142         struct nix_lf_free_req *req;
 143         struct ndc_sync_op *ndc_req;
 144         int rc;
 145
 146         /* Sync NDC-NIX for LF */
 147         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 148         ndc_req->nix_lf_tx_sync = 1;
 149         ndc_req->nix_lf_rx_sync = 1;
 150         rc = otx2_mbox_process(mbox);
 151         if (rc)
 152                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 153
 154         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 155         /* Let AF driver free all this nix lf's
 156          * NPC entries allocated using NPC MBOX.
 157          */
 158         req->flags = 0;
 159
 160         return otx2_mbox_process(mbox);
 161 }
 162
 163 int
 164 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 165 {
 166         struct otx2_mbox *mbox = dev->mbox;
 167
 168         if (otx2_dev_is_vf_or_sdp(dev))
 169                 return 0;
 170
 171         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 172
 173         return otx2_mbox_process(mbox);
 174 }
 175
 176 int
 177 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 178 {
 179         struct otx2_mbox *mbox = dev->mbox;
 180
 181         if (otx2_dev_is_vf_or_sdp(dev))
 182                 return 0;
 183
 184         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 185
 186         return otx2_mbox_process(mbox);
 187 }
 188
 189 static int
 190 npc_rx_enable(struct otx2_eth_dev *dev)
 191 {
 192         struct otx2_mbox *mbox = dev->mbox;
 193
 194         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 195
 196         return otx2_mbox_process(mbox);
 197 }
 198
 199 static int
 200 npc_rx_disable(struct otx2_eth_dev *dev)
 201 {
 202         struct otx2_mbox *mbox = dev->mbox;
 203
 204         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 205
 206         return otx2_mbox_process(mbox);
 207 }
 208
 209 static int
 210 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 211 {
 212         struct otx2_mbox *mbox = dev->mbox;
 213
 214         if (otx2_dev_is_vf_or_sdp(dev))
 215                 return 0;
 216
 217         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 218
 219         return otx2_mbox_process(mbox);
 220 }
 221
 222 static int
 223 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 224 {
 225         struct otx2_mbox *mbox = dev->mbox;
 226
 227         if (en && otx2_dev_is_vf_or_sdp(dev))
 228                 return -ENOTSUP;
 229
 230         if (en)
 231                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 232         else
 233                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 234
 235         return otx2_mbox_process(mbox);
 236 }
 237
 238 static int
 239 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 240 {
 241         struct otx2_mbox *mbox = dev->mbox;
 242
 243         if (otx2_dev_is_vf_or_sdp(dev))
 244                 return 0;
 245
 246         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 247
 248         return otx2_mbox_process(mbox);
 249 }
 250
 251 static inline void
 252 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 253 {
 254         rxq->head = 0;
 255         rxq->available = 0;
 256 }
 257
 258 static inline uint32_t
 259 nix_qsize_to_val(enum nix_q_size_e qsize)
 260 {
 261         return (16UL << (qsize * 2));
 262 }
 263
 264 static inline enum nix_q_size_e
 265 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 266 {
 267         int i;
 268
 269         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 270                 i = nix_q_size_4K;
 271         else
 272                 i = nix_q_size_16;
 273
 274         for (; i < nix_q_size_max; i++)
 275                 if (val <= nix_qsize_to_val(i))
 276                         break;
 277
 278         if (i >= nix_q_size_max)
 279                 i = nix_q_size_max - 1;
 280
 281         return i;
 282 }
 283
 284 static int
 285 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 286                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 287 {
 288         struct otx2_mbox *mbox = dev->mbox;
 289         const struct rte_memzone *rz;
 290         uint32_t ring_size, cq_size;
 291         struct nix_aq_enq_req *aq;
 292         uint16_t first_skip;
 293         int rc;
 294
 295         cq_size = rxq->qlen;
 296         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 297         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 298                                       NIX_CQ_ALIGN, dev->node);
 299         if (rz == NULL) {
 300                 otx2_err("Failed to allocate mem for cq hw ring");
 301                 return -ENOMEM;
 302         }
 303         memset(rz->addr, 0, rz->len);
 304         rxq->desc = (uintptr_t)rz->addr;
 305         rxq->qmask = cq_size - 1;
 306
 307         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 308         aq->qidx = qid;
 309         aq->ctype = NIX_AQ_CTYPE_CQ;
 310         aq->op = NIX_AQ_INSTOP_INIT;
 311
 312         aq->cq.ena = 1;
 313         aq->cq.caching = 1;
 314         aq->cq.qsize = rxq->qsize;
 315         aq->cq.base = rz->iova;
 316         aq->cq.avg_level = 0xff;
 317         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 318         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 319
 320         /* Many to one reduction */
 321         aq->cq.qint_idx = qid % dev->qints;
 322         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 323         aq->cq.cint_idx = qid;
 324
 325         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 326                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 327                 uint16_t min_rx_drop;
 328
 329                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 330                 aq->cq.drop = min_rx_drop;
 331                 aq->cq.drop_ena = 1;
 332                 rxq->cq_drop = min_rx_drop;
 333         } else {
 334                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 335                 aq->cq.drop = rxq->cq_drop;
 336                 aq->cq.drop_ena = 1;
 337         }
 338
 339         /* TX pause frames enable flowctrl on RX side */
 340         if (dev->fc_info.tx_pause) {
 341                 /* Single bpid is allocated for all rx channels for now */
 342                 aq->cq.bpid = dev->fc_info.bpid[0];
 343                 aq->cq.bp = rxq->cq_drop;
 344                 aq->cq.bp_ena = 1;
 345         }
 346
 347         rc = otx2_mbox_process(mbox);
 348         if (rc) {
 349                 otx2_err("Failed to init cq context");
 350                 return rc;
 351         }
 352
 353         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 354         aq->qidx = qid;
 355         aq->ctype = NIX_AQ_CTYPE_RQ;
 356         aq->op = NIX_AQ_INSTOP_INIT;
 357
 358         aq->rq.sso_ena = 0;
 359
 360         if (rxq->offloads & DEV_RX_OFFLOAD_SECURITY)
 361                 aq->rq.ipsech_ena = 1;
 362
 363         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 364         aq->rq.spb_ena = 0;
 365         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 366         first_skip = (sizeof(struct rte_mbuf));
 367         first_skip += RTE_PKTMBUF_HEADROOM;
 368         first_skip += rte_pktmbuf_priv_size(mp);
 369         rxq->data_off = first_skip;
 370
 371         first_skip /= 8; /* Expressed in number of dwords */
 372         aq->rq.first_skip = first_skip;
 373         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 374         aq->rq.flow_tagw = 32; /* 32-bits */
 375         aq->rq.lpb_sizem1 = mp->elt_size / 8;
 376         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 377         aq->rq.ena = 1;
 378         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 379         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 380         aq->rq.rq_int_ena = 0;
 381         /* Many to one reduction */
 382         aq->rq.qint_idx = qid % dev->qints;
 383
 384         aq->rq.xqe_drop_ena = 1;
 385
 386         rc = otx2_mbox_process(mbox);
 387         if (rc) {
 388                 otx2_err("Failed to init rq context");
 389                 return rc;
 390         }
 391
 392         if (dev->lock_rx_ctx) {
 393                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 394                 aq->qidx = qid;
 395                 aq->ctype = NIX_AQ_CTYPE_CQ;
 396                 aq->op = NIX_AQ_INSTOP_LOCK;
 397
 398                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 399                 if (!aq) {
 400                         /* The shared memory buffer can be full.
 401                          * Flush it and retry
 402                          */
 403                         otx2_mbox_msg_send(mbox, 0);
 404                         rc = otx2_mbox_wait_for_rsp(mbox, 0);
 405                         if (rc < 0) {
 406                                 otx2_err("Failed to LOCK cq context");
 407                                 return rc;
 408                         }
 409
 410                         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 411                         if (!aq) {
 412                                 otx2_err("Failed to LOCK rq context");
 413                                 return -ENOMEM;
 414                         }
 415                 }
 416                 aq->qidx = qid;
 417                 aq->ctype = NIX_AQ_CTYPE_RQ;
 418                 aq->op = NIX_AQ_INSTOP_LOCK;
 419                 rc = otx2_mbox_process(mbox);
 420                 if (rc < 0) {
 421                         otx2_err("Failed to LOCK rq context");
 422                         return rc;
 423                 }
 424         }
 425
 426         return 0;
 427 }
 428
 429 static int
 430 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 431                struct otx2_eth_rxq *rxq, const bool enb)
 432 {
 433         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 434         struct otx2_mbox *mbox = dev->mbox;
 435         struct nix_aq_enq_req *aq;
 436
 437         /* Pkts will be dropped silently if RQ is disabled */
 438         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 439         aq->qidx = rxq->rq;
 440         aq->ctype = NIX_AQ_CTYPE_RQ;
 441         aq->op = NIX_AQ_INSTOP_WRITE;
 442
 443         aq->rq.ena = enb;
 444         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 445
 446         return otx2_mbox_process(mbox);
 447 }
 448
 449 static int
 450 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 451 {
 452         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 453         struct otx2_mbox *mbox = dev->mbox;
 454         struct nix_aq_enq_req *aq;
 455         int rc;
 456
 457         /* RQ is already disabled */
 458         /* Disable CQ */
 459         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 460         aq->qidx = rxq->rq;
 461         aq->ctype = NIX_AQ_CTYPE_CQ;
 462         aq->op = NIX_AQ_INSTOP_WRITE;
 463
 464         aq->cq.ena = 0;
 465         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 466
 467         rc = otx2_mbox_process(mbox);
 468         if (rc < 0) {
 469                 otx2_err("Failed to disable cq context");
 470                 return rc;
 471         }
 472
 473         if (dev->lock_rx_ctx) {
 474                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 475                 aq->qidx = rxq->rq;
 476                 aq->ctype = NIX_AQ_CTYPE_CQ;
 477                 aq->op = NIX_AQ_INSTOP_UNLOCK;
 478
 479                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 480                 if (!aq) {
 481                         /* The shared memory buffer can be full.
 482                          * Flush it and retry
 483                          */
 484                         otx2_mbox_msg_send(mbox, 0);
 485                         rc = otx2_mbox_wait_for_rsp(mbox, 0);
 486                         if (rc < 0) {
 487                                 otx2_err("Failed to UNLOCK cq context");
 488                                 return rc;
 489                         }
 490
 491                         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 492                         if (!aq) {
 493                                 otx2_err("Failed to UNLOCK rq context");
 494                                 return -ENOMEM;
 495                         }
 496                 }
 497                 aq->qidx = rxq->rq;
 498                 aq->ctype = NIX_AQ_CTYPE_RQ;
 499                 aq->op = NIX_AQ_INSTOP_UNLOCK;
 500                 rc = otx2_mbox_process(mbox);
 501                 if (rc < 0) {
 502                         otx2_err("Failed to UNLOCK rq context");
 503                         return rc;
 504                 }
 505         }
 506
 507         return 0;
 508 }
 509
 510 static inline int
 511 nix_get_data_off(struct otx2_eth_dev *dev)
 512 {
 513         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 514 }
 515
 516 uint64_t
 517 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 518 {
 519         struct rte_mbuf mb_def;
 520         uint64_t *tmp;
 521
 522         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 523         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 524                                 offsetof(struct rte_mbuf, data_off) != 2);
 525         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 526                                 offsetof(struct rte_mbuf, data_off) != 4);
 527         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 528                                 offsetof(struct rte_mbuf, data_off) != 6);
 529         mb_def.nb_segs = 1;
 530         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 531         mb_def.port = port_id;
 532         rte_mbuf_refcnt_set(&mb_def, 1);
 533
 534         /* Prevent compiler reordering: rearm_data covers previous fields */
 535         rte_compiler_barrier();
 536         tmp = (uint64_t *)&mb_def.rearm_data;
 537
 538         return *tmp;
 539 }
 540
 541 static void
 542 otx2_nix_rx_queue_release(void *rx_queue)
 543 {
 544         struct otx2_eth_rxq *rxq = rx_queue;
 545
 546         if (!rxq)
 547                 return;
 548
 549         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 550         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 551         rte_free(rx_queue);
 552 }
 553
 554 static int
 555 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 556                         uint16_t nb_desc, unsigned int socket,
 557                         const struct rte_eth_rxconf *rx_conf,
 558                         struct rte_mempool *mp)
 559 {
 560         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 561         struct rte_mempool_ops *ops;
 562         struct otx2_eth_rxq *rxq;
 563         const char *platform_ops;
 564         enum nix_q_size_e qsize;
 565         uint64_t offloads;
 566         int rc;
 567
 568         rc = -EINVAL;
 569
 570         /* Compile time check to make sure all fast path elements in a CL */
 571         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 572
 573         /* Sanity checks */
 574         if (rx_conf->rx_deferred_start == 1) {
 575                 otx2_err("Deferred Rx start is not supported");
 576                 goto fail;
 577         }
 578
 579         platform_ops = rte_mbuf_platform_mempool_ops();
 580         /* This driver needs octeontx2_npa mempool ops to work */
 581         ops = rte_mempool_get_ops(mp->ops_index);
 582         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 583                 otx2_err("mempool ops should be of octeontx2_npa type");
 584                 goto fail;
 585         }
 586
 587         if (mp->pool_id == 0) {
 588                 otx2_err("Invalid pool_id");
 589                 goto fail;
 590         }
 591
 592         /* Free memory prior to re-allocation if needed */
 593         if (eth_dev->data->rx_queues[rq] != NULL) {
 594                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 595                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 596                 eth_dev->data->rx_queues[rq] = NULL;
 597         }
 598
 599         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 600         dev->rx_offloads |= offloads;
 601
 602         /* Find the CQ queue size */
 603         qsize = nix_qsize_clampup_get(dev, nb_desc);
 604         /* Allocate rxq memory */
 605         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 606         if (rxq == NULL) {
 607                 otx2_err("Failed to allocate rq=%d", rq);
 608                 rc = -ENOMEM;
 609                 goto fail;
 610         }
 611
 612         rxq->eth_dev = eth_dev;
 613         rxq->rq = rq;
 614         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 615         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 616         rxq->wdata = (uint64_t)rq << 32;
 617         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 618         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 619                                                         eth_dev->data->port_id);
 620         rxq->offloads = offloads;
 621         rxq->pool = mp;
 622         rxq->qlen = nix_qsize_to_val(qsize);
 623         rxq->qsize = qsize;
 624         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 625         rxq->tstamp = &dev->tstamp;
 626
 627         /* Alloc completion queue */
 628         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 629         if (rc) {
 630                 otx2_err("Failed to allocate rxq=%u", rq);
 631                 goto free_rxq;
 632         }
 633
 634         rxq->qconf.socket_id = socket;
 635         rxq->qconf.nb_desc = nb_desc;
 636         rxq->qconf.mempool = mp;
 637         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 638
 639         nix_rx_queue_reset(rxq);
 640         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 641                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 642
 643         eth_dev->data->rx_queues[rq] = rxq;
 644         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 645
 646         /* Calculating delta and freq mult between PTP HI clock and tsc.
 647          * These are needed in deriving raw clock value from tsc counter.
 648          * read_clock eth op returns raw clock value.
 649          */
 650         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 651             otx2_ethdev_is_ptp_en(dev)) {
 652                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 653                 if (rc) {
 654                         otx2_err("Failed to calculate delta and freq mult");
 655                         goto fail;
 656                 }
 657         }
 658
 659         return 0;
 660
 661 free_rxq:
 662         otx2_nix_rx_queue_release(rxq);
 663 fail:
 664         return rc;
 665 }
 666
 667 static inline uint8_t
 668 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 669 {
 670         /*
 671          * Maximum three segments can be supported with W8, Choose
 672          * NIX_MAXSQESZ_W16 for multi segment offload.
 673          */
 674         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 675                 return NIX_MAXSQESZ_W16;
 676         else
 677                 return NIX_MAXSQESZ_W8;
 678 }
 679
 680 static uint16_t
 681 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 682 {
 683         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 684         struct rte_eth_dev_data *data = eth_dev->data;
 685         struct rte_eth_conf *conf = &data->dev_conf;
 686         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 687         uint16_t flags = 0;
 688
 689         if (rxmode->mq_mode == ETH_MQ_RX_RSS &&
 690                         (dev->rx_offloads & DEV_RX_OFFLOAD_RSS_HASH))
 691                 flags |= NIX_RX_OFFLOAD_RSS_F;
 692
 693         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 694                          DEV_RX_OFFLOAD_UDP_CKSUM))
 695                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 696
 697         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 698                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 699                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 700
 701         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 702                 flags |= NIX_RX_MULTI_SEG_F;
 703
 704         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 705                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 706                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 707
 708         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 709                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 710
 711         if (dev->rx_offloads & DEV_RX_OFFLOAD_SECURITY)
 712                 flags |= NIX_RX_OFFLOAD_SECURITY_F;
 713
 714         if (!dev->ptype_disable)
 715                 flags |= NIX_RX_OFFLOAD_PTYPE_F;
 716
 717         return flags;
 718 }
 719
 720 static uint16_t
 721 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 722 {
 723         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 724         uint64_t conf = dev->tx_offloads;
 725         uint16_t flags = 0;
 726
 727         /* Fastpath is dependent on these enums */
 728         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 729         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 730         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 731         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 732         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 733         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 734         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 735         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 736         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 737         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 738         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 739         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 740         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 741         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 742                          offsetof(struct rte_mbuf, buf_iova) + 8);
 743         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 744                          offsetof(struct rte_mbuf, buf_iova) + 16);
 745         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 746                          offsetof(struct rte_mbuf, ol_flags) + 12);
 747         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 748                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 749
 750         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 751             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 752                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 753
 754         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 755             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 756                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 757
 758         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 759             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 760             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 761             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 762                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 763
 764         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 765                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 766
 767         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 768                 flags |= NIX_TX_MULTI_SEG_F;
 769
 770         /* Enable Inner checksum for TSO */
 771         if (conf & DEV_TX_OFFLOAD_TCP_TSO)
 772                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 773                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 774
 775         /* Enable Inner and Outer checksum for Tunnel TSO */
 776         if (conf & (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 777                     DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
 778                     DEV_TX_OFFLOAD_GRE_TNL_TSO))
 779                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 780                           NIX_TX_OFFLOAD_OL3_OL4_CSUM_F |
 781                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 782
 783         if (conf & DEV_TX_OFFLOAD_SECURITY)
 784                 flags |= NIX_TX_OFFLOAD_SECURITY_F;
 785
 786         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 787                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 788
 789         return flags;
 790 }
 791
 792 static int
 793 nix_sqb_lock(struct rte_mempool *mp)
 794 {
 795         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 796         struct npa_aq_enq_req *req;
 797         int rc;
 798
 799         req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 800         req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 801         req->ctype = NPA_AQ_CTYPE_AURA;
 802         req->op = NPA_AQ_INSTOP_LOCK;
 803
 804         req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 805         if (!req) {
 806                 /* The shared memory buffer can be full.
 807                  * Flush it and retry
 808                  */
 809                 otx2_mbox_msg_send(npa_lf->mbox, 0);
 810                 rc = otx2_mbox_wait_for_rsp(npa_lf->mbox, 0);
 811                 if (rc < 0) {
 812                         otx2_err("Failed to LOCK AURA context");
 813                         return rc;
 814                 }
 815
 816                 req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 817                 if (!req) {
 818                         otx2_err("Failed to LOCK POOL context");
 819                         return -ENOMEM;
 820                 }
 821         }
 822
 823         req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 824         req->ctype = NPA_AQ_CTYPE_POOL;
 825         req->op = NPA_AQ_INSTOP_LOCK;
 826
 827         rc = otx2_mbox_process(npa_lf->mbox);
 828         if (rc < 0) {
 829                 otx2_err("Unable to lock POOL in NDC");
 830                 return rc;
 831         }
 832
 833         return 0;
 834 }
 835
 836 static int
 837 nix_sqb_unlock(struct rte_mempool *mp)
 838 {
 839         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 840         struct npa_aq_enq_req *req;
 841         int rc;
 842
 843         req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 844         req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 845         req->ctype = NPA_AQ_CTYPE_AURA;
 846         req->op = NPA_AQ_INSTOP_UNLOCK;
 847
 848         req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 849         if (!req) {
 850                 /* The shared memory buffer can be full.
 851                  * Flush it and retry
 852                  */
 853                 otx2_mbox_msg_send(npa_lf->mbox, 0);
 854                 rc = otx2_mbox_wait_for_rsp(npa_lf->mbox, 0);
 855                 if (rc < 0) {
 856                         otx2_err("Failed to UNLOCK AURA context");
 857                         return rc;
 858                 }
 859
 860                 req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 861                 if (!req) {
 862                         otx2_err("Failed to UNLOCK POOL context");
 863                         return -ENOMEM;
 864                 }
 865         }
 866         req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 867         req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 868         req->ctype = NPA_AQ_CTYPE_POOL;
 869         req->op = NPA_AQ_INSTOP_UNLOCK;
 870
 871         rc = otx2_mbox_process(npa_lf->mbox);
 872         if (rc < 0) {
 873                 otx2_err("Unable to UNLOCK AURA in NDC");
 874                 return rc;
 875         }
 876
 877         return 0;
 878 }
 879
 880 static int
 881 nix_sq_init(struct otx2_eth_txq *txq)
 882 {
 883         struct otx2_eth_dev *dev = txq->dev;
 884         struct otx2_mbox *mbox = dev->mbox;
 885         struct nix_aq_enq_req *sq;
 886         uint32_t rr_quantum;
 887         uint16_t smq;
 888         int rc;
 889
 890         if (txq->sqb_pool->pool_id == 0)
 891                 return -EINVAL;
 892
 893         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 894         if (rc) {
 895                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 896                 return rc;
 897         }
 898
 899         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 900         sq->qidx = txq->sq;
 901         sq->ctype = NIX_AQ_CTYPE_SQ;
 902         sq->op = NIX_AQ_INSTOP_INIT;
 903         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 904
 905         sq->sq.smq = smq;
 906         sq->sq.smq_rr_quantum = rr_quantum;
 907         sq->sq.default_chan = dev->tx_chan_base;
 908         sq->sq.sqe_stype = NIX_STYPE_STF;
 909         sq->sq.ena = 1;
 910         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 911                 sq->sq.sqe_stype = NIX_STYPE_STP;
 912         sq->sq.sqb_aura =
 913                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 914         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 915         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 916         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 917         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 918
 919         /* Many to one reduction */
 920         sq->sq.qint_idx = txq->sq % dev->qints;
 921
 922         rc = otx2_mbox_process(mbox);
 923         if (rc < 0)
 924                 return rc;
 925
 926         if (dev->lock_tx_ctx) {
 927                 sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 928                 sq->qidx = txq->sq;
 929                 sq->ctype = NIX_AQ_CTYPE_SQ;
 930                 sq->op = NIX_AQ_INSTOP_LOCK;
 931
 932                 rc = otx2_mbox_process(mbox);
 933         }
 934
 935         return rc;
 936 }
 937
 938 static int
 939 nix_sq_uninit(struct otx2_eth_txq *txq)
 940 {
 941         struct otx2_eth_dev *dev = txq->dev;
 942         struct otx2_mbox *mbox = dev->mbox;
 943         struct ndc_sync_op *ndc_req;
 944         struct nix_aq_enq_rsp *rsp;
 945         struct nix_aq_enq_req *aq;
 946         uint16_t sqes_per_sqb;
 947         void *sqb_buf;
 948         int rc, count;
 949
 950         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 951
 952         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 953         aq->qidx = txq->sq;
 954         aq->ctype = NIX_AQ_CTYPE_SQ;
 955         aq->op = NIX_AQ_INSTOP_READ;
 956
 957         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 958         if (rc)
 959                 return rc;
 960
 961         /* Check if sq is already cleaned up */
 962         if (!rsp->sq.ena)
 963                 return 0;
 964
 965         /* Disable sq */
 966         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 967         aq->qidx = txq->sq;
 968         aq->ctype = NIX_AQ_CTYPE_SQ;
 969         aq->op = NIX_AQ_INSTOP_WRITE;
 970
 971         aq->sq_mask.ena = ~aq->sq_mask.ena;
 972         aq->sq.ena = 0;
 973
 974         rc = otx2_mbox_process(mbox);
 975         if (rc)
 976                 return rc;
 977
 978         if (dev->lock_tx_ctx) {
 979                 /* Unlock sq */
 980                 aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 981                 aq->qidx = txq->sq;
 982                 aq->ctype = NIX_AQ_CTYPE_SQ;
 983                 aq->op = NIX_AQ_INSTOP_UNLOCK;
 984
 985                 rc = otx2_mbox_process(mbox);
 986                 if (rc < 0)
 987                         return rc;
 988
 989                 nix_sqb_unlock(txq->sqb_pool);
 990         }
 991
 992         /* Read SQ and free sqb's */
 993         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 994         aq->qidx = txq->sq;
 995         aq->ctype = NIX_AQ_CTYPE_SQ;
 996         aq->op = NIX_AQ_INSTOP_READ;
 997
 998         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 999         if (rc)
1000                 return rc;
1001
1002         if (aq->sq.smq_pend)
1003                 otx2_err("SQ has pending sqe's");
1004
1005         count = aq->sq.sqb_count;
1006         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
1007         /* Free SQB's that are used */
1008         sqb_buf = (void *)rsp->sq.head_sqb;
1009         while (count) {
1010                 void *next_sqb;
1011
1012                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
1013                                       ((sqes_per_sqb - 1) *
1014                                       nix_sq_max_sqe_sz(txq)));
1015                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
1016                                     (uint64_t)sqb_buf);
1017                 sqb_buf = next_sqb;
1018                 count--;
1019         }
1020
1021         /* Free next to use sqb */
1022         if (rsp->sq.next_sqb)
1023                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
1024                                     rsp->sq.next_sqb);
1025
1026         /* Sync NDC-NIX-TX for LF */
1027         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
1028         ndc_req->nix_lf_tx_sync = 1;
1029         rc = otx2_mbox_process(mbox);
1030         if (rc)
1031                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
1032
1033         return rc;
1034 }
1035
1036 static int
1037 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
1038 {
1039         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
1040         struct npa_aq_enq_req *aura_req;
1041
1042         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
1043         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
1044         aura_req->ctype = NPA_AQ_CTYPE_AURA;
1045         aura_req->op = NPA_AQ_INSTOP_WRITE;
1046
1047         aura_req->aura.limit = nb_sqb_bufs;
1048         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
1049
1050         return otx2_mbox_process(npa_lf->mbox);
1051 }
1052
1053 static int
1054 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
1055 {
1056         struct otx2_eth_dev *dev = txq->dev;
1057         uint16_t sqes_per_sqb, nb_sqb_bufs;
1058         char name[RTE_MEMPOOL_NAMESIZE];
1059         struct rte_mempool_objsz sz;
1060         struct npa_aura_s *aura;
1061         uint32_t tmp, blk_sz;
1062
1063         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
1064         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
1065         blk_sz = dev->sqb_size;
1066
1067         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
1068                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
1069         else
1070                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
1071
1072         nb_sqb_bufs = nb_desc / sqes_per_sqb;
1073         /* Clamp up to devarg passed SQB count */
1074         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
1075                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
1076
1077         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
1078                                                  0, 0, dev->node,
1079                                                  MEMPOOL_F_NO_SPREAD);
1080         txq->nb_sqb_bufs = nb_sqb_bufs;
1081         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
1082         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
1083                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
1084         txq->nb_sqb_bufs_adj =
1085                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
1086
1087         if (txq->sqb_pool == NULL) {
1088                 otx2_err("Failed to allocate sqe mempool");
1089                 goto fail;
1090         }
1091
1092         memset(aura, 0, sizeof(*aura));
1093         aura->fc_ena = 1;
1094         aura->fc_addr = txq->fc_iova;
1095         aura->fc_hyst_bits = 0; /* Store count on all updates */
1096         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
1097                 otx2_err("Failed to set ops for sqe mempool");
1098                 goto fail;
1099         }
1100         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
1101                 otx2_err("Failed to populate sqe mempool");
1102                 goto fail;
1103         }
1104
1105         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
1106         if (dev->sqb_size != sz.elt_size) {
1107                 otx2_err("sqe pool block size is not expected %d != %d",
1108                          dev->sqb_size, tmp);
1109                 goto fail;
1110         }
1111
1112         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
1113         if (dev->lock_tx_ctx)
1114                 nix_sqb_lock(txq->sqb_pool);
1115
1116         return 0;
1117 fail:
1118         return -ENOMEM;
1119 }
1120
1121 void
1122 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
1123 {
1124         struct nix_send_ext_s *send_hdr_ext;
1125         struct nix_send_hdr_s *send_hdr;
1126         struct nix_send_mem_s *send_mem;
1127         union nix_send_sg_s *sg;
1128
1129         /* Initialize the fields based on basic single segment packet */
1130         memset(&txq->cmd, 0, sizeof(txq->cmd));
1131
1132         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
1133                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
1134                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
1135                 send_hdr->w0.sizem1 = 2;
1136
1137                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
1138                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
1139                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
1140                         /* Default: one seg packet would have:
1141                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
1142                          * => 8/2 - 1 = 3
1143                          */
1144                         send_hdr->w0.sizem1 = 3;
1145                         send_hdr_ext->w0.tstmp = 1;
1146
1147                         /* To calculate the offset for send_mem,
1148                          * send_hdr->w0.sizem1 * 2
1149                          */
1150                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
1151                                                 (send_hdr->w0.sizem1 << 1));
1152                         send_mem->subdc = NIX_SUBDC_MEM;
1153                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
1154                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
1155                 }
1156                 sg = (union nix_send_sg_s *)&txq->cmd[4];
1157         } else {
1158                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
1159                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
1160                 send_hdr->w0.sizem1 = 1;
1161                 sg = (union nix_send_sg_s *)&txq->cmd[2];
1162         }
1163
1164         send_hdr->w0.sq = txq->sq;
1165         sg->subdc = NIX_SUBDC_SG;
1166         sg->segs = 1;
1167         sg->ld_type = NIX_SENDLDTYPE_LDD;
1168
1169         rte_smp_wmb();
1170 }
1171
1172 static void
1173 otx2_nix_tx_queue_release(void *_txq)
1174 {
1175         struct otx2_eth_txq *txq = _txq;
1176         struct rte_eth_dev *eth_dev;
1177
1178         if (!txq)
1179                 return;
1180
1181         eth_dev = txq->dev->eth_dev;
1182
1183         otx2_nix_dbg("Releasing txq %u", txq->sq);
1184
1185         /* Flush and disable tm */
1186         otx2_nix_sq_flush_pre(txq, eth_dev->data->dev_started);
1187
1188         /* Free sqb's and disable sq */
1189         nix_sq_uninit(txq);
1190
1191         if (txq->sqb_pool) {
1192                 rte_mempool_free(txq->sqb_pool);
1193                 txq->sqb_pool = NULL;
1194         }
1195         otx2_nix_sq_flush_post(txq);
1196         rte_free(txq);
1197 }
1198
1199
1200 static int
1201 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
1202                         uint16_t nb_desc, unsigned int socket_id,
1203                         const struct rte_eth_txconf *tx_conf)
1204 {
1205         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1206         const struct rte_memzone *fc;
1207         struct otx2_eth_txq *txq;
1208         uint64_t offloads;
1209         int rc;
1210
1211         rc = -EINVAL;
1212
1213         /* Compile time check to make sure all fast path elements in a CL */
1214         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
1215
1216         if (tx_conf->tx_deferred_start) {
1217                 otx2_err("Tx deferred start is not supported");
1218                 goto fail;
1219         }
1220
1221         /* Free memory prior to re-allocation if needed. */
1222         if (eth_dev->data->tx_queues[sq] != NULL) {
1223                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
1224                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
1225                 eth_dev->data->tx_queues[sq] = NULL;
1226         }
1227
1228         /* Find the expected offloads for this queue */
1229         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
1230
1231         /* Allocating tx queue data structure */
1232         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
1233                                  OTX2_ALIGN, socket_id);
1234         if (txq == NULL) {
1235                 otx2_err("Failed to alloc txq=%d", sq);
1236                 rc = -ENOMEM;
1237                 goto fail;
1238         }
1239         txq->sq = sq;
1240         txq->dev = dev;
1241         txq->sqb_pool = NULL;
1242         txq->offloads = offloads;
1243         dev->tx_offloads |= offloads;
1244
1245         /*
1246          * Allocate memory for flow control updates from HW.
1247          * Alloc one cache line, so that fits all FC_STYPE modes.
1248          */
1249         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
1250                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
1251                                       OTX2_ALIGN, dev->node);
1252         if (fc == NULL) {
1253                 otx2_err("Failed to allocate mem for fcmem");
1254                 rc = -ENOMEM;
1255                 goto free_txq;
1256         }
1257         txq->fc_iova = fc->iova;
1258         txq->fc_mem = fc->addr;
1259
1260         /* Initialize the aura sqb pool */
1261         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1262         if (rc) {
1263                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1264                 goto free_txq;
1265         }
1266
1267         /* Initialize the SQ */
1268         rc = nix_sq_init(txq);
1269         if (rc) {
1270                 otx2_err("Failed to init sq=%d context", sq);
1271                 goto free_txq;
1272         }
1273
1274         txq->fc_cache_pkts = 0;
1275         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1276         /* Evenly distribute LMT slot for each sq */
1277         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1278
1279         txq->qconf.socket_id = socket_id;
1280         txq->qconf.nb_desc = nb_desc;
1281         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1282
1283         otx2_nix_form_default_desc(txq);
1284
1285         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1286                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1287                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1288                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1289         eth_dev->data->tx_queues[sq] = txq;
1290         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1291         return 0;
1292
1293 free_txq:
1294         otx2_nix_tx_queue_release(txq);
1295 fail:
1296         return rc;
1297 }
1298
1299 static int
1300 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1301 {
1302         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1303         struct otx2_eth_qconf *tx_qconf = NULL;
1304         struct otx2_eth_qconf *rx_qconf = NULL;
1305         struct otx2_eth_txq **txq;
1306         struct otx2_eth_rxq **rxq;
1307         int i, nb_rxq, nb_txq;
1308
1309         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1310         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1311
1312         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1313         if (tx_qconf == NULL) {
1314                 otx2_err("Failed to allocate memory for tx_qconf");
1315                 goto fail;
1316         }
1317
1318         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1319         if (rx_qconf == NULL) {
1320                 otx2_err("Failed to allocate memory for rx_qconf");
1321                 goto fail;
1322         }
1323
1324         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1325         for (i = 0; i < nb_txq; i++) {
1326                 if (txq[i] == NULL) {
1327                         tx_qconf[i].valid = false;
1328                         otx2_info("txq[%d] is already released", i);
1329                         continue;
1330                 }
1331                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1332                 tx_qconf[i].valid = true;
1333                 otx2_nix_tx_queue_release(txq[i]);
1334                 eth_dev->data->tx_queues[i] = NULL;
1335         }
1336
1337         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1338         for (i = 0; i < nb_rxq; i++) {
1339                 if (rxq[i] == NULL) {
1340                         rx_qconf[i].valid = false;
1341                         otx2_info("rxq[%d] is already released", i);
1342                         continue;
1343                 }
1344                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1345                 rx_qconf[i].valid = true;
1346                 otx2_nix_rx_queue_release(rxq[i]);
1347                 eth_dev->data->rx_queues[i] = NULL;
1348         }
1349
1350         dev->tx_qconf = tx_qconf;
1351         dev->rx_qconf = rx_qconf;
1352         return 0;
1353
1354 fail:
1355         if (tx_qconf)
1356                 free(tx_qconf);
1357         if (rx_qconf)
1358                 free(rx_qconf);
1359
1360         return -ENOMEM;
1361 }
1362
1363 static int
1364 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1365 {
1366         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1367         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1368         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1369         struct otx2_eth_txq **txq;
1370         struct otx2_eth_rxq **rxq;
1371         int rc, i, nb_rxq, nb_txq;
1372
1373         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1374         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1375
1376         rc = -ENOMEM;
1377         /* Setup tx & rx queues with previous configuration so
1378          * that the queues can be functional in cases like ports
1379          * are started without re configuring queues.
1380          *
1381          * Usual re config sequence is like below:
1382          * port_configure() {
1383          *      if(reconfigure) {
1384          *              queue_release()
1385          *              queue_setup()
1386          *      }
1387          *      queue_configure() {
1388          *              queue_release()
1389          *              queue_setup()
1390          *      }
1391          * }
1392          * port_start()
1393          *
1394          * In some application's control path, queue_configure() would
1395          * NOT be invoked for TXQs/RXQs in port_configure().
1396          * In such cases, queues can be functional after start as the
1397          * queues are already setup in port_configure().
1398          */
1399         for (i = 0; i < nb_txq; i++) {
1400                 if (!tx_qconf[i].valid)
1401                         continue;
1402                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1403                                              tx_qconf[i].socket_id,
1404                                              &tx_qconf[i].conf.tx);
1405                 if (rc) {
1406                         otx2_err("Failed to setup tx queue rc=%d", rc);
1407                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1408                         for (i -= 1; i >= 0; i--)
1409                                 otx2_nix_tx_queue_release(txq[i]);
1410                         goto fail;
1411                 }
1412         }
1413
1414         free(tx_qconf); tx_qconf = NULL;
1415
1416         for (i = 0; i < nb_rxq; i++) {
1417                 if (!rx_qconf[i].valid)
1418                         continue;
1419                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1420                                              rx_qconf[i].socket_id,
1421                                              &rx_qconf[i].conf.rx,
1422                                              rx_qconf[i].mempool);
1423                 if (rc) {
1424                         otx2_err("Failed to setup rx queue rc=%d", rc);
1425                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1426                         for (i -= 1; i >= 0; i--)
1427                                 otx2_nix_rx_queue_release(rxq[i]);
1428                         goto release_tx_queues;
1429                 }
1430         }
1431
1432         free(rx_qconf); rx_qconf = NULL;
1433
1434         return 0;
1435
1436 release_tx_queues:
1437         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1438         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1439                 otx2_nix_tx_queue_release(txq[i]);
1440 fail:
1441         if (tx_qconf)
1442                 free(tx_qconf);
1443         if (rx_qconf)
1444                 free(rx_qconf);
1445
1446         return rc;
1447 }
1448
1449 static uint16_t
1450 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1451 {
1452         RTE_SET_USED(queue);
1453         RTE_SET_USED(mbufs);
1454         RTE_SET_USED(pkts);
1455
1456         return 0;
1457 }
1458
1459 static void
1460 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1461 {
1462         /* These dummy functions are required for supporting
1463          * some applications which reconfigure queues without
1464          * stopping tx burst and rx burst threads(eg kni app)
1465          * When the queues context is saved, txq/rxqs are released
1466          * which caused app crash since rx/tx burst is still
1467          * on different lcores
1468          */
1469         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1470         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1471         rte_mb();
1472 }
1473
1474 static void
1475 nix_lso_tcp(struct nix_lso_format_cfg *req, bool v4)
1476 {
1477         volatile struct nix_lso_format *field;
1478
1479         /* Format works only with TCP packet marked by OL3/OL4 */
1480         field = (volatile struct nix_lso_format *)&req->fields[0];
1481         req->field_mask = NIX_LSO_FIELD_MASK;
1482         /* Outer IPv4/IPv6 */
1483         field->layer = NIX_TXLAYER_OL3;
1484         field->offset = v4 ? 2 : 4;
1485         field->sizem1 = 1; /* 2B */
1486         field->alg = NIX_LSOALG_ADD_PAYLEN;
1487         field++;
1488         if (v4) {
1489                 /* IPID field */
1490                 field->layer = NIX_TXLAYER_OL3;
1491                 field->offset = 4;
1492                 field->sizem1 = 1;
1493                 /* Incremented linearly per segment */
1494                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1495                 field++;
1496         }
1497
1498         /* TCP sequence number update */
1499         field->layer = NIX_TXLAYER_OL4;
1500         field->offset = 4;
1501         field->sizem1 = 3; /* 4 bytes */
1502         field->alg = NIX_LSOALG_ADD_OFFSET;
1503         field++;
1504         /* TCP flags field */
1505         field->layer = NIX_TXLAYER_OL4;
1506         field->offset = 12;
1507         field->sizem1 = 1;
1508         field->alg = NIX_LSOALG_TCP_FLAGS;
1509         field++;
1510 }
1511
1512 static void
1513 nix_lso_udp_tun_tcp(struct nix_lso_format_cfg *req,
1514                     bool outer_v4, bool inner_v4)
1515 {
1516         volatile struct nix_lso_format *field;
1517
1518         field = (volatile struct nix_lso_format *)&req->fields[0];
1519         req->field_mask = NIX_LSO_FIELD_MASK;
1520         /* Outer IPv4/IPv6 len */
1521         field->layer = NIX_TXLAYER_OL3;
1522         field->offset = outer_v4 ? 2 : 4;
1523         field->sizem1 = 1; /* 2B */
1524         field->alg = NIX_LSOALG_ADD_PAYLEN;
1525         field++;
1526         if (outer_v4) {
1527                 /* IPID */
1528                 field->layer = NIX_TXLAYER_OL3;
1529                 field->offset = 4;
1530                 field->sizem1 = 1;
1531                 /* Incremented linearly per segment */
1532                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1533                 field++;
1534         }
1535
1536         /* Outer UDP length */
1537         field->layer = NIX_TXLAYER_OL4;
1538         field->offset = 4;
1539         field->sizem1 = 1;
1540         field->alg = NIX_LSOALG_ADD_PAYLEN;
1541         field++;
1542
1543         /* Inner IPv4/IPv6 */
1544         field->layer = NIX_TXLAYER_IL3;
1545         field->offset = inner_v4 ? 2 : 4;
1546         field->sizem1 = 1; /* 2B */
1547         field->alg = NIX_LSOALG_ADD_PAYLEN;
1548         field++;
1549         if (inner_v4) {
1550                 /* IPID field */
1551                 field->layer = NIX_TXLAYER_IL3;
1552                 field->offset = 4;
1553                 field->sizem1 = 1;
1554                 /* Incremented linearly per segment */
1555                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1556                 field++;
1557         }
1558
1559         /* TCP sequence number update */
1560         field->layer = NIX_TXLAYER_IL4;
1561         field->offset = 4;
1562         field->sizem1 = 3; /* 4 bytes */
1563         field->alg = NIX_LSOALG_ADD_OFFSET;
1564         field++;
1565
1566         /* TCP flags field */
1567         field->layer = NIX_TXLAYER_IL4;
1568         field->offset = 12;
1569         field->sizem1 = 1;
1570         field->alg = NIX_LSOALG_TCP_FLAGS;
1571         field++;
1572 }
1573
1574 static void
1575 nix_lso_tun_tcp(struct nix_lso_format_cfg *req,
1576                 bool outer_v4, bool inner_v4)
1577 {
1578         volatile struct nix_lso_format *field;
1579
1580         field = (volatile struct nix_lso_format *)&req->fields[0];
1581         req->field_mask = NIX_LSO_FIELD_MASK;
1582         /* Outer IPv4/IPv6 len */
1583         field->layer = NIX_TXLAYER_OL3;
1584         field->offset = outer_v4 ? 2 : 4;
1585         field->sizem1 = 1; /* 2B */
1586         field->alg = NIX_LSOALG_ADD_PAYLEN;
1587         field++;
1588         if (outer_v4) {
1589                 /* IPID */
1590                 field->layer = NIX_TXLAYER_OL3;
1591                 field->offset = 4;
1592                 field->sizem1 = 1;
1593                 /* Incremented linearly per segment */
1594                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1595                 field++;
1596         }
1597
1598         /* Inner IPv4/IPv6 */
1599         field->layer = NIX_TXLAYER_IL3;
1600         field->offset = inner_v4 ? 2 : 4;
1601         field->sizem1 = 1; /* 2B */
1602         field->alg = NIX_LSOALG_ADD_PAYLEN;
1603         field++;
1604         if (inner_v4) {
1605                 /* IPID field */
1606                 field->layer = NIX_TXLAYER_IL3;
1607                 field->offset = 4;
1608                 field->sizem1 = 1;
1609                 /* Incremented linearly per segment */
1610                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1611                 field++;
1612         }
1613
1614         /* TCP sequence number update */
1615         field->layer = NIX_TXLAYER_IL4;
1616         field->offset = 4;
1617         field->sizem1 = 3; /* 4 bytes */
1618         field->alg = NIX_LSOALG_ADD_OFFSET;
1619         field++;
1620
1621         /* TCP flags field */
1622         field->layer = NIX_TXLAYER_IL4;
1623         field->offset = 12;
1624         field->sizem1 = 1;
1625         field->alg = NIX_LSOALG_TCP_FLAGS;
1626         field++;
1627 }
1628
1629 static int
1630 nix_setup_lso_formats(struct otx2_eth_dev *dev)
1631 {
1632         struct otx2_mbox *mbox = dev->mbox;
1633         struct nix_lso_format_cfg_rsp *rsp;
1634         struct nix_lso_format_cfg *req;
1635         uint8_t base;
1636         int rc;
1637
1638         /* Skip if TSO was not requested */
1639         if (!(dev->tx_offload_flags & NIX_TX_OFFLOAD_TSO_F))
1640                 return 0;
1641         /*
1642          * IPv4/TCP LSO
1643          */
1644         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1645         nix_lso_tcp(req, true);
1646         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1647         if (rc)
1648                 return rc;
1649
1650         base = rsp->lso_format_idx;
1651         if (base != NIX_LSO_FORMAT_IDX_TSOV4)
1652                 return -EFAULT;
1653         dev->lso_base_idx = base;
1654         otx2_nix_dbg("tcpv4 lso fmt=%u", base);
1655
1656
1657         /*
1658          * IPv6/TCP LSO
1659          */
1660         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1661         nix_lso_tcp(req, false);
1662         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1663         if (rc)
1664                 return rc;
1665
1666         if (rsp->lso_format_idx != base + 1)
1667                 return -EFAULT;
1668         otx2_nix_dbg("tcpv6 lso fmt=%u\n", base + 1);
1669
1670         /*
1671          * IPv4/UDP/TUN HDR/IPv4/TCP LSO
1672          */
1673         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1674         nix_lso_udp_tun_tcp(req, true, true);
1675         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1676         if (rc)
1677                 return rc;
1678
1679         if (rsp->lso_format_idx != base + 2)
1680                 return -EFAULT;
1681         otx2_nix_dbg("udp tun v4v4 fmt=%u\n", base + 2);
1682
1683         /*
1684          * IPv4/UDP/TUN HDR/IPv6/TCP LSO
1685          */
1686         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1687         nix_lso_udp_tun_tcp(req, true, false);
1688         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1689         if (rc)
1690                 return rc;
1691
1692         if (rsp->lso_format_idx != base + 3)
1693                 return -EFAULT;
1694         otx2_nix_dbg("udp tun v4v6 fmt=%u\n", base + 3);
1695
1696         /*
1697          * IPv6/UDP/TUN HDR/IPv4/TCP LSO
1698          */
1699         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1700         nix_lso_udp_tun_tcp(req, false, true);
1701         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1702         if (rc)
1703                 return rc;
1704
1705         if (rsp->lso_format_idx != base + 4)
1706                 return -EFAULT;
1707         otx2_nix_dbg("udp tun v6v4 fmt=%u\n", base + 4);
1708
1709         /*
1710          * IPv6/UDP/TUN HDR/IPv6/TCP LSO
1711          */
1712         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1713         nix_lso_udp_tun_tcp(req, false, false);
1714         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1715         if (rc)
1716                 return rc;
1717         if (rsp->lso_format_idx != base + 5)
1718                 return -EFAULT;
1719         otx2_nix_dbg("udp tun v6v6 fmt=%u\n", base + 5);
1720
1721         /*
1722          * IPv4/TUN HDR/IPv4/TCP LSO
1723          */
1724         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1725         nix_lso_tun_tcp(req, true, true);
1726         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1727         if (rc)
1728                 return rc;
1729
1730         if (rsp->lso_format_idx != base + 6)
1731                 return -EFAULT;
1732         otx2_nix_dbg("tun v4v4 fmt=%u\n", base + 6);
1733
1734         /*
1735          * IPv4/TUN HDR/IPv6/TCP LSO
1736          */
1737         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1738         nix_lso_tun_tcp(req, true, false);
1739         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1740         if (rc)
1741                 return rc;
1742
1743         if (rsp->lso_format_idx != base + 7)
1744                 return -EFAULT;
1745         otx2_nix_dbg("tun v4v6 fmt=%u\n", base + 7);
1746
1747         /*
1748          * IPv6/TUN HDR/IPv4/TCP LSO
1749          */
1750         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1751         nix_lso_tun_tcp(req, false, true);
1752         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1753         if (rc)
1754                 return rc;
1755
1756         if (rsp->lso_format_idx != base + 8)
1757                 return -EFAULT;
1758         otx2_nix_dbg("tun v6v4 fmt=%u\n", base + 8);
1759
1760         /*
1761          * IPv6/TUN HDR/IPv6/TCP LSO
1762          */
1763         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1764         nix_lso_tun_tcp(req, false, false);
1765         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1766         if (rc)
1767                 return rc;
1768         if (rsp->lso_format_idx != base + 9)
1769                 return -EFAULT;
1770         otx2_nix_dbg("tun v6v6 fmt=%u\n", base + 9);
1771         return 0;
1772 }
1773
1774 static int
1775 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1776 {
1777         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1778         struct rte_eth_dev_data *data = eth_dev->data;
1779         struct rte_eth_conf *conf = &data->dev_conf;
1780         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1781         struct rte_eth_txmode *txmode = &conf->txmode;
1782         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1783         struct rte_ether_addr *ea;
1784         uint8_t nb_rxq, nb_txq;
1785         int rc;
1786
1787         rc = -EINVAL;
1788
1789         /* Sanity checks */
1790         if (rte_eal_has_hugepages() == 0) {
1791                 otx2_err("Huge page is not configured");
1792                 goto fail_configure;
1793         }
1794
1795         if (conf->dcb_capability_en == 1) {
1796                 otx2_err("dcb enable is not supported");
1797                 goto fail_configure;
1798         }
1799
1800         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1801                 otx2_err("Flow director is not supported");
1802                 goto fail_configure;
1803         }
1804
1805         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1806             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1807                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1808                 goto fail_configure;
1809         }
1810
1811         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1812                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1813                 goto fail_configure;
1814         }
1815
1816         if (otx2_dev_is_Ax(dev) &&
1817             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1818             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1819             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1820                 otx2_err("Outer IP and SCTP checksum unsupported");
1821                 goto fail_configure;
1822         }
1823
1824         /* Free the resources allocated from the previous configure */
1825         if (dev->configured == 1) {
1826                 otx2_eth_sec_fini(eth_dev);
1827                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1828                 otx2_nix_vlan_fini(eth_dev);
1829                 otx2_nix_mc_addr_list_uninstall(eth_dev);
1830                 otx2_flow_free_all_resources(dev);
1831                 oxt2_nix_unregister_queue_irqs(eth_dev);
1832                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1833                         oxt2_nix_unregister_cq_irqs(eth_dev);
1834                 nix_set_nop_rxtx_function(eth_dev);
1835                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1836                 if (rc)
1837                         goto fail_configure;
1838                 otx2_nix_tm_fini(eth_dev);
1839                 nix_lf_free(dev);
1840         }
1841
1842         dev->rx_offloads = rxmode->offloads;
1843         dev->tx_offloads = txmode->offloads;
1844         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1845         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1846         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1847
1848         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1849         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1850
1851         /* Alloc a nix lf */
1852         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1853         if (rc) {
1854                 otx2_err("Failed to init nix_lf rc=%d", rc);
1855                 goto fail_offloads;
1856         }
1857
1858         otx2_nix_err_intr_enb_dis(eth_dev, true);
1859         otx2_nix_ras_intr_enb_dis(eth_dev, true);
1860
1861         if (dev->ptp_en &&
1862             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG) {
1863                 otx2_err("Both PTP and switch header enabled");
1864                 goto free_nix_lf;
1865         }
1866
1867         rc = nix_lf_switch_header_type_enable(dev, true);
1868         if (rc) {
1869                 otx2_err("Failed to enable switch type nix_lf rc=%d", rc);
1870                 goto free_nix_lf;
1871         }
1872
1873         rc = nix_setup_lso_formats(dev);
1874         if (rc) {
1875                 otx2_err("failed to setup nix lso format fields, rc=%d", rc);
1876                 goto free_nix_lf;
1877         }
1878
1879         /* Configure RSS */
1880         rc = otx2_nix_rss_config(eth_dev);
1881         if (rc) {
1882                 otx2_err("Failed to configure rss rc=%d", rc);
1883                 goto free_nix_lf;
1884         }
1885
1886         /* Init the default TM scheduler hierarchy */
1887         rc = otx2_nix_tm_init_default(eth_dev);
1888         if (rc) {
1889                 otx2_err("Failed to init traffic manager rc=%d", rc);
1890                 goto free_nix_lf;
1891         }
1892
1893         rc = otx2_nix_vlan_offload_init(eth_dev);
1894         if (rc) {
1895                 otx2_err("Failed to init vlan offload rc=%d", rc);
1896                 goto tm_fini;
1897         }
1898
1899         /* Register queue IRQs */
1900         rc = oxt2_nix_register_queue_irqs(eth_dev);
1901         if (rc) {
1902                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1903                 goto vlan_fini;
1904         }
1905
1906         /* Register cq IRQs */
1907         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1908                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1909                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1910                                  dev->cints);
1911                         goto q_irq_fini;
1912                 }
1913                 /* Rx interrupt feature cannot work with vector mode because,
1914                  * vector mode doesn't process packets unless min 4 pkts are
1915                  * received, while cq interrupts are generated even for 1 pkt
1916                  * in the CQ.
1917                  */
1918                 dev->scalar_ena = true;
1919
1920                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1921                 if (rc) {
1922                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1923                         goto q_irq_fini;
1924                 }
1925         }
1926
1927         /* Configure loop back mode */
1928         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1929         if (rc) {
1930                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1931                 goto cq_fini;
1932         }
1933
1934         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1935         if (rc) {
1936                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1937                 goto cq_fini;
1938         }
1939
1940         /* Enable security */
1941         rc = otx2_eth_sec_init(eth_dev);
1942         if (rc)
1943                 goto cq_fini;
1944
1945         rc = otx2_nix_flow_ctrl_init(eth_dev);
1946         if (rc) {
1947                 otx2_err("Failed to init flow ctrl mode %d", rc);
1948                 goto cq_fini;
1949         }
1950
1951         rc = otx2_nix_mc_addr_list_install(eth_dev);
1952         if (rc < 0) {
1953                 otx2_err("Failed to install mc address list rc=%d", rc);
1954                 goto sec_fini;
1955         }
1956
1957         /*
1958          * Restore queue config when reconfigure followed by
1959          * reconfigure and no queue configure invoked from application case.
1960          */
1961         if (dev->configured == 1) {
1962                 rc = nix_restore_queue_cfg(eth_dev);
1963                 if (rc)
1964                         goto uninstall_mc_list;
1965         }
1966
1967         /* Update the mac address */
1968         ea = eth_dev->data->mac_addrs;
1969         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1970         if (rte_is_zero_ether_addr(ea))
1971                 rte_eth_random_addr((uint8_t *)ea);
1972
1973         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1974
1975         /* Apply new link configurations if changed */
1976         rc = otx2_apply_link_speed(eth_dev);
1977         if (rc) {
1978                 otx2_err("Failed to set link configuration");
1979                 goto uninstall_mc_list;
1980         }
1981
1982         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1983                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1984                 " rx_flags=0x%x tx_flags=0x%x",
1985                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1986                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1987                 dev->rx_offload_flags, dev->tx_offload_flags);
1988
1989         /* All good */
1990         dev->configured = 1;
1991         dev->configured_nb_rx_qs = data->nb_rx_queues;
1992         dev->configured_nb_tx_qs = data->nb_tx_queues;
1993         return 0;
1994
1995 uninstall_mc_list:
1996         otx2_nix_mc_addr_list_uninstall(eth_dev);
1997 sec_fini:
1998         otx2_eth_sec_fini(eth_dev);
1999 cq_fini:
2000         oxt2_nix_unregister_cq_irqs(eth_dev);
2001 q_irq_fini:
2002         oxt2_nix_unregister_queue_irqs(eth_dev);
2003 vlan_fini:
2004         otx2_nix_vlan_fini(eth_dev);
2005 tm_fini:
2006         otx2_nix_tm_fini(eth_dev);
2007 free_nix_lf:
2008         nix_lf_free(dev);
2009 fail_offloads:
2010         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
2011         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
2012 fail_configure:
2013         dev->configured = 0;
2014         return rc;
2015 }
2016
2017 int
2018 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
2019 {
2020         struct rte_eth_dev_data *data = eth_dev->data;
2021         struct otx2_eth_txq *txq;
2022         int rc = -EINVAL;
2023
2024         txq = eth_dev->data->tx_queues[qidx];
2025
2026         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
2027                 return 0;
2028
2029         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
2030         if (rc) {
2031                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
2032                          qidx, rc);
2033                 goto done;
2034         }
2035
2036         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
2037
2038 done:
2039         return rc;
2040 }
2041
2042 int
2043 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
2044 {
2045         struct rte_eth_dev_data *data = eth_dev->data;
2046         struct otx2_eth_txq *txq;
2047         int rc;
2048
2049         txq = eth_dev->data->tx_queues[qidx];
2050
2051         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
2052                 return 0;
2053
2054         txq->fc_cache_pkts = 0;
2055
2056         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
2057         if (rc) {
2058                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
2059                          qidx, rc);
2060                 goto done;
2061         }
2062
2063         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
2064
2065 done:
2066         return rc;
2067 }
2068
2069 static int
2070 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
2071 {
2072         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
2073         struct rte_eth_dev_data *data = eth_dev->data;
2074         int rc;
2075
2076         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
2077                 return 0;
2078
2079         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
2080         if (rc) {
2081                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
2082                 goto done;
2083         }
2084
2085         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
2086
2087 done:
2088         return rc;
2089 }
2090
2091 static int
2092 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
2093 {
2094         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
2095         struct rte_eth_dev_data *data = eth_dev->data;
2096         int rc;
2097
2098         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
2099                 return 0;
2100
2101         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
2102         if (rc) {
2103                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
2104                 goto done;
2105         }
2106
2107         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
2108
2109 done:
2110         return rc;
2111 }
2112
2113 static void
2114 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
2115 {
2116         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2117         struct rte_mbuf *rx_pkts[32];
2118         struct otx2_eth_rxq *rxq;
2119         int count, i, j, rc;
2120
2121         nix_lf_switch_header_type_enable(dev, false);
2122         nix_cgx_stop_link_event(dev);
2123         npc_rx_disable(dev);
2124
2125         /* Stop rx queues and free up pkts pending */
2126         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2127                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
2128                 if (rc)
2129                         continue;
2130
2131                 rxq = eth_dev->data->rx_queues[i];
2132                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
2133                 while (count) {
2134                         for (j = 0; j < count; j++)
2135                                 rte_pktmbuf_free(rx_pkts[j]);
2136                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
2137                 }
2138         }
2139
2140         /* Stop tx queues  */
2141         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
2142                 otx2_nix_tx_queue_stop(eth_dev, i);
2143 }
2144
2145 static int
2146 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
2147 {
2148         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2149         int rc, i;
2150
2151         /* MTU recalculate should be avoided here if PTP is enabled by PF, as
2152          * otx2_nix_recalc_mtu would be invoked during otx2_nix_ptp_enable_vf
2153          * call below.
2154          */
2155         if (eth_dev->data->nb_rx_queues != 0 && !otx2_ethdev_is_ptp_en(dev)) {
2156                 rc = otx2_nix_recalc_mtu(eth_dev);
2157                 if (rc)
2158                         return rc;
2159         }
2160
2161         /* Start rx queues */
2162         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2163                 rc = otx2_nix_rx_queue_start(eth_dev, i);
2164                 if (rc)
2165                         return rc;
2166         }
2167
2168         /* Start tx queues  */
2169         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2170                 rc = otx2_nix_tx_queue_start(eth_dev, i);
2171                 if (rc)
2172                         return rc;
2173         }
2174
2175         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
2176         if (rc) {
2177                 otx2_err("Failed to update flow ctrl mode %d", rc);
2178                 return rc;
2179         }
2180
2181         /* Enable PTP if it was requested by the app or if it is already
2182          * enabled in PF owning this VF
2183          */
2184         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
2185         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
2186             otx2_ethdev_is_ptp_en(dev))
2187                 otx2_nix_timesync_enable(eth_dev);
2188         else
2189                 otx2_nix_timesync_disable(eth_dev);
2190
2191         /* Update VF about data off shifted by 8 bytes if PTP already
2192          * enabled in PF owning this VF
2193          */
2194         if (otx2_ethdev_is_ptp_en(dev) && otx2_dev_is_vf(dev))
2195                 otx2_nix_ptp_enable_vf(eth_dev);
2196
2197         rc = npc_rx_enable(dev);
2198         if (rc) {
2199                 otx2_err("Failed to enable NPC rx %d", rc);
2200                 return rc;
2201         }
2202
2203         otx2_nix_toggle_flag_link_cfg(dev, true);
2204
2205         rc = nix_cgx_start_link_event(dev);
2206         if (rc) {
2207                 otx2_err("Failed to start cgx link event %d", rc);
2208                 goto rx_disable;
2209         }
2210
2211         otx2_nix_toggle_flag_link_cfg(dev, false);
2212         otx2_eth_set_tx_function(eth_dev);
2213         otx2_eth_set_rx_function(eth_dev);
2214
2215         return 0;
2216
2217 rx_disable:
2218         npc_rx_disable(dev);
2219         otx2_nix_toggle_flag_link_cfg(dev, false);
2220         return rc;
2221 }
2222
2223 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
2224 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
2225
2226 /* Initialize and register driver with DPDK Application */
2227 static const struct eth_dev_ops otx2_eth_dev_ops = {
2228         .dev_infos_get            = otx2_nix_info_get,
2229         .dev_configure            = otx2_nix_configure,
2230         .link_update              = otx2_nix_link_update,
2231         .tx_queue_setup           = otx2_nix_tx_queue_setup,
2232         .tx_queue_release         = otx2_nix_tx_queue_release,
2233         .tm_ops_get               = otx2_nix_tm_ops_get,
2234         .rx_queue_setup           = otx2_nix_rx_queue_setup,
2235         .rx_queue_release         = otx2_nix_rx_queue_release,
2236         .dev_start                = otx2_nix_dev_start,
2237         .dev_stop                 = otx2_nix_dev_stop,
2238         .dev_close                = otx2_nix_dev_close,
2239         .tx_queue_start           = otx2_nix_tx_queue_start,
2240         .tx_queue_stop            = otx2_nix_tx_queue_stop,
2241         .rx_queue_start           = otx2_nix_rx_queue_start,
2242         .rx_queue_stop            = otx2_nix_rx_queue_stop,
2243         .dev_set_link_up          = otx2_nix_dev_set_link_up,
2244         .dev_set_link_down        = otx2_nix_dev_set_link_down,
2245         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
2246         .dev_ptypes_set           = otx2_nix_ptypes_set,
2247         .dev_reset                = otx2_nix_dev_reset,
2248         .stats_get                = otx2_nix_dev_stats_get,
2249         .stats_reset              = otx2_nix_dev_stats_reset,
2250         .get_reg                  = otx2_nix_dev_get_reg,
2251         .mtu_set                  = otx2_nix_mtu_set,
2252         .mac_addr_add             = otx2_nix_mac_addr_add,
2253         .mac_addr_remove          = otx2_nix_mac_addr_del,
2254         .mac_addr_set             = otx2_nix_mac_addr_set,
2255         .set_mc_addr_list         = otx2_nix_set_mc_addr_list,
2256         .promiscuous_enable       = otx2_nix_promisc_enable,
2257         .promiscuous_disable      = otx2_nix_promisc_disable,
2258         .allmulticast_enable      = otx2_nix_allmulticast_enable,
2259         .allmulticast_disable     = otx2_nix_allmulticast_disable,
2260         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
2261         .reta_update              = otx2_nix_dev_reta_update,
2262         .reta_query               = otx2_nix_dev_reta_query,
2263         .rss_hash_update          = otx2_nix_rss_hash_update,
2264         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
2265         .xstats_get               = otx2_nix_xstats_get,
2266         .xstats_get_names         = otx2_nix_xstats_get_names,
2267         .xstats_reset             = otx2_nix_xstats_reset,
2268         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
2269         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
2270         .rxq_info_get             = otx2_nix_rxq_info_get,
2271         .txq_info_get             = otx2_nix_txq_info_get,
2272         .rx_burst_mode_get        = otx2_rx_burst_mode_get,
2273         .tx_burst_mode_get        = otx2_tx_burst_mode_get,
2274         .rx_queue_count           = otx2_nix_rx_queue_count,
2275         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
2276         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
2277         .tx_descriptor_status     = otx2_nix_tx_descriptor_status,
2278         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
2279         .set_queue_rate_limit     = otx2_nix_tm_set_queue_rate_limit,
2280         .pool_ops_supported       = otx2_nix_pool_ops_supported,
2281         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
2282         .get_module_info          = otx2_nix_get_module_info,
2283         .get_module_eeprom        = otx2_nix_get_module_eeprom,
2284         .fw_version_get           = otx2_nix_fw_version_get,
2285         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
2286         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
2287         .timesync_enable          = otx2_nix_timesync_enable,
2288         .timesync_disable         = otx2_nix_timesync_disable,
2289         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
2290         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
2291         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
2292         .timesync_read_time       = otx2_nix_timesync_read_time,
2293         .timesync_write_time      = otx2_nix_timesync_write_time,
2294         .vlan_offload_set         = otx2_nix_vlan_offload_set,
2295         .vlan_filter_set          = otx2_nix_vlan_filter_set,
2296         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
2297         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
2298         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
2299         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
2300         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
2301         .read_clock               = otx2_nix_read_clock,
2302 };
2303
2304 static inline int
2305 nix_lf_attach(struct otx2_eth_dev *dev)
2306 {
2307         struct otx2_mbox *mbox = dev->mbox;
2308         struct rsrc_attach_req *req;
2309
2310         /* Attach NIX(lf) */
2311         req = otx2_mbox_alloc_msg_attach_resources(mbox);
2312         req->modify = true;
2313         req->nixlf = true;
2314
2315         return otx2_mbox_process(mbox);
2316 }
2317
2318 static inline int
2319 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
2320 {
2321         struct otx2_mbox *mbox = dev->mbox;
2322         struct msix_offset_rsp *msix_rsp;
2323         int rc;
2324
2325         /* Get NPA and NIX MSIX vector offsets */
2326         otx2_mbox_alloc_msg_msix_offset(mbox);
2327
2328         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
2329
2330         dev->nix_msixoff = msix_rsp->nix_msixoff;
2331
2332         return rc;
2333 }
2334
2335 static inline int
2336 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
2337 {
2338         struct rsrc_detach_req *req;
2339
2340         req = otx2_mbox_alloc_msg_detach_resources(mbox);
2341
2342         /* Detach all except npa lf */
2343         req->partial = true;
2344         req->nixlf = true;
2345         req->sso = true;
2346         req->ssow = true;
2347         req->timlfs = true;
2348         req->cptlfs = true;
2349
2350         return otx2_mbox_process(mbox);
2351 }
2352
2353 static bool
2354 otx2_eth_dev_is_sdp(struct rte_pci_device *pci_dev)
2355 {
2356         if (pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_PF ||
2357             pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2358                 return true;
2359         return false;
2360 }
2361
2362 static inline uint64_t
2363 nix_get_blkaddr(struct otx2_eth_dev *dev)
2364 {
2365         uint64_t reg;
2366
2367         /* Reading the discovery register to know which NIX is the LF
2368          * attached to.
2369          */
2370         reg = otx2_read64(dev->bar2 +
2371                           RVU_PF_BLOCK_ADDRX_DISC(RVU_BLOCK_ADDR_NIX0));
2372
2373         return reg & 0x1FFULL ? RVU_BLOCK_ADDR_NIX0 : RVU_BLOCK_ADDR_NIX1;
2374 }
2375
2376 static int
2377 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
2378 {
2379         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2380         struct rte_pci_device *pci_dev;
2381         int rc, max_entries;
2382
2383         eth_dev->dev_ops = &otx2_eth_dev_ops;
2384
2385         /* For secondary processes, the primary has done all the work */
2386         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2387                 /* Setup callbacks for secondary process */
2388                 otx2_eth_set_tx_function(eth_dev);
2389                 otx2_eth_set_rx_function(eth_dev);
2390                 return 0;
2391         }
2392
2393         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2394
2395         rte_eth_copy_pci_info(eth_dev, pci_dev);
2396         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
2397
2398         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
2399         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
2400                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
2401
2402         /* Parse devargs string */
2403         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
2404         if (rc) {
2405                 otx2_err("Failed to parse devargs rc=%d", rc);
2406                 goto error;
2407         }
2408
2409         if (!dev->mbox_active) {
2410                 /* Initialize the base otx2_dev object
2411                  * only if already present
2412                  */
2413                 rc = otx2_dev_init(pci_dev, dev);
2414                 if (rc) {
2415                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
2416                         goto error;
2417                 }
2418         }
2419         if (otx2_eth_dev_is_sdp(pci_dev))
2420                 dev->sdp_link = true;
2421         else
2422                 dev->sdp_link = false;
2423         /* Device generic callbacks */
2424         dev->ops = &otx2_dev_ops;
2425         dev->eth_dev = eth_dev;
2426
2427         /* Grab the NPA LF if required */
2428         rc = otx2_npa_lf_init(pci_dev, dev);
2429         if (rc)
2430                 goto otx2_dev_uninit;
2431
2432         dev->configured = 0;
2433         dev->drv_inited = true;
2434         dev->ptype_disable = 0;
2435         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
2436
2437         /* Attach NIX LF */
2438         rc = nix_lf_attach(dev);
2439         if (rc)
2440                 goto otx2_npa_uninit;
2441
2442         dev->base = dev->bar2 + (nix_get_blkaddr(dev) << 20);
2443
2444         /* Get NIX MSIX offset */
2445         rc = nix_lf_get_msix_offset(dev);
2446         if (rc)
2447                 goto otx2_npa_uninit;
2448
2449         /* Register LF irq handlers */
2450         rc = otx2_nix_register_irqs(eth_dev);
2451         if (rc)
2452                 goto mbox_detach;
2453
2454         /* Get maximum number of supported MAC entries */
2455         max_entries = otx2_cgx_mac_max_entries_get(dev);
2456         if (max_entries < 0) {
2457                 otx2_err("Failed to get max entries for mac addr");
2458                 rc = -ENOTSUP;
2459                 goto unregister_irq;
2460         }
2461
2462         /* For VFs, returned max_entries will be 0. But to keep default MAC
2463          * address, one entry must be allocated. So setting up to 1.
2464          */
2465         if (max_entries == 0)
2466                 max_entries = 1;
2467
2468         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
2469                                                RTE_ETHER_ADDR_LEN, 0);
2470         if (eth_dev->data->mac_addrs == NULL) {
2471                 otx2_err("Failed to allocate memory for mac addr");
2472                 rc = -ENOMEM;
2473                 goto unregister_irq;
2474         }
2475
2476         dev->max_mac_entries = max_entries;
2477
2478         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
2479         if (rc)
2480                 goto free_mac_addrs;
2481
2482         /* Update the mac address */
2483         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
2484
2485         /* Also sync same MAC address to CGX table */
2486         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
2487
2488         /* Initialize the tm data structures */
2489         otx2_nix_tm_conf_init(eth_dev);
2490
2491         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
2492         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
2493
2494         if (otx2_dev_is_96xx_A0(dev) ||
2495             otx2_dev_is_95xx_Ax(dev)) {
2496                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
2497                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
2498         }
2499
2500         /* Create security ctx */
2501         rc = otx2_eth_sec_ctx_create(eth_dev);
2502         if (rc)
2503                 goto free_mac_addrs;
2504         dev->tx_offload_capa |= DEV_TX_OFFLOAD_SECURITY;
2505         dev->rx_offload_capa |= DEV_RX_OFFLOAD_SECURITY;
2506
2507         /* Initialize rte-flow */
2508         rc = otx2_flow_init(dev);
2509         if (rc)
2510                 goto sec_ctx_destroy;
2511
2512         otx2_nix_mc_filter_init(dev);
2513
2514         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
2515                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
2516                      eth_dev->data->port_id, dev->pf, dev->vf,
2517                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
2518                      dev->rx_offload_capa, dev->tx_offload_capa);
2519         return 0;
2520
2521 sec_ctx_destroy:
2522         otx2_eth_sec_ctx_destroy(eth_dev);
2523 free_mac_addrs:
2524         rte_free(eth_dev->data->mac_addrs);
2525 unregister_irq:
2526         otx2_nix_unregister_irqs(eth_dev);
2527 mbox_detach:
2528         otx2_eth_dev_lf_detach(dev->mbox);
2529 otx2_npa_uninit:
2530         otx2_npa_lf_fini();
2531 otx2_dev_uninit:
2532         otx2_dev_fini(pci_dev, dev);
2533 error:
2534         otx2_err("Failed to init nix eth_dev rc=%d", rc);
2535         return rc;
2536 }
2537
2538 static int
2539 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
2540 {
2541         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2542         struct rte_pci_device *pci_dev;
2543         int rc, i;
2544
2545         /* Nothing to be done for secondary processes */
2546         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2547                 return 0;
2548
2549         /* Clear the flag since we are closing down */
2550         dev->configured = 0;
2551
2552         /* Disable nix bpid config */
2553         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
2554
2555         npc_rx_disable(dev);
2556
2557         /* Disable vlan offloads */
2558         otx2_nix_vlan_fini(eth_dev);
2559
2560         /* Disable other rte_flow entries */
2561         otx2_flow_fini(dev);
2562
2563         /* Free multicast filter list */
2564         otx2_nix_mc_filter_fini(dev);
2565
2566         /* Disable PTP if already enabled */
2567         if (otx2_ethdev_is_ptp_en(dev))
2568                 otx2_nix_timesync_disable(eth_dev);
2569
2570         nix_cgx_stop_link_event(dev);
2571
2572         /* Free up SQs */
2573         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2574                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
2575                 eth_dev->data->tx_queues[i] = NULL;
2576         }
2577         eth_dev->data->nb_tx_queues = 0;
2578
2579         /* Free up RQ's and CQ's */
2580         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2581                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
2582                 eth_dev->data->rx_queues[i] = NULL;
2583         }
2584         eth_dev->data->nb_rx_queues = 0;
2585
2586         /* Free tm resources */
2587         rc = otx2_nix_tm_fini(eth_dev);
2588         if (rc)
2589                 otx2_err("Failed to cleanup tm, rc=%d", rc);
2590
2591         /* Unregister queue irqs */
2592         oxt2_nix_unregister_queue_irqs(eth_dev);
2593
2594         /* Unregister cq irqs */
2595         if (eth_dev->data->dev_conf.intr_conf.rxq)
2596                 oxt2_nix_unregister_cq_irqs(eth_dev);
2597
2598         rc = nix_lf_free(dev);
2599         if (rc)
2600                 otx2_err("Failed to free nix lf, rc=%d", rc);
2601
2602         rc = otx2_npa_lf_fini();
2603         if (rc)
2604                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
2605
2606         /* Disable security */
2607         otx2_eth_sec_fini(eth_dev);
2608
2609         /* Destroy security ctx */
2610         otx2_eth_sec_ctx_destroy(eth_dev);
2611
2612         rte_free(eth_dev->data->mac_addrs);
2613         eth_dev->data->mac_addrs = NULL;
2614         dev->drv_inited = false;
2615
2616         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2617         otx2_nix_unregister_irqs(eth_dev);
2618
2619         rc = otx2_eth_dev_lf_detach(dev->mbox);
2620         if (rc)
2621                 otx2_err("Failed to detach resources, rc=%d", rc);
2622
2623         /* Check if mbox close is needed */
2624         if (!mbox_close)
2625                 return 0;
2626
2627         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
2628                 /* Will be freed later by PMD */
2629                 eth_dev->data->dev_private = NULL;
2630                 return 0;
2631         }
2632
2633         otx2_dev_fini(pci_dev, dev);
2634         return 0;
2635 }
2636
2637 static void
2638 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
2639 {
2640         otx2_eth_dev_uninit(eth_dev, true);
2641 }
2642
2643 static int
2644 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
2645 {
2646         int rc;
2647
2648         rc = otx2_eth_dev_uninit(eth_dev, false);
2649         if (rc)
2650                 return rc;
2651
2652         return otx2_eth_dev_init(eth_dev);
2653 }
2654
2655 static int
2656 nix_remove(struct rte_pci_device *pci_dev)
2657 {
2658         struct rte_eth_dev *eth_dev;
2659         struct otx2_idev_cfg *idev;
2660         struct otx2_dev *otx2_dev;
2661         int rc;
2662
2663         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
2664         if (eth_dev) {
2665                 /* Cleanup eth dev */
2666                 rc = otx2_eth_dev_uninit(eth_dev, true);
2667                 if (rc)
2668                         return rc;
2669
2670                 rte_eth_dev_pci_release(eth_dev);
2671         }
2672
2673         /* Nothing to be done for secondary processes */
2674         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2675                 return 0;
2676
2677         /* Check for common resources */
2678         idev = otx2_intra_dev_get_cfg();
2679         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2680                 return 0;
2681
2682         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2683
2684         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2685                 goto exit;
2686
2687         /* Safe to cleanup mbox as no more users */
2688         otx2_dev_fini(pci_dev, otx2_dev);
2689         rte_free(otx2_dev);
2690         return 0;
2691
2692 exit:
2693         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2694         return -EAGAIN;
2695 }
2696
2697 static int
2698 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2699 {
2700         int rc;
2701
2702         RTE_SET_USED(pci_drv);
2703
2704         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2705                                            otx2_eth_dev_init);
2706
2707         /* On error on secondary, recheck if port exists in primary or
2708          * in mid of detach state.
2709          */
2710         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2711                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2712                         return 0;
2713         return rc;
2714 }
2715
2716 static const struct rte_pci_id pci_nix_map[] = {
2717         {
2718                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2719         },
2720         {
2721                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2722         },
2723         {
2724                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2725                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2726         },
2727         {
2728                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2729                                PCI_DEVID_OCTEONTX2_RVU_SDP_PF)
2730         },
2731         {
2732                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2733                                PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2734         },
2735         {
2736                 .vendor_id = 0,
2737         },
2738 };
2739
2740 static struct rte_pci_driver pci_nix = {
2741         .id_table = pci_nix_map,
2742         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2743                         RTE_PCI_DRV_INTR_LSC,
2744         .probe = nix_probe,
2745         .remove = nix_remove,
2746 };
2747
2748 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2749 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2750 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");